JP7482882B2 - マルチレベルの仮想化のための有向割り込み方法、システム、プログラム - Google Patents

マルチレベルの仮想化のための有向割り込み方法、システム、プログラム Download PDF

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Description

本開示は、一般に、コンピュータ・システム内の割り込み処理に関連しており、特に、マルチプロセッサ・コンピュータ・システム内のバス接続されたモジュールによって生成された割り込みの処理に関連している。
割り込みは、イベントがプロセッサの注目を必要とするということをプロセッサに信号で伝えるために使用される。例えば、ハードウェア・デバイス（例えば、バスを介してプロセッサに接続されたハードウェア・デバイス）は、割り込みを使用して、それらのハードウェア・デバイスがオペレーティング・システムからの注目を必要とするということを伝達する。受信側プロセッサが何らかの活動を現在実行している場合、受信側プロセッサは、割り込み信号の受信に応答して、現在の活動を一時停止し、状態を保存し、例えば割り込みハンドラを実行することによって、割り込みを処理することができる。この受信から生じるプロセッサの現在の活動の中断は、一時的にすぎない。割り込みを処理した後に、プロセッサは一時停止された活動を再開できる。したがって、割り込みは、ポーリング・ループにおけるプロセッサの非生産的な待ち時間、外部イベントの待機を取り除くことによって、性能の改善を可能にすることができる。
マルチプロセッサ・コンピュータ・システムでは、割り込みルーティング効率（interrupt routing efficiency）の問題が生じることがある。この課題は、例えばバス接続されたモジュールのようなハードウェア・デバイスによって送信された割り込み信号を、効率的な方法で、動作で使用するために割り当てられた複数のプロセッサのうちの１つのプロセッサに転送することである。この問題は、仮想マシン上のゲスト・オペレーティング・システムと通信するために割り込みが使用される場合に、特に困難になることがある。ハイパーバイザまたは仮想マシン・モニタ（ＶＭＭ：virtual machine monitor）は、１つまたは複数の仮想マシン（すなわち、ゲスト・マシン）を作成して実行する。仮想マシンは、基礎になるプラットフォームの物理的特性を隠しながら、仮想マシン上で実行されるゲスト・オペレーティング・システムを、仮想動作プラットフォームと共に提供する。複数の仮想マシンを使用することによって、複数のオペレーティング・システムを並列に実行できるようにする。ゲスト・オペレーティング・システムのプロセッサの見方は、仮想動作プラットフォーム上で実行されているため、例えば基礎になるプロセッサの物理的な見方とは一般に異なっていることがある。ゲスト・オペレーティング・システムは、仮想プロセッサＩＤを使用してプロセッサを識別し、仮想プロセッサＩＤは一般に、基礎になる論理プロセッサＩＤと一致しない。ゲスト・オペレーティング・システムの実行を管理するハイパーバイザは、基礎になる論理プロセッサＩＤとゲスト・オペレーティング・システムによって使用される仮想プロセッサＩＤとの間のマッピングを定義する。しかし、このマッピングおよびゲスト・オペレーティング・システムで使用するためにスケジューリングされたプロセッサの選択は、静的ではなく、ゲスト・オペレーティング・システムが実行されている間に、ゲスト・オペレーティング・システムの認識なしに、ハイパーバイザによって変更されることがある。
この課題は、非ネイティブ（すなわち、ホストされたハイパーバイザ）の場合に、さらに増大することがある。この場合、ホストされたハイパーバイザ自体が、基礎になるネイティブまたはさらに別のホストされたハイパーバイザ上で実行されている基礎になるゲスト・オペレーティング・システム上で、実行されることがある。基礎になるハイパーバイザは、基礎になるゲスト・オペレーティング・システムによって使用される第１の仮想プロセッサＩＤへの基礎になる論理プロセッサＩＤの第１のマッピングを提供することがあり、一方、ホストされたハイパーバイザは、第２の仮想プロセッサＩＤへの第１の仮想プロセッサＩＤの第２のマッピングを提供することがある。やはり、第１および第２のマッピングは、一般に静的でなく、第１または第２あるいはその両方のゲスト・オペレーティング・システムの認識なしに、第１および第２の仮想プロセッサＩＤをそれぞれ使用して動的に変更されることがある。
通常、この課題は、ブロードキャストを使用して割り込み信号を転送することによって解決される。ブロードキャストを使用する場合、割り込み信号の処理に適したプロセッサに遭遇するまで、複数のプロセッサ間で割り込み信号が連続的に転送される。しかし、複数のプロセッサの場合、ブロードキャストされた割り込み信号を最初に受信するプロセッサが割り込み信号の処理に本当に適している確率は、かなり低いことがある。さらに、割り込み信号の処理に適しているということは、各プロセッサが割り込みの処理のための最良の選択であるということを必ずしも意味しない。
さまざまな実施形態は、独立請求項の対象によって説明されているように、ゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行されるゲスト・オペレーティング・システムに割り込み信号を提供するための方法、コンピュータ・システム、およびコンピュータ・プログラム製品を提供する。従属請求項において、有利な実施形態が説明される。本発明の実施形態は、相互に排他的でない場合、互いに自由に組み合わせられ得る。
１つの態様では、本発明は、第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される第１のゲスト・オペレーティング・システムに割り込み信号を提供するための方法に関連しており、このコンピュータ・システムは、バスおよびバス接続デバイスを介して複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、このコンピュータ・システムは、バス接続デバイスに操作可能なように接続されたメモリをさらに備え、複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するためにバス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、第１のゲスト・オペレーティング・システムで使用するために割り当てられた複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するために第１のゲスト・オペレーティング・システムおよび１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、メモリが、第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、メモリが、第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に、転送ベクトルを含み、転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、転送ベクトル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに、各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各有向割り込み要約インジケータが更新されるかどうかを示し、この方法は、バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、割り込みターゲットＩＤが、第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを、第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、受信することと、バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第１のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第１の割り込み信号を処理するために第１のターゲット・プロセッサに転送することと、そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第１の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリの割り当て先である有向割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとを含む。
別の態様では、本発明は、第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される第１のゲスト・オペレーティング・システムに割り込み信号を提供するためのコンピュータ・システムに関連しており、このコンピュータ・システムは、バスおよびバス接続デバイスを介して複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、このコンピュータ・システムは、バス接続デバイスに操作可能なように接続されたメモリをさらに備え、複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するためにバス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、第１のゲスト・オペレーティング・システムで使用するために割り当てられた複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するために第１のゲスト・オペレーティング・システムおよび１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、メモリが、第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、メモリが、第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に転送ベクトルを含み、転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、転送ベクトル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに、各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各有向割り込み要約インジケータが更新されるかどうかを示し、このコンピュータ・システムは、バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、割り込みターゲットＩＤが、第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを、第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、受信することと、バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第１のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第１の割り込み信号を処理するために第１のターゲット・プロセッサに転送することと、そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第１の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリの割り当て先である有向割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとを含む方法を実行するように構成される。
別の態様では、本発明は、第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される第１のゲスト・オペレーティング・システムに割り込み信号を提供するためのコンピュータ・プログラム製品に関連しており、このコンピュータ・システムは、バスおよびバス接続デバイスを介して複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、このコンピュータ・システムは、バス接続デバイスに操作可能なように接続されたメモリをさらに備え、複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するためにバス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、第１のゲスト・オペレーティング・システムで使用するために割り当てられた複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するために第１のゲスト・オペレーティング・システムおよび１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、メモリが、第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、メモリが、第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に転送ベクトルを含み、転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、転送ベクトル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに、各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各有向割り込み要約インジケータが更新されるかどうかを示し、このコンピュータ・プログラム製品が、処理回路によって読み取り可能な、方法を実行するために処理回路によって実行される命令を格納しているコンピュータ可読の非一過性媒体を備え、この方法は、バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、割り込みターゲットＩＤが、第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを、第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、受信することと、バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第１のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第１の割り込み信号を処理するために第１のターゲット・プロセッサに転送することと、そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第１の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリの割り当て先である有向割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとを含む。
以下では、次の各図面を単に例として参照し、本発明の実施形態をより詳細に説明する。
例示的なコンピュータ・システムの概略図である。 例示的な仮想化方式の概略図である。 例示的な仮想化方式の概略図である。 例示的なコンピュータ・システムの概略図である。 例示的なコンピュータ・システムの概略図である。 例示的な方法の概略フロー図である。 例示的な方法の概略フロー図である。 例示的な方法の概略フロー図である。 例示的な方法の概略フロー図である。 例示的なコンピュータ・システムの概略図である。 例示的な方法の概略フロー図である。 例示的なベクトル構造の概略図である。 例示的なベクトル構造の概略図である。 例示的なベクトル構造の概略図である。 例示的なベクトル構造の概略図である。 例示的なベクトル構造の概略図である。 例示的なベクトル構造の概略図である。 例示的なデータ構造の概略図である。 例示的なベクトル構造の概略図である。 例示的なコンピュータ・システムの概略図である。 例示的なコンピュータ・システムの概略図である。 例示的なコンピュータ・システムの概略図である。 例示的なコンピュータ・システムの概略図である。 例示的なユニットの概略図である。 例示的なユニットの概略図である。 例示的なユニットの概略図である。 例示的なコンピュータ・システムの概略図である。
本発明のさまざまな実施形態の説明は、例示の目的で提示されるが、網羅的であるよう意図されておらず、開示された実施形態に制限されるよう意図されてもいない。記載された実施形態の範囲および思想を逸脱することなく多くの変更および変形が、当業者にとって明らかであろう。本明細書で使用された用語は、実施形態の原理、実際の適用、または市場で見られる技術を超える技術的改良を最も適切に説明するため、または他の当業者が本明細書で開示された実施形態を理解できるようにするために選択されている。
第１のレベルのハイパーバイザは、ハイパーバイザによって提供された仮想マシン上で実行されているゲスト・オペレーティング・システムによって使用される第１の仮想プロセッサＩＤへの論理プロセッサＩＤの第１のマッピングを定義する。例えば割り込み信号を含む要求を送信するバス接続されたモジュールは、第１のレベルのゲスト・オペレーティング・システムに関して、第１の仮想プロセッサＩＤのうちの１つを、要求のターゲット・プロセッサを識別するためのターゲットＩＤとして使用してよい。実施形態によれば、第１の仮想プロセッサＩＤの代わりに、第１の仮想プロセッサＩＤを使用して得られたか、または各第１の仮想プロセッサＩＤに明確に割り当てられたか、あるいはその両方である何らかのその他の一意のＩＤが使用されてもよい。
第１のレベルのゲスト・オペレーティング・システム上で実行されている第２のレベルのハイパーバイザの場合、第２のレベルのハイパーバイザは、第２のレベルのゲスト・オペレーティング・システムが実行されている仮想マシンを提供してよい。第２のレベルのハイパーバイザは、第２のレベルのゲスト・オペレーティング・システムで使用するための第２の仮想プロセッサＩＤへの、第２のレベルのゲスト・オペレーティング・システムと共に第２のレベルのハイパーバイザをホストする第１のレベルのゲスト・オペレーティング・システムによって使用される第１の仮想プロセッサＩＤの第２のマッピングをさらに定義してよい。例えば割り込み信号を含む要求を送信するバス接続されたモジュールは、第２のレベルのゲスト・オペレーティング・システムに関して、第２の仮想プロセッサＩＤのうちの１つを、要求のターゲット・プロセッサを識別するためのターゲットＩＤとして使用してよい。実施形態によれば、第２の仮想プロセッサＩＤ自体の代わりに、第２の仮想プロセッサＩＤを使用して得られたか、または各第２の仮想プロセッサＩＤに明確に割り当てられたか、あるいはその両方である何らかのその他の一意のＩＤが使用されてもよい。
実施形態によれば、バス接続されたモジュール（例えば、ＰＣＩｅ機能）は、第１のレベルのゲストに割り当てられない場合、正確に１つの第２のレベルのゲストに割り当てられてよい。
実施形態は、既存のマルチレベルのハイパーバイザの実装に対する影響を最小限に抑えるという有益な効果を有することができる。
実施形態によれば、第１のレベルのオペレーティング・システムによって１つまたは複数の転送ベクトルが提供される。転送ベクトルは、第１のレベルのオペレーティング・システムで使用するために確保されているメモリ・セクションに格納される。転送ベクトルの数は、第２のレベルのハイパーバイザ上で実行されている第２のレベルのオペレーティング・システムの数によって決まってよい。第２のレベルのゲスト・オペレーティング・システムごとの転送ベクトルが提供されてよく、各転送ベクトルは、第２のゲスト・オペレーティング・システムのうちの１つに割り当てられている。転送ベクトルのエントリは、各転送ベクトルの割り当て先である第２のレベルのゲスト・システムによって処理される割り込み信号が存在することを示すために使用される。
転送ベクトルのエントリは、第２のレベルのゲスト・オペレーティング・システムに割り当てられた１つまたは複数の割り込み要約ベクトルのエントリをそれぞれ参照してよい。各割り込み要約ベクトルは、各割り込み要約ベクトルの割り当て先である第２のレベルのオペレーティング・システムで使用するために確保されているメモリ・セクションに格納される。
転送ベクトルは、各転送ベクトルの割り当て先である第２のレベルのゲスト・オペレーティング・システムで使用するために割り当てられたターゲット・プロセッサを、割り込み信号のターゲットとして識別するために、１つまたは複数のバス接続されたモジュールによって使用される割り込みターゲットＩＤに割り当てられたエントリを含む。加えて、各転送ベクトルのこれらのエントリはそれぞれ、同じターゲット・プロセッサに割り当てられた第２のレベルのゲスト・オペレーティング・システムの割り込み要約ベクトルのエントリを参照する。個別のターゲット・プロセッサに割り当てられたエントリを含む割り込み要約ベクトルは、それらのエントリが個別のターゲット・プロセッサへの直接参照を提供するため、直接割り込み要約ベクトルとして使用される。
ターゲットＩＤによって識別されたターゲット・プロセッサに割り当てられた転送ベクトルのエントリは、各ターゲット・プロセッサを使用して第２のレベルのゲスト・システムによって処理される割り込み信号が存在することを示すように、バス接続デバイスによって更新される。第２のレベルのゲスト・オペレーティング・システムのメモリ・セクション内の直接割り込み要約ベクトルのエントリへの参照に基づいて、第２のレベルのゲスト・オペレーティング・システムで使用するために割り当てられたターゲット・プロセッサによって処理される割り込み信号が存在するかどうかが判定される。例えば、直接割り込み要約ベクトル内の参照されたエントリの位置から、ターゲット・プロセッサの割り込みターゲットＩＤが決定可能であってよい。
実施形態は、少なくとも部分的に類似する２つのベクトル構造が提供され、その１つが第１のレベルのゲスト・オペレーティング・システムのためのベクトル構造（すなわち、転送ベクトル）であり、もう１つが第２のレベルのゲスト・オペレーティング・システムのためのベクトル構造（すなわち、直接割り込み要約ベクトル）であるという、有益な効果を有することができる。両方のベクトル構造は、ターゲット・プロセッサに割り当てられることに加えて、互いに割り当てられるエントリを含む。したがって、２つのベクトル構造のエントリによって、どのプロセッサに対して処理される割り込み信号が存在するかに関する情報が、ゲスト・オペレーティング・システムごとに提供される。第２のレベルのオペレーティング・システムで使用するために割り当てられたプロセッサを使用できない場合、第１のレベルのオペレーティング・システムが引き継ぎ、転送ベクトルに基づいて、第２のレベルのオペレーティング・システムで使用するために割り当てられたどのターゲット・プロセッサを処理される割り込み信号がターゲットにするかを、決定してよい。ターゲット・プロセッサが無効化されている場合、第１のレベルのオペレーティング・システムが、各割り込み信号を処理できるように、ターゲット・プロセッサのスケジューリングをトリガーしてよい。
実施形態は、バス接続デバイスがターゲット・プロセッサを直接アドレス指定できるようにするという有益な効果を有することができる。したがって、ターゲット・プロセッサＩＤを選択する発行元のバス接続されたモジュールによって、割り込み信号のターゲットが、マルチプロセッサ・コンピュータ・システムの特定のプロセッサ（すなわち、ターゲット・プロセッサ）にされる。例えば、プロセッサが、前に割り込みに関連する活動を実行した割り込み信号のターゲット・プロセッサとして選択される。同じプロセッサが割り込み信号も処理している場合、この割り込みに関連するすべてのデータがすでにプロセッサによって利用可能であるか、またはローカル・キャッシュに格納されているか、あるいはその両方であることができ、大きいキャッシュ・トラフィックを必要とせずに各プロセッサに対する高速なアクセスを可能にするため、各活動と同じプロセッサによって割り込み信号を処理することは、性能上の利点をもたらすことができる。
したがって、最終的に割り込みを処理するプロセッサが、キャッシュ・トラフィック最小化のような性能の観点から、このタスクに最適であるという保証がない、割り込み信号のブロードキャストを回避することができる。割り込み信号をすべてのプロセッサに提示し、各プロセッサが割り込み信号を処理しようとし、１つのプロセッサがその権利を獲得するのではなく、割り込み信号をターゲット・プロセッサに直接提供し、割り込み信号処理の効率を向上させることができる。
有向割り込みを使用して割り込みメカニズムが実装される。バス接続デバイスは、処理するために割り込み信号を、発行元のバス接続されたモジュールによって定義されたターゲット・プロセッサに転送するときに、ターゲット・プロセッサの論理プロセッサＩＤを使用してターゲット・プロセッサを直接アドレス指定することを可能にする。バス接続されたデバイスによって割り込みターゲットＩＤを論理プロセッサＩＤに変換することは、割り込みターゲットＩＤと論理プロセッサＩＤの間のマッピングまたはゲスト・オペレーティング・システムで使用するためにスケジューリングされたプロセッサの選択がハイパーバイザによって変更されたとしても、ゲスト・オペレーティング・システムの視点から、同じプロセッサが常にアドレス指定されることをさらに保証することができる。
例えばハイパーバイザがターゲット・プロセッサをスケジューリングしなかったために、割り込みを直接配信できない場合、ゲスト・オペレーティング・システムは、ブロードキャストを使用して、当初意図された類似性（すなわち、どのプロセッサに対して割り込みが意図されたかの情報）を有する割り込みを配信することによる恩恵を受けることができる。この場合、バス接続デバイスは、ＤＩＢＶを設定した後に、ブロードキャスト割り込み要求をゲスト・オペレーティング・システムに配信する前に、ＤＩＳＢ内のターゲット・プロセッサを指定するビットを設定してよい。したがって、ゲスト・オペレーティング・システムがブロードキャスト割り込み要求を受信した場合、ゲスト・オペレーティング・システムは、ＤＩＳＢ内の直接割り込み要約インジケータをスキャンして無効化する（例えば、直接割り込み要約ビットをスキャンしてリセットする）ことによって、どのターゲット・プロセッサがＤＩＢＶ内で信号伝達された保留中の割り込み信号を有しているかを識別してよい。このようにして、ゲスト・オペレーティング・システムは、割り込み信号が、ブロードキャストを受信した現在のプロセッサによって処理されるのか、または元のターゲット・プロセッサにさらに転送されるのかを判定できるようになってよい。
実施形態に従って、ターゲット・プロセッサの割り込みターゲットＩＤを含むメッセージ信号割り込みの形態で割り込み信号が受信される。メッセージ信号割り込み（ＭＳＩ：message signaled interrupts）を使用することは、ＰＣＩ（Peripheral Component Interconnect）またはＰＣＩｅ（Peripheral Component Interconnect express）機能などのバス接続されたモジュールが、各中央処理装置（ＣＰＵ：central processing unit）を使用しているゲスト・オペレーティング・システムに、イベントの発生または何らかの状態の存在を通知するために、中央処理装置の割り込みを生成する方法である。ＭＳＩは、特殊な帯域内メッセージを使用して割り込みを信号伝達する帯域内の方法を提供し、それによって、各デバイス上の専用割り込みピンなどの、そのような制御情報を送信するための主要なデータ経路から分離された専用経路の必要性を回避する。むしろＭＳＩは、主要なデータ経路を介して割り込みを示す特殊なメッセージを交換することに依存する。バス接続されたモジュールが、ＭＳＩを使用するように構成された場合、各モジュールは、特殊なアドレスへの指定されたバイト数のデータのＭＳＩ書き込み動作を実行することによって、割り込みを要求する。この特殊なアドレス（すなわち、ＭＳＩアドレス）および一意のデータ値（すなわち、ＭＳＩデータ）の組合せは、ＭＳＩベクトルと呼ばれる。
最新のＰＣＩｅ標準アダプタは、複数の割り込みを提供する能力を有する。例えば、ＭＳＩ－Ｘは、バス接続されたモジュールが最大２０４８個の割り込みを割り当てることを許可する。したがって、マルチプロセッサ・システムに依存する高速ネットワーク・アプリケーションなどにおいて、個別の割り込みのターゲットを異なるプロセッサにすることが可能になる。ＭＳＩ－Ｘは、多数の割り込みそれぞれに個別のＭＳＩアドレスおよびＭＳＩデータ値を割り当てることを許可する。
割り込み信号を送信するために、ＭＳＩ－Ｘメッセージが使用される。ＭＳＩ－Ｘメッセージの必要な内容は、ＭＳＩ－Ｘデータ・テーブルを使用して決定される。バス接続されたモジュール（すなわち、ＰＣＩｅアダプタ／機能）にローカルに存在するＭＳＩ－Ｘデータ・テーブルは、各割り込み信号（割り込み要求（ＩＲＱ：interrupt request）とも呼ばれる）に割り当てられた番号によってインデックス付けされる。ＭＳＩ－Ｘデータ・テーブルの内容は、ゲスト・オペレーティング・システムの制御下にあり、ハードウェアまたはファームウェアあるいはその両方の誘導によってオペレーティング・システムに設定される。単一のＰＣＩｅアダプタが複数のＰＣＩｅ機能を備えてよく、それらのＰＣＩｅ機能の各々は、独立したＭＳＩ－Ｘデータ・テーブルを含んでよい。これは、例えば、単一ルート入出力仮想化（ＳＲ－ＩＯＶ：single root input/output virtualization）または多機能デバイスの場合であり得る。
例えば仮想プロセッサＩＤのような割り込みターゲットＩＤは、例えば割り込み信号を含むＭＳＩ－Ｘメッセージのような、バス接続されたモジュールによって送信されたメッセージの一部として直接エンコードされる。メッセージ（例えば、ＭＳＩ－Ｘメッセージ）は、要求元ＩＤ（すなわち、バス接続されたモジュールのＩＤ）、前述の割り込みターゲットＩＤ、ＤＩＢＶまたはＡＩＢＶインデックス、ＭＳＩアドレス、およびＭＳＩデータを含んでよい。ＭＳＩ－Ｘメッセージは、ＭＳＩアドレス用の６４ビットおよびデータ用の３２ビットを提供してよい。バス接続されたモジュールは、ＭＳＩを使用して、特殊なＭＳＩアドレスへの特定のＭＳＩデータ値のＭＳＩ書き込み動作を実行することによって、割り込みを要求してよい。
デバイス・テーブルは、割り込み要求元（すなわち、バス接続されたモジュール）の要求元ＩＤ（ＲＩＤ：requestor ID）によって完全にインデックス付けされる共有テーブルである。バス接続デバイスは、割り込みを再マッピングしてポストする。すなわち、バス接続デバイスは、割り込みターゲットＩＤを変換し、変換した割り込みターゲットＩＤを使用してターゲット・プロセッサを直接アドレス指定する。
ゲスト・オペレーティング・システム（guest operation system）は、仮想プロセッサＩＤを使用して、マルチプロセッサ・コンピュータ・システム内のプロセッサを識別することができる。したがって、ゲスト・オペレーティング・システムのプロセッサの見方は、論理プロセッサＩＤを使用している基礎になるシステムの見方と同一でなくてよい。ゲスト・オペレーティング・システムによって使用されるリソースを提供するバス接続されたモジュールは、ゲスト・オペレーティング・システムと通信するためのリソースとして仮想プロセッサＩＤ（例えば、ＭＳＩ－Ｘデータ・テーブルなど）を使用してよく、ゲスト・オペレーティング・システムの制御下にあってよい。仮想プロセッサＩＤの代替として、バス接続されたモジュールがプロセッサをアドレス指定するために、任意のその他のＩＤが定義される。
割り込みは、ゲスト・オペレーティング・システムまたはゲスト・オペレーティング・システム上で実行されているその他のソフトウェア（その他のプログラムなど）に提示される。本明細書において使用されるとき、オペレーティング・システムという用語は、オペレーティング・システムのデバイス・ドライバを含む。
本明細書において使用されるとき、バス接続されたモジュールという用語は、任意の種類のバス接続されたモジュールを含んでよい。実施形態によれば、モジュールは、例えば、ストレージ機能、処理モジュール、ネットワーク・モジュール、暗号モジュール、ＰＣＩ／ＰＣＩｅアダプタ、その他の種類の入出力モジュールなどの、ハードウェア・モジュールであってよい。その他の実施形態によれば、モジュールは、例えば、ストレージ機能、処理機能、ネットワーク機能、暗号機能、ＰＣＩ／ＰＣＩｅ機能、その他の種類の入出力機能などの、ソフトウェア・モジュール（すなわち、機能）であってよい。したがって、本明細書において提示される例では、モジュールは、特に注記されない限り、機能（例えば、ＰＣＩ／ＰＣＩｅ機能）およびアダプタ（例えば、ＰＣＩ／ＰＣＩｅ機能）と交換可能なように使用される。
実施形態は、割り込み信号ルーティング・メカニズム（例えば、ＭＳＩ－Ｘメッセージ・ルーティング・メカニズム）が提供されるという利点を有することができ、このメカニズムは、バス接続されたモジュール（例えば、ＰＣＩｅアダプタおよびＰＣＩｅ機能）およびバス接続されたモジュールを操作または制御するために使用されるデバイス・ドライバを変更されない状態に保つことができる。さらに、バス接続されたモジュールとゲスト・オペレーティング・システムの間で通信を実施するための基礎になるアーキテクチャ（例えば、ＰＣＩｅ ＭＳＩ－Ｘアーキテクチャ）をハイパーバイザが妨害するのを、防ぐことができる。言い換えると、ハイパーバイザおよびバス接続されたモジュールの外部で、割り込み信号ルーティング・メカニズムに対する変更が実施される。
実施形態によれば、第２のレベルのゲスト・オペレーティング・システムごとの転送ベクトル（本明細書では、転送ＤＩＳＢベクトルとも呼ばれる）が、第１のレベルのゲスト・オペレーティング・システムに割り当てられたメモリのセクション内で提供される。
転送ベクトルと、直接割り込み要約ベクトル（本明細書では、ＤＩＳＢベクトルとも呼ばれる）または割り込み要約ベクトル（本明細書では、ＡＩＳＢベクトルとも呼ばれる）あるいはその両方との間の参照が、ゲスト割り込みテーブル（ＧＡＩＴ：guest interrupt table）またはゲスト割り込み状態領域（ＧＩＳＡ：guest interrupt state area）あるいはその両方を使用して実装されてよく、ゲスト割り込みテーブルおよびゲスト割り込み状態領域は、両方とも第１のレベルのゲスト・オペレーティング・システムに割り当てられたメモリのセクション内で提供される。
例えば、転送ベクトルの各エントリは、ＧＡＩＴ内のエントリを参照していてよい。ＧＡＩＴエントリはそれぞれ、第２のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトルのエントリまたはＡＩＳＢベクトルのエントリを示すメモリ・アドレス・インジケータを含んでよい。ＧＡＩＴエントリは、第２のレベルのゲスト・オペレーティング・システムに向けられた割り込み要求に、第２のレベルのゲスト・オペレーティング・システムの割り込みサブクラスＩＤをさらに提供してよい。さらに、第２のレベルのゲスト・オペレーティング・システムの割り込みサブクラスごとの第２のレベルのゲスト・オペレーティング・システムに向けられた浮動割り込み要求の保留中割り込みインジケータをホストする、ゲストごとのＧＩＳＡが提供される。
転送ＤＩＳＢ内の個別のエントリ（例えば、ビット）は、個別の第２のレベルのゲスト・オペレーティング・システムに割り当てられてよい個別のターゲット・プロセッサの活動（すなわち、割り込み）を表してよい。
さらに、転送ＤＩＳＢは、追加のエントリ（例えば、追加のビット）を含んでよく、追加のエントリの各々は、個別の第２のレベルのゲスト・オペレーティング・システムに割り当てることができる個別のバス接続されたモジュール（例えば、ＰＣＩｅ機能）の活動（すなわち、割り込み要求）を表してよい。
プロセッサのファームウェア（例えば、ミリコード）は、第２のレベルのゲスト・オペレーティング・システムを起動し、第１のレベルのゲスト・オペレーティング・システムによって提供された転送ＤＩＳＢをスキャンすることと、どのターゲット・プロセッサに関して、起動された第２のレベルのゲスト・オペレーティング・システムによって処理される割り込みが存在するかに関する情報を反映するために、各第２のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトル内のどのエントリが設定されるかを示すＧＡＩＴ内のデータ検索とによって、各第２のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトル内のエントリを有効化してよい。
このメカニズムを使用して、任意の転送ベクトル・エントリから、転送ベクトルの割り当て先である同じ第２のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトルの任意のエントリに、エントリがマッピングされてもよい。
実施形態によれば、第１のレベルのゲスト・オペレーティング・システムで使用するための、各エントリに割り当てられたターゲット・プロセッサが実行中でなく、ブロードキャストが初期化されている場合、第１のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトル内のエントリのみが有効化される必要があってよい（例えば、ビットが設定される必要がある）。
このメカニズムは、同じ第２のレベルのゲスト・オペレーティング・システムに割り当てられ、第１のレベルのゲスト・オペレーティング・システムによって提供された転送ＤＩＳＢベクトルを使用して、第２のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトル内のエントリを有効化するために、再び使用される。ターゲット・プロセッサが実行中でなく、ブロードキャストが初期化されている場合、個別のターゲット・プロセッサに割り当てられた第２のレベルのゲスト・オペレーティング・システムのＤＩＳＢベクトルのエントリを参照している転送ＤＩＳＢベクトルのエントリのみが有効化される必要があってよい（例えば、ビットが設定される必要がある）。
したがって、このメカニズムは、第１のレベルのゲスト・オペレーティング・システムによって使用される割り込みターゲットＩＤを、第２のレベルのゲスト・オペレーティング・システムによって使用される割り込みターゲットＩＤに効果的にマッピングすることができる。
実施形態によれば、転送ベクトルは、個別のターゲット・プロセッサに割り当てられたエントリに加えて、個別のバス接続されたモジュールに割り当てられたエントリを含んでよい。
一実施形態に従って、第２のメモリ・セクションは、ゲスト割り込みテーブルをさらに含んでおり、ゲスト割り込みテーブルが、ゲスト割り込みテーブル・エントリの第１のセットを含み、ゲスト割り込みテーブル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに有向割り込み要約アドレス・インジケータを含み、各有向割り込み要約アドレス・インジケータが、第２のメモリ・セクション内の各有向割り込み要約インジケータのメモリ・アドレスを示し、転送ベクトル・エントリの第１のセットの転送ベクトル・エントリの割り当てが、ゲスト割り込みテーブルを使用して実装され、転送ベクトル・エントリの第１のセットの各転送ベクトルに、ゲスト割り込みテーブル・エントリの第１のセットのうちの１つのゲスト割り込みテーブル・エントリが割り当てられており、各ゲスト割り込みテーブル・エントリの有向割り込み要約アドレス・インジケータが、各転送ベクトル・エントリの割り当て先である有向割り込み要約のメモリ・アドレスを示す。一実施形態に従って、転送ベクトル・エントリは、それぞれ単一のビットとして実装されている。実施形態は、転送ベクトル・エントリが、最小限のメモリ空間であり、高速な、効率的に処理できる形態で提供されるという有益な効果を有することができる。一実施形態に従って、有向割り込み要約ベクトルは、メモリ内の連続領域として実装される。実施形態は、割り込み要約ベクトルが、最小限のメモリ空間であり、高速な、効率的に処理できる形態で提供されるという有益な効果を有することができる。連続領域は、例えば単一のキャッシュ・ラインであってよい。一実施形態に従って、有向割り込み要約インジケータは、それぞれ単一のビットとして実装されている。実施形態は、有向割り込み要約インジケータが、最小限のメモリ空間であり、高速な、効率的に処理できる形態で提供されるという有益な効果を有することができる。
一実施形態に従って、メモリは、割り込みターゲットＩＤごとに割り込みテーブル・エントリを含む割り込みテーブルをさらに含み、割り込みテーブル・エントリの各々が、第２のメモリ・セクション内の各転送ベクトル・エントリのメモリ・アドレスを示す転送ベクトル・エントリ・アドレス・インジケータを含み、この方法は、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた割り込みテーブルの割り込みテーブル・エントリのコピーを取り出すことであって、取り出されたコピーが、第２のメモリ・セクション内の受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリのメモリ・アドレスを示す転送ベクトル・エントリ・アドレス・インジケータを含む、取り出すことと、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリを選択するために、割り込みテーブル・エントリの取り出されたコピーに含まれている転送ベクトル・エントリ・アドレス・インジケータを使用することとをさらに含む。
一実施形態に従って、割り込みテーブル・エントリの取り出されたコピーが、論理プロセッサＩＤへの受信された割り込みターゲットＩＤのマッピングをさらに含み、この方法は、バス接続デバイスによって、論理プロセッサＩＤへの受信された割り込みターゲットＩＤの変換のために、割り込みテーブル・エントリのコピーに含まれているマッピングを使用することをさらに含む。
実施形態は、割り込みテーブル・エントリ（ＩＲＴＥ：interrupt table entries）を含む割り込みテーブル（ＩＲＴ：interrupt table）を提供するという有益な効果を有することができ、各エントリが、論理プロセッサＩＤへの割り込みターゲットＩＤのマッピングを提供する。したがって、これらのエントリは、論理プロセッサＩＤへの割り込みターゲットＩＤごとに、一意の割り当てを定義することができる。実施形態によれば、割り込みターゲットＩＤは、仮想プロセッサＩＤの形態で提供される。実施形態によれば、割り込みターゲットＩＤは、使用される個別のプロセッサを識別するためにゲスト・オペレーティング・システムによって使用される任意のその他のＩＤであってよい。
実施形態によれば、ＩＲＴは、バス接続デバイスで割り込みターゲットＩＤを論理プロセッサＩＤにマッピングすることに使用するために、メモリ内で提供される。実施形態によれば、ＩＲＴは、単一の位置で提供される。ＩＲＴのメモリ・アドレスを示すアドレス・インジケータ（例えば、ポインタ）が提供される。アドレス・インジケータは、例えば、バス接続デバイスによってメモリからフェッチされるデバイス・テーブルのエントリによって提供される。実施形態は、大きいマッピング・テーブルをバス接続デバイスに格納する必要がないという有益な効果を有することができる。むしろ、マッピングに使用される割り込みテーブルは、メモリに格納され、必要に応じてバス接続デバイスによってアクセスされる。したがって、バス接続デバイスは、転送される割り込み信号ごとに、１つまたは複数の割り込みテーブル・エントリのワーキング・コピーの処理のみを必要とすることができる。割り込みテーブル・エントリの数は小さい（例えば、１である）のが好ましい。
実施形態によれば、プロセッサの再スケジューリング時に、ＩＲＴまたは個別のＩＲＴＥが更新される。実施形態によれば、ＩＲＴは、メモリの内部セクション（すなわち、ＨＳＡ）に格納される。
実施形態によれば、その間に、割り込み信号が、例えば無効化されているプロセッサに送信されるのを防ぐために、ＩＲＴＥの二重のフェッチが実行される。実施形態によれば、ＩＲＴＥの第１のコピーを使用して割り込みターゲットＩＤの変換から得られた論理プロセッサＩＤによって識別されたプロセッサに割り込み信号を転送した後に、同じＩＲＴＥの第２のコピーがフェッチされ、その間にＩＲＴＥの変更が行われるかどうかをチェックしてよい。その間にＩＲＴＥが更新されている場合、割り込み信号が無効化されたプロセッサに転送されているリスクがある。したがって、ＩＲＴＥの第２のコピーは、割り込みターゲットＩＤを再び変換し、第２の変換から得られた論理プロセッサＩＤによって識別されたプロセッサに割り込み信号を転送するために、使用される。代替の実施形態によれば、ＩＲＴＥの第２のコピーが第１のコピーに一致しない場合に、ＩＲＴＥの第１のコピーのフェッチから開始する完全な方法が繰り返される。例えば、ＩＲＴＥの第３のコピーがフェッチされ、ＩＲＴＥの第１のコピーを置き換えてよく、またはＩＲＴＥの第２のコピーがＩＲＴＥの第１のコピーを置き換えてよく、この方法の部分的反復のためにも、ＩＲＴＥの第３のコピーがフェッチされ、二重フェッチ方式を実施してよい。この方式は、一致が達成されるまで繰り返される。さらに別の代替の実施形態によれば、ＩＲＴＥの第２のコピーが第１のコピーに一致しない場合、ブロードキャストを使用して割り込み信号が転送される。実施形態によれば、バス接続デバイスは、メモリキャッシュコヒーレンス・プロトコルに参加し、ＣＰＵがキャッシュラインの変化を検出し得るのと同じメカニズムによって、ＩＲＴＥに対する変化（例えば、キャッシュ・スヌーピング）を検出する。
実施形態は、非効率的なスケーリングを含むことがあるキャッシュ・パージを回避するという有益な効果を有することができる。二重フェッチは、全体的であるか、またはＩＲＴＥに固有であってよく、すなわち、エントリ全体が二重フェッチの対象になるか、または二重フェッチが、各エントリに含まれている特定の情報に制限される。
実施形態によれば、割り込みターゲットＩＤを変換し、割り込み信号をターゲット・プロセッサに転送するために必要な時間から生じる競合条件は、割り込み信号がプロセッサに達するまで、受信側プロセッサがまだ正しいターゲット・プロセッサであるかどうかをチェックするＣＰＵ上のチェック論理によって捕らえられてよい。このチェックのために、割り込み要求と共に受信された割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方が、参照として受信側プロセッサに割り当てられた現在の割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方と比較される。一致する場合、ＩＲＴＥのコピーを使用する変換から得られた論理プロセッサＩＤを使用して直接アドレス指定された受信側プロセッサは、本当に正しいターゲット・プロセッサである。したがって、ＩＲＴＥのコピーによって提供された情報は、最新であった。一致しない場合、ＩＲＴＥのコピーは最新ではなくなっており、受信側プロセッサは、もはやターゲット・プロセッサではない。一致しない場合、割り込み信号が、例えばブロードキャストを使用してターゲット・オペレーティング・システムに転送される。
実施形態によれば、並列に動作している３つの実体、すなわちバス接続デバイス、および割り込み信号を処理するターゲット・プロセッサ、ならびに割り込みターゲットＩＤと論理プロセッサＩＤの間の割り当てを変更できるハイパーバイザが存在してよい。実施形態によれば、物理的に分散されたシステム内には、待ち時間を代償にしてそのようなシステムの仮想的外観を提供するメモリを除き、中央同期点が存在しなくてよい。二重フェッチ方式を使用する実施形態は、割り込み要求の二重配信または失敗を防ぐこと対して速度に関して最適化される方法を提供するという有益な効果を有することができる。
割り込み信号を考慮して、次の動作が実行される：（Ａ１）ＩＲＴＥの第１のコピーを読み取る、（Ａ２）割り込み要求を直接アドレス指定されたプロセッサに送信する、および（Ａ３）ＩＲＴＥの第２のコピーを読み取る。同時に、割り込みターゲットＩＤと論理プロセッサＩＤの間の割り当ての変更に関する次のシーケンスが発生してよい：（Ｂ１）追加の論理プロセッサＩＤを持つ追加のプロセッサを有効化し、前の論理プロセッサＩＤを持つ前のプロセッサを無効化する、および（Ｂ２）追加の論理プロセッサＩＤを使用してＩＲＴＥを更新する（すなわち、前の論理プロセッサＩＤを追加の論理プロセッサＩＤに置き換える）。
特定のエラーの場合、プロセッサ（例えば、ターゲット・プロセッサ）がチェックポイントにリセットされ、中間情報を失うことがある。失われた情報を取り戻すために、プロセッサは、この特定のプロセッサ（すなわち、論理プロセッサＩＤに割り当てられたプロセッサ）に関するすべてのＩＲＴＥエントリをスキャンし、プロセッサの回復による影響を受けないメモリ内に存在する保留中直接割り込みインジケータ（pending direct interrupt indicators）（例えば、ｄＰＩＡビット）によって示された直接割り込み要求を配信してよい。
ＩＲＴＥに含まれる保留中直接割り込みインジケータ（例えば、ＩＲＴＥ．ｄＰＩＡビット）は、割り込み信号が提示される場合に、マスター・コピー（すなわち、信頼できる唯一の位置）として使用される。プロセッサの回復を簡略化するために、プロセッサ内の保留中直接割り込みインジケータが、直接割り込みをプロセッサ上で保留中に保つための、例えばＩＲＴＥ．ｄＰＩＡビットのシャドーコピーとして使用される。
メモリが厳密に順序付けされる性質を有する場合、ステップＡ１、Ａ２、およびＢ１を考慮して、Ａ１→Ａ３→Ｂ１を含む代替案１、およびＡ１→Ｂ１→Ａ３を含む代替案２というシーケンスのみが可能であってよい。代替案１の場合、ＩＲＴＥの第１のコピーと第２のコピーが一致してよい。したがって、割り込み信号が、現在のターゲット・プロセッサの代わりに、前のプロセッサに転送される。前のプロセッサは、割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方に関する不一致を検出し、受信された割り込み信号のブロードキャストを開始してよい。代替案２の場合、バス接続デバイスが、ＩＲＴＥの第１のコピーと第２のコピーの間の不一致を検出してよい。この不一致に応答して、バス接続デバイスが割り込み信号をブロードキャストしてよい。このブロードキャストに起因して、追加のプロセッサによって割り込み信号が受信されてよく、追加のプロセッサが、ヒットを検出し、受信された割り込み要求を直接処理する。実施形態は、オーバーイニシアチブ手法（over-initiative-approach）によってタイミング・ウィンドウを閉じるという有益な効果を有することができる。
一実施形態に従って、割り込みテーブル・エントリの取り出されたコピーが、割り込みターゲットＩＤによって識別された第１のターゲット・プロセッサが、第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかを示す実行中インジケータをさらに含み、この方法は、バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックするために、割り込みテーブル・エントリのコピーに含まれている実行中インジケータを使用することをさらに含む。実施形態は、割り込みが実行中でない（すなわち、ゲスト・オペレーティング・システムで使用するためにスケジューリングされていない）プロセッサをターゲットにするのを防ぐという有益な効果を有することができる。実施形態は、ハイパーバイザがプロセッサを再スケジューリングするのを支援するという有益な効果を有することができる。
実行中インジケータは、割り込み信号と共に受信された割り込みターゲットＩＤによって識別されたターゲット・プロセッサが、ゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかを示す。実行中インジケータは、例えば、実行中ビット、すなわち、各ビットが割り当てられたプロセッサが実行中であるかどうか（すなわち、ゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうか）を示す単一のビットの形態で実装される。したがって、有効化された実行中ビットは、ターゲット・プロセッサが現在スケジューリングされているということをバス接続デバイスに伝えることができ、無効化された実行中ビットは、ターゲット・プロセッサが現在スケジューリングされていないということをバス接続デバイスに伝えることができる。ターゲット・プロセッサが実行中でない場合、バス接続デバイスは、プロセッサのうちの１つを直接アドレス指定しようとすることなく、フォールバック・ブロードキャスト割り込み要求（fallback broadcast interrupt request）を適切に送信することができる。
一実施形態に従って、実行中インジケータは単一のビットとして実装される。実施形態は、実行中インジケータが、最小限のメモリ空間であり、高速な、効率的に処理できる形態で提供されるという有益な効果を有することができる。
実施形態によれば、メモリ内の割り込みテーブルの割り込みエントリに、直接割り込みブロッキング・インジケータが導入される。直接割り込みブロッキング・インジケータは、単一のビット（すなわち、ｄＩＢＰＩＡビット）の形態で実装される。
実施形態によれば、ＩＲＴＥがメモリからフェッチされ、ターゲット・プロセッサがスケジューリングされているかどうかを決定するために、実行中インジケータがチェックされる。ターゲット・プロセッサがスケジューリングされている場合、ターゲット・プロセッサが現在の割り込み信号を処理している間に割り込み信号をさらに受信するのをブロックするために、直接割り込みブロッキング・インジケータが有効化される。そうしないと、さらなる割り込み信号が、現在の割り込み信号の処理を妨げることがある。その一方で、ターゲット・プロセッサが再スケジューリングされていないことを保証するために、ＩＲＴＥが再フェッチされ、現在の実行中インジケータが再びチェックされて、ターゲット・プロセッサがまだスケジューリングされているかどうかを判定する。ターゲット・プロセッサがまだスケジューリングされている場合、ターゲット・プロセッサの論理プロセッサＩＤを使用してターゲット・プロセッサを直接アドレス指定し、割り込み信号がターゲット・プロセッサに転送される。加えて、受信された割り込みターゲットＩＤに関してＩＲＴＥによって提供されたターゲット・プロセッサの論理プロセッサＩＤがまだ同じかどうかが、チェックされる。
一実施形態に従って、割り込みテーブルが第２のメモリ・セクションに含まれている。実施形態は、多数のプロセッサが存在する場合でも、割り込みテーブルを処理するための十分なメモリ空間を保証するという有益な効果を有することができる。実施形態は、マルチレベルの仮想化が直接割り込みの転送およびブロードキャストをサポートするための転送メカニズムを提供するという有益な効果を有することができる。実施形態は、第２のレベルのゲスト・オペレーティング・システムに割り当てられた割り込みテーブルが、第１のレベルのゲスト・オペレーティング・システムに割り当てられたメモリ・セクションに格納されるという有益な効果を有することができる。
実施形態によれば、第１のレベルのゲスト・オペレーティング・システムに割り当てられた割り込みテーブルは、ハードウェアで使用するために確保されているメモリの領域であるハードウェア・システム域（ＨＳＡ：hardware system area）とも呼ばれるメモリの内部セクションに格納される。ＨＳＡは、固定サイズを含み、クライアントによって購入されるメモリ（すなわち、ホスト・オペレーティング・システムまたはゲスト・オペレーティング・システムあるいはその両方に割り当て可能なメモリ）とは仕切られてよい。
実施形態によれば、割り込みテーブル・エントリは、プロセッサを識別するために使用される割り込みターゲットＩＤごとに必要であってよい。したがって、割り込みテーブルを格納するために必要なメモリの量は、割り込みターゲットＩＤの数と相関し、ＨＳＡを使用して処理されるのが困難なサイズに増大することがある。
実施形態は、オペレーティング・システムからハードウェアへの割り込み信号伝達の終了を含む、第１のレベルのゲスト・オペレーティング・システムまたはハイパーバイザによる割り込みテーブル・エントリの許可されない変更に起因するエラーを防ぐために、セキュリティ・チェックをさらに提供し得る。割り込みテーブルを、第１のレベルのオペレーティング・システムに割り当てられたメモリのセクションに格納することによって、第１のレベルのオペレーティング・システムによる割り込みテーブルの変更のリスクが生じることがある。
実施形態によれば、割り込みターゲットＩＤと論理プロセッサＩＤの間のマッピングを提供する割り込みテーブルは、ｎレベルのゲスト・オペレーティング・システムに割り当てられたメモリのセクションに格納され、ｎは１以上（例えば、１または２）である。ハードウェアのために確保されている、メモリの内部セクションに格納されたデバイス・テーブルは、ｎレベルのゲスト・オペレーティング・システム（例えば、第１のレベルのゲスト・オペレーティング・システム）に割り当てられたメモリ・セクション内のＩＲＴのメモリ・アドレスを示すアドレス・インジケータ（例えば、ポインタ）を提供する、バス接続されたモジュールに割り当てられたエントリを含んでよい。
一実施形態に従って、割り込みテーブル・エントリの取り出されたコピーは、第１のゲスト・オペレーティング・システムの割り当て先である論理パーティションを識別する第１の論理パーティションＩＤ、および第２のメモリ・セクション内の第１のゲスト・オペレーティング・システムに割り当てられたゲスト割り込み状態領域のメモリ・アドレスを示す第１のゲスト割り込み状態領域アドレス・インジケータをさらに含む。
一実施形態に従って、この方法は、バス接続デバイスによって、デバイス・テーブルからデバイス・テーブル・エントリのコピーを取り出すことをさらに含み、このデバイス・テーブル・エントリが、割り込みテーブルのメモリ・アドレスを示す割り込みテーブル・アドレス・インジケータを含み、バス接続デバイスが、割り込みテーブル・エントリの第１のコピーを取り出すために、割り込みテーブルのメモリ・アドレスを使用する。
一実施形態に従って、デバイス・テーブルがメモリの第３のメモリ・セクションに格納され、第３のメモリ・セクションは、第１および第２のオペレーティング・システムによるアクセスに対して保護されている。このセクションは、例えば、ＨＳＡであってよく、デバイス・テーブルがゲスト・オペレーティング・システムによって改ざんされないことを保証する。
一実施形態に従って、デバイス・テーブル・エントリの取り出されたコピーは、第１のゲスト・オペレーティング・システムの割り当て先である論理パーティションを識別する第２の論理パーティションＩＤおよび第２のメモリ・セクション内の第１のゲスト・オペレーティング・システムに割り当てられたゲスト割り込み状態領域のメモリ・アドレスを示す第２のゲスト割り込み状態領域アドレス・インジケータをさらに含み、この方法は、バス接続デバイスによって、割り込みテーブル・エントリによって提供された第１の論理パーティションＩＤおよび第１のゲスト割り込み状態領域アドレス・インジケータの第１の組合せと、保護された第３のメモリ・セクションに格納されているデバイス・テーブル・エントリによって提供された第２の論理パーティションＩＤおよび第２のゲスト割り込み状態領域アドレス・インジケータの第２の組合せとの比較を使用して、第２のゲスト・オペレーティング・システムによってアクセス可能な第２のメモリ・セクションに格納されている割り込みテーブル・エントリが第２のゲスト・オペレーティング・システムによって変更されていないことをチェックすることをさらに含み、第１の組合せおよび第２の組合せの一致は、割り込みテーブル・エントリが変更されていないことを示す。
実施形態は、割り込みテーブルが改ざんされていることを排除するためのセキュリティ・メカニズムを提供するという有益な効果を有することができる。
一実施形態に従って、デバイス・テーブル・エントリは、ゲスト・オペレーティング・システムが割り当てられた論理パーティションを識別する論理パーティションＩＤをさらに含み、バス接続デバイスによる第１の割り込み信号の転送が、第１の割り込み信号と共に論理パーティションＩＤを転送することをさらに含む。実施形態は、受信側プロセッサが、どのゲスト・オペレーティング・システムに向けて割り込み信号がアドレス指定されたかをチェックできるようにするという有益な効果を有することができる。
一実施形態に従って、デバイス・テーブル・エントリは、第１の割り込み信号が割り当てられた割り込みサブクラスを識別する割り込みサブクラスＩＤをさらに含み、バス接続デバイスによる第１の割り込み信号の転送が、第１の割り込み信号と共に割り込みサブクラスＩＤを転送することをさらに含む。
一実施形態に従って、第２のメモリ・セクションが、各割り込みターゲットＩＤに割り当てられた割り込みターゲットＩＤごとの第１の有向割り込み信号ベクトルをさらに含み、各第１の有向割り込み信号ベクトルが、第１のバス接続されたモジュールに割り当てられた第１のバス接続されたモジュールごとの第１の割り込み信号インジケータを含み、各第１の有向割り込み信号ベクトルが、第１のバス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、この方法は、バス接続デバイスによって、第１の割り込み信号のアドレス指定先である割り込みターゲットＩＤに割り当てられた第１の有向割り込み信号ベクトルを選択することと、バス接続デバイスによって、選択された第１の有向割り込み信号ベクトル内で、第１の割り込み信号を発行した第１のバス接続されたモジュールに割り当てられた第１の有向割り込み信号インジケータを選択することと、バス接続デバイスによって、選択された第１の有向割り込み信号インジケータを更新し、更新された第１の有向割り込み信号インジケータが、第１のバス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すようにすることとをさらに含む。
有向割り込み信号ベクトルは、ターゲット・プロセッサＩＤに応じて順序付けられる（すなわち、有向割り込みを追跡するために最適化される）。言い換えると、主要な順序基準は、発行元のバス接続されたモジュールを識別する要求元ＩＤではなく、ターゲット・プロセッサＩＤである。各有向割り込み信号ベクトルは、バス接続されたモジュールの数に応じて、１つまたは複数の有向割り込み信号インジケータを含んでよい。
個別の割り込み信号を示す、例えば割り込み信号伝達ビットの形態での割り込み信号インジケータの順序付けは、例えばＭＳＩ－Ｘメッセージの形態で、キャッシュ・ラインのようなメモリの連続領域内で、連続的に受信されており、したがって、例えばＰＣＩｅ機能のような個別のバス接続されたモジュールの場合、回避することができる。例えば割り込み信号伝達ビットを設定するか、またはリセットするか、あるいはその両方を実行することによって、割り込み信号インジケータを有効化するか、無効化するか、あるいはその両方を実行するには、メモリの各連続領域をプロセッサのうちの１つに移動し、それに応じて各割り込み信号インジケータを変更する必要がある。
プロセッサが、ゲスト・オペレーティング・システムの視点からの責任を負っているすべてのインジケータ、すなわち特に、各プロセッサに割り当てられたすべてのインジケータを処理することが意図される。これによって、各プロセッサが割り当てられたすべてのデータを処理している場合に、この状況において必要なデータがプロセッサに提供されるか、またはローカル・キャッシュに格納されるか、あるいはその両方である可能性が高まることができ、大きいキャッシュ・トラフィックを必要とせずにプロセッサの各データへの高速アクセスを可能にするため、性能上の優位性を可能にすることができる。
しかし、それにもかかわらず、各プロセッサが、責任を負っているすべてのインジケータを処理しようとすることは、各プロセッサがすべての機能に関するすべてのキャッシュ・ラインを書き込む必要があるため、プロセッサ間の大きいキャッシュ・トラフィックにつながることがある。各個別のプロセッサに割り当てられたインジケータが、キャッシュ・ラインなどのすべての連続領域にわたって分散されることがあるためである。
同じ割り込みターゲットＩＤに割り当てられたすべての割り込み信号伝達インジケータが、メモリの同じ連続領域（例えば、キャッシュ・ライン）内で結合されるように、割り込み信号伝達インジケータが、有向割り込み信号伝達ベクトルの形態で記録される。したがって、各プロセッサ（すなわち、割り込みターゲットＩＤ）に割り当てられたインジケータを処理しようとするプロセッサは、メモリの単一の連続領域を読み込むことのみが必要であってよい。したがって、バス接続されたモジュールごとの連続領域ではなく、割り込みターゲットＩＤごとの連続領域が使用される。各プロセッサは、割り込みターゲットＩＤによって識別されたターゲット・プロセッサとしてその特定のプロセッサをターゲットにするすべての使用可能なバス接続されたモジュールから受信されたすべての割り込み信号に関するメモリの単一の連続領域（例えば、キャッシュ・ライン）をスキャンして更新することのみが必要であってよい。
実施形態によれば、ゲスト・オペレーティング・システムがビットを異なるオフセットにアライメントするように、ハイパーバイザによってオフセットが適用される。
一実施形態に従って、第２のメモリ・セクションが、バス接続されたモジュールごとに割り込み要約インジケータを含む割り込み要約ベクトルをさらに含み、各割り込み要約インジケータがバス接続されたモジュールに割り当てられ、各バス接続されたモジュールによって発行された処理される割り込み信号が存在するかどうかを示し、転送ベクトルが転送ベクトル・エントリの第２のセットを含み、転送ベクトル・エントリの第２のセットが、割り込み要約ベクトルの割り込み要約インジケータごとに、各割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各バス接続されたモジュールによって発行された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各割り込み要約インジケータが更新されるかどうかを示し、この方法は、バス接続デバイスによって、第２のバス接続されたモジュールから割り込みターゲットＩＤと共に第２の割り込み信号を受信することであって、割り込みターゲットＩＤが、第２の割り込み信号を処理するための第２のターゲット・プロセッサとして第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを識別する、受信することと、バス接続デバイスによって、第２のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、第２のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第２のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第２の割り込み信号を処理するために第２のターゲット・プロセッサに転送することと、そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第２の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第２のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、第２のバス接続されたモジュールによって発行された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリが割り当てられている割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとをさらに含む。
実施形態によれば、転送ベクトルは、個別のバス接続されたモジュールに割り当てられた追加のエントリをさらに含んでよい。このようにして、これらの追加のエントリは、どのバス接続されたモジュールからの処理される割り込み信号が存在するかを示してよい。各転送ベクトルのこれらの追加のエントリはそれぞれ、同じバス接続されたモジュールに割り当てられた第２のレベルのゲスト・オペレーティング・システムの割り込み要約ベクトルのエントリをさらに参照してよい。
バス接続されたモジュールに割り当てられた転送ベクトルのエントリは、バス接続デバイスによって、各バス接続されたモジュールからの第２のレベルのゲスト・システムによって処理される割り込み信号が存在することを示すように、更新される。第２のレベルのゲスト・オペレーティング・システムのメモリ・セクション内の直接割り込み要約ベクトルのエントリへの参照に基づいて、どのバス接続されたモジュールからの第２のレベルのゲスト・オペレーティング・システムによって処理される割り込み信号が存在するかが決定される。例えば、割り込み要約ベクトル内の参照されたエントリの位置から、各割り込み信号を発行したバス接続されたモジュールが決定可能であってよい。
一実施形態に従って、ゲスト割り込みテーブルが、ゲスト割り込みテーブル・エントリの第２のセットを含んでおり、ゲスト割り込みテーブル・エントリの第２のセットが、割り込み要約ベクトルの割り込み要約インジケータごとに割り込み要約アドレス・インジケータを含み、各割り込み要約アドレス・インジケータが、第２のメモリ・セクション内の各割り込み要約インジケータのメモリ・アドレスを示し、転送ベクトル・エントリの第２のセットの転送ベクトル・エントリの割り当てが、ゲスト割り込みテーブルを使用して実装され、転送ベクトル・エントリの第２のセットの各転送ベクトルに、ゲスト割り込みテーブル・エントリの第２のセットのうちの１つのゲスト割り込みテーブル・エントリが割り当てられており、各ゲスト割り込みテーブル・エントリの有向割り込み要約アドレス・インジケータが、各転送ベクトル・エントリの割り当て先である割り込み要約インジケータのメモリ・アドレスを示す。
一実施形態に従って、第２のメモリ・セクションが、各バス接続されたモジュールに割り当てられたバス接続されたモジュールごとの割り込み信号ベクトルをさらに含み、各割り込み信号ベクトルが、各バス接続されたモジュールに割り当てられた割り込みターゲットＩＤごとの割り込み信号インジケータを含み、各割り込み信号ベクトルが、各バス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される割り込み信号が存在するかどうかを示し、この方法は、バス接続デバイスによって、第２のバス接続されたモジュールに割り当てられた有向割り込み信号ベクトルを選択することと、バス接続デバイスによって、選択された割り込み信号ベクトル内で、第２の割り込み信号のアドレス指定先である割り込みターゲットＩＤに割り当てられた割り込み信号インジケータを選択することと、バス接続デバイスによって、選択された割り込み信号インジケータを更新し、更新された割り込み信号インジケータが、第２のバス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される割り込み信号が存在することを示すようにすることとをさらに含む。
一実施形態に従って、第１のゲスト・オペレーティング・システムは第２のレベルの仮想化のゲスト・オペレーティング・システムであり、第２のゲスト・オペレーティング・システムは第１のレベルの仮想化のゲスト・オペレーティング・システムである。一実施形態に従って、第１のゲスト・オペレーティング・システムは第３のレベルの仮想化のゲスト・オペレーティング・システムであり、第２のゲスト・オペレーティング・システムは第２のレベルの仮想化のゲスト・オペレーティング・システムである。
実施形態は、マルチレベルの仮想化方式を可能にするという有益な効果を有することができる。
実施形態によれば、処理回路によって実行するためにコンピュータ可読の非一過性媒体上で提供された命令が、本明細書において説明されているように割り込み信号をゲスト・オペレーティング・システムに提供するための方法の実施形態のいずれかを実行するように、構成される。
実施形態によれば、コンピュータ・システムが、本明細書において説明されているように割り込み信号をゲスト・オペレーティングに提供するための方法の実施形態のいずれかを実行するように、さらに構成される。
図１は、割り込み信号をゲスト・オペレーティング・システムに提供するための例示的なコンピュータ・システム１００を示している。コンピュータ・システム１００は、ゲスト・オペレーティング・システムを実行するために使用される複数のプロセッサ１３０を含む。コンピュータ・システム１００は、記憶装置またはメイン・メモリとも呼ばれるメモリ１４０をさらに含む。メモリ１４０は、コンピュータ・システム１００に含まれているハードウェア・コンポーネント、ファームウェア・コンポーネント、およびソフトウェア・コンポーネントで使用するために割り当てられたメモリ空間（すなわち、メモリ・セクション）を提供してよい。メモリ１４０は、コンピュータ・システム１００のハードウェアおよびファームウェアならびにソフトウェア（例えば、ハイパーバイザ、ホスト／ゲスト・オペレーティング・システム、アプリケーション・プログラムなど）によって使用される。１つまたは複数のバス接続されたモジュール１２０が、バス１０２およびバス接続デバイス１１０を介して複数のプロセッサ１３０およびメモリ１４０に操作可能なように接続される。バス接続デバイス１１０は、一方では、バス接続されたモジュール１２０とプロセッサ１３０の間の通信を管理し、他方では、メモリ１４０を管理する。バス接続されたモジュール１２０は、バス１０２に直接、または例えばスイッチ１０４のような１つまたは複数の中間コンポーネントを介して、接続される。
バス接続されたモジュール１２０は、例えば、ＰＣＩｅ（Peripheral Component Interconnect express）モジュール（ＰＣＩｅアダプタまたはＰＣＩｅアダプタによって提供されるＰＣＩｅ機能とも呼ばれる）の形態で提供される。ＰＣＩｅ機能１２０は、バス接続デバイス１１０（例えば、ＰＣＩブリッジ・ユニット（ＰＢＵ：PCI Bridge Unit）とも呼ばれるＰＣＩホスト・ブリッジ（ＰＨＢ：PCI Host Bridge））に送信される要求を発行してよい。バス接続デバイス１１０は、バス接続されたモジュール１２０から要求を受信する。これらの要求は、例えば、バス接続デバイス１１０によってメモリ１４０へのダイレクト・メモリ・アクセス（ＤＭＡ：direct memory access）を実行するために使用される入出力アドレス、または割り込み信号（例えば、メッセージ信号割り込み（ＭＳＩ））を示す入出力アドレスを含んでよい。
図２は、コンピュータ・システム１００によって提供される例示的な仮想マシンのサポートを示している。コンピュータ・システム１００は、１つまたは複数の仮想マシン２０２および少なくとも１つのハイパーバイザ２００を備えてよい。仮想マシンのサポートは、多数の仮想マシンを動作させることができるようにしてよく、各仮想マシンは、ｚ／Ｌｉｎｕｘなどのゲスト・オペレーティング・システム２０４を実行することができる。各仮想マシン２０１は、別々のシステムとして機能することができてよい。したがって、各仮想マシンは、独立してリセットされ、ゲスト・オペレーティング・システムを実行し、アプリケーション・プログラムのようなさまざまなプログラムを実行してよい。仮想マシン内で実行されるオペレーティング・システムまたはアプリケーション・プログラムは、完全なコンピュータ・システム全体にアクセスできるように見える。しかし、実際は、コンピュータ・システムの使用可能なリソースの一部のみが、各オペレーティング・システムまたはアプリケーション・プログラムによって利用可能であることがある。
仮想マシンは、Ｖ＝Ｖモデルを使用してよく、Ｖ＝Ｖモデルでは、仮想マシンに割り当てられたメモリは、実メモリの代わりに、仮想メモリによって支援される。したがって、各仮想マシンは、仮想線形メモリ空間を有する。物理リソースは、ＶＭハイパーバイザなどのハイパーバイザ２００によって所有され、共有物理リソースは、必要に応じて処理要求を満たすために、ハイパーバイザによってゲスト・オペレーティング・システムにディスパッチされる。多数のゲストが、ハイパーバイザが単にハードウェア・リソースを分割して構成されたゲストに割り当てることを不可能にすることがあるため、Ｖ＝Ｖ仮想マシン・モデルは、ゲスト・オペレーティング・システムとマシンの共有物理リソースの間の相互作用がＶＭハイパーバイザによって制御されることを仮定する。
プロセッサ１２０は、ハイパーバイザ２００によって仮想マシン２０２に割り当て可能である。仮想マシン２０２に、例えば１つまたは複数の論理プロセッサが割り当てられてよい。論理プロセッサの各々は、ハイパーバイザ２００によって仮想マシン２０２に動的に割り当てることができる物理プロセッサ１２０のすべてまたは一部を表してよい。仮想マシン２０２は、ハイパーバイザ２００によって管理される。ハイパーバイザ２００は、例えば、プロセッサ１２０上で実行されるファームウェアにおいて実装されてよく、またはコンピュータ・システム１００上で実行されるオペレーティング・システムの一部であってよい。ハイパーバイザ２００は、例えば、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ（ニューヨーク州アーモンク市）によって提供されるｚ／ＶＭ（Ｒ）などのＶＭハイパーバイザであってよい。
第１のレベルの仮想化に加えて、第２のレベルの仮想化が提供され、第２のハイパーバイザ２１０が、第２のハイパーバイザ２１０のためのホスト・オペレーティング・システムとして機能する第１のレベルのゲスト・オペレーティング・システムのうちの１つで実行されている。第２のハイパーバイザ２１０は、１つまたは複数の第２のレベルの仮想マシン２１２を管理してよく、各仮想マシン２１２は、第２のレベルのゲスト・オペレーティング・システム２１４を実行することができる。
図３は、コンピュータ・システム１００の異なる階層レベルでプロセッサを識別するための異なる種類のＩＤの使用を示す例示的なパターンを示している。基礎になるファームウェア２２０は、コンピュータ・システム１００のプロセッサ１３０を識別するために、論理プロセッサＩＤ ｌＣＰＵ２２２を提供してよい。第１のレベルのハイパーバイザ２００は、論理プロセッサＩＤ ｌＣＰＵ２２２を使用して、プロセッサ１３０と通信する。第１のレベルのハイパーバイザが、ゲスト・オペレーティング・システム２０４で使用するために第１の仮想プロセッサＩＤ ｖＣＰＵ２２４を提供してよく、または第２のレベルのハイパーバイザ２１９が、第１のレベルのハイパーバイザ２００によって管理される仮想マシン上で実行される。ハイパーバイザ２００は、第１の仮想プロセッサＩＤ ｖＣＰＵ２２４をグループ化して、論理パーティション（ゾーンとも呼ばれる）をゲスト・オペレーティング・システム２０４またはハイパーバイザ２１０あるいはその両方に提供してよい。第１の仮想プロセッサＩＤ ｖＣＰＵ２２４は、第１のレベルのハイパーバイザ２００によって論理プロセッサＩＤ ｌＣＰＵ２２２にマッピングされる。第１のレベルのハイパーバイザ２００によって提供された第１の仮想プロセッサＩＤ ｖＣＰＵ２２４のうちの１つまたは複数は、第１のレベルのハイパーバイザ２００を使用して実行される各ゲスト・オペレーティング・システム２０４またはハイパーバイザ２１０に割り当てられてよい。第１のレベルのハイパーバイザ２００上で実行される第２のレベルのハイパーバイザ２１０は、例えばさらなるゲスト・オペレーティング・システム２１４のようなソフトウェアを実行している１つまたは複数の仮想マシンを提供してよい。このために、第２のレベルのハイパーバイザは、第１のレベルのハイパーバイザ２００の仮想マシン上で実行される第２のレベルのゲスト・オペレーティング・システム２１４で使用するために、第２の仮想プロセッサＩＤ ｖＣＰＵ２２６を管理する。第２の仮想プロセッサＩＤ ｖＣＰＵ２２６は、第２のレベルのハイパーバイザ２００によって第１の仮想プロセッサＩＤ ｖＣＰＵ２２４にマッピングされる。
第１／第２のレベルのゲスト・オペレーティング・システム２０４によって使用されるプロセッサ１３０をアドレス指定するバス接続されたモジュール１２０は、第１／第２の仮想プロセッサＩＤ ｖＣＰＵ２２４、２２６または第１／第２の仮想プロセッサＩＤ ｖＣＰＵ２２４、２２６から得られた代替のＩＤの形態で、ターゲット・プロセッサＩＤを使用してよい。
図４は、割り込み信号をコンピュータ・システム１００上で実行されるゲスト・オペレーティング・システムに提供するための方法における主な参加者を示す、コンピュータ・システム１００の簡略化された概略設定を示している。例示の目的で簡略化された設定は、割り込み信号をプロセッサ（ＣＰＵ）１３０のうちの１つまたは複数で実行されるゲスト・オペレーティング・システムに送信するバス接続されたモジュール（ＢＣＭ：bus connected module）１２０を含む。割り込み信号は、プロセッサ１３０のうちの１つをターゲット・プロセッサとして識別する割り込みターゲットＩＤ（ＩＴ＿ＩＤ）を持つバス接続デバイス１１０に送信される。バス接続デバイス１１０は、コンピュータ・システム１００のバス接続されたモジュール１２０とプロセッサ１３０の間の通信およびメモリ１４０を管理する中間デバイスである。バス接続デバイス１１０は、割り込み信号を受信し、各ターゲット・プロセッサを直接アドレス指定するために、割り込みターゲットＩＤを使用してターゲット・プロセッサの論理プロセッサＩＤを識別する。ターゲット・プロセッサへの有向転送は、例えばキャッシュ・トラフィックを削減することによって、データ処理の効率を改善することができる。
図５は、図４のコンピュータ・システム１００を示している。メモリ１４０のセグメント化によって示されているように、２つのレベルの仮想化が実装されている。メモリ１４３の第１のセクションは第１のレベルのゲスト・オペレーティング・システムに割り当てられ、メモリ１４１の第２のセクションは第２のレベルのゲスト・オペレーティング・システムに割り当てられる。第２のレベルのゲスト・オペレーティング・システムは、第２のレベルのゲスト・オペレーティング・システムのホストとして機能する第１のレベルのゲスト・オペレーティング・システム上で実行されている。第２のレベルのゲスト・オペレーティング・システムによって使用されるプロセッサをアドレス指定するために、割り込みターゲットＩＤが使用されてよく、これらの割り込みターゲットＩＤは、少なくとも２つのマッピング、すなわち、第１のレベルのハイパーバイザ（ネイティブ・ハイパーバイザとも呼ばれる）による第１の仮想プロセッサＩＤへの論理プロセッサＩＤの第１のマッピング、および第２のレベルのハイパーバイザ（第１のハイパーバイザによって管理された仮想マシン上で実行されている第１のレベルのゲスト・オペレーティング・システムによってホストされているホストされたハイパーバイザとも呼ばれる）による第２の仮想プロセッサＩＤへの第１の仮想プロセッサＩＤの第２のマッピングに基づく。
バス接続デバイス１１０は、メモリ１４０のモジュール固有の領域（ＭＳＡ：module specific area）１４９内のバス接続されたモジュール１２０の状態の状態更新を実行するように構成される。そのような状態更新は、状態更新をメモリ１４０に書き込むことを指定するダイレクト・メモリ・アクセス（ＤＭＡ）書き込みをバス接続されたモジュールから受信することに応答して実行される。
メモリは、バス接続されたモジュール１２０ごとに、コンピュータ・システム１００のハードウェアで使用するために確保されているメモリの内部セクション１４５内に、デバイス・テーブル・エントリ（ＤＴＥ：device table entry）１４６を含むデバイス・テーブル（ＤＴ：device table）１４４をさらに含む。この内部セクションは、ハードウェア・システム域（ＨＳＡ：hardware system area）とも呼ばれ、固定サイズを含み、クライアントによって購入されるメモリ（すなわち、ホスト・オペレーティング・システムまたはゲスト・オペレーティング・システムあるいはその両方に割り当て可能なメモリ）とは仕切られてよい。
割り込み信号（例えば、割り込み要求のターゲット・プロセッサを識別する割り込みターゲットＩＤ）の受信時に、バス接続デバイス１１０は、要求元のバス接続されたモジュール１２０に割り当てられたＤＴＥ１４６をフェッチする。このために、割り込み要求の要求元を識別する要求元ＩＤが、バス接続されたモジュール１２０の形態でさらに受信される。例えば、割り込みは、第２のレベルのゲスト・オペレーティング・システムをターゲットにしてよく、すなわち割り込みターゲットＩＤが、第２のレベルのオペレーティング・システムで使用するために割り当てられたターゲット・プロセッサを識別する。ＤＴＥ１４６は、例えばｄＩＲＱビットを使用して、要求元のバス接続されたモジュール１２０に対してターゲット・プロセッサの有向アドレス指定が有効化されているかどうかを示してよい。バス接続デバイス１１０は、プロセッサ１３０のうちのどのプロセッサに対する割り込み信号がどのバス接続されたモジュールから受信されたかを追跡するために、ゲスト有向割り込み信号ベクトル（ＤＩＢＶ）１６２（すなわち、第２のレベルのゲスト・オペレーティング・システムに割り当てられて、メモリ１４０のゲスト・メモリ・セクション１４１に格納されたＤＩＢＶ）のエントリを更新する。各ゲストＤＩＢＶ１６２は、割り込みターゲットＩＤ（すなわち、プロセッサ１３０）のうちの１つに割り当てられ、１つまたは複数のエントリを含んでよい。各エントリは、バス接続されたモジュール１２０のうちの１つに割り当てられている。したがって、ゲストＤＩＢＶ１６２は、どのバス接続されたモジュールからの特定のプロセッサ１３０に対する処理される割り込み信号が存在するかを示す。この方法は、割り込み信号が存在するかどうか、またはどのバス接続されたモジュール１２０からの特定のプロセッサに対する処理される割り込み信号が存在するかをチェックするための利点を有することができる。１つの信号エントリ（例えば、ビット）のみ、または１つの信号ベクトル（例えば、ビット・ベクトル）のみがメモリ１４０から読み取られる必要がある。
さらに、バス接続デバイス１１０は、ブロードキャストの場合に、プロセッサ１３０のうちのどのプロセッサに関して処理される割り込み信号が存在するかを追跡するために、転送ベクトル（転送有向割り込み要約ベクトル（ＤＩＳＢ）１６４とも呼ばれる）を更新してよい。転送ＤＩＳＢ１６４の各エントリは、ゲスト割り込みテーブル（ＧＡＩＴ）１６６のエントリに割り当てられ、ＧＡＩＴエントリは、割り込みターゲットＩＤに割り当てられたゲストＤＩＳＢ１６０のエントリのメモリ・アドレスを示すメモリ・アドレス・インジケータを含んでよい。例えば、ＧＡＩＴ１６６は、ゲストＤＩＳＢ１６０のアドレス（Ｇｓｔ＿ＤＩＳＢ＠）、およびゲストＤＩＳＢ１６０内の各エントリのオフセット（Ｇｓｔ＿ＤＩＳＢＯ）を提供してよい。したがって、ＧＡＩＴ１６６は、転送ＤＩＳＢ１６４内のエントリを選択するために使用される、各割り込みターゲットＩＤに割り当てられたゲストＤＩＳＢ１６０内のエントリへの割り込みターゲットＩＤのマッピングを提供してよい。
転送ＤＩＳＢ１６４は、割り込みターゲットＩＤに割り当てられ、ＧＡＩＴエントリによって提供されたアドレス・データを介してゲストＤＩＳＢ１６０のエントリにリンクされたエントリに加えて、バス接続されたモジュール（例えば、要求元ＩＤ）に割り当てられ、ＧＡＩＴエントリによって提供されたアドレス・データを介してゲストＡＩＳＢ１７０のエントリにリンクされたエントリをさらに含んでよい。例えば、ＧＡＩＴ１６６は、ゲストＡＩＳＢ１７０のアドレス（Ｇｓｔ＿ＡＩＳＢ＠）、およびゲストＡＩＳＢ１７０内の各エントリのオフセット（Ｇｓｔ＿ＡＩＳＢＯ）を提供してよい。したがって、ＧＡＩＴ１６６は、転送ＤＩＳＢ１６４内のエントリを選択するために使用される、各要求元（すなわち、バス接続されたモジュール１２０）に割り当てられたゲストＡＩＳＢ１７０内のエントリへの要求元ＩＤのマッピングをさらに提供してよい。この場合、バス接続デバイスは、バス接続されたモジュールに割り当てられたゲスト割り込み信号ベクトル（ＡＩＢＶ）１７２のエントリを更新してよい。バス接続されたモジュール１２０に割り当てられたＡＩＢＶ１７２の各エントリは、プロセッサ１３０にさらに割り当てられてよい。したがって、ＡＩＢＶ自体がバス接続されたモジュール１２０を識別することができ、一方、これらのエントリがプロセッサ１３０を識別する。
バス接続デバイス１１０は、メモリ１４０（例えば、内部セクション１４５）に格納された割り込みテーブル（ＩＲＴ）１５０のエントリ（ＩＲＴＥ）１５２を使用して、割り込みターゲットＩＤ（ＩＴ＿ＩＤ）を論理プロセッサＩＤ（ｌＣＰＵ）に変換し、論理プロセッサＩＤを使用してターゲット・プロセッサを直接アドレス指定し、受信された割り込み信号をターゲット・プロセッサに転送する。この変換のために、バス接続デバイス１１０はエントリ（ＩＲＴＥ）１５２のコピー１１４をフェッチする。このコピーは、ＤＴＥ１４６のコピーによって提供された割り込みテーブル１５０のアドレス（ＩＲＴ＠）を使用して、ローカル・キャッシュまたはメモリ１４０のいずれかからフェッチされる。ＩＲＴＥ１５２は、論理プロセッサＩＤへの割り込みターゲットＩＤのマッピングを提供し、このマッピングは、バス接続デバイス１１０によって、有向割り込みの転送の場合にターゲット・プロセッサを直接アドレス指定するために使用される。
さらに、ＩＲＴＥ１５２は、割り込みターゲットＩＤによって識別されたターゲット・プロセッサがスケジューリングされている（すなわち、完全に実行中である）かどうかを示す実行中インジケータ１５４を提供する。ターゲット・プロセッサがスケジューリングされていない場合、タイムリーな割り込み処理を可能にするために、ブロードキャストが開始される。
各プロセッサは、直接割り込み信号を受信して処理するためのファームウェア（例えば、ミリコード１３２）を含む。ファームウェアは、例えばプロセッサ１３０のマイクロコードまたはマクロコードあるいはその両方をさらに含んでよい。ファームウェアは、上位レベルのマシン・コードの実装において使用される、ハードウェア・レベルの命令またはデータ構造あるいはその両方を含んでよい。実施形態によれば、ファームウェアは、信頼できるソフトウェアを含むマイクロコード、または基礎になるハードウェアに固有のマイクロコードとして提供できる、システムのハードウェアへのオペレーティング・システムのアクセスを制御する独自のコードを含んでよい。さらに、プロセッサ１３０のファームウェアは、バス接続デバイス１１０によって受信側プロセッサ１３０に転送された割り込みターゲットＩＤに従って受信側プロセッサがターゲット・プロセッサと同一であるかどうかをチェックするためのチェック論理１３４を含んでよい。受信側プロセッサ１３０がターゲット・プロセッサでない場合、すなわち、受信された割り込みターゲットＩＤと受信側プロセッサ１３０の参照割り込みターゲットＩＤが一致しない場合、割り込み信号を処理するプロセッサを見つけるために、割り込み信号が論理パーティションにブロードキャストされる。
図６は、ＤＭＡ書き込み要求を使用してバス接続デバイス１１０を介してバス接続されたモジュール１２０の状態更新を実行するための例示的な方法のフローチャートである。ステップ３００で、バス接続されたモジュールが、その状態を更新することを決定し、例えば信号の完了を示すために、割り込みをトリガーしてよい。ステップ３１０で、バス接続されたモジュールが、バス接続されたモジュールの状態を更新するために、バス接続デバイスを介して、コンピュータ・システム上で実行されているホストに割り当てられたメモリのセクション（すなわち、ホスト・メモリ）へのダイレクト・メモリ・アクセス（ＤＭＡ）書き込みを開始する。ＤＭＡは、システム・プロセッサに関与させる必要なしに、コンピュータ・システムのペリフェラル・コンポーネントがＩ／Ｏデータをメイン・メモリとの間で直接転送できるようにする、ハードウェア・メカニズムである。ＤＭＡを実行するために、バス接続されたモジュールは、ＤＭＡ書き込み要求を、例えばＭＳＩ－Ｘメッセージの形態でバス接続デバイスに送信する。ＰＣＩｅの場合、バス接続されたモジュールは、例えばＰＣＩｅアダプタで提供されるＰＣＩｅ機能のことを指してよい。ステップ３２０で、バス接続されたモジュールが、バス接続されたモジュールの状態更新を含むＤＭＡ書き込み要求を受信し、受信された更新を使用してメモリを更新する。この更新は、各バス接続されたモジュールのために確保されているホスト・メモリの領域内で実行される。
図７は、図６のコンピュータ・システム１００を使用して割り込み信号をゲスト・オペレーティング・システムに提供するための例示的な方法のフローチャートである。ステップ３３０で、バス接続デバイスが、バス接続されたモジュールによって送信された割り込み信号を、例えばＭＳＩ－Ｘ書き込みメッセージの形態で受信する。割り込み信号のこの送信は、ＰＣＩアーキテクチャの仕様に従って実行される。ＭＳＩ－Ｘ書き込みメッセージは、割り込みのターゲット・プロセッサを識別する割り込みターゲットＩＤを含む。割り込みターゲットＩＤは、例えば、マルチプロセッサ・コンピュータ・システムのプロセッサを識別するためにゲスト・オペレーティング・システムによって使用される仮想プロセッサＩＤであってよい。実施形態によれば、割り込みターゲットＩＤは、プロセッサを識別できるようにするためにゲスト・オペレーティング・システムおよびバス接続されたモジュールによって合意された任意のその他のＩＤであってよい。そのような別のＩＤは、例えば、仮想プロセッサＩＤのマッピングの結果であってよい。加えて、ＭＳＩ－Ｘ書き込みメッセージは、割り込み要求元ＩＤ（ＲＩＤ）（すなわち、割り込み要求を発行しているＰＣＩｅ機能のＩＤ）、ベクトル内のベクトル・エントリのオフセットを定義するベクトル・インデックス、ＭＳＩアドレス（例えば、６４ビット・アドレス）、およびＭＳＩデータ（例えば、３２ビット・データ）をさらに含んでよい。ＭＳＩアドレスおよびＭＳＩデータは、ＭＳＩメッセージの形態で、各書き込みメッセージが実際に割り込み要求であるということを示してよい。
ステップ３４０で、バス接続デバイスは、メモリに格納されたデバイス・テーブルのエントリのコピーをフェッチする。デバイス・テーブル・エントリ（ＤＴＥ）は、ターゲット・プロセッサに対する割り込み信号が受信されたことを示すために更新される１つまたは複数のベクトルまたはベクトル・エントリのアドレス・インジケータを提供する。ベクトル・エントリのアドレス・インジケータは、例えば、メモリ内のベクトルのアドレスおよびベクトル内のオフセットを含んでよい。さらに、ＤＴＥは、バス接続デバイスによって、割り込み信号と共に提供された割り込みターゲットＩＤを使用して、ターゲット・プロセッサが直接アドレス指定されるかどうかを示す、直接信号伝達インジケータを提供してよい。さらに、ＤＴＥは、論理パーティションＩＤ（ゾーンＩＤとも呼ばれる）および割り込みサブクラスＩＤを提供してよい。デバイス・テーブル・エントリの各コピーは、キャッシュまたはメモリからフェッチされる。
ステップ３４２で、バス接続デバイスは、割り込み信号と共に受信された割り込みターゲットＩＤ、およびＩＲＴのメモリを示すＤＴＥによって提供されたアドレス・インジケータを使用して、メモリからＩＲＴＥのコピーをフェッチする。ステップ３５０で、バス接続デバイスは、ＤＴＥ内で指定されたベクトル（例えば、ゲストＤＩＢＶまたはゲストＡＩＢＶ）を更新する。
ステップ３６０で、バス接続デバイスは、割り込み信号と共に提供された直接信号伝達インジケータをチェックする。直接信号伝達インジケータが直接信号伝達を示していない場合、バス接続デバイスは、ステップ３７０で、割り込み信号をゲスト・オペレーティング・システムによって使用されるプロセッサに提供するために、ゾーン識別子および割り込みサブクラス識別子を使用して、ブロードキャストによって割り込み信号を転送する。直接信号伝達インジケータが直接信号伝達を示している場合、ステップ３６２で、バス接続デバイスは、ＩＲＴＥのコピーに含まれている実行中インジケータが、割り込みターゲットＩＤによって識別されたターゲット・プロセッサが実行中であることを示しているかどうかを、さらにチェックする。
ターゲット・プロセッサが実行中でない場合、ステップ３６４で、バス接続デバイスは、例えば割り込みを処理するのに適したプロセッサを識別するために論理パーティションＩＤまたは割り込みサブクラスＩＤあるいはその両方を使用して、ブロードキャスト割り込みをフォールバックとして送信する。論理パーティションＩＤまたは割り込みサブクラスＩＤあるいはその両方に一致する適切なプロセッサが見つからない場合、ハイパーバイザ（すなわち、ハイパーバイザで使用するために割り当てられたプロセッサ）は、ゲスト・オペレーティング・システムに割り当てられたプロセッサの代わりに割り込み要求を受信してよい。ゲスト・オペレーティング・システムに割り当てられた１つまたは複数のプロセッサがスケジューリングされた場合、ハイパーバイザは、割り込み要求を再びブロードキャストすることを決定してよい。ハイパーバイザは、オペレーティング・システムに割り当てられたプロセッサのエントリに対して、直接割り込み保留中インジケータ（例えば、ｄＰＩＡビット）が、入ってくるプロセッサに提示されるかをチェックしてよい。実施形態によれば、ハイパーバイザは、例えば選択的にターゲット・プロセッサを再スケジューリング（すなわち、起動）してよい。
ターゲット・プロセッサが実行中である場合、ステップ３８０で、バス接続デバイスが、割り込み信号と共に提供された割り込みターゲットＩＤを、ゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサの論理プロセッサＩＤに変換する。この変換のために、バス接続デバイスは、バス接続デバイスに含まれているマッピング・テーブルを使用してよい。バス接続デバイスは、マッピング・テーブルまたはゾーン（すなわち、論理パーティション）ごとのサブテーブルを含んでよい。ステップ３９０で、バス接続デバイスが、論理プロセッサＩＤを使用して各プロセッサを直接アドレス指定し（すなわち、直接メッセージを送信し）、割り込み信号をターゲット・プロセッサに転送する。直接メッセージは、ゾーンＩＤまたは割り込みサブクラスＩＤあるいはその両方をさらに含んでよい。受信側プロセッサは、割り込みターゲットＩＤチェック論理を備える。このチェック論理は、割り込みターゲットＩＤが論理パーティションごとにのみ一意である場合、論理パーティションＩＤをさらに考慮してよい。
ステップ３９２で、このチェック論理は、受信された割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方が、受信側プロセッサに現在割り当てられている、チェック論理にとってアクセス可能な割り込みターゲットＩＤまたは論理パーティションあるいはその両方に一致するかどうかをチェックする。一致しない場合、受信側ファームウェアが、ステップ３９３で、ブロードキャストを開始し、論理パーティションＩＤまたは割り込みサブクラスＩＤあるいはその両方を使用して、割り込みを処理するための有効なターゲット・プロセッサを識別し、受信された割り込み要求を残りのプロセッサにブロードキャストする。肯定的な一致の場合、ステップ３９４で、ターゲット・プロセッサの受信側ファームウェア（例えば、ミリコード）が、ゲスト・オペレーティング・システムに提示するための直接アドレス指定された割り込みを受け取る。それに応じて、ファームウェアは、その活動（例えば、プログラムの実行）を中断し、ゲスト・オペレーティング・システムの割り込みハンドラの実行に切り替えてよい。この割り込みは、直接信号伝達の指示と共にゲスト・オペレーティング・システムに提示される。
ステップ３６４で、実行中インジケータが無効化されている（すなわち、ターゲット・プロセッサがスケジューリングされていない）場合、バス接続デバイスが、論理パーティションＩＤまたは割り込みサブクラスＩＤあるいはその両方を使用して、割り込み信号のブロードキャストを開始する。論理パーティションＩＤを使用するブロードキャストは、ハイパーバイザ／第１のレベルのゲスト・オペレーティング・システムによって処理される。
そのようなブロードキャストは、受信された割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方と、受信側プロセッサに現在割り当てられている割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方とが一致しないときに、ステップ３９３で受信側プロセッサによって開始されてもよい。現在割り当てられている割り込みターゲットＩＤまたは論理パーティションＩＤあるいはその両方は、チェックのための参照値として、チェック論理によってアクセス可能である。
ステップ３９５で、ブロードキャスト割り込み要求の受信時に、ハイパーバイザ／第１のレベルのゲスト・オペレーティング・システムを実行しているプロセッサが、転送ベクトルをスキャンする。転送ベクトルは、第１のレベルのゲスト・オペレーティング・システムに割り当てられたメモリ・セクション内で提供される。このスキャンは、各プロセッサのファームウェア（例えば、ミリコード）によって実行される。転送ベクトルの各エントリ（例えば、ビット）は、第１のレベルのゲスト・オペレーティング・システムの割り当てられたメモリ・セクション内で提供されるゲスト割り込みテーブル（ＧＡＩＴ）内のエントリに対応する。ＧＡＩＴの対応するエントリは、例えば、直接アドレス指定を使用するか、またはブロードキャストを使用する、ターゲット・プロセッサへの割り込み信号の転送を指定してよい。
ステップ３９６で、転送ベクトルの有効化されたエントリに対応するＧＡＩＴエントリが読み取られる。ＧＡＩＴエントリは、第２のレベルのゲスト・オペレーティング・システムの有向割り込み要約ベクトルのエントリを指定する。ＧＡＩＴエントリは、例えば、第２のレベルのゲスト・オペレーティング・システムに割り当てられたメモリ・セクション内の有向割り込み要約ベクトルのアドレスを示すアドレス・インジケータを提供する。このインジケータは、例えば、有向割り込み要約ベクトルのメモリ・アドレスおよび有向割り込み要約ベクトル内のオフセットを含んでよい。このオフセットは、有向割り込み要約ベクトルの特定のエントリを指定してよい。
ステップ３９７で、ファームウェアが、ＧＡＩＴ内で指定された第２のレベルのゲスト・オペレーティング・システムの有向割り込み要約ベクトルのエントリを有効化する。例えば、ゲストＤＩＳＢのビットが設定される。第２のレベルのゲスト・オペレーティング・システムの有向割り込み要約ベクトルの各エントリは、割り込み信号のアドレス指定先である第２のレベルのゲスト・オペレーティング・システムによって使用されるプロセッサの割り込みターゲットＩＤを参照する。
ステップ３９８で、ファームウェアが、各第２のレベルのゲスト・オペレーティング・システムのゲスト割り込み状態領域（ＧＩＳＡ）内のエントリを有効化し（例えば、ＧＩＳＡ内のビットを設定し）、第２のレベルのオペレーティング・システムの浮動割り込み要求を保留中にする。ＧＩＳＡが、第２のレベルのゲスト・オペレーティング・システムに割り当てられ、第１のレベルのゲスト・オペレーティング・システムの割り当てられたメモリ・セクションに格納される。複数の第２のレベルのゲスト・オペレーティング・システムの場合、第２のレベルのゲスト・オペレーティング・システムごとにＧＩＳＡが提供される。ＧＩＳＡをアドレス指定するために、ＧＩＳＡのメモリ・アドレスまたはゲスト割り込みサブクラスＩＤ（ＧＩＳＣ）あるいはその両方が使用される。ＧＩＳＡのメモリ・アドレスおよびＧＩＳＣは、ステップ３９６で読み取られたＧＡＩＴＥエントリによって提供される。
ステップ３９９で、第２のレベルのゲスト・オペレーティング・システムがＣＰＵのうちの１つにディスパッチされた場合、第２のレベルのオペレーティング・システムの保留中の割り込みを処理するために、ファームウェアがプログラムの実行を中断し、実行を第２のレベルのゲスト・オペレーティング・システムの割り込みハンドラに切り替える。
図８は、図５のコンピュータ・システム１００の実施形態をさらに示しており、図８のコンピュータ・システム１００と図５のコンピュータ・システム１００の間の違いは、ＩＲＴが、メモリの内部セクション１４５ではなく、ホスト（すなわち、第１のレベルのゲスト・オペレーティング・システム）に割り当てられたメモリ・セクション１４３に格納されることのみである。これは、内部セクション１４５が、制限されたサイズを含むことがあり、多数のプロセッサに起因してＩＲＴのサイズが過度に増えた場合に問題を引き起こすため、有利であることがある。
図９は、図８のコンピュータ・システム１００を使用して割り込み信号をゲスト・オペレーティング・システムに提供するための例示的な方法のフローチャートである。この方法は、図７の方法の拡張である。第１のレベルのゲスト・オペレーティング・システムによってＩＲＴＥが改ざんされていないことを保証するために、追加のチェックが実施される。ステップ３４２で、受信された割り込みターゲットＩＤを使用して、第１のレベルのゲスト・オペレーティング・システムに割り当てられたメモリ・セクションからＩＲＴＥのコピーが読み取られる。バス接続デバイスは、ＩＲＴＥのフェッチされたコピーから、受信された割り込みターゲットＩＤに割り当てられた論理プロセッサＩＤ、論理パーティションＩＤ、およびＧＩＳＡアドレス・インジケータを読み取る。ステップ３４４で、第１のレベルのゲスト・オペレーティング・システムがＩＲＴＥ内の論理パーティションＩＤおよびＧＩＳＡアドレス・インジケータのどちらも変更しなかったことを保証するために、ＰＢＵが、デバイス・テーブル・エントリのコピーに含まれている論理パーティションＩＤおよびＧＩＳＡアドレス・インジケータを、ＩＲＴＥのコピーによって提供された論理パーティションＩＤおよびＧＩＳＡアドレス・インジケータと比較する。このようにして、ＩＲＴＥによって提供されたデータの正しさをチェックするために、デバイス・テーブル・エントリによって冗長に提供されたデータが参照データとして使用される。一致しない場合、ステップ３４６で、ＩＲＴＥに誤りがあるということが決定される。ＩＲＴＥのコピーによって提供された論理パーティションＩＤおよびＧＩＳＡアドレス・インジケータが正しい場合、ＩＲＴＥに含まれているすべてのデータが正しいということが仮定され、方法がステップ３５０を続行する。
図１０は、ゲストＤＩＳＢ１６０および複数のゲストＤＩＢＶ１６２の概略構造を示している。ゲストＤＩＳＢ１６０は、割り込みターゲットＩＤごとにエントリ１６１（例えば、ビット）を含むメモリの連続的セクション（例えば、キャッシュ・ライン）の形態で提供される。各エントリは、割り込みターゲットＩＤによって識別された各プロセッサによって処理される割り込み要求（ＩＲＱ）が存在するかどうかを示す。割り込みターゲットＩＤ（すなわち、ゲストＤＩＳＢ１６０のエントリ）ごとに、ゲストＤＩＢＶ１６２が提供される。各ゲストＤＩＢＶ１６２は、特定の割り込みターゲットＩＤに割り当てられ、バス接続されたモジュールＭＮ ＡおよびＭＮ Ｂごとに１つまたは複数のエントリ１６３を含む。ゲストＤＩＢＶ１６２はそれぞれ、同じ割り込みターゲットＩＤに割り当てられたエントリ１６３を含むメモリの連続的セクション（例えば、キャッシュ・ライン）の形態で提供される。異なるバス接続されたモジュールのエントリは、バス接続されたモジュールごとに異なるオフセットゲストＤＩＢＶＯを使用する順序であってよい。
図１１は、ゲストＡＩＳＢ１７０および複数のゲストＡＩＢＶ１７２の概略構造を示している。ゲストＡＩＳＢ１７０は、バス接続されたモジュールＭＮ Ａ～ＭＮ Ｄごとにエントリ１７１（例えば、ビット）を含むメモリの連続的セクション（例えば、キャッシュ・ライン）の形態で提供される。各エントリは、各バス接続されたモジュールから処理される割り込み要求（ＩＲＱ）が存在するかどうかを示す。バス接続されたモジュール（すなわち、ＡＩＳＢ１７０のエントリ）ごとに、ゲストＡＩＢＶ１７２が提供される。各ゲストＡＩＢＶ１７２は、特定のバス接続されたモジュールに割り当てられ、割り込みターゲットＩＤごとに１つまたは複数のエントリ１７３を含む。ゲストＡＩＢＶ１７２はそれぞれ、同じバス接続されたモジュールに割り当てられたエントリ１７３を含むメモリの連続的セクション（例えば、キャッシュ・ライン）の形態で提供される。異なるターゲット・プロセッサＩＤに関するエントリは、バス接続されたモジュールごとに異なるオフセットゲストＡＩＢＶＯを使用する順序であってよい。
図１２Ａは、例示的なゲストＤＩＢＶ１６２を示している。ゲストＤＩＢＶ１６２のエントリのメモリ・アドレスは、割り込みターゲットＩＤ（例えば、ｖＣＰＵ）に割り当てられたＩＲＴＥによって提供されたＤＩＢＶのアドレスＤＩＢＶ＠、ＤＴＥによって提供されたオフセットＤＩＢＶＯ、および割り込み信号と共に提供されたＤＩＢＶのインデックスＤＩＢＶ－Ｉｄｘの組合せである。このようにして、各ゲストＤＩＢＶ１６２が割り込みターゲットＩＤに割り当てられ、一方、これらのエントリがバス接続されたモジュールに割り当てられる。
図１２Ｂは、例示的なゲストＡＩＢＶ１７２を示している。ゲストＡＩＢＶ１７２のエントリのメモリ・アドレスは、バス接続されたモジュールに割り当てられたＤＴＥによって提供されたＡＩＢＶのアドレスＡＩＢＶ＠、ＤＴＥによって提供されたオフセットＡＩＢＶＯ、および割り込み信号と共に提供されたＡＩＢＶのインデックスＡＩＢＶ－Ｉｄｘ（例えば、ＭＳＩインデックス）の組合せである。このようにして、各ゲストＡＩＢＶ１７２がバス接続されたモジュールに割り当てられ、一方、これらのエントリが割り込みターゲットＩＤに割り当てられる。
図１３Ａは、例示的なゲストＤＩＳＢ１６０を示している。ゲストＤＩＳＢ１６０のエントリのメモリ・アドレスは、ホストＤＩＳＢのアドレスＨｏｓｔ＿ＤＩＳＢ＠およびホストＤＩＳＢのオフセットＨｏｓｔ＿ＤＩＳＢＯによって提供され、これらは両方とも、割り込みターゲットＩＤ（例えば、ｖＣＰＵ）に割り当てられたＩＲＴＥによって提供され、ホスト・メモリ内の転送ＤＩＳＢ配列のメモリ・アドレスを識別する。転送ＤＩＳＢ配列の各エントリは、ゲストＤＩＳＢ１６０のアドレスＧｓｔ＿ＤＩＳＢ＠およびオフセットＧｓｔ＿ＤＩＳＢＯを識別するＧＡＩＴエントリを識別する。各エントリは、割り込みターゲットＩＤに割り当てられる。
図１３Ｂは、例示的なゲストＡＩＳＢ１７０を示している。ゲストＡＩＳＢ１７０のエントリのメモリ・アドレスは、ホストＤＩＳＢのアドレスＨｏｓｔ＿ＤＩＳＢ＠およびホストＤＩＳＢのオフセットＨｏｓｔ＿ＤＩＳＢＯによって提供され、これらは両方とも、バス接続されたモジュールに割り当てられたＤＴＥによって提供され、ホスト・メモリ内の転送ＤＩＳＢ配列のメモリ・アドレスを識別する。転送ＤＩＳＢ配列の各エントリは、ゲストＡＩＳＢ１７０のアドレスＧｓｔ＿ＡＩＳＢ＠およびオフセットＧｓｔ＿ＡＩＳＢＯを識別するＧＡＩＴエントリを識別する。各エントリは、バス接続されたモジュールに割り当てられる。
図１４は、論理パーティションＩＤ（ゾーン）、割り込みサブクラスＩＳＣ、Ｈｏｓｔ＿ＤＩＳＢ、Ｈｏｓｔ＿ＤＩＳＢＯ、ＡＩＢＶ＠、ＡＩＢＶＯ、および各バス接続されたモジュールのために確保されているＤＩＢＶ内のビットの最大数を定義する割り込みの数（ＮＯＩ：number of interrupts）を含む例示的なＤＴＥ１４６を示している。さらに、例示的なＩＲＴＥ１５２が示されている。ＩＲＴＥ１５２は、論理パーティションＩＤ（ゾーン）、Ｈｏｓｔ＿ＤＩＳＢ、Ｈｏｓｔ＿ＤＩＳＢＯ、ＤＩＢＶ＠、およびゲスト割り込み状態領域（ＧＩＳＡ）のアドレスＧＩＳＡ＠を含んでよい。ＧＩＳＡ１７４は、第２のレベルのゲスト・オペレーティング・システムの割り込みを保留中にするＩＰＭ、およびＩＡＭを含んでよい。第２のレベルのゲスト・オペレーティング・システムのｖＣＰＵがディスパッチされない場合、ＩＡＭビットが設定されて、ＧＩＳＡを警告リストに追加し、第１のレベルのゲスト・オペレーティング・システムの割り込みを生成する。第２のレベルのゲスト・オペレーティング・システムのｖＣＰＵがディスパッチされる場合、このｖＣＰＵは、キャッシュラインモニタ（ＣＬＭ：Cache-Line-Monitor）によって検出された第２のレベルのゲスト・オペレーティング・システムの割り込みを直接取得する。最後に、例示的なＧＡＩＴエントリＧＡＩＴＥ１７３は、Ｇｓｔ＿ＤＩＳＢ＠、Ｇｓｔ＿ＤＩＳＢＯ、ＧＩＳＣ、およびＧＩＳＡ＠を含んでよい。ＧＡＩＴが、ゲストＤＩＳＢエントリの代わりにゲストＡＩＳＢエントリを識別する場合、ＧＡＩＴは、Ｇｓｔ＿ＡＩＳＢ＠およびＧｓｔ＿ＡＩＳＢＯを含んでよい。
図１５は、エントリ１６５を含む転送ＤＩＳＢベクトル１６４を含む転送ＤＩＳＢ配列を示している。各エントリ１６５は、ＧＡＩＴ１６６のＧＡＩＴＥ１６７に割り当てられている。
ゲスト・オペレーティング・システムは、例えば、ページング可能ストレージ・モード・ゲストを使用して実装される。ページング可能ゲスト（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）におけるページング可能ゲスト）は、解釈のレベル２で、解釈実行開始（ＳＩＥ：Start Interpretive Execution）命令によって解釈的に実行される。例えば、論理パーティション（ＬＰＡＲ）ハイパーバイザは、ＳＩＥ命令を実行して、固定された物理メモリ内で論理パーティションを開始する。その論理パーティション内のオペレーティング・システム（例えば、ｚ／ＶＭ（Ｒ））は、ＳＩＥ命令を発行し、仮想ストレージ内でゲスト（仮想）マシンを実行してよい。したがって、ＬＰＡＲハイパーバイザはレベル１のＳＩＥを使用してよく、ｚ／ＶＭ（Ｒ）ハイパーバイザはレベル２のＳＩＥを使用してよい。
実施形態によれば、コンピュータ・システムは、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎによって提供されるＳｙｓｔｅｍ ｚ（Ｒ）サーバである。Ｓｙｓｔｅｍ ｚ（Ｒ）は、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎによって提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）に基づく。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）に関する詳細は、ＩＢＭ（Ｒ）の公開文献“z/Architecture Principles of Operation,”IBM(R) Publication No. SA22-7832-11, August 25, 2017に記載されており、この文献は本明細書において参照によってその全体が本明細書に組み込まれている。ＩＢＭ（Ｒ）、Ｓｙｓｔｅｍ ｚ（Ｒ）、およびｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）は、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ（ニューヨーク州アーモンク市）の登録商標である。本明細書において使用されるその他の名称は、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎまたはその他の会社の登録商標、商標、または製品名であることがある。
実施形態によれば、その他のアーキテクチャのコンピュータ・システムが、本発明の１つまたは複数の態様を実装して使用してよい。例としては、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎによって提供されるＰｏｗｅｒ Ｓｙｓｔｅｍｓサーバまたはその他のサーバ、あるいはその他の企業のサーバなどの、Ｓｙｓｔｅｍ ｚ（Ｒ）サーバ以外のサーバが、本発明の１つまたは複数の態様を実装するか、使用するか、またはそれらの態様から恩恵を受けるか、あるいはその組合せであってよい。さらに、本明細書における例では、バス接続されたモジュールおよびバス接続デバイスがサーバの一部と見なされているが、他の実施形態では、バス接続されたモジュールおよびバス接続デバイスは、必ずしもサーバの一部と見なされる必要はなく、コンピュータ・システムのシステム・メモリまたはその他のコンポーネントあるいはその両方に単に結合されていると見なされる。コンピュータ・システムはサーバである必要はない。さらに、バス接続されたモジュールはＰＣＩｅであってよいが、本発明の１つまたは複数の態様は、他のバス接続されたモジュールと共に使用可能である。ＰＣＩｅアダプタおよびＰＣＩｅ機能は、単なる例である。さらに、本発明の１つまたは複数の態様は、ＰＣＩ ＭＳＩおよびＰＣＩ ＭＳＩ－Ｘ以外の割り込み方式に適用可能であってよい。さらに、ビットが設定される例が説明されたが、他の実施形態では、バイトまたはその他の種類のインジケータが設定される。さらに、ＤＴＥおよびその他の構造が、さらに多い情報、さらに少ない情報、または異なる情報を含んでよい。
さらに、その他の種類のコンピュータ・システムが、本発明の１つまたは複数の態様から恩恵を受けることができる。一例として、プログラム・コードの格納または実行あるいはその両方を行うのに適した、システム・バスを介して直接的または間接的にメモリ素子に結合された少なくとも２つのプロセッサを含む、データ処理システムを使用できる。これらのメモリ素子は、例えば、プログラム・コードの実際の実行時に使用されるローカル・メモリ、バルク・ストレージ、および実行時にバルク・ストレージからコードが取得されなければならない回数を減らすために少なくとも一部のプログラム・コードを一時的に格納するキャッシュ・メモリを含む。
キーボード、ディスプレイ、ポインティング・デバイス、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、サム・ドライブ、およびその他の記憶媒体などを含むが、これらに限定されない、入出力デバイスまたはＩ／Ｏデバイスが、直接的に、または介在するＩ／Ｏコントローラを通じて、システムに結合される。ネットワーク・アダプタがシステムに結合され、介在するプライベート・ネットワークまたはパブリック・ネットワークを通じて、データ処理システムを、他のデータ処理システムまたはリモート・プリンタまたはストレージ・デバイスに結合できるようにしてもよい。モデム、ケーブル・モデム、およびイーサネット（Ｒ）・カードは、使用可能なネットワーク・アダプタのうちの、ごくわずかの種類にすぎない。
図１６を参照すると、本発明の１つまたは複数の態様を実装するためのホスト・コンピュータ・システム４００の代表的コンポーネントが示されている。代表的ホスト・コンピュータ４００は、コンピュータ・メモリ４０２と通信する１つまたは複数のプロセッサ（例えば、ＣＰＵ４０１）と、ストレージ媒体デバイス４１１および他のコンピュータまたはＳＡＮなどと通信するためのネットワーク４１０へのＩ／Ｏインターフェイスとを備える。ＣＰＵ４０１は、設計済み命令セットおよび設計済み機能を含むアーキテクチャに準拠している。ＣＰＵ４０１は、プログラム・アドレス、仮想アドレスをメモリの実アドレスに変換するための動的アドレス変換（ＤＡＴ：dynamic address translation）４０３を含んでよい。ＤＡＴは、後のコンピュータ・メモリ４０２のブロックへのアクセスがアドレス変換の遅延を必要としないように、変換をキャッシュするために、変換索引バッファ（ＴＬＢ：translation lookaside buffer）４０７を備えてよい。キャッシュ４０９は、コンピュータ・メモリ４０２とＣＰＵ４０１の間で採用される。キャッシュ４０９は、２つ以上のＣＰＵに使用できる大きい高レベルのキャッシュ、および高レベルのキャッシュと各ＣＰＵの間の小さい高速の下位レベルのキャッシュを提供して、階層的に構造化される。一部の実装では、下位レベルのキャッシュは、命令のフェッチおよびデータ・アクセスのための個別の低レベル・キャッシュを提供するように、分割される。実施形態によれば、命令は、キャッシュ４０９を介して命令フェッチ・ユニット４０４によってメモリ４０２からフェッチされる。命令は、命令デコード・ユニット４０６においてエンコードされ、一部の実施形態では他の命令と共に、命令実行ユニット４０８にディスパッチされる。複数の実行ユニット４０８（例えば、演算実行ユニット、浮動小数点実行ユニット、および分岐命令実行ユニット）が採用される。命令は、実行ユニットによって実行され、必要に応じて、命令によって規定されたレジスタまたはメモリからオペランドにアクセスする。オペランドがメモリ４０２からアクセスされる（例えば、読み込まれるか、または格納される）場合、読み込み／格納ユニット４０５は、実行されている命令の制御下でアクセスを処理してよい。命令は、ハードウェア回路で実行されるか、または内部マイクロコード（すなわち、ファームウェア）で実行されるか、あるいはその両方の組合せによって実行される。
コンピュータ・システムは、アドレス指定、保護、ならびに参照および変更の記録に加えて、情報をローカル・ストレージまたは主記憶装置に含んでよい。アドレス指定の一部の態様は、アドレスの形式、アドレス空間の概念、さまざまなタイプのアドレス、およびあるタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主記憶装置の一部は、永続的に割り当てられたストレージ位置を含む。主記憶装置は、直接アドレス指定可能な高速アクセス・ストレージのデータをシステムに提供する。データとプログラムの両方が、例えば入力デバイスから、処理される前に主記憶装置に読み込まれる。
主記憶装置は、１つまたは複数のより小さい高速アクセス・バッファ・ストレージ（しばしば、キャッシュと呼ばれる）を含んでよい。キャッシュは、ＣＰＵまたはＩ／Ｏプロセッサに物理的に関連付けられてよい。個別のストレージ媒体の物理的構造および使用の、性能に関する以外の影響は、通常、実行されるプログラムによって観察できなくてよい。
命令のため、およびデータ・オペランドのための別々のキャッシュが維持される。キャッシュ内の情報は、キャッシュ・ブロックまたはキャッシュ・ラインと呼ばれる整数境界上の連続するバイト内で維持される。モデルは、キャッシュ・ラインのサイズをバイト単位で返すＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供してよい。モデルは、データ・キャッシュまたは命令キャッシュへのストレージのプリフェッチまたはキャッシュからのデータの解放を実行するＰＲＥＦＥＴＣＨ ＤＡＴＡ命令およびＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供してもよい。
ストレージは、長い水平なビット列と見なされる。ほとんどの動作の場合、ストレージへのアクセスは左から右の順に進んでよい。ビット列は、８ビットの単位にさらに分割される。８ビットの単位はバイトと呼ばれ、すべての情報形式の基本的な構成要素である。ストレージ内の各バイト位置は、そのバイト位置のアドレス（バイト・アドレスとも呼ばれる）である、一意の非負整数によって識別される。隣接するバイト位置は、左端の０から開始して、左から右の順に進む、連続するアドレスを有してよい。アドレスは、符号なし２進整数であり、例えば２４ビット、３１ビット、または６４ビットであってよい。
情報は、メモリとＣＰＵの間で、一度に１バイトまたはバイトのグループとして送信される。特に規定されない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、メモリ内のバイトのグループは、グループの左端のバイトによってアドレス指定される。グループ内のバイトの数は、暗示されるか、または実行される動作によって明示的に規定される。ＣＰＵの動作で使用される場合、バイトのグループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、バイトの各グループ内のビットには、左から右の順に番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、左端のビットはしばしば「上位」ビットと呼ばれ、右端のビットは「下位」ビットと呼ばれる。ただし、ビット番号はストレージ・アドレスではない。バイトのみがアドレス指定可能であってよい。ストレージ内のバイトの個別のビットを操作するために、バイト全体がアクセスされる。バイト内のビットには、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、左から右に、０～７の番号が付けられてよい。アドレス内のビットは、２４ビット・アドレスの場合、８～３１または４０～６３の番号が付けられてよく、３１ビット・アドレスの場合、１～３１または３３～６３の番号が付けられてよい。６４ビット・アドレスの場合、アドレス内のビットには、０～６３の番号が付けられる。複数バイトの任意のその他の固定長形式内で、形式を構成するビットには、０から始まる番号が連続的に付けられてよい。エラー検出の目的で、好ましくは修正のために、１つまたは複数のチェック・ビットが、各バイトまたはバイトのグループと共に送信される。そのようなチェック・ビットは、マシンによって自動的に生成され、プログラムによって直接制御することはできない。ストレージ容量は、バイト数で表される。ストレージ・オペランド・フィールドの長さが命令のオペコードによって暗示される場合、フィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、または１６バイトであってよい。一部の命令では、さらに大きいフィールドが暗示される。ストレージ・オペランド・フィールドの長さが暗示されず、明示的に規定される場合、フィールドは可変長を有すると言われる。可変長オペランドの長さは、１バイト、または一部の命令では、２バイトの倍数またはその他の倍数のインクリメントによって変化してよい。情報がストレージに配置された場合、ストレージへの物理的パスの幅が、格納されるフィールドの長さよりも大きい場合でも、指定されたフィールドに含まれているバイト位置のみの内容が置換される。
情報の特定の単位は、ストレージ内の整数境界上に存在する。ストレージ・アドレスがバイト単位の長さの倍数である場合、情報の単位の境界は整数と呼ばれる。整数境界上の２バイト、４バイト、８バイト、および１６バイトのフィールドには、特殊な名前が与えられる。ハーフワードは、２バイト境界上の２つの連続するバイトのグループであり、命令の基本的な構成要素である。ワードは、４バイト境界上の４つの連続するバイトのグループである。ダブルワードは、８バイト境界上の８つの連続するバイトのグループである。クワッドワードは、１６バイト境界上の１６個の連続するバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、およびクワッドワードを指定する場合、アドレスの２進表現はそれぞれ、１つ、２つ、３つ、または４つの右端のゼロ・ビットを含む。命令は、２バイト整数境界上にある。ほとんどの命令のストレージ・オペランドには、境界合わせ要件がない。
命令およびデータ・オペランドのために別々のキャッシュを実装するデバイスでは、プログラムがあるキャッシュ・ラインに格納し、その後、そのキャッシュ・ラインから命令がフェッチされる場合、格納が後でフェッチされる命令を変更するかどうかに関わらず、大幅な遅延が発生することがある。
１つの実施形態では、本発明はソフトウェア（しばしば、ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれ、これらのいずれかが本発明と一致する）によって実践される。図１６を参照すると、本発明を具現化するソフトウェア・プログラム・コードは、ＣＤ－ＲＯＭドライブ、テープ・ドライブ、またはハード・ドライブなどの長期ストレージ媒体デバイス４１１からアクセスされる。ソフトウェア・プログラム・コードは、データ処理システムで使用するために、フロッピー（Ｒ）・ディスク、ハード・ドライブ、またはＣＤ－ＲＯＭなどの、さまざまな既知の媒体のいずれかで具現化される。コードは、そのような媒体で配布されてよく、またはネットワーク４１０を経由してあるコンピュータ・システムのコンピュータ・メモリ４０２またはストレージから他のコンピュータ・システムへ、そのような他のシステムのユーザによって使用されるために、ユーザに配布される。
ソフトウェア・プログラム・コードは、さまざまなコンピュータ・コンポーネントおよび１つまたは複数のアプリケーション・プログラムの機能および相互作用を制御するオペレーティング・システムを含んでよい。プログラム・コードは、ストレージ媒体デバイス４１１から相対的に高速なコンピュータ・ストレージ４０２にページングされてよく、コンピュータ・ストレージ４０２において、プロセッサ４０１によって処理するために使用可能になる。ソフトウェア・プログラム・コードを、メモリ内、物理的媒体上で具現化するため、またはネットワークを介してソフトウェア・コードを配布するため、あるいはその両方を行うための周知の手法および方法が使用される。プログラム・コードは、作成されて、電子的メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ：Compact Discs）、ＤＶＤ、磁気テープを含むが、これらに限定されない有形の媒体に格納された場合、「コンピュータ・プログラム製品」と呼ばれることがある。コンピュータ・プログラム製品の媒体は、処理回路によって実行するために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能であってよい。
図１７は、本発明の実施形態が実装される代表的なワークステーションまたはサーバ・ハードウェア・システムを示している。図１７のシステム４２０は、オプションの周辺機器を含むパーソナル・コンピュータ、ワークステーション、またはサーバなどの、代表的なベース・コンピュータ・システム４２１を含む。ベース・コンピュータ・システム４２１は、１つまたは複数のプロセッサ４２６と、既知の手法に従ってプロセッサ４２６とシステム４２１の他のコンポーネントの間の通信を接続して有効にするために採用されたバスとを含む。バスは、プロセッサ４２６を、メモリ４２５と、例えばハード・ドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、およびフラッシュ・メモリのいずれかを含む）またはテープ・ドライブを含んでよい長期ストレージ４２７とに接続する。システム４２１は、ユーザ・インターフェイス・アダプタを含んでもよく、このユーザ・インターフェイス・アダプタは、バスを介してマイクロプロセッサ４２６を、キーボード４２４、マウス４２３、プリンタ／スキャナ４３０、または任意のユーザ・インターフェイス・デバイスであってよいその他のインターフェイス・デバイス（タッチ・センサ式画面、デジタイズ入力パッドなど）、あるいはその組合せなどの、１つまたは複数のインターフェイス・デバイスに接続する。また、バスは、ＬＣＤ画面またはモニタなどのディスプレイ・デバイス４２２を、ディスプレイ・アダプタを介してマイクロプロセッサ４２６に接続する。
システム４２１は、ネットワーク４２９と通信（４２８）できるネットワーク・アダプタを経由して、他のコンピュータまたはコンピュータのネットワークと通信してよい。ネットワーク・アダプタの例は、通信チャネル、トークン・リング、イーサネット（Ｒ）、またはモデムである。あるいは、システム４２１は、セルラー・デジタル・パケット・データ（ＣＤＰＤ：cellular digital packet data）カードなどの無線インターフェイスを使用して通信してよい。システム４２１は、ローカル・エリア・ネットワーク（ＬＡＮ）または広域ネットワーク（ＷＡＮ）内のそのような他のコンピュータに関連付けられてよく、またはシステム４２１は、別のコンピュータなどを含むクライアント／サーバ配置内のクライアントであってよい。
図１８は、本発明の実施形態が実装されるデータ処理ネットワーク４４０を示している。データ処理ネットワーク４４０は、無線ネットワークおよび有線ネットワークなどの、複数の個別のネットワークを含んでよく、各ネットワークは、複数の個別のワークステーション４４１、４４２、４４３、４４４を含んでよい。さらに、当業者が理解するであろうように、１つまたは複数のＬＡＮが含まれてよく、ＬＡＮはホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含んでよい。
引き続き図１８を参照すると、ネットワークは、ゲートウェイ・コンピュータ（例えば、クライアント・サーバ４４６）またはアプリケーション・サーバ（例えば、データ・リポジトリにアクセスしてよく、ワークステーション４４５から直接アクセスされてもよいリモート・サーバ４４８）などの、メインフレーム・コンピュータまたはサーバを含んでもよい。ゲートウェイ・コンピュータ４４６は、個々のネットワークへの入り口として機能してよい。ゲートウェイは、あるネットワーク・プロトコルを別のネットワーク・プロトコルに接続する場合に必要になることがある。ゲートウェイ４４６は、好ましくは、通信リンクを用いて別のネットワーク（例えば、インターネット４４７のようなネットワーク）に結合される。ゲートウェイ４４６は、通信リンクを使用して、１つまたは複数のワークステーション４４１、４４２、４４３、４４４に直接結合されてもよい。ゲートウェイ・コンピュータは、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎから提供されているＩＢＭ ｅＳｅｒｖｅｒ（ＴＭ）Ｓｙｓｔｅｍ ｚ（Ｒ）サーバを使用して実装される。
図１７および１８を同時に参照すると、本発明を具現化できるソフトウェア・プログラミング・コードは、ＣＤ－ＲＯＭドライブまたはハード・ドライブなどの長期ストレージ媒体４２７から、システム４２０のプロセッサ４２６によってアクセスされる。ソフトウェア・プログラミング・コードは、データ処理システムで使用するために、フロッピー（Ｒ）・ディスク、ハード・ドライブ、またはＣＤ－ＲＯＭなどの、さまざまな既知の媒体のいずれかで具現化される。コードは、そのような媒体で配布されてよく、またはネットワークを経由してあるコンピュータ・システムのメモリまたはストレージから他のコンピュータ・システムへ、そのような他のシステムのユーザによって使用されるために、ユーザ４５０、４５１に配布される。
あるいは、プログラミング・コードは、メモリ４２５内で具現化され、プロセッサ・バスを使用してプロセッサ４２６によってアクセスされる。そのようなプログラミング・コードは、さまざまなコンピュータ・コンポーネントおよび１つまたは複数のアプリケーション・プログラム４３２の機能および相互作用を制御するオペレーティング・システムを含んでよい。プログラム・コードは、ストレージ媒体４２７から高速メモリ４２５にページングされてよく、高速メモリ４２５において、プロセッサ４２６によって処理するために使用可能になる。ソフトウェア・プログラミング・コードを、メモリ内、物理的媒体上で具現化するため、またはネットワークを介してソフトウェア・コードを配布するため、あるいはその両方を行うための周知の手法および方法が使用される。
最も容易にプロセッサで使用できるキャッシュ（すなわち、プロセッサの他のキャッシュよりも高速で小さい可能性がある）は、最低レベルのキャッシュ（Ｌ１またはレベル１のキャッシュとも呼ばれる）であり、メイン・メモリは、最高レベルのキャッシュ（ｎ個（例えば、ｎ＝３）のレベルが存在する場合は、Ｌｎ（例えば、Ｌ３）とも呼ばれる）である。最低レベルのキャッシュは、実行される機械可読命令を保持する命令キャッシュ（Ｉキャッシュとも呼ばれる）およびデータ・オペランドを保持するデータ・キャッシュ（Ｄキャッシュとも呼ばれる）に分割される。
図１９を参照すると、プロセッサの実施形態例が、プロセッサ４２６に示されている。プロセッサの性能を改善するために、１つまたは複数のレベルのキャッシュ４５３が採用され、メモリ・ブロックをバッファしてよい。キャッシュ４５３は、使用される可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。例えば、キャッシュ・ラインは、６４バイト、１２８バイト、または２５６バイトのメモリ・データであってよい。命令をキャッシュするため、およびデータをキャッシュするために、別々のキャッシュが採用される。さまざまな適切なアルゴリズム（例えば、「スヌープ」アルゴリズム）によって、キャッシュ・コヒーレンス（すなわち、メモリおよびキャッシュ内のラインのコピーの同期）が提供される。プロセッサ・システムのメイン・メモリ・ストレージ４２５は、キャッシュと呼ばれることがある。４つのレベルのキャッシュ４５３を含むプロセッサ・システムでは、主記憶装置４２５は、高速に構成することができ、コンピュータ・システムで使用できる不揮発性ストレージの一部のみを保持するため、しばしばレベル５（Ｌ５）のキャッシュと呼ばれる。主記憶装置４２５は、オペレーティング・システムによって主記憶装置４２５内へページングされるデータおよび主記憶装置４２５から外へページングされるデータのページを「キャッシュ」する。
プログラム・カウンタ（命令カウンタ）４６１は、実行される現在の命令のアドレスを追跡する。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）プロセッサでは、プログラム・カウンタは６４ビットであり、以前のアドレス指定制限をサポートするために、３１ビットまたは２４ビットに切り詰められてよい。プログラム・カウンタは、コンテキスト切り替え時に持続するように、コンピュータのプログラム状態ワード（ＰＳＷ：program status word）内で具現化される。したがって、プログラム・カウンタ値を含む進行中のプログラムは、例えば、プログラム環境からオペレーティング・システム環境へのコンテキスト切り替えを引き起こすオペレーティング・システムによって、中断されることがある。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を維持し、オペレーティング・システムのＰＳＷ内のプログラム・カウンタは、オペレーティング・システムの実行中に使用される。プログラム・カウンタは、現在の命令のバイト数に等しい数だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing）命令は、固定長であることができ、一方、ＣＩＳＣ（Complex Instruction Set Computing）命令は、可変長であることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）の命令は、２バイト、４バイト、または６バイトの長さを有するＣＩＳＣ命令である。プログラム・カウンタ４６１は、例えば、コンテキスト切り替え動作、または分岐命令の分岐実行動作のいずれかによって変更される。コンテキスト切り替え動作では、現在のプログラム・カウンタ値は、実行されているプログラムに関する他の状態情報（条件コードなど）と共にプログラム状態ワードに保存され、実行される新しいプログラム・モジュールの命令を指す新しいプログラム・カウンタ値が読み込まれる。分岐実行動作は、分岐命令の結果をプログラム・カウンタ４６１に読み込むことによって、プログラムが決定を行うか、またはプログラム内でループできるようにするために実行される。
プロセッサ４２６の代わりに命令をフェッチするために、命令フェッチ・ユニット４５５が採用される。フェッチ・ユニットは、「次の順次命令」、分岐実行命令のターゲットの命令、またはコンテキスト切り替えの後のプログラムの最初の命令のいずれかをフェッチする。最新の命令フェッチ・ユニットは、プリフェッチ手法を採用し、プリフェッチされた命令が使用される可能性に基づいて、命令を投機的にプリフェッチすることができる。例えば、フェッチ・ユニットは、次の順次命令を含む命令の１６バイト、および以降の順次命令の追加バイトをフェッチしてよい。
その後、フェッチされた命令は、プロセッサ４２６によって実行される。実施形態によれば、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット４５６に渡される。ディスパッチ・ユニットは、命令をデコードし、デコードされた命令に関する情報を、適切なユニット４５７、４５８、４６０に転送する。実行ユニット４５７は、デコードされた算術命令に関する情報を命令フェッチ・ユニット４５５から受信してよく、命令のオペコードに従ってオペランドに対して算術演算を実行してよい。オペランドは、好ましくは、メモリ４２５、設計済みレジスタ４５９から、または実行されている命令の即時フィールドから、実行ユニット４５７に提供される。実行の結果は、格納される場合、メモリ４２５、レジスタ４５９に、または他のマシンのハードウェア（制御レジスタ、ＰＳＷレジスタなど）に格納される。
プロセッサ４２６は、命令の機能を実行するための１つまたは複数のユニット４５７、４５８、４６０を備えてよい。図２０Ａを参照すると、実行ユニット４５７は、インターフェイス論理４７１を経由して、設計済み汎用レジスタ４５９、デコード／ディスパッチ・ユニット４５６、読み込み格納ユニット４６０、およびその他のプロセッサ・ユニット４６５と通信してよい。実行ユニット４５７は、算術論理演算ユニット（ＡＬＵ：arithmetic logic unit）４６６が操作する情報を保持するために、複数のレジスタ回路４６７、４６８、４６９を採用してよい。ＡＬＵは、加算、減算、乗算、および除算などの算術演算と、ＡＮＤ、ＯＲ、排他的ＯＲ（ＸＯＲ）、ローテート、およびシフトなどの論理関数とを実行する。ＡＬＵは、設計に依存する特殊な演算をサポートできるのが好ましい。その他の回路は、例えば条件コードおよび回復支援論理を含むその他の設計済み機能４７２を提供してよい。ＡＬＵの演算の結果は出力レジスタ回路４７０に保持されてよく、出力レジスタ回路４７０は、この結果をさまざまな他の処理機能に転送するように構成される。プロセッサ・ユニットの多くの配置が存在し、本説明は、一実施形態の代表的な理解を可能することのみを目的としている。
例えばＡＤＤ命令は、算術論理演算機能を備えている実行ユニット４５７で実行されてよく、一方、例えば浮動小数点命令は、特殊な浮動小数点機能を備えている浮動小数点実行ユニットで実行される。好ましくは、実行ユニットは、オペコードによって定義された機能をオペランドに対して実行することによって、命令によって識別されたオペランドを操作する。例えば、ＡＤＤ命令は、実行ユニット４５７によって、命令のレジスタ・フィールドによって識別された２つのレジスタ４５９にあるオペランドに対して実行される。
実行ユニット４５７は、２つのオペランドに対して算術加算を実行し、その結果を第３のオペランドに格納し、第３のオペランドは、第３のレジスタまたは２つのソース・レジスタのうちの１つであってよい。実行ユニットは、好ましくは、シフト、ローテート、ＡＮＤ、ＯＲ、およびＸＯＲなどのさまざまな論理関数、ならびに加算、減算、乗算、除算のいずれかを含むさまざまな代数関数を実行できる算術論理演算ユニット（ＡＬＵ）４６６を使用する。一部のＡＬＵ４６６はスカラー演算用に設計され、一部のＡＬＵ４６６は浮動小数点用に設計される。データは、アーキテクチャに応じて、最下位バイトが最も大きいバイト・アドレスにあるビッグ・エンディアン、または最下位バイトが最も小さいバイト・アドレスにあるリトル・エンディアンであってよい。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）はビッグ・エンディアンである。符号付きフィールドは、符号および大きさであってよく、アーキテクチャに応じて１の補数または２の補数であってよい。２の補数では、負値または正値がＡＬＵ内で加算のみを必要とするため、２の補数は、ＡＬＵが減算機能を設計する必要がないという点において有利であることがある。数値は省略して表されてよく、例えば、１２ビット・フィールドは、４キロバイト・ブロックとして表される４，０９６バイト・ブロックのアドレスを定義する。
図２０Ｂを参照すると、分岐命令を実行するための分岐命令情報が、分岐ユニット４５８に送信されてよく、分岐ユニット４５８は、多くの場合、他の条件付き演算が完了する前に分岐の結果を予測するために、分岐履歴テーブル４８２などの分岐予測アルゴリズムを採用する。現在の分岐命令のターゲットは、条件付き演算が完了する前に、フェッチされて投機的に実行される。条件付き演算が完了したときに、投機的に実行された分岐命令は、条件付き演算の条件および投機的実行の結果に基づいて、完了されるか、または破棄される。分岐命令は、条件コードをテストし、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐してよく、ターゲット・アドレスは、例えば命令のレジスタ・フィールドまたは即時フィールドにある数値を含む複数の数値に基づいて計算される。分岐ユニット４５８は、複数の入力レジスタ回路４７５、４７６、４７７、および出力レジスタ回路４８０を含むＡＬＵ４７４を採用してよい。分岐ユニット４５８は、例えば汎用レジスタ４５９、デコード・ディスパッチ・ユニット４５６、またはその他の回路４７３と通信してよい。
命令のグループの実行は、例えば、オペレーティング・システムによって開始されたコンテキスト切り替え、コンテキスト切り替えを引き起こすプログラム例外またはエラー、コンテキスト切り替えを引き起こすＩ／Ｏ割り込み信号、またはマルチスレッド環境内の複数のプログラムのマルチスレッド動作を含む、さまざまな理由のために中断されることがある。好ましくは、コンテキスト切り替え動作は、現在実行中のプログラムに関する状態情報を保存してから、呼び出されている別のプログラムに関する状態情報を読み込む。状態情報は、例えば、ハードウェア・レジスタまたはメモリに保存される。状態情報は、好ましくは、実行される次の命令を指すプログラム・カウンタ値、条件コード、メモリ変換情報、および設計済みレジスタの内容を含む。コンテキスト切り替え動作は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、またはファームウェア・コード（例えば、マイクロコード、ピココード、またはライセンス内部コード（ＬＩＣ：licensed internal code）など）によって、単独で、または組み合わせて行われてよい。
プロセッサは、命令によって定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を使用して即時オペランドを提供してよく、汎用レジスタまたは専用レジスタ（例えば、浮動小数点レジスタなど）を明示的に指す１つまたは複数のレジスタ・フィールドを提供してよい。命令は、オペコード・フィールドによってオペランドとして識別された暗黙のレジスタを使用してよい。命令は、オペランドのメモリ位置を使用してよい。オペランドのメモリ位置は、レジスタ、即時フィールド、またはｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）の長変位ファシリティなどのレジスタと即時フィールドの組合せによって提供されてよく、長変位ファシリティでは、命令がベース・レジスタ、インデックス・レジスタ、および即時フィールド（すなわち、変位フィールド）を定義し、これらが一緒に加算されて、例えばメモリ内のオペランドのアドレスを提供する。本明細書では、特に示されない限り、位置は、メイン・メモリ内の位置を意味してよい。
図２０Ｃを参照すると、プロセッサは、読み込み／格納ユニット４６０を使用してストレージにアクセスする。読み込み／格納ユニット４６０は、メモリ４５３内のターゲット・オペランドのアドレスを取得し、レジスタ４５９内または別のメモリ（４５３）位置内のオペランドを読み込むことによって、読み込み動作を実行してよく、またはメモリ４５３内のターゲット・オペランドのアドレスを取得して、レジスタ４５９または別のメモリ（４５３）位置から取得されたデータを、メモリ４５３内のターゲット・オペランドの位置に格納することによって、格納動作を実行してよい。読み込み／格納ユニット４６０は、投機的であってよく、命令の順序とは異なる順序でメモリにアクセスしてよいが、読み込み／格納ユニット４６０は、プログラムからは命令が順序通りに実行されたように見えるということを維持する。読み込み／格納ユニット４６０は、汎用レジスタ４５９、デコード／ディスパッチ・ユニット４５６、キャッシュ／メモリ・インターフェイス４５３、またはその他の要素４８３と通信してよく、ストレージ・アドレスを計算するため、および動作の順序を維持するパイプライン・シーケンシングを提供するために、さまざまなレジスタ回路、ＡＬＵ４８５、ならびに制御論理４９０を備えている。一部の動作の順序は、命令の順序とは異なる順序であってよいが、読み込み／格納ユニットは、プログラムからは不規則な順序の動作が順序通りに実行されたように見えるようにする機能を提供する。
好ましくは、アプリケーション・プログラムから「見える」アドレスは、多くの場合、仮想アドレスと呼ばれる。仮想アドレスは、しばしば「論理アドレス」および「実効アドレス」とも呼ばれる。これらの仮想アドレスは、さまざまな動的アドレス変換（ＤＡＴ）技術のうちの１つによって物理的メモリ位置にリダイレクトされるという点において仮想的であり、動的アドレス変換技術は、仮想アドレスの先頭に単純にオフセット値を付加することと、１つまたは複数の変換テーブルを介して仮想アドレスを変換することとを含むが、これらに限定されず、変換テーブルは、好ましくは少なくともセグメント・テーブルおよびページ・テーブルを単独で、または組み合わせて含み、セグメント・テーブルは、好ましくはページ・テーブルを指すエントリを含む。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、第１の領域テーブル、第２の領域テーブル、第３の領域テーブル、セグメント・テーブル、およびオプションのページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、多くの場合、仮想アドレスを関連する物理的メモリ位置にマッピングするエントリを含む変換索引バッファ（ＴＬＢ）を使用することによって改善される。このエントリは、ＤＡＴが変換テーブルを使用して仮想アドレスを変換するときに作成される。その後、仮想アドレスを使用する際に、低速で順次的な変換テーブル・アクセスではなく、高速なＴＬＢのエントリを使用してよい。ＴＬＢの内容は、最長時間未使用（ＬＲＵ：Least Recently used）を含むさまざまな置換アルゴリズムによって管理される。
マルチプロセッサ・システムの各プロセッサは、Ｉ／Ｏ、キャッシュ、ＴＬＢ、およびメモリなどの共有リソースが連動されて、一貫性を保つ責任を持つ。キャッシュの一貫性の維持において、いわゆる「スヌープ」技術が使用される。スヌープ環境では、共有を容易にするために、各キャッシュ・ラインには、共有状態、排他的状態、変更済み状態、無効状態などのうちのいずれか１つであるとしてマークが付けられてよい。
Ｉ／Ｏユニット４５４は、例えばテープ、ディスク、プリンタ、ディスプレイ、およびネットワークを含む周辺機器に接続するための手段をプロセッサに提供してよい。Ｉ／Ｏユニットは、多くの場合、ソフトウェア・ドライバによってコンピュータ・プログラムに提供される。ＩＢＭ（Ｒ）のＳｙｓｔｅｍ ｚ（Ｒ）などのメインフレームでは、チャネル・アダプタおよびオープン・システム・アダプタが、オペレーティング・システムと周辺機器の間の通信を提供するメインフレームのＩ／Ｏユニットである。
さらに、その他の種類のコンピュータ・システムが、本発明の１つまたは複数の態様から恩恵を受けることができる。一例として、コンピュータ・システムは、エミュレータ（例えば、ソフトウェアまたはその他のエミュレーション・メカニズム）を備えてよく、エミュレータでは、例えば命令実行、アドレス変換などの設計済み機能、および設計済みレジスタを含む特定のアーキテクチャがエミュレートされるか、または特定のアーキテクチャのサブセットが、例えばプロセッサおよびメモリを含むネイティブ・コンピュータ・システム上で、エミュレートされる。そのような環境では、エミュレータの１つまたは複数のエミュレーション機能は、エミュレータを実行しているコンピュータが、エミュレートされている機能とは異なるアーキテクチャを有している場合でも、本発明の１つまたは複数の態様を実装してよい。例えば、エミュレーション・モードでは、エミュレートされる特定の命令または動作がデコードされてよく、適切なエミュレーション機能が構築されて、個別の命令または動作を実装してよい。
エミュレーション環境では、ホスト・コンピュータは、例えば、命令およびデータを格納するためのメモリと、命令をメモリからフェッチするため、および必要に応じてフェッチされた命令のローカル・バッファを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信するため、およびフェッチされた命令のタイプを決定するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを備えてよい。実行は、データをメモリからレジスタに読み込むこと、データをレジスタからメモリに再び格納すること、またはデコード・ユニットによって決定された任意の種類の算術演算もしくは論理演算を実行すること、あるいはその組合せを含んでよい。例えば、各ユニットはソフトウェアで実装される。ユニットによって実行される動作は、エミュレータ・ソフトウェア内の１つまたは複数のサブルーチンとして実装される。
さらに具体的には、メインフレームでは、設計済み機械命令は、例えばコンパイラ・アプリケーションを介して、プログラマー（例えば、「Ｃ」プログラマーなど）によって使用される。ストレージ媒体に格納されたこれらの命令は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）ＩＢＭ（Ｒ） Ｓｅｒｖｅｒにおいてネイティブに実行されるか、または代替として、他のアーキテクチャを実行しているマシンにおいて実行される。これらの命令は、既存の、および将来のＩＢＭ（Ｒ）のメインフレーム・サーバにおいて、およびＩＢＭ（Ｒ）のその他のマシン（例えば、Ｐｏｗｅｒ ＳｙｓｔｅｍｓサーバおよびＳｙｓｔｅｍ ｘ（Ｒ）Ｓｅｒｖｅｒｓ）上でエミュレートされる。これらの命令は、ＩＢＭ（Ｒ）、Ｉｎｔｅｌ（Ｒ）、ＡＭＤ（ＴＭ）、およびその他の企業によって製造されたハードウェアを使用している多種多様なマシン上で、Ｌｉｎｕｘを実行しているマシンにおいて実行される。このハードウェア上のｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）の下での実行に加えて、Ｈｅｒｃｕｌｅｓ、ＵＭＸ、またはＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ， Ｉｎｃ）によるエミュレーションを使用するマシンと同様に、Ｌｉｎｕｘも使用されてよく、その場合、実行は通常、エミュレーション・モードにある。エミュレーション・モードでは、エミュレーション・ソフトウェアは、ネイティブ・プロセッサによって実行されて、エミュレートされるプロセッサのアーキテクチャをエミュレートする。
ネイティブ・プロセッサは、ファームウェアまたはネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行して、エミュレートされるプロセッサのエミュレーションを実行してよい。エミュレーション・ソフトウェアは、エミュレートされるプロセッサ・アーキテクチャの命令をフェッチして実行することを担当する。エミュレーション・ソフトウェアは、エミュレートされるプログラム・カウンタを維持し、命令境界を追跡する。エミュレーション・ソフトウェアは、１つまたは複数のエミュレートされる機械命令を一度にフェッチし、１つまたは複数のエミュレートされる機械命令を、ネイティブ・プロセッサによって実行するために、ネイティブ機械命令の対応するグループに変換してよい。これらの変換された命令は、より高速な変換を実現できるように、キャッシュされる。それでも、エミュレーション・ソフトウェアは、エミュレートされるプロセッサ用に記述されたオペレーティング・システムおよびアプリケーションが正しく動作することを保証するために、エミュレートされるプロセッサ・アーキテクチャのアーキテクチャ・ルールを維持する。さらに、エミュレーション・ソフトウェアは、エミュレートされるプロセッサ上で実行するように設計されたオペレーティング・システムまたはアプリケーション・プログラムを、エミュレーション・ソフトウェアを含むネイティブ・プロセッサ上で実行できるように、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブルおよびページ・テーブルを含む動的アドレス変換機能、割り込みメカニズム、コンテキスト切り替えメカニズム、時刻（ＴＯＤ：Time of Day）クロック、ならびにＩ／Ｏサブシステムへの設計済みインターフェイスを含むが、これらに限定されない、エミュレートされるプロセッサ・アーキテクチャによって識別されるリソースを提供する。
エミュレートされる特定の命令がデコードされ、サブルーチンが呼び出されて個別の命令の機能を実行する。エミュレートされるプロセッサの機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば「Ｃ」のサブルーチンまたはドライバで実装されるか、または特定のハードウェアのドライバを提供する任意のその他の方法で実装される。
図２１では、エミュレートされるホスト・コンピュータ・システム４９２の例が提供されており、この例では、ホスト・アーキテクチャのホスト・コンピュータ・システム４００’をエミュレートする。エミュレートされるホスト・コンピュータ・システム４９２では、ホスト・プロセッサ（すなわち、ＣＰＵ）４９１は、エミュレートされるホスト・プロセッサまたは仮想ホスト・プロセッサであり、ホスト・コンピュータ４００’のプロセッサ４９１のネイティブ命令セット・アーキテクチャとは異なるネイティブ命令セット・アーキテクチャを有するエミュレーション・プロセッサ４９３を備えている。エミュレートされるホスト・コンピュータ・システム４９２は、エミュレーション・プロセッサ４９３がアクセスできるメモリ４９４を含む。実施形態例では、メモリ４９４は、ホスト・コンピュータ・メモリ４９６の部分とエミュレーション・ルーチン４９７の部分に分割される。ホスト・コンピュータ・メモリ４９６は、ホスト・コンピュータ・アーキテクチャに従って、エミュレートされるホスト・コンピュータ４９２のプログラムで使用できる。エミュレーション・プロセッサ４９３は、エミュレートされるプロセッサ４９１のアーキテクチャ以外のアーキテクチャの設計済み命令セットのネイティブ命令（エミュレーション・ルーチンのメモリ４９７から取得されたネイティブ命令）を実行し、シーケンスおよびアクセス／デコード・ルーチンにおいて取得された１つまたは複数の命令を採用することによって、ホスト・コンピュータ・メモリ４９６内のプログラムから実行するために、ホスト命令にアクセスしてよく、シーケンスおよびアクセス／デコード・ルーチンは、アクセスされるホスト命令をデコードして、アクセスされるホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを決定してよい。ホスト・コンピュータ・システム４００’のアーキテクチャに対して定義されたその他の機能は、例えば汎用レジスタ、制御レジスタ、動的アドレス変換およびＩ／Ｏサブシステムのサポート、ならびにプロセッサ・キャッシュなどの機能を含む、設計済み機能ルーチンによってエミュレートされる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を改善するために、エミュレーション・プロセッサ４９３で使用できる機能（汎用レジスタおよび仮想アドレスの動的変換など）を利用してもよい。ホスト・コンピュータ４００’の機能のエミュレーションにおいてプロセッサ４９３を支援するために、特殊なハードウェアおよびオフロード・エンジンが提供されてもよい。
組み合わせられた実施形態が互いに排他的でない限り、本発明の前述の実施形態のうちの１つまたは複数が組み合わせられてよいということが理解される。例えば「第１の」および「第２の」などの序数は、本明細書では、同じ名前を割り当てられた異なる要素を示すために使用されるが、必ずしも各要素の順序を確立しない。
本発明の態様は、本明細書において、本発明の実施形態に従って、方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、ならびにフローチャート図またはブロック図あるいはその両方に含まれるブロックの組合せが、コンピュータ可読プログラム命令によって実装されるということが理解されるであろう。
本発明は、システム、方法、またはコンピュータ・プログラム製品、あるいはその組合せであってよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を含むコンピュータ可読ストレージ媒体を含んでよい。
コンピュータ可読ストレージ媒体は、命令実行デバイスによって使用するための命令を保持および格納できる有形のデバイスであることができる。コンピュータ可読ストレージ媒体は、例えば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであってよいが、これらに限定されない。コンピュータ可読ストレージ媒体のさらに具体的な例の非網羅的リストは、ポータブル・フロッピー（Ｒ）・ディスク、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：random access memory）、読み取り専用メモリ（ＲＯＭ：read-only memory）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ：erasable programmable read-only memoryまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：static random access memory）、ポータブル・コンパクト・ディスク読み取り専用メモリ（ＣＤ－ＲＯＭ：compact disc read-only memory）、デジタル・バーサタイル・ディスク（ＤＶＤ：digital versatile disk）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令が記録されている溝の中の隆起構造などの機械的にエンコードされるデバイス、およびこれらの任意の適切な組合せを含む。本明細書において使用されるとき、コンピュータ可読ストレージ媒体は、それ自体が、電波またはその他の自由に伝搬する電磁波、導波管またはその他の送信媒体を伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、あるいはワイヤを介して送信される電気信号などの一過性の信号であると解釈されるべきではない。
本明細書に記載されたコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体から各コンピューティング・デバイス／処理デバイスへ、またはネットワーク（例えば、インターネット、ローカル・エリア・ネットワーク、広域ネットワーク、または無線ネットワーク、あるいはその組合せ）を介して外部コンピュータまたは外部ストレージ・デバイスへダウンロードされる。このネットワークは、銅伝送ケーブル、光伝送ファイバ、無線送信、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを備えてよい。各コンピューティング・デバイス／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェイスは、コンピュータ可読プログラム命令をネットワークから受信し、それらのコンピュータ可読プログラム命令を各コンピューティング・デバイス／処理デバイス内のコンピュータ可読ストレージ媒体に格納するために転送する。
本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ：instruction-set-architecture）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、あるいは、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで記述されたソース・コードまたはオブジェクト・コードであってよい。コンピュータ可読プログラム命令は、ユーザのコンピュータ・システムのコンピュータ上で全体的に実行すること、ユーザのコンピュータ・システムのコンピュータ上でスタンドアロン・ソフトウェア・パッケージとして部分的に実行すること、ユーザのコンピュータ・システムのコンピュータ上およびリモート・コンピュータ上でそれぞれ部分的に実行すること、あるいはリモート・コンピュータ上またはサーバ上で全体的に実行することができる。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ：local area network）または広域ネットワーク（ＷＡＮ：wide area network）を含む任意の種類のネットワークを介してユーザのコンピュータ・システムのコンピュータに接続されてよく、または接続は、（例えば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行われてよい。一部の実施形態では、本発明の態様を実行するために、例えばプログラマブル論理回路、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ：field-programmable gate arrays）、またはプログラマブル・ロジック・アレイ（ＰＬＡ：programmable logic arrays）を含む電子回路は、コンピュータ可読プログラム命令の状態情報を利用することによって、電子回路をカスタマイズするためのコンピュータ可読プログラム命令を実行してよい。
本発明の態様は、本明細書において、本発明の実施形態に従って、方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、ならびにフローチャート図またはブロック図あるいはその両方に含まれるブロックの組合せが、コンピュータ可読プログラム命令によって実装されるということが理解されるであろう。
これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラム可能なデータ処理装置のプロセッサを介して実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックに指定される機能／動作を実施する手段を作り出すべく、汎用コンピュータ、専用コンピュータ、または他のプログラム可能なデータ処理装置のプロセッサに提供されてマシンを作り出すものであってよい。これらのコンピュータ可読プログラム命令は、命令が格納されたコンピュータ可読ストレージ媒体がフローチャートまたはブロック図あるいはその両方のブロックに指定される機能／動作の態様を実施する命令を含む製品を備えるように、コンピュータ可読ストレージ媒体に格納され、コンピュータ、プログラム可能なデータ処理装置、または他のデバイス、あるいはその組合せに特定の方式で機能するように指示できるものであってもよい。
コンピュータ可読プログラム命令は、コンピュータ上、その他のプログラム可能な装置上、またはその他のデバイス上で実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックに指定される機能／動作を実施するように、コンピュータ、その他のプログラム可能なデータ処理装置、またはその他のデバイスに読み込まれてもよく、それによって、一連の動作可能なステップを、コンピュータ上、その他のプログラム可能な装置上、またはコンピュータ実装プロセスを生成するその他のデバイス上で実行させる。
図内のフローチャートおよびブロック図は、本発明のさまざまな実施形態に従って、システム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能、および動作を示す。これに関連して、フローチャートまたはブロック図内の各ブロックは、規定された論理機能を実装するための１つまたは複数の実行可能な命令を備える、命令のモジュール、セグメント、または部分を表してよい。一部の代替の実装では、ブロックに示された機能は、図に示された順序とは異なる順序で発生してよい。例えば、連続して示された２つのブロックは、実際には、含まれている機能に応じて、実質的に同時に実行されるか、または場合によっては逆の順序で実行される。ブロック図またはフローチャート図あるいはその両方の各ブロック、ならびにブロック図またはフローチャート図あるいはその両方に含まれるブロックの組合せは、規定された機能または動作を実行するか、または専用ハードウェアとコンピュータ命令の組合せを実行する専用ハードウェアベースのシステムによって実装されるということにも注意する。
前述した特徴の可能性のある組合せは、次の通りであってよい。
１．第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される第１のゲスト・オペレーティング・システムに割り込み信号を提供するための方法であって、このコンピュータ・システムが、バスおよびバス接続デバイスを介して複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、このコンピュータ・システムが、バス接続デバイスに操作可能なように接続されたメモリをさらに備え、
複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するためにバス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、
第１のゲスト・オペレーティング・システムで使用するために割り当てられた複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するために第１のゲスト・オペレーティング・システムおよび１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、
第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、
メモリが、第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、
メモリが、第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に、転送ベクトルを含み、転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、転送ベクトル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに、各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各有向割り込み要約インジケータが更新されるかどうかを示し、
方法が、
バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、割り込みターゲットＩＤが、第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを、第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、受信することと、
バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、
第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第１のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第１の割り込み信号を処理するために第１のターゲット・プロセッサに転送することと、
そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第１の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリの割り当て先である有向割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとを含む、方法。
２．第２のメモリ・セクションがゲスト割り込みテーブルをさらに含み、ゲスト割り込みテーブルが、ゲスト割り込みテーブル・エントリの第１のセットを含み、ゲスト割り込みテーブル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに有向割り込み要約アドレス・インジケータを含み、各有向割り込み要約アドレス・インジケータが、第２のメモリ・セクション内の各有向割り込み要約インジケータのメモリ・アドレスを示し、
転送ベクトル・エントリの第１のセットの転送ベクトル・エントリの割り当てが、ゲスト割り込みテーブルを使用して実装され、転送ベクトル・エントリの第１のセットの各転送ベクトルに、ゲスト割り込みテーブル・エントリの第１のセットのうちの１つのゲスト割り込みテーブル・エントリが割り当てられており、各ゲスト割り込みテーブル・エントリの有向割り込み要約アドレス・インジケータが、各転送ベクトル・エントリの割り当て先である有向割り込み要約のメモリ・アドレスを示す、項目１に記載の方法。
３．転送ベクトル・エントリが単一のビットとしてそれぞれ実装される、項目１または２のいずれかに記載の方法。
４．有向割り込み要約ベクトルがメモリ内の連続領域として実装される、項目１ないし３のいずれかに記載の方法。
５．有向割り込み要約インジケータが単一のビットとしてそれぞれ実装される、項目１ないし４のいずれかに記載の方法。
６．メモリが、割り込みターゲットＩＤごとに割り込みテーブル・エントリを含む割り込みテーブルをさらに含み、割り込みテーブル・エントリの各々が、第２のメモリ・セクション内の各転送ベクトル・エントリのメモリ・アドレスを示す転送ベクトル・エントリ・アドレス・インジケータを含み、
方法が、
バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた割り込みテーブルの割り込みテーブル・エントリのコピーを取り出すことであって、取り出されたコピーが、第２のメモリ・セクション内の受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリのメモリ・アドレスを示す転送ベクトル・エントリ・アドレス・インジケータを含む、取り出すことと、
バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリを選択するために、割り込みテーブル・エントリの取り出されたコピーに含まれている転送ベクトル・エントリ・アドレス・インジケータを使用することとをさらに含む、項目１ないし５のいずれかに記載の方法。
７．割り込みテーブル・エントリの取り出されたコピーが、論理プロセッサＩＤへの受信された割り込みターゲットＩＤのマッピングをさらに含み、方法が、バス接続デバイスによって、論理プロセッサＩＤへの受信された割り込みターゲットＩＤの変換のために、割り込みテーブル・エントリのコピーに含まれているマッピングを使用することをさらに含む、項目６に記載の方法。
８．割り込みテーブル・エントリの取り出されたコピーが、割り込みターゲットＩＤによって識別された第１のターゲット・プロセッサが、第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかを示す実行中インジケータをさらに含み、方法が、バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックするために、割り込みテーブル・エントリのコピーに含まれている実行中インジケータを使用することをさらに含む、項目６または７のいずれかに記載の方法。
９．実行中インジケータが単一のビットとして実装される、項目８に記載の方法。
１０．割り込みテーブルが第２のメモリ・セクションに含まれている、項目６ないし９のいずれかに記載の方法。
１１．割り込みテーブル・エントリの取り出されたコピーが、第１のゲスト・オペレーティング・システムの割り当て先である論理パーティションを識別する第１の論理パーティションＩＤ、および第２のメモリ・セクション内の第１のゲスト・オペレーティング・システムに割り当てられたゲスト割り込み状態領域のメモリ・アドレスを示す第１のゲスト割り込み状態領域アドレス・インジケータをさらに含む、項目６ないし１０のいずれかに記載の方法。
１２．方法が、バス接続デバイスによって、デバイス・テーブルからデバイス・テーブル・エントリのコピーを取り出すことをさらに含み、このデバイス・テーブル・エントリが、割り込みテーブルのメモリ・アドレスを示す割り込みテーブル・アドレス・インジケータを含み、バス接続デバイスが、割り込みテーブル・エントリの第１のコピーを取り出すために、割り込みテーブルのメモリ・アドレスを使用する、項目６ないし１０のいずれかに記載の方法。
１３．デバイス・テーブルがメモリの第３のメモリ・セクションに格納され、第３のメモリ・セクションが、第１および第２のオペレーティング・システムによるアクセスに対して保護されている、項目１２に記載の方法。
１４．デバイス・テーブル・エントリの取り出されたコピーが、第１のゲスト・オペレーティング・システムの割り当て先である論理パーティションを識別する第２の論理パーティションＩＤ、および第２のメモリ・セクション内の第１のゲスト・オペレーティング・システムに割り当てられたゲスト割り込み状態領域のメモリ・アドレスを示す第２のゲスト割り込み状態領域アドレス・インジケータをさらに含み、
方法が、バス接続デバイスによって、割り込みテーブル・エントリによって提供された第１の論理パーティションＩＤおよび第１のゲスト割り込み状態領域アドレス・インジケータの第１の組合せと、保護された第３のメモリ・セクションに格納されているデバイス・テーブル・エントリによって提供された第２の論理パーティションＩＤおよび第２のゲスト割り込み状態領域アドレス・インジケータの第２の組合せとの比較を使用して、第２のゲスト・オペレーティング・システムによってアクセス可能な第２のメモリ・セクションに格納されている割り込みテーブル・エントリが第２のゲスト・オペレーティング・システムによって変更されていないことをチェックすることをさらに含み、第１の組合せおよび第２の組合せの一致が、割り込みテーブル・エントリが変更されていないことを示す、項目１３に記載の方法。
１５．デバイス・テーブル・エントリが、ゲスト・オペレーティング・システムが割り当てられた論理パーティションを識別する論理パーティションＩＤをさらに含み、バス接続デバイスによる第１の割り込み信号の転送が、第１の割り込み信号と共に論理パーティションＩＤを転送することをさらに含む、項目１４に記載の方法。
１６．デバイス・テーブル・エントリが、第１の割り込み信号が割り当てられた割り込みサブクラスを識別する割り込みサブクラスＩＤをさらに含み、バス接続デバイスによる第１の割り込み信号の転送が、第１の割り込み信号と共に割り込みサブクラスＩＤを転送することをさらに含む、項目１２ないし１５のいずれかに記載の方法。
１７．第２のメモリ・セクションが、各割り込みターゲットＩＤに割り当てられた割り込みターゲットＩＤごとの第１の有向割り込み信号ベクトルをさらに含み、各第１の有向割り込み信号ベクトルが、第１のバス接続されたモジュールに割り当てられた第１のバス接続されたモジュールごとの第１の割り込み信号インジケータを含み、各第１の有向割り込み信号ベクトルが、第１のバス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、
方法が、
バス接続デバイスによって、第１の割り込み信号のアドレス指定先である割り込みターゲットＩＤに割り当てられた第１の有向割り込み信号ベクトルを選択することと、
バス接続デバイスによって、選択された第１の有向割り込み信号ベクトル内で、第１の割り込み信号を発行した第１のバス接続されたモジュールに割り当てられた第１の有向割り込み信号インジケータを選択することと、
バス接続デバイスによって、選択された第１の有向割り込み信号インジケータを更新し、更新された第１の有向割り込み信号インジケータが、第１のバス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すようにすることとをさらに含む、項目１ないし１６のいずれかに記載の方法。
１８．ターゲット・プロセッサの割り込みターゲットＩＤを含むメッセージ信号割り込みの形態で第１の割り込み信号が受信される、項目１ないし１７のいずれかに記載の方法。
１９．第２のメモリ・セクションが、バス接続されたモジュールごとに割り込み要約インジケータを含む割り込み要約ベクトルをさらに含み、各割り込み要約インジケータがバス接続されたモジュールに割り当てられ、各バス接続されたモジュールによって発行された処理される割り込み信号が存在するかどうかを示し、
転送ベクトルが転送ベクトル・エントリの第２のセットを含み、転送ベクトル・エントリの第２のセットが、割り込み要約ベクトルの割り込み要約インジケータごとに、各割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各バス接続されたモジュールによって発行された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各割り込み要約インジケータが更新されるかどうかを示し、
方法が、
バス接続デバイスによって、第２のバス接続されたモジュールから割り込みターゲットＩＤと共に第２の割り込み信号を受信することであって、割り込みターゲットＩＤが、第２の割り込み信号を処理するための第２のターゲット・プロセッサとして第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを識別する、受信することと、
バス接続デバイスによって、第２のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、
第２のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第２のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第２の割り込み信号を処理するために第２のターゲット・プロセッサに転送することと、
そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第２の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第２のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、第２のバス接続されたモジュールによって発行された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリが割り当てられている割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとをさらに含む、項目１ないし１８のいずれかに記載の方法。
２０．ゲスト割り込みテーブルがゲスト割り込みテーブル・エントリの第２のセットを含み、ゲスト割り込みテーブル・エントリの第２のセットが、割り込み要約ベクトルの割り込み要約インジケータごとに割り込み要約アドレス・インジケータを含み、各割り込み要約アドレス・インジケータが、第２のメモリ・セクション内の各割り込み要約インジケータのメモリ・アドレスを示し、
転送ベクトル・エントリの第２のセットの転送ベクトル・エントリの割り当てが、ゲスト割り込みテーブルを使用して実装され、転送ベクトル・エントリの第２のセットの各転送ベクトルに、ゲスト割り込みテーブル・エントリの第２のセットのうちの１つのゲスト割り込みテーブル・エントリが割り当てられており、各ゲスト割り込みテーブル・エントリの有向割り込み要約アドレス・インジケータが、各転送ベクトル・エントリの割り当て先である割り込み要約インジケータのメモリ・アドレスを示す、項目１９に記載の方法。
２１．第２のメモリ・セクションが、各バス接続されたモジュールに割り当てられたバス接続されたモジュールごとの割り込み信号ベクトルをさらに含み、各割り込み信号ベクトルが、各バス接続されたモジュールに割り当てられた割り込みターゲットＩＤごとの割り込み信号インジケータを含み、各割り込み信号ベクトルが、各バス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される割り込み信号が存在するかどうかを示し、
方法が、
バス接続デバイスによって、第２のバス接続されたモジュールに割り当てられた有向割り込み信号ベクトルを選択することと、
バス接続デバイスによって、選択された割り込み信号ベクトル内で、第２の割り込み信号のアドレス指定先である割り込みターゲットＩＤに割り当てられた割り込み信号インジケータを選択することと、
バス接続デバイスによって、選択された割り込み信号インジケータを更新し、更新された割り込み信号インジケータが、第２のバス接続されたモジュールによって発行され、各割り込みターゲットＩＤに向けてアドレス指定された処理される割り込み信号が存在することを示すようにすることとをさらに含む、項目１９または２０のいずれかに記載の方法。
２２．第１のゲスト・オペレーティング・システムが第２のレベルの仮想化のゲスト・オペレーティング・システムであり、第２のゲスト・オペレーティング・システムが第１のレベルの仮想化のゲスト・オペレーティング・システムである、項目１ないし２１のいずれかに記載の方法。
２３．第１のゲスト・オペレーティング・システムが第３のレベルの仮想化のゲスト・オペレーティング・システムであり、第２のゲスト・オペレーティング・システムが第２のレベルの仮想化のゲスト・オペレーティング・システムである、項目１ないし２２のいずれかに記載の方法。
２４．第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される第１のゲスト・オペレーティング・システムに割り込み信号を提供するためのコンピュータ・システムであって、このコンピュータ・システムが、バスおよびバス接続デバイスを介して複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、このコンピュータ・システムが、バス接続デバイスに操作可能なように接続されたメモリをさらに備え、
複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するためにバス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、
第１のゲスト・オペレーティング・システムで使用するために割り当てられた複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するために第１のゲスト・オペレーティング・システムおよび１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、
第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、
メモリが、第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、
メモリが、第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に、転送ベクトルを含み、転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、転送ベクトル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに、各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各有向割り込み要約インジケータが更新されるかどうかを示し、
コンピュータ・システムが、
バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、割り込みターゲットＩＤが、第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを、第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、受信することと、
バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、
第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第１のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第１の割り込み信号を処理するために第１のターゲット・プロセッサに転送することと、
そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第１の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリの割り当て先である有向割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとを含む方法を実行するように構成される、コンピュータ・システム。
２５．第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される第１のゲスト・オペレーティング・システムに割り込み信号を提供するためのコンピュータ・プログラム製品であって、このコンピュータ・システムが、バスおよびバス接続デバイスを介して複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、このコンピュータ・システムが、バス接続デバイスに操作可能なように接続されたメモリをさらに備え、
複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するためにバス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、
第１のゲスト・オペレーティング・システムで使用するために割り当てられた複数のプロセッサの各プロセッサに、各プロセッサをアドレス指定するために第１のゲスト・オペレーティング・システムおよび１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、
第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、
メモリが、第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、
メモリが、第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に、転送ベクトルを含み、転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、転送ベクトル・エントリの第１のセットが、有向割り込み要約ベクトルの有向割り込み要約インジケータごとに、各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、転送ベクトル・エントリの割り当て先である各有向割り込み要約インジケータが更新されるかどうかを示し、
コンピュータ・プログラム製品が、処理回路によって読み取り可能な、方法を実行するために処理回路によって実行される命令を格納しているコンピュータ可読の非一過性媒体を備え、方法が、
バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、割り込みターゲットＩＤが、第１のゲスト・オペレーティング・システムで使用するために割り当てられたプロセッサのうちの１つを、第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、受信することと、
バス接続デバイスによって、第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、
第１のターゲット・プロセッサが第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、バス接続デバイスによって、受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、第１のターゲット・プロセッサを直接アドレス指定するために変換から得られた論理プロセッサＩＤを使用して、第１の割り込み信号を処理するために第１のターゲット・プロセッサに転送することと、
そうでない場合に、バス接続デバイスによって、ブロードキャストを使用して第１の割り込み信号を処理するために第１のオペレーティング・システムに転送することであって、このブロードキャストが、バス接続デバイスによって、受信された割り込みターゲットＩＤに割り当てられた転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、第１のオペレーティング・システムに関して、各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、選択された転送ベクトル・エントリの割り当て先である有向割り込み要約インジケータが更新されるということを示すように、選択された転送ベクトル・エントリを更新することを含む、転送することとを含む、コンピュータ・プログラム製品。

Claims (25)

  1. 第１のゲスト・オペレーティング・システムで使用するために割り当てられたコンピュータ・システムの複数のプロセッサのうちの１つまたは複数のプロセッサを使用して実行される前記第１のゲスト・オペレーティング・システムに割り込み信号を提供するための方法であって、前記コンピュータ・システムが、バスおよびバス接続デバイスを介して前記複数のプロセッサに操作可能なように接続されている１つまたは複数のバス接続されたモジュールをさらに備え、前記コンピュータ・システムが、前記バス接続デバイスに操作可能なように接続されたメモリをさらに備え、
    前記複数のプロセッサの各プロセッサに、前記各プロセッサをアドレス指定するために前記バス接続デバイスによって使用される論理プロセッサＩＤが割り当てられており、
    前記第１のゲスト・オペレーティング・システムで使用するために割り当てられた前記複数のプロセッサの各プロセッサに、前記各プロセッサをアドレス指定するために前記第１のゲスト・オペレーティング・システムおよび前記１つまたは複数の第１のバス接続されたモジュールによって使用される割り込みターゲットＩＤがさらに割り当てられており、
    前記第１のゲスト・オペレーティング・システムが、第２のゲスト・オペレーティング・システムを前記第１のゲスト・オペレーティング・システムをホストするホストとして使用して実装され、
    前記メモリが、前記第１のゲスト・オペレーティング・システムに割り当てられた第１のメモリ・セクション内に、割り込みターゲットＩＤごとの有向割り込み要約インジケータと共に有向割り込み要約ベクトルを含み、各有向割り込み要約インジケータが割り込みターゲットＩＤに割り当てられ、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、
    前記メモリが、前記第２のゲスト・オペレーティング・システムに割り当てられた第２のメモリ・セクション内に、転送ベクトルを含み、前記転送ベクトルが、転送ベクトル・エントリの第１のセットを含み、前記転送ベクトル・エントリの第１のセットが、前記有向割り込み要約ベクトルの前記有向割り込み要約インジケータごとに、前記各有向割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、前記第１のゲスト・オペレーティング・システムに関して、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、前記転送ベクトル・エントリの割り当て先である前記各有向割り込み要約インジケータが更新されるかどうかを示し、
    前記方法が、
    前記バス接続デバイスによって、第１のバス接続されたモジュールから割り込みターゲットＩＤと共に第１の割り込み信号を受信することであって、前記割り込みターゲットＩＤが、前記第１のゲスト・オペレーティング・システムで使用するために割り当てられた前記プロセッサのうちの１つを、前記第１の割り込み信号を処理するための第１のターゲット・プロセッサとして識別する、前記受信することと、
    前記バス接続デバイスによって、前記第１のターゲット・プロセッサが前記第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、
    前記第１のターゲット・プロセッサが前記第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、前記バス接続デバイスによって、前記受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、前記第１のターゲット・プロセッサを直接アドレス指定するために前記変換から得られた前記論理プロセッサＩＤを使用して、前記第１の割り込み信号を処理するために前記第１のターゲット・プロセッサに転送することと、
    そうでない場合に、前記バス接続デバイスによって、ブロードキャストを使用して前記第１の割り込み信号を処理するために前記第１のゲスト・オペレーティング・システムに転送することであって、前記ブロードキャストが、前記バス接続デバイスによって、前記受信された割り込みターゲットＩＤに割り当てられた前記転送ベクトル・エントリの第１のセットのうちの１つの転送ベクトル・エントリを選択し、前記第１のゲスト・オペレーティング・システムに関して、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すために、前記選択された転送ベクトル・エントリの割り当て先である前記有向割り込み要約インジケータが更新されるということを示すように、前記選択された転送ベクトル・エントリを更新することを含む、前記転送することを含む、方法。
  2. 前記第２のメモリ・セクションがゲスト割り込みテーブルをさらに含み、前記ゲスト割り込みテーブルが、ゲスト割り込みテーブル・エントリの第１のセットを含み、前記ゲスト割り込みテーブル・エントリの第１のセットが、前記有向割り込み要約ベクトルの前記有向割り込み要約インジケータごとに有向割り込み要約アドレス・インジケータを含み、前記各有向割り込み要約アドレス・インジケータが、前記第２のメモリ・セクション内の前記各有向割り込み要約インジケータのメモリ・アドレスを示し、
    前記転送ベクトル・エントリの第１のセットの前記転送ベクトル・エントリの前記割り当てが、前記ゲスト割り込みテーブルを使用して実装され、前記転送ベクトル・エントリの第１のセットの各転送ベクトルに、前記ゲスト割り込みテーブル・エントリの第１のセットのうちの１つのゲスト割り込みテーブル・エントリが割り当てられており、前記各ゲスト割り込みテーブル・エントリの有向割り込み要約アドレス・インジケータが、前記各転送ベクトル・エントリの割り当て先である前記有向割り込み要約インジケータの前記メモリ・アドレスを示す、請求項１に記載の方法。
  3. 前記転送ベクトル・エントリが単一のビットとしてそれぞれ実装される、請求項１に記載の方法。
  4. 前記有向割り込み要約ベクトルがメモリ内の連続領域として実装される、請求項１に記載の方法。
  5. 前記有向割り込み要約インジケータが単一のビットとしてそれぞれ実装される、請求項１に記載の方法。
  6. 前記メモリが、割り込みターゲットＩＤごとに割り込みテーブル・エントリを含む割り込みテーブルをさらに含み、前記割り込みテーブル・エントリの各々が、前記第２のメモリ・セクション内の前記各転送ベクトル・エントリのメモリ・アドレスを示す転送ベクトル・エントリ・アドレス・インジケータを含み、
    前記方法が、
    前記バス接続デバイスによって、前記受信された割り込みターゲットＩＤに割り当てられた前記割り込みテーブルの割り込みテーブル・エントリのコピーを取り出すことであって、前記取り出されたコピーが、前記第２のメモリ・セクション内の前記受信された割り込みターゲットＩＤに割り当てられた前記転送ベクトル・エントリのメモリ・アドレスを示す転送ベクトル・エントリ・アドレス・インジケータを含む、前記取り出すことと、
    前記バス接続デバイスによって、前記受信された割り込みターゲットＩＤに割り当てられた前記転送ベクトル・エントリを前記選択するために、前記割り込みテーブル・エントリの前記取り出されたコピーに含まれている前記転送ベクトル・エントリ・アドレス・インジケータを使用することをさらに含む、請求項２に記載の方法。
  7. 前記割り込みテーブル・エントリの前記取り出されたコピーが、論理プロセッサＩＤへの前記受信された割り込みターゲットＩＤのマッピングをさらに含み、前記方法が、前記バス接続デバイスによって、前記論理プロセッサＩＤへの前記受信された割り込みターゲットＩＤの前記変換のために、前記割り込みテーブル・エントリの前記コピーに含まれている前記マッピングを使用することをさらに含む、請求項６に記載の方法。
  8. 前記割り込みテーブル・エントリの前記取り出されたコピーが、前記割り込みターゲットＩＤによって識別された前記第１のターゲット・プロセッサが、前記第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかを示す実行中インジケータをさらに含み、前記方法が、前記バス接続デバイスによって、前記第１のターゲット・プロセッサが前記第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかを前記チェックするために、前記割り込みテーブル・エントリの前記コピーに含まれている前記実行中インジケータを使用することをさらに含む、請求項６に記載の方法。
  9. 前記実行中インジケータが単一のビットとして実装される、請求項８に記載の方法。
  10. 前記割り込みテーブルが前記第２のメモリ・セクションに含まれている、請求項６に記載の方法。
  11. 前記割り込みテーブル・エントリの前記取り出されたコピーが、前記第１のゲスト・オペレーティング・システムの割り当て先である論理パーティションを識別する第１の論理パーティションＩＤ、および前記第２のメモリ・セクション内の前記第１のゲスト・オペレーティング・システムに割り当てられたゲスト割り込み状態領域のメモリ・アドレスを示す第１のゲスト割り込み状態領域アドレス・インジケータをさらに含む、請求項６に記載の方法。
  12. 前記方法が、前記バス接続デバイスによって、デバイス・テーブルからデバイス・テーブル・エントリのコピーを取り出すことをさらに含み、前記デバイス・テーブル・エントリが、前記割り込みテーブルのメモリ・アドレスを示す割り込みテーブル・アドレス・インジケータを含み、前記バス接続デバイスが、前記割り込みテーブル・エントリの前記コピーを前記取り出すために、前記割り込みテーブルの前記メモリ・アドレスを使用する、請求項１１に記載の方法。
  13. 前記デバイス・テーブルが前記メモリの第３のメモリ・セクションに格納され、前記第３のメモリ・セクションが、前記第１および第２のゲスト・オペレーティング・システムによるアクセスに対して保護されている、請求項１２に記載の方法。
  14. 前記デバイス・テーブル・エントリの前記取り出されたコピーが、前記第１のゲスト・オペレーティング・システムの割り当て先である前記論理パーティションを識別する第２の論理パーティションＩＤ、および前記第２のメモリ・セクション内の前記第１のゲスト・オペレーティング・システムに割り当てられた前記ゲスト割り込み状態領域の前記メモリ・アドレスを示す第２のゲスト割り込み状態領域アドレス・インジケータをさらに含み、
    前記方法が、前記バス接続デバイスによって、前記割り込みテーブル・エントリによって提供された前記第１の論理パーティションＩＤおよび前記第１のゲスト割り込み状態領域アドレス・インジケータの第１の組合せと、前記保護された第３のメモリ・セクションに格納されているデバイス・テーブル・エントリによって提供された第２の論理パーティションＩＤおよび第２のゲスト割り込み状態領域アドレス・インジケータの第２の組合せとの比較を使用して、前記第２のゲスト・オペレーティング・システムによってアクセス可能な前記第２のメモリ・セクションに格納されている前記割り込みテーブル・エントリが前記第２のゲスト・オペレーティング・システムによって変更されていないことをチェックすることをさらに含み、前記第１の組合せおよび前記第２の組合せの一致が、前記割り込みテーブル・エントリが変更されていないことを示す、請求項１３に記載の方法。
  15. 前記デバイス・テーブル・エントリが、前記ゲスト・オペレーティング・システムが割り当てられた論理パーティションを識別する論理パーティションＩＤをさらに含み、前記バス接続デバイスによる前記第１の割り込み信号の前記転送が、前記第１の割り込み信号と共に前記論理パーティションＩＤを転送することをさらに含む、請求項１４に記載の方法。
  16. 前記デバイス・テーブル・エントリが、前記第１の割り込み信号が割り当てられた割り込みサブクラスを識別する割り込みサブクラスＩＤをさらに含み、前記バス接続デバイスによる前記第１の割り込み信号の前記転送が、前記第１の割り込み信号と共に前記割り込みサブクラスＩＤを転送することをさらに含む、請求項１２に記載の方法。
  17. 前記第２のメモリ・セクションが、前記各割り込みターゲットＩＤに割り当てられた割り込みターゲットＩＤごとの第１の有向割り込み信号ベクトルをさらに含み、各第１の有向割り込み信号ベクトルが、前記第１のバス接続されたモジュールに割り当てられた第１のバス接続されたモジュールごとの第１の割り込み信号インジケータを含み、各第１の有向割り込み信号ベクトルが、前記第１のバス接続されたモジュールによって発行され、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在するかどうかを示し、
    前記方法が、
    前記バス接続デバイスによって、前記第１の割り込み信号のアドレス指定先である前記割り込みターゲットＩＤに割り当てられた前記第１の有向割り込み信号ベクトルを選択することと、
    前記バス接続デバイスによって、前記選択された第１の有向割り込み信号ベクトル内で、前記第１の割り込み信号を発行した前記第１のバス接続されたモジュールに割り当てられた前記第１の有向割り込み信号インジケータを選択することと、
    前記バス接続デバイスによって、前記選択された第１の有向割り込み信号インジケータを更新し、前記更新された第１の有向割り込み信号インジケータが、前記第１のバス接続されたモジュールによって発行され、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される第１の割り込み信号が存在することを示すようにすることをさらに含む、請求項１に記載の方法。
  18. 前記ターゲット・プロセッサの前記割り込みターゲットＩＤを含むメッセージ信号割り込みの形態で前記第１の割り込み信号が受信される、請求項１に記載の方法。
  19. 前記第２のメモリ・セクションが、バス接続されたモジュールごとに割り込み要約インジケータを含む割り込み要約ベクトルをさらに含み、各割り込み要約インジケータがバス接続されたモジュールに割り当てられ、前記各バス接続されたモジュールによって発行された処理される割り込み信号が存在するかどうかを示し、
    前記転送ベクトルが転送ベクトル・エントリの第２のセットを含み、前記転送ベクトル・エントリの第２のセットが、前記割り込み要約ベクトルの前記割り込み要約インジケータごとに、前記各割り込み要約インジケータに割り当てられた転送ベクトル・エントリを含み、各転送ベクトル・エントリが、前記第１のゲスト・オペレーティング・システムに関して、前記各バス接続されたモジュールによって発行された処理される第１の割り込み信号が存在することを示すために、前記転送ベクトル・エントリの割り当て先である前記各割り込み要約インジケータが更新されるかどうかを示し、
    前記方法が、
    前記バス接続デバイスによって、第２のバス接続されたモジュールから割り込みターゲットＩＤと共に第２の割り込み信号を受信することであって、前記割り込みターゲットＩＤが、前記第２の割り込み信号を処理するための第２のターゲット・プロセッサとして前記第１のゲスト・オペレーティング・システムで使用するために割り当てられた前記プロセッサのうちの１つを識別する、前記受信することと、
    前記バス接続デバイスによって、前記第２のターゲット・プロセッサが前記第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされているかどうかをチェックすることと、
    前記第２のターゲット・プロセッサが前記第１のゲスト・オペレーティング・システムで使用するためにスケジューリングされている場合に、前記バス接続デバイスによって、前記受信された割り込みターゲットＩＤを論理プロセッサＩＤに変換し、前記第２のターゲット・プロセッサを直接アドレス指定するために前記変換から得られた前記論理プロセッサＩＤを使用して、前記第２の割り込み信号を処理するために前記第２のターゲット・プロセッサに転送することと、
    そうでない場合に、前記バス接続デバイスによって、ブロードキャストを使用して前記第２の割り込み信号を処理するために前記第１のゲスト・オペレーティング・システムに転送することであって、前記ブロードキャストが、前記バス接続デバイスによって、前記受信された割り込みターゲットＩＤに割り当てられた前記転送ベクトル・エントリの第２のセットのうちの１つの転送ベクトル・エントリを選択し、前記第１のゲスト・オペレーティング・システムに関して、前記第２のバス接続されたモジュールによって発行された処理される第１の割り込み信号が存在することを示すために、前記選択された転送ベクトル・エントリが割り当てられている前記割り込み要約インジケータが更新されるということを示すように、前記選択された転送ベクトル・エントリを更新することを含む、前記転送することをさらに含む、請求項２に記載の方法。
  20. 前記ゲスト割り込みテーブルがゲスト割り込みテーブル・エントリの第２のセットを含み、前記ゲスト割り込みテーブル・エントリの第２のセットが、前記割り込み要約ベクトルの前記割り込み要約インジケータごとに割り込み要約アドレス・インジケータを含み、前記各割り込み要約アドレス・インジケータが、前記第２のメモリ・セクション内の前記各割り込み要約インジケータのメモリ・アドレスを示し、
    前記転送ベクトル・エントリの第２のセットの前記転送ベクトル・エントリの前記割り当てが、前記ゲスト割り込みテーブルを使用して実装され、前記転送ベクトル・エントリの第２のセットの各転送ベクトルに、前記ゲスト割り込みテーブル・エントリの第２のセットのうちの１つのゲスト割り込みテーブル・エントリが割り当てられており、前記各ゲスト割り込みテーブル・エントリの有向割り込み要約アドレス・インジケータが、前記各転送ベクトル・エントリの割り当て先である前記割り込み要約インジケータの前記メモリ・アドレスを示す、請求項１９に記載の方法。
  21. 前記第２のメモリ・セクションが、前記各バス接続されたモジュールに割り当てられたバス接続されたモジュールごとの割り込み信号ベクトルをさらに含み、各割り込み信号ベクトルが、前記各バス接続されたモジュールに割り当てられた割り込みターゲットＩＤごとの割り込み信号インジケータを含み、各割り込み信号ベクトルが、前記各バス接続されたモジュールによって発行され、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される割り込み信号が存在するかどうかを示し、
    前記方法が、
    前記バス接続デバイスによって、前記第２のバス接続されたモジュールに割り当てられた前記有向割り込み信号ベクトルを選択することと、
    前記バス接続デバイスによって、前記選択された割り込み信号ベクトル内で、前記第２の割り込み信号のアドレス指定先である前記割り込みターゲットＩＤに割り当てられた前記割り込み信号インジケータを選択することと、
    前記バス接続デバイスによって、前記選択された割り込み信号インジケータを更新し、前記更新された割り込み信号インジケータが、前記第２のバス接続されたモジュールによって発行され、前記各割り込みターゲットＩＤに向けてアドレス指定された処理される割り込み信号が存在することを示すようにすることをさらに含む、請求項１９に記載の方法。
  22. 前記第１のゲスト・オペレーティング・システムが第２のレベルの仮想化のゲスト・オペレーティング・システムであり、前記第２のゲスト・オペレーティング・システムが第１のレベルの仮想化のゲスト・オペレーティング・システムである、請求項１に記載の方法。
  23. 前記第１のゲスト・オペレーティング・システムが第３のレベルの仮想化のゲスト・オペレーティング・システムであり、前記第２のゲスト・オペレーティング・システムが第２のレベルの仮想化のゲスト・オペレーティング・システムである、請求項１に記載の方法。
  24. 請求項１～２３の何れか１項に記載の方法を、コンピュータ・ハードウェアによる手段として構成した、コンピュータ・システム。
  25. 請求項１～２３の何れか１項に記載の方法を、コンピュータに実行させる、コンピュータ・プログラム。
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