JP7476947B2

JP7476947B2 - Method for manufacturing silicon carbide semiconductor device

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Publication number: JP7476947B2
Application number: JP2022198266A
Authority: JP
Inventors: 正和馬場
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-08-23
Filing date: 2022-12-12
Publication date: 2024-05-01
Anticipated expiration: 2038-08-23
Also published as: JP2023017101A; JP7196463B2; JP2020031157A

Description

この発明は、炭化珪素半導体装置の製造方法に関する。
The present invention relates to a method for manufacturing a silicon carbide semiconductor device.

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。 Traditionally, silicon (Si) has been used as a constituent material for power semiconductor devices that control high voltages and large currents. There are several types of power semiconductor devices, including bipolar transistors, IGBTs (Insulated Gate Bipolar Transistors), and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and these are used according to the application.

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。 For example, bipolar transistors and IGBTs have a higher current density and can handle larger currents than MOSFETs, but they cannot be switched at high speeds. Specifically, bipolar transistors can only be used at switching frequencies of a few kHz, while IGBTs can only be used at switching frequencies of a few tens of kHz. On the other hand, power MOSFETs have a lower current density and are more difficult to handle at high currents than bipolar transistors and IGBTs, but they are capable of high-speed switching operations of up to a few MHz.

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。 However, there is a strong demand in the market for power semiconductor devices that combine high current and high speed, and efforts have been made to improve IGBTs and power MOSFETs, with development currently approaching the material limit. From the perspective of power semiconductor devices, semiconductor materials to replace silicon are being considered, and silicon carbide (SiC) is attracting attention as a semiconductor material that can be used to create (manufacture) next-generation power semiconductor devices with low on-voltage, high-speed characteristics, and excellent high-temperature characteristics.

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。 Silicon carbide is a chemically very stable semiconductor material with a wide band gap of 3 eV, allowing it to be used extremely stably as a semiconductor even at high temperatures. In addition, silicon carbide has a maximum electric field strength that is at least one order of magnitude greater than that of silicon, making it a promising semiconductor material that can sufficiently reduce on-resistance. These characteristics of silicon carbide also apply to other wide band gap semiconductors with wider band gaps than silicon, such as gallium nitride (GaN). For this reason, the use of wide band gap semiconductors can be used to increase the voltage resistance of semiconductor devices.

図１５は、従来の炭化珪素半導体装置の構造を示す断面図である。図１５に示すように、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層１０３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３となる各炭化珪素層を順にエピタキシャル成長させてなる。 15 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device. As shown in FIG. 15, a MOS gate having a general trench gate structure is provided on the front surface (the surface on the p-type silicon carbide epitaxial layer 103 side) of a semiconductor substrate made of silicon carbide (hereinafter referred to as a silicon carbide semiconductor substrate). The silicon carbide semiconductor substrate (semiconductor chip) is formed by epitaxially growing each of silicon carbide layers, which become an n ^- type silicon carbide epitaxial layer 102, an n-type high concentration region 106 which is a current diffusion region, and a p-type silicon carbide epitaxial layer 103, in order, on an n ⁺ -type support substrate (hereinafter referred to as an n + -type silicon carbide substrate) 101 made of silicon carbide.

ｎ型高濃度領域１０６には、隣り合うトレンチ１１８間（メサ部）に、第１ｐ⁺型ベース領域１０４が選択的に設けられている。第１ｐ⁺型ベース領域１０４は、ｐ型炭化珪素エピタキシャル層１０３に接するように設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面を部分的に覆う第２ｐ⁺型ベース領域１０５が選択的に設けられている。第２ｐ⁺型ベース領域１０５は、ｎ型炭化珪素エピタキシャル層１０２に達しない深さで設けられている。第２ｐ⁺型ベース領域１０５と第１ｐ⁺型ベース領域１０４は同時に形成されてもかまわない。 In the n-type high concentration region 106, a first p ⁺ -type base region 104 is selectively provided between adjacent trenches 118 (mesa portion). The first p ⁺ -type base region 104 is provided so as to be in contact with the p-type silicon carbide epitaxial layer 103. In addition, in the n-type high concentration region 106, a second p ⁺ -type base region 105 is selectively provided to partially cover the bottom surface of the trench 118. The second p ⁺ -type base region 105 is provided at a depth not reaching the n-type silicon carbide epitaxial layer 102. The second p ⁺ -type base region 105 and the first p ⁺ -type base region 104 may be formed simultaneously.

符号１０７～１１１、１１３、１１５は、それぞれｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッドである。ｎ⁺型炭化珪素基板１０１の裏面側には裏面電極１１４が設けられる。 The n ⁺ type silicon carbide substrate ¹⁰¹ has ^a back surface electrode 114 formed on a back surface thereof.

また、チャネル移動度を向上させるために、フッ酸（ＨＦ）洗浄、純水洗浄、犠牲酸化、プラズマエッチャー、ＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）、または、水素（Ｈ₂）雰囲気中で水素とＳｉＣとの反応により、表面領域を数ｎｍ～０．１μｍ程度エッチングすることにより、トレンチエッチング後の表面に残るパーティクルや酸化物系残さを除去することが公知である（例えば、下記特許文献１参照）。 Also, in order to improve channel mobility, it is known to remove particles and oxide-based residues remaining on the surface after trench etching by etching the surface region by approximately several nm to 0.1 μm using hydrofluoric acid ( _HF ) cleaning, pure water cleaning, sacrificial oxidation, a plasma etcher, CDE (Chemical Dry Etching), or a reaction between hydrogen and SiC in a hydrogen (H2) atmosphere (see, for example, Patent Document 1 below).

特開２００６－３５１７４４号公報JP 2006-351744 A

ここで、図１５に記載のトレンチゲート構造の炭化珪素半導体装置の製造方法は、ｎ⁺型炭化珪素基板１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３を順にエピタキシャル成長させ、イオン注入により、ｎ⁺型ソース領域１０７、ｐ⁺型コンタクト領域１０８を形成する。この後に、トレンチ１１８が形成される。 15, the method for manufacturing a silicon carbide semiconductor device having a trench gate structure includes epitaxially growing, in order, an n ^- type silicon carbide epitaxial layer 102, an n-type high concentration region 106 which is a current diffusion region, and a p-type silicon carbide epitaxial layer 103 on an n+ type silicon carbide substrate 101, and forming an n ⁺ type source region 107 and a p ⁺ type contact region 108 by ion implantation. Thereafter, a trench 118 is formed.

図１６は、従来の炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。まず、ドライエッチングによってｐ型炭化珪素エピタキシャル層１０３を貫通し、ｎ型高濃度領域１０６に達するトレンチ１１８を形成する（ステップＳ３１）。次に、トレンチ形成用のマスク酸化膜を除去する（ステップＳ３２）。次に、トレンチ１１８の角を丸めるため、トレンチ１１８に対して水素アニールを行う（ステップＳ３３）。 Figure 16 is a flow chart showing a conventional method for manufacturing a trench in a silicon carbide semiconductor device. First, a trench 118 is formed by dry etching, penetrating the p-type silicon carbide epitaxial layer 103 and reaching the n-type high concentration region 106 (step S31). Next, the mask oxide film used for trench formation is removed (step S32). Next, hydrogen annealing is performed on the trench 118 to round the corners of the trench 118 (step S33).

上述したように、従来の製造方法は、ｎ⁺型ソース領域１０７を形成した後にトレンチ１１８を形成している。このため、トレンチ１１８形成時のエッチング後の水素アニールで、ｎ⁺型ソース領域１０７の一部がトレンチ１１８の底方向（図１５のｚ軸の負方向）にたれていく。たれていったｎ⁺型ソース領域１０７の一部（以下、ソースだれと称する）がｎ型高濃度領域１０６に達すると、ドレイン領域とソース領域が短絡して、ドレイン領域とソース領域にリーク電流（以下、ＤＳリークと称する）が発生し、炭化珪素半導体装置の特性が悪化する。 As described above, in the conventional manufacturing method, trench 118 is formed after forming n ⁺ type source region 107. Therefore, a part of n ⁺ type source region 107 drips toward the bottom of trench 118 (negative direction of z axis in FIG. 15 ) during hydrogen annealing after etching in forming trench 118. When the dripped part of n ⁺ type source region 107 (hereinafter referred to as source drip) reaches n-type high concentration region 106, the drain region and the source region are short-circuited, and a leakage current (hereinafter referred to as DS leakage) occurs in the drain region and the source region, deteriorating the characteristics of the silicon carbide semiconductor device.

このため、ドライ酸化を行い（ステップＳ３４）、トレンチ１１８内に犠牲酸化膜を形成し、犠牲酸化膜を除去することで、ソースだれを除去している。ＤＳリークを抑制するため、犠牲酸化膜の膜厚は３０ｎｍ以上必要であり、従来は犠牲酸化膜の膜厚は６０ｎｍとしていた。次に、トレンチ１１８の底部および側壁に沿ってゲート絶縁膜１０９を形成する（ステップＳ３５）。次に、ゲート絶縁膜１０９上に、ゲート電極１１０を形成する（ステップＳ３６）。 For this reason, dry oxidation is performed (step S34), a sacrificial oxide film is formed in the trench 118, and the sacrificial oxide film is removed to remove source drips. To suppress DS leakage, the sacrificial oxide film must be at least 30 nm thick, and conventionally the thickness of the sacrificial oxide film was set to 60 nm. Next, a gate insulating film 109 is formed along the bottom and sidewalls of the trench 118 (step S35). Next, a gate electrode 110 is formed on the gate insulating film 109 (step S36).

このように、従来の製造方法では、ＤＳリークを抑制するため、犠牲酸化膜を形成していたが、犠牲酸化膜により、移動度が減少する。これは、犠牲酸化膜を形成する際に発生した炭素（Ｃ）がトレンチ１１８の側壁に残り、このＣ残渣により移動度が減少すると推定される。移動度は、半導体装置の各層で電子やホール等のキャリアの移動しやすさを表し、移動度が減少すると半導体装置の動作スピードが遅くなってしまう。図１７は、従来の炭化珪素半導体装置の犠牲酸化膜厚に対する移動度を示すグラフである。図１７において、横軸は犠牲酸化膜の膜厚を示し、単位はｎｍである。縦軸は移動度（μ_FE）を示し、単位はｃｍ²／Ｖｓである。図１７に示すように、犠牲酸化膜が厚くなるほど移動度は低下して、６０ｎｍの従来条件では、犠牲酸化膜を形成しない場合に比べて移動度が２０％程度減少している。 Thus, in the conventional manufacturing method, a sacrificial oxide film is formed to suppress DS leakage, but the mobility is reduced by the sacrificial oxide film. This is presumed to be because carbon (C) generated when forming the sacrificial oxide film remains on the sidewall of the trench 118, and the mobility is reduced by this C residue. Mobility represents the ease of movement of carriers such as electrons and holes in each layer of a semiconductor device, and if the mobility decreases, the operating speed of the semiconductor device becomes slow. FIG. 17 is a graph showing the mobility versus the sacrificial oxide film thickness of a conventional silicon carbide semiconductor device. In FIG. 17, the horizontal axis represents the film thickness of the sacrificial oxide film in nm. The vertical axis represents the mobility (μ _FE ) in cm ² /Vs. As shown in FIG. 17, the thicker the sacrificial oxide film, the lower the mobility, and under the conventional condition of 60 nm, the mobility is reduced by about 20% compared to when the sacrificial oxide film is not formed.

この発明は、上述した従来技術による問題点を解消するため、信頼性が低下することを抑制できる炭化珪素半導体装置の製造方法を提供することを目的とする。
In order to solve the above-mentioned problems associated with the conventional techniques, an object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of suppressing a decrease in reliability.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。ｎ型のソース領域及びｐ型のベース領域が炭化珪素半導体基体の第１主面側に設けられる炭化珪素半導体装置の製造方法であって、まず、前記炭化珪素半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁の隣の前記ソース領域及び前記ベース領域を３０ｎｍ以上、プラズマによる発生物でエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。
In order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a silicon carbide semiconductor device according to the present invention has the following features: A method for manufacturing a silicon carbide semiconductor device in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising the steps of: first forming at least one first trench on the first main surface side of the silicon carbide semiconductor substrate; and then etching the source region and the base region adjacent to a sidewall of the first trench by 30 nm or more with a product generated by plasma to form at least one second trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程との間に、犠牲酸化の工程を含まないことを特徴とする。
Moreover, the method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, it does not include a sacrificial oxidation step between the step of forming the first trench and the step of forming the second trench.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。ｎ型のソース領域及びｐ型のベース領域が炭化珪素半導体基体の第１主面側に設けられる炭化珪素半導体装置の製造方法であって、まず、前記炭化珪素半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁の隣の前記ソース領域及び前記ベース領域を３０ｎｍ以上、プラズマによる発生物でエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程との間に、犠牲酸化の工程を含まない。
In order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a silicon carbide semiconductor device according to the present invention has the following features. A method for manufacturing a silicon carbide semiconductor device in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising the steps of: first, forming at least one first trench on the first main surface side of the silicon carbide semiconductor substrate; next, etching the source region and the base region adjacent to a sidewall of the first trench by 30 nm or more with a plasma product to form at least one second trench; and no sacrificial oxidation step is included between the step of forming the first trench and the step of forming the second trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、ｍ面またはａ面の前記第１トレンチの側壁をエッチングすることを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention , in the step of forming the second trench, a sidewall of the first trench on an m-plane or an a-plane is etched.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程の前に、前記第１トレンチの形成用のマスクの少なくとも一部を除去する工程を含むことを特徴とする。Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, the method includes a step of removing at least a portion of a mask used for forming the first trench before the step of forming the second trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチの底部と接し、前記第２トレンチの幅よりも広いｐ型の底部半導体領域を形成する工程を更に含むことを特徴とする。
Moreover, the method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, it further includes a step of forming a p -type bottom semiconductor region in contact with a bottom of the second trench and wider than a width of the second trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１トレンチおよび前記第２トレンチの底部は、Ｓｉ面であることを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, bottoms of the first trench and the second trench are Si faces.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記エッチングとして等方性エッチングを行うことを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, in the step of forming the second trench, isotropic etching is performed as the etching.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記エッチングとして等方性ドライエッチングを行うことを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, in the step of forming the second trench, isotropic dry etching is performed as the etching.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記エッチングとしてＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）を行うことを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, in the step of forming the second trench, CDE (Chemical Dry Etching) is performed as the etching.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記第１トレンチの底部もエッチングして前記第２トレンチを形成し、前記第２トレンチの底部の隅が、前記第１トレンチよりも角張ることを特徴とする。
Furthermore, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, in the step of forming the second trench, a bottom of the first trench is also etched to form the second trench, and corners of the bottom of the second trench are more angular than those of the first trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチの側壁と底部とが接する隅の曲率半径は、前記第１トレンチの側壁と底部とが接する隅の曲率半径よりも小さいことを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, a radius of curvature of a corner where a sidewall and a bottom of the second trench meet is smaller than a radius of curvature of a corner where a sidewall and a bottom of the first trench meet.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。ｎ型のソース領域及びｐ型のベース領域が炭化珪素半導体基体の第１主面側に設けられる炭化珪素半導体装置の製造方法であって、まず、前記炭化珪素半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁および底部の前記炭化珪素半導体基体を３０ｎｍ以上、等方性ドライエッチングによりエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第２トレンチの底部の隅は、前記第１トレンチよりも角張っている。
In order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a silicon carbide semiconductor device according to the present invention has the following features. A method for manufacturing a silicon carbide semiconductor device in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising the steps of: first forming at least one first trench on the first main surface side of the silicon carbide semiconductor substrate; and then etching the silicon carbide semiconductor substrate at the sidewalls and bottom of the first trench by isotropic dry etching to a depth of 30 nm or more to form at least one second trench. The corners of the bottom of the second trench are more angular than those of the first trench.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。ｎ型のソース領域及びｐ型のベース領域が炭化珪素半導体基体の第１主面側に設けられる炭化珪素半導体装置の製造方法であって、まず、前記炭化珪素半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁および底部の前記炭化珪素半導体基体を３０ｎｍ以上、等方性ドライエッチングによりエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第２トレンチの側壁と底部とが接する隅の曲率半径は、前記第１トレンチの側壁と底部とが接する隅の曲率半径よりも小さい。
In order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a silicon carbide semiconductor device according to the present invention has the following features. A method for manufacturing a silicon carbide semiconductor device in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising the steps of: first forming at least one first trench on the first main surface side of the silicon carbide semiconductor substrate; next etching the silicon carbide semiconductor substrate on sidewalls and a bottom of the first trench by isotropic dry etching to a depth of 30 nm or more , thereby forming at least one second trench; a radius of curvature of a corner where a sidewall and a bottom of the second trench meet is smaller than a radius of curvature of a corner where a sidewall and a bottom of the first trench meet.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、エッチング量を２００ｎｍ以下とすることを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, in the step of forming the second trench, an etching amount is set to 200 nm or less.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程よりも前に、水素アニールを行う工程を含むことを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, the method further includes a step of performing hydrogen annealing prior to the step of forming the second trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチの少なくとも一部は、ゲートトレンチとなることを特徴とする。
In the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-mentioned invention, at least a portion of the second trench becomes a gate trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２トレンチの少なくとも一部は、ソースコンタクト用のトレンチとなることを特徴とする。
Moreover, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, at least a portion of the second trench serves as a source contact trench.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１トレンチおよび前記第２トレンチは、ストライプ状に形成されることを特徴とする。
In addition, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, the first trench and the second trench are formed in a stripe pattern.

本発明にかかる炭化珪素半導体装置の製造方法によれば、信頼性が低下することを抑制できるという効果を奏する。
Advantageous Effects of Invention According to the method for manufacturing a silicon carbide semiconductor device of the present invention, an effect is achieved in that a decrease in reliability can be suppressed.

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。1 is a cross-sectional view showing a structure of a silicon carbide semiconductor device according to an embodiment. 実施の形態にかかる炭化珪素半導体装置のトレンチの一例を示す断面図である。2 is a cross-sectional view showing an example of a trench in the silicon carbide semiconductor device according to the embodiment; 従来の炭化珪素半導体装置のトレンチの一例を示す断面図である。FIG. 1 is a cross-sectional view showing an example of a trench in a conventional silicon carbide semiconductor device. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。1A to 1C are cross-sectional views each showing a schematic state during manufacture of a silicon carbide semiconductor device according to an embodiment (part 1). 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。1A to 1C are cross-sectional views (part 2) illustrating schematic diagrams of a silicon carbide semiconductor device according to an embodiment during manufacture. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。11A to 11C are cross-sectional views each showing a schematic state during the manufacture of the silicon carbide semiconductor device according to the embodiment (part 3). 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。4 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。5 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。6 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。7 is a cross-sectional view illustrating a silicon carbide semiconductor device according to an embodiment during its manufacture; FIG. 実施の形態にかかる炭化珪素半導体装置のトレンチの形成方法を示すフローチャートである。2 is a flowchart showing a method of forming a trench in a silicon carbide semiconductor device according to an embodiment. 実施の形態にかかる炭化珪素半導体装置のトレンチの他の形成方法を示すフローチャートである。10 is a flowchart showing another method for forming a trench in a silicon carbide semiconductor device according to an embodiment. 実施の形態にかかる炭化珪素半導体装置のエッチング量に対する移動度を示すグラフである。1 is a graph showing mobility versus etching amount of a silicon carbide semiconductor device according to an embodiment. 実施の形態にかかる炭化珪素半導体装置のエッチング量に対するＤＳリーク発生率を示すグラフである。1 is a graph showing the DS leakage occurrence rate versus the amount of etching of the silicon carbide semiconductor device according to the embodiment. 従来の炭化珪素半導体装置の構造を示す断面図である。FIG. 1 is a cross-sectional view showing a structure of a conventional silicon carbide semiconductor device. 従来の炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。1 is a flowchart illustrating a conventional method for manufacturing a trench in a silicon carbide semiconductor device. 従来の炭化珪素半導体装置の犠牲酸化膜厚に対する移動度を示すグラフである。1 is a graph showing mobility versus sacrificial oxide film thickness in a conventional silicon carbide semiconductor device.

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、”－”はその直後の指数につくバーを意味しており、指数の前に”－”を付けることで負の指数をあらわしている。
A preferred embodiment of the method for manufacturing a silicon carbide semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, in a layer or region prefixed with n or p, electrons or holes are the majority carriers, respectively. In addition, + and - attached to n or p mean that the impurity concentration is higher and lower than that of a layer or region not prefixed with n or p, respectively. When the notations of n and p including + and - are the same, it indicates that the concentrations are close, but does not necessarily mean that the concentrations are the same. In the following description of the embodiment and the accompanying drawings, the same symbols are attached to similar configurations, and duplicated explanations are omitted. In addition, in this specification, in the notation of Miller indices, "-" means a bar attached to the index immediately after it, and adding "-" before an index represents a negative index.

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 (Embodiment)
The semiconductor device according to the present invention is configured using a wide band gap semiconductor. In the embodiment, a silicon carbide semiconductor device manufactured using, for example, silicon carbide (SiC) as a wide band gap semiconductor will be described using a MOSFET as an example. FIG. 1 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to the embodiment.

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１上にｎ型炭化珪素エピタキシャル層２、電流拡散領域であるｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３となる各炭化珪素層を順にエピタキシャル成長させてなる。 1, the silicon carbide semiconductor device according to the embodiment includes a MOS gate having a general trench gate structure on the front surface (surface on the p-type silicon carbide epitaxial layer 3 side) of a semiconductor substrate (hereinafter referred to as silicon carbide semiconductor substrate) made of silicon carbide. The silicon carbide semiconductor substrate (semiconductor chip) is formed by epitaxially growing each of silicon carbide layers, which become an n ^- type silicon carbide epitaxial layer 2, an n-type high concentration region 6 which is a current diffusion region, and a p-type silicon carbide epitaxial layer 3, in that order, on an n ⁺ type support substrate (hereinafter referred to as n+ type silicon carbide substrate) 1 made of silicon carbide.

ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ⁺型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。 An n ^{-type silicon carbide epitaxial layer (first semiconductor layer of first conductivity type) 2 is deposited on a first main surface (front surface), for example, a (0001) surface (Si surface) of an n +} type silicon carbide substrate (semiconductor substrate of first conductivity type) 1. The n ⁺ type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N). The n-type silicon carbide epitaxial layer 2 is a low-concentration n-type drift layer doped with, for example, nitrogen at an impurity concentration lower than that of the n ⁺ type silicon carbide substrate 1. An n-type high-concentration region 6 is formed on the surface of the n-type silicon carbide epitaxial layer 2 opposite to the n ⁺ type silicon carbide substrate 1 side. The n-type high-concentration region 6 is a high-concentration n-type drift layer doped with, for example, nitrogen at an impurity concentration lower than that of the n ⁺ type silicon carbide substrate 1 and higher than that of the n-type silicon carbide epitaxial layer 2. Hereinafter, n ⁺ type silicon carbide substrate 1, n type silicon carbide epitaxial layer 2, and p type silicon carbide epitaxial layer (second semiconductor layer of second conductivity type) 3 described below will be collectively referred to as a silicon carbide semiconductor base.

図１に示すように、ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。 1, a back surface electrode 14 is provided on a second main surface (back surface, i.e., the back surface of the silicon carbide semiconductor base) of the n ⁺ type silicon carbide substrate 1. The back surface electrode 14 constitutes a drain electrode. A drain electrode pad (not shown) is provided on the surface of the back surface electrode 14.

炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型高濃度領域６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。 A striped trench structure is formed on the first main surface side (p-type silicon carbide epitaxial layer 3 side) of the silicon carbide semiconductor base. Specifically, the trench 18 penetrates the p-type silicon carbide epitaxial layer 3 from the surface of the p-type silicon carbide epitaxial layer 3 opposite to the n ⁺ -type silicon carbide substrate 1 side (the first main surface side of the silicon carbide semiconductor base) to reach the n-type high concentration region 6. A gate insulating film 9 is formed on the bottom and side walls of the trench 18 along the inner wall of the trench 18, and a striped gate electrode 10 is formed inside the gate insulating film 9 in the trench 18. The gate electrode 10 is insulated from the n-type high concentration region 6 and the p-type silicon carbide epitaxial layer 3 by the gate insulating film 9. A part of the gate electrode 10 may protrude from the upper part of the trench 18 (the source electrode pad 15 side) to the source electrode pad 15 side.

ｎ型高濃度領域６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５が選択的に設けられている。第２ｐ⁺型ベース領域５はトレンチ１８の下に形成されており、第２ｐ⁺型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５は、例えばアルミニウム（Ａｌ）がドーピングされている。 A first p ⁺ type base region 4 and a second p ⁺ type base region 5 are selectively provided in a surface layer on the side opposite to the n ⁺ type silicon carbide substrate 1 side of the n-type high concentration region 6 (the first main surface side of the silicon carbide semiconductor base). The second p ⁺ type base region 5 is formed under the trench 18, and the width of the second p ⁺ type base region 5 is wider than the width of the trench 18. The first p ⁺ type base region 4 and the second p ⁺ type base region 5 are doped with, for example, aluminum (Al).

第１ｐ⁺型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ⁺型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ⁺型ベース領域４の一部は、第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ⁺型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ⁺型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ⁺型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。 A structure may be formed in which a part of the first p ⁺ type base region 4 is extended toward the trench 18 side and connected to the second p ⁺ type base region 5. In this case, a part of the first p ⁺ type base region 4 may have a planar layout in which the part of the first p ⁺ type base region 4 and the n- ^type high concentration region 6 are alternately arranged in a direction (hereinafter, referred to as a second direction) y perpendicular to the direction (hereinafter, referred to as a first direction) x in which the first p ^{+ type base region 4 and the second p + type base region 5 are arranged. For example, a structure in which a part of the first p +} type base region 4 extends toward the trench 18 on both sides of the first direction x and is connected to a part of the second p ⁺ type base region 5 may be periodically arranged in the second direction y. The reason for this is that holes generated when an avalanche breakdown occurs at the junction between the second p ⁺ type base region 5 and the n-type silicon carbide epitaxial layer 2 are efficiently evacuated to the source electrode 13, thereby reducing the burden on the gate insulating film 9 and improving reliability.

ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺型コンタクト領域８が選択的に設けられている。ｎ⁺型ソース領域７はトレンチ１８に接している。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ⁺型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。 A p-type silicon carbide epitaxial layer 3 is provided on the first main surface side of the n-type silicon carbide epitaxial layer 2. An n ⁺ -type source region (first semiconductor region of a first conductivity type) 7 and a p ⁺ -type contact region 8 are selectively provided on the first main surface side of the substrate inside the p-type silicon carbide epitaxial layer 3. The n ⁺ -type source region 7 is in contact with a trench 18. The n ⁺ -type source region 7 and the p ⁺ -type contact region 8 are in contact with each other. An n-type high concentration region 6 is provided in a region sandwiched between the first p ⁺ -type base region 4 and the second p ⁺ -type base region 5 in the surface layer on the first main surface side of the substrate of the n-type silicon carbide epitaxial layer 2, and in a region sandwiched between the p-type silicon carbide epitaxial layer 3 and the second p ⁺ -type base region 5.

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。 Although FIG. 1 shows only two trench MOS structures, many more trench MOS gate (metal-oxide-semiconductor insulated gate) structures may be arranged in parallel.

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。 The interlayer insulating film 11 is provided on the entire first main surface side of the silicon carbide semiconductor substrate so as to cover the gate electrode 10 embedded in the trench 18. The source electrode 13 is in contact with the n ⁺ type source region 7 and the p ⁺ type contact region 8 through a contact hole opened in the interlayer insulating film 11. The source electrode 13 is electrically insulated from the gate electrode 10 by the interlayer insulating film 11. A source electrode pad 15 is provided on the source electrode 13. For example, a barrier metal (not shown) for preventing diffusion of metal atoms from the source electrode 13 to the gate electrode 10 side may be provided between the source electrode 13 and the interlayer insulating film 11.

図２は、実施の形態にかかる炭化珪素半導体装置のトレンチの一例を示す断面図である。図３は、従来の炭化珪素半導体装置のトレンチの一例を示す断面図である。ここで、図２は、トレンチ１８形成後、水素アニールを行い、その後、等方性ドライエッチングによりトレンチ１８の側壁を４５ｎｍエッチングした時のトレンチの一例である。等方性ドライエッチングとして、今回は、ＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）を用いた。また、図３は、トレンチ１１８形成後、水素アニールを行い、ドライ酸化により犠牲酸化膜を形成し、エッチングにより犠牲酸化膜を除去した時のトレンチの一例である。 Figure 2 is a cross-sectional view showing an example of a trench in a silicon carbide semiconductor device according to an embodiment. Figure 3 is a cross-sectional view showing an example of a trench in a conventional silicon carbide semiconductor device. Here, Figure 2 shows an example of a trench when a trench 18 is formed, hydrogen annealing is performed, and then the sidewall of the trench 18 is etched by 45 nm by isotropic dry etching. This time, CDE (Chemical Dry Etching) was used as the isotropic dry etching. Also, Figure 3 shows an example of a trench when a trench 118 is formed, hydrogen annealing is performed, a sacrificial oxide film is formed by dry oxidation, and the sacrificial oxide film is removed by etching.

詳細は製造方法で説明するが、実施の形態の製造方法では、トレンチ１８形成後にＣＤＥを行っている。ＣＤＥは等方性エッチングであるため、実施の形態の炭化珪素半導体装置のトレンチ１８は、従来の炭化珪素半導体装置のトレンチ１１８に比べて、開口部の角が丸くなって、底部の隅が角張るようになる。トレンチ１８の開口部とは、ドライエッチングでトレンチ１８を形成した際に半導体層（図１では、ｎ⁺型ソース領域７）に開口している部分であり、開口部の角とは、開口部近傍の半導体層の角になっている部分である。具体的には、図２のＧ部である。また、トレンチ１８の底部とは、トレンチ１８の底の平らな部分であり、底部の隅とは、底部と側壁とが接する部分である。具体的には、図２のＣ部である。 Details will be described later in the manufacturing method, but in the manufacturing method of the embodiment, CDE is performed after the formation of the trench 18. Since CDE is isotropic etching, the trench 18 of the silicon carbide semiconductor device of the embodiment has rounded corners at the opening and angular bottom corners compared to the trench 118 of the conventional silicon carbide semiconductor device. The opening of the trench 18 is a portion that opens into the semiconductor layer (n ⁺ type source region 7 in FIG. 1) when the trench 18 is formed by dry etching, and the corner of the opening is a corner of the semiconductor layer near the opening. Specifically, it is the G part in FIG. 2. Moreover, the bottom of the trench 18 is a flat part of the bottom of the trench 18, and the corner of the bottom is a part where the bottom and the sidewall are in contact. Specifically, it is the C part in FIG. 2.

例えば、図２に示すように、実施の形態の一例のトレンチ１８の開口部の角の曲率半径（Ｒｇ）は０．４５μｍで、図３に示すように、従来の一例のトレンチ１１８の開口部の角の曲率半径（Ｒｇ’）は０．３μｍであり、実施の形態の一例のトレンチ１８は、従来の一例のトレンチ１１８より開口部の角が丸くなっている。また、図２に示すように、実施の形態の一例のトレンチ１８の底部の隅の曲率半径（Ｒｃ）は０．０３μｍで、図３に示すように、従来の一例のトレンチ１１８の底部の隅の曲率半径（Ｒｃ’）は０．２μｍで、実施の形態の一例のトレンチ１８は、従来の一例のトレンチ１１８より底部の隅が角張っている。 For example, as shown in FIG. 2, the radius of curvature (Rg) of the corner of the opening of the trench 18 of the embodiment is 0.45 μm, and as shown in FIG. 3, the radius of curvature (Rg') of the corner of the opening of the conventional trench 118 is 0.3 μm, so that the corner of the opening of the trench 18 of the embodiment is rounder than that of the conventional trench 118. Also, as shown in FIG. 2, the radius of curvature (Rc) of the bottom corner of the trench 18 of the embodiment is 0.03 μm, and as shown in FIG. 3, the radius of curvature (Rc') of the bottom corner of the conventional trench 118 is 0.2 μm, so that the corner of the bottom of the trench 18 of the embodiment is more angular than that of the conventional trench 118.

また、図２に示すように、実施の形態の一例のトレンチ１８のトレンチの底部の隅の曲率半径（Ｒｃ）に対するトレンチ１８の開口部の角の曲率半径（Ｒｇ）の比（Ｒｇ／Ｒｃ）は１５で、図３に示すように、従来の一例のトレンチ１１８のトレンチの底部の隅の曲率半径（Ｒｃ’）に対するトレンチ１１８の開口部の角の曲率半径（Ｒｇ’）の比（Ｒｇ’／Ｒｃ’）は１．５で、実施の形態の一例のトレンチ１８は、従来の一例のトレンチ１１８より曲率半径の比が大きくなっている。 As shown in FIG. 2, the ratio (Rg/Rc) of the radius of curvature (Rc) of the corner of the bottom of the trench 18 of the trench 18 to the radius of curvature (Rg) of the corner of the opening of the trench 18 is 15, and as shown in FIG. 3, the ratio (Rg'/Rc') of the radius of curvature (Rc') of the corner of the bottom of the trench 118 of the conventional trench 118 to the radius of curvature (Rg') of the corner of the opening of the trench 118 is 1.5, so that the trench 18 of the embodiment has a larger radius of curvature ratio than the conventional trench 118.

ここで、角の曲率半径とは、トレンチ１８の側壁と半導体層の表面との間の曲がっている部分における点での曲率半径であり、隅の曲率半径はトレンチ１８の側壁とトレンチ１８の底部との間の曲がっている部分における点での曲率半径である。ここで、図２のトレンチ１８は、トレンチ１８の側壁をＣＤＥで４５ｎｍエッチングした時のトレンチの一例であり、実施の形態のトレンチ１８は、従来のトレンチ１１８にＣＤＥを行った状態である。このため、実施の形態のトレンチ１８の開口部の角の曲率半径（Ｒｇ）およびトレンチ１８の底部の隅の曲率半径（Ｒｃ）はエッチング量によって異なる。実施の形態のトレンチ１８では、従来のトレンチ１１８より開口部の角が丸くなり、底部の隅が角張るため、実施の形態のトレンチ１８では、トレンチ１８の開口部の角の曲率半径（Ｒｇ）は０．３μｍより大きくなり、トレンチ１８の底部の隅の曲率半径（Ｒｃ）は０．２μｍより小さくなる。また、トレンチ１８のトレンチの底部の隅の曲率半径（Ｒｃ）に対するトレンチ１８の開口部の角の曲率半径（Ｒｇ）の比（Ｒｇ／Ｒｃ）は１．５より大きくなる。 Here, the radius of curvature of the corner is the radius of curvature at a point in the curved portion between the sidewall of the trench 18 and the surface of the semiconductor layer, and the radius of curvature of the corner is the radius of curvature at a point in the curved portion between the sidewall of the trench 18 and the bottom of the trench 18. Here, the trench 18 in FIG. 2 is an example of a trench when the sidewall of the trench 18 is etched 45 nm by CDE, and the trench 18 of the embodiment is a conventional trench 118 after CDE. Therefore, the radius of curvature (Rg) of the corner of the opening of the trench 18 of the embodiment and the radius of curvature (Rc) of the corner of the bottom of the trench 18 differ depending on the amount of etching. In the trench 18 of the embodiment, the corners of the opening are rounded and the corners of the bottom are angular compared to the conventional trench 118, so in the trench 18 of the embodiment, the radius of curvature (Rg) of the corners of the opening of the trench 18 is greater than 0.3 μm, and the radius of curvature (Rc) of the corners of the bottom of the trench 18 is less than 0.2 μm. In addition, the ratio (Rg/Rc) of the radius of curvature (Rg) of the corners of the opening of the trench 18 to the radius of curvature (Rc) of the corners of the bottom of the trench 18 is greater than 1.5.

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図４～図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 (Method of Manufacturing Silicon Carbide Semiconductor Device According to an Embodiment)
Next, a method for manufacturing a silicon carbide semiconductor device according to an embodiment will be described below. Figures 4 to 10 are cross-sectional views each showing a schematic state during the manufacturing process of a silicon carbide semiconductor device according to an embodiment.

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図４に示されている。 First, an n ⁺ type silicon carbide substrate 1 made of n type silicon carbide is prepared. Then, on the first main surface of this n ⁺ type silicon carbide substrate 1, a first n type silicon carbide epitaxial layer 2a made of silicon carbide is epitaxially grown to a thickness of, for example, about 30 μm while doping with n type impurities, for example, nitrogen atoms. This first n type silicon carbide epitaxial layer 2a becomes an n type silicon carbide epitaxial layer 2. The state up to this point is shown in FIG. 4.

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域４ａを形成する。下部第１ｐ⁺型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ⁺型ベース領域５を形成してもよい。隣り合う下部第１ｐ⁺型ベース領域４ａと第２ｐ⁺型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５の不純物濃度を例えば５×１０¹⁸／ｃｍ³程度に設定する。ここまでの状態が図５に示されている。 Next, an ion implantation mask having a predetermined opening is formed, for example, of an oxide film on the surface of the first n-type silicon carbide epitaxial layer 2a by photolithography. Then, p-type impurities such as aluminum are implanted into the opening of the oxide film to form a lower first p ⁺ type base region 4a having a depth of about 0.5 μm. A second p ⁺ type base region 5 that becomes the bottom of the trench 18 may be formed simultaneously with the lower first p ⁺ type base region 4a. The lower first p ⁺ type base region 4a and the second p ⁺ type base region 5 are formed so that the distance between the adjacent lower first p + type base region 4a and the second p + type base region 5 is about 1.5 μm. The impurity concentration of the lower first p ⁺ type base region 4a and the second p ⁺ type base region 5 is set to about 5×10 ¹⁸ /cm ³ , for example. The state up to this point is shown in FIG. 5.

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。 Next, a portion of the ion implantation mask is removed, and an n-type impurity such as nitrogen is ion-implanted into the opening to provide a lower n-type high concentration region 6a having a depth of, for example, about 0.5 μm in a portion of the surface region of the first n-type silicon carbide epitaxial layer 2a. The impurity concentration of the lower n-type high concentration region 6a is set to, for example, about 1× ¹⁰¹⁷ / ^cm3 .

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。 Next, a second n-type silicon carbide epitaxial layer 2b doped with an n-type impurity such as nitrogen is formed on the surface of the first n-type silicon carbide epitaxial layer 2a to a thickness of about 0.5 μm. The impurity concentration of the second n-type silicon carbide epitaxial layer 2b is set to about 3×10 ¹⁵ /cm ^3. Thereafter, the first n-type silicon carbide epitaxial layer 2a and the second n-type silicon carbide epitaxial layer 2b are combined to form the n-type silicon carbide epitaxial layer 2.

次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域４ｂを、下部第１ｐ⁺型ベース領域４ａに重なるように形成する。下部第１ｐ⁺型ベース領域４ａと上部第１ｐ⁺型ベース領域４ｂは連続した領域を形成し、第１ｐ⁺型ベース領域４となる。上部第１ｐ⁺型ベース領域４ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。 Next, an ion implantation mask having a predetermined opening is formed on the surface of the second n-type silicon carbide epitaxial layer 2b by photolithography, for example, with an oxide film. Then, p-type impurities such as aluminum are implanted into the opening of the oxide film to form an upper first p ⁺ type base region 4b with a depth of about 0.5 μm so as to overlap the lower first p ⁺ type base region 4a. The lower first p ⁺ type base region 4a and the upper first p ⁺ type base region 4b form a continuous region, which becomes the first p ⁺ type base region 4. The impurity concentration of the upper first p ⁺ type base region 4b is set to about 5×10 ¹⁸ /cm ³ , for example.

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図６に示されている。 Next, a part of the ion implantation mask is removed, and n-type impurities such as nitrogen are ion-implanted into the opening to provide an upper n-type high concentration region 6b having a depth of, for example, about 0.5 μm in a part of the surface region of the second silicon carbide epitaxial layer 2b. The impurity concentration of the upper n-type high concentration region 6b is set to, for example, about 1×10 ¹⁷ /cm ^3. The upper n-type high concentration region 6b and the lower n-type high concentration region 6a are formed so that at least a part of them are in contact with each other to form the n-type high concentration region 6. However, the n-type high concentration region 6 may or may not be formed over the entire surface of the substrate. The state up to this point is shown in FIG. 6.

次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図７に示されている。 Next, a p-type silicon carbide epitaxial layer 3 doped with a p-type impurity such as aluminum is formed to a thickness of about 1.3 μm on the surface of the n-type silicon carbide epitaxial layer 2. The impurity concentration of the p-type silicon carbide epitaxial layer 3 is set to about 4×10 ¹⁷ /cm ^3. The state up to this point is shown in FIG.

次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ⁺型ソース領域７を形成する。ｎ⁺型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺型コンタクト領域８を設ける。ｐ⁺型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図８に示されている。 Next, an ion implantation mask having a predetermined opening is formed, for example, of an oxide film, on the surface of the p-type silicon carbide epitaxial layer 3 and the exposed n-type silicon carbide epitaxial layer 2 by photolithography. An n-type impurity such as phosphorus (P) is ion-implanted into this opening to form an n ⁺ -type source region 7 in a part of the surface of the p-type silicon carbide epitaxial layer 3. The impurity concentration of the n ⁺ -type source region 7 is set to be higher than the impurity concentration of the p-type silicon carbide epitaxial layer 3. Next, the ion implantation mask used for forming the n ⁺ -type source region 7 is removed, and an ion implantation mask having a predetermined opening is formed in the same manner, and a p-type impurity such as aluminum is ion-implanted into a part of the surface of the p-type silicon carbide epitaxial layer 3 to provide a p ⁺ -type contact region 8. The impurity concentration of the p ⁺ -type contact region 8 is set to be higher than the impurity concentration of the p-type silicon carbide epitaxial layer 3. The state up to this point is shown in FIG. 8.

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域４、第２ｐ⁺型ベース領域５、ｎ型高濃度領域６、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。 Next, a heat treatment (annealing) is performed in an inert gas atmosphere at about 1700° C. to activate the first p ⁺ type base region 4, the second p ⁺ type base region 5, the n-type high concentration region 6, the n ⁺ type source region 7, and the p ⁺ type contact region 8. As described above, the ion implantation regions may be activated all at once by a single heat treatment, or the heat treatment may be performed each time an ion implantation is performed.

図１１は、実施の形態にかかる炭化珪素半導体装置のトレンチの形成方法を示すフローチャートである。実施の形態のトレンチは、以下のように形成される。まず、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６に達するトレンチ１８を形成する（ステップＳ１１）。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第２ｐ⁺型ベース領域５に達してもよい。次に、トレンチ形成用のマスク酸化膜を除去する（ステップＳ１２）。 11 is a flow chart showing a method for forming a trench in a silicon carbide semiconductor device according to an embodiment. The trench in the embodiment is formed as follows. First, a trench forming mask having a predetermined opening is formed, for example, of an oxide film on the surface of the p-type silicon carbide epitaxial layer 3 by photolithography. Next, a trench 18 is formed by dry etching, penetrating the p-type silicon carbide epitaxial layer 3 and reaching the n-type high concentration region 6 (step S11). The bottom of the trench 18 may reach the second p ⁺ -type base region 5 formed in the n-type silicon carbide epitaxial layer 2. Next, the mask oxide film for trench formation is removed (step S12).

次に、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを行う（ステップＳ１３）。水素アニールは、例えば、１５００℃で行う。次に、ソースだれを取り除くため、ＣＤＥを行う（ステップＳ１４）。ＣＤＥは例えば、代表的なフルオロカーボンガスである四フッ化炭素（ＣＦ₄）と酸素（Ｏ₂）とを４：１にした混合ガス雰囲気中で圧力を４０Ｐａにして、１５００Ｗの電力によるマイクロ波で加熱した。これにより、ＣＦ₄のプラズマで発生した反応性の高いフッ素（Ｆ）原子（Ｆラジカル）がＳｉと反応して蒸気圧の高い四フッ化ケイ素（ＳｉＦ₄）となり排気され，エッチングが可能となる。 Next, hydrogen annealing is performed to round the corners of the bottom of the trench 18 and the opening of the trench 18 (step S13). Hydrogen annealing is performed, for example, at 1500° C. Next, CDE is performed to remove source drips (step S14). For example, CDE is performed in a mixed gas atmosphere of carbon tetrafluoride (CF ₄ ), a typical fluorocarbon gas, and oxygen (O ₂ ), in a ratio of 4:1, with a pressure of 40 Pa and heating with microwaves at a power of 1500 W. As a result, highly reactive fluorine (F) atoms (F radicals) generated by the CF ₄ plasma react with Si to become silicon tetrafluoride (SiF ₄ ), which has a high vapor pressure, and is exhausted, making it possible to etch.

また、Ｃ面は酸化速度が速いため、トレンチ１８の底部は、Ｓｉ面であることが好ましい。また、トレンチ１８の側面はｍ面であることが好ましいが、ａ面でもかまわない。また、トレンチ１８は例えば、幅が０．８５μｍ程度で、深さが１．６２μｍ程度で、アスペクト比（深さ／幅）は、１～３であることが好ましい。 Since the C-plane has a fast oxidation rate, the bottom of trench 18 is preferably an Si-plane. The side of trench 18 is preferably an m-plane, but may be an a-plane. For example, trench 18 is preferably about 0.85 μm wide, about 1.62 μm deep, and has an aspect ratio (depth/width) of 1 to 3.

ここで、図１３は、実施の形態にかかる炭化珪素半導体装置のエッチング量に対する移動度を示すグラフである。図１３において、横軸はエッチング量を示し、単位はｎｍである。縦軸は移動度（μ_FE）を示し、単位はｃｍ²／Ｖｓである。図１３に示すように、ＣＤＥでエッチングした場合、エッチング量に関わらず、移動度は５７ｃｍ²／Ｖｓ以上であり、従来の６０ｎｍ程度の犠牲酸化膜を形成した場合の移動度５０ｃｍ²／Ｖｓより高く、従来よりも５～１０％程度向上している。このように、ＣＤＥではトレンチ１８の側壁のＣ残渣が抑制できるため、移動度の低下が抑制されている。また、従来の製造方法のドライ酸化膜形成、ドライ酸化膜削除の２工程を、実施の形態の製造方法では、ＣＤＥの１工程のみにすることができる。 Here, FIG. 13 is a graph showing mobility versus etching amount of the silicon carbide semiconductor device according to the embodiment. In FIG. 13, the horizontal axis shows the etching amount in nm. The vertical axis shows mobility (μ _FE ) in cm ² /Vs. As shown in FIG. 13, when etching is performed with CDE, the mobility is 57 cm ² /Vs or more regardless of the etching amount, which is higher than the mobility of 50 cm ² /Vs when a conventional sacrificial oxide film of about 60 nm is formed, and is improved by about 5 to 10% compared to the conventional case. In this way, CDE can suppress C residues on the sidewall of the trench 18, so that a decrease in mobility is suppressed. Moreover, the two steps of the conventional manufacturing method, that is, dry oxide film formation and dry oxide film removal, can be reduced to only one step of CDE in the manufacturing method of the embodiment.

また、図１４は、実施の形態にかかる炭化珪素半導体装置のエッチング量に対するＤＳリーク発生率を示すグラフである。図１４において、横軸はエッチング量を示し、単位はｎｍである。縦軸はＤＳリークが発生した割合を示し、単位は％である。図１４に示すように、ＣＤＥにより３０ｎｍ以上エッチングした場合、ＤＳリークが発生した割合が０％になり、トレンチ１８側壁のソースだれを取り除きＤＳリークを抑制できる。このため、ステップＳ１４のＣＤＥによるエッチング量は３０ｎｍ以上が好ましい。また、エッチング量が多すぎるとｎ⁺型ソース領域７がすべてエッチングされてしまうため、エッチング量はｎ⁺型ソース領域７の厚さ以下、例えば、２００ｎｍ以下が好ましい。 FIG. 14 is a graph showing the DS leakage occurrence rate with respect to the etching amount of the silicon carbide semiconductor device according to the embodiment. In FIG. 14, the horizontal axis shows the etching amount in nm. The vertical axis shows the rate of DS leakage occurrence in %. As shown in FIG. 14, when etching is performed by CDE to 30 nm or more, the rate of DS leakage occurrence becomes 0%, and the source drip on the side wall of the trench 18 can be removed and the DS leakage can be suppressed. For this reason, the etching amount by CDE in step S14 is preferably 30 nm or more. Furthermore, if the etching amount is too large, the n ⁺ type source region 7 is entirely etched, so the etching amount is preferably equal to or less than the thickness of the n ⁺ type source region 7, for example, equal to or less than 200 nm.

次に、炭化珪素半導体基体のおもて面に沿ってフィールド酸化膜を例えば、膜厚０．５μｍで堆積する（ステップＳ１５）。次に、素子構造が形成されオン状態のときに電流が流れる活性領域の周囲を囲んで耐圧を保持するエッジ終端領域の一部にフィールド酸化膜を残すようにエッチング除去する。ここまでの状態が図９に示されている。図９は活性領域の構造のみを示しているため、フィールド酸化膜は図示されていない。 Next, a field oxide film is deposited along the front surface of the silicon carbide semiconductor substrate to a thickness of, for example, 0.5 μm (step S15). Next, the field oxide film is etched away so as to remain in a portion of the edge termination region that surrounds the active region through which current flows when the element structure is formed and in the on-state and maintains the breakdown voltage. The state up to this point is shown in Figure 9. Since Figure 9 shows only the structure of the active region, the field oxide film is not shown.

次に、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する（ステップＳ１６）。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理で熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ＨＴＯのような堆積法によってゲート絶縁膜９を形成した場合は、リーク電流の低減および比誘電率の向上のために堆積後アニール（ＰＤＡ：ＰｏｓｔＤｅｐｏｓｉｔｉｏｎＡｎｎｅａｌ）を行ってもよい。 Next, a gate insulating film 9 is formed along the surfaces of the n ⁺ type source region 7 and the p ⁺ type contact region 8 and the bottom and sidewalls of the trench 18 (step S16). This gate insulating film 9 may be formed by thermal oxidation in an oxygen atmosphere at a temperature of about 1000° C. This gate insulating film 9 may also be formed by a method of deposition by chemical reaction such as high temperature oxidation (High Temperature Oxide: HTO). When the gate insulating film 9 is formed by a deposition method such as HTO, post deposition annealing (PDA) may be performed to reduce leakage current and improve the relative dielectric constant.

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する（ステップＳ１７）。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。これにより、図１１のフローチャートが終了し、実施の形態のトレンチが形成される。 Next, a polycrystalline silicon layer doped with, for example, phosphorus atoms is provided on the gate insulating film 9. This polycrystalline silicon layer may be formed so as to fill the trench 18. This polycrystalline silicon layer is patterned by photolithography and left inside the trench 18 to form the gate electrode 10 (step S17). A part of the gate electrode 10 may protrude outside the trench 18. This completes the flow chart of FIG. 11, and the trench of the embodiment is formed.

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を露出させたコンタクトホールを形成する。ここで、ゲート電極がストライプ状であるので、層間絶縁膜に設けられるコンタクトホールもやはりストライプ状となる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１０に示されている。 Next, for example, phosphorus glass is formed to a thickness of about 1 μm so as to cover the gate insulating film 9 and the gate electrode 10, forming the interlayer insulating film 11. Next, a barrier metal (not shown) made of titanium (Ti) or titanium nitride (TiN) may be formed so as to cover the interlayer insulating film 11. The interlayer insulating film 11 and the gate insulating film 9 are patterned by photolithography to form contact holes exposing the n ⁺ type source region 7 and the p ⁺ type contact region 8. Here, since the gate electrode is striped, the contact holes provided in the interlayer insulating film are also striped. Then, a heat treatment (reflow) is performed to flatten the interlayer insulating film 11. The state up to this point is shown in FIG. 10.

次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。 Next, a conductive film such as nickel (Ni) is provided in the contact hole and on the interlayer insulating film 11 to become the source electrode 13. This conductive film is patterned by photolithography to leave the source electrode 13 only in the contact hole.

次に、ｎ⁺型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８およびｎ⁺型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。 Next, a back surface electrode 14 made of nickel or the like is provided on the second main surface of the n ⁺ type silicon carbide semiconductor substrate 1. Thereafter, a heat treatment is performed in an inert gas atmosphere at about 1000° C. to form the n ⁺ type source region 7, the p ⁺ type contact region 8, and the source electrode 13 and the back surface electrode 14 which are in ohmic junction with the n ⁺ type silicon carbide semiconductor substrate 1.

次に、ｎ⁺炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。 Next, an aluminum film having a thickness of approximately 5 μm is deposited on the first main surface of n ⁺ silicon carbide semiconductor substrate 1 by sputtering, and the aluminum is removed by photolithography so as to cover source electrode 13 and interlayer insulating film 11, thereby forming source electrode pad 15.

次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。 Next, a drain electrode pad (not shown) is formed on the surface of the back electrode 14 by sequentially stacking, for example, titanium (Ti), nickel, and gold (Au). In this manner, the silicon carbide semiconductor device shown in FIG. 1 is completed.

ここで、図１２は、実施の形態にかかる炭化珪素半導体装置のトレンチの他の形成方法を示すフローチャートである。この方式では、図１１と同様に、ドライエッチングによってトレンチ１８を形成し（ステップＳ２１）、マスク酸化膜を除去し（ステップＳ２２）、水素アニールを行う（ステップＳ２３）。この後、フィールド酸化膜を堆積する（ステップＳ２４）してから、ＣＤＥを行う（ステップＳ２５）。 Here, FIG. 12 is a flow chart showing another method for forming a trench in a silicon carbide semiconductor device according to an embodiment. In this method, similar to FIG. 11, a trench 18 is formed by dry etching (step S21), the mask oxide film is removed (step S22), and hydrogen annealing is performed (step S23). After this, a field oxide film is deposited (step S24), and then CDE is performed (step S25).

この形成方式では、ＣＤＥを先に行う図１１の場合に比べて、ＣＤＥ直後のきれいな界面にゲート酸化膜を形成できる。一方、ＣＤＥを先に行う図１１の場合は、ＣＤＥによりフィールド酸化膜がエッチングされることがないという利点がある。この後、ゲート絶縁膜９を形成し（ステップＳ２６）、ゲート電極１０を形成する（ステップＳ２７）ことで、図１２のフローチャートが終了し、実施の形態のトレンチが形成される。 In this formation method, the gate oxide film can be formed at a clean interface immediately after CDE, as compared to the case of FIG. 11 where CDE is performed first. On the other hand, the case of FIG. 11 where CDE is performed first has the advantage that the field oxide film is not etched by CDE. After this, the gate insulating film 9 is formed (step S26), and the gate electrode 10 is formed (step S27), completing the flow chart of FIG. 12 and forming the trench of the embodiment.

以上、説明したように、実施の形態にかかる炭化珪素半導体装置の製造方法によれば、水素アニール後にＣＤＥを行っている。これにより、移動度の低下を抑制しつつトレンチ側壁のソースだれを取り除くことが可能になり、炭化珪素半導体装置のＤＳリークを抑制できる。このため、炭化珪素半導体装置の特性の劣化を抑制でき、信頼性が低下することを抑制できる。 As described above, according to the method for manufacturing a silicon carbide semiconductor device according to the embodiment, CDE is performed after hydrogen annealing. This makes it possible to remove source dripping on the trench sidewalls while suppressing a decrease in mobility, thereby suppressing DS leakage in the silicon carbide semiconductor device. This makes it possible to suppress deterioration of the characteristics of the silicon carbide semiconductor device and suppress a decrease in reliability.

以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。また、本発明は、ゲートトレンチ以外のトレンチにも適用可能である。例えば、ソースコンタクト用のトレンチでもメタルカバレッジのためラウンド化が必要なため、水素アニールを行う。ここでもＣＤＥを行うことによりソースだれを取り除くことができる。 In the above, the present invention has been described with reference to an example in which the main surface of a silicon carbide substrate made of silicon carbide is a (0001) surface and a MOS is constructed on the (0001) surface, but the present invention is not limited to this and various changes can be made to the wide band gap semiconductor, the surface orientation of the substrate main surface, etc. The present invention can also be applied to trenches other than gate trenches. For example, hydrogen annealing is performed on trenches for source contacts, which also need to be rounded for metal coverage. Here too, source dripping can be removed by performing CDE.

また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、トレンチ構造を有するＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 In addition, in the embodiments of the present invention, a trench-type MOSFET has been described as an example, but the present invention is not limited to this and can be applied to semiconductor devices of various configurations, such as MOS-type semiconductor devices such as IGBTs having a trench structure. In addition, in each of the above-mentioned embodiments, silicon carbide has been used as the wide band gap semiconductor, but the same effect can be obtained when a wide band gap semiconductor other than silicon carbide, such as gallium nitride (GaN), is used. In addition, in each embodiment, the first conductivity type is n-type and the second conductivity type is p-type, but the present invention is similarly valid even if the first conductivity type is p-type and the second conductivity type is n-type.

以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。 INDUSTRIAL APPLICABILITY As described above, the method for manufacturing a silicon carbide semiconductor device according to the present invention is useful for manufacturing high-voltage semiconductor devices used in power conversion devices and power supply devices for various industrial machines and the like.

１、１０１ｎ⁺型炭化珪素基板
２、１０２ｎ型炭化珪素エピタキシャル層
２ａ第１ｎ型炭化珪素エピタキシャル層
２ｂ第２ｎ型炭化珪素エピタキシャル層
３、１０３ｐ型炭化珪素エピタキシャル層
４、１０４第１ｐ⁺型ベース領域
４ａ下部第１ｐ⁺型ベース領域
４ｂ上部第１ｐ⁺型ベース領域
５、１０５第２ｐ⁺型ベース領域
６、１０６ｎ型高濃度領域
６ａ下部ｎ型高濃度領域
６ｂ上部ｎ型高濃度領域
７、１０７ｎ⁺型ソース領域
８、１０８ｐ⁺型コンタクト領域
９、１０９ゲート絶縁膜
１０、１１０ゲート電極
１１、１１１層間絶縁膜
１３、１１３ソース電極
１４、１１４裏面電極
１５、１１５ソース電極パッド
１８、１１８トレンチ REFERENCE SIGNS LIST 1, 101 n ⁺ type silicon carbide substrate 2, 102 n type silicon carbide epitaxial layer 2a first n type silicon carbide epitaxial layer 2b second n type silicon carbide epitaxial layer 3, 103 p type silicon carbide epitaxial layer 4, 104 first p ⁺ type base region 4a lower first p ⁺ type base region 4b upper first p ⁺ type base region 5, 105 second p ⁺ type base region 6, 106 n type high concentration region 6a lower n type high concentration region 6b upper n type high concentration region 7, 107 n ⁺ type source region 8, 108 p ⁺ type contact region 9, 109 gate insulating film 10, 110 gate electrode 11, 111 interlayer insulating film 13, 113 source electrode 14, 114 back electrode 15, 115 Source electrode pad 18, 118 Trench

Claims

A method for manufacturing a silicon carbide semiconductor device, in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising:
forming at least one first trench on a first main surface side of the silicon carbide semiconductor substrate;
etching at least 30 nm of the source and base regions adjacent the sidewalls of the first trench with a plasma product to form at least one second trench;
A method for manufacturing a silicon carbide semiconductor device comprising the steps of:

2 . The method for manufacturing a silicon carbide semiconductor device according to claim 1 , wherein a sacrificial oxidation step is not included between the step of forming the first trench and the step of forming the second trench.

A method for manufacturing a silicon carbide semiconductor device, in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising:
forming at least one first trench on a first main surface side of the silicon carbide semiconductor substrate;
and etching at least 30 nm of the source and base regions adjacent the sidewalls of the first trench with a plasma product to form at least one second trench;
4. A method for manufacturing a silicon carbide semiconductor device, comprising the steps of: forming a first trench and forming a second trench; and forming a second trench on the first insulating film.

4 . The method for manufacturing a silicon carbide semiconductor device according to claim 1 , wherein in the step of forming the second trench, a sidewall of the first trench on an m-plane or an a-plane is etched. 5 .

5. The method for manufacturing a silicon carbide semiconductor device according to claim 1, further comprising the step of removing at least a part of a mask used for forming the first trench before the step of forming the second trench.

6. The method for manufacturing a silicon carbide semiconductor device according to claim 1, further comprising the step of forming a p -type bottom semiconductor region in contact with a bottom of the second trench and wider than a width of the second trench.

7. The method for manufacturing a silicon carbide semiconductor device according to claim 1 , wherein bottoms of the first trench and the second trench are Si faces.

8. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the second trench, isotropic etching is performed as the etching.

8. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the second trench, isotropic dry etching is performed as the etching.

8. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the second trench, CDE (Chemical Dry Etching) is performed as the etching.

In the step of forming the second trench, the bottom of the first trench is also etched to form the second trench;
11. The method for manufacturing a silicon carbide semiconductor device according to claim 9, wherein a corner of a bottom of the second trench is more angular than a corner of a bottom of the first trench.

12. The method for manufacturing a silicon carbide semiconductor device according to claim 9, wherein a radius of curvature of a corner where a sidewall and a bottom of the second trench meet is smaller than a radius of curvature of a corner where a sidewall and a bottom of the first trench meet.

A method for manufacturing a silicon carbide semiconductor device, in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising:
forming at least one first trench on a first main surface side of the silicon carbide semiconductor substrate;
and etching the silicon carbide semiconductor substrate on the sidewalls and bottom of the first trench by 30 nm or more by isotropic dry etching to form at least one second trench;
a bottom corner of the second trench being sharper than a bottom corner of the first trench;

A method for manufacturing a silicon carbide semiconductor device, in which an n-type source region and a p-type base region are provided on a first main surface side of a silicon carbide semiconductor substrate, comprising:
forming at least one first trench on a first main surface side of the silicon carbide semiconductor substrate;
and etching the silicon carbide semiconductor substrate on the sidewalls and bottom of the first trench by 30 nm or more by isotropic dry etching to form at least one second trench;
a radius of curvature of a corner where a sidewall and a bottom of the second trench meet is smaller than a radius of curvature of a corner where a sidewall and a bottom of the first trench meet.

15. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the second trench, an etching amount is set to 200 nm or less.

16. The method for manufacturing a silicon carbide semiconductor device according to claim 1, further comprising the step of performing hydrogen annealing prior to the step of forming the second trench.

The method for manufacturing a silicon carbide semiconductor device according to claim 1 , wherein at least a portion of the second trench becomes a gate trench.

18. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein at least a portion of the second trench serves as a source contact trench.

19. The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the first trench and the second trench are formed in a stripe shape.