JP7462438B2 - Oxide semiconductor thin film, thin film transistor using the same, and sputtering target for forming them - Google Patents
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Description
本発明は、酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットに関する。 The present invention relates to an oxide semiconductor thin film, a thin film transistor using the same, and a sputtering target for forming them.
アモルファス酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有する。更に、アモルファス酸化物半導体は、光学バンドギャップが大きく、また、低温で成膜することができる。そのため、アモルファス酸化物半導体は、薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））を構成する酸化物半導体薄膜として、大型化、高解像度及び高速駆動が要求される次世代ディスプレイ、並びに耐熱性の低い樹脂基板等への適用が期待されている。 Amorphous oxide semiconductors have higher carrier mobility than general-purpose amorphous silicon. Furthermore, amorphous oxide semiconductors have a large optical band gap and can be formed into films at low temperatures. For this reason, amorphous oxide semiconductors are expected to be used as oxide semiconductor thin films that constitute thin film transistors (TFTs) in next-generation displays that require large size, high resolution, and high-speed operation, as well as in resin substrates with low heat resistance.
種々の酸化物半導体薄膜の中でも、例えば、特許文献１に開示されているように、インジウム、ガリウム、亜鉛及び酸素からなるＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）アモルファス酸化物半導体薄膜が広く知られている。 Among various oxide semiconductor thin films, for example, as disclosed in Patent Document 1, an amorphous oxide semiconductor thin film of In-Ga-Zn-O (IGZO) consisting of indium, gallium, zinc, and oxygen is widely known.
しかし、ＩＧＺＯアモルファス酸化物半導体薄膜を用いて作製した薄膜トランジスタの電界効果移動度では不十分であるのが現状である。
また、薄膜トランジスタのサイズに応じて適切にドレイン電流を制御する観点から、ディスプレイ等の実際のデバイスを設計する際に、薄膜トランジスタのチャネルサイズの変化に対するドレイン電流の変化の線形性が高いことが求められる。
更に、薄膜トランジスタを製造する際に、酸化物半導体薄膜がエッチング液に対して高い耐性を示すことも求められる。
However, the current situation is that the field effect mobility of thin film transistors fabricated using IGZO amorphous oxide semiconductor thin films is insufficient.
Furthermore, from the viewpoint of appropriately controlling the drain current according to the size of the thin-film transistor, when designing an actual device such as a display, high linearity in the change in drain current with respect to the change in the channel size of the thin-film transistor is required.
Furthermore, when manufacturing a thin film transistor, the oxide semiconductor thin film is also required to exhibit high resistance to an etching solution.
本発明は、このような状況を鑑みてなされたものであり、その目的は、高い電界効果移動度を有し、且つチャネルサイズの変化に対するドレイン電流の変化の線形性が高い薄膜トランジスタを作製することができると共に、耐エッチング性が高い酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットを提供することである。 The present invention has been made in view of these circumstances, and its purpose is to provide an oxide semiconductor thin film that is capable of producing a thin film transistor having high field effect mobility and high linearity of change in drain current with respect to change in channel size, and that is highly resistant to etching, a thin film transistor using the same, and a sputtering target for forming them.
本発明の態様１は、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５～６５原子％、Ｇａ含有量の割合が５～１６原子％、Ｚｎ含有量の割合が１０～４０原子％、Ｓｎ含有量の割合が３～１０原子％である、
酸化物半導体薄膜である。
Aspect 1 of the present invention is
Contains In, Ga, Zn, Sn, and O;
With respect to the total content of In, Ga, Zn and Sn, the In content is 45 to 65 atomic %, the Ga content is 5 to 16 atomic %, the Zn content is 10 to 40 atomic %, and the Sn content is 3 to 10 atomic %.
It is an oxide semiconductor thin film.
本発明の態様２は、Ｉｎ含有量の前記割合が５０～６０原子％である態様１に記載の酸化物半導体薄膜である。
本発明の態様３は、Ｓｎ含有量の前記割合が５～８原子％である態様１又は２に記載の酸化物半導体薄膜である。
Aspect 3 of the present invention is the oxide semiconductor thin film according to
本発明の態様４は、アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造である態様１～３のいずれかに記載の酸化物半導体薄膜である。 Aspect 4 of the present invention is an oxide semiconductor thin film according to any one of aspects 1 to 3, which has an amorphous structure or an amorphous structure in which at least a portion is crystallized.
本発明の態様５は、態様１～４のいずれかに記載の酸化物半導体薄膜を酸化物半導体層として含む薄膜トランジスタである。 A fifth aspect of the present invention is a thin-film transistor that includes the oxide semiconductor thin film according to any one of the first to fourth aspects as an oxide semiconductor layer.
本発明の態様６は、基板と、ゲート電極と、ゲート絶縁膜と、前記酸化物半導体層と、ソース・ドレイン電極と、保護膜とをこの順で含む態様５に記載の薄膜トランジスタである。 A sixth aspect of the present invention is a thin-film transistor according to the fifth aspect, which includes, in this order, a substrate, a gate electrode, a gate insulating film, the oxide semiconductor layer, source and drain electrodes, and a protective film.
本発明の態様７は、前記酸化物半導体層の直上にエッチストッパー層を含むエッチストップ型である態様５又は６に記載の薄膜トランジスタである。
本発明の態様８は、前記酸化物半導体層の直上にエッチストッパー層を含まないバックチャネルエッチ型である態様５又は６に記載の薄膜トランジスタである。
Aspect 8 of the present invention is a thin-film transistor according to
本発明の態様９は、態様１から４のいずれかに記載の酸化物半導体薄膜、又は態様５～８のいずれかに記載の薄膜トランジスタに含まれる前記酸化物半導体薄膜を形成するためのスパッタリングターゲットであって、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５～６５原子％、Ｇａ含有量の割合が５～１６原子％、Ｚｎ含有量の割合が１０～４０原子％、Ｓｎ含有量の割合が３～１０原子％である、
スパッタリングターゲットである。
A ninth aspect of the present invention is a sputtering target for forming the oxide semiconductor thin film according to any one of the first to fourth aspects or the oxide semiconductor thin film included in the thin film transistor according to any one of the fifth to eighth aspects, comprising:
Contains In, Ga, Zn, and Sn;
With respect to the total content of In, Ga, Zn and Sn, the In content is 45 to 65 atomic %, the Ga content is 5 to 16 atomic %, the Zn content is 10 to 40 atomic %, and the Sn content is 3 to 10 atomic %.
It is a sputtering target.
本発明の実施形態により、高い電界効果移動度を有し、且つチャネルサイズの変化に対するドレイン電流の変化の線形性が高い薄膜トランジスタを作製することができると共に、耐エッチング性が高い酸化物半導体薄膜及びそれを用いた薄膜トランジスタ、並びにそれらを形成するためのスパッタリングターゲットを提供することができる。 Embodiments of the present invention make it possible to fabricate thin-film transistors that have high field-effect mobility and high linearity in the change in drain current relative to the change in channel size, and also provide oxide semiconductor thin films with high etching resistance, thin-film transistors using the same, and sputtering targets for forming them.
本発明者らは、上述の課題を解決するために鋭意検討を行った。その結果、本発明者らは、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対する、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の割合がそれぞれ所定の範囲になるように酸化物半導体薄膜の組成を制御することにより、それを用いた薄膜トランジスタが高い電界効果移動度を有すると共に、薄膜トランジスタのチャネルサイズ（チャネル幅Ｗとチャネル長Ｌとの比、Ｗ／Ｌ）の変化に対するドレイン電流Ｉｄの変化の線形性（以下、「ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性」と呼ぶことがある）が高く、更に当該酸化物半導体薄膜が耐エッチング性に優れていることを見出し、本発明を完成した。
以下、本発明の実施形態に係る酸化物半導体薄膜及び薄膜トランジスタの詳細を説明する。
The present inventors have conducted extensive research to solve the above-mentioned problems. As a result, the present inventors have found that by controlling the composition of an oxide semiconductor thin film so that the ratios of the contents of In, Ga, Zn, and Sn to the total content of In, Ga, Zn, and Sn are each within a predetermined range, a thin film transistor using the oxide semiconductor thin film has high field-effect mobility, high linearity of change in drain current Id with respect to change in channel size (ratio of channel width W to channel length L, W/L) of the thin film transistor (hereinafter, may be referred to as "linearity of drain current Id and channel size W/L"), and further the oxide semiconductor thin film has excellent etching resistance, thereby completing the present invention.
Hereinafter, the oxide semiconductor thin film and the thin film transistor according to the embodiments of the present invention will be described in detail.
１．酸化物半導体薄膜（酸化物半導体層）、薄膜トランジスタ
本発明の実施形態に係る酸化物半導体薄膜は、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合（以下、「Ｉｎ原子数比」と呼ぶことがある）が４５～６５原子％、Ｇａ含有量の割合（以下、「Ｇａ原子数比」と呼ぶことがある）が５～１６原子％、Ｚｎ含有量の割合（以下、「Ｚｎ原子数比」と呼ぶことがある）が１０～４０原子％、Ｓｎ含有量の割合（以下、「Ｓｎ原子数比」と呼ぶことがある）が３～１０原子％である。
1. Oxide semiconductor thin film (oxide semiconductor layer), thin film transistor The oxide semiconductor thin film according to the embodiment of the present invention is
Contains In, Ga, Zn, Sn, and O;
With respect to the total contents of In, Ga, Zn, and Sn, the In content ratio (hereinafter may be referred to as the "In atomic ratio") is 45 to 65 atomic %, the Ga content ratio (hereinafter may be referred to as the "Ga atomic ratio") is 5 to 16 atomic %, the Zn content ratio (hereinafter may be referred to as the "Zn atomic ratio") is 10 to 40 atomic %, and the Sn content ratio (hereinafter may be referred to as the "Sn atomic ratio") is 3 to 10 atomic %.
本発明の実施形態に係る薄膜トランジスタは、本発明の実施形態に係る酸化物半導体薄膜を酸化物半導体層として含む。 The thin film transistor according to the embodiment of the present invention includes the oxide semiconductor thin film according to the embodiment of the present invention as an oxide semiconductor layer.
Ｉｎは導電性の向上に寄与する元素である。Ｉｎ原子数比が大きくなる程、酸化物半導体薄膜の導電性が向上するため、電界効果移動度が増加する。
上記作用を有効に発揮させるには、Ｉｎ原子数比は、４５原子％以上とする必要があり、好ましくは５０原子％以上である。但し、Ｉｎ原子数比が大き過ぎると、酸化物半導体薄膜の抵抗が低下して導電率が高くなり過ぎ、薄膜トランジスタとして動作しなくなる。そのため、Ｉｎ原子数比は、６５原子％以下とする必要があり、好ましくは６０原子％以下、より好ましくは５５原子％以下である。
In is an element that contributes to improving electrical conductivity. As the atomic ratio of In increases, the electrical conductivity of the oxide semiconductor thin film improves, and thus the field effect mobility increases.
In order to effectively exert the above-mentioned effect, the In atomic ratio needs to be 45 atomic % or more, and preferably 50 atomic % or more. However, if the In atomic ratio is too large, the resistance of the oxide semiconductor thin film decreases and the conductivity becomes too high, and the thin film transistor does not function. Therefore, the In atomic ratio needs to be 65 atomic % or less, and preferably 60 atomic % or less, and more preferably 55 atomic % or less.
Ｇａは酸素欠損の低減及びキャリア密度の制御に寄与する元素である。Ｇａ原子数比が大きくなる程、酸化物半導体薄膜の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。また、Ｇａは過酸化水素系のＣｕエッチング液によるエッチングを抑制する元素でもある。よって、Ｇａ原子数比が大きくなる程、ソース・ドレイン電極としてのＣｕ電極のエッチング加工に用いられる過酸化水素系エッチング液に対して選択比が大きくなり、ダメージを受け難くなる。
Ｇａ原子数比が５原子％未満であると、エッチング耐性が低下し、また、ストレス耐性が劣化するため、上記作用を有効に発揮させるには、Ｇａは５原子％以上とする必要がある。Ｇａ原子数比は、好ましくは８原子％以上、より好ましくは１０原子％以上である。但し、Ｇａ原子数比が大き過ぎると、酸化物半導体薄膜のキャリア密度が低くなり、移動度が低下する。また、酸化物半導体層を形成するためのスパッタリングターゲット材の電導度が低下し、直流放電が安定して持続することが困難となる。そのため、Ｇａ原子数比は、１６原子％以下とする必要があり、好ましくは１５原子％以下、より好ましくは１２原子％以下である。
Ga is an element that contributes to reducing oxygen vacancies and controlling carrier density. The larger the Ga atomic ratio, the more the electrical stability of the oxide semiconductor thin film improves, and the more effective it is in suppressing excess generation of carriers. Ga is also an element that suppresses etching with a hydrogen peroxide-based Cu etching solution. Therefore, the larger the Ga atomic ratio, the higher the selectivity to the hydrogen peroxide-based etching solution used in etching the Cu electrodes as source and drain electrodes, and the more unlikely it is to be damaged.
If the Ga atomic ratio is less than 5 atomic %, the etching resistance decreases and the stress resistance also deteriorates, so in order to effectively exert the above-mentioned action, Ga needs to be 5 atomic % or more. The Ga atomic ratio is preferably 8 atomic % or more, more preferably 10 atomic % or more. However, if the Ga atomic ratio is too large, the carrier density of the oxide semiconductor thin film decreases and the mobility decreases. In addition, the conductivity of the sputtering target material for forming the oxide semiconductor layer decreases, making it difficult to stably maintain the direct current discharge. Therefore, the Ga atomic ratio needs to be 16 atomic % or less, preferably 15 atomic % or less, more preferably 12 atomic % or less.
Ｚｎ原子数比が１０原子％未満であると、過水系やシュウ酸などに対するエッチングレートが低くなる。従って、Ｚｎ原子数比は、１０原子％以上とする必要があり、好ましくは２０原子％以上、より好ましくは３０原子％以上である。但し、Ｚｎ原子数比が大き過ぎると、酸化物半導体薄膜が結晶化する傾向がある。特にディスプレイ等の大面積での成膜が必要な分野では、部分的に結晶が形成されると、酸化物半導体薄膜の均一性が低下する要因になる。また、ソース・ドレイン電極用エッチング液に対する酸化物半導体薄膜の溶解性が高くなる結果、ウェットエッチング耐性が劣化し易くなる。また、Ｉｎ量が相対的に減少するため、電界効果移動度が低下し、あるいは、Ｇａが相対的に減少するため、酸化物半導体薄膜の電気的安定性が低下し易くなる。そのため、Ｚｎ原子数比は、４０原子％以下とする必要があり、好ましくは３５原子％以下である。 If the Zn atomic ratio is less than 10 atomic %, the etching rate for hydrogen peroxide or oxalic acid is low. Therefore, the Zn atomic ratio needs to be 10 atomic % or more, preferably 20 atomic % or more, more preferably 30 atomic % or more. However, if the Zn atomic ratio is too large, the oxide semiconductor thin film tends to crystallize. Particularly in fields where large-area film formation is required, such as displays, partial crystal formation can cause the uniformity of the oxide semiconductor thin film to decrease. In addition, the solubility of the oxide semiconductor thin film in the etching solution for source and drain electrodes increases, which makes the wet etching resistance more likely to deteriorate. In addition, the amount of In decreases relatively, so the field effect mobility decreases, or the amount of Ga decreases relatively, so the electrical stability of the oxide semiconductor thin film tends to decrease. Therefore, the Zn atomic ratio needs to be 40 atomic % or less, preferably 35 atomic % or less.
Ｓｎが添加された酸化物半導体は、水素拡散によってキャリア密度の増加が見られ、電界効果移動度が増加する。
上記作用を有効に発揮させるには、Ｓｎ原子数比は、３原子％以上とする必要があり、好ましくは５原子％以上、より好ましくは６原子％以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体薄膜の有機酸及び／又は無機酸のエッチング液に対する耐性が必要以上に高まり、酸化物半導体薄膜のエッチング加工が困難になる。また、Ｓｎ原子数比が大き過ぎると、水素拡散の影響を強く受けることで、チャネルサイズの変化に対するドレイン電流の変化の線形性が低下する恐れがある。そのため、Ｓｎ原子数比は、１０原子％以下とする必要があり、好ましくは８原子％以下、より好ましくは７原子％以下である。
In an oxide semiconductor to which Sn is added, an increase in carrier density due to hydrogen diffusion is observed, and the field effect mobility is increased.
In order to effectively exert the above-mentioned effect, the Sn atomic ratio needs to be 3 atomic % or more, preferably 5 atomic % or more, more preferably 6 atomic % or more. On the other hand, if the Sn atomic ratio is too large, the oxide semiconductor thin film becomes more resistant to an organic acid and/or inorganic acid etching solution than necessary, making etching of the oxide semiconductor thin film difficult. In addition, if the Sn atomic ratio is too large, the effect of hydrogen diffusion is strong, and the linearity of the change in drain current relative to the change in channel size may decrease. Therefore, the Sn atomic ratio needs to be 10 atomic % or less, preferably 8 atomic % or less, more preferably 7 atomic % or less.
本発明の１つの実施形態において、酸化物半導体薄膜は、Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、Ｏと、不可避的不純物とからなる。不可避的不純物は、原料、資材又は製造設備等の状況によって持ち込まれ得る。不可避的不純物としては、例えば、Ａｌ、Ｐｂ、Ｓｉ、Ｆｅ、Ｎｉ、Ｔｉ、Ｍｇ、Ｃｒ及びＺｒ等が挙げられる。不可避的不純物の含有量は、酸化物半導体薄膜の質量に対して、好ましくは１質量％以下、より好ましくは５００質量ｐｐｍ以下である。 In one embodiment of the present invention, the oxide semiconductor thin film is composed of In, Ga, Zn, Sn, O, and unavoidable impurities. The unavoidable impurities may be introduced due to the conditions of raw materials, materials, or manufacturing facilities. Examples of the unavoidable impurities include Al, Pb, Si, Fe, Ni, Ti, Mg, Cr, and Zr. The content of the unavoidable impurities is preferably 1 mass% or less, more preferably 500 mass ppm or less, relative to the mass of the oxide semiconductor thin film.
Ｓｎ含有量に対するＺｎ含有量の割合（Ｓｎ原子数比に対するＺｎ原子数比の割合）が、２．４超であることが好ましい。これにより、ドレイン電流ＩｄのチャネルサイズＷ／Ｌの線形性を高めることが容易となる。
また、Ｓｎ含有量に対するＺｎ含有量の割合を２．４超とすることにより、酸化物半導体薄膜の導電性を低い状態とすることがより容易となるため、後述する電流経路の変更又は実効的なチャネルサイズの変動を抑制することがより容易となる。
Ｓｎ含有量に対するＺｎ含有量の割合は、より好ましくは３．０以上、更に好ましくは４．０以上であり、より好ましくは７．０以下、更に好ましくは５．５以下である。
The ratio of the Zn content to the Sn content (the ratio of the Zn atomic ratio to the Sn atomic ratio) is preferably more than 2.4, which makes it easy to improve the linearity of the drain current Id with the channel size W/L.
Furthermore, by making the ratio of the Zn content to the Sn content greater than 2.4, it becomes easier to make the conductivity of the oxide semiconductor thin film low, and therefore it becomes easier to suppress a change in the current path or a fluctuation in the effective channel size, which will be described later.
The ratio of the Zn content to the Sn content is more preferably 3.0 or more, further preferably 4.0 or more, and more preferably 7.0 or less, further preferably 5.5 or less.
酸化物半導体薄膜は、アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造であることが好ましい。すなわち、酸化物半導体薄膜を形成する酸化物が、アモルファス、又は少なくとも一部が結晶化されたアモルファスであることが好ましい。 The oxide semiconductor thin film preferably has an amorphous structure or an amorphous structure that is at least partially crystallized. In other words, it is preferable that the oxide that forms the oxide semiconductor thin film is amorphous or an amorphous structure that is at least partially crystallized.
保護膜を形成する前、すなわち、酸化物半導体薄膜（酸化物半導体層）をスパッタ製膜し、更に熱処理を加えた後の酸化物半導体薄膜のシート抵抗は、好ましくは１．０×１０５Ω／□以下、より好ましくは５．０×１０４Ω／□以下である。このようなシート抵抗を有する酸化物半導体薄膜を酸化物半導体層として薄膜トランジスタに用いることにより、薄膜トランジスタの電界効果移動度をより容易に高めることができる。 The sheet resistance of the oxide semiconductor thin film before the protective film is formed, i.e., after the oxide semiconductor thin film (oxide semiconductor layer) is formed by sputtering and then heat-treated, is preferably 1.0× 10 Ω/□ or less, and more preferably 5.0× 10 Ω/□ or less. By using an oxide semiconductor thin film having such a sheet resistance as the oxide semiconductor layer in a thin film transistor, the field effect mobility of the thin film transistor can be more easily increased.
一般的なＩＧＺＯ酸化物半導体層のシート抵抗は、１．０×１０５Ω／□超の値を示すことが多い。このようなシート抵抗を有する酸化物半導体層を有する薄膜トランジスタの場合、保護膜を形成した後の酸化物半導体層のシート抵抗が増加する傾向が特に顕著である。これは、酸化物半導体層は一般的にバンドギャップを有しているが、酸化物半導体層上に保護膜を形成することにより、バンドベンディングが生じるためである。 The sheet resistance of a typical IGZO oxide semiconductor layer often exceeds 1.0×10 5 Ω/□. In the case of a thin film transistor having an oxide semiconductor layer with such a sheet resistance, the sheet resistance of the oxide semiconductor layer after the protective film is formed tends to increase significantly. This is because, although an oxide semiconductor layer generally has a band gap, band bending occurs when a protective film is formed on the oxide semiconductor layer.
保護膜形成後、ポストアニール処理を行う前の酸化物半導体層のシート抵抗Ｒｓｈは、保護膜形成後にポストアニール処理を行った後の酸化物半導体層のシート抵抗Ｒｓｈ’よりも低いことが好ましい。すなわち、Ｒｓｈ’／Ｒｓｈの値は、好ましくは１．０超、より好ましくは３．０以上である。
保護膜形成後のポストアニール処理において、ポストアニール処理を行う前後でのシート抵抗の変化は大きい方が好ましい。例えば、２９０℃でポストアニール処理を行った酸化物半導体層のシート抵抗と、２５０℃でポストアニール処理を行った場合の酸化物半導体層のシート抵抗との比較において、（２９０℃のポストアニール処理後の酸化物半導体層のシート抵抗）／（２５０℃のポストアニール処理後の酸化物半導体層のシート抵抗）は０．６未満又は１．６超であることが好ましい。
The sheet resistance Rsh of the oxide semiconductor layer before the post-annealing treatment after the protective film is formed is preferably lower than the sheet resistance Rsh' of the oxide semiconductor layer after the post-annealing treatment after the protective film is formed. That is, the value of Rsh'/Rsh is preferably more than 1.0, more preferably 3.0 or more.
In the post-annealing treatment after the formation of the protective film, it is preferable that the change in sheet resistance before and after the post-annealing treatment is large. For example, in comparison between the sheet resistance of the oxide semiconductor layer subjected to the post-annealing treatment at 290° C. and the sheet resistance of the oxide semiconductor layer subjected to the post-annealing treatment at 250° C., it is preferable that (sheet resistance of the oxide semiconductor layer after the post-annealing treatment at 290° C.)/(sheet resistance of the oxide semiconductor layer after the post-annealing treatment at 250° C.) is less than 0.6 or more than 1.6.
Ｒｓｈ’／Ｒｓｈ≦１．０、例えば、０．６≦（２９０℃のポストアニール処理後の酸化物半導体層のシート抵抗）／（２５０℃のポストアニール処理後の酸化物半導体層のシート抵抗）≦１．６）の場合、チャネル全体ではなく、チャネルの一部分で電流パスとなり得る抵抗値が低い領域が形成されていることが示されている。このような領域の存在は、薄膜トランジスタの電流経路が変化したか、あるいは、薄膜トランジスタの実効的なチャネルサイズが変化したことを示す。これは、例えばポストアニール処理によって、保護層を構成する、水素を多く含有するＳｉＮｘ層等から水素が多く酸化物半導体に注入され、注入された水素がドナーとして働くことにより、キャリアを増加させる等の電気的な影響を及ぼすことを意味する。 In the case of Rsh'/Rsh≦1.0, for example, 0.6≦(sheet resistance of oxide semiconductor layer after post-annealing at 290° C.)/(sheet resistance of oxide semiconductor layer after post-annealing at 250° C.)≦1.6), it is shown that a region with low resistance that can be a current path is formed not in the entire channel but in a part of the channel. The presence of such a region indicates that the current path of the thin film transistor has changed or the effective channel size of the thin film transistor has changed. This means that, for example, a large amount of hydrogen is injected into the oxide semiconductor from a SiN x layer or the like that constitutes the protective layer and contains a large amount of hydrogen, and the injected hydrogen acts as a donor, thereby exerting an electrical effect such as increasing carriers.
これに対して、ポストアニール処理によって酸化物半導体層のシート抵抗が高くなる、すなわち、Ｒｓｈ’／Ｒｓｈ＞１．０となることは、２水準のポストアニール温度でのシート抵抗の差が大きくなる、例えば、（２９０℃のポストアニール処理後の酸化物半導体層のシート抵抗）／（２５０℃のポストアニール処理後の酸化物半導体層のシート抵抗）が０．６未満又は１．６超であることに相当する。この場合、上記のような電気的な影響を及ぼさない（あるいは、及ぼし難い）ため、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性を確保することがより容易になる。 In contrast, the sheet resistance of the oxide semiconductor layer increases as a result of the post-annealing treatment, i.e., Rsh'/Rsh>1.0, which corresponds to a large difference in sheet resistance at two levels of post-annealing temperature, for example, (sheet resistance of the oxide semiconductor layer after post-annealing treatment at 290°C)/(sheet resistance of the oxide semiconductor layer after post-annealing treatment at 250°C) being less than 0.6 or more than 1.6. In this case, since there is no (or is unlikely to be) any electrical effect as described above, it becomes easier to ensure linearity between the drain current Id and the channel size W/L.
また、ポストアニール処理によって酸化物半導体薄膜のＯＨ基が増加すると、チャネル層の酸素関連欠陥及び／又は不安定な水素関連欠陥が効果的に抑制され、安定なメタル－酸素の結合を形成することができるため、高い電界効果移動度を確保することがより容易となり、更に、光ストレス耐性のようなストレス耐性が向上し易くなる。とりわけ、バックチャネル側でこのような効果が促進され、酸化物半導体薄膜のキャリア密度の上昇を抑えながら、高い電界効果移動度と高いストレス耐性との両方を満足することがより容易となる。
ポストアニール処理前の酸素関連欠陥等の有無にも依存するが、保護膜形成後、ポストアニール処理を行う前の酸化物半導体層のキャリア密度Ｄに対するポストアニール処理を行った後の酸化物半導体層のキャリア密度Ｄ’の比（Ｄ’／Ｄ）は、好ましくは１．５以下、より好ましくは１．０以下である。例えば、ポストアニール処理後の酸化物半導体薄膜のキャリア密度は、好ましくは１×１０１９／ｃｍ３未満であり、より高い電界効果移動度を得る観点から、より好ましくは５×１０１６／ｃｍ３以上である。
In addition, when the OH groups in the oxide semiconductor thin film are increased by the post-annealing treatment, oxygen-related defects and/or unstable hydrogen-related defects in the channel layer are effectively suppressed, and stable metal-oxygen bonds can be formed, making it easier to ensure high field-effect mobility and furthermore, making it easier to improve stress resistance such as light stress resistance. In particular, such effects are promoted on the back channel side, making it easier to satisfy both high field-effect mobility and high stress resistance while suppressing an increase in carrier density in the oxide semiconductor thin film.
Although it depends on the presence or absence of oxygen-related defects and the like before the post-annealing treatment, the ratio (D'/D) of the carrier density D' of the oxide semiconductor layer after the post-annealing treatment to the carrier density D of the oxide semiconductor layer before the post-annealing treatment after the formation of the protective film is preferably 1.5 or less, and more preferably 1.0 or less. For example, the carrier density of the oxide semiconductor thin film after the post-annealing treatment is preferably less than 1×10 19 /cm 3 , and from the viewpoint of obtaining a higher field-effect mobility, is more preferably 5×10 16 /cm 3 or more.
本発明の実施形態に係る薄膜トランジスタは、トップゲート型又はボトムゲート型であってよい。本発明の実施形態に係る薄膜トランジスタは、ボトムゲート型である場合、トップゲート型である場合に比べて製造プロセスが短いため、好ましい。 The thin film transistor according to the embodiment of the present invention may be a top-gate type or a bottom-gate type. The thin film transistor according to the embodiment of the present invention is preferably a bottom-gate type because the manufacturing process is shorter than that of a top-gate type.
本発明の実施形態に係る薄膜トランジスタは、ボトムゲート型である場合、基板と、ゲート電極と、ゲート絶縁膜と、本発明の実施形態に係る酸化物半導体層と、ソース・ドレイン電極と、保護膜とをこの順で含んでよい。 When the thin film transistor according to the embodiment of the present invention is a bottom gate type, it may include, in this order, a substrate, a gate electrode, a gate insulating film, an oxide semiconductor layer according to the embodiment of the present invention, source/drain electrodes, and a protective film.
本発明の実施形態に係る薄膜トランジスタは、ボトムゲート型である場合、酸化物半導体層の直上に、エッチストッパー層を含むエッチストップ型、又はエッチストッパー層を含まないバックチャネルエッチ型のどちらの形態であってもよい。エッチストッパー層を含むエッチストップ型は、酸化物半導体層のバックチャネルのダメージが少ないため、酸化物半導体層のシート抵抗の制御性の点からより好ましい。 When the thin film transistor according to the embodiment of the present invention is a bottom gate type, it may be either an etch stop type including an etch stopper layer directly on the oxide semiconductor layer, or a back channel etch type including no etch stopper layer. The etch stop type including an etch stopper layer is more preferable in terms of controllability of the sheet resistance of the oxide semiconductor layer, since it causes less damage to the back channel of the oxide semiconductor layer.
保護膜は、１層で構成された単層膜であってよく、２層以上で構成された積層膜であってもよい。例えば、保護膜がシリコン窒化膜（ＳｉＮｘ）のみからなる単層である場合、ＳｉＮｘ膜中の水素含有量が多いことがあり、水素が酸化物半導体層に容易に拡散してドナーとして働き、シート抵抗が低下する方向に変動することがある。このようなシート抵抗の低下をより抑制し、酸化物半導体層のシート抵抗の制御性をより高めるため、保護膜は積層膜であることが好ましい。 The protective film may be a single layer film composed of one layer, or may be a laminated film composed of two or more layers. For example, when the protective film is a single layer composed of only a silicon nitride film (SiN x ), the hydrogen content in the SiN x film may be high, and hydrogen may easily diffuse into the oxide semiconductor layer and act as a donor, causing the sheet resistance to fluctuate in the direction of decreasing. In order to further suppress such a decrease in sheet resistance and further increase the controllability of the sheet resistance of the oxide semiconductor layer, it is preferable that the protective film is a laminated film.
保護膜としては、シリコン酸化膜（ＳｉＯｘ膜）、ＳｉＮｘ膜、Ａｌ２Ｏ３及びＹ２Ｏ３等の酸化物、並びにこれらの積層膜等が挙げられる。保護膜が積層膜である場合には、第１層目の膜の成分と第２層目以降の膜の成分とが異なることが好ましい。ＳｉＮｘ膜は、酸化物半導体層のシート抵抗を一定範囲内でより制御し易くなる。そのため、保護膜は、単相である場合、ＳｉＮｘ膜であることが好ましく、積層膜である場合、ＳｉＮｘ膜を含むことが好ましい。 Examples of the protective film include a silicon oxide film (SiO x film), a SiN x film, oxides such as Al 2 O 3 and Y 2 O 3 , and laminated films thereof. When the protective film is a laminated film, it is preferable that the composition of the first layer film is different from the composition of the second layer and subsequent layers. The SiN x film makes it easier to control the sheet resistance of the oxide semiconductor layer within a certain range. Therefore, when the protective film is a single phase, it is preferable that the protective film is a SiN x film, and when it is a laminated film, it is preferable that the protective film includes a SiN x film.
保護膜の厚さ（保護膜が積層膜である場合、保護膜の厚さは積層膜を構成する膜の合計の厚さ）は、好ましくは１００ｎｍ以上、より好ましくは２５０ｎｍ以上であり、好ましくは１０μｍ以下、より好ましくは１μｍ以下である。保護膜の厚さは、光学測定、段差測定又はＳＥＭ観察により測定することができる。 The thickness of the protective film (if the protective film is a laminated film, the thickness of the protective film is the total thickness of the films constituting the laminated film) is preferably 100 nm or more, more preferably 250 nm or more, and preferably 10 μm or less, more preferably 1 μm or less. The thickness of the protective film can be measured by optical measurement, step measurement, or SEM observation.
その他、本発明の実施形態に係る薄膜トランジスタにおいて、基板、ゲート電極、ゲート絶縁膜及びソース・ドレイン電極は、通常用いられているものを使用することができる。例えば、基板として、ガラス等の透明基板、Ｓｉ基板、ステンレス等の薄い金属板、及びＰＥＴフィルム等の樹脂基板等が挙げられる。基板の厚みは、加工性の点から、好ましくは０．３ｍｍ以上であり、好ましくは１．０ｍｍ以下である。例えば、ゲート電極及びソース・ドレイン電極として、Ａｌ合金、及びＡｌ合金上にＭｏ、Ｃｕ若しくはＴｉ等の薄膜又は合金膜が形成されたもの等を用いることができる。ゲート電極及びソース・ドレイン電極の厚さは特に限定されないが、電気抵抗の観点から、ゲート電極の厚さは、好ましくは１００ｎｍ以上であり、好ましくは５００ｎｍ以下であり、ソース・ドレイン電極の厚さは、好ましくは１００ｎｍ以上であり、好ましくは４００ｎｍ以下である。 In addition, in the thin film transistor according to the embodiment of the present invention, the substrate, gate electrode, gate insulating film, and source/drain electrodes may be those that are commonly used. For example, the substrate may be a transparent substrate such as glass, a Si substrate, a thin metal plate such as stainless steel, or a resin substrate such as a PET film. From the viewpoint of processability, the thickness of the substrate is preferably 0.3 mm or more and preferably 1.0 mm or less. For example, the gate electrode and the source/drain electrodes may be an Al alloy, or an Al alloy on which a thin film or alloy film such as Mo, Cu, or Ti is formed. The thicknesses of the gate electrode and the source/drain electrodes are not particularly limited, but from the viewpoint of electrical resistance, the thickness of the gate electrode is preferably 100 nm or more and preferably 500 nm or less, and the thickness of the source/drain electrodes is preferably 100 nm or more and preferably 400 nm or less.
ゲート絶縁膜は、１層で構成された単層膜であってよく、２層以上で構成された積層膜であってもよく、従来から一般的に用いられるものを使用することができる。例えばＳｉＯｘ膜、ＳｉＮｘ膜、Ａｌ２Ｏ３及びＹ２Ｏ３等の酸化物、並びにこれらの積層膜等が挙げられる。ゲート絶縁膜が積層膜である場合には、第１層目の膜の成分と第２層目以降の膜の成分とが異なることが好ましい。ゲート絶縁膜の厚さ（ゲート絶縁膜が積層膜である場合、ゲート絶縁膜の厚さは積層膜を構成する膜の合計の厚さ）は、薄膜トランジスタの静電容量の点から、好ましくは５０ｎｍ以上であり、好ましくは３００ｎｍ以下である。 The gate insulating film may be a single layer film composed of one layer, or may be a laminated film composed of two or more layers, and can be a conventionally commonly used one. For example, SiO x film, SiN x film, oxides such as Al 2 O 3 and Y 2 O 3 , and laminated films thereof can be mentioned. When the gate insulating film is a laminated film, it is preferable that the composition of the first layer film is different from the composition of the second layer and subsequent layers. The thickness of the gate insulating film (when the gate insulating film is a laminated film, the thickness of the gate insulating film is the total thickness of the films constituting the laminated film) is preferably 50 nm or more, and preferably 300 nm or less, from the viewpoint of the capacitance of the thin film transistor.
２．酸化物半導体薄膜（酸化物半導体層）及び薄膜トランジスタの製造方法
本発明の実施形態に係る酸化物半導体薄膜（酸化物半導体層）は、その製造方法は特に限定されず、従来と同様の方法及び条件で製造することができ、例えば、スパッタリング法等により製造することができる。
2. Method for Producing Oxide Semiconductor Thin Film (Oxide Semiconductor Layer) and Thin Film Transistor The method for producing the oxide semiconductor thin film (oxide semiconductor layer) according to the embodiment of the present invention is not particularly limited, and the oxide semiconductor thin film (oxide semiconductor layer) can be produced by the same method and conditions as conventional methods, for example, by a sputtering method or the like.
本発明の実施形態に係る薄膜トランジスタの製造方法は特に限定されず、トップゲート型又はボトムゲート型等の薄膜トランジスタの構成に応じて、適切な製造方法を選択してよい。また、ボトムゲート型の薄膜トランジスタを製造する場合、従来と同様の方法及び条件で、エッチストップ型及びバックチャネルエッチ型の薄膜トランジスタを製造することができる。ボトムゲート型の薄膜トランジスタの製造方法の一例を以下に説明する。 The method for manufacturing the thin film transistor according to the embodiment of the present invention is not particularly limited, and an appropriate manufacturing method may be selected depending on the configuration of the thin film transistor, such as a top gate type or a bottom gate type. In addition, when manufacturing a bottom gate type thin film transistor, an etch stop type and a back channel etch type thin film transistor can be manufactured by the same method and conditions as conventional methods. An example of a method for manufacturing a bottom gate type thin film transistor is described below.
基板上にスパッタリング法等によりゲート電極を形成し、パターニングを行った後、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によりゲート絶縁膜を成膜する。パターニングは通常の方法で行うことができる。また、ゲート絶縁膜の成膜において加熱される。次いで、スパッタリング法等により酸化物半導体層を成膜し、パターニングを行う。その後、プレアニール処理を行い、必要に応じてエッチストッパー層の成膜及びパターニングを行う。
続いてスパッタリング法等によりソース・ドレイン電極を形成してパターニングを行った後、ＣＶＤ法等により保護膜を成膜する。保護膜の成膜においても加熱がなされる。ＣＶＤ法により保護膜を形成する場合、成膜時間を調整することにより、膜厚を変えることができる。バックチャネルエッチ型の場合には、回復アニールを行った後、再度保護膜の成膜を行う。その後、コンタクトホールのエッチングを行い、ポストアニール処理（熱処理）をすることで薄膜トランジスタを得ることができる。
A gate electrode is formed on a substrate by a sputtering method or the like, and then patterned, and a gate insulating film is formed by a CVD method or the like. The patterning can be performed by a normal method. Heating is also performed during the formation of the gate insulating film. Next, an oxide semiconductor layer is formed by a sputtering method or the like, and patterned. Thereafter, a pre-annealing treatment is performed, and an etch stopper layer is formed and patterned as necessary.
Next, source and drain electrodes are formed and patterned by sputtering or the like, and then a protective film is formed by CVD or the like. Heating is also performed during the formation of the protective film. When the protective film is formed by CVD, the film thickness can be changed by adjusting the film formation time. In the case of a back channel etch type, recovery annealing is performed, and then the protective film is formed again. Thereafter, the contact holes are etched, and a post-annealing process (heat treatment) is performed to obtain a thin film transistor.
酸化物半導体薄膜を、アモルファス構造、又は少なくとも一部が結晶化されたアモルファス構造とする場合、例えば、ガス圧を１～５ｍＴｏｒｒの範囲に制御してスパッタリング法で酸化物半導体薄膜を形成すると共に、保護膜を形成した後、２００℃以上の温度で熱処理してよい。 When the oxide semiconductor thin film is to have an amorphous structure or an amorphous structure in which at least a portion is crystallized, for example, the gas pressure may be controlled to the range of 1 to 5 mTorr to form the oxide semiconductor thin film by sputtering, and after forming a protective film, the thin film may be heat-treated at a temperature of 200°C or higher.
３．スパッタリングターゲット
上述のように、本発明の実施形態に係る酸化物半導体薄膜（酸化物半導体層）は、その製造方法は特に限定されないが、スパッタリング法により製造する場合、酸化物半導体薄膜（酸化物半導体層）と同じ金属元素を同じ原子数比で含む、本発明の実施形態に係るスパッタリングターゲットを用いることが好ましい。これにより、スパッタリングターゲットと酸化物半導体薄膜（酸化物半導体層）との間の組成のズレが少なく、所望の成分組成の酸化物半導体薄膜（酸化物半導体層）を形成することができる。
3. Sputtering Target As described above, the oxide semiconductor thin film (oxide semiconductor layer) according to the embodiment of the present invention is not particularly limited in its manufacturing method, but when it is manufactured by a sputtering method, it is preferable to use the sputtering target according to the embodiment of the present invention, which contains the same metal elements as the oxide semiconductor thin film (oxide semiconductor layer) in the same atomic ratio. This reduces the deviation in composition between the sputtering target and the oxide semiconductor thin film (oxide semiconductor layer), and makes it possible to form an oxide semiconductor thin film (oxide semiconductor layer) with a desired component composition.
具体的には、本発明の実施形態に係るスパッタリングターゲットは、本発明の実施形態に係る酸化物半導体薄膜、又は本発明の実施形態に係る薄膜トランジスタに含まれる酸化物半導体薄膜を形成するためのスパッタリングターゲットであり、
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５～６５原子％、Ｇａ含有量の割合が５～１６原子％、Ｚｎ含有量の割合が１０～４０原子％、Ｓｎ含有量の割合が３～１０原子％である。
Specifically, the sputtering target according to the embodiment of the present invention is a sputtering target for forming the oxide semiconductor thin film according to the embodiment of the present invention or the oxide semiconductor thin film included in the thin film transistor according to the embodiment of the present invention,
Contains In, Ga, Zn, and Sn;
With respect to the total content of In, Ga, Zn and Sn, the In content is 45 to 65 atomic %, the Ga content is 5 to 16 atomic %, the Zn content is 10 to 40 atomic %, and the Sn content is 3 to 10 atomic %.
本実施形態のスパッタリングターゲットにおいて、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの原子数比、並びにＳｎ含有量に対するＺｎ含有量の割合（Ｓｎ原子数比に対するＺｎ原子数比の割合）は、所望の特性を有する酸化物半導体薄膜（酸化物半導体層）が得られるように、酸化物半導体薄膜（酸化物半導体層）について上述したものと同じ範囲で好ましく制御してよい。 In the sputtering target of this embodiment, the atomic ratios of In, Ga, Zn, and Sn, and the ratio of the Zn content to the Sn content (the ratio of the Zn atomic ratio to the Sn atomic ratio) may be preferably controlled within the same ranges as those described above for the oxide semiconductor thin film (oxide semiconductor layer) so as to obtain an oxide semiconductor thin film (oxide semiconductor layer) having the desired characteristics.
本発明の１つの実施形態において、スパッタリングターゲットは、Ｉｎと、Ｇａと、Ｚｎと、Ｓｎと、不可避的不純物とからなる。不可避的不純物は、原料、資材又は製造設備等の状況によって持ち込まれ得る。不可避的不純物としては、例えば、Ａｌ、Ｐｂ、Ｓｉ、Ｆｅ、Ｎｉ、Ｔｉ、Ｍｇ、Ｃｒ及びＺｒ等が挙げられる。不可避的不純物の含有量は、酸化物半導体薄膜の質量に対して、好ましくは１質量％以下、より好ましくは５００質量ｐｐｍ以下である。 In one embodiment of the present invention, the sputtering target is composed of In, Ga, Zn, Sn, and unavoidable impurities. The unavoidable impurities may be introduced due to the conditions of raw materials, materials, or manufacturing facilities. Examples of the unavoidable impurities include Al, Pb, Si, Fe, Ni, Ti, Mg, Cr, and Zr. The content of the unavoidable impurities is preferably 1 mass% or less, more preferably 500 mass ppm or less, relative to the mass of the oxide semiconductor thin film.
本発明の実施形態に係るスパッタリングターゲットは、任意の既知のスパッタリングターゲットの製造方法を用いて製造してよい。 The sputtering targets according to the embodiments of the present invention may be manufactured using any known method for manufacturing sputtering targets.
以下、実施例を挙げて本発明をより具体的に説明する。本発明は以下の実施例によって制限を受けるものではなく、前述及び後述する趣旨に合致し得る範囲で、適宜変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。 The present invention will be described in more detail below with reference to examples. The present invention is not limited to the following examples, and can be modified as appropriate within the scope of the purpose described above and below, and all such modifications are included in the technical scope of the present invention.
１．酸化物半導体薄膜（酸化物半導体層）及び薄膜トランジスタの製造
以下のようにして、図１及び２に示される薄膜トランジスタを作製した。図１は、本発明の実施形態に係る薄膜トランジスタの概略的平面図であり、図２は、本発明の実施形態に係る薄膜トランジスタの概略的断面図である。
1. Production of oxide semiconductor thin film (oxide semiconductor layer) and thin film transistor The thin film transistor shown in Figures 1 and 2 was produced as follows: Figure 1 is a schematic plan view of a thin film transistor according to an embodiment of the present invention, and Figure 2 is a schematic cross-sectional view of the thin film transistor according to an embodiment of the present invention.
ガラス製の基板１（イーグル社製 商品名Ｅａｇｌｅ２０００、直径４インチ、厚さ０．７ｍｍ）上に、ゲート電極２として厚さ１００ｎｍのＭｏ膜を成膜し、その上にゲート絶縁膜３として、プラズマＣＶＤ法により、厚さ２５０ｎｍの酸化シリコン（ＳｉＯｘ）膜を以下の条件で成膜した。
A 100 nm thick Mo film was formed as a
（ＳｉＯｘ膜の成膜条件）
キャリアガス：ＳｉＨ４とＮ２Ｏとの混合ガス
成膜パワー密度：０．９６Ｗ／ｃｍ２
成膜温度：３２０℃
成膜時のガス圧：２００Ｐａ
( SiOx film formation conditions)
Carrier gas: mixed gas of SiH4 and N2O Film formation power density: 0.96 W/ cm2
Film formation temperature: 320° C.
Gas pressure during film formation: 200 Pa
次いで、スパッタリングターゲットを用いて、ゲート絶縁膜３上に、表１に記載の実施例１の酸化物半導体層４（Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ膜）を以下の条件で４０ｎｍの膜厚で成膜した。 Next, using a sputtering target, the oxide semiconductor layer 4 (In-Ga-Zn-Sn-O film) of Example 1 described in Table 1 was deposited on the gate insulating film 3 to a thickness of 40 nm under the following conditions.
（酸化物半導体層の成膜条件）
成膜法：ＤＣスパッタリング法
装置：株式会社アルバック製 ＣＳ２００
成膜温度：室温
ガス圧：１ｍＴｏｒｒ
キャリアガス：Ａｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ２
(Formation Conditions of Oxide Semiconductor Layer)
Film formation method: DC sputtering method Equipment: CS200 manufactured by ULVAC, Inc.
Film formation temperature: room temperature Gas pressure: 1 mTorr
Carrier gas: Ar
Oxygen partial pressure: 100×O 2 /(Ar+O 2 )=4% by volume
Film forming power density: 2.55 W/ cm2
酸化物半導体層４を構成する金属元素の各含有量の分析は、ガラス基板上に酸化物半導体薄膜のみを上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。当該分析は、リガク社製「ＣＩＲＯＳ ＭａｒｋＩＩ」を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）発光分光法により行った。 The content of each metal element constituting the oxide semiconductor layer 4 was analyzed by separately preparing a sample in which only an oxide semiconductor thin film was formed on a glass substrate by a sputtering method in the same manner as described above. The analysis was performed by ICP (Inductively Coupled Plasma) emission spectroscopy using a Rigaku Corporation "CIROS Mark II."
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィ及びウェットエッチングによりパターニングを行った。本実施例では、全ての酸化物半導体層４について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認した。酸化物半導体層４をパターニングした後、膜質を向上させるためにプレアニールを行った。ウェットエッチングには、関東化学社製エッチング液「ＩＴＯ－０７」（シュウ酸系）を用いた。 After the oxide semiconductor layer 4 was formed as described above, it was patterned by photolithography and wet etching. In this example, it was confirmed that all of the oxide semiconductor layers 4 were properly etched without leaving any residue due to wet etching. After patterning the oxide semiconductor layer 4, it was pre-annealed to improve the film quality. For the wet etching, Kanto Chemical's etching solution "ITO-07" (oxalic acid-based) was used.
薄膜トランジスタを保護するためのエッチストッパー層７として、シリコン酸化膜（厚さ１００ｎｍ）を酸化物半導体層４の上に成膜した。次に、以下の条件で厚さ２００ｎｍの純Ｍｏ膜を成膜し、フォトリソプロセスでパターニングを行い、ソース・ドレイン電極５を形成した。
A silicon oxide film (thickness 100 nm) was deposited on the oxide semiconductor layer 4 as an
（純Ｍｏ膜の成膜条件）
投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ２）
キャリアガス：Ａｒ
ガス圧：２ｍＴｏｒｒ
(Deposition conditions for pure Mo film)
Input power: DC 300 W (film formation power density: 3.8 W/cm 2 )
Carrier gas: Ar
Gas pressure: 2 mTorr
更に、保護膜６として、厚さ１００ｎｍのＳｉＯｘ膜と厚さ１５０ｎｍのＳｉＮｘ膜とを積層させた積層膜（合計の膜厚が２５０ｎｍ）をプラズマＣＶＤ法で形成した。ＳｉＯｘ膜の形成にはＳｉＨ４、Ｎ２及びＮ２Ｏの混合ガスを用い、ＳｉＮｘ膜の形成にはＳｉＨ４、Ｎ２及びＮＨ３の混合ガスを用いた。ＳｉＯｘ膜及びＳｉＮｘ膜の成膜条件は下記のとおりである。
Furthermore, a laminated film (total film thickness 250 nm) of a 100 nm thick SiO x film and a 150 nm thick SiN x film was formed as the
（ＳｉＯｘ膜及びＳｉＮｘ膜の成膜条件）
成膜パワー密度：０．３２Ｗ／ｃｍ２
成膜温度：１５０℃
成膜時のガス圧：１３３Ｐａ
( SiOx film and SiNx film formation conditions)
Film forming power density: 0.32 W/ cm2
Film formation temperature: 150° C.
Gas pressure during film formation: 133 Pa
次に、フォトリソグラフィ及びドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。その後、ポストアニールとして、窒素雰囲気で２５０℃、３０分の熱処理を行うことで、薄膜トランジスタを得た。
Next, contact holes for probing to evaluate transistor characteristics were formed in the
以上の工程により、チャネル幅Ｗのみが異なる３つ以上の実施例１の薄膜トランジスタを作製した。 Through the above process, three or more thin-film transistors of Example 1 were fabricated, each differing only in channel width W.
酸化物半導体層４の組成を変更した以外は実施例１と同様にして、表１に記載の実施例２及び３（Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ膜）の薄膜トランジスタを作製した。 The thin-film transistors of Examples 2 and 3 (In-Ga-Zn-Sn-O film) shown in Table 1 were fabricated in the same manner as in Example 1, except that the composition of the oxide semiconductor layer 4 was changed.
更に、比較として、酸化物半導体層４の組成を変更した以外は実施例１と同様にして、比較例１、５及び６（Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ膜）、比較例２（Ｉｎ－Ｇａ－Ｓｎ－Ｏ膜）、比較例３及び４（Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜）の薄膜トランジスタを作製した。 Furthermore, for comparison, thin-film transistors of Comparative Examples 1, 5 and 6 (In-Ga-Zn-Sn-O film), Comparative Example 2 (In-Ga-Sn-O film), and Comparative Examples 3 and 4 (In-Ga-Zn-O film) were fabricated in the same manner as in Example 1, except that the composition of the oxide semiconductor layer 4 was changed.
２．電界効果移動度、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性の評価
表１に示す組成を有する酸化物半導体層４を有する薄膜トランジスタを用いて、ドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性を測定した。具体的には、Ｉｄ－Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバー及び半導体パラメータアナライザ（Ｋｅｉｔｈｌｅｙ ４２００ＳＣＳ）を用いて測定を行った。
2. Evaluation of Linearity of Field-Effect Mobility and Drain Current Id with Channel Size W/L The drain current (Id)-gate voltage (Vg) characteristics were measured using a thin film transistor having an oxide semiconductor layer 4 with the composition shown in Table 1. Specifically, the Id-Vg characteristics were measured using a prober and a semiconductor parameter analyzer (Keithley 4200SCS) with the gate voltage and the voltages of the source and drain electrodes set as follows:
ゲート電圧：－３０～３０Ｖ（ステップ０．２５Ｖ）
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
測定温度：室温
Gate voltage: -30 to 30V (step 0.25V)
Source voltage: 0V
Drain voltage: 10V
Measurement temperature: Room temperature
測定したＩｄ－Ｖｇ特性から、電界効果移動度を算出した。移動度が２５ｃｍ２／Ｖｓ以上のものを、電界効果移動度が高い（○）と判定した。 The field effect mobility was calculated from the measured Id-Vg characteristics. A mobility of 25 cm 2 /Vs or more was judged to be high (◯).
上述のようにして作製したチャネル幅Ｗのみが異なる３つ以上の薄膜トランジスタについて、Ｖｇ＝３０Ｖのドレイン電流Ｉｄの値と薄膜トランジスタのチャネルサイズＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）とをプロットして線形近似を行い、近似直線の相関係数を求めた。相関係数が０．９以上であるものを、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性が高い（○）と判定した。 For three or more thin-film transistors fabricated as described above, which differ only in channel width W, the drain current Id value at Vg = 30 V was plotted against the thin-film transistor channel size W/L (W: channel width, L: channel length) to perform linear approximation, and the correlation coefficient of the approximation line was determined. Those with a correlation coefficient of 0.9 or more were determined to have high linearity (○) between the drain current Id and the channel size W/L.
３．ＰＡＮエッチング性の評価
ＰＡＮ系エッチング液（燐酸：硝酸：酢酸：水＝７０：１．９：１０：１２（体積比）の混酸）に対する酸化物半導体薄膜のエッチング性を評価するため、上述と同様にしてスパッタリング法により、ガラス基板上に酸化物半導体薄膜のみを形成した。
ＫＬＡ－ＴＥＮＣＯＲ社製「α－ＳＴＥＰ」を用いて、エッチング前の酸化物半導体層の厚さを測定した。次に、ＰＡＮ系エッチング液を用いて、室温でエッチングを行った。浸漬時間については、測定精度を考慮し、５０ｎｍ以上エッチングされる時間とした。エッチング後の酸化物半導体層の厚さを測定し、下記の式でエッチング速度を算出した。
エッチング速度［ｎｍ／ｍｉｎ］＝（エッチング前の酸化物半導体層の厚さ－エッチング後の酸化物半導体層の膜さ）／（ＰＡＮ系エッチング液への浸漬時間）
エッチング速度が３０ｎｍ／ｍｉｎ以下のものを、ＰＡＮエッチング耐性が良好である（○）と判定した。
3. Evaluation of PAN Etching Property In order to evaluate the etching property of the oxide semiconductor thin film with a PAN-based etching solution (a mixed acid of phosphoric acid:nitric acid:acetic acid:water=70:1.9:10:12 (volume ratio)), only the oxide semiconductor thin film was formed on a glass substrate by a sputtering method in the same manner as described above.
The thickness of the oxide semiconductor layer before etching was measured using "α-STEP" manufactured by KLA-TENCOR Corporation. Next, etching was performed at room temperature using a PAN-based etching solution. The immersion time was set to a time required for etching of 50 nm or more, taking into consideration the measurement accuracy. The thickness of the oxide semiconductor layer after etching was measured, and the etching rate was calculated by the following formula.
Etching rate [nm/min]=(thickness of oxide semiconductor layer before etching−thickness of oxide semiconductor layer after etching)/(immersion time in PAN-based etching solution)
The etching rate of 30 nm/min or less was judged to be good (◯) in terms of PAN etching resistance.
電界効果移動度、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性、及びＰＡＮエッチング耐性の評価結果を表１に示す。 The evaluation results of the field effect mobility, the linearity of the drain current Id and the channel size W/L, and the PAN etching resistance are shown in Table 1.
表１から分かるように、本発明の実施形態に規定する要件を満足する実施例１～３の薄膜トランジスタでは、電界効果移動度が２５ｃｍ２／Ｖｓ以上と高く、ドレイン電流ＩｄとチャネルサイズＷ／Ｌとの線形性が高く、更にＰＡＮエッチング耐性も良好であった。 As can be seen from Table 1, the thin film transistors of Examples 1 to 3, which satisfy the requirements defined in the embodiments of the present invention, have a high field effect mobility of 25 cm 2 /Vs or more, high linearity between the drain current Id and the channel size W/L, and also good PAN etching resistance.
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として掲示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and modifications can be made without departing from the gist of the invention. These embodiments and their modifications are included within the scope and gist of the invention, and are included in the scope of the invention and its equivalents as set forth in the claims.
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜
７ エッチストッパー層
REFERENCE SIGNS LIST 1
Claims (9)
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５～６５原子％、Ｇａ含有量の割合が５～１６原子％、Ｚｎ含有量の割合が１０～４０原子％、Ｓｎ含有量の割合が３～８原子％である、
酸化物半導体薄膜。 Contains In, Ga, Zn, Sn, and O;
With respect to the total content of In, Ga, Zn and Sn, the In content is 45 to 65 atomic %, the Ga content is 5 to 16 atomic %, the Zn content is 10 to 40 atomic %, and the Sn content is 3 to 8 atomic %.
Oxide semiconductor thin film.
Ｉｎと、Ｇａと、Ｚｎと、Ｓｎとを含有し、
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの含有量の合計に対して、Ｉｎ含有量の割合が４５～６５原子％、Ｇａ含有量の割合が５～１６原子％、Ｚｎ含有量の割合が１０～４０原子％、Ｓｎ含有量の割合が３～８原子％である、
スパッタリングターゲット。 A sputtering target for forming the oxide semiconductor thin film according to any one of claims 1 to 4, or the oxide semiconductor thin film included in the thin film transistor according to any one of claims 5 to 8, comprising:
Contains In, Ga, Zn, and Sn;
With respect to the total content of In, Ga, Zn and Sn, the In content is 45 to 65 atomic %, the Ga content is 5 to 16 atomic %, the Zn content is 10 to 40 atomic %, and the Sn content is 3 to 8 atomic %.
Sputtering target.
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281409A (en) | 2005-09-16 | 2007-10-25 | Canon Inc | Field effect transistor |
| JP2011108873A (en) | 2009-11-18 | 2011-06-02 | Idemitsu Kosan Co Ltd | In-Ga-Zn-BASED OXIDE SINTERED COMPACT SPUTTERING TARGET AND THIN-FILM TRANSISTOR |
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