JP7460281B2 - Radar receiver and radar equipment - Google Patents
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Description
この発明は、レーダ受信機およびレーダ装置に関し、具体的には、パルス変調された電磁波を受信するレーダ受信機およびパルス変調された電磁波を送受信するレーダ装置に関する。 This invention relates to a radar receiver and a radar device, and more specifically to a radar receiver that receives pulse-modulated electromagnetic waves and a radar device that transmits and receives pulse-modulated electromagnetic waves.
障害物を検知するための機序としてレーダ装置が広く用いられている。障害物を物標として検知するためのレーダ装置は、電磁波を送信するレーダ送信機と、前記レーダ送信機から送信された電磁波が物標において反射した電磁波である反射波を受信するレーダ受信機とを備え、レーダ送信機が電磁波を送信した時刻とレーダ受信機が反射波を受信した時刻とに基づいて物標までの距離を算出する。 Radar devices are widely used as a mechanism for detecting obstacles. A radar device for detecting an obstacle as a target includes a radar transmitter that transmits electromagnetic waves, and a radar receiver that receives reflected waves that are electromagnetic waves that are the electromagnetic waves transmitted from the radar transmitter and reflected at the target. The distance to the target is calculated based on the time when the radar transmitter transmitted the electromagnetic wave and the time when the radar receiver received the reflected wave.
レーダ装置に関連して、複数の増幅器を接続することで多段増幅回路を構成できることが知られている（特許文献１参照）。また、レーダ装置において増幅器１０１と検波器１０２との組み合わせを多段接続することで多段型検波増幅器１００（別言すると、対数検波器）を構成できることが知られている（図１４参照）。 It is known that in relation to radar devices, a multistage amplifier circuit can be configured by connecting multiple amplifiers (see Patent Document 1). It is also known that in radar devices, a multistage detector amplifier 100 (in other words, a logarithmic detector) can be configured by connecting a combination of amplifiers 101 and detectors 102 in multiple stages (see FIG. 14).
ところで、対数検波器１００をパルスレーダに使用する際、最小受信感度は入力信号の信号対雑音比（Ｓ／Ｎ比）で決定し、対数検波器に対して前置される帯域制限フィルタ１０３を適切な値にすることで最小受信感度を最大にすることができる。しかしながら、帯域制限フィルタ１０３を狭くすると検波信号に遅延が発生してレーダの測距性能に影響を及ぼしてしまい、高い受信感度と良好な測距性能とを両立させることができない、という問題がある。 When the logarithmic detector 100 is used in a pulse radar, the minimum reception sensitivity is determined by the signal-to-noise ratio (S/N ratio) of the input signal, and the minimum reception sensitivity can be maximized by setting the band-limiting filter 103 placed in front of the logarithmic detector to an appropriate value. However, narrowing the band-limiting filter 103 causes a delay in the detection signal, which affects the radar's ranging performance, resulting in the problem that it is not possible to achieve both high reception sensitivity and good ranging performance.
そこで本発明は、最大の最小受信感度を維持しつつ、帯域制限フィルタによる検波信号の遅延を抑えて良好な測距性能を確保することが可能な、レーダ受信機およびレーダ装置を提供することを目的とする。 The present invention aims to provide a radar receiver and radar device that can maintain the maximum minimum reception sensitivity while suppressing the delay in the detection signal caused by the band-limiting filter, thereby ensuring good ranging performance.
上記課題を解決するために、請求項１に記載の発明は、直列に接続された複数の増幅器と、前記複数の増幅器のそれぞれの出力信号の検波を行う複数の検波器と、前記複数の検波器のそれぞれの出力信号を加算合計する加算器と、前記増幅器と前記検波器との組み合わせとして構成される段と段との間に設けられて前記増幅器から出力される信号の周波数帯域を制限する段間帯域制限フィルタと、前記段間帯域制限フィルタの前に挿入されるバッファと、を有する、ことを特徴とするレーダ受信機である。 In order to solve the above problem, the invention according to claim 1 includes a plurality of amplifiers connected in series, a plurality of detectors that detect respective output signals of the plurality of amplifiers, and a plurality of detectors that detect output signals of the plurality of amplifiers. an adder for adding and summing respective output signals of the detector, and a stage configured as a combination of the amplifier and the detector, and for limiting the frequency band of the signal output from the amplifier. A radar receiver comprising an inter-stage band-limiting filter and a buffer inserted before the inter-stage band-limiting filter.
請求項２に記載の発明は、請求項１に記載のレーダ受信機において、前記段間帯域制限フィルタが、白色雑音が入力されたときの前記出力信号の電圧が所定の閾値を超える前記検波器を含む前記段の前に設けられる、ことを特徴とする。 The invention according to claim 2 is the radar receiver according to claim 1, in which the interstage band-limiting filter is configured to include a voltage of the output signal exceeding a predetermined threshold when white noise is input to the detector. It is characterized in that it is provided before the stage including the stage.
また、請求項３に記載の発明は、電磁波を送信する送信機と、前記電磁波が物標で反射した反射波を受信する受信機と、を有し、前記受信機として請求項１または２に記載のレーダ受信機を用いる、ことを特徴とするレーダ装置である。 Further, the invention according to claim 3 includes a transmitter that transmits electromagnetic waves, and a receiver that receives reflected waves that are reflected by the electromagnetic waves from a target object, and as the receiver, according to claim 1 or 2. A radar device characterized in that it uses the radar receiver described above.
請求項１に記載の発明によれば、多段型の検波増幅器の各段を構成する増幅器と検波器との組み合わせの段間に帯域制限フィルタを追加すると入出力特性の線形性が崩れて検波信号に遅延が発生してしまうのに対し、前記段間の帯域制限フィルタの前にバッファが挿入されることによって入出力特性の線形性が維持されて検波信号の遅延の発生を回避することが可能となる。 According to the invention described in claim 1, when a band-limiting filter is added between the stages of the combination of the amplifier and the detector that constitute each stage of a multi-stage detection amplifier, the linearity of the input/output characteristics is lost and a delay occurs in the detection signal. However, by inserting a buffer before the band-limiting filter between the stages, the linearity of the input/output characteristics is maintained and it is possible to avoid the occurrence of a delay in the detection signal.
請求項２に記載の発明によれば、段間帯域制限フィルタよりも前段の各段を構成する増幅器および検波器に入力される信号は周波数帯域制限を受けることなく出力信号に寄与するため、検波信号の歪みを大幅に低減することが可能となる。 According to the invention described in claim 2, the signals input to the amplifiers and detectors constituting each stage preceding the interstage band-limiting filter contribute to the output signal without being subject to frequency band limitation, making it possible to significantly reduce distortion of the detection signal.
請求項３に記載の発明によれば、上記の請求項１または２に記載のレーダ受信機によって奏される作用効果を奏するレーダ装置を実現することが可能となる。 According to the invention set forth in claim 3, it is possible to realize a radar device that exhibits the effects achieved by the radar receiver set forth in claim 1 or 2 above.
以下、この発明を図示の実施の形態に基づいて説明する。図１は、この発明の実施の形態に係るレーダ装置１の概略構成を示す機能ブロック図である。このレーダ装置１は、例えば障害物を物標として検知するための仕組みであり、電磁波を送信するレーダ送信機２と、前記電磁波が物標で反射した反射波を受信するレーダ受信機３と、を有する。 The present invention will be described below based on the illustrated embodiment. FIG. 1 is a functional block diagram showing the schematic configuration of a radar device 1 according to an embodiment of the present invention. The radar device 1 is a mechanism for detecting, for example, an obstacle as a target, and has a radar transmitter 2 that transmits electromagnetic waves, and a radar receiver 3 that receives the reflected waves of the electromagnetic waves reflected by the target.
そして、この実施の形態に係るレーダ受信機３は、直列に接続された複数の振幅制限増幅器３３１と、複数の振幅制限増幅器３３１のそれぞれの出力信号の検波を行う複数の検波器３３２と、複数の検波器３３２のそれぞれの出力信号を加算合計する加算器３３３と、振幅制限増幅器３３１と検波器３３２との組み合わせとして構成される段と段との間に設けられて振幅制限増幅器３３１から出力される信号の周波数帯域を制限する段間帯域制限フィルタ３５と、段間帯域制限フィルタ３５の前に挿入されるバッファ３６と、を有する、ようにしている。 The radar receiver 3 according to this embodiment includes a plurality of amplitude-limiting amplifiers 331 connected in series, a plurality of detectors 332 that detect output signals of each of the plurality of amplitude-limiting amplifiers 331, and a plurality of An adder 333 that adds up the respective output signals of the wave detectors 332 and a stage configured as a combination of the amplitude limiting amplifier 331 and the wave detector 332 is provided between the stages to add up the output signals of the amplitude limiting amplifiers 331 and 332. The interstage band-limiting filter 35 limits the frequency band of the signal transmitted, and the buffer 36 is inserted before the inter-stage band-limiting filter 35.
レーダ送信機２は、搬送波信号が矩形パルス信号によって変調されたパルス変調信号を出力する。パルス変調信号は、矩形パルス信号の波形が包絡線となって現れる信号である。 The radar transmitter 2 outputs a pulse modulated signal in which a carrier wave signal is modulated by a rectangular pulse signal. The pulse modulation signal is a signal in which the waveform of a rectangular pulse signal appears as an envelope.
サーキュレータ４は、レーダ送信機２から出力されるパルス変調信号をアンテナ５へと出力する。アンテナ５は、サーキュレータ４を介して入力されるパルス変調信号をパルス変調波として送信（別言すると、放射）する。 The circulator 4 outputs the pulse modulated signal output from the radar transmitter 2 to the antenna 5. The antenna 5 transmits (in other words, radiates) the pulse modulated signal input via the circulator 4 as a pulse modulated wave.
アンテナ５から放射されるパルス変調波は物標において反射し、反射波としてアンテナ５へと進行する。アンテナ５は、物標からの反射波としてのパルス変調波を受信して、受信パルス変調信号をサーキュレータ４へと出力する。 The pulse modulated wave emitted from antenna 5 is reflected by the target and travels to antenna 5 as a reflected wave. Antenna 5 receives the pulse modulated wave as a reflected wave from the target and outputs the received pulse modulated signal to circulator 4.
サーキュレータ４は、アンテナ５から出力される受信パルス変調信号をレーダ受信機３へと出力する。 The circulator 4 outputs the received pulse modulated signal output from the antenna 5 to the radar receiver 3.
レーダ受信機３は、高周波受信器３１、検波前置帯域制限フィルタ３２、対数検波回路３３（別言すると、多段型の検波増幅器）、測距器３４、段間帯域制限フィルタ３５、およびバッファ３６を備える。 The radar receiver 3 includes a high-frequency receiver 31, a pre-detection band-limiting filter 32, a logarithmic detection circuit 33 (in other words, a multi-stage detection amplifier), a range finder 34, an inter-stage band-limiting filter 35, and a buffer 36. Equipped with.
高周波受信器３１は、サーキュレータ４から出力される受信パルス変調信号の入力を受け、前記受信パルス変調信号に対して高周波増幅、中間周波数への周波数変換、および中間周波増幅などの処理を施し、処理後の信号を出力する。 The high frequency receiver 31 receives the received pulse modulated signal output from the circulator 4, performs processing such as high frequency amplification, frequency conversion to an intermediate frequency, and intermediate frequency amplification on the received pulse modulated signal, and outputs the processed signal.
検波前置帯域制限フィルタ３２は、高周波受信器３１から出力される信号の入力を受け、前記信号に含まれる白色雑音の周波数帯域を制限し、前記信号に含まれる、延いてはレーダ受信機３の検波信号に含まれる白色雑音を低減させる。検波前置帯域制限フィルタ３２は、白色雑音を低減させた受信パルス変調信号を出力する。 The pre-detection band-limiting filter 32 receives the signal output from the high-frequency receiver 31, limits the frequency band of white noise contained in the signal, and limits the frequency band of white noise contained in the signal, and by extension the radar receiver 3. The white noise contained in the detected signal is reduced. The pre-detection band-limiting filter 32 outputs a received pulse modulation signal with reduced white noise.
検波前置帯域制限フィルタ３２の通過周波数帯域幅は、包絡線の歪みを回避するため、受信パルス変調信号の占有周波数帯域幅と同等もしくは占有周波数帯域幅よりも広く設定される。 The passband width of the pre-detection band-limiting filter 32 is set to be equal to or wider than the occupied frequency bandwidth of the received pulse modulated signal in order to avoid envelope distortion.
対数検波回路３３は、直列に接続されたｎ個の振幅制限増幅器３３１1，３３１2，・・・，３３１nと、これら振幅制限増幅器３３１1，３３１2，・・・，３３１nのそれぞれの出力信号の検波を行うｎ個の検波器３３２1，３３２2，・・・，３３２nと、これら検波器３３２1，３３２2，・・・，３３２nのそれぞれの出力信号を加算合計する加算器３３３と、を備える（但し、ｎは２以上の整数）。対数検波回路３３は、加算器３３３によって加算合計した信号を出力する。振幅制限増幅器３３１や検波器３３２の符号に付される下付きの添え字（具体的には、１，２，ｎなど）は、振幅制限増幅器３３１と検波器３３２との組み合わせが直列に接続される多段型の検波増幅器として構成される対数検波回路３３における振幅制限増幅器３３１と検波器３３２との組み合わせごとの段の順序を表す。 The logarithmic detection circuit 33 includes n amplitude limiting amplifiers 3311 , 3312 , ..., 331n connected in series, n detectors 3321 , 3322 , ... , 332n that detect the output signals of these amplitude limiting amplifiers 3311 , 3312 , ..., 331n , and an adder 333 that adds up the output signals of these detectors 3321 , 3322 , ..., 332n (n is an integer of 2 or more). The logarithmic detection circuit 33 outputs a signal added up by the adder 333. The subscripts (specifically, 1, 2, n, etc.) added to the symbols of the amplitude limiting amplifier 331 and the detector 332 indicate the order of stages for each combination of the amplitude limiting amplifier 331 and the detector 332 in the logarithmic detection circuit 33, which is configured as a multi-stage detection amplifier in which the combination of the amplitude limiting amplifier 331 and the detector 332 is connected in series.
対数検波回路３３は、図２に示すような、入力信号電圧の対数値の変化に対して出力信号電圧が直線的に変化するという入出力特性を有し、この特性によって入力信号のレンジを変換する。なお、図２における基準電圧は、対数表現する際に便宜上定められる任意の電圧である。 The logarithmic detection circuit 33 has an input/output characteristic in which the output signal voltage changes linearly with a change in the logarithmic value of the input signal voltage, as shown in FIG. 2, and this characteristic converts the range of the input signal. do. Note that the reference voltage in FIG. 2 is an arbitrary voltage determined for convenience in logarithmic expression.
対数検波回路３３の入出力特性は、ｎ個の検波器３３２1，３３２2，・・・，３３２nのそれぞれの出力信号を連続的に合成することで実現される。すなわち、図２における範囲１の特性は第１段の振幅制限増幅器３３１1および検波器３３２1によって実現され、範囲２の特性は第２段の振幅制限増幅器３３１2および検波器３３２2によって実現され、以下同様に、範囲ｎの特性は第ｎ段の振幅制限増幅器３３１nおよび検波器３３２nによって実現される。このように、入出力特性をｎ個の範囲に区切り、区切られた各々の範囲の特性をそれぞれの段を構成する振幅制限増幅器３３１および検波器３３２に担わせることにより、取り扱うことのできる入出力信号の振幅の範囲（即ち、ダイナミックレンジ）を拡大することができる。 The input/output characteristics of the logarithmic detection circuit 33 are realized by continuously combining the output signals of n detectors 332 1 , 332 2 , ..., 332 n . That is, the characteristics of range 1 in Fig. 2 are realized by the first-stage amplitude limiting amplifier 331 1 and detector 332 1 , the characteristics of range 2 are realized by the second-stage amplitude limiting amplifier 331 2 and detector 332 2 , and similarly, the characteristics of range n are realized by the n-th stage amplitude limiting amplifier 331 n and detector 332 n . In this way, by dividing the input/output characteristics into n ranges and assigning the characteristics of each divided range to the amplitude limiting amplifier 331 and detector 332 constituting each stage, it is possible to expand the amplitude range of the input/output signals that can be handled (i.e., the dynamic range).
図２に示す対数検波回路３３の入出力特性を実現するための、対数検波回路３３の各段を構成する振幅制限増幅器３３１と検波器３３２との組み合わせとしての入出力特性を図３に示す。振幅制限増幅器３３１と検波器３３２との組み合わせとしての入出力特性は、入力される電圧Ｖ1に対する検波回路出力電流が線形特性を有する範囲と一定値をとる範囲とが連接している。そして、振幅制限増幅器３３１の電圧利得をＡとすると、振幅制限増幅器３３１と検波器３３２との組み合わせのそれぞれへと入力される電圧Ｖ1は相互にＡ倍（別言すると、１／Ａ倍）異なり、ｎ組の振幅制限増幅器３３１および検波器３３２を直列に接続することでｎ×Ａ［ｄＢ］のダイナミックレンジが得られることとなる。 FIG. 3 shows the input/output characteristics as a combination of the amplitude limiting amplifier 331 and the detector 332 forming each stage of the logarithmic detection circuit 33 to realize the input/output characteristics of the logarithmic detection circuit 33 shown in FIG. In the input/output characteristics of the combination of the amplitude limiting amplifier 331 and the detector 332, a range in which the output current of the detector circuit has a linear characteristic with respect to the input voltage V1 is connected to a range in which it takes a constant value. If the voltage gain of the amplitude limiting amplifier 331 is A, then the voltages V1 input to each combination of the amplitude limiting amplifier 331 and the detector 332 are different from each other by a factor of A (in other words, by a factor of 1/A). , by connecting n sets of amplitude limiting amplifiers 331 and detectors 332 in series, a dynamic range of n×A [dB] can be obtained.
上記のような入出力特性は、振幅制限増幅器３３１が、設計によって定められた振幅値を超えないように出力信号の振幅値が制限されるという特性を有することによって実現される。 The above input/output characteristics are achieved by the amplitude limiting amplifier 331 having the characteristic that the amplitude value of the output signal is limited so as not to exceed an amplitude value determined by design.
対数検波回路３３に入力される受信パルス変調信号には、検波前置帯域制限フィルタ３２では除去し切れない白色雑音が残留している。この白色雑音は、振幅が小さいため、対数検波回路３３の入力に近い段の検波器３３２の出力信号には現れない。白色雑音が入力されたときの出力信号の電圧が所定の閾値を超える検波器３３２を含む段が第何段目であるかは、検波前置帯域制限フィルタ３２の通過周波数帯域幅、振幅制限増幅器３３１の利得などによって定まる。 The received pulse modulated signal input to the logarithmic detection circuit 33 contains white noise that cannot be completely removed by the pre-detection band-limiting filter 32 . Since this white noise has a small amplitude, it does not appear in the output signal of the detector 332 at the stage near the input of the logarithmic detection circuit 33. The number of stages including the detector 332 whose output signal voltage exceeds a predetermined threshold when white noise is input depends on the pass frequency bandwidth of the pre-detection band-limiting filter 32 and the amplitude-limiting amplifier. It is determined by the gain of 331, etc.
除去し切れずに残留している白色雑音をさらに低減するために、白色雑音が入力されたときの出力信号の電圧が所定の閾値を超える検波器３３２を含む第ｋ段の振幅制限増幅器３３１kおよび検波器３３２kの入力に対して段間帯域制限フィルタ３５が挿入される。 In order to further reduce the white noise that remains without being completely removed, a k-th stage amplitude limiting amplifier 331 k includes a detector 332 whose output signal voltage exceeds a predetermined threshold when the white noise is input. An interstage band-limiting filter 35 is inserted to the input of the detector 332k .
上記における所定の閾値は、特定の値に限定されるものではなく、検波前置帯域制限フィルタ３２では除去し切れずに残留している白色雑音を良好に抑圧し得ることが考慮されるなどしたうえで、適当な値に適宜設定される。 The predetermined threshold value mentioned above is not limited to a specific value, and it is taken into consideration that the white noise that remains without being completely removed by the pre-detection band-limiting filter 32 can be effectively suppressed. Then, it is set to an appropriate value.
なお、段間帯域制限フィルタ３５の通過周波数帯域幅は、検波前置帯域制限フィルタ３２の通過周波数帯域幅よりも狭く設定されることが好ましい。 It is preferable that the passband width of the interstage band-limiting filter 35 is set narrower than the passband width of the pre-detection band-limiting filter 32.
対数検波回路３３は、レンジ変換した受信パルス変調波の包絡線に相当する信号を検波信号として出力する。 The logarithmic detection circuit 33 outputs a signal corresponding to the envelope of the range-converted received pulse modulated wave as a detection signal.
測距器３４は、対数検波回路３３から出力される検波信号の入力を受け、前記検波信号のパルス波形によってパルス変調波が受信された時刻を把握し、この時刻に基づいてレーダ送信機２がパルス変調波を送信してからレーダ受信機３が前記パルス変調波の反射波を受信するまでの時間を算出する。この時間はレーダ装置１（具体的には、レーダ５）と物標との間を電磁波が往復するのに要した時間であるので、電磁波の伝搬速度を掛けて２で除すことによって物標までの距離が算出される。 The distance finder 34 receives the detection signal output from the logarithmic detection circuit 33, and determines the time when the pulse modulated wave is received from the pulse waveform of the detection signal, and calculates the time from when the radar transmitter 2 transmits the pulse modulated wave to when the radar receiver 3 receives the reflected wave of the pulse modulated wave based on this time. Since this time is the time required for the electromagnetic wave to travel back and forth between the radar device 1 (specifically, the radar 5) and the target, the distance to the target is calculated by multiplying this time by the propagation speed of the electromagnetic wave and dividing by 2.
上記の構成により、対数検波回路３３に対して前置される検波前置帯域制限フィルタ３２ならびに振幅制限増幅器３３１と検波器３３２との組み合わせの段間に追加される段間帯域制限フィルタ３５によって白色雑音が低減されるので、検波信号に含まれる雑音が大幅に低減される。 With the above configuration, white noise is reduced by the pre-detection band-limiting filter 32 placed before the logarithmic detection circuit 33 and the interstage band-limiting filter 35 added between the stages of the combination of the amplitude limiting amplifier 331 and the detector 332, so the noise contained in the detection signal is significantly reduced.
また、段間帯域制限フィルタ３５よりも前段の各段を構成する振幅制限増幅器３３１および検波器３３２に入力される受信パルス変調信号は、周波数帯域制限を受けることなく対数検波回路３３の出力信号に寄与するため、検波信号の歪みが大幅に低減される。検波信号の歪みを低減するという観点からは、段間帯域制限フィルタ３５はできるだけ後段に設けられることが好ましい。このため、白色雑音が入力されたときの出力信号の電圧が所定の閾値を超える検波器３３２を含む段を構成する振幅制限増幅器３３１と検波器３３２との組み合わせができるだけ後段となるように、検波前置帯域制限フィルタ３２の通過周波数帯域幅が設定される。 Further, the received pulse modulation signal input to the amplitude limiting amplifier 331 and the detector 332 that constitute each stage before the interstage band limiting filter 35 is converted into the output signal of the logarithmic detection circuit 33 without being subjected to frequency band limiting. Therefore, the distortion of the detected signal is significantly reduced. From the viewpoint of reducing distortion of the detected signal, it is preferable that the inter-stage band-limiting filter 35 be provided as late as possible. For this reason, the detection is performed so that the combination of the amplitude-limiting amplifier 331 and the detector 332, which constitute the stage including the detector 332 whose output signal voltage exceeds a predetermined threshold when white noise is input, is located as late as possible. The pass frequency bandwidth of the preband limiting filter 32 is set.
上述のことから、段間帯域制限フィルタ３５の挿入位置および通過周波数帯域幅は、下記の（１）から（４）に留意して設定されることが好ましい。 In view of the above, it is preferable that the insertion position and pass frequency bandwidth of the interstage band limiting filter 35 be set with attention paid to (1) to (4) below.
（１） 白色雑音が入力されたときの出力信号の電圧が所定の閾値を超える検波器３３２を含む段を構成する振幅制限増幅器３３１と検波器３３２との組み合わせができるだけ後段となるように、検波前置帯域制限フィルタ３２の通過周波数帯域幅が設定される。 (1) Detection is performed so that the combination of the amplitude-limiting amplifier 331 and the detector 332, which constitute the stage including the detector 332 whose output signal voltage exceeds a predetermined threshold when white noise is input, is located as late as possible in the stage. The pass frequency bandwidth of the preband limiting filter 32 is set.
（２） ただし、検波前置帯域制限フィルタ３２の通過周波数帯域幅は、受信パルス変調波／受信パルス変調信号の占有周波数帯域幅と同等もしくは占有周波数帯域幅よりも広く設定される。 (2) However, the pass frequency bandwidth of the pre-detection band limiting filter 32 is set to be equal to or wider than the occupied frequency bandwidth of the received pulse modulated wave/received pulse modulated signal.
（３） 白色雑音が入力されたときの出力信号の電圧が所定の閾値を超える検波器３３２を含む段を構成する振幅制限増幅器３３１と検波器３３２との組み合わせの入力に対して段間帯域制限フィルタ３５が挿入される。つまり、段間帯域制限フィルタ３５は、当該段間帯域制限フィルタ３５が無い場合に検波器３３２の出力信号に含まれる白色雑音が所定の閾値を初めて超える段を構成する振幅制限増幅器３３１の入力部に設けられる。 (3) An interstage band-limiting filter 35 is inserted at the input of a combination of an amplitude-limiting amplifier 331 and a detector 332 that constitute a stage including a detector 332 in which the voltage of the output signal when white noise is input exceeds a predetermined threshold. In other words, the interstage band-limiting filter 35 is provided at the input section of the amplitude-limiting amplifier 331 that constitutes a stage in which the white noise contained in the output signal of the detector 332 exceeds the predetermined threshold for the first time in the absence of the interstage band-limiting filter 35.
（４） 段間帯域制限フィルタ３５の通過周波数帯域幅は、検波前置帯域制限フィルタ３２の通過周波数帯域幅よりも狭く設定されることが好ましい。 (4) The pass frequency bandwidth of the interstage band limiting filter 35 is preferably set narrower than the pass frequency bandwidth of the pre-detection band limiting filter 32.
ここで、対数検波回路３３の各段を構成する振幅制限増幅器３３１と検波器３３２との組み合わせの段間に段間帯域制限フィルタ３５が挿入されることによる影響を検証する。 Here, the influence of inserting the inter-stage band-limiting filter 35 between the stages of the combination of the amplitude-limiting amplifier 331 and the wave detector 332 that constitute each stage of the logarithmic detection circuit 33 will be examined.
まず、対数検波回路３３を構成する振幅制限増幅器３３１を図４に示すモデルとする。図４に示すモデルの入出力特性は、入力信号ｖiの電圧振幅の値がＥまでの範囲では線形特性を有し、入力信号ｖiの電圧振幅の値がＥを超えると一定値（具体的には、出力信号ｖoの電圧振幅の値がＡＥ；即ち、振幅制限増幅器３３１の電圧利得はＡ）をとる。 First, the amplitude limiting amplifier 331 constituting the logarithmic detection circuit 33 is modeled as shown in FIG. The input/output characteristics of the model shown in FIG. , the value of the voltage amplitude of the output signal vo is AE; that is, the voltage gain of the amplitude limiting amplifier 331 is A).
図４に示すモデルに交流の入力信号ｖi（＝Ｖm sinωｔ）が入力された場合、出力信号ｖoは下記の数式１のようになる。なお、下記の数式１－３において、Ｖm＝ＡＥは、出力波形が方形波になるとして近似した値である。 When an AC input signal vi (=Vm sinωt) is input to the model shown in FIG. 4, the output signal vo becomes as shown in Equation 1 below. In Equation 1-3 below, Vm=AE is a value approximated assuming that the output waveform is a square wave.
ここに、数式などにおける各記号の意味はそれぞれ下記のとおりである。
Ｖm：ｖiの最大値［Ｖ］
Ａ ：電圧利得
ｇm：検波回路の相互コンダクタンス［Ｓ］
ω ：角速度［rad／秒］
ｔ ：時間［秒］
Ｂ ：１／３(ｓｉｎ３ωｔ)＋１／５(ｓｉｎ５ωｔ)＋・・・
Here, the meanings of each symbol in the mathematical formulas etc. are as follows.
Vm: Maximum value of vi [V]
A: Voltage gain gm: Mutual conductance of the detection circuit [S]
ω: Angular velocity [rad/sec]
t: time [seconds]
B: 1/3(sin3ωt)+1/5(sin5ωt)+...
また、対数検波回路３３を構成する検波器３３２を図５に示すモデルとする。検波器３３２は交流の入力信号ｖiに対してその実効値を出力すると仮定すると、出力信号ｉoは下記の数式２のようになる。 The detector 332 that constitutes the logarithmic detection circuit 33 is modeled as shown in FIG. 5. If we assume that the detector 332 outputs the effective value of the AC input signal v, the output signal i will be expressed as in Equation 2 below.
図６に示すような、振幅制限増幅器３３１と検波器３３２との組み合わせが３段の対数検波回路を想定した場合の、入力信号ｖiの大きさ別（同図（Ａ），（Ｂ），および（Ｃ）参照）の出力信号Ｉoは、それぞれ、下記の数式３の数式３－１（同図（Ａ）の場合），数式３－２（同図（Ｂ）の場合），および数式３－３（同図（Ｃ）の場合）の各々に示すようになる。なお、図６に示す回路は、すなわち、段間帯域制限フィルタ３５が無い場合の対数検波回路に相当する。 Assuming a three-stage logarithmic detection circuit in which the amplitude-limiting amplifier 331 and the detector 332 are combined as shown in FIG. The output signal Io of the following formula 3 (see (C)) is calculated by formula 3-1 (in the case of (A) in the figure), formula 3-2 (in the case of (B) in the figure), and formula 3- 3 (in the case of FIG. 3(C)). Note that the circuit shown in FIG. 6 corresponds to a logarithmic detection circuit without the interstage band-limiting filter 35.
一方、図７に示すような、振幅制限増幅器３３１と検波器３３２との組み合わせが３段の対数検波回路で第２段と第３段との間に段間帯域制限フィルタ３５を追加（別言すると、挿入）した場合の、入力信号ｖiの大きさ別（同図（Ａ），（Ｂ），および（Ｃ）参照）の出力Ｉoは、それぞれ、下記の数式４の数式４－１（同図（Ａ）の場合），数式４－２（同図（Ｂ）の場合），および数式４－３（同図（Ｃ）の場合）の各々に示すようになる。 On the other hand, when an interstage band-limiting filter 35 is added (in other words, inserted) between the second and third stages of a three-stage logarithmic detection circuit that combines an amplitude limiting amplifier 331 and a detector 332 as shown in FIG. 7, the output Io for each magnitude of the input signal vi (see FIG. 7 (A), (B), and (C)) is as shown in the following formula 4, formula 4-1 (for FIG. 7 (A)), formula 4-2 (for FIG. 7 (B)), and formula 4-3 (for FIG. 7 (C)).
ここで、図７（Ｃ）に示す場合について、特に、第２段と第３段との間に追加（別言すると、挿入）された段間帯域制限フィルタ３５による帯域制限の結果として、第２段の振幅制限増幅器３３１2の出力信号ｖoが ＡＥ(４／π)ｓｉｎωｔ になっている。 Here, in the case shown in FIG. 7C, in particular, as a result of the band limitation by the interstage band limiting filter 35 added (in other words, inserted) between the second stage and the third stage, the The output signal vo of the two-stage amplitude limiting amplifier 331 2 is AE(4/π)sinωt.
図６に示す検討から導出される、段間帯域制限フィルタ３５が無い場合の対数検波回路の出力を整理すると図８（Ａ）のようになり、図７に示す検討から導出される、段間帯域制限フィルタ３５がある場合の対数検波回路の出力を整理すると同図（Ｂ）のようになる。 The output of the logarithmic detection circuit without the interstage band-limiting filter 35, derived from the study shown in Figure 6, is organized as shown in Figure 8 (A), and the output of the logarithmic detection circuit with the interstage band-limiting filter 35, derived from the study shown in Figure 7, is organized as shown in the same figure (B).
図８（Ａ）に示す結果から、入力信号の振幅ＶmがＡ倍になると出力電流ＩoはＥｇmＡが加算され、対数検波の特性が得られることが確認される。 From the results shown in FIG. 8A, it is confirmed that when the amplitude Vm of the input signal is multiplied by A, EgmA is added to the output current Io, and the characteristic of logarithmic detection is obtained.
一方、図８（Ｂ）に示す結果から、段間帯域制限フィルタ３５が追加されている第３段では（言い換えると、段間帯域制限フィルタ３５が挿入されている第２段から第３段にかけては）、出力電流Ｉoの増加は下記の数式５のとおりとなり、段間帯域制限フィルタ３５が無い場合（図８（Ａ）における第２段から第３段にかけての増加を参照）よりも下記の数式６に示す分だけ少なくなる。このため、入出力特性の線形性が１０％崩れることとなる。 On the other hand, from the results shown in FIG. 8(B), in the third stage where the interstage band limiting filter 35 is added (in other words, from the second stage to the third stage where the inter stage band limiting filter 35 is inserted) ), the increase in the output current Io is as shown in Equation 5 below, and compared to the case where there is no interstage band-limiting filter 35 (see the increase from the second stage to the third stage in FIG. 8(A)), the increase in the output current Io is as shown below. It decreases by the amount shown in Equation 6. As a result, the linearity of the input/output characteristics deteriorates by 10%.
そこで、この発明では、段間帯域制限フィルタ３５の前に、バッファ３６が挿入される。バッファ３６は、増幅度が１である非反転増幅回路として構成され（図９参照；尚、「ボルテージフォロア」や「ボルテージホロワ」などとも呼ばれる）、入力ｖinに対して、ｖout＝ｖinを出力する。 Therefore, in the present invention, a buffer 36 is inserted before the interstage band-limiting filter 35. The buffer 36 is configured as a non-inverting amplifier circuit with an amplification degree of 1 (see FIG. 9; also called a "voltage follower" or "voltage follower"), and outputs vout = vin for input vin. do.
バッファ３６が挿入されることによる効果の検証として、図１０に示す回路モデルを用いて行ったシミュレーションの結果を図１１～図１３に示す。図１０（Ａ），（Ｂ）に示す回路モデル６Ａ，６Ｂは、どちらも、各段を構成する振幅制限増幅器６１と検波器６２との組み合わせが６段、直列に接続される構成を備える対数検波回路であり、第３段と第４段との間に段間帯域制限フィルタ６３が設けられる。なお、振幅制限増幅器６１の符号に付される下付きの添え字（具体的には、１，２，・・・，６）は、振幅制限増幅器６１と検波器６２との組み合わせが直列に接続される多段型の検波増幅器として構成される対数検波回路における振幅制限増幅器６１と検波器６２との組み合わせごとの段の順序を表す。 As a verification of the effect of inserting the buffer 36, the results of simulations performed using the circuit model shown in FIG. 10 are shown in FIGS. 11 to 13. The circuit models 6A and 6B shown in FIGS. 10(A) and 10(B) both have a logarithmic configuration in which six stages are connected in series, each consisting of an amplitude limiting amplifier 61 and a detector 62. This is a detection circuit, and an interstage band-limiting filter 63 is provided between the third stage and the fourth stage. Note that the subscripts (specifically, 1, 2, ..., 6) attached to the symbol of the amplitude limiting amplifier 61 indicate that the combination of the amplitude limiting amplifier 61 and the detector 62 is connected in series. 3 represents the order of stages for each combination of amplitude limiting amplifier 61 and detector 62 in a logarithmic detection circuit configured as a multi-stage detection amplifier.
その上で、図１０（Ｂ）に示す回路モデル６Ｂでは、段間帯域制限フィルタ６３の前に（言い換えると、第３段と段間帯域制限フィルタ６３との間に）バッファ６４が設けられる。すなわち、図１０（Ａ）はバッファが無い場合の対数検波回路に相当するモデルであり、同図（Ｂ）はバッファがある場合の対数検波回路に相当するモデルである。 In addition, in the circuit model 6B shown in FIG. 10(B), a buffer 64 is provided before the interstage band-limiting filter 63 (in other words, between the third stage and the interstage band-limiting filter 63). That is, FIG. 10(A) is a model equivalent to a logarithmic detection circuit without a buffer, and FIG. 10(B) is a model equivalent to a logarithmic detection circuit with a buffer.
バッファ３６が挿入されることによる効果の検証としてのシミュレーションの結果について、まず、対数検波回路としての入力電力Ｐinと検波電流Ｉdetとの間の関係（言い換えると、対数検波回路の入出力特性）を図１１に示す。図１１に示す結果から、段間帯域制限フィルタ６３の前にバッファ６４が設けられていない場合には入出力特性の線形性が崩れ非線形性が生じて検波電流Ｉdetの減少がみられるのに対し、段間帯域制限フィルタ６３の前にバッファ６４が挿入されることによって入出力特性の線形性が維持されて検波電流Ｉdetの減少が回避されることが確認される。 As for the results of a simulation to verify the effect of inserting the buffer 36, first, the relationship between the input power Pin and the detection current Idet as a logarithmic detection circuit (in other words, the input/output characteristics of the logarithmic detection circuit) is shown in Figure 11. From the results shown in Figure 11, it can be confirmed that when the buffer 64 is not provided before the interstage band-limiting filter 63, the linearity of the input/output characteristics is lost and nonlinearity occurs, resulting in a decrease in the detection current Idet, whereas by inserting the buffer 64 before the interstage band-limiting filter 63, the linearity of the input/output characteristics is maintained and a decrease in the detection current Idet is avoided.
バッファ６４が無い場合の、入出力特性の非線形性は、受信電力の精度に誤差が生じる原因となる。入出力特性の非線形性が生じる原因は、段間に設けられる段間帯域制限フィルタ６３の前の出力波形が帯域制限されて高調波が抑圧されることで、検波器３（図１０（Ａ）参照）へと入力される信号の電力が減少し、検波出力が低下するためである。 Nonlinearity in the input/output characteristics in the absence of the buffer 64 causes errors in the accuracy of received power. The cause of nonlinearity in the input/output characteristics is that the output waveform before the interstage band-limiting filter 63 provided between the stages is band-limited and harmonics are suppressed. This is because the power of the signal input to (see) decreases, and the detection output decreases.
対数検波回路としての入力電力Ｐinと誤差との間の関係を図１２に示す。図１２に示す結果から、段間帯域制限フィルタ６３の前にバッファ６４が挿入されることにより、バッファ６４が無い場合と比べて、誤差が低減することが確認される。 The relationship between the input power Pin and the error as a logarithmic detection circuit is shown in Figure 12. From the results shown in Figure 12, it is confirmed that by inserting a buffer 64 before the interstage band-limiting filter 63, the error is reduced compared to when the buffer 64 is not present.
さらに、各検波器６２（具体的には、図１０および図１３において「検波器１」，「検波器２」，・・・，「検波器６」と表記）の各々における入力電力Ｐinと検波電流Ｉdetとの間の関係を図１３に示す。バッファ６４が無い場合には、段間帯域制限フィルタ６３の直前に位置する検波器３における検波電流Ｉdetが著しく減少するのに対して（図１３（Ａ）参照）、段間帯域制限フィルタ６３の前にバッファ６４が挿入されることにより、検波器３における検波電流Ｉdetの減少が解消されて、前記検波電流Ｉdetが適切な値になっていることが確認される（図１３（Ｂ）参照）。 Furthermore, the input power Pin and the detected power in each of the detectors 62 (specifically, expressed as "detector 1", "detector 2", ..., "detector 6" in FIGS. 10 and 13) FIG. 13 shows the relationship between the current Idet and the current Idet. When the buffer 64 is not provided, the detection current Idet in the detector 3 located immediately before the interstage band-limiting filter 63 decreases significantly (see FIG. 13(A)); By inserting the buffer 64 in front, the decrease in the detection current Idet in the detector 3 is eliminated, and it is confirmed that the detection current Idet has an appropriate value (see FIG. 13(B)). .
上記のようなレーダ受信機３やこのレーダ受信機３を有するレーダ装置１によれば、多段型の検波増幅器としての対数検波回路３３の各段を構成する振幅制限増幅器３３１と検波器３３２との組み合わせの段間に段間帯域制限フィルタ３５を追加すると入出力特性の線形性が崩れて検波信号に遅延が発生してしまうのに対し、段間帯域制限フィルタ３５の前にバッファ３６が挿入されることによって入出力特性の線形性が維持されて検波信号の遅延の発生を回避することが可能となる。 According to the radar receiver 3 and the radar device 1 having the radar receiver 3 described above, if an interstage band-limiting filter 35 is added between the stages of the combination of the amplitude limiting amplifier 331 and the detector 332 that constitute each stage of the logarithmic detection circuit 33 as a multistage detection amplifier, the linearity of the input/output characteristics is lost and a delay occurs in the detection signal. However, by inserting a buffer 36 before the interstage band-limiting filter 35, the linearity of the input/output characteristics is maintained and it is possible to avoid the occurrence of a delay in the detection signal.
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態ではこの発明に係るレーダ装置やレーダ受信機としての構成が図１に示す概略構成を備えるレーダ装置１やレーダ受信機３に対して適用されるようにしているが、この発明に係るレーダ装置やレーダ受信機としての構成が適用され得るレーダ装置やレーダ受信機の全体構成は図１に示す構成には限定されない。例えば、バッファ３６は、非反転増幅回路として構成される場合に限定されるものではなく、エミッタフォロアとして構成されるようにしてもよく、さらに言えば、アイソレータ等の受動素子などの入出力をインピーダンス的に切り離すことができる機序として構成されるようにしてもよい。
また、上記の実施の形態では各段を構成する振幅制限増幅器６１と検波器６２との組み合わせが６段、直列に接続される構成を備える対数検波回路に相当する回路モデルを用いてシミュレーションを行うようにしているが、この発明に係るレーダ装置やレーダ受信機としての構成が適用され得る仕組みは６段の対数検波回路には限定されない。
Although the embodiments of this invention have been described above, the specific configuration is not limited to the above embodiments, and even if there are changes in the design within the scope of the gist of this invention, Included in invention. For example, in the embodiments described above, the configuration of the radar device and radar receiver according to the present invention is applied to the radar device 1 and radar receiver 3 having the schematic configuration shown in FIG. The overall configuration of a radar device or radar receiver to which the configuration of a radar device or radar receiver according to the present invention can be applied is not limited to the configuration shown in FIG. For example, the buffer 36 is not limited to being configured as a non-inverting amplifier circuit, but may be configured as an emitter follower. Furthermore, the buffer 36 may be configured as an emitter follower, and furthermore, the buffer 36 may be configured as an emitter follower. It may also be configured as a mechanism that can be separated from each other.
In addition, in the above embodiment, simulation is performed using a circuit model corresponding to a logarithmic detection circuit having a configuration in which six stages of combinations of amplitude-limiting amplifiers 61 and detectors 62 are connected in series. However, the structure to which the configuration of a radar device or a radar receiver according to the present invention can be applied is not limited to a six-stage logarithmic detection circuit.
１ レーダ装置
２ レーダ送信機
３ レーダ受信機
３１ 高周波受信器
３２ 検波前置帯域制限フィルタ
３３ 対数検波回路
３３１ 振幅制限増幅器
３３２ 検波器
３３３ 加算器
３４ 測距器
３５ 段間帯域制限フィルタ
３６ バッファ
４ サーキュレータ
５ アンテナ
６Ａ 回路モデル
６Ｂ 回路モデル
６１ 振幅制限増幅器
６２ 検波器
６３ 段間帯域制限フィルタ
６４ バッファ
１００ 多段型検波増幅器
１０１ 増幅器
１０２ 検波器
１０３ 帯域制限フィルタ
1 Radar device 2 Radar transmitter 3 Radar receiver 31 High frequency receiver 32 Pre-detection band limiting filter 33 Logarithmic detection circuit 331 Amplitude limiting amplifier 332 Detector 333 Adder 34 Range finder 35 Interstage band limiting filter 36 Buffer 4 Circulator 5 Antenna 6A Circuit model 6B Circuit model 61 Amplitude limiting amplifier 62 Detector 63 Interstage band limiting filter 64 Buffer 100 Multistage detection amplifier 101 Amplifier 102 Detector 103 Band limiting filter
Claims (3)
前記複数の増幅器のそれぞれの出力信号の検波を行う複数の検波器と、
前記複数の検波器のそれぞれの出力信号を加算合計する加算器と、
前記増幅器と前記検波器との組み合わせとして構成される段と段との間に設けられて前記増幅器から出力される信号の周波数帯域を制限する段間帯域制限フィルタと、
前記段間帯域制限フィルタの前に挿入されるバッファと、を有する、
ことを特徴とするレーダ受信機。 multiple amplifiers connected in series,
a plurality of detectors that detect respective output signals of the plurality of amplifiers;
an adder that adds together the output signals of each of the plurality of detectors;
an interstage band-limiting filter that is provided between stages configured as a combination of the amplifier and the detector and limits the frequency band of the signal output from the amplifier;
a buffer inserted before the interstage band-limiting filter;
A radar receiver characterized by:
ことを特徴とする請求項１に記載のレーダ受信機。 the interstage band-limiting filter is provided before the stage including the detector in which the voltage of the output signal exceeds a predetermined threshold when white noise is input;
2. The radar receiver according to claim 1, wherein the radar receiver comprises:
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