JP7459672B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関するものである。
半導体チップを搭載した半導体装置に関する技術が開示されている（例えば、特許文献１参照）。特許文献１では、半導体チップにおいて発生するスイッチングノイズを低減するために、半導体チップの直近にコンデンサを配置している。
特開２０１３－２２２９５０号公報
特許文献１によると、半導体チップにおいて発生した熱を排出するに際し、半導体チップから下側基板に至るという放熱経路に加え、半導体チップの上面から導体、上側基板、コンデンサ、そして下側基板に至るという放熱経路を確保して、熱抵抗を下げている。しかし、このような構成によれば、コンデンサが、半導体チップにおいて発生した熱の主な排出経路に含まれることとなる。コンデンサの耐熱温度が低いと、半導体チップにおいて発生した熱によりコンデンサが損傷するおそれがある。また、コンデンサが損傷しなくても、コンデンサの特性が熱により変動する場合もある。また、コンデンサの寿命が低下するおそれもある。半導体装置においては、サージ電圧の抑制を図りながら、コンデンサに対する半導体チップからの熱の影響を低減することが求められる。
そこで、サージ電圧の抑制を図りつつ、スナバコンデンサに対する半導体チップからの熱の影響の低減を図ることができる半導体装置を提供することを目的の１つとする。
本開示に従った半導体装置は、第１主面を有する放熱板と、第１主面上に配置される第１接合材と、第１回路パターンを含み、第１接合材により放熱板に接合される第１基板と、第１基板の厚さ方向に見て、第１基板の外周を取り囲むように放熱板に取り付けられる枠体と、第１回路パターン上に配置されるワイドバンドギャップ半導体チップと、ワイドバンドギャップ半導体チップと電気的に並列に接続され、枠体によって取り囲まれる空間に配置されるスナバコンデンサと、第１基板よりも熱伝導率の小さい熱分離部と、を備える。スナバコンデンサは、誘電体を含む本体部と、本体部と第１回路パターンとを接続する電極と、を含む。熱分離部は、第１基板の厚さ方向において本体部と第１基板との間に配置される。
上記半導体装置によれば、サージ電圧の抑制を図りつつ、スナバコンデンサに対する半導体チップからの熱の影響の低減を図ることができる。
図１は、実施の形態１における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図２は、図１中の線分ＩＩ－ＩＩで切断した場合の拡大断面図である。 図３は、実施の形態１における半導体装置の等価回路図である。 図４は、実施の形態２における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図５は、図４中の線分Ｖ－Ｖで切断した場合の拡大断面図である。 図６は、実施の形態３における半導体装置を切断した場合の拡大断面図である。 図７は、実施の形態３における半導体装置を製造する過程の一部を示す拡大断面図である。 図８は、実施の形態４における半導体装置の一部を切断した場合の拡大断面図である。 図９は、実施の形態５における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図１０は、実施の形態６における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図１１は、実施の形態７における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図１２は、実施の形態８における半導体装置を切断した場合の拡大断面図である。 図１３は、実施の形態９における半導体装置を切断した場合の拡大断面図である。 図１４は、実施の形態１０における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図１５は、実施の形態１１における半導体装置を第１基板の厚さ方向に見た概略平面図である。 図１６は、実施の形態１１における半導体装置を切断した場合の拡大断面図である。 図１７は、実施の形態１２における半導体装置を切断した場合の拡大断面図である。 図１８は、実施の形態１３における半導体装置を切断した場合の拡大断面図である。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、第１主面を有する放熱板と、第１主面上に配置される第１接合材と、第１回路パターンを含み、第１接合材により放熱板に接合される第１基板と、第１基板の厚さ方向に見て、第１基板の外周を取り囲むように放熱板に取り付けられる枠体と、第１回路パターン上に配置されるワイドバンドギャップ半導体チップと、ワイドバンドギャップ半導体チップと電気的に並列に接続され、枠体によって取り囲まれる空間に配置されるスナバコンデンサと、第１基板よりも熱伝導率の小さい熱分離部と、を備える。スナバコンデンサは、誘電体を含む本体部と、本体部と第１回路パターンとを接続する電極と、を含む。熱分離部は、第１基板の厚さ方向において本体部と第１基板との間に配置される。なお、ワイドバンドギャップ半導体チップとは、バンドギャップがシリコンよりも大きい材質から構成される半導体層を動作層として有する半導体チップをいう。ワイドバンドギャップ半導体チップは、例えば、炭化ケイ素、窒化ガリウムまたは酸化ガリウムから構成される半導体層を動作層として有する。
本開示の半導体装置に含まれるワイドバンドギャップ半導体チップは、シリコン半導体チップと比較して、絶縁破壊電圧が高いことから高耐圧化が可能であり、飽和ドリフト速度が高いことから高速化が可能である。さらに、熱伝導度が高いことから高温における動作が可能である。サージ電圧の抑制を図る観点から、スナバコンデンサをワイドバンドギャップ半導体チップの近傍に配置することが求められる。上記半導体装置は、ワイドバンドギャップ半導体チップと電気的に並列に接続されるスナバコンデンサを含む。スナバコンデンサは、枠体によって取り囲まれる空間に配置される。よって、ワイドバンドギャップ半導体チップとスナバコンデンサとの距離を近くすることができる。したがって、サージ電圧の抑制を図ることができる。
ワイドバンドギャップ半導体チップが上記した高性能の特徴を有する一方で、高温での動作時にワイドバンドギャップ半導体チップの近傍に配置されたスナバコンデンサの本体部の温度が上昇すると、上記のように損傷や特性の変動、寿命の低下の問題が生ずる。上記半導体装置においては、第１基板よりも熱伝導率の小さい熱分離部が、スナバコンデンサの本体部と第１基板との間に配置される。よって、熱分離部により、ワイドバンドギャップ半導体チップにおいて発生した熱の、スナバコンデンサの本体部への伝達が抑制される。その結果、スナバコンデンサの本体部へのワイドバンドギャップ半導体チップからの熱の影響の低減を図ることができる。
以上のように、上記半導体装置によれば、サージ電圧の抑制を図りつつ、スナバコンデンサに対する半導体チップからの熱の影響の低減を図ることができる。
上記半導体装置は、空間を充填する樹脂部をさらに備えてもよい。樹脂部の一部は、熱分離部を構成してもよい。半導体装置に含まれる樹脂部の一部を熱分離部として利用することで、スナバコンデンサに対する半導体チップからの熱の影響の低減を容易に図ることができる。
上記半導体装置は、第１基板よりも熱伝導率が小さく、スナバコンデンサを搭載する第２基板をさらに備えてもよい。第２基板の一部は、熱分離部を構成してもよい。このようにすることにより、第２基板は、第１基板よりも熱伝導率が小さいため、ワイドバンドギャップ半導体チップにおいて発生した熱の、スナバコンデンサの本体部への伝達が抑制される。その結果、スナバコンデンサの本体部へのワイドバンドギャップ半導体チップからの熱の影響を低減することができる。また、予めスナバコンデンサを搭載した第２基板を利用して半導体装置を製造することができる。したがって、製造時におけるスナバコンデンサの取り扱いを容易にすることができる。
上記半導体装置において、第２基板は、厚さ方向に貫通するスルーホールを有してもよい。第２基板は、電極が接続される第２回路パターンと、スルーホールを取り囲む壁面を覆い、第１回路パターンと第２回路パターンとを電気的に接続する金属層と、を含んでもよい。このようにすることにより、スルーホールを利用して第１回路パターンと第２回路パターンとを同電位にすることができる。
上記半導体装置において、第２基板は、電極が接続される第２回路パターンを含んでもよい。半導体装置は、第１回路パターンと第２回路パターンとを電気的に接続する導電性部材をさらに備えてもよい。このようにすることにより、半導体装置に含まれる導電性部材を利用して、第１回路パターンと第２回路パターンとを同電位にすることができる。
上記半導体装置において、電極は、第１基板の厚さ方向に見て、ワイドバンドギャップ半導体チップの外縁のうちの電極に最も近い部分から第１基板の厚さ以上離れた第１回路パターンの部分に接続されてもよい。ワイドバンドギャップ半導体チップにおいて発生した熱は、第１基板側に伝えられ、放熱される。ここで、第１基板の厚さ方向の熱拡散の速度と、厚さ方向に垂直な方向の熱拡散の速度は同等である。よって、ワイドバンドギャップ半導体チップにおいて発生した熱の多くは、第１基板の厚さ方向に対して４５度の角度をなす範囲を放熱経路として第１基板側に伝えられる。上記構成を採用することにより、ワイドバンドギャップ半導体チップにおいて発生した熱が第１基板を経由してコンデンサに伝えられることを抑制することができる。
上記半導体装置において、電極は、金属製であって板状の端子を含んでもよい。このようにすることにより、インダクタンスの低減を図ることができる。
上記半導体装置において、第１基板の厚さ方向における熱分離部の厚さは、ワイドバンドギャップ半導体チップの厚さよりも大きくてもよい。このようにすることにより、第１基板の厚さ方向においてワイドバンドギャップ半導体チップとスナバコンデンサとが接触することを確実に抑制することができる。したがって、スナバコンデンサに対する半導体チップからの熱の影響の低減をさらに図ることができる。さらに、熱分離部の厚さが厚いほど断熱効果が大きくなるため、スナバコンデンサへの熱の影響の低減をより図ることができる。
上記半導体装置において、スナバコンデンサは、第１基板の厚さ方向に見て、ワイドバンドギャップ半導体チップと異なる位置に配置されてもよい。このようにすることにより、第１基板の厚さ方向に見てワイドバンドギャップ半導体チップとスナバコンデンサとが接触することを確実に抑制することができる。したがって、スナバコンデンサに対する半導体チップからの熱の影響の低減をさらに図ることができる。
上記半導体装置において、電極は、第１基板の厚さ方向に延びることにより、本体部と第１基板との間に空間を形成してもよい。このようにすることにより、上記熱分離部を形成することが容易となる。
上記半導体装置において、ワイドバンドギャップ半導体チップは、炭化ケイ素、窒化ガリウムまたは酸化ガリウムから構成される半導体層を有してもよい。このようなワイドバンドギャップ半導体チップは、上記半導体層を動作層として高い耐圧を確保しつつ大電流を流すことが可能であり、上記半導体装置に好適に用いられる。
［本開示の実施形態の詳細］
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
（実施の形態１）
本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置を第１基板の厚さ方向に見た概略平面図である。図２は、図１中の線分ＩＩ－ＩＩで切断した場合の拡大断面図である。図３は、実施の形態１における半導体装置の等価回路図である。なお、理解を容易にする観点から、図２において、第１ダイオードチップ２３ａ、第１トランジスタチップ２４ａおよび第２接合材１３ｂを図示している。
図１、図２および図３を参照して、実施の形態１における半導体装置１１ａは、放熱板１２と、第１接合材１３ａと、第１基板１４ａと、枠体１７と、Ｐ端子１８ａと、Ｏ端子１８ｂと、Ｎ端子１８ｃと、第２接合材１３ｂと、第１ダイオードチップ２３ａ，２３ｂと、第２ダイオードチップ２３ｃ，２３ｄと、第１トランジスタチップ２４ａ，２４ｂと、第２トランジスタチップ２４ｃ，２４ｄと、を備える。
放熱板１２は、金属製である。放熱板１２は、例えば銅製である。放熱板１２の表面には、ニッケル等のめっき処理が施されてもよい。放熱板１２の外形形状は、厚さ方向に見て、Ｘ方向に延びる辺を長辺とし、Ｙ方向に延びる辺を短辺とした長方形である。放熱板１２の厚さ方向の一方の第１主面１２ａ上に、第１接合材１３ａが配置される。第１接合材１３ａの材質として、例えばはんだ、具体的にはＳｎ－Ａｇ－Ｃｕ系はんだやＳｎ－Ｓｂ系はんだが用いられる。なお、放熱板１２の他方の第２主面１２ｂには、例えば、放熱を効率的に行う放熱フィン（図示しない）等が設けられる場合がある。
第１基板１４ａは、第１接合材１３ａにより放熱板１２に接合される。第１基板１４ａは、導電性を有する第１回路パターン１５と、絶縁性を有する第１絶縁板２１と、第１金属板２２と、を含む。第１絶縁板２１の厚さ方向の一方側の面上に第１回路パターン１５が配置され、第１絶縁板２１の厚さ方向の他方側の面上に第１金属板２２が配置される。すなわち、第１基板１４ａは、第１金属板２２、第１絶縁板２１および第１回路パターン１５を積層した構成である。第１回路パターン１５は、それぞれ間隔をあけて配置される第１回路板１６ａと、第２回路板１６ｂと、第３回路板１６ｃと、を含む。
第１金属板２２は、例えば銅製である。第１絶縁板２１は、例えばセラミック製である。第１絶縁板２１の材質としては、例えばＡｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４が挙げられる。本実施形態においては、第１回路パターン１５は、銅配線である。なお、放熱板１２の厚さ方向および第１基板１４ａの厚さ方向は、共にＺ方向である。また、第１絶縁板２１の外形形状は、第１絶縁板２１の厚さ方向に見て、Ｘ方向に長辺が延びる長方形である。
枠体１７は、放熱板１２の第１主面１２ａから立ち上がり、第１基板１４ａの厚さ方向に見て、第１基板１４ａを取り囲むように放熱板１２に取り付けられる。枠体１７は、例えば絶縁性を有する樹脂製である。本実施形態において、枠体１７は、四角筒状である。枠体１７は、第１壁部２５ａと、第２壁部２５ｂと、第３壁部２５ｃと、第４壁部２５ｄと、を含む。第１壁部２５ａと第２壁部２５ｂとは、Ｙ方向において対向して配置される。第３壁部２５ｃと第４壁部２５ｄとは、Ｘ方向において対向して配置される。
Ｐ端子１８ａ、Ｏ端子１８ｂおよびＮ端子１８ｃはそれぞれ、板状であって、金属製である。本実施形態において、Ｐ端子１８ａ、Ｏ端子１８ｂおよびＮ端子１８ｃは、それぞれ例えば、帯状の銅板を折り曲げて形成される。第１基板１４ａの厚さ方向に見て、Ｐ端子１８ａおよびＮ端子１８ｃは、第３壁部２５ｃに取り付けられる。Ｐ端子１８ａおよびＮ端子１８ｃは、Ｙ方向に間隔をあけて配置される。Ｏ端子１８ｂは、第４壁部２５ｄに取り付けられる。Ｐ端子１８ａは、ワイヤ２６ａにより第１回路板１６ａと電気的に接続される。Ｏ端子１８ｂは、ワイヤ２６ｂにより第２回路板１６ｂと電気的に接続される。Ｎ端子１８ｃは、ワイヤ２６ｃにより第３回路板１６ｃと電気的に接続される。なお、Ｐ端子１８ａ、Ｏ端子１８ｂおよびＮ端子１８ｃの形状は、円形状であってもよいし、楕円形状であってもよい。
第１ダイオードチップ２３ａ，２３ｂ、第２ダイオードチップ２３ｃ，２３ｄ、第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄはそれぞれ、ワイドバンドギャップ半導体チップである。具体的には、第１ダイオードチップ２３ａ，２３ｂ、第２ダイオードチップ２３ｃ，２３ｄ、第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄはそれぞれ、ＳｉＣ（炭化ケイ素）からなる半導体層を含む。あるいは、第１ダイオードチップ２３ａ，２３ｂ、第２ダイオードチップ２３ｃ，２３ｄ、第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄはそれぞれ、窒化ガリウムや酸化ガリウム等からなる半導体層を含んでもよい。第１ダイオードチップ２３ａ，２３ｂおよび第２ダイオードチップ２３ｃ，２３ｄは、例えばショットキーバリアダイオード（ＳＢＤ）である。第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄは、例えば金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄは、縦型のトランジスタチップである。すなわち、第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄは、厚さ方向（Ｚ方向）に電流が流れるトランジスタチップである。第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄは、それぞれ同様の構成であり、例えば第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄの厚さは、同じである。もちろん、これに限定される必要はなく、異なる厚みであってもよい。
第１ダイオードチップ２３ａ，２３ｂおよび第１トランジスタチップ２４ａ，２４ｂはそれぞれ、第１回路板１６ａ上に配置される。第１ダイオードチップ２３ａ，２３ｂおよび第１トランジスタチップ２４ａ，２４ｂはそれぞれ、第１基板１４ａの厚さ方向に見て、それぞれ重ならない位置に配置される。第１ダイオードチップ２３ａ，２３ｂは、第２接合材１３ｂにより、第１ダイオードチップ２３ａ，２３ｂのそれぞれのカソードパッドと第１回路板１６ａとが電気的に接続されるように接合される。第１トランジスタチップ２４ａ，２４ｂは、第２接合材１３ｂにより、第１トランジスタチップ２４ａ，２４ｂのそれぞれのドレイン電極と第１回路板１６ａとが電気的に接続されるように接合される。また、第１ダイオードチップ２３ａのアノードパッドと第１トランジスタチップ２４ａのソースパッドとは、ワイヤ２７ａにより電気的に接続される。第１ダイオードチップ２３ｂのアノードパッドと第１トランジスタチップ２４ｂのソースパッドとは、ワイヤ２７ｂにより電気的に接続される。第１トランジスタチップ２４ａのソースパッドと第２回路板１６ｂとは、ワイヤ２７ｃにより電気的に接続される。第１トランジスタチップ２４ｂのソースパッドと第２回路板１６ｂとは、ワイヤ２７ｄにより電気的に接続される。
第２ダイオードチップ２３ｃ，２３ｄおよび第２トランジスタチップ２４ｃ，２４ｄはそれぞれ、第２回路板１６ｂ上に配置される。第２ダイオードチップ２３ｃ，２３ｄおよび第２トランジスタチップ２４ｃ，２４ｄはそれぞれ、第１基板１４ａの厚さ方向に見て、それぞれ重ならない位置に配置される。第２ダイオードチップ２３ｃ，２３ｄは、第２接合材１３ｂにより、第２ダイオードチップ２３ｃ，２３ｄのそれぞれのカソードパッドと第２回路板１６ｂとが電気的に接続されるように接合される。第２トランジスタチップ２４ｃ，２４ｄは、第２接合材１３ｂにより、第２トランジスタチップ２４ｃ，２４ｄのそれぞれのドレイン電極と第２回路板１６ｂとが電気的に接続されるように接合される。また、第２ダイオードチップ２３ｃのアノードパッドと第２トランジスタチップ２４ｃのソースパッドとは、ワイヤ２８ａにより電気的に接続される。第２ダイオードチップ２３ｄのアノードパッドと第２トランジスタチップ２４ｄのソースパッドとは、ワイヤ２８ｂにより電気的に接続される。第２トランジスタチップ２４ｃのソースパッドと第３回路板１６ｃとは、ワイヤ２８ｃにより電気的に接続される。第２トランジスタチップ２４ｄのソースパッドと第３回路板１６ｃとは、ワイヤ２８ｄにより電気的に接続される。なお、図１等において、ゲート配線の図示を省略している。
半導体装置１１ａは、枠体１７によって取り囲まれる空間１９を充填する樹脂部２９を備える。樹脂部２９の材質としては、例えばエポキシ樹脂やシリコーン樹脂が用いられる。なお、図１においては、樹脂部２９の図示を省略している。
半導体装置１１ａは、スナバコンデンサ３１ａを備える。スナバコンデンサ３１ａは、枠体１７によって取り囲まれる空間１９に配置される。スナバコンデンサ３１ａは、誘電体を含む本体部３２ａと、本体部３２ａと第１回路パターン１５とを接続する電極３３ａ，３４ａと、を含む。本実施形態においては、本体部３２ａは、長手方向がＹ方向となる形状である。電極３３ａは、本体部３２ａと接触して配置される外部電極３５ａと、外部電極３５ａと接触して配置される端子３６ａと、を含む。電極３４ａは、本体部３２ａと接触して配置される外部電極３７ａと、外部電極３７ａと接触して配置される端子３８ａと、を含む。端子３６ａ，３８ａは、金属製である。端子３６ａ，３８ａは、板状である。端子３６ａ，３８ａは、板状の部材を折り曲げて形成される。このような構成の端子３６ａ，３８ａを用いることにより、インダクタンスの低減を図ることができる。また、端子３６ａ，３８ａの第１基板１４ａの厚さ方向に延びる部分と第１回路パターン１５と接合する部分とを形成することが容易となる。なお、端子３６ａ，３８ａの断面形状は、円形状であってもよいし、楕円形状であってもよい。
電極３３ａと第１回路パターン１５の第１回路板１６ａとが電気的に接続される。具体的には、例えばはんだにより構成される第３接合材１３ｃにより、電極３３ａに含まれる端子３６ａと第１回路板１６ａとが接合される。電極３４ａと第１回路パターン１５の第２回路板１６ｂとが電気的に接続される。具体的には、第３接合材１３ｃにより、電極３４ａに含まれる端子３８ａと第２回路板１６ｂとが接合される。スナバコンデンサ３１ａは、第１トランジスタチップ２４ａ，２４ｂと電気的に並列に接続される。具体的には、スナバコンデンサ３１ａは、電極３３ａが第１トランジスタチップ２４ａ，２４ｂのドレイン側となり、電極３４ａが第１トランジスタチップ２４ａ，２４ｂのソース側となるよう第１回路パターン１５に接続される。
電極３３ａは、第１基板１４ａの厚さ方向に見て、第１トランジスタチップ２４ａ，２４ｂの外縁のうちの電極３３ａに最も近い部分から第１基板１４ａの厚さ以上離れた第１回路パターン１５の部分に接続される。具体的には、第１トランジスタチップ２４ａの外縁のうちの電極３３ａに最も近い部分から電極３３ａが接続される第１回路板１６ａの部分までの距離Ｄ１は、第１基板１４ａの厚さＴ１以上である。また、第１トランジスタチップ２４ｂの外縁のうちの電極３３ａに最も近い部分から電極３３ａが接続される第１回路板１６ａの部分までの距離Ｄ２は、第１基板１４ａの厚さＴ１以上である。
スナバコンデンサ３１ａは、第１基板１４ａの厚さ方向に見て、第１トランジスタチップ２４ａ，２４ｂと異なる位置に配置される。すなわち、スナバコンデンサ３１ａは、第１基板１４ａの厚さ方向に見て、第１トランジスタチップ２４ａ，２４ｂと重ならない位置に配置される。本実施形態においては、スナバコンデンサ３１ａは、Ｘ方向において、第１トランジスタチップ２４ａと第１トランジスタチップ２４ｂとの間に配置される。このようにすることにより、スナバコンデンサ３１ａと第１トランジスタチップ２４ａとの電流ループ（第１の電流ループ）とスナバコンデンサ３１ａと第１トランジスタチップ２４ｂとの電流ループ（第２の電流ループ）とを揃えることが容易となる。よって、両者（第１の電流ループと第２の電流ループ）のインダクタンスを揃えることが容易となる。サージ電圧ΔＶとインダクタンス（電流ループ）との関係について、サージ電圧ΔＶは、Ｌ（インダクタンス）×ｄＩ（電流）／ｄｔ（時間）によって表される。したがって、このような構成を採用すると、第１トランジスタチップ２４ａと第１トランジスタチップ２４ｂとの間におけるサージ電圧抑制の効果の大きさを揃えることが容易となる。また、両者のインダクタンスを揃えることにより、半導体装置１１ａにおけるＬＣ共振の抑制効果も得ることができる。また、スナバコンデンサ３１ａは、Ｙ方向において、第１トランジスタチップ２４ａ，２４ｂよりも第２壁部２５ｂに近い位置に配置される。このようにすることにより、スナバコンデンサ３１ａの端子３６ａ，３８ａを含む電極３３ａ，３４ａの長さが長くなることを抑制することができ、インダクタンスの低減を図ることができる。したがって、サージ電圧の抑制に寄与することができる。本実施形態においては、スナバコンデンサ３１ａは、第１基板１４ａの厚さ方向に見て、第１ダイオードチップ２３ａ，２３ｂ、第２ダイオードチップ２３ｃ，２３ｄおよび第２トランジスタチップ２４ｃ，２４ｄのそれぞれと重ならない位置に配置される。
半導体装置１１ａは、スナバコンデンサ３１ｂを備える。すなわち、半導体装置１１ａは、２つのスナバコンデンサ３１ａ，３１ｂを含む。本実施形態においては、スナバコンデンサ３１ｂの構成は、スナバコンデンサ３１ａの構成と同様である。スナバコンデンサ３１ｂは、枠体１７によって取り囲まれる空間１９に配置される。スナバコンデンサ３１ｂは、誘電体を含む本体部３２ｂと、本体部３２ｂと第１回路パターン１５とを接続する電極３３ｂ，３４ｂと、を含む。本実施形態においては、本体部３２ｂは、長手方向がＹ方向となる形状である。電極３３ｂは、本体部３２ｂと接触して配置される外部電極３５ｂと、外部電極３５ｂと接触して配置される端子３６ｂと、を含む。電極３４ｂは、本体部３２ｂと接触して配置される外部電極３７ｂと、外部電極３７ｂと接触して配置される端子３８ｂと、を含む。端子３６ｂ，３８ｂは、金属製である。端子３６ｂ，３８ｂは、板状である。端子３６ｂ，３８ｂは、板状の部材を折り曲げて形成される。このような構成の端子３６ｂ，３８ｂを用いることにより、インダクタンスの低減を図ることができる。また、端子３６ｂ，３８ｂの第１基板１４ａの厚さ方向に延びる部分と第１回路パターン１５と接合する部分とを形成することが容易となる。なお、端子３６ｂ，３８ｂの断面形状は、円形状であってもよいし、楕円形状であってもよい。
電極３３ｂと第１回路パターン１５の第２回路板１６ｂとが電気的に接続される。具体的には、第３接合材１３ｃにより、電極３３ｂに含まれる端子３６ｂと第２回路板１６ｂとが接合される。電極３４ｂと第１回路パターン１５の第３回路板１６ｃとが電気的に接続される。具体的には、第３接合材１３ｃにより、電極３４ｂに含まれる端子３８ｂと第３回路板１６ｃとが接合される。スナバコンデンサ３１ｂは、第２トランジスタチップ２４ｃ，２４ｄと電気的に並列に接続される。具体的には、スナバコンデンサ３１ｂは、電極３３ｂが第２トランジスタチップ２４ｃ，２４ｄのドレイン側となり、電極３４ｂが第２トランジスタチップ２４ｃ，２４ｄのソース側となるよう第１回路パターン１５に接続される。
電極３３ｂは、第１基板１４ａの厚さ方向に見て、第２トランジスタチップ２４ｃ，２４ｄの外縁のうちの電極３３ｂに最も近い部分から第１基板１４ａの厚さ以上離れた第１回路パターン１５の部分に接続される。スナバコンデンサ３１ｂは、第１基板１４ａの厚さ方向に見て、第２トランジスタチップ２４ｃ，２４ｄと異なる位置に配置される。すなわち、スナバコンデンサ３１ｂは、第１基板１４ａの厚さ方向に見て、第２トランジスタチップ２４ｃ，２４ｄと重ならない位置に配置される。本実施形態においては、スナバコンデンサ３１ｂは、Ｘ方向において、第２トランジスタチップ２４ｃと第２トランジスタチップ２４ｄとの間に配置される。このようにすることにより、スナバコンデンサ３１ｂと第２トランジスタチップ２４ｃとの電流ループとスナバコンデンサ３１ｂと第２トランジスタチップ２４ｄとの電流ループとを揃えることが容易となる。よって、両者のインダクタンスを揃えることが容易となる。したがって、第１トランジスタチップ２４ａと第１トランジスタチップ２４ｂとの間におけるサージ電圧抑制の効果の大きさを揃えることが容易となる。また、両者のインダクタンスを揃えることにより、半導体装置１１ａにおけるＬＣ共振の抑制効果も得ることができる。また、スナバコンデンサ３１ｂは、Ｙ方向において、第２トランジスタチップ２４ｃ，２４ｄよりも第２壁部２５ｂに近い位置に配置される。このようにすることにより、スナバコンデンサ３１ｂの端子３６ｂ，３８ｂを含む電極３３ｂ，３４ｂの長さが長くなることを抑制することができ、インダクタンスの低減を図ることができる。したがって、サージ電圧の抑制に寄与することができる。本実施形態においては、スナバコンデンサ３１ｂは、第１基板１４ａの厚さ方向に見て、第１ダイオードチップ２３ａ，２３ｂ、第２ダイオードチップ２３ｃ，２３ｄおよび第１トランジスタチップ２４ａ，２４ｂのそれぞれと重ならない位置に配置される。
スナバコンデンサ３１ａ，３１ｂとしては、例えば、耐熱温度が１１５℃以下であるフィルムコンデンサや耐熱温度が１５０℃以下であるセラミックコンデンサが用いられる。
ここで、半導体装置１１ａは、第１基板１４ａよりも熱伝導率の小さい熱分離部３０を備える。熱分離部３０は、第１基板１４ａの厚さ方向において本体部３２ａ，３２ｂと第１基板１４ａとの間に配置される。本実施形態においては、樹脂部２９の一部が、熱分離部３０を構成する。樹脂部２９によって空間１９を充填する際に、本体部３２ａ，３２ｂと第１基板１４ａとの間に入り込んだ樹脂部２９が、熱分離部３０を構成する。第１基板１４ａの厚さ方向における熱分離部３０の厚さＴ２は、第１トランジスタチップ２４ａ，２４ｂの厚さＴ３よりも大きい。
電極３３ａ，３４ａは、第１基板１４ａの厚さ方向に延びることにより、本体部３２ａと第１基板１４ａとの間に空間を形成している。本実施形態においては、端子３６ａ，３８ａが第１基板１４ａの厚さ方向であるＺ方向に延びる形状である。この端子３６ａ，３８ｂによって、本体部３２ａと第１基板１４ａとの間に空間を形成している。本実施形態においては、この空間に入り込んだ樹脂部２９が、熱分離部３０となる。
次に、半導体装置１１ａの動作時における電流の流れについて簡単に説明する。第１トランジスタチップ２４ａ，２４ｂがオン状態となって、Ｐ端子１８ａとＯ端子１８ｂとの間の電気的な接続がオン状態でありＯ端子１８ｂとＮ端子１８ｃとの間の電気的な接続がオフ状態である時には、以下のように電流が流れる。すなわち、電流は、Ｐ端子１８ａからワイヤ２６ａ、第１回路パターン１５の第１回路板１６ａ、オン状態の第１トランジスタチップ２４ａ，２４ｂ、ワイヤ２７ｃ，２７ｄ、第１回路パターン１５の第２回路板１６ｂ、そしてワイヤ２６ｂを通ってＯ端子１８ｂに流れる。第２トランジスタチップ２４ｃ，２４ｄがオン状態となって、Ｏ端子１８ｂとＮ端子１８ｃとの間の電気的な接続がオン状態でありＰ端子１８ａとＯ端子１８ｂとの間の電気的な接続がオフ状態である時には、以下のように電流が流れる。すなわち、電流は、Ｏ端子１８ｂからワイヤ２６ｂ、第１回路パターン１５の第２回路板１６ｂ、オン状態の第２トランジスタチップ２４ｃ，２４ｄ、ワイヤ２８ｃ，２８ｄ、第１回路パターン１５の第３回路板１６ｃ、そしてワイヤ２６ｃを通ってＮ端子１８ｃに流れる。
ここで、上記半導体装置１１ａは、ワイドバンドギャップ半導体チップである第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄを含む。第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄは、絶縁破壊電圧が高いことから高耐圧化が可能であり、飽和ドリフト速度が高いことから高速化が可能である。さらに、熱伝導度が高いことから高温における動作が可能である。上記半導体装置１１ａは、第１トランジスタチップ２４ａ，２４ｂと電気的に並列に接続されるスナバコンデンサ３１ａを含む。また、上記半導体装置１１ａは、第２トランジスタチップ２４ｃ，２４ｄと電気的に並列に接続されるスナバコンデンサ３１ｂを含む。スナバコンデンサ３１ａ，３１ｂは、枠体１７によって取り囲まれる空間１９に配置される。よって、第１トランジスタチップ２４ａ，２４ｂとスナバコンデンサ３１ａとの距離を近くすることができる。また、第２トランジスタチップ２４ｃ，２４ｄとスナバコンデンサ３１ｂとの距離を近くすることができる。したがって、サージ電圧の抑制を図ることができる。
第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄが上記した高性能の特徴を有する一方で、高温での動作時に第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄの近傍に配置されたスナバコンデンサ３１ａ，３１ｂの本体部３２ａ，３２ｂの温度が上昇すると、上記のように損傷や特性の変動、寿命の低下の問題が生ずる。上記半導体装置１１ａにおいては、第１基板１４ａよりも熱伝導率の小さい熱分離部３０が、スナバコンデンサ３１ａの本体部３２ａと第１基板１４ａとの間に配置される。よって、熱分離部３０により、第１トランジスタチップ２４ａ，２４ｂにおいて発生した熱の、スナバコンデンサ３１ａの本体部３２ａへの伝達が抑制される。その結果、スナバコンデンサ３１ａの本体部３２ａへの第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。また、第１基板１４ａよりも熱伝導率の小さい熱分離部３０が、スナバコンデンサ３１ｂの本体部３２ｂと第１基板１４ａとの間に配置される。よって、熱分離部３０により、第２トランジスタチップ２４ｃ，２４ｄにおいて発生した熱の、スナバコンデンサ３１ｂの本体部３２ｂへの伝達が抑制される。その結果、スナバコンデンサ３１ｂの本体部３２ｂへの第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減を図ることができる。
以上のように、上記半導体装置１１ａによれば、サージ電圧の抑制を図りつつ、スナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。また、サージ電圧の抑制を図りつつ、スナバコンデンサ３１ｂに対する第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減を図ることができる。
なお、半導体装置１１ａは、枠体１７によって取り囲まれる空間１９に配置される２つのスナバコンデンサ３１ａ，３１ｂを含む。スナバコンデンサ３１ａ，３１ｂを含まない半導体装置の場合、サージ電圧を抑制するコンデンサは、平滑コンデンサとなる。平滑コンデンサは、枠体１７外に配置され、いわゆる外付けで接続される。このような半導体装置と比較して、上記半導体装置１１ａに含まれるスナバコンデンサ３１ａ，３１ｂは、枠体１７によって取り囲まれた空間１９に配置されるため、平滑コンデンサを外付けで接続する半導体装置の場合と比較して、配線を短くすることができる。よって、インダクタンスの低減を図ることができる。したがって、サージ電圧の抑制をより効果的にすることができる。
本実施形態においては、上記半導体装置１１ａは、空間１９を充填する樹脂部２９を備え、樹脂部２９の一部が、熱分離部３０を構成している。よって、このような半導体装置１１ａは、半導体装置１１ａに含まれる樹脂部２９の一部を熱分離部３０として利用することで、スナバコンデンサ３１ａ，３１ｂに対する第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減を容易に図ることができる半導体装置となっている。
本実施形態においては、電極３３ａ，３３ｂ，３４ａ，３４ｂはそれぞれ、金属製であって板状の端子３６ａ，３６ｂ，３８ａ，３８ｂを含む。よって、このような半導体装置１１ａは、インダクタンスの低減を図ることが容易な半導体装置となっている。
本実施形態においては、第１基板１４ａの厚さ方向における熱分離部３０の厚さＴ２は、第１トランジスタチップ２４ａ，２４ｂの厚さＴ３および第２トランジスタチップ２４ｃ，２４ｄの厚さＴ３よりも大きい。よって、第１基板１４ａの厚さ方向において第１トランジスタチップ２４ａ，２４ｂとスナバコンデンサ３１ａとが接触することを確実に抑制することができる。また、第１基板１４ａの厚さ方向において第２トランジスタチップ２４ｃ，２４ｄとスナバコンデンサ３１ｂとが接触することを確実に抑制することができる。したがって、このような半導体装置１１ａは、スナバコンデンサ３１ａ，３１ｂに対する第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減をさらに図ることができる半導体装置となっている。さらに熱分離部３０の厚さＴ２が厚いほど断熱効果が大きくなるため、スナバコンデンサ３１ａ，３１ｂへの熱の影響の低減をより図ることができる。
本実施形態においては、第１基板１４ａの厚さ方向に見て、第１トランジスタチップ２４ａ，２４ｂと異なる位置にスナバコンデンサ３１ａが配置されている。よって、第１基板１４ａの厚さ方向に見て第１トランジスタチップ２４ａ，２４ｂとスナバコンデンサ３１ａとが接触することを確実に抑制することができる。また、第１基板１４ａの厚さ方向に見て、第２トランジスタチップ２４ｃ，２４ｄと異なる位置にスナバコンデンサ３１ｂが配置されている。よって、第１基板１４ａの厚さ方向に見て第２トランジスタチップ２４ｃ，２４ｄとスナバコンデンサ３１ｂとが接触することを確実に抑制することができる。したがって、このような半導体装置１１ａは、スナバコンデンサ３１ａ，３１ｂに対する第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減をさらに図ることができる半導体装置となっている。
本実施形態においては、電極３３ａ，３３ｂ，３４ａ，３４ｂ、具体的には電極３３ａ，３３ｂ，３４ａ，３４ｂにそれぞれ含まれる端子３６ａ，３６ｂ，３８ａ，３８ｂは、第１基板１４ａの厚さ方向に延びることにより、本体部３２ａ，３２ｂと第１基板１４ａとの間に空間を形成している。よって、このような半導体装置１１ａは、上記熱分離部３０を形成することが容易な半導体装置となっている。
なお、上記の実施の形態においては、半導体装置１１ａは、枠体１７によって取り囲まれる空間１９を充填する樹脂部２９の一部が、熱分離部３０を構成することとしたが、これに限らず、例えば、熱分離部３０は、第１基板１４ａの厚さ方向においてスナバコンデンサ３１ａ，３１ｂの本体部３２ａ，３２ｂと第１基板１４ａとの間に配置される空気であってもよいし、第１基板１４ａの厚さ方向においてスナバコンデンサ３１ａ，３１ｂの本体部３２ａ，３２ｂと第１基板１４ａとの間に配置される空気および樹脂部２９の一部であってもよい。熱分離部３０が、樹脂部２９の一部を含むことで絶縁性の安定化を図ることができる。熱分離部３０が、空気を含むことで高い断熱性を有することができる。熱分離部３０が、樹脂部２９の一部と空気を含むことで、高い絶縁性と高い断熱性を両立させることができる。
（実施の形態２）
次に、他の実施の形態である実施の形態２について説明する。図４は、実施の形態２における半導体装置を第１基板の厚さ方向に見た概略平面図である。図５は、図４中の線分Ｖ－Ｖで切断した場合の拡大断面図である。実施の形態２の半導体装置は、スナバコンデンサを搭載する第２基板を含む点において実施の形態１の場合と異なっている。また、図５においては、第１ダイオードチップ２３ａの図示を省略している。
図４および図５を参照して、実施の形態２における半導体装置１１ｂは、スナバコンデンサ３１ａを搭載する第２基板４１ａを含む。第２基板４１ａは、導電性を有する第２回路パターン４２ａと、絶縁性を有する第２絶縁板４３ａと、を含む。第２絶縁板４３ａの厚さ方向の一方側の面上に第２回路パターン４２ａが配置される。第２絶縁板４３ａの厚さ方向の他方側の面は、第１回路パターン１５、具体的には、第１回路板１６ａに接合される。すなわち、第２基板４１ａは、第１基板１４ａに接合される。第２基板４１ａの熱伝導率は、第１基板１４ａの熱伝導率よりも小さい。第２基板４１ａは、第１基板１４ａに積層された構造である。このような構造を採用することにより、安価な構成とすることができ、第２基板４１ａのはんだ等を用いての接合といった作業を省略することができる。第２回路パターン４２ａは、それぞれ間隔をあけて配置される第４回路板４４ａと、第５回路板４５ａとを含む。第４回路板４４ａと第５回路板４５ａとは、Ｙ方向に間隔をあけて配置されている。第２回路パターン４２ａの材質は、第１回路パターン１５と同じである。スナバコンデンサ３１ａの電極３３ａは、第４回路板４４ａに電気的に接続される。具体的には、電極３３ａの端子３６ａは、第４接合材１３ｄにより、第４回路板４４ａに接合される。スナバコンデンサ３１ａの電極３４ａは、第５回路板４５ａに電気的に接続される。具体的には、電極３４ａの端子３８ａは、第４接合材１３ｄにより、第５回路板４５ａに接合される。
第２絶縁板４３ａの熱伝導率は、第１絶縁板２１の熱伝導率よりも小さい。第２絶縁板４３ａの外形形状は、第１絶縁板２１の厚さ方向に見て、Ｙ方向に長辺が延びる長方形である。
第２基板４１ａは、厚さ方向に貫通するスルーホール４６ａ，４７ａ，４８ａを有する。スルーホール４６ａ，４７ａ，４８ａは、Ｘ方向に間隔をあけて配置される。第２基板４１ａは、スルーホール４６ａ，４７ａ，４８ａを取り囲む壁面５１ａを覆い、第１回路パターン１５と第２回路パターン４２ａとを電気的に接続する金属層５２ａを含む。具体的には、金属層５２ａにより、第１回路パターン１５の第１回路板１６ａと第２回路パターン４２ａの第４回路板４４ａとが電気的に接続される。本実施形態における熱分離部３０の厚さは、厚さＴ４によって示される。金属層５２ａは、例えば、壁面５１ａを覆うようにして配置されるめっきであってもよいし、はんだであってもよいし、銀ペーストであってもよい。
図４に示すように、半導体装置１１ｂは、スナバコンデンサ３１ｂを搭載する第２基板４１ｂを含む。第２基板４１ｂは、導電性を有する第２回路パターン４２ｂと、絶縁性を有する第２絶縁板４３ｂと、を含む。第２絶縁板４３ｂの厚さ方向の一方側の面上に第２回路パターン４２ｂが配置される。第２絶縁板４３ｂの厚さ方向の他方側の面は、第１回路パターン１５、具体的には、第２回路板１６ｂに接合される。すなわち、第２基板４１ｂは、第１基板１４ａに接合される。第２基板４１ｂの熱伝導率は、第１基板１４ａの熱伝導率よりも小さい。第２基板４１ｂは、第１基板１４ａに積層された構造である。このような構造を採用することにより、安価な構成とすることができ、第２基板４１ｂのはんだ等を用いての接合といった作業を省略することができる。第２回路パターン４２ｂは、それぞれ間隔をあけて配置される第４回路板４４ｂと、第５回路板４５ｂとを含む。第４回路板４４ｂと第５回路板４５ｂとは、Ｙ方向に間隔をあけて配置されている。第２回路パターン４２ｂの材質は、第１回路パターン１５と同じである。スナバコンデンサ３１ｂの電極３３ｂは、第４回路板４４ｂに電気的に接続される。具体的には、電極３３ｂの端子３６ｂは、第４接合材１３ｄにより、第４回路板４４ｂに接合される。スナバコンデンサ３１ｂの電極３４ｂは、第５回路板４５ｂに電気的に接続される。具体的には、電極３４ｂの端子３８ｂは、第４接合材１３ｄにより、第５回路板４５ｂに接合される。
第２絶縁板４３ｂの材質は、第１絶縁板２１の材質と同じである。第２絶縁板４３ｂの外形形状は、第１絶縁板２１の厚さ方向に見て、Ｙ方向に長辺が延びる長方形である。
第２基板４１ｂは、厚さ方向に貫通するスルーホール４６ｂ，４７ｂ，４８ｂを有する。スルーホール４６ｂ，４７ｂ，４８ｂは、Ｘ方向に間隔をあけて配置される。第２基板４１ｂは、スルーホール４６ｂ，４７ｂ，４８ｂを取り囲む壁面を覆い、第１回路パターン１５と第２回路パターン４２ｂとを電気的に接続する金属層を含む。具体的には、金属層により、第１回路パターン１５の第２回路板１６ｂと第２回路パターン４２ｂの第４回路板４４ｂとが電気的に接続される。スルーホール４６ｂ，４７ｂ，４８ｂを取り囲む壁面を覆う金属層の構成については、上記金属層５２ａの構成と同様である。
本実施形態の半導体装置１１ｂは、ワイドバンドギャップ半導体チップである第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄを含む。第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄは、絶縁破壊電圧が高いことから高耐圧化が可能であり、飽和ドリフト速度が高いことから高速化が可能である。さらに、熱伝導度が高いことから高温における動作が可能である。上記半導体装置１１ｂは、第１トランジスタチップ２４ａ，２４ｂと電気的に並列に接続されるスナバコンデンサ３１ａを含む。また、上記半導体装置１１ｂは、第２トランジスタチップ２４ｃ，２４ｄと電気的に並列に接続されるスナバコンデンサ３１ｂを含む。スナバコンデンサ３１ａ，３１ｂは、枠体１７によって取り囲まれる空間１９に配置される。よって、第１トランジスタチップ２４ａ，２４ｂとスナバコンデンサ３１ａとの距離を近くすることができる。また、第２トランジスタチップ２４ｃ，２４ｄとスナバコンデンサ３１ｂとの距離を近くすることができる。したがって、サージ電圧の抑制を図ることができる。
第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄが上記した高性能の特徴を有する一方で、高温での動作時に第１トランジスタチップ２４ａ，２４ｂおよび第２トランジスタチップ２４ｃ，２４ｄの近傍に配置されたスナバコンデンサ３１ａ，３１ｂの本体部３２ａ，３２ｂの温度が上昇すると、上記のように損傷や特性の変動、寿命の低下の問題が生ずる。上記半導体装置１１ｂにおいては、第１基板１４ａよりも熱伝導率の小さい熱分離部３０が、スナバコンデンサ３１ａの本体部３２ａと第１基板１４ａとの間に配置される。よって、熱分離部３０により、第１トランジスタチップ２４ａ，２４ｂにおいて発生した熱の、スナバコンデンサ３１ａの本体部３２ａへの伝達が抑制される。その結果、スナバコンデンサ３１ａの本体部３２ａへの第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。また、第１基板１４ａよりも熱伝導率の小さい熱分離部３０が、スナバコンデンサ３１ｂの本体部３２ｂと第１基板１４ａとの間に配置される。よって、熱分離部３０により、第２トランジスタチップ２４ｃ，２４ｄにおいて発生した熱の、スナバコンデンサ３１ｂの本体部３２ｂへの伝達が抑制される。その結果、スナバコンデンサ３１ｂの本体部３２ｂへの第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減を図ることができる。
以上のように、上記半導体装置１１ｂによれば、サージ電圧の抑制を図りつつ、スナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。また、サージ電圧の抑制を図りつつ、スナバコンデンサ３１ｂに対する第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減を図ることができる。
なお、半導体装置１１ｂは、枠体１７によって取り囲まれる空間１９に配置される２つのスナバコンデンサ３１ａ，３１ｂを含む。よって、上記した平滑コンデンサを外付けで接続する半導体装置の場合と比較して、配線を短くすることができる。よって、インダクタンスの低減を図ることができる。したがって、サージ電圧の抑制をより効果的にすることができる。
本実施形態の半導体装置１１ｂは、第１基板１４ａよりも熱伝導率が小さく、スナバコンデンサ３１ａ，３１ｂを搭載する第２基板４１ａ，４１ｂを含む。そして、第２基板４１ａ，４１ｂの一部は、熱分離部３０を構成する。本実施形態においては、第２基板４１ａ，４１ｂおよび第２基板４１ａ，４１ｂと本体部３２ａ，３２ｂとの間に配置される樹脂部２９が、熱分離部３０を構成する。第２基板４１ａは、第１基板１４ａよりも熱伝導率が小さいため、第１トランジスタチップ２４ａ，２４ｂにおいて発生した熱の、スナバコンデンサ３１ａの本体部３２ａへの伝達が抑制される。よって、このような半導体装置１１ｂは、スナバコンデンサ３１ａの本体部３２ａへの第１トランジスタチップ２４ａ，２４ｂからの熱の影響を低減することができる半導体装置となっている。また、第２基板４１ｂは、第１基板１４ａよりも熱伝導率が小さいため、第２トランジスタチップ２４ｃ，２４ｄにおいて発生した熱の、スナバコンデンサ３１ｂの本体部３２ｂへの伝達が抑制される。よって、このような半導体装置１１ｂは、スナバコンデンサ３１ｂの本体部３２ｂへの第２トランジスタチップ２４ｃ，２４ｄからの熱の影響を低減することができる半導体装置となっている。また、予めスナバコンデンサ３１ａ，３１ｂを搭載した第２基板４１ａ，４１ｂを利用して半導体装置１１ｂを製造することができる。したがって、このような半導体装置１１ｂは、製造時におけるスナバコンデンサ３１ａ，３１ｂの取り扱いを容易にすることができる半導体装置となっている。
また、本実施形態において、半導体装置１１ｂは、上記構成の第２基板４１ａを含むため、第１基板１４ａの第１回路板１６ａと第２基板４１ａの第４回路板４４ａおよび第５回路板４５ａとが平行平板となり電流の流れる向きが対向する。よって、このような半導体装置１１ｂは、磁束を打ち消し合うことができるため、インダクタンスの低減を図ることができる半導体装置となっている。同様に、本実施形態において、半導体装置１１ｂは、上記構成の第２基板４１ｂを含むため、第１基板１４ａの第２回路板１６ｂと第２基板４１ｂの第４回路板４４ｂおよび第５回路板４５ｂとが平行平板となり電流の流れる向きが対向する。よって、このような半導体装置１１ｂは、磁束を打ち消し合うことができるため、インダクタンスの低減を図ることができ、サージ電圧の抑制をより効果的にすることができる半導体装置となっている。
本実施形態においては、スルーホール４６ａ，４７ａ，４８ａを利用して第１回路パターン１５の第１回路板１６ａと第２回路パターン４２ａの第４回路板４４ａとを同電位にすることができる。また、このような半導体装置１１ｂによれば、スルーホール４６ｂ，４７ｂ，４８ｂを利用して第１回路パターン１５の第２回路板１６ｂと第２回路パターン４２ｂの第４回路板４４ｂとを同電位にすることができる。
なお、上記の実施の形態においては、第２基板４１ａ，４１ｂの一部は、熱分離部３０を構成することとしたが、これに限らず、熱分離部３０は、第２基板４１ａ，４１ｂの一部の一部に加え、第１基板１４ａの厚さ方向においてスナバコンデンサ３１ａ，３１ｂの本体部３２ａ，３２ｂと第１基板１４ａとの間に配置される空気を含んでもよいし、第１基板１４ａの厚さ方向においてスナバコンデンサ３１ａ，３１ｂの本体部３２ａ，３２ｂと第１基板１４ａとの間に配置される空気および樹脂部２９を含んでもよい。以下の第２基板を含む実施の形態においても同様である。
（実施の形態３）
次に、さらに他の実施の形態である実施の形態３について説明する。図６は、実施の形態３における半導体装置を切断した場合の拡大断面図である。実施の形態３の半導体装置は、第２基板が第２金属板を含む点において実施の形態２の場合と異なっている。
図６を参照して、実施の形態３における半導体装置１１ｃは、スナバコンデンサ３１ａを搭載する第２基板５６ａを含む。第２基板５６ａは、導電性を有する第２回路パターン４２ａと、絶縁性を有する第２絶縁板４３ａと、第２金属板５７ａと、を含む。第２絶縁板４３ａの厚さ方向の一方側の面上に第２回路パターン４２ａが配置される。第２絶縁板４３ａの厚さ方向の他方側の面上に、第２金属板５７ａが配置される。第２基板５６ａは、第１回路パターン１５に電気的に接続される。図７は、実施の形態３における半導体装置１１ｃを製造する過程の一部を示す拡大断面図である。図７は、第２基板５６ａを第１基板１４ａに取り付ける前の状態を示す概略断面図である。図７を併せて参照して、例えばはんだにより構成される第５接合材１３ｅにより、第２基板５６ａの第２金属板５７ａと第１回路板１６ａとが接合される。すなわち、第２基板５６ａは、第１基板１４ａに接合される。このようにすることにより、第１基板１４ａに対して第２基板５６ａを自由な位置に接合することができる。本実施形態における熱分離部３０の厚さは、厚さＴ５によって示される。第２基板５６ａの第２金属板５７ａが第１回路板１６ａに接合された後、ワイヤ２７ｃによる各部材の接合を行う。なお、本製造方法は、第２基板を含む以下の実施の形態においても、同様である。
このような半導体装置１１ｃであっても、サージ電圧の抑制を図りつつ、スナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。また、本実施形態においても、予めスナバコンデンサ３１ａを搭載した第２基板５６ａを利用して半導体装置１１ｃを製造することができる。したがって、このような半導体装置１１ｃは、製造時におけるスナバコンデンサ３１ａの取り扱いを容易にすることができる半導体装置となっている。また、本実施形態においても、磁束を打ち消し合うことができるため、インダクタンスの低減を図ることができる半導体装置となっている。また、本実施形態においても、スナバコンデンサ３１ａの本体部３２ａへの第１トランジスタチップ２４ａ，２４ｂからの熱の影響を低減することができる半導体装置となっている。
（実施の形態４）
次に、さらに他の実施の形態である実施の形態４について説明する。図８は、実施の形態４における半導体装置の一部を切断した場合の拡大断面図である。図８において、第１基板等の図示を省略している。実施の形態４の半導体装置は、電極が端子を含まない点において実施の形態２の場合と異なっている。
図８を参照して、実施の形態４における半導体装置１１ｄに含まれるスナバコンデンサ３１ａは、本体部３２ａと、電極３３ａ，３４ａと、を含む。電極３３ａは、端子を含まず、外部電極３５ａで構成されている。電極３４ａは、端子を含まず、外部電極３７ａで構成されている。スナバコンデンサ３１ａの電極３３ａ（外部電極３５ａ）は、第６接合材１３ｆにより、第４回路板４４ａに接合される。すなわち、スナバコンデンサ３１ａの電極３３ａは、端子３６ａを介さず、第１回路板１６ａと電気的に接続されている。スナバコンデンサ３１ａの電極３４ａ（外部電極３７ａ）は、第６接合材１３ｆにより、第５回路板４５ａに接合される。すなわち、スナバコンデンサ３１ａの電極３４ａは、端子３８ａを介さず、第２回路板１６ｂと電気的に接続されている。本実施形態においては、熱分離部３０は主に、第２絶縁板４３ａにより構成されている。
このような半導体装置１１ｄであっても、サージ電圧の抑制を図りつつ、スナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。
（実施の形態５）
次に、さらに他の実施の形態である実施の形態５について説明する。図９は、実施の形態５における半導体装置を第１基板の厚さ方向に見た概略平面図である。実施の形態５の半導体装置は、第５回路板が第１トランジスタチップおよび第２トランジスタチップと直接接続されていない点において実施の形態２の場合と異なっている。
図９を参照して、実施の形態５における半導体装置１１ｅの第２基板４１ａに含まれる第５回路板４５ａは、第１トランジスタチップ２４ａ，２４ｂと直接接続されていない。第２回路板１６ｂは、導電性部材であるワイヤ２７ｃ，２７ｄにより第１トランジスタチップ２４ａ，２４ｂのソースパッドに電気的に接続されている。第５回路板４５ａは、導電性部材であるワイヤ５５ａにより、第２回路板１６ｂに電気的に接続される。よって、このような構成によっても、第５回路板４５ａと第２回路板１６ｂとを同電位とすることができる。また、実施の形態５における半導体装置１１ｅの第２基板４１ｂに含まれる第５回路板４５ｂは、第２トランジスタチップ２４ｃ，２４ｄと直接接続されていない。第３回路板１６ｃは、ワイヤ２８ｃ，２８ｄにより第２トランジスタチップ２４ｃ，２４ｄのソースパッドに電気的に接続されている。第５回路板４５ｂは、導電性部材であるワイヤ５５ｂにより、第３回路板１６ｃに電気的に接続される。よって、このような構成によっても、第５回路板４５ｂと第３回路板１６ｃとを同電位とすることができる。本実施形態においては、半導体装置１１ｅ内の配線として用いるワイヤを、第５回路板４５ｂと第３回路板１６ｃとを電気的に接続する導電性部材として利用することができる。なお、第５回路板４５ｂは、他の導電性部材、例えば銅板により第３回路板１６ｃと電気的に接続されてもよい。
（実施の形態６）
次に、さらに他の実施の形態である実施の形態６について説明する。図１０は、実施の形態６における半導体装置を第１基板の厚さ方向に見た概略平面図である。実施の形態６の半導体装置は、第２基板４１ａが第２回路板１６ｂ上に配置され、第２基板４１ｂが第３回路板１６ｃ上に配置されている点において実施の形態５の場合と異なっている。
図１０を参照して、実施の形態６における半導体装置１１ｆの第２基板４１ａは、第２回路板１６ｂ上に配置される。そして、第５回路板４５ａは、導電性部材であるワイヤ５８ａにより第１回路板１６ａと電気的に接続されている。よって、このような構成によれば、第５回路板４５ａと第１回路板１６ａとを同電位とすることができる。また、実施の形態６における半導体装置１１ｆの第２基板４１ｂは、第３回路板１６ｃ上に配置される。そして、第５回路板４５ｂは、導電性部材であるワイヤ５８ｂにより第２回路板１６ｂと電気的に接続されている。よって、このような構成によれば、第５回路板４５ｂと第２回路板１６ｂとを同電位とすることができる。本実施形態においては、半導体装置１１ｆ内の配線として用いるワイヤを、第５回路板４５ａと第１回路板１６ａとを電気的に接続する導電性部材および第５回路板４５ｂと第２回路板１６ｂとを電気的に接続する導電性部材として利用することができる。なお、第５回路板４５ａ，４５ｂはそれぞれ、他の導電性部材、例えば銅板により第１回路板１６ａ、第２回路板１６ｂと電気的に接続されてもよい。
（実施の形態７）
次に、さらに他の実施の形態である実施の形態７について説明する。図１１は、実施の形態７における半導体装置を第１基板の厚さ方向に見た概略平面図である。実施の形態７の半導体装置は、第２基板４１ａおよび第２基板４１ｂがスルーホールを有しない点において実施の形態６の場合と異なっている。
図１１を参照して、実施の形態７における半導体装置１１ｇの第２基板４１ａは、厚さ方向に貫通するスルーホールを有していない。第２基板４１ａの第４回路板４４ａは、ワイヤ５９ａにより、第２回路板１６ｂと電気的に接続されている。よって、このような構成によれば、第４回路板４４ａと第２回路板１６ｂとを同電位とすることができる。また、実施の形態７における半導体装置１１ｇの第２基板４１ｂは、厚さ方向に貫通するスルーホールを有していない。第２基板４１ｂの第４回路板４４ｂは、ワイヤ５９ｂにより、第３回路板１６ｃと電気的に接続されている。よって、このような構成によれば、第４回路板４４ｂと第３回路板１６ｃとを同電位とすることができる。本実施形態においては、ワイヤ５９ａ，５９ｂを利用しているため、ワイヤ５９ａ，５９ｂで接続された部材間において効率的に電流を流すことができる。なお、上記の実施の形態においては、第２基板４１ａおよび第２基板４１ｂの双方がスルーホールを有しないこととしたが、これに限らず、いずれか一方のみがスルーホールを有しない構成としてもよい。
（実施の形態８）
次に、さらに他の実施の形態である実施の形態８について説明する。図１２は、実施の形態８における半導体装置を切断した場合の拡大断面図である。実施の形態８の半導体装置は、第２基板がスルーホールを有しない点において実施の形態２の場合と異なっている。
図１２を参照して、実施の形態８における半導体装置１１ｈの第２基板４１ａは、厚さ方向に貫通するスルーホールを有していない。第２基板４１ａの第４回路板４４ａは、導電性部材であるワイヤ６１ａにより、第１回路板１６ａと電気的に接続されている。よって、このような構成によれば、第４回路板４４ａと第１回路板１６ａとを同電位とすることができる。
（実施の形態９）
次に、さらに他の実施の形態である実施の形態９について説明する。図１３は、実施の形態９における半導体装置を切断した場合の拡大断面図である。実施の形態９の半導体装置は、第２基板がスルーホールを有しない点において実施の形態３の場合と異なっている。
図１３を参照して、実施の形態９における半導体装置１１ｉの第２基板４１ａは、厚さ方向に貫通するスルーホールを有していない。第２基板４１ａの第４回路板４４ａは、導電性部材であるワイヤ６２ａにより、第１回路板１６ａと電気的に接続されている。よって、このような構成によれば、第４回路板４４ａと第１回路板１６ａとを同電位とすることができる。
（実施の形態１０）
次に、さらに他の実施の形態である実施の形態１０について説明する。図１４は、実施の形態１０における半導体装置を第１基板の厚さ方向に見た概略平面図である。実施の形態１０の半導体装置は、第２基板がスルーホールを有しない点において実施の形態２の場合と異なっている。
図１４を参照して、実施の形態１０における半導体装置１１ｊの第２基板４１ａは、厚さ方向に貫通するスルーホールを有していない。第２基板４１ａの第４回路板４４ａは、導電性部材であるワイヤ６３ａにより、第１回路板１６ａと電気的に接続されている。よって、このような構成によれば、第４回路板４４ａと第１回路板１６ａとを同電位とすることができる。また、実施の形態１０における半導体装置１１ｊの第２基板４１ｂは、厚さ方向に貫通するスルーホールを有していない。第２基板４１ｂの第４回路板４４ｂは、ワイヤ６３ｂにより、第２回路板１６ｂと電気的に接続されている。よって、このような構成によれば、第４回路板４４ｂと第２回路板１６ｂとを同電位とすることができる。
（実施の形態１１）
次に、さらに他の実施の形態である実施の形態１１について説明する。図１５は、実施の形態１１における半導体装置を第１基板の厚さ方向に見た概略平面図である。図１６は、実施の形態１１における半導体装置を切断した場合の拡大断面図である。図１６は、図１５中の線分ＸＶＩ－ＸＶＩで切断した場合の拡大断面図である。実施の形態１１の半導体装置は、第２基板４１ａが配置される金属板と第１トランジスタチップが配置される第１回路板とが分断されている点および第２基板４１ｂが配置される金属板と第２トランジスタチップが配置される第２回路板とが分断されている点において実施の形態１０の場合と異なっている。図１５において、金属板１６ｅ，１６ｇを破線で示している。
図１５および図１６を参照して、実施の形態１１における半導体装置１１ｋの第２基板４１ａは、金属板１６ｅ上に配置される。第２基板４１ａの第２金属板５７ａと金属板１６ｅとが第７接合材１３ｇにより接合されている。第１回路板１６ｄは、第３回路板１６ｃと比較してＸ方向の長さが短くなっている。第１回路板１６ｄと金属板１６ｅとは接続されておらず、領域６５ａにおいて分断されている。このような構成によれば、第１トランジスタチップ２４ａ，２４ｂが搭載される第１回路板１６ｄと、スナバコンデンサ３１ａが搭載される金属板１６ｅとの間において、熱を伝わりにくくすることができる。よって、よりスナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。また、実施の形態１１における半導体装置１１ｋの第２基板４１ｂは、金属板１６ｇ上に配置される。第２回路板１６ｆには、厚さ方向に見て、Ｙ方向に凹む切り欠きが形成されており、切り欠きが形成された領域に、金属板１６ｇが配置される。第２基板４１ａの場合と同様に、第２基板４１ｂの第２金属板と金属板１６ｇとが第７接合材により接合されている。第２回路板１６ｆと金属板１６ｇとは接続されておらず、分断されている。このような構成によれば、第２トランジスタチップ２４ｃ，２４ｄが搭載される第２回路板１６ｆと、スナバコンデンサ３１ｂが搭載される金属板１６ｇとの間において、熱を伝わりにくくすることができる。よって、よりスナバコンデンサ３１ｂに対する第２トランジスタチップ２４ｃ，２４ｄからの熱の影響の低減を図ることができる。なお、上記の実施の形態においては、第１回路板１６ｄと金属板１６ｅとが分断され、第２回路板１６ｆと金属板１６ｇとが分断されることとしたが、これに限らず、いずれか一方のみが分断される構成としてもよい。
（実施の形態１２）
次に、さらに他の実施の形態である実施の形態１２について説明する。図１７は、実施の形態１２における半導体装置を切断した場合の拡大断面図である。実施の形態１２の半導体装置は、金属板および第７接合材を含まない点において実施の形態１１の場合と異なっている。
図１７を参照して、実施の形態１２における半導体装置１１ｌの第２基板４１ａの第２金属板５７ａが直接第１絶縁板２１上に配置される。第１回路板１６ｄと第２金属板５７ａとは接続されておらず、領域６５ａにおいて分断されている。このような構成によれば、第１トランジスタチップ２４ａ，２４ｂが搭載される第１回路板１６ｄと、スナバコンデンサ３１ａが搭載される第２絶縁板４３ａとの間において、熱を伝わりにくくすることができる。よって、よりスナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。
（実施の形態１３）
次に、さらに他の実施の形態である実施の形態１３について説明する。図１８は、実施の形態１３における半導体装置を切断した場合の拡大断面図である。実施の形態１３の半導体装置は、第２基板の第２絶縁板が直接第１絶縁板上に配置される点において実施の形態１２の場合と異なっている。
図１８を参照して、実施の形態１３における半導体装置１１ｍの第２基板４１ａは、第１絶縁板２１上に配置される。この場合、第２基板４１ａの第２絶縁板４３ａが直接第１絶縁板２１上に配置される。第１回路板１６ｄと第２絶縁板４３ａとは接続されておらず、領域６５ａにおいて分断されている。このような構成によれば、第１トランジスタチップ２４ａ，２４ｂが搭載される第１回路板１６ｄと、スナバコンデンサ３１ａが搭載される第２絶縁板４３ａとの間において、熱を伝わりにくくすることができる。よって、よりスナバコンデンサ３１ａに対する第１トランジスタチップ２４ａ，２４ｂからの熱の影響の低減を図ることができる。
（他の実施の形態）
なお、上記の実施の形態においては、半導体装置は、スナバコンデンサを２つ含むこととしたが、これに限らず、半導体装置は、スナバコンデンサを１つ含むことにしてもよい。半導体装置がスナバコンデンサを１つ含む場合、例えば、Ｐ端子に接続される第１回路板とＮ端子に接続される第３回路板とを接続するように配置してもよい。このようにすることにより、半導体装置に含まれるスナバコンデンサの数を減らすことができる。
また、上記の実施の形態においては、半導体装置は、第１トランジスタチップと、第２トランジスタチップと、第１ダイオードチップと、第２ダイオードチップとをそれぞれ２つずつ含むこととしたが、トランジスタチップの数およびダイオードチップの数は、限定されない。例えば、本開示の半導体装置は、トランジスタチップを１つ含む構成であってもよいし、ダイオードチップを１つ含む構成であってもよいし、トランジスタチップおよびダイオードチップを１つずつ含む構成であってもよい。
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の半導体装置は、サージ電圧の抑制およびスナバコンデンサに対する半導体チップからの熱の影響の低減が求められる場合に特に有利に適用され得る。
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｌ，１１ｍ 半導体装置
１２ 放熱板
１２ａ 第１主面
１２ｂ 第２主面
１３ａ 第１接合材
１３ｂ 第２接合材
１３ｃ 第３接合材
１３ｄ 第４接合材
１３ｅ 第５接合材
１３ｆ 第６接合材
１３ｇ 第７接合材
１４ａ 第１基板
１５ 第１回路パターン
１６ａ，１６ｄ 第１回路板
１６ｂ，１６ｆ 第２回路板
１６ｃ 第３回路板
１６ｅ 金属板
１７ 枠体
１８ａ Ｐ端子
１８ｂ Ｏ端子
１８ｃ Ｎ端子
１９ 空間
２１ 第１絶縁板
２２ 第１金属板
２３ａ，２３ｂ 第１ダイオードチップ
２３ｃ，２３ｄ 第２ダイオードチップ
２４ａ，２４ｂ 第１トランジスタチップ
２４ｃ，２４ｄ 第２トランジスタチップ
２５ａ 第１壁部
２５ｂ 第２壁部
２５ｃ 第３壁部
２５ｄ 第４壁部
２６ａ，２６ｂ，２６ｃ，２７ａ，２７ｂ，２７ｃ，２７ｄ，２８ａ，２８ｂ，２８ｃ，２８ｄ，５５ａ，５５ｂ，５８ａ，５８ｂ，５９ａ，５９ｂ，６１ａ，６２ａ，６３ａ，６３ｂ ワイヤ
２９ 樹脂部
３０ 熱分離部
３１ａ，３１ｂ スナバコンデンサ
３２ａ，３２ｂ 本体部
３３ａ，３３ｂ，３４ａ，３４ｂ 電極
３５ａ，３５ｂ，３７ａ，３７ｂ 外部電極
３６ａ，３６ｂ，３８ａ，３８ｂ 端子
４１ａ，４１ｂ，５６ａ 第２基板
４２ａ，４２ｂ 第２回路パターン
４３ａ，４３ｂ 第２絶縁板
４４ａ，４４ｂ 第４回路板
４５ａ，４５ｂ 第５回路板
４６ａ，４６ｂ，４７ａ，４７ｂ，４８ａ，４８ｂ スルーホール
５１ａ 壁面
５２ａ 金属層
５７ａ 第２金属板
６５ａ 領域
Ｄ１，Ｄ２ 距離
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ 厚さ

Claims (10)

  1. 第１主面を有する放熱板と、
    前記第１主面上に配置される第１接合材と、
    第１回路パターンを含み、前記第１接合材により前記放熱板に接合される第１基板と、
    前記第１基板の厚さ方向に見て、前記第１基板の外周を取り囲むように前記放熱板に取り付けられる枠体と、
    前記第１回路パターン上に配置される第１ワイドバンドギャップ半導体チップと、
    前記第１回路パターン上に配置され、前記第１ワイドバンドギャップ半導体チップと第１方向に間隔をあけて配置される第２ワイドバンドギャップ半導体チップと、
    前記第１ワイドバンドギャップ半導体チップおよび前記第２ワイドバンドギャップ半導体チップと電気的にそれぞれ並列に接続され、前記枠体によって取り囲まれる空間内であって、前記第１基板の厚さ方向に見て、前記第１ワイドバンドギャップ半導体チップと前記第２ワイドバンドギャップ半導体チップとの間に配置されるスナバコンデンサと、
    前記第１基板よりも熱伝導率の小さい熱分離部と、を備え、
    前記スナバコンデンサは、
    誘電体を含む本体部と、
    前記本体部と前記第１回路パターンとを接続する電極と、を含み、
    前記熱分離部は、前記第１基板の厚さ方向において前記本体部と前記第１基板との間に配置される、半導体装置。
  2. 前記半導体装置は、前記空間を充填する樹脂部をさらに備え、
    前記樹脂部の一部は、前記熱分離部を構成する、請求項１に記載の半導体装置。
  3. 前記半導体装置は、前記第１基板よりも熱伝導率が小さく、前記スナバコンデンサを搭載する第２基板をさらに備え、
    前記第２基板の一部は、前記熱分離部を構成する、請求項１または請求項２に記載の半導体装置。
  4. 前記第２基板は、厚さ方向に貫通するスルーホールを有し、
    前記第２基板は、
    前記電極が接続される第２回路パターンと、
    前記スルーホールを取り囲む壁面を覆い、前記第１回路パターンと前記第２回路パターンとを電気的に接続する金属層と、を含む、請求項３に記載の半導体装置。
  5. 前記第２基板は、前記電極が接続される第２回路パターンを含み、
    前記半導体装置は、前記第１回路パターンと前記第２回路パターンとを電気的に接続する導電性部材をさらに備える、請求項３に記載の半導体装置。
  6. 前記電極は、前記第１基板の厚さ方向に見て、前記第１ワイドバンドギャップ半導体チップの外縁のうちの前記電極に最も近い部分から前記第１基板の厚さ以上離れた前記第１回路パターンの部分に接続される、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記電極は、金属製であって板状の端子を含む、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１基板の厚さ方向における前記熱分離部の厚さは、前記第１ワイドバンドギャップ半導体チップの厚さよりも大きい、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 前記電極は、前記第１基板の厚さ方向に延びることにより、前記本体部と前記第１基板との間に空間を形成する、請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 前記第１ワイドバンドギャップ半導体チップは、炭化ケイ素、窒化ガリウムまたは酸化ガリウムから構成される半導体層を有する、請求項１から請求項９のいずれか１項に記載の半導体装置。
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