JP7448059B2 - メモリ制御装置、メモリ制御方法及び制御プログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 122
- 230000008569 process Effects 0.000 claims description 65
- 238000012545 processing Methods 0.000 claims description 40
- 238000013500 data storage Methods 0.000 claims description 17
- 230000006870 function Effects 0.000 claims description 5
- 238000007726 management method Methods 0.000 description 60
- 238000013508 migration Methods 0.000 description 23
- 230000005012 migration Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 238000003384 imaging method Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 230000012447 hatching Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000001174 ascending effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
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- Memory System (AREA)
Description
また、本発明に係るメモリ制御方法は、プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置が実行するメモリ制御方法であって、前記プログラムによりデータ記憶用の領域の割り当てが要求される毎に、前記プログラムにより要求されているデータサイズ以上で且つ基本容量の2 n (指数nは0以上の整数)倍となる最小のデータサイズの記憶領域を、単位ブロック領域として設定するブロック領域設定処理と、前記メモリ部の先頭アドレスから順に、前記単位ブロック領域毎に当該単位ブロック領域が空状態か否かを判定し、最初に空状態と判定された単位ブロック領域を前記プログラムにより割り当てが要求されたデータ記憶用の領域として確保する領域確保処理と、を含むことを特徴とする。
また、本発明に係る制御プログラムは、プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置のコンピュータを、前記プログラムによりデータ記憶用の領域の割り当てが要求される毎に、前記プログラムにより要求されているデータサイズ以上で且つ基本容量の2 n (指数nは0以上の整数)倍となる最小のデータサイズの記憶領域を、単位ブロック領域として設定するブロック領域設定手段、前記メモリ部の先頭アドレスから順に、前記単位ブロック領域毎に当該単位ブロック領域が空状態か否かを判定し、最初に空状態と判定された単位ブロック領域を前記プログラムにより割り当てが要求されたデータ記憶用の領域として確保する領域確保手段、として機能させること特徴とする。
図1は、本発明に係るメモリ制御装置が適用されるコンピュータシステムの一例を示す概略ブロック図である。
次に、本実施形態に係るメモリ制御装置における制御方法(メモリ制御方法)について図面を参照して説明する。ここで、本実施形態に係るメモリ制御方法は、メモリ制御装置20において所定のアルゴリズムに基づく制御プログラムを実行することにより実現される。
メモリ領域取得処理においては、例えば図2のフローチャートに示すように、まず、演算処理部10において所定のプログラムを実行することにより、データ記憶用の領域の割当て要求が発生すると、メモリ制御装置20は、要求されているデータサイズに基づいて、メモリ部30のメモリ管理領域32に確保するBANKの数を算出する(ステップS102)。具体的には、メモリ制御装置20は、演算処理部10から割当て要求を受け取ると、要求されているデータサイズ以上であって、かつ、基本容量の2のべき乗(2n;指数n=0、1、2、3、4、・・・)倍となる最小のデータサイズに対応するBANK(メモリバンク)の数を算出する。
上述したメモリ領域取得処理のステップS116において、メモリ管理領域32内にプログラムで要求されているデータサイズ分以上の空き領域に対応する数のBANKを有するBLOCK(2n個の連続するBANKにより形成されるBLOCK)は存在しないが、メモリ管理領域32内に対応する数のBANKが散在すると判定された場合(判定結果がYesの場合)には、メモリ制御装置20は、次のようなメモリ領域移動処理を実行する。
次に、上述した本実施形態における作用効果について、比較例を示して具体的に説明する。ここでは、比較例として、要求されたデータサイズに応じたBANKを、メモリ管理領域の先頭からアドレスの小さい順に一義的に確保するとともに、メモリ管理領域内に要求されたデータサイズに応じた空き領域を生成する際にも、BANKの移動先をアドレスの小さい順に一義的に設定する手法の一例を示し、本実施形態との違いに基づいて本実施形態の作用効果の優位性について説明する。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]
プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置であって、
前記プログラムにより要求されているデータのサイズに応じた2n(指数nは0以上の整数)個の基本容量を有する記憶領域を、単位ブロック領域として設定するブロック領域設定手段と、
前記メモリ部の先頭アドレスから順に、前記単位ブロック領域を単位として規定されるアドレス位置における前記2n個の記憶領域の空き状態に応じて、前記単位ブロック領域を単位として前記要求されているデータを記憶するための領域を確保する領域確保手段と、
を備えることを特徴とするメモリ制御装置。
前記メモリ部の前記アドレス位置に前記2n個の空き状態の記憶領域がない場合に、前記単位ブロック領域ごとの前記記憶領域の空き状態、及び、前記プログラムにおける前記データの参照関係に基づいて、前記メモリ部にすでに確保されている前記2n個の記憶領域を、前記メモリ部の先頭アドレスから順に、前記2n個の記憶領域を単位として規定され、かつ、前記アドレス位置とは重ならない新たなアドレス位置に移動させる領域移動手段を、更に備えることを特徴とする[1]に記載のメモリ制御装置。
プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置であって、
前記プログラムにより要求されているデータのサイズに応じた2n(指数nは0以上の整数)個の基本容量を有する記憶領域を、単位ブロック領域として設定するブロック領域設定手段と、
前記メモリ部において前記単位ブロック領域を単位として規定されるアドレス位置における前記2n個の記憶領域の空き状態、及び、前記プログラムにおける前記データの参照関係に基づいて、前記メモリ部にすでに確保されている前記2n個の記憶領域を、前記メモリ部の先頭アドレスから順に、前記2n個の記憶領域を単位として規定され、かつ、前記アドレス位置とは重ならない新たなアドレス位置に移動させる領域移動手段と、
を備えることを特徴とするメモリ制御装置。
プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御方法であって、
前記プログラムにより要求されているデータのサイズに応じた2n(指数nは0以上の整数)個の基本容量を有する記憶領域を、単位ブロック領域として設定し、
前記メモリ部の先頭アドレスから順に、前記単位ブロック領域を単位として規定されるアドレス位置における前記2n個の記憶領域の空き状態に応じて、前記単位ブロック領域を単位として前記要求されているデータを記憶するための領域を確保する、
ことを特徴とするメモリ制御方法。
前記メモリ部の前記アドレス位置に前記2n個の空き状態の記憶領域がない場合に、前記単位ブロック領域ごとの前記記憶領域の空き状態、及び、前記プログラムにおける前記データの参照関係に基づいて、前記メモリ部にすでに確保されている前記2n個の記憶領域を、前記メモリ部の先頭アドレスから順に、前記2n個の記憶領域を単位として規定され、かつ、前記アドレス位置とは重ならない新たなアドレス位置に移動させる、
ことを特徴とする[4]に記載のメモリ制御方法。
プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御方法であって、
前記プログラムにより要求されているデータのサイズに応じた2n(指数nは0以上の整数)個の基本容量を有する記憶領域を、単位ブロック領域として設定し、
前記メモリ部において前記単位ブロック領域を単位として規定されるアドレス位置における前記2n個の記憶領域の空き状態、及び、前記プログラムにおける前記データの参照関係に基づいて、前記メモリ部にすでに確保されている前記2n個の記憶領域を、前記メモリ部の先頭アドレスから順に、前記2n個の記憶領域を単位として規定され、かつ、前記アドレス位置とは重ならない新たなアドレス位置に移動させる、
ことを特徴とするメモリ制御方法。
プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置の制御プログラムであって、
前記メモリ制御装置を、
前記プログラムにより要求されているデータのサイズに応じた2n(指数nは0以上の整数)個の基本容量を有する記憶領域を、単位ブロック領域として設定するブロック領域設定手段、
前記メモリ部の先頭アドレスから順に、前記単位ブロック領域を単位として規定されるアドレス位置における前記2n個の記憶領域の空き状態に応じて、前記単位ブロック領域を単位として前記要求されているデータを記憶するための領域を確保する領域確保手段、
として機能させることを特徴とする制御プログラム。
前記メモリ制御装置を、
前記メモリ部の前記アドレス位置に前記2n個の空き状態の記憶領域がない場合に、前記単位ブロック領域ごとの前記記憶領域の空き状態、及び、前記プログラムにおける前記データの参照関係に基づいて、前記メモリ部にすでに確保されている前記2n個の記憶領域を、前記メモリ部の先頭アドレスから順に、前記2n個の記憶領域を単位として規定され、かつ、前記アドレス位置とは重ならない新たなアドレス位置に移動させる領域移動手段、
として機能させることを特徴とする[7]に記載の制御プログラム。
プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置の制御プログラムであって、
前記メモリ制御装置を、
前記プログラムにより要求されているデータのサイズに応じた2n(指数nは0以上の整数)個の基本容量を有する記憶領域を、単位ブロック領域として設定するブロック領域設定手段、
前記メモリ部において前記単位ブロック領域を単位として規定されるアドレス位置における前記2n個の記憶領域の空き状態、及び、前記プログラムにおける前記データの参照関係に基づいて、前記メモリ部にすでに確保されている前記2n個の記憶領域を、前記メモリ部の先頭アドレスから順に、前記2n個の記憶領域を単位として規定され、かつ、前記アドレス位置とは重ならない新たなアドレス位置に移動させる領域移動手段、
として機能させることを特徴とする制御プログラム。
20 メモリ制御装置(ブロック領域設定手段、領域確保手段、領域移動手段)
30 メモリ部
32 メモリ管理領域(メモリ領域)
Claims (5)
- プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置であって、
前記プログラムによりデータ記憶用の領域の割り当てが要求される毎に、前記プログラムにより要求されているデータサイズ以上で且つ基本容量の2n(指数nは0以上の整数)倍となる最小のデータサイズの記憶領域を、単位ブロック領域として設定するブロック領域設定手段と、
前記メモリ部の先頭アドレスから順に、前記単位ブロック領域毎に当該単位ブロック領域が空状態か否かを判定し、最初に空状態と判定された単位ブロック領域を前記プログラムにより割り当てが要求されたデータ記憶用の領域として確保する領域確保手段と、
を備えることを特徴とするメモリ制御装置。 - 前記領域確保手段は、前記プログラムにより割り当てが要求されたデータ記憶用の領域として確保した前記単位ブロック領域内において、前記メモリ部の先頭アドレス側から詰めて前記データ記憶用の領域を確保する、
ことを特徴とする請求項1に記載のメモリ制御装置。 - 前記領域確保手段は、前記メモリ部において全ての単位ブロック領域が空状態でないと判定した場合には、すでに確保されているデータ記憶用の領域を、前記基本容量を単位とした空状態に基づいて他のアドレス位置に変更する、
ことを特徴とする請求項1または2に記載のメモリ制御装置。 - プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置が実行するメモリ制御方法であって、
前記プログラムによりデータ記憶用の領域の割り当てが要求される毎に、前記プログラムにより要求されているデータサイズ以上で且つ基本容量の2 n (指数nは0以上の整数)倍となる最小のデータサイズの記憶領域を、単位ブロック領域として設定するブロック領域設定処理と、
前記メモリ部の先頭アドレスから順に、前記単位ブロック領域毎に当該単位ブロック領域が空状態か否かを判定し、最初に空状態と判定された単位ブロック領域を前記プログラムにより割り当てが要求されたデータ記憶用の領域として確保する領域確保処理と、
を含むことを特徴とするメモリ制御方法。 - プログラムの実行に伴って発生する要求に基づいて、メモリ部にデータを記憶するための領域を動的に確保する制御を行うメモリ制御装置のコンピュータを、
前記プログラムによりデータ記憶用の領域の割り当てが要求される毎に、前記プログラムにより要求されているデータサイズ以上で且つ基本容量の2 n (指数nは0以上の整数)倍となる最小のデータサイズの記憶領域を、単位ブロック領域として設定するブロック領域設定手段、
前記メモリ部の先頭アドレスから順に、前記単位ブロック領域毎に当該単位ブロック領域が空状態か否かを判定し、最初に空状態と判定された単位ブロック領域を前記プログラムにより割り当てが要求されたデータ記憶用の領域として確保する領域確保手段、
として機能させること特徴とする制御プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023035684A JP7448059B2 (ja) | 2019-03-07 | 2023-03-08 | メモリ制御装置、メモリ制御方法及び制御プログラム |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019041990A JP7253140B2 (ja) | 2019-03-07 | 2019-03-07 | メモリ制御装置、メモリ制御方法及びそのプログラム |
JP2023035684A JP7448059B2 (ja) | 2019-03-07 | 2023-03-08 | メモリ制御装置、メモリ制御方法及び制御プログラム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019041990A Division JP7253140B2 (ja) | 2019-03-07 | 2019-03-07 | メモリ制御装置、メモリ制御方法及びそのプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023060282A JP2023060282A (ja) | 2023-04-27 |
JP7448059B2 true JP7448059B2 (ja) | 2024-03-12 |
Family
ID=72354280
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019041990A Active JP7253140B2 (ja) | 2019-03-07 | 2019-03-07 | メモリ制御装置、メモリ制御方法及びそのプログラム |
JP2023035684A Active JP7448059B2 (ja) | 2019-03-07 | 2023-03-08 | メモリ制御装置、メモリ制御方法及び制御プログラム |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019041990A Active JP7253140B2 (ja) | 2019-03-07 | 2019-03-07 | メモリ制御装置、メモリ制御方法及びそのプログラム |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP7253140B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7325669B2 (ja) | 2020-12-24 | 2023-08-14 | 三菱電機株式会社 | レーザレーダ装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0392941A (ja) * | 1989-09-06 | 1991-04-18 | Hitachi Ltd | 領域管理方式 |
-
2019
- 2019-03-07 JP JP2019041990A patent/JP7253140B2/ja active Active
-
2023
- 2023-03-08 JP JP2023035684A patent/JP7448059B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7325669B2 (ja) | 2020-12-24 | 2023-08-14 | 三菱電機株式会社 | レーザレーダ装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2023060282A (ja) | 2023-04-27 |
JP2020144709A (ja) | 2020-09-10 |
JP7253140B2 (ja) | 2023-04-06 |
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