JP7447668B2

JP7447668B2 - 電子機器および電子機器の制御方法

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Publication number: JP7447668B2
Application number: JP2020082212A
Authority: JP
Inventors: 勇樹茂木; 雄二松田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2020-05-07
Filing date: 2020-05-07
Publication date: 2024-03-12
Anticipated expiration: 2040-05-07
Also published as: JP2021177301A

Description

本発明は、電子機器および電子機器の制御方法に関する。

近年、複合機をはじめとする画像形成装置等の電子機器は、コピー機能、プリント機能、スキャナ機能、ファクシミリ機能などの基本機能を応用した様々なアプリケーションを搭載している。この種の複数の機能を快適かつ同時に処理するために、画像形成装置には、ＤＤＲ－ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）等の高速で大容量のメモリが搭載されるようになってきている。

例えば、画像形成装置は、システム起動時に、メモリチェック用データのＤＤＲ－ＳＤＲＡＭへの書き込みと、書き込んだメモリチェック用データのＤＤＲ－ＳＤＲＡＭからの読み出しを実行することで、メモリチェックを行う。この際、実際の動作に即したメモリチェックを行うために、ライトアクセスとリードアクセスとの全組み合わせを所定のアクセス間隔で発生させる（例えば、特許文献１参照）。

画像処理装置等の電子機器に搭載されるメモリは、高速、大容量のために動作周波数が高くなり、動作電圧が低くなる傾向にある。これにより、例えば、外乱ノイズに対する耐性が低下すると、メモリ内でデータのビット値またはアドレスのビット値が反転するなどのエラーが発生するおそれがある。エラーによりメモリの動作不良が発生すると、電子機器の正常な動作に支障をきたすおそれがある。例えば、メモリの一部の領域で動作不良が発生した場合、フェイルソフトにより電子機器の動作を継続させることが好ましい。

開示の技術は、上記の課題に鑑みてなされたものであり、電子機器で使用するメモリのエラーを検出した場合にも、電子機器を継続して動作可能にすることを目的とする。

上記技術的課題を解決するため、本発明の一形態の電子機器は、複数の記憶領域を有するメモリと、前記メモリに保持されたプログラムを実行するとともに、前記メモリのテストを実行するプロセッサと、前記テストで前記メモリのエラーが検出された場合、エラーが検出された記憶領域を避けて前記メモリにアクセスするアクセス仕様を決定し、前記メモリのエラーの発生により、前記プログラムを展開する前記メモリの記憶領域が不足する場合、前記メモリにおける使用可能な記憶領域に展開可能で、機能が制限されたプログラムの前記プロセッサによる実行を決定し、前記プロセッサに再起動を指示する仕様改変部と、を有し、再起動された前記プロセッサは、前記仕様改変部が決定したアクセス仕様に基づいて、エラーが検出された記憶領域を避けて前記メモリに展開された前記プログラムを実行し、前記仕様改変部が前記機能が制限されたプログラムの前記プロセッサによる実行を決定した場合、前記機能が制限されたプログラムを実行することを特徴とする。

電子機器で使用するメモリのエラーを検出した場合にも、電子機器を継続して動作可能にすることができる。

本発明の第１の実施形態に係る画像形成装置の例を示すブロック図である。図１のメインＣＰＵによるメインメモリのテストの一例を示すフロー図である。図１のサブＣＰＵによるファームウェアの改変内容を決定する動作の一例を示すフロー図である。図１のメインＣＰＵの再起動時の動作の一例を示すフロー図である。図３の処理によりメインメモリの使用領域を縮退する一例を示す説明図である。アドレス領域を縮退する場合のメインメモリの使用可能率の一例を示す説明図である。

以下、図面を参照して実施の形態の説明を行う。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。また、信号を示す符号を、端子または信号線を示す符号としても使用する。

図１は、本発明の第１実施形態に係る画像形成装置の一例を示すブロック図である。例えば、図１に示す画像形成装置１００は、複写機能、プリンタ機能、スキャナ機能およびファクシミリ機能等を有するデジタル複合機である。なお、画像形成装置１００は、スキャナ、プリンタまたはファクシミリ等の単一の機能を有する画像形成装置でもよく、プロジェクターまたは電子黒板等の各種ＯＡ（Office Automation）機器でもよい。画像形成装置およびＯＡ機器は、電子機器の一例である。

画像形成装置１００は、メインＣＰＵ１０、仕様改変部２０、メインメモリ５０、外部デバイス６０、メインストレージ７０、画像処理機構８０および表示部９０を有する。メインＣＰＵ１０は、ＣＰＵコア１２、メモリコントローラ１４およびＤＭＡＣ１６を有する。仕様改変部２０は、改変内容決定部３２を含むサブＣＰＵ３０と不揮発メモリ４０とを有する。

メインＣＰＵ１０は、画像形成装置１００の全体の動作を制御し、画像処理機構８０にスキャナ動作、プリンタ動作およびコピー動作等を実行させる。また、メインＣＰＵ１０は、省エネルギーモード時に、電力の供給が停止され、動作を停止する。すなわち、メインＣＰＵ１０は、画像形成装置１００の動作中に起動と停止とを繰り返す。サブＣＰＵ３０は、画像形成装置１００の動作中に常に動作する。なお、省エネルギーモード中、メインメモリ５０への電力の供給も停止される。メインＣＰＵ１０は、プロセッサの一例である。

サブＣＰＵ３０は、画像形成装置１００に供給される電源を制御するとともに、メインＣＰＵ１０の省エネルギーモードへの移行と省エネルギーモードからの復帰を制御する。サブＣＰＵ３０は、省エネルギーモード中、メインＣＰＵ１０に代わって、画像形成装置１００の動作を制御する。例えば、省エネルギーモードは、図示しない操作部の操作が所定時間以上行われないときに移行される。サブＣＰＵ３０は、不揮発メモリ４０または図示しない他のメモリに格納された制御プログラムを実行することで動作する。

例えば、サブＣＰＵ３０は、制御プログラムを実行することにより、改変内容決定部３２として機能する。改変内容決定部３２は、後述するように、メインＣＰＵ１０が実行するメインメモリ５０の動作チェックの結果に基づいて、メインメモリ５０の読み書きに使用するデータ端子とアドレス領域とを決定する。そして、改変内容決定部３２は、決定した内容に従ってファームウェアの少なくとも一部を改変することを決定する。

なお、ファームウェアの改変は、ファームウェアの実行内容の変更だけでなく、機能が異なるの複数のファームウェアから、メインメモリ５０の使用領域に合わせて適切なファームウェアを選択する動作を含む。また、メインメモリ５０の動作に不具合があるが、ファームウェアを改変せずに画像形成装置１００の動作を継続可能な場合、改変内容決定部３２は、通常時に使用するファームウェアの使用を継続することを決定してもよい。

例えば、不揮発メモリ４０は、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）である。なお、不揮発メモリ４０は、サブＣＰＵ３０に内蔵されてもよい。この場合、仕様改変部２０は、１チップマイコンにより実現されてもよい。また、サブＣＰＵ３０によりメインストレージ７０がアクセス可能な場合、不揮発メモリ４０を設けることなく、不揮発メモリ４０に記憶すべき情報をメインストレージ７０に記憶してもよい。

改変内容決定部３２は、決定した改変内容を、メインＣＰＵ１０に通知するとともに、不揮発メモリ４０またはメインストレージ７０等の不揮発性の記憶部に格納する。改変内容を不揮発性の記憶部に格納することにより、改変内容決定部３２が決定した改変内容は、例えば、画像形成装置１００の電源が遮断された後にも保持され、画像形成装置１００の電源の再投入後に読み出すことができる。

ＣＰＵコア１２は、電源オン（起動時）に、例えば、メインストレージ７０に格納されたファームウェアをメインメモリ５０に展開し、メインメモリ５０上に展開されて保持されたファームウェアを実行する。ファームウェアは、ＯＳ（Operating System）および画像形成装置１００の機能を実現するプログラムを含む。ＣＰＵコア１２は、メモリコントローラ１４を介してメインメモリ５０にアクセスする。また、ＣＰＵコア１２は、メモリコントローラ１４を介してＤＭＣＡ１６を制御し、メインＣＰＵ１０に接続される外部デバイス６０に対して、データを入出力する。

例えば、メインメモリ５０は、ＤＤＲ－ＳＤＲＡＭ（Double Data Rate -Synchronous Dynamic Random Access Memory）であり、複数の記憶領域を有している。この実施形態では、データバス幅が１６ビットで記憶容量が１６Ｇｂ（ギガビット）の８つのＤＤＲ４－ＳＤＲＡＭが２ランクに割り当てられる。この例では、１ランクは、データバス幅が６４ビットで記憶容量が８ＧＢ（ギガバイト）であり、メインメモリ５０の総記憶容量は、１６ＧＢである。

例えば、外部デバイス６０は、画像データの画像処理を実施するＡＳＩＣ（Application Specific Integrated Circuit）またはＦＰＧＡ（Field-Programmable Gate Array）等である。なお、メインＣＰＵ１０からの要求に基づいて画像処理等を実行した外部デバイス６０は、画像処理により生成した画像データを、ＤＭＡＣ１６を介してメインメモリ５０等に転送する。外部デバイス６０が画像処理を実行する画像データを受けてから、画像処理後の画像データをメインメモリ５０に転送するまでの時間は、元の画像データの大きさおよび外部デバイス６０の処理性能により異なる。

例えば、メインストレージ７０は、データを不揮発に記憶するＨＤＤ（Hard Disk Drive）またはＳＳＤ（Solid State Drive）等であり、記憶容量は、メインメモリ５０の記憶容量に比べて十分に大きい。メインストレージ７０には、ＣＰＵコア１２が実行する各種ファームウェア（プログラム）が格納されている。

画像処理機構８０は、図示しないプリンタユニット、スキャナユニット、現像ユニット、用紙の搬送ユニットおよびエンジン制御ユニット等を有する。例えば、表示部９０は、図示しない操作部と一体化された液晶表示装置等の表示パネルを含み、ユーザにより視認可能な位置に配置される。表示部９０は、ＣＰＵコア１２またはサブＣＰＵ３０からの指示に基づいて、メッセージ等を表示する。

図２は、図１のメインＣＰＵ１０によるメインメモリ５０のテストの一例を示すフロー図である。図２は、電子機器の制御方法の一例を示す。メインメモリ５０のテストは、ＣＰＵコア１２がメインメモリ５０に記憶されたメモリテストプログラムを実行することで実現される。

例えば、メモリテストは、画像形成装置１００の起動時に実行される。なお、メモリテストは、ユーザの操作に基づくコピー動作、スキャン動作またはプリント動作等が実行されていない非動作時間が所定時間に到達した場合に実行されてもよい。また、メモリテストは、省エネルギーモードになったとき、または、省エネルギーモードになってから所定時間が経過したときに実行されてもよい。さらに、メモリテストは、夜中の０時など、予め設定された時刻が来たときに実行されてもよい。

ユーザが操作する可能性が低いタイミングでメモリテストを実行することで、コピー操作等がメモリテストにより開始できない可能性を低くすることができ、ユーザは、メモリテストを意識せずに画像形成装置１００を使用することができる。なお、ＣＰＵコア１２は、メモリテストの実行中、表示部９０にメモリテスト中であることを表示してもよい。

まず、ステップＳ１０２において、ＣＰＵコア１２は、外部デバイス６０にＤＭＡＣ１６を使用したＤＭＡ転送の停止を指示する。これにより、メモリテスト中に外部デバイス６０がメインメモリ５０にデータをライトすることを抑止することができ、メモリテストが正常に実行されないことを抑止することができる。

次に、ステップＳ１０４において、ＣＰＵコア１２は、メインメモリ５０に保持されているデータを、メモリコントローラ１４を介してリードし、リードしたデータをメインストレージ７０にコピーする。すなわち、ＣＰＵコア１２は、メインメモリ５０内のデータをメインストレージ７０に待避することで、メモリテストによるデータの消失を抑止する。

次に、ステップＳ１０６において、ＣＰＵコア１２は、メモリコントローラ１４を介してメインメモリ５０にテストデータをライトする。次に、ステップＳ１０８において、ＣＰＵコア１２は、メモリテストを実行する指定領域内の記憶領域にテストデータのライトが完了した場合、処理をステップＳ１１０に移行する。ＣＰＵコア１２は、指定領域内の記憶領域へのテストデータのライトが完了していない場合、ステップＳ１０６を再度実行する。

ステップＳ１１０において、ＣＰＵコア１２は、指定領域内にライトしたテストデータを、メモリコントローラ１４を介してリードし、期待値（すなわち、ライトしたテストデータ）と比較する。なお、メインメモリ５０を複数の指定領域に分割してメモリテストを実行する場合、ＣＰＵコア１２は、ステップＳ１０６～Ｓ１１０を指定領域の数だけ繰り返し実行する。

次に、ステップＳ１１２において、ＣＰＵコア１２は、ステップＳ１１０でリードしたテストデータの少なくともいずれかが期待値と一致しない場合、エラーがあると判定する。ＣＰＵコア１２は、エラーを判定した場合、ステップＳ１１４を実行し、メモリテストによるエラーを検出しなかった場合、ステップＳ１２０を実行する。

ここで、メインメモリ５０内部のデータ線のオープン不良またはショート不良を検出しやすくするために、例えば、メインメモリ５０にライトするテストデータは、隣接するデータ端子ＤＱの論理値が互いに相違させることが好ましい。この種のテストデータとして、"０ｘＡＡＡＡ"または"０ｘ５５５５"がある。ここで、符号"０ｘ"は、その後に続く数値が１６進数であることを示す。

また、メインメモリ５０内でデータの信号値を増幅するアンプの充放電量を大きくし、電源ノイズの影響を大きくするため、"０ｘＦＦＦＦ"と"０ｘ００００"のテストデータを交互にライトしてもよい。さらに、アドレスと同じ値のデータを各アドレスにライトした後、全アドレスからデータをリードして期待値と比較することで、メインメモリ５０内部のアドレス線のオープン不良またはショート不良を検出しやすくすることができる。

ステップＳ１１４において、ＣＰＵコア１２は、サブＣＰＵ３０にエラー情報を通知する。ＣＰＵコア１２からサブＣＰＵ３０へのエラー情報の通知は、不揮発メモリ４０またはメインストレージ７０等の記憶部を介して行われてもよい。ここで、エラー情報は、例えば、ステップＳ１１０において、リードしたテストデータが期待値と異なる場合のテストデータ、期待値、および、テストデータの格納先のアドレスとを含む。

なお、エラー情報は、リードエラーが発生したリードデータのビット番号と、テストデータの格納先のアドレスとを含んでもよい。ここで、リードエラーとは、リードしたテストデータと期待値とが異なることである。この場合、リードエラーが発生したデータ端子のビット番号は、ＤＱ０～ＤＱ３というように、ビット番号の範囲で示されてもよい。同様に、リードエラーが発生したアドレスは、アドレスの範囲で示されてもよい。

次に、ステップＳ１１６において、ＣＰＵコア１２は、メインストレージ７０にエラー履歴を格納する。エラー履歴は、エラー情報そのものでもよく、エラー情報に基づいて生成されるメインメモリ５０のアドレスの縮退内容またはデータの縮退内容を示す情報でもよい。すなわち、ＣＰＵコア１２は、メインメモリ５０で発生したエラーの解析の一部を実行してもよい。

アドレスの縮退とは、エラーの発生後に使用するメインメモリ５０のアドレス領域を、通常使用するアドレス領域に比べて小さくすることである。データの縮退とは、エラーの発生後にメインメモリ５０へのリードおよびライトに使用するデータ端子の数を、通常使用するデータ端子の数に比べて少なくすることである。メインストレージ７０にエラー履歴を格納することで、メインＣＰＵ１０は、エラー履歴をいつでも確認することができ、サブＣＰＵ３０は、メインＣＰＵ１０を介してエラー履歴をいつでも確認することができる。

次に、ステップＳ１１８において、ＣＰＵコア１２は、メインメモリ５０にエラーが発生したため、メインメモリ５０の交換が必要である旨のメッセージ（エラー情報）を、表示部９０に表示し、図２に示す処理を終了する。これにより、画像形成装置１００が動作しているときに、部品の交換または修理をユーザに促すことができ、画像形成装置１００のダウンタイムを低減することができる。

ステップＳ１２０において、ＣＰＵコア１２は、ステップＳ１０４でコピーしたデータをメインストレージ７０からメインメモリ５０に戻す。次に、ステップＳ１２２において、ＣＰＵコア１２は、外部デバイス６０にＤＭＡＣ１６を使用したＤＭＡ転送の許可を指示し、図２に示す処理を終了する。

なお、メモリテストを実行するメインメモリ５０の記憶領域を複数のブロックに分割し、分割したブロック毎にメモリテストを実行する場合、ＣＰＵコア１２は、メインストレージ７０へのデータの待避をブロック毎に実行してもよい。この場合、ステップＳ１０６～Ｓ１１０は、ブロック毎に実行され、ブロックのメモリテスト毎に、ステップＳ１０４の待避とステップＳ１２０の復元とが実行される。また、メモリテストを画像形成装置１００の起動時に実行する場合、メインメモリ５０にデータが記憶されていないため、ステップＳ１０４、Ｓ１２０を省略することができる。

図３は、図１のサブＣＰＵ３０によるファームウェアの改変内容を決定する動作の一例を示すフロー図である。図３は、電子機器の制御方法の一例を示す。図３に示す動作フローは、サブＣＰＵ３０が、メインＣＰＵ１０からのエラー情報の通知（図２のステップＳ１１４）を受信したことに基づいて開始される。

まず、ステップＳ２０２において、サブＣＰＵ３０は、メインＣＰＵ１０から受信したエラー情報に含まれるメインメモリ５０で発生したエラーの内容を解析する。例えば、サブＣＰＵ３０は、受信したエラー情報に基づいて、メインメモリ５０において、リードエラーの発生により使用できないデータ端子または使用できないアドレス領域を判定する。

そして、サブＣＰＵ３０は、エラーの解析結果に基づいて、リードエラーが発生した記憶領域を避けてメインメモリ５０にアクセスするための縮退方法（アクセス仕様）を決定する。縮退方法は１つに限らず、複数存在する場合もある。縮退方法については、図５で説明する。なお、図２のステップＳ１１６で説明したように、エラー内容の解析の一部は、ＣＰＵコア１２により実行されてもよい。

例えば、６４ビットのデータ中、メインメモリ５０からリードしたデータと期待値とが異なるビットが１、２ビットの場合、データ線不良であると推測できる。例えば、６４ビットのデータＤＱ６３－ＤＱ０の期待値が"０ｘ１２３４５６７８９ＡＢＣＤＥＦ０"であり、リードデータが"０ｘ３２３４５６７８９ＡＢＣＤＥＦ０"であるとする。この場合、上位（先頭）から３ビット目のデータＤＱ６１が不良であることが分かる。

一方で、不良のデータ線のビット番号に一貫性がない場合、アドレス線で不良が発生している可能性がある。この場合、図２のステップＳ１１２で説明したように、アドレスと同じ値のデータを各アドレスにライトした後、全アドレスからデータをリードして期待値と比較することで、アドレス線の不良を検出することが可能である。

次に、ステップＳ２０４において、サブＣＰＵ３０は、ステップＳ２０２での解析結果に基づいて、メインメモリ５０のアドレス領域を縮退する場合、ステップＳ２０６を実行し、アドレス領域を縮退しない場合、ステップＳ２１０を実行する。ここで、アドレス領域の縮退とは、メインメモリ５０に割り当てられた通常使用するアドレス領域より狭いアドレス領域を使用して、メインメモリ５０にアクセスすることを示す。これにより、メインＣＰＵ１０は、アドレスエラーまたはデータエラーが発生した領域を避けて、メインメモリ５０にアクセスすることができ、ファームウェア等の各種プログラムを正常に実行することができる。

ステップＳ２０６において、サブＣＰＵ３０は、ステップＳ２０２での解析結果に基づいて、メインメモリ５０のアクセスで使用するアドレス領域、または、使用を禁止するアドレス領域を決定する。例えば、メインメモリ５０に割り当てられたアドレス領域のうち、下位側のアドレス領域のいずれかにアドレスエラーがある場合、サブＣＰＵ３０は、上位側（通常使用するアドレス領域の半分）のアドレス領域の使用を決定する。

次に、ステップＳ２０８において、サブＣＰＵ３０は、使用するファームウェアを決定する。例えば、サブＣＰＵ３０は、６４ビット版の通常のファームウェアの使用を決定する。なお、ステップＳ２０６で上位側（通常使用するアドレス領域の半分）のアドレス領域の使用を決定することで、メインメモリ５０で使用可能な記憶領域が半減し、通常のファームウェアが使用できない場合がある。

この場合、サブＣＰＵ３０は、縮退するアドレス範囲に対応する記憶領域に収納可能な、機能が制限されたファームウェアの使用を決定する。また、メインメモリ５０のアドレス領域の一部が使用できない場合、サブＣＰＵ３０は、ファームウェアで使用するメインメモリ５０のアドレスを割り当てるレジスタを変更することで、アドレス領域を変更することでファームウェアの改変を決定してもよい。

ステップＳ２１０において、サブＣＰＵ３０は、ステップＳ２０２での解析結果に基づいて、メインメモリ５０のデータバス幅を縮退する場合、ステップＳ２１２を実行し、データバス幅を縮退しない場合、ステップＳ２１６を実行する。ここで、データバス幅の縮退とは、通常使用するデータバス幅（例えば、６４ビット）より少ないデータバス幅（例えば、３２ビット）で、メインメモリ５０に対してデータを入出力することを示す。これにより、メインＣＰＵ１０は、データエラーが発生したデータ端子を使用することなく、メインメモリ５０にアクセスすることができ、ファームウェア等の各種プログラムを正常に実行することができる。

ステップＳ２１２において、サブＣＰＵ３０は、ステップＳ２０２での解析結果に基づいて、メインメモリ５０のアクセスで使用するデータ端子ＤＱ、または、メインメモリ５０のアクセスで使用を禁止するデータ端子ＤＱを決定する。例えば、６４ビットのデータ端子ＤＱ６３－ＤＱ０のうち、上位側のビットのいずれかにエラーがある場合、サブＣＰＵ３０は、下位の３２ビットのデータ端子ＤＱ３１－ＤＱ０の使用を決定する。

次に、ステップＳ２１４において、サブＣＰＵ３０は、使用するファームウェアを決定する。例えば、ステップＳ２１２で下位の３２ビットのデータ端子ＤＱ３１－ＤＱ０の使用を決定した場合、サブＣＰＵ３０は、機能が制限された３２ビット版のファームウェアの使用を決定する。

ステップＳ２０８、Ｓ２１４により、アドレスまたはデータが縮退された状態で使用可能なファームウェアを決定することで、メインメモリ５０にエラーが発生した場合にも、画像形成装置１００の動作を継続することができる。これにより、画像形成装置１００のダウンタイムを低減することができ、画像形成装置１００の信頼性を向上することができる。

なお、メインＣＰＵ１０が複数のアプリケーションプログラムを実行する場合、サブＣＰＵ３０は、使用頻度が低いアプリケーションプログラムの機能を制限する決定をしてもよい。例えば、アプリケーションプログラムの使用頻度は、ＣＰＵコア１２により監視され、ＣＰＵコア１２からサブＣＰＵ３０に通知される。あるいは、ＣＰＵコア１２は、監視されるアプリケーションプログラムの使用頻度の情報を、不揮発メモリ４０等のサブＣＰＵ３０によりリード可能な記憶部に格納する。

使用頻度が低いアプリケーションプログラムの機能を制限することで、アプリケーションプログラムで使用するメインメモリ５０の記憶領域を削減することができる。この結果、メインメモリ５０にエラーが発生した場合にも、フェイルソフトにより画像形成装置１００の動作を継続することが可能になり、画像形成装置１００のダウンタイムを低減することができる。

一方、メインメモリ５０のエラーの発生により、画像形成装置１００を正常に動作させることができない場合、ステップＳ２１６が実行される。ステップＳ２１６では、サブＣＰＵ３０は、例えば、表示部９０に、メインメモリ５０の故障により画像形成装置１００の修理が必要である旨のメッセージ（エラー情報）を表示し、図３に示す処理を終了する。

ステップＳ２１８において、サブＣＰＵ３０は、ステップＳ２０２～Ｓ２１４で決定した縮退内容をメインＣＰＵ１０に通知する。なお、サブＣＰＵ３０からメインＣＰＵ１０への縮退内容の通知は、メインＣＰＵ１０が再起動時の初期化シーケンスでアクセス可能なレジスタを介して行われてもよい。また、再起動時に、メインＣＰＵ１０がアドレス領域を設定するために参照するレジスタの設定値をサブＣＰＵ３０により書き換えることで、縮退内容をメインＣＰＵ１０に通知してもよい。

なお、ステップＳ２０８またはＳ２１４で決定したファームウェアに応じて、使用するアドレス領域と使用するデータ端子ＤＱとが自動的に定まる場合がある。この場合、サブＣＰＵ３０は、例えば、使用するファームウェアの番号を示すビット値を、専用線を介してメインＣＰＵ１０に継続的に出力してもよい。メインＣＰＵ１０は、再起動時に専用線の論理レベルに対応するファームウェアをメインストレージ７０からメインメモリ５０に展開して実行する。

次に、ステップＳ２２０において、サブＣＰＵ３０は、メインＣＰＵ１０に再起動を指示し、図３に示す処理を終了する。メインメモリ５０に不良がある状態では、画像形成装置１００が正しく動作しないおそれがある。しかしながら、この実施形態では、メインＣＰＵ１０は、メインメモリ５０の不良箇所を避けて展開されたファームウェアを実行することができる。このため、メインメモリ５０に不良がある場合にも、画像形成装置１００は、正常に動作することができる。

図４は、図１のメインＣＰＵ１０の再起動時の動作の一例を示すフロー図である。図４は、電子機器の制御方法の一例を示す。

まず、ステップＳ３０２において、メインＣＰＵ１０のＣＰＵコア１２は、サブＣＰＵ３０からメインメモリ５０のエラーの通知を受けた場合、ステップＳ３０４を実行し、メインメモリ５０のエラーの通知を受けていない場合、ステップＳ３１２を実行する。

ステップＳ３０４において、ＣＰＵコア１２は、エラーの通知に基づいて、使用するデータ端子を設定する。例えば、ＣＰＵコア１２は、使用するデータ端子を示す情報を設定レジスタに設定し、使用するデータ端子を示す情報をメモリコントローラ１４に通知する。

次に、ステップＳ３０６において、ＣＰＵコア１２は、エラーの通知に基づいて、使用するアドレス領域を設定する。例えば、ＣＰＵコア１２は、メインメモリ５０のアクセスで使用するアドレス範囲を示す情報を設定レジスタに設定し、アドレス範囲を示す情報をメモリコントローラ１４に通知する。

次に、ステップＳ３０８において、ＣＰＵコア１２は、ステップＳ３０４、Ｓ３０６で設定した内容に基づいて、使用するファームウェアを選択する。そして、ＣＰＵコア１２は、選択したファームウェアをメインストレージ７０からメインメモリ５０上にリードして展開する。ステップＳ３０２～Ｓ３０８は、再起動時にＯＳを実行する前にＣＰＵコア１２が実行するＢＩＯＳ（Basic Input Output System）等の基本プログラムにより実行されてもよい。

なお、図３のステップＳ２１８で、サブＣＰＵ３０が、使用するファームウェアの番号を示すビット値を、専用線を介してメインＣＰＵ１０に出力する場合、ステップＳ３０４、Ｓ３０６の処理は、サブＣＰＵ３０から受信するビット値に応じて実行される。

次に、ステップＳ３１０において、ＣＰＵコア１２は、ステップＳ３０４、Ｓ３０６で設定したメインメモリ５０の使用環境を用いて、ステップＳ３０８で選択したファームウェアの実行を開始し、図４に示す処理を終了する。

一方、メインメモリ５０のエラーの通知を受けていない場合、ステップＳ３１２において、ＣＰＵコア１２は、メインメモリ５０の通常の使用環境（縮退しないフル環境）で、通常のファームウェアの実行を開始し、図４に示す処理を終了する。

図５は、図３の処理によりメインメモリの使用領域を縮退する一例を示す説明図である。図５では、説明を分かりやすくするために、メインメモリ５０のデータバス幅が、上位のデータＤＱＵ［７：０］と下位のデータＤＱＬ［７：０］との１６ビットであるとして説明する。また、メインメモリ５０は、８つのメモリＭＥＭ（ＭＥＭ０～ＭＥＭ７）を含んで構成されるとして説明する。

例えば、各メモリＭＥＭは、所定のアドレス範囲を有し、データバス幅が１６ビットのＳＤＲＡＭチップであり、アドレスの下位側から順にメモリＭＥＭ０、ＭＥＭ１、...、ＭＥＭ７が割り当てられている。各メモリＭＥＭは、アドレスの上位３ビットにより識別される。アドレスの最上位ビットに"０"が割り当てられた４つのメモリＭＥＭ０～ＭＥＭ３は、チップセレクトＣＳ０により選択される。アドレスの最上位ビットに"１"が割り当てられた４つのメモリＭＥＭ４～ＭＥＭ７は、チップセレクトＣＳ１により選択される。

図５に示す例では、図２に示したメモリテストにより、メモリＭＥＭ１のデータＤＱＵ［４］のビット化け不良（"１"固定不良）が検出されたとする。図５は、図２のステップＳ１０６において、各メモリＭＥＭの全てのアドレス領域に、テストデータ"０ｘＡＡＡＡ"を書き込み後、ステップＳ１１０でテストデータをリードする。そして、メインＣＰＵ１０は、メモリＭＥＭ１の割り当てアドレスの少なくとも１つのデータ端子ＤＱＵ［４］から期待値"０"（すなわち、テストデータ）と異なる"１"をリードすることで、エラーを検出する。

なお、図５では、説明を分かりやすくするために、各メモリＭＥＭの全てのアドレス領域にテストデータ"０ｘＡＡＡＡ"を書き込む例を示すが、テストデータは"０ｘＡＡＡＡ"に限定されない。テストデータの論理値が常に固定されてビット化けを誘発しにくくなることを抑止するためには、例えば、テストデータは、メインＣＰＵ１０が生成する疑似ランダムビット列を用いることが好ましい。

メインＣＰＵ１０は、エラーが発生したアドレスとデータ端子の番号とを、エラー情報としてサブＣＰＵ３０に通知する。ここで、メインＣＰＵ１０は、メモリＭＥＭ１のＤＱＵ［４］でリードエラーが発生したことをエラー情報としてサブＣＰＵ３０に通知してもよい。また、メモリＭＥＭ１の上位データＤＱＵでリードエラーが発生したことをエラー情報としてサブＣＰＵ３０に通知してもよい。あるいは、メインＣＰＵ１０は、チップセレクトＣＳ０に割り当てられるアドレス範囲の上位ＤＱＵでリードエラーが発生したことをエラー情報としてサブＣＰＵ３０に通知してもよい。

サブＣＰＵ３０は、図３のステップＳ２０２において、メインＣＰＵ１０から受信したエラー情報に基づいて、メインメモリ５０においてリードエラーが発生した記憶領域を避けてアクセスするための縮退方法（アクセス仕様）を決定する。図５に示す例では、サブＣＰＵ３０は、縮退例１と縮退例２のいずれかを実施することを決定する。

縮退例１によるアクセス仕様は、エラーが検出されたメインメモリ５０の記憶領域に割り当てられたアドレス領域を避けてメインメモリ５０にアクセスするアドレス改変仕様である。縮退例１では、チップセレクトＣＳ０側の記憶領域は使用されず、チップセレクトＣＳ１側の記憶領域のみが使用される（アドレス領域の縮退）。

縮退例２によるアクセス仕様は、エラーが検出されたメインメモリ５０の記憶領域にデータＤＱを入出力するデータ端子ＤＱを避けてメインメモリ５０にアクセスするデータ改変仕様である。縮退例２では、データＤＱＵは使用されず、データＤＱＬのみが使用され、データバス幅が半減される。縮退例１および縮退例２とも、アクセスに使用されるメインメモリ５０の記憶領域は、縮退前の通常に比べて半減される。

なお、サブＣＰＵ３０は、メモリＭＥＭ０、ＭＥＭ１が割り当てられたアドレス領域の使用を禁止し、メインメモリ５０の記憶領域の４分の３（７５％）を使用可能にしてもよい。また、サブＣＰＵ３０は、メモリＭＥＭ１が割り当てられたアドレス領域のみの使用を禁止し、メインメモリ５０の記憶領域の８分の７（８７．５％）を使用可能にしてもよい。さらに、サブＣＰＵ３０は、ＤＱＵ［４］のみを使用禁止にしてもよい。これらの縮退により、メインメモリ５０で使用できない記憶領域を最小限にすることができる。

アドレス領域を縮退する場合、サブＣＰＵ３０は、図３のステップＳ２０６において、メインメモリ５０のアクセスで使用するアドレス領域を決定し、決定したアドレス領域をメインＣＰＵ１０に通知する。メインＣＰＵ１０は、サブＣＰＵ３０が決定したアドレス領域に従って、再起動時に、ファームウェアで使用するアドレス領域を設定する。

データバス幅を縮退する場合、サブＣＰＵ３０は、図３のステップＳ２１２において、メインメモリ５０のアクセスで使用するデータ端子ＤＱを決定し、決定したデータ端子ＤＱをメインＣＰＵ１０に通知する。メインＣＰＵ１０は、サブＣＰＵ３０が決定したデータ端子ＤＱに従って、再起動時に、ファームウェアで使用するデータ端子ＤＱを設定する。

図６は、アドレス領域を縮退する場合のメインメモリ５０の使用可能率の一例を示す説明図である。図６に示す例では、メインメモリ５０にエラーがない通常状態において、メインＣＰＵ１０によりメインメモリ５０の記憶容量の約４０％が利用され、外部デバイス６０によりメインメモリ５０の記憶容量の約３０％が利用されるとする。

例えば、図５のメモリＭＥＭ１の故障の発生により、メモリＭＥＭ０、ＭＥＭ１が割り当てられたアドレス領域の使用を禁止する場合（ＭＥＭ２～ＭＥＭ７が使用可能）、メインメモリ５０の使用可能率は７５％になる。この場合、メインメモリ５０の空き容量が少なくなるものの、メインＣＰＵ１０と外部デバイス６０は、制限を受けることなく、通常状態と同様にメインメモリ５０を使用することができる。

一方、図５のメモリＭＥＭ１、ＭＥＭ２の故障の発生により、メモリＭＥＭ０～ＭＥＭ３が割り当てられたアドレス領域の使用を禁止する場合（ＭＥＭ４～ＭＥＭ７が使用可能）、メインメモリ５０の使用可能率は５０％になる。この場合、例えば、メインＣＰＵ１０と外部デバイス６０とによるメインメモリ５０の記憶容量の使用率を、それぞれ２５％未満に制限する必要がある。

メインＣＰＵ１０と外部デバイス６０とによるメインメモリ５０の使用率を下げるため、メインＣＰＵ１０および外部デバイス６０とで機能を制限する必要がある。例えば、仕様改変部２０は、メインメモリ５０のエラーの発生により、プログラムを展開するメインメモリ５０の記憶領域が不足する場合、使用可能な記憶領域に展開可能で、機能が制限されたプログラムのＣＰＵコア１２による実行を決定する。

メインＣＰＵ１０が実行する機能が制限されたプログラムにより、例えば、コピー、スキャンおよびプリントの速度が低下される。例えば、通常状態で１分間に６０枚を処理可能な能力に対して、１分間に３０枚の処理に制限される。処理速度の制限は、処理する画像の処理時間を増加させることで行われる。また、外部デバイス６０の機能の制限は、メインＣＰＵ１０から外部デバイス６０に投入する処理量を削減することで実施される。

メインＣＰＵ１０の機能と外部デバイス６０の機能とは、例えば、ファームウェアの改変により制限される。ここで、ファームウェアの改変は、例えば、１分間の処理枚数を設定するレジスタの初期値を"６０"から"３０"に設定し、外部デバイス６０に投入する処理の最大量を設定するレジスタの初期値を変更するなどのパラメータの変更により行われてもよい。あるいは、ファームウェアの改変は、１分間の処理枚数が６０枚と３０枚とに設定された２つのファームウェアのいずれかを選択することで行われてもよい。

また、メインＣＰＵ１０および外部デバイス６０による機能の制限は、処理する画像の解像度を低下させることで行われてもよく、処理するカラー画像をモノクロ画像に置換させることで行われてもよい。このように、コピー、スキャンおよびプリント等の個別の機能をそれぞれ制限することで、ファームウェアで使用するメインメモリ５０の記憶領域を削減することができる。この結果、メインメモリ５０にエラーが発生した場合にも、フェイルソフトにより画像形成装置１００の動作を継続することが可能になり、画像形成装置１００のダウンタイムを低減することができる。

なお、メインメモリ５０の故障により、画像形成装置１００の機能が制限される場合、メインＣＰＵ１０は、例えば、メインメモリ５０の故障により機能を制限しているため修理対応を促すメッセージを表示部９０に表示する。この際、メインＣＰＵ１０は、ネットワークを介してサービス拠点に、メインメモリ５０の故障の発生を通知してもよい。

以上、この実施形態では、メインメモリ５０にエラーが発生した場合に、アドレスが縮退された状態で使用可能なファームウェアを決定することができる。また、データが縮退された状態で使用可能なファームウェアを決定することができる。これにより、メインＣＰＵ１０の再起動後に、画像形成装置１００の動作を継続することができ、ユーザの利便性を高めることができる。エラーが発生したメインメモリ５０を含む回路基板等の修理または交換が完了するまでの間、画像処理装置を継続して使用することができるため、画像処理装置のダウンタイムを低減することができる。

メインメモリ５０の一部にエラーが発生し、アクセス仕様が変更されるときに、エラー情報を表示部に表示することで、画像形成装置１００の動作中に部品の交換または修理をユーザに促すことができる。さらに、コピー、スキャンおよびプリント等の個別の機能をそれぞれ制限し、あるいは、使用頻度が低いアプリケーションプログラムの機能を制限することで、ファームウェアで使用するメインメモリ５０の記憶領域を削減することができる。

この結果、メインメモリ５０にエラーが発生した場合にも、フェイルソフトにより画像形成装置１００の動作を継続することが可能になり、画像形成装置１００のダウンタイムを低減することができる。すなわち、画像形成装置１００の信頼性を向上することができる。

ユーザが操作する可能性が低いタイミングでメモリテストを実行することで、コピー操作等がメモリテストにより開始できない可能性を低くすることができ、ユーザは、メモリテストを意識せずに画像形成装置１００を使用することができる。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０メインＣＰＵ
１２ＣＰＵコア
１４メモリコントローラ
１６ＤＭＡＣ
２０仕様改変部
３０サブＣＰＵ
３２改変内容決定部
４０不揮発メモリ
５０メインメモリ
６０外部デバイス
７０メインストレージ
８０画像処理機構
９０表示部
１００画像形成装置
ＣＳ（ＣＳ０、ＣＳ１）チップセレクト
ＤＱ（ＤＱＵ、ＤＱＬ）データ
ＭＥＭ（ＭＥＭ０～ＭＥＭ７）メモリ

特開２０１３－２１８６２０号公報

Claims

複数の記憶領域を有するメモリと、
前記メモリに保持されたプログラムを実行するとともに、前記メモリのテストを実行するプロセッサと、
前記テストで前記メモリのエラーが検出された場合、エラーが検出された記憶領域を避けて前記メモリにアクセスするアクセス仕様を決定し、前記メモリのエラーの発生により、前記プログラムを展開する前記メモリの記憶領域が不足する場合、前記メモリにおける使用可能な記憶領域に展開可能で、機能が制限されたプログラムの前記プロセッサによる実行を決定し、前記プロセッサに再起動を指示する仕様改変部と、を有し、
再起動された前記プロセッサは、前記仕様改変部により決定されたアクセス仕様に基づいて、エラーが検出された記憶領域を避けて前記メモリに展開された前記プログラムを実行し、前記仕様改変部が前記機能が制限されたプログラムの前記プロセッサによる実行を決定した場合、前記機能が制限されたプログラムを実行すること
を特徴とする電子機器。
画像のコピー、スキャンおよびプリントの少なくともいずれかを実行する画像処理機構を有し、
前記プロセッサは、前記プログラムの実行により前記画像処理機構を制御して画像処理を実行し、
前記仕様改変部は、前記メモリのエラーが発生した場合、前記画像処理機構の機能を制限したプログラムの前記プロセッサによる実行を決定すること
を特徴とする請求項１に記載の電子機器。
前記プロセッサは、機能が制限されたプログラムの実行により、前記画像処理機構に、処理する画像の解像度を低下させ、処理するカラー画像をモノクロ画像に置換させ、または、処理する画像の処理時間を増加させること、
を特徴とする請求項２に記載の電子機器。
前記プロセッサは、機能が異なる複数の前記プログラムを実行し、複数の前記プログラムの使用頻度を監視し、
前記仕様改変部は、前記メモリの記憶領域が不足する場合、使用頻度の低いプログラムの機能を制限すること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の電子機器。
前記アクセス仕様は、エラーが検出された記憶領域に割り当てられたアドレス領域を避けて前記メモリにアクセスするアドレス改変仕様であること
を特徴とする請求項１ないし請求項４のいずれか１項に記載の電子機器。
前記アクセス仕様は、エラーが検出された記憶領域にデータを入出力するデータ端子を避けて前記メモリにアクセスするデータ改変仕様であること
を特徴とする請求項１ないし請求項５のいずれか１項に記載の電子機器。
前記プロセッサまたは前記仕様改変部は、前記メモリのエラーが発生し、前記メモリのアクセス仕様が変更される場合、ユーザが視認可能な表示部に、エラーの発生を示すエラー情報を表示すること
を特徴とする請求項１ないし請求項６のいずれか１項に記載の電子機器。
前記プロセッサは、ユーザの操作に基づく動作が実行されていない非動作時間が所定時間に到達した場合に前記メモリのテストを実行すること
を特徴とする請求項１ないし請求項７のいずれか１項に記載の電子機器。
複数の記憶領域を有するメモリと、前記メモリに保持されたプログラムを実行するプロセッサと、を有する電子機器の制御方法であって、
前記メモリのテストを実行し、
前記テストで前記メモリのエラーが検出された場合、エラーが検出された記憶領域を避けて前記メモリにアクセスするアクセス仕様を決定し、
前記メモリのエラーの発生により、前記プログラムを展開する前記メモリの記憶領域が不足する場合、前記メモリにおける使用可能な記憶領域に展開可能で、機能が制限されたプログラムの前記プロセッサによる実行を決定し、
前記プロセッサに再起動を指示し、
再起動された前記プロセッサは、決定されたアクセス仕様に基づいて、エラーが検出された記憶領域を避けて前記メモリに展開された前記プログラムを実行し、前記機能が制限されたプログラムの前記プロセッサによる実行を決定した場合、前記機能が制限されたプログラムを実行すること
を特徴とする電子機器の制御方法。