JP7443641B2 - 命令の機密としての動的な指定 - Google Patents

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Description

［関連出願の相互参照］
本願は、２０１９年１２月５日に出願された米国仮出願特許第６２／９４４，２４５号に基づく優先権およびその利益を主張するものであり、その開示全体が参照によりここに組み込まれる。
本開示は、命令の機密としての動的な指定に関する。
プロセッサパイプラインは、命令が一度に１サイクル前進する複数のステージを含む。スカラプロセッサでは、命令がパイプラインを１つずつ進み、サイクルごとに最大でただ１つの命令がコミットされる。スーパースカラプロセッサでは、複数の命令が同じパイプラインステージを同時に進むことができ、特定の条件（ハザードと呼ばれる）に応じて、発行幅まで、サイクルごとに複数の命令を発行することができる。幾つかのプロセッサは、（プログラム順序に従って）命令をインオーダに発行し、連続する命令がプログラム順序でパイプラインを進む。他のプロセッサでは、命令を並べ替えてアウトオブオーダに発行できるため、パイプライン全体のスループットが向上する可能性がある。並べ替えが許可される場合は、スライド命令ウィンドウ（そのサイズは発行幅よりも大きい可能性がある）内で命令を並べ替えることができ、リオーダバッファを使用して、命令ウィンドウ内の命令に関連付けられる結果（および他の情報）を一時的に記憶することで、命令をインオーダにコミットできるようにし得る（複数の命令がプログラム順序で連続している限り、それらを同じサイクルでコミットできる可能性がある）。
本明細書には、命令の機密としての動的な指定の実装が開示されている。
開示される実装の第１態様は、命令を実行するための集積回路であって、機密処理イネーブルインジケータを有するレジスタと、プロセッサコアとを備え、プロセッサコアは、第１プロセスの第１命令が機密命令として指定されたことを検出し、機密処理イネーブルインジケータが有効になっているかどうかをチェックし、機密命令の検出および機密処理イネーブルインジケータの有効化に応答して、第１命令を実行するための制約を呼び出し、当該制約に従って第１命令を実行し、かつ、当該制約なしで第１プロセスの第２命令を実行するように構成される、集積回路である。
開示される実装の第２態様は、第１プロセスの第１命令が機密命令として指定されたことを検出する段階と、第１プロセスの状態を記憶するプロセス状態レジスタ内の機密処理イネーブルインジケータが有効になっているかどうかをチェックする段階と、機密命令の検出および機密処理イネーブルインジケータの有効化に応答して、第１命令を実行するための制約を呼び出す段階と、当該制約に従って第１命令を実行する段階と、当該制約なしで第１プロセスの第２命令を実行する段階とを備える方法である。
開示される実装の第３態様は、命令を実行するための集積回路であって、機密処理イネーブルインジケータを有するレジスタと、プロセッサコアとを備え、プロセッサコアは、第１命令をフェッチすることであって、命令は、第１命令が機密であることを示す機密ビットを含む、フェッチすることと、機密ビットと機密処理イネーブルインジケータの現在の値とに基づいて、第１命令を実行するための制約を呼び出すことと、当該制約に従って第１命令を実行することと、当該制約なしで第２命令を実行することとを行うように構成される、集積回路である。
開示される実装の第４態様は、命令を実行するための集積回路であって、プロセッサパイプラインであって、プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成されるプロセッサパイプラインと、機密処理イネーブルインジケータを有するレジスタと、第１スレッドの命令が機密命令として指定されたことを検出し、機密処理イネーブルインジケータが有効になっているかどうかをチェックし、かつ、機密命令の検出および機密処理イネーブルインジケータの有効化に応答して、プロセッサパイプラインの実行ユニットにより機密命令が実行されている間、第１スレッド以外のスレッドの命令が、プロセッサパイプラインの実行ユニットを使用して実行されるのを阻止するように構成されるスレッドハザード回路とを備える集積回路である。
実装に関する以下の詳細な説明、添付の特許請求の範囲、および添付の図には、本開示のこれらの態様および他の態様が開示されている。
本開示は、添付の図面と併せて読むと、以下の詳細な説明から最もよく理解される。これらの図面では、幾つかの図を通して同様の参照番号が同様の部分を指す。一般的な方法に従って、図面の様々な特徴が縮尺通りではないことが強調される。それどころか、これらの様々な特徴の寸法は、分かりやすくするために、任意に拡大または縮小されている。
コンピューティングシステム１００の例の概略ブロック図である。
図１のパイプラインの構成の例である。
図１のパイプラインの構成の例である。
図１のプロセッサメモリシステムの構成の例である。
セキュアなマルチスレッド実行の手法の例のフローチャートである。
動的に指定された機密命令を特別に処理して命令を実行するための集積回路の例のブロック図である。
動的に指定された機密命令を特別に処理して命令を実行する手法の例のフローチャートである。
プロセスの１つまたは複数の命令が機密命令として指定されたことを検出する手法の例のフローチャートである。
優先度のより高いプロセスを使用してプロセスの命令を機密に処理するための許可を更新する手法の例のフローチャートである。
本明細書には、命令を機密として動的に指定するためのシステムおよび方法が記載されている。最近になってＰｏｒｔｓｍａｓｈなどのプロセッサに対するサイドチャネル攻撃が発見された。サイドチャネル攻撃とは、スパイが、実装されたアルゴリズム自体の弱点ではなく、実装の知識を使用して被害者エンティティに関する情報を発見できる攻撃である。例えば、スパイが、スパイ自体に関するタイミング情報を測定することにより、コンピュータシステム内の被害者プロセス上で実行されている命令を発見できる場合は、サイドチャネル攻撃と見なされる。
場合によっては、被害者は、どの命令またはコードのどのセクションがサイドチャネル攻撃を受けやすい状態にあり得るか、もっと厳密に言えば、どの命令またはコードが、攻撃された場合に深刻な害を及ぼすかを、実行可能に指定することができる。ＡＥＳ暗号化命令は、係るクラスの命令の例である。
通常、オペレーティングシステムまたはハイパーバイザはリソース割り当てを処理し、プロセッサでポリシ決定を行うが、ハードウェアはプリミティブを提供している場合がある。例えば、オペレーティングシステムはメモリページを割り当てる方法を決定するが、ハードウェアは仮想メモリのプリミティブを提供する。同様に、セキュリティは、ＯＳ／ハイパーバイザが「機密」の命令およびコードを保護する方法を決定する同様の問題として見なされ得る。ハードウェアは、それをサポートするためのプリミティブを提供することができる。
本開示では、ソフトウェアが特定の命令を機密または非機密として指定し得る方法について説明する。命令が機密であるかどうかは、特権レベルのより低いプロセスにより要求が行われた後で、特権レベルのより高いプロセスによるものである。例えば、ＡＲＭでは、ＥＬ０ユーザプロセスが、命令を機密としてマークするように要求することができる。しかしながら、ハードウェアによって命令を機密としてマークできる場合は、これは、悪意のある目的（例えば、コンピューティングシステムの速度を落とすこと）に使用され得る。この問題に対処するために、命令が機密としてマークされ得るかどうかは、特権レベルのより高いソフトウェアプロセス（例えば、ハイパーバイザプロセス）により制御され得る。
命令を機密命令としてマークする複数の異なる方法が採用されてよく、これは上位レベルのソフトウェアによるものである。第１メカニズムは、全ての命令において更なるビットを使用する。従って、全ての命令が機密または非機密として独立して指定され得る。ソフトウェアは、命令のどちらのバージョンも発行することができる。特権レベルのより低い実行プロセスの機密命令がそのようなものとして認識されるかどうかを上位レベルのソフトウェアが指定する別個のシステム制御レジスタが存在し得る。例えば、システム制御レジスタビットが設定されていない場合は、ハードウェアは命令を機密として認識することができず、命令の実行を保護するために実行の制約を呼び出さないであろう。例えば、システム制御レジスタビットが設定されている場合は、ハードウェアは、機密命令を含むプロセスのセキュリティを強化するのに役立つ制約に従って、命令を機密命令として実行することができる。
第２メカニズムは、命令サブシーケンス（例えば、命令領域）を機密として指定することができる。下位レベルのソフトウェアは、アップコールを行ってシステム制御ビットを設定することができ、これは、後続の全ての命令が機密であることを示す。上位レベルのソフトウェアによってビットを設定できる場合は、ハードウェアは適切な措置を取る。その後、下位レベルのソフトウェアは、別のアップコールを行ってビットを設定解除（ｕｎｓｅｔ）することができる。
本明細書に記載のシステムおよび手法は、例えば、ポリシ（ソフトウェアにより実装される）とプリミティブ（ハードウェアにより実装される）との間の明確な区別を提供することで、ハードウェアがソフトウェアの機密命令指定に基づいて適切な保護を提供できるようにする、および／または、ソフトウェアがハードウェアにフィードバックを提供して適切な保護メカニズム（例えば、実行の制約を呼び出すこと）を実行できるようにするなど、従来のシステムおよび手法に勝る利点を提供することができる。
本明細書では、セキュアなマルチスレッド実行のためのシステムおよび方法について説明する。最近になって同時マルチスレッディング（ＳＭＴ）プロセッサに対するサイドチャネル攻撃が発見された。サイドチャネル攻撃とは、スパイが、実装されたアルゴリズム自体の弱点ではなく、実装の知識を使用して被害者エンティティに関する情報を発見できる攻撃である。例えば、スパイが、スパイ自体に関するタイミング情報を測定することにより、コンピュータシステム内の被害者プロセス上で実行されている命令を発見できる場合は、サイドチャネル攻撃と見なされる。
ＳＭＴプロセッサは、複数のハードウェアスレッドが同じ物理プロセッサコア内で実行できるマルチスレッドプロセッサのクラスである。例えば、Ｉｎｔｅｌ Ｘｅｏｎは、ＳＭＴ処理の形態であるハイパースレッディングをサポートする。ＳＭＴスレッドの同時実行は、複数のスレッドからの命令をパイプラインに入力し、実行ユニットで同時に実行できることを示唆する。ＳＭＴ処理の利点は、１つのスレッドにより使用されていないアイドルスロットを他のスレッドで埋めて使用できるため、性能が向上することである。
しかしながら、Ｐｏｒｔｓｍａｓｈと呼ばれる新しいクラスのサイドチャネル攻撃がＳＭＴプロセッサで開示されている。係る攻撃において、スパイプロセスは、自らの実行のタイミングをとることにより被害者に関する情報を発見する。例えば、被害者プロセスが、２つの命令、すなわちＶＩＣＴＩＭ０およびＶＩＣＴＩＭ１のうちの１つのみをループで実行するとする。また、ＶＩＣＴＩＭ０は実行ユニット０（ｐｏｒｔ０と呼ばれる）でのみ実行でき、ＶＩＣＴＩＭ１は実行ユニット１（ｐｏｒｔ１と呼ばれる）でのみ実行できると仮定する。同様に、スパイは命令ＳＰＹ０およびＳＰＹ１を実行できると仮定する。同様に、ＳＰＹ０はｐｏｒｔ０で実行され、ＳＰＹ１はｐｏｒｔ１で実行される。簡略化するために、この例では、被害者がＶＩＣＴＩＭ０のみを継続的に実行するか、またはＶＩＣＴＩＭ１のみを継続的に実行すると仮定する。
問題は、被害者プロセスがこれら２つの命令のうちのどちらを実行しているかをスパイが把握できるかどうかであり、その答えはイエスである。方法はこの通りである。被害者がＶＩＣＴＩＭ０またはＶＩＣＴＩＭ１のどちらか一方を継続的に実行しているとする。スパイはまず、ＳＰＹ０を継続的に実行し、時間ｔ０を測定して、これらの命令を実行する。スパイは次に、同じ数のＳＰＹ１を継続的に実行し、時間ｔ１を測定して、これらの命令を実行する。ｔ０＞ｔ１の場合は、被害者がＶＩＣＴＩＭ０命令を実行していたことを意味する。ｔ０＜ｔ１の場合は、被害者はＶＩＣＴＩＭ１命令を実行していた。これは、ＳＰＹ０およびＶＩＣＴＩＭ０の両方がｐｏｒｔ０で実行されるためである。従って、ＶＩＣＴＩＭ０が実行されていた場合は、ＳＰＹ０を実行するのに、ｐｏｒｔ１に行くＳＰＹ１よりも長い時間がかかる。
上記は、Ａｌｄａｙａ，Ａ．Ｃ．，Ｂｒｕｍｌｅｙ，Ｂ．Ｂ．，ｕｌ Ｈａｓｓａｎ，Ｓ．，Ｇａｒｃｉａ，Ｃ．Ｐ．，＆Ｔｕｖｅｒｉ，Ｎ．（２０１８）Ｐｏｒｔ Ｃｏｎｔｅｎｔｉｏｎ ｆｏｒ Ｆｕｎ ａｎｄ Ｐｒｏｆｉｔ，ＩＡＣＲ Ｃｒｙｐｔｏｌｏｇｙ ｅＰｒｉｎｔ Ａｒｃｈｉｖｅ，２０１８，１０６０に記載されているより複雑な手法のより単純なバージョンであるが、基本は同じである。スパイプロセスは、被害者と同じポートをめぐって競合し得る命令を実行し、かつ、被害者が実行している可能性のあるアルゴリズムを発見するのにかかる時間を測定する。Ｂｒｕｍｌｅｙらは、係るメカニズムを使用してＰ－３８４楕円曲線暗号を破る方法を示している。
Ｐｏｒｔｓｍａｓｈ攻撃を防止する１つのアプローチは、ＳＭＴ処理を完全に無効にすることである。すなわち、物理コアで一度に実行できるスレッドが１つのみである。このアプローチでは、プロセッサの全機能を使用しないため、高い性能が達成されない。
Ｐｏｒｔｓｍａｓｈ攻撃を防止する別のアプローチは、パイプラインリソースの時間的または空間的なパーティショニングを採用することである。時間的なパーティショニングでは、プロセッサパイプラインが、一度に１つのスレッドによってのみ使用され得る。従って、スパイプロセスは、ポート競合を使用して、被害者プロセスとのポート競合が原因で起こり得る遅延の程度を測定することができない。空間的なパーティショニングでは、２つのスレッドからの命令が同じポート上で実行されないように、プロセッサパイプライン内の実行ユニット、および、場合によっては他のリソースが、スレッド間でハードパーティショニングされる。時間的なパーティショニングは、第１スレッドの実行時に第２スレッドからの命令がパイプラインに入るのを許可しないため、性能が最適以下である。特定の種類の実行リソースをサポートできるポートは１つのみであることが多いため、空間的なパーティショニングを設計するのは難しいかもしれない。空間的なパーティショニングには、同じ実行リソースのスレッドと同じ数のポートが必要である。
本開示では、マルチスレッドプロセッサ（例えば、ＳＭＴプロセッサ）に対するこうしたサイドチャネル攻撃を防止する手法について説明する。
本開示では、スレッドレベルの粒度を使用してリソースをパーティショニングする代わりに、命令レベルの粒度を使用してマルチスレッドパイプライン（例えば、ＳＭＴパイプライン）内のリソースをパーティショニングする。大まかに言うと、これらの手法には、１）命令（場合によっては、被害者プロセスにある）が「機密」であることを認識することが含まれ得る。機密命令は、秘密を暴露し得る命令であるかもしれない。機密命令の例には、Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ（ＡＥＳ）シングルラウンド復号またはＡＥＳシングルラウンド暗号化などが含まれ得る。
２）機密命令がサイクルで実行される場合は、機密命令を実行している同じスレッドからの命令のみを実行ユニットで実行することができる。従って、上の例では、ＶＩＣＴＩＭ０またはＶＩＣＴＩＭ１が実行されるとき、ＳＰＹ０またはＳＰＹ１を実行するのに同じくらい長い時間がかかる（ｔ０～＝ｔ１）。
通常、プロセッサパイプラインの発行およびディスパッチロジックは、実行ユニット内のポートに命令が発行され得るかどうかを判断する。この決定は、構造上のハザード、制約、およびＲＡＷ（リードアフターライト）の依存を解決することを含み得る。幾つかの実装では、発行ロジックが新しい「スレッドハザード」を更に解決するようになる。これは、機密命令が１つのスレッドから実行されるように選択された場合は、他のスレッドからの命令を、機密命令が実行されている１つまたは複数のサイクルで同時に実行できないことを示す新しいルールである。
幾つかの実装は、平均命令スループットの観点から見て高い性能を維持しながらサイドチャネル攻撃（例えば、Ｐｏｒｔｓｍａｓｈ攻撃）を防止するなど、以前のシステムに勝る利点を提供することができる。
本明細書では、図１から図３に示されるように、セキュアなマルチスレッド実行の手法の更なる詳細について、それらが実装され得るシステムを初めに参照しながら説明する。
図１は、コンピューティングシステム１００の例の概略ブロック図である。コンピューティングシステム１００は、少なくとも１つのプロセッサコア１０２を有する集積回路１０１を含み、少なくとも１つのプロセッサコア１０２は、単一の中央処理装置（ＣＰＵ）またはマルチコアアーキテクチャ内の複数のプロセッサコアのうちの１つであり得る。マルチコアアーキテクチャでは、各プロセッサコア（または単に「コア」）が、関連付けられる回路を有する個々のＣＰＵを含み得る。マルチコアアーキテクチャのこの例では、各プロセッサコア１０２が、プロセッサパイプライン１０４、１つまたは複数のレジスタファイル１０６、およびプロセッサメモリシステム１０８を含み得る。レジスタファイル１０６の各レジスタファイルは、個々にアドレス指定可能な１つまたは複数のレジスタを含み得る。
各プロセッサコア１０２は、アンコア（ｕｎｃｏｒｅ）１１０に接続され得る。アンコア１１０は、相互接続ネットワーク１１２および外部メモリシステム１１３を含み得る。相互接続ネットワーク１１２は、バス、クロスバースイッチ、メッシュネットワーク、または他の何らかの相互接続ネットワークであり得る。相互接続ネットワーク１１２は、各プロセッサコア１０２と外部メモリシステム１１３および／または入出力（Ｉ／Ｏ）ブリッジ１１４との間の通信を可能にし得る。
Ｉ／Ｏブリッジ１１４は、Ｉ／Ｏバス１１６を介するような、ストレージデバイス１１８Ａおよび他のＩ／Ｏデバイス１１８Ｂ～１１８Ｄを含む様々な異なるＩ／Ｏデバイスとの通信を可能にし得る。他のＩ／Ｏデバイス１１８Ｂ～１１８Ｄの非限定的な例には、ネットワークインタフェース、ディスプレイアダプタ、または、キーボードまたはマウスなどのユーザ入力デバイスが含まれ得る。
ストレージデバイス１１８Ａは、ディスクドライブまたは他の何らかの大容量ストレージデバイスであり得る。ストレージデバイス１１８Ａは通常、不揮発性ストレージデバイスであり得る。幾つかの例では、ストレージデバイス１１８Ａまたはその一部は、仮想メモリ方式で使用され得る。例えば、ストレージデバイス１１８Ａの一部は、（通常、揮発性のおよび／または容量制限された）メインメモリの仮想メモリ方式で二次ストレージ（または「バッキングストア」）として機能し得る。メインメモリの例には、外部メモリシステム１１３との関連で以下に説明するような、プロセッサメモリシステム１０８または外部メモリシステムが含まれる。
プロセッサメモリシステム１０８および外部メモリシステム１１３は共に、階層メモリシステムを形成する。階層は任意の数のレベルを含み得る。これらのレベルは、Ｌ１、Ｌ２、・・・ＬＮと表示または称され得る。Ｌ１レベルはＬ２メモリシステムよりも下位レベルのメモリであり、次に、Ｌ２メモリシステムはＬ３メモリシステムよりも下位レベルであるなどである。通常、階層メモリシステムの各レベルは、すぐ下のレベルのメモリよりもアクセスが遅いメモリ（例えば、メモリシステム）を含み得る、および／または、階層メモリシステムの各レベルは、上位レベルのメモリよりもアクセスが速く、容量が制限され、および／または高価であるメモリ（例えば、メモリシステム）を含み得る。階層メモリシステムの各レベルは、キャッシュとして機能し得る。
第１レベル（Ｌ１）のキャッシュが、プロセッサメモリシステム１０８内に（例えば、プロセッサメモリシステム１０８の一部で）あり得る。任意の数の上位レベル（Ｌ２、Ｌ３、・・・）のキャッシュが、外部メモリシステム１１３内にあり得る。外部メモリシステム１１３内の最高（すなわち、最後の）レベルのキャッシュは、最後のレベルのキャッシュ（ＬＬＣ）と称され得る。ある例では、ＬＬＣがＬ２キャッシュであり得る。
各レベルで、キャッシュは、命令をキャッシュするための命令キャッシュを提供する第１モジュールと、データをキャッシュするためのデータキャッシュを提供する第２モジュールとを含み得る。階層メモリシステムのあるレベルのメモリシステムは、命令またはデータのブロックをエントリ内にロードし、キャッシュブロック（キャッシュラインとも呼ばれる）を単位としてエントリから命令またはデータのブロックを排除（例えば、除去、上書きなど）することができる。キャッシュラインについては、図３との関連で更に説明する。
プロセッサメモリシステム１０８は、Ｌ１の命令キャッシュおよびデータキャッシュに加えて、最近の変換をキャッシュするためのトランスレーション・ルックアサイド・バッファ（ＴＬＢ）と、Ｌ１の命令キャッシュもしくはデータキャッシュ内またはＴＬＢ内のミスを処理するための他の様々な回路とを含み得る。例えば、プロセッサコア１０２のプロセッサメモリシステム１０８内のその回路は、プロセッサパイプライン１０４内で実行されているストア命令から書き込まれる値を一時的に保持するための書き込みバッファを含み得る。ＴＬＢについては、図３との関連で更に説明する。
既に述べたように、外部メモリシステム１１３内の最高レベルのキャッシュは、ＬＬＣ（ＬＬＣ１２０など）である。ＬＬＣ１２０は、メインメモリの直前にアクセス（例えば、検索など）され得る。言うまでもなく、これは単なる例である。他の例では、どのレベルのキャッシュがプロセッサメモリシステム１０８内にあるかと、どのレベルのキャッシュが外部メモリシステム１１３内にあるかとの間の正確な区分が異なり得る。例えば、Ｌ１キャッシュおよびＬ２キャッシュはどちらも、プロセッサコア１０２の内部に（すなわち、プロセッサメモリシステム１０８の一部で）あってよく、Ｌ３（およびそれよりも上位の）キャッシュは、プロセッサコア１０２の外部にあってよい。
ある例では、各プロセッサコア１０２が自らの内部のＬ１キャッシュを含むことができ、プロセッサコアがＬ２キャッシュを共有することができる。外部メモリシステム１１３は、メインメモリコントローラ１２２を含むこともできる。メインメモリコントローラ１２２は、任意の数のメモリモジュール１２４に接続され得る。メモリモジュール１２４の各々は、メインメモリとして機能し得る（例えば、メインメモリであり得る）。ある非限定的な例では、メモリモジュール１２４のうちの１つまたは複数が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールであり得る。
ある典型的な例では、メモリアドレスの内容が、階層メモリシステムのあるレベル（例えば、Ｌ１）で検索される。見つからない場合は、次の上位レベル（例えば、Ｌ２）が検索されるなどである。メモリアドレスを検索することは、階層メモリシステムのこのメモリレベルにメモリアドレスの内容が含まれているか、または代替的に、階層メモリシステムのこのメモリにメモリアドレスがキャッシュされているか、という質問に回答することを意味する。
すなわち、階層メモリシステムの階層の特定のキャッシュレベルにおいて、各キャッシュエントリは、メモリブロックからの特定のワードがそのキャッシュレベルに存在する（すなわち、「ヒット」）か、そのキャッシュレベルに存在しない（すなわち、「ミス」）かを判断するためのビットと共に、特定のメモリブロックのデータワードを記憶するための空間を含む。１つのレベルにおけるミスの後、キャッシュシステムは、上位レベルのキャッシュからまたはメインメモリ（ＬＬＣにおけるミスの場合）からメモリブロックへのアクセス（すなわち、読み取りまたは書き込み）を試みる。
プロセッサパイプライン１０４は、命令が一度に１サイクル前進する複数のステージを含み得る。これらのステージは、１つまたは複数の命令フェッチ（ＩＦ）ステージ、１つまたは複数の命令デコード（ＩＤ）ステージ、１つまたは複数のオペランドフェッチ（ＯＦ）ステージ、１つまたは複数の命令実行（ＩＥ）ステージ、および／または１つまたは複数のライトバック（ＷＢ）ステージを含み得る。パイプラインは、図２Ａおよび図２Ｂとの関連で更に説明されるように、他のステージを含み得る。プロセッサパイプライン１０４は、プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成され得る。例えば、コア１０２は、同時マルチスレッディング（ＳＭＴ）プロセッサであり得る。コア１０２は、パイプラインのフロントエンド部分で発生する幾つかのステージを含み得る。他の幾つかのステージは、パイプラインのバックエンド部分で発生する。フロントエンド部分は、実行前ステージを含み得る。パイプラインのバックエンド部分は、実行ステージおよび実行後ステージを含み得る。例えば、プロセッサパイプライン１０４は、図２Ａのプロセッサパイプライン２２０であり得る。例えば、プロセッサパイプライン１０４は、図２Ｂのプロセッサパイプライン２２２であり得る。
集積回路１０１は、第１スレッドの命令が機密命令として指定されたことを検出し、かつ、機密命令の検出に応答して、プロセッサパイプラインの実行ユニットにより機密命令が実行されている間、第１スレッド以外のスレッドの命令が、プロセッサパイプラインの実行ユニットを使用して実行されるのを阻止するように構成されるスレッドハザード回路を含み得る。例えば、スレッドハザード回路は、プロセッサパイプライン１０４の一部であってもよいし、プロセッサパイプライン１０４とインタフェースをとってもよい。幾つかの実装において、スレッドハザード回路は、多くの命令またはほとんどの命令の実行中にＳＭＴプロセッサの性能優位性を維持しながら特定のサイドチャネル攻撃（例えば、Ｐｏｒｔｓｍａｓｈ攻撃）を防止するのに役立ち得る。
まず、命令が（例えば、１つまたは複数のＩＦステージで）フェッチされる。命令は、プログラムカウンタ（ＰＣ）に基づいてフェッチされ得る。ＰＣは、メモリ内（例えば、メインメモリの一部内、またはコア１０２の命令キャッシュ内）の命令を識別するために使用され得るポインタである。ＰＣは、コンパイルされた命令のブロック（「基本ブロック」と呼ばれる）のアドレスを介して前進することができる。ＰＣは、特定のバイト数だけインクリメントされ得る。ＰＣをインクリメントするための特定のバイト数は、各命令の長さ（例えば、バイト単位）と、一度にフェッチされる命令の数とに依存し得る。
フェッチされた後、次に、命令は（例えば、１つまたは複数のＩＤステージで）デコードされて、演算と１つまたは複数のオペランドとを決定する。代替的に、幾つかのパイプラインでは、ＩＦステージおよびＩＤステージが重複し得る。命令がオペランドを含む場合は、オペランドが（例えば、１つまたは複数のＯＦステージで）フェッチされる。
次に、命令を発行する準備が整う。命令を発行すると、パイプラインのバックエンド部分におけるステージを介して命令の進行が開始されて、命令が実行される。ある例では、命令の実行は、命令の演算をオペランドに適用して、演算論理ユニット（ＡＬＵ）命令の結果を生成することを含み得る。ある例では、命令の実行は、メモリ命令のメモリアドレスへのまたはメモリアドレスからの記憶またはロードを含み得る。ある例では、命令の実行は、条件分岐命令の条件を評価して、分岐を行うべきかどうかを判断することを含み得る。
命令が実行を完了した後、命令をコミット（すなわち、リタイア）することで、命令のいかなる効果もソフトウェアでグローバルに見えるようにすることができる。命令をコミットすることは、例えば、（例えば、１つまたは複数のＷＢステージで）レジスタファイルに結果を記憶することを含み得る。ほとんどの実装では、いかなる命令がアウトオブオーダに発行されたとしても、全ての命令が概してインオーダにコミットされる。
図２Ａは、プロセッサパイプライン２２０の構成の例である。プロセッサパイプライン２２０は、プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成され得る。
プロセッサパイプライン２２０は、様々なステージ（例えば、ＩＦステージ、ＩＤステージ、およびＯＦステージ）のための回路を含み得る。１つまたは複数の命令フェッチステージの場合は、命令フェッチ回路２００が、図１のプロセッサメモリシステム１０８などのプロセッサメモリシステム内の命令キャッシュにＰＣを提供して、プロセッサパイプライン２２０内に供給される（例えば、プロセッサパイプライン２２０に提供されるなど）命令をフェッチする（例えば、検索する、読み取るなど）。例えば、ＰＣは、次の命令の仮想アドレスであってよく、この場合、ＰＣは、順次実行の場合に（すなわち、分岐を全く行わずに）仮想アドレスの長さ分だけインクリメントされ得る。仮想アドレスについては、図３との関連で説明する。
命令フェッチ回路２００は、分岐予測回路２０１にプログラムカウンタ、ＰＣを提供することもできる。分岐予測回路２０１は、分岐命令の予測分岐結果２０３を提供するために使用され得る。予測分岐結果２０３によって、プロセッサパイプライン２２０は、実際の分岐結果２０４が決定されている間、投機的な実行を継続することができる。分岐予測回路２０１は、実際の分岐結果２０４の受信に基づいて更新される分岐履歴情報を記憶することもできる。幾つかの実装では、分岐予測回路２０１の幾つかまたは全てが命令フェッチ回路２００の一部であると見なされ得る。
アウトオブオーダ実行の例において、１つまたは複数の命令デコード（ＩＤ）ステージの場合は、命令デコード回路２０２が、発行待ちの命令ウィンドウ内の命令の発行キューに情報を記憶することができる。発行キュー（命令キューとも称され得る）とは、命令のオペランドが利用可能になるとキュー内の命令がキューから離れることができるようなものである。このように、命令は、プログラム内の以前の（例えば、古い）命令が実行される前に離れることができる。命令ウィンドウとは、アウトオブオーダに実行できる命令セットを指す。
発行回路２０６は、発行キュー内の命令の各々が発行されるそれぞれのサイクルを決定することができる。命令を発行すると、その命令は、プロセッサパイプライン２２０の、第１実行ステージ２０８Ａ、第２実行ステージ２０８Ｂ、および第３実行ステージ２０８Ｃなどの命令実行（ＩＥ）ステージの回路を介して進むために利用可能になる。説明を簡略化するために、図２Ａに示されている実行ステージは３つのみである。しかしながら、本明細書での開示はそのように限定されるものではなく、より多くの実行ステージまたはより少ない実行ステージが考えられる。
集積回路１０１は、スレッドハザード回路２３０を含む。この例では、スレッドハザード回路２３０は、プロセッサパイプライン２２０の発行回路２０６の一部である。スレッドハザード回路２３０は、第１スレッドの命令が機密命令として指定されたことを検出し、かつ、機密命令の検出に応答して、プロセッサパイプライン２２０の実行ユニットにより機密命令が実行されている間、第１スレッド以外のスレッドの命令が、プロセッサパイプライン２２０の実行ユニットを使用して実行されるのを阻止するように構成され得る。
幾つかの実装では、機密命令が静的に指定され得る（例えば、特定のタイプの命令が常に機密と見なされる）。例えば、スレッドハザード回路２３０は、命令のオペコードに基づいて機密命令を検出するように構成され得る。幾つかの実装では、機密命令が動的に指定され得る（例えば、命令が、フラグを使用してソフトウェアにより機密としてマークされ得る）。例えば、スレッドハザード回路２３０は、命令に含まれるフラグ（例えば、機密ビット）に基づいて機密命令を検出するように構成され得る。例えば、スレッドハザード回路２３０は、アーキテクチャレジスタ内のフラグに基づいて機密命令を検出するように構成され得る。
実行中のアプリケーションに応じて、様々な異なる命令が機密として見なされ得る。例えば、機密命令は、暗号命令であり得る。例えば、機密命令は、ＡＥＳシングルラウンド復号命令であり得る。例えば、機密命令は、ＡＥＳシングルラウンド暗号化命令であり得る。
プロセッサパイプライン２２０は、コミットステージ２１０などの１つまたは複数のコミットステージを含み得る。コミットステージは、ＩＥ状態２０８Ａ、２０８Ｂ、および２０８Ｃを通り抜けた命令の結果をコミットする（例えば、メモリに書き込む）。例えば、コミットステージ回路２１７は、図１のレジスタファイル１０６などのレジスタファイル内に結果をライトバックすることができる。しかしながら、幾つかの命令は、コミットステージ回路２１７によりコミットされない場合がある。代わりに、命令の結果は、場合によってはコミットステージからの情報に基づいて、バックエンドの別のステージまたはフロントエンドのステージ内の回路などの他の回路によりコミットされ得る。
プロセッサパイプライン２２０の隣接するステージ間では、パイプライン回路を通る様々な経路がパイプラインレジスタを含む。例えば、図２Ａには、ＩＥステージ２０８Ａ、２０８Ｂ、および２０８Ｃのパイプラインレジスタ２１１が示されている。パイプラインレジスタは、次のステージへと下流に渡される上流ステージの結果を記憶するために使用され得る。パイプラインレジスタ２１１は、共通のクロック（不描写）によりクロックされ得る（すなわち、共通のクロックから導出されるクロック信号を受信することができる）。従って、各クロックサイクル、各パイプラインレジスタ２１１（ラッチ、またはフリップフロップのセットとも呼ばれる）は、入力から出力に結果を渡し、その結果がそのステージの回路により生成された後、入力で新しい結果を受信する準備を整えることができる。
ＩＥステージには、複数の別個の経路が存在し得る。ＩＥステージは、異なるタイプの命令を実行するための様々な回路を含み得る。説明のために、図２Ａには、２つの経路２１２Ａおよび２１２Ｂのみが示されている。しかしながら、実行ステージは、対応する回路を有する任意の数の経路を含むことができ、パイプラインレジスタ２１１などのパイプラインレジスタにより分離され得る。
命令実行ステージを通る経路の数は概して、特定のアーキテクチャに依存し得る。ある例では、最大数の命令までの幾つかの命令が同じサイクルで同じ実行ステージを進むことができるように、十分な経路が含まれ得る。同じサイクルで同じ実行ステージを進むことができる命令の最大数は、発行幅と称され得る。
所与の経路の機能回路を含むステージの数も異なり得る。図２Ａの例では、第１経路２１２Ａは、第１実行ステージ２０８Ａ、第２実行ステージ２０８Ｂ、および第３実行ステージ２０８Ｃにそれぞれ配置される機能回路２１４Ａ、２１４Ｂ、および２１４Ｃを含む。第２経路２１２Ｂは、第１実行ステージ２０８Ａおよび第２実行ステージ２０８Ｂにそれぞれ配置される機能回路２１６Ａおよび２１６Ｂを含む。第２経路２１２Ｂでは、第３実行ステージ２０８Ｃが、更なる計算を実行せずに結果を渡す「サイロステージ」であるため、各経路が、パイプラインを介して同じ数のステージを通過することが保証される。
ある例では、ある経路が、様々な演算用のユニット（例えば、ＡＬＵ、乗算器、浮動小数点ユニットなど）を使用して命令を実行するための回路を含み得る。ある例では、別の経路が、メモリアクセス命令を実行するための回路を含み得る。メモリアクセス命令は、メモリシステムからデータ値を読み取るロード命令を含み得る。メモリアクセス命令は、メモリシステムにデータ値を書き込むためのストア命令を含み得る。メモリアクセス命令を実行するための回路は、図３との関連で以下により詳細に説明するように、必要に応じて仮想アドレスの物理アドレスへの変換を開始することもできる。
分岐予測に加えて、分岐予測回路２０１との関連で説明するように、プロセッサパイプライン２２０は、他のタイプの投機的実行を行うするように構成され得る。別のタイプの投機的実行の例では、プロセッサパイプライン２２０は、プリフェッチすることにより（キャッシュミスの場合などに）ストールする可能性を減らすように構成され得る。ストールとは、プロセッサによる命令の実行が停止／一時停止する状況を指す。
プリフェッチ要求を使用して（例えば、データキャッシュの）キャッシュレベルをプリロードすることができるため、将来のメモリ要求は、そのキャッシュレベルでヒットする可能性が高く、より高いキャッシュレベルまたはメインメモリにアクセスする必要がない。例えば、投機的メモリアクセス要求は、予測されたアクセスパターンに基づいて命令キャッシュまたはデータキャッシュをプリロードするために送信されるプリフェッチ要求を含み得る。
プリフェッチ要求は、プロセッサパイプライン２２０に挿入される明示的なプリフェッチ命令が、プリフェッチされる特定のアドレスを含むようなソフトウェアプリフェッチ要求であってもよいし、当該ソフトウェアプリフェッチ要求を含んでもよい。プリフェッチ要求は、パイプライン（例えば、プロセッサパイプライン２２０）に明示的なプリフェッチ命令が挿入されることなくプロセッサ（例えば、プロセッサコア１０２）内のハードウェアにより実行されるハードウェアプリフェッチであってもよいし、当該ハードウェアプリフェッチを含んでもよい。
場合によっては、プリフェッチすることは、プログラムのメモリアクセス内のパターン（例えば、ストリーム）を認識することを含んでもよいし、プログラム内のロード命令を、そのロード命令がプログラム実行の一部として実際に発行される前に、（例えば、そのロード命令の投機的アドレスを使用して）投機的に実行することを含んでもよい。
様々なタイプの外部命令が他のプロセッサコアから受信され得る。外部から受信された係る命令は、発行回路２０６によりプロセッサパイプライン２２０に挿入されて、適切なステージで処理され得る。外部から受信された係る命令の例には、その特定のプロセッサコア（すなわち、受信コア）のＴＬＢ内のエントリを無効にするためのＴＬＢ無効化（ＴＬＢＩ）命令がある。受信され得る外部命令の別の例には、ＧｌｏｂａｌＳｙｎｃ命令がある。ＧｌｏｂａｌＳｙｎｃ命令は、前にブロードキャストされたいかなるＴＬＢＩの効果も完了したことを保証するために、プロセッサコアにより実行されるメモリバリア操作の副作用としてプロセッサコアにブロードキャストされ得る。言い換えると、ブロードキャストＴＬＢＩ命令を発行する発信元プロセッサコアがその後データ同期バリア（ＤＳＢ）命令を発行することができるため、次に、他の全てのプロセッサコアによりＧｌｏｂａｌＳｙｎｃ命令が受信される。ＧｌｏｂａｌＳｙｎｃ命令に応答して、受信プロセッサコアがＴＬＢＩ命令を完了すると、受信プロセッサコアは、発信元プロセッサコアに確認応答を送信するか、または発信元プロセッサコアへ確認応答を送信させる。発信元プロセッサコアが全ての受信プロセッサコアから確認応答を受信すると、発信元プロセッサコアは、命令実行を進めることができる。場合によっては、外部命令によって、実行中のプログラムへの割り込みが発生し得る。
図２Ｂは、プロセッサパイプライン２２２の構成の例である。プロセッサパイプライン２２２は、プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成され得る。
プロセッサパイプライン２２２は、様々なステージ（例えば、ＩＦステージ、ＩＤステージ、およびＯＦステージ）のための回路を含み得る。１つまたは複数の命令フェッチステージの場合は、命令フェッチ回路２００が、図１のプロセッサメモリシステム１０８などのプロセッサメモリシステム内の命令キャッシュにＰＣを提供して、プロセッサパイプライン２２２内に供給される（例えば、プロセッサパイプライン２２２に提供されるなど）命令をフェッチする（例えば、検索する、読み取るなど）。例えば、ＰＣは、次の命令の仮想アドレスであってよく、この場合、ＰＣは、順次実行の場合に（すなわち、分岐を全く行わずに）仮想アドレスの長さ分だけインクリメントされ得る。仮想アドレスについては、図３との関連で説明する。
命令フェッチ回路２００は、分岐予測回路２０１にプログラムカウンタ、ＰＣを提供することもできる。分岐予測回路２０１は、分岐命令の予測分岐結果２０３を提供するために使用され得る。予測分岐結果２０３によって、プロセッサパイプライン２２２は、実際の分岐結果２０４が決定されている間、投機的な実行を継続することができる。分岐予測回路２０１は、実際の分岐結果２０４の受信に基づいて更新される分岐履歴情報を記憶することもできる。幾つかの実装では、分岐予測回路２０１の幾つかまたは全てが命令フェッチ回路２００の一部であると見なされ得る。
アウトオブオーダ実行の例において、１つまたは複数の命令デコード（ＩＤ）ステージの場合は、命令デコード回路２０２が、発行待ちの命令ウィンドウ内の命令の発行キューに情報を記憶することができる。発行キュー（命令キューとも称され得る）とは、命令のオペランドが利用可能になるとキュー内の命令がキューから離れることができるようなものである。このように、命令は、プログラム内の以前の（例えば、古い）命令が実行される前に離れることができる。命令ウィンドウとは、アウトオブオーダに実行できる命令セットを指す。
発行回路２４０は、発行キュー内の命令の各々が発行されるそれぞれのサイクルを決定することができる。命令を発行すると、その命令は、プロセッサパイプライン２２２の、実行ステージ２５０などの命令実行（ＩＥ）ステージの回路を介して進むために利用可能になる。説明を簡略化するために、図２Ｂに示されている実行ステージは１つのみである。しかしながら、本明細書での開示はそのように限定されるものではなく、より多くの実行ステージまたはより少ない実行ステージが考えられる。
レジスタ読み取り回路２４２は、レジスタ値が、実行ステージ２５０で命令を実行するための入力引数として使用するために利用可能になると、これらのレジスタ値を（例えば、１つまたは複数のレジスタファイル１０６から）読み取るように構成され得る。
ディスパッチ回路２４４は、実行のために、実行ステージ２５０の実行ユニット（例えば、２６０、２６２、２６４、２６６、または２６８）のうちの１つに命令を割り当てるように構成され得る。例えば、ディスパッチ回路２４４は、実行ユニットの利用可能性、および、命令タイプと実行ユニットのタイプとの間の一致に基づいて、実行ユニットを選択することができる。
実行ステージ２５０は、並行して使用され得る複数の実行ユニット（例えば、２６０、２６２、２６４、２６６、および２６８）を含む。命令タイプに応じて、実行ユニット（例えば、２６０、２６２、２６４、２６６、および２６８）のうちの１つで命令を実行するには、１つまたは複数のクロックサイクルを要する場合がある。この例では、実行ユニット２６０が演算論理ユニット（ＡＬＵ）であり、実行ユニット２６２がロード・ストアユニット（ＬＳＵ）であり、実行ユニット２６４が浮動小数点ユニット（ＦＰＵ）であり、実行ユニット２６６が暗号実行ユニットであり、実行ユニット２６８が別の演算論理ユニット（ＡＬＵ）である。例えば、所与のクロックサイクルで実行ステージ２５０の異なる実行ユニットで２つの命令を実行することにより、プロセッサパイプライン２２２は、これら２つの命令を並行して実行することができる。
レジスタ書き込み回路２７０は、値が実行ステージ２５０で実行ユニット（例えば、２６０、２６２、２６４、２６６、または２６８）の出力として利用可能になると、これらの値を（例えば、１つまたは複数のレジスタファイル１０６から）宛先レジスタに書き込むように構成されされ得る。
集積回路１０１は、スレッドハザード回路２８０を含む。この例では、スレッドハザード回路２８０は、プロセッサパイプライン２２２のディスパッチ回路２４４の一部である。スレッドハザード回路２８０は、第１スレッドの命令が機密命令として指定されたことを検出し、かつ、機密命令の検出に応答して、プロセッサパイプライン２２０の実行ユニットにより機密命令が実行されている間、第１スレッド以外のスレッドの命令が、プロセッサパイプライン２２０の実行ユニットを使用して実行されるのを阻止するように構成され得る。
幾つかの実装では、機密命令が静的に指定され得る（例えば、特定のタイプの命令が常に機密と見なされる）。例えば、スレッドハザード回路２８０は、命令のオペコードに基づいて機密命令を検出するように構成され得る。幾つかの実装では、機密命令が動的に指定され得る（例えば、命令が、フラグを使用してソフトウェアにより機密としてマークされ得る）。例えば、スレッドハザード回路２８０は、命令に含まれるフラグ（例えば、機密ビット）に基づいて機密命令を検出するように構成され得る。例えば、スレッドハザード回路２８０は、アーキテクチャレジスタ内のフラグに基づいて機密命令を検出するように構成され得る。
実行中のアプリケーションに応じて、様々な異なる命令が機密として見なされ得る。例えば、機密命令は、暗号命令であり得る。例えば、機密命令は、ＡＥＳシングルラウンド復号命令であり得る。例えば、機密命令は、ＡＥＳシングルラウンド暗号化命令であり得る。
図３は、図１のプロセッサメモリシステム１０８の構成の例である。図３に示される例では、プロセッサメモリシステム１０８は、メモリシステムへのアクセスを管理するメモリ管理ユニット（ＭＭＵ）３００を含む。ＭＭＵ３００は、仮想アドレスの物理アドレスへの変換を管理することができる。
幾つかの実装では、ＭＭＵ３００は、所与の仮想アドレスにおける記憶された値（例えば、データまたは命令）のコピーが、階層キャッシュシステムのレベルの何れか、例えば、Ｌ１キャッシュ３０１から必要に応じてＬＬＣ１２０（図１）までのレベルの何れかに存在するかどうかを判断することができる。存在する場合は、その仮想アドレスにアクセスする命令は、そのアドレスに関連付けられる値のキャッシュされたコピーを使用して実行され得る。存在しない場合は、その命令は、メインメモリ３０２からの値にアクセスした後に実行されるミス回路により処理され得る。
仮想アドレス（ＶＡ）から変換される物理アドレス（ＰＡ）を使用して、メインメモリ３０２、および、場合によってはキャッシュシステムの１つまたは複数のレベルにアクセスする必要があるかもしれない。この目的のために、プロセッサメモリシステム１０８は、ＶＡからＰＡへのマッピングにより定義される変換を記憶するＴＬＢ３０４と、ＴＬＢ３０４で変換が見つからない場合にページテーブル３０８にアクセスするためのページテーブルウォーカ３０６とを含み得る。ＴＬＢに記憶される変換は、最近アクセスされた変換、アクセスされた可能性が高い変換、他の幾つかのタイプの変換、またはそれらの組み合わせを含み得る。
ページテーブル３０８は、現在使用されているＶＡからＰＡへのマッピングの全てを含む、ページテーブルエントリ（ＰＴＥ）３１０を含むエントリを記憶することができる。ページテーブル３０８は通常、二次ストレージ（例えば、図１のストレージデバイス１１８Ａ）から「ページイン」された対応するマッピングされた仮想メモリページを表す物理メモリページと共に、メインメモリ３０２に記憶され得る。ページフォールトを引き起こすページテーブル内の係るミスは、プログラムの実行中に発生し得る割り込みの別の例である。
メモリページは、幾つかのキャッシュブロックを含み得る。キャッシュブロックは、幾つかのワードを含み得る。ワードは、所定の数のバイト（例えば、２バイト）である。バイトは、１つの単位として演算され得るビット（例えば、８ビット）のグループである。バイトは、メモリサイズの単位と見なされ得る。
代替的に、ハイパーバイザにより管理される１つまたは複数のゲストオペレーティングシステムを有する仮想化システムでは、仮想アドレス（ＶＡ）が中間物理アドレス（ＩＰＡ）に変換されてよく、次に、ＩＰＡが物理アドレス（ＰＡ）に変換される。仮想化システムでは、ゲストオペレーティングシステムによるＶＡのＩＰＡへの変換が、ソフトウェアで完全に処理されてもよいし、ゲストオペレーティングシステムが、ＭＭＵ３００から何らかのハードウェア支援を受けてもよい。
ＴＬＢ３０４は、ページテーブル３０８から最近アクセスされたＰＴＥをキャッシュするために使用され得る。最近アクセスされたＰＴＥをキャッシュすると、ページテーブルウォーカ３０６が、ページテーブル３０８を記憶する複数レベルのデータ構造の潜在的にマルチレベルのページテーブルウォークを実行してＰＴＥ３１０を検索する必要なく、（ロード命令またはストア命令に応答するなどして）変換を実行することが可能になり得る。ある例では、ページテーブル３０８のＰＴＥ３１０は、仮想ページ番号３１２および物理ページ番号３１４を記憶することができ、これらの番号は共に、ＶＡとそのＶＡの変換を定義するＰＡとの間のマッピングとして機能する。
アドレス（すなわち、メモリアドレス）は、ビットの集合であり得る。メモリアドレスのビットは、下位ビットおよび上位ビットに分割され得る。例えば、３２ビットアドレスを想定すると、メモリアドレスの例には、０１１０１００１ ００１０１０００ ００００１１０１ ０１０１１１００がある。下位ビットが右端の１６ビット（すなわち、００００１１０１ ０１０１１１００）であり、上位ビットが左端の１６ビット（すなわち、０１１０１００１ ００１０１０００）である。メモリアドレスの下位ビットは、ページオフセットとして使用され得る。下位ビットは、ＶＡとそのマッピングされたＰＡとで同一であり得る。従って、メモリアドレスの上位ビットは、マッピングを指定するためのメモリページ番号として使用され得る。
ＰＴＥ３１０は、ステータス情報（ＳＩ）３１６を含むこともできる。ＳＩ３１６は、ページがメインメモリ３０２に常駐しているかどうか、または、ページを二次ストレージから検索すべきかどうかを示すことができる。ＰＴＥ３１０がＴＬＢ３０４の何れかのエントリに記憶されている場合は、ページテーブル３０８とＴＬＢ３０４との間のＰＴＥの転送を管理するため、および、ＴＬＢ３０４内のＰＴＥを無効にするための追加情報も存在し得る。ある例では、ＴＬＢ３０４内のＰＴＥを無効にすることは、（エントリが有効であるかどうかを示す）ビットを、エントリが無効であることを示す状態（すなわち、２進状態）に切り替えることにより達成され得る。しかしながら、ＰＴＥを無効にする他の方法も考えられる。
変換されるＶＡの一部と一致するＴＬＢ３０４内の有効なエントリが見つかった（すなわち、「ＴＬＢヒット」）場合は、そのエントリに記憶されているＰＴＥが変換に使用される。一致がない（すなわち、「ＴＬＢミス」）場合は、ページテーブルウォーカ３０６は、ページテーブル３０８のレベルをトラバース（または「ウォーク」）して、ＰＴＥを検索することができる。
Ｌ１キャッシュ３０１は、任意の数の考えられる方法で実装され得る。図３に示される実装では、Ｌ１キャッシュ３０１は、Ｎウェイセットアソシアティブキャッシュモジュールとして実装されるものとして示されている。Ｌ１キャッシュ３０１の各キャッシュエントリ３２０は、メインメモリ３０２内の物理ページから（場合によっては、上位レベルのキャッシュモジュールを介して）コピーされた特定のキャッシュブロック３２４を記憶するためのビットを含み得る。
キャッシュエントリ３２０は、タグ３２２を記憶するためのビットを含むこともできる。タグ３２２は、そのエントリのワードに共通である、仮想アドレスの幾つかの最上位ビットで構成され得る。仮想インデックス付き・仮想タグ付き（ＶＩＶＴ）タイプのキャッシュモジュールの場合は、キャッシュモジュールは、所望のデータの仮想アドレスのタグ部分を比較することに加えて、仮想アドレスのインデックス部分（タグとブロックオフセットとの間の中間ビットで構成され得る）を比較することで、複数のセットのうちのどれが、それらの所望のデータを含むキャッシュエントリを有し得るかを判断することができる。
Ｎウェイセットアソシアティブキャッシュの場合は、タグ比較は、選択された「セット」（ｉ）に対してＮ回（場合によっては、並行して）実行され得る。比較は、所望のデータを含むキャッシュブロックが記憶され得るＮ個の「ウェイ」の各々に対して１回ずつ実行され得る。
次に、ブロックオフセットは、キャッシュエントリで見つかった（すなわち、「キャッシュヒット」）キャッシュブロックから特定のワードを選択するために使用され得る。選択されたセットの方法の何れについてもタグが一致しない（すなわち、「キャッシュミス」）場合は、キャッシュシステムは、上位レベルのキャッシュからまたはメインメモリ３０２（ＬＬＣの場合）からキャッシュブロックの検索を試みることができる。キャッシュエントリ３２０は、ステータス情報３２６を記憶するためのビットを含むこともできる。ステータス情報３２６は、例えば、有効なビットおよび／または任意のフラグもしくはエラー訂正ビットを含み得る。
特定の仮想アドレスから特定の物理アドレスまたは中間物理アドレスへの変換を確立すると、様々なタイプのコンテキスト情報を使用して、他の点では同一の仮想アドレスを互いに区別することができる。このコンテキスト情報によって、異なるプロセスもしくは異なる仮想マシン、または、異なる仮想アドレス空間をサポートする他の様々な区別特性の何れかに対して、複数の独立した仮想アドレス空間が存在することが可能になり得る。
コンテキスト情報の様々な部分を使用して、異なるＶＡからＰＡへの変換において使用されている仮想アドレス間の区別をすることができる、または、中間物理アドレス（ＩＰＡ）が使用される場合は、ＶＡからＩＰＡへの変換またはＩＰＡからＰＡへの変換において使用されている仮想アドレス間の区別をすることができる。
例えば、オペレーティングシステムは、アドレス空間識別子（ＡＳＩＤ）（例えば、１６ビット）を使用して、実行中のプロセスに関連付けられるメモリ空間（仮想アドレス空間）を識別することができる。ハイパーバイザは、仮想マシン識別子（ＶＭＩＤ）（例えば、１６ビット）を使用して、仮想マシンのゲストオペレーティングシステムに関連付けられるメモリ空間（すなわち、中間物理アドレス空間）を識別することができる。
例えば、セキュア（Ｓ）または非セキュア（ＮＳ）の値を用いるセキュリティ状態、またはＥＬ０～ＥＬ３（２ビットの例外レベルの場合）の値を用いる例外レベル（「優先レベル」とも呼ばれる）など、特定のパラメータが、アーキテクチャで利用可能な複数の異なるクラスのプロセスまたはソフトウェア環境に関連付けられ得る。
このコンテキスト情報の全てまたはサブセットが共に、特定の仮想アドレスのコンテキスト（「変換コンテキスト」または「ソフトウェアコンテキスト」とも呼ばれる）を構成する。
コンテキスト識別子（ＣＩＤ）は、完全なコンテキスト情報または部分的なコンテキスト情報のどちらか一方を表すことができる。幾つかのアーキテクチャにおいて、例えば、完全なコンテキスト情報は、３５ビット、すなわち、２ビットの例外レベル（ＥＬ）と、１ビットの非セキュア／セキュア（ＮＳ／Ｓ）値と、１６ビットのＶＭＩＤと、１６ビットのＡＳＩＤとを含み得る。
とは言え、複数の異なるＣＩＤの有効性を追跡するデータ構造のストレージに当てられた集積回路領域の観点から見て大幅なオーバヘッドが存在する可能性のあり得ることに留意されたい。オーバヘッドを減らすために、ＣＩＤは、１６ビットのＶＭＩＤおよび２ビットのＥＬのみなど、部分的なコンテキスト情報を含み得る。係る部分的なコンテキスト情報は、コンテキストの複数の異なるサブセットを一意に識別することができる。代替的に、完全なコンテキスト情報からビットのサブセットを単に連結する代わりに、完全なコンテキスト情報をより少ないビットに本質的に圧縮する手法が使用され得る。例えば、ＣＩＤを計算する回路は、完全なコンテキスト情報よりも少ないビットを含むように構成されされ得る。これらのビットは、ＣＩＤと対応する完全なコンテキスト情報文字列との間の記憶されたマッピングに基づいて割り当てられ得る。
マッピング自体は集積回路上の空間を取るが、複数の異なるアクティブなＣＩＤの有効性を追跡するデータ構造においてより多くの空間が節約され得る。コンテキスト情報を圧縮する手法に関する更なる詳細は、例えば、参照により本明細書に組み込まれる「ＭＡＮＡＧＩＮＧ ＴＲＡＮＳＬＡＴＩＯＮ ＩＮＶＡＬＩＤＡＴＩＯＮ」と題する米国特許第９，７７９，０２８号に見つけることができる。
図４は、セキュアなマルチスレッド実行の手法４００の例のフローチャートである。この手法は、メモリからプロセッサパイプライン内に第１スレッドの命令をフェッチする段階４１０と、命令が機密命令として指定されたことを検出する段階４２０と、機密命令の検出に応答して、プロセッサパイプラインの実行ユニットによる機密命令の実行中に、プロセッサパイプライン内の第１スレッド以外のスレッドの命令の実行を無効にする段階４３０と、プロセッサパイプラインの実行ユニットを使用して機密命令を実行する段階４４０と、機密命令の実行の完了に応答して、プロセッサパイプライン内の第１スレッド以外のスレッドの命令の実行を有効にする段階４５０と、処理パイプラインの実行ユニットを使用して、第１スレッドの第２命令と並行して第２スレッドの命令を実行する段階４６０とを含む。例えば、手法４００は、図１の集積回路１０１を使用して実装され得る。例えば、手法４００は、図２Ａのプロセッサパイプライン２２０を使用して実装され得る。例えば、手法４００は、図２Ｂのプロセッサパイプライン２２２を使用して実装され得る。
手法４００は、メモリから（例えば、プロセッサメモリシステム１０８を介して）、プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成されるプロセッサパイプライン（例えば、プロセッサパイプライン１０４）内に、第１スレッドの命令をフェッチする段階４１０を含む。例えば、プロセッサパイプラインは、同時マルチスレッディングプロセッサに含まれ得る。
手法４００は、命令が機密命令として指定されたことを検出する段階４２０を含む。幾つかの実装では、機密命令が静的に指定され得る（例えば、特定のタイプの命令が常に機密と見なされる）。例えば、機密命令は、命令のオペコードに基づいて検出４２０され得る。幾つかの実装では、機密命令が動的に指定され得る（例えば、命令が、フラグを使用してソフトウェアにより機密としてマークされ得る）。例えば、機密命令は、命令に含まれるフラグ（例えば、機密ビット）に基づいて検出４２０され得る。例えば、機密命令は、アーキテクチャレジスタ内のフラグに基づいて検出４２０され得る。例えば、図６の手法６００は、命令が機密命令として指定されたことを検出４２０するように実装され得る。
実行中のアプリケーションに応じて、様々な異なる命令が機密として見なされ得る。例えば、機密命令は、暗号命令であり得る。例えば、機密命令は、ＡＥＳシングルラウンド復号命令であり得る。例えば、機密命令は、ＡＥＳシングルラウンド暗号化命令であり得る。
手法４００は、機密命令の検出に応答して、プロセッサパイプラインの実行ユニットによる機密命令の実行中に、プロセッサパイプライン内の第１スレッド以外のスレッドの命令の実行を無効にする段階４３０を含む。幾つかの実装において、プロセッサパイプライン内の第１スレッド以外のスレッドの命令の実行を無効にする段階４３０は、第１スレッド以外のスレッドの命令の発行を阻止する段階を含む。幾つかの実装において、プロセッサパイプライン内の第１スレッド以外のスレッドの命令の実行を無効にする段階４３０は、第１スレッド以外のスレッドの命令のディスパッチを阻止する段階を含む。例えば、第１スレッド以外のスレッドの命令の実行を無効にする段階４３０では、機密命令により使用されるポートの遅延を増やすだけではなく、全てのポート（すなわち、プロセッサパイプラインの実行ユニット）で均一な遅延が発生し得る。従って、第１スレッド以外のスレッドの命令の実行を無効にする段階４３０では、機密命令の実行中に複数のスレッドからの命令の並列実行が防止され得るため、第１スレッドに対する特定のサイドチャネル攻撃（例えば、Ｐｏｒｔｓｍａｓｈ攻撃）が防止され得る。
手法４００は、プロセッサパイプラインの実行ユニットを使用して機密命令を実行する段階４４０を含む。実行ユニット（例えば、実行ユニット２６０、実行ユニット２６２、実行ユニット２６４、実行ユニット２６６、または実行ユニット２６８）を使用して機密命令を実行する段階４４０は、１つまたは複数のクロックサイクルを要する場合がある。例えば、幾つかの命令（例えば、平方根命令または特定の暗号命令）は、実行を完了するのに複数のクロックサイクルを要する場合がある。
手法４００は、機密命令の実行の完了に応答して、プロセッサパイプライン内の第１スレッド以外のスレッドの命令の実行を有効にする段階４５０を含む。機密命令の完了後に第１スレッド以外のスレッドの命令の実行を有効にする段階４５０では、プロセッサパイプライン内の発行／ディスパッチロジックが制約される時間が制限され得る。
手法４００は、処理パイプラインの実行ユニットを使用して、第１スレッドの第２命令と並行して第２スレッドの命令を実行する段階４６０を含む。機密命令が実行されていないときに異なるスレッドからの命令を並行して実行できるようにすることで、命令スループットの観点からより優れた性能が達成され得る。なぜなら、それによって、プロセッサパイプラインの実行ユニットの利用率が増加し得るからである。こうした性能の向上は、複数の異なるスレッドがパイプラインの実行ステージ（例えば、実行ステージ２５０）を共有している間、機密命令が現在実行されていないことが分かっている場合に、セキュリティを実質的に損なうことなく達成され得る。
説明を簡略化するために、手法４００は、一連のブロック、段階、または動作として描写および記載されている。しかしながら、本開示に係るブロック、段階、または動作は、様々な順序でおよび／または同時に起こり得る。更には、本明細書に提示および記載されていない他の段階または動作も使用され得る。更には、開示されている主題に係る手法を実装するために、示されている全ての段階または動作が必要とされるわけではないかもしれない。
図５は、動的に指定された機密命令を特別に処理して命令を実行するための集積回路５００の例のブロック図である。例えば、機密処理イネーブルインジケータが使用され得る。この例では、機密処理イネーブルインジケータは、単一のビットとして表されているが、他の例では、任意の数のビット、または他の情報表現を使用することができる。集積回路５００は、プロセッサコア５１０を含む。プロセッサコア５１０は、プロセッサパイプライン１０４と、プロセッサメモリシステム１０８と、機密処理イネーブルビット５２２を含むプロセスステータスレジスタ５２０とを有する。機密処理イネーブルビット５２２は、関連付けられるプロセスが、当該プロセスが機密として指定している特定の命令（例えば、暗号命令）のための制約に従った特別な実行を利用することを許可されているかどうかを示すことができる。この制約によって、制約を呼び出すプロセスのセキュリティ（例えば、サイドチャネル攻撃からの保護）の強化と引き換えに、プロセッサコア５１０の性能が低下する場合がある。性能障害を低下させ、かつ、制約を悪用する攻撃を防止するために、機密処理イネーブルビット５２２の値は、集積回路５００上で実行される優先度の高いプロセス（例えば、ハイパーバイザプロセス）により制御され得る。例えば、集積回路５００は、図６の手法６００を実装するために使用され得る。
集積回路５００は、プロセッサパイプライン１０４を含み、プロセッサパイプライン１０４は、プロセッサパイプライン１０４の実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成され得る。例えば、プロセッサパイプライン１０４は、同時マルチスレッディングプロセッサに含まれ得る。幾つかの実装では、この制約によって、プロセッサパイプライン１０４の実行ユニットにより機密命令が実行されている間、他のスレッドからの命令の並列実行が防止される。例えば、プロセッサパイプライン１０４は、図２Ａのプロセッサパイプライン２２０であり得る。例えば、プロセッサパイプライン１０４は、図２Ｂのプロセッサパイプライン２２２であり得る。
集積回路５００は、機密処理イネーブルビット５２２を含むレジスタ５２０を有する。この例では、レジスタ５２０は、第１プロセスの状態を記憶するプロセス状態レジスタである。機密処理イネーブルビット５２２の値は、有効状態に対応する（すなわち、関連付けられるプロセスが制約に従った実行を許可される）か、または、無効状態に対応する（すなわち、関連付けられるプロセスが制約に従った実行を許可されない）ことができる。機密処理イネーブルビット５２２は、異なる実装においてアクティブローまたはアクティブハイとして解釈され得る。例えば、機密処理イネーブルビット５２２への書き込みアクセスは、優先度の高いプロセス（例えば、ハイパーバイザプロセスまたはオペレーティングシステムプロセス）に制限され得る。
集積回路５００は、レジスタ５２０にアクセスできるプロセッサコア５１０を含む。この例では、レジスタは、プロセッサコア５１０の一部である。プロセッサコアは、機密処理イネーブルビット５２２に基づく制約に従った特別な実行へのアクセスを制限するように構成され得る。プロセッサコア５１０は、個々の命令または命令シーケンスを機密命令として動的に指定できるように構成され得る。例えば、プロセッサコア５１０は、第１プロセスの第１命令が機密命令として指定されたことを検出し、機密処理イネーブルビットが有効になっているかどうかをチェックし、機密命令の検出および機密処理イネーブルビットの有効化に応答して、第１命令を実行するための制約を呼び出し、当該制約に従って第１命令を実行し、かつ、当該制約なしで第１プロセスの（例えば、機密として指定されなかった）第２命令を実行するように構成され得る。従って、許可されたプロセスによって、プロセッサコア５１０の性能へのいかなる悪影響も制限しながら、機密命令の特別な処理を慎重に適用してセキュリティを強化することが可能になり得る。
幾つかの実装において、第１命令は、機密ビットを含み、プロセッサコア５１０は、第１命令の機密ビットを評価することにより、第１命令が機密命令として指定されたことを検出するように構成される。例えば、プロセッサコア５１０によりサポートされる命令セットは、命令セットの幾つかまたは全ての命令に機密ビットを含むことができ、命令セットを使用するソフトウェアは、アプリケーションのニーズに基づいて特定の命令の機密ビットを動的に設定することができる。例えば、プロセッサコア５１０は、第１命令をフェッチすることであって、命令は、第１命令が機密であることを示す機密ビットを含む、フェッチすることと、機密ビットと機密処理イネーブルビットの現在の値とに基づいて、第１命令を実行するための制約を呼び出すことと、当該制約に従って第１命令を実行することと、当該制約なしで（例えば、機密として指定されなかった）第２命令を実行することとを行うように構成され得る。
幾つかの実装では、第１プロセスの命令シーケンスにおいて、第１命令の前には機密開始命令があり、第１命令の後には機密停止命令があり、プロセッサコア５１０は、機密開始命令の検出に基づいて、第１命令が機密命令として指定されたことを検出するように構成される。例えば、第１命令は、第１プロセスの命令シーケンスにおいて、直前に機密開始命令があり、かつ、直後に機密停止命令がある、命令サブシーケンスのメンバであってよく、プロセッサコア５１０は、制約に従って命令サブシーケンスの全てのメンバを実行するように構成され得る。例えば、図７の手法７００は、機密開始命令および機密停止命令を使用してソフトウェアにより指定される１つまたは複数の機密命令のサブシーケンスを検出するように実装され得る。
プロセッサコア５１０は、第１プロセスよりも優先度の高い第２プロセスの命令に基づいて機密処理イネーブルビット５２２の値を更新するように構成され得る。例えば、第２プロセスは、ハイパーバイザプロセスであり得る。例えば、第２プロセスは、オペレーティングシステムプロセスであり得る。
プロセッサコア５１０は、関連付けられる機密処理イネーブルビット５２２により示されるような許可がないプロセスについて、制約に従った実行の使用を防止することができる。例えば、許可がない第３プロセスの状態情報がレジスタ５２０にロードされると、第３プロセスが機密として指定した命令を、第３プロセスが制約を使用して実行するのを防止することができる。例えば、プロセッサコア５１０は、第３プロセスの第３命令が機密命令として指定されたことを検出し、機密処理イネーブルビット５２２が有効になっているかどうかをチェックし、かつ、機密処理イネーブルビット５２２の無効化に応答して、制約なしで第３プロセスの第３命令を実行するように構成され得る。
図６は、動的に指定された機密命令を特別に処理して命令を実行する手法６００の例のフローチャートである。手法６００は、第１プロセスの第１命令が機密命令として指定されたことを検出する段階６１０と、機密処理イネーブルビットが有効になっているかどうかをチェックする段階６２０と、（段階６２５で）機密処理イネーブルビットが有効になっている場合は、機密命令の検出および機密処理イネーブルビットの有効化に応答して、第１命令を実行するための制約を呼び出す段階６３０と、当該制約に従って第１命令を実行する段階６４０と、当該制約なしで第１プロセスの第２命令を実行する段階６６０とを含む。例えば、手法６００は、図１の集積回路１０１を使用して実装され得る。例えば、手法６００は、図５の集積回路５００を使用して実装され得る。
手法６００は、第１プロセスの第１命令が機密命令として指定されたことを検出する段階６１０を含む。例えば、第１命令は、暗号命令（例えば、ＡＥＳシングルラウンド暗号化命令またはＡＥＳシングルラウンド復号命令）であり得る。幾つかの実装において、ソフトウェアは、命令の機密ビットを設定またはクリアすることにより、当該命令を機密として動的に指定することができる。例えば、第１命令が機密命令として指定されたことを検出する段階６１０は、第１命令に含まれる機密ビットを評価する段階を含み得る。幾つかの実装において、ソフトウェアは、制約に従って命令を実行する機密処理の開始および停止を示すための命令シーケンス内の特殊な命令（例えば、機密開始命令および機密停止命令）を使用して、命令サブシーケンスを機密として動的に指定することができる。例えば、第１プロセスの命令シーケンスにおいて、第１命令の前には機密開始命令があってよく、第１命令の後には機密停止命令があってよい。第１命令が機密命令として指定されたことは、機密開始命令の検出に基づいて検出６１０され得る。例えば、第１命令は、第１プロセスの命令シーケンスにおいて、直前に機密開始命令があり、かつ、直後に機密停止命令がある、命令サブシーケンスのメンバであってよく、制約に従って、命令サブシーケンスの全てのメンバが実行され得る。例えば、図７の手法７００は、第１プロセスの第１命令が機密命令として指定されたことを検出６１０するように実装され得る。
手法６００は、第１プロセスの状態を記憶するプロセス状態レジスタ内の機密処理イネーブルビットが有効になっているかどうかをチェックする段階６２０を含む。機密処理イネーブルビットの値は、有効状態に対応する（すなわち、関連付けられるプロセスが制約に従った実行を許可される）か、または、無効状態に対応する（すなわち、関連付けられるプロセスが制約に従った実行を許可されない）ことができる。幾つかの実装において、機密処理イネーブルビットは、アクティブローとして解釈され得る。幾つかの実装において、機密処理イネーブルビットは、アクティブハイとして解釈され得る。
手法６００は、（段階６２５で）機密処理イネーブルビットが有効になっている場合に、機密命令の検出および機密処理イネーブルビットの有効化に応答して、第１命令を実行するための制約を呼び出す段階６３０を含む。例えば、第１命令を実行するための制約を呼び出す段階６３０は、プロセッサコアのマイクロアーキテクチャ状態を更新して、プロセッサパイプライン（例えば、プロセッサパイプライン１０４）に、制約に従って第１命令を実行させる段階を含み得る。例えば、プロセッサパイプラインは、プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成されてよく、制約は、プロセッサパイプラインの実行ユニットにより第１命令が実行６４０されている間、他のスレッドからの命令の並列実行を防止することができる。
手法６００は、制約に従って第１命令を実行する段階６４０を含む。この制約によって、第１プロセスのセキュリティが強化される一方で、手法６００を実装するプロセッサコアの性能が低下する場合がある。例えば、制約に従って第１命令を実行する段階６４０では、サイドチャネル攻撃（例えば、Ｐｏｒｔｓｍａｓｈ攻撃）が防止または軽減され得る。
手法６００は、（段階６２５で）機密処理イネーブルビットが無効になっている場合に、第１プロセスに関連付けられる機密処理イネーブルビットの無効化に応答して、制約なしで第１プロセスの第１命令を実行する段階６５０を含む。例えば、制約なしで第１命令を強制的に実行する段階６５０では、手法６００を実装するプロセッサコアの性能を保存し、かつ、命令の機密命令としての動的な指定を使用して悪意のあるプロセスによる攻撃を防止することができる。
手法６００は、制約なしで第１プロセスの第２命令（例えば、機密として指定されなかった命令）を実行する段階６６０を含む。制約なしで第２命令を実行する段階６６０では、手法６００を実装する処理コアの性能が保存され得る。許可されたプロセスが個々の命令または命令サブシーケンスを機密として指定できるようにすることにより、手法６００を実装する処理コアの性能が、機密のプロセスまたはスレッドの指定のみを可能にするプロセッサと比べて改善され得る。
手法６００は、第１プロセスよりも優先度の高い第２プロセスの命令に基づいて機密処理イネーブルビットの値を更新する段階６７０を含む。例えば、第２プロセスは、ハイパーバイザプロセスであり得る。例えば、第２プロセスは、オペレーティングシステムプロセスであり得る。例えば、第２プロセスは、図８の手法８００を実装して、制約に従った実行を利用するための許可の要求を管理することができる。
説明を簡略化するために、手法６００は、一連のブロック、段階、または動作として描写および記載されている。しかしながら、本開示に係るブロック、段階、または動作は、様々な順序でおよび／または同時に起こり得る。例えば、段階６７０は、第２プロセス（例えば、ハイパーバイザプロセス）からの命令に応答して非同期的に実行され得る。更には、本明細書に提示および記載されていない他の段階または動作も使用され得る。更には、開示されている主題に係る手法を実装するために、示されている全ての段階または動作が必要とされるわけではないかもしれない。
図７は、プロセスの１つまたは複数の命令が機密命令として指定されたことを検出する手法７００の例のフローチャートである。手法７００は、機密開始命令をデコードする段階７１０と、当該機密開始命令に応答して、機密命令のための制約に従って実行が継続している間、前に機密開始命令がある１つまたは複数の命令を機密命令として識別する段階７２０とを含む。制約に従ったプロセスの命令の実行は、機密停止命令がデコード７３０されるまで継続し得る。手法７００は、当該機密停止命令に応答して、制約なしでプロセスの命令の実行を継続する段階７４０を含む。例えば、プロセスの命令シーケンスは、直前に機密開始命令があり、かつ、直後に機密停止命令がある、命令サブシーケンス（例えば、コード領域）を含み得る。手法７００は、プロセッサの性能への影響を制限しながらセキュリティを強化するために、制約なしで命令サブシーケンスの外側でプロセスの命令を実行しながら、制約に従って命令サブシーケンスの全てのメンバを実行するように実装され得る。例えば、手法７００は、図１の集積回路１０１を使用して実装され得る。例えば、手法７００は、図５の集積回路５００を使用して実装され得る。
図８は、優先度のより高いプロセスを使用してプロセスの命令を機密に処理するための許可を更新する手法８００の例のフローチャートである。手法８００は、機密命令処理（すなわち、指定された機密命令を制約に従って実行すること）を許可することの要求をプロセスから受信する段階８１０と、当該要求に応答して、セキュリティポリシに基づいてプロセスの機密命令処理を許可するかどうかを判断する段階８２０と、決定８２０に基づいて機密処理イネーブルビット（例えば、機密処理イネーブルビット５２２）の値を更新する段階８３０とを含む。例えば、機密処理イネーブルビットの値は、特殊な命令を使用して、および／または、書き込み許可が制限された集積回路のレジスタに書き込むことにより、更新８３０され得る。例えば、手法８００は、集積回路（例えば、集積回路１０１または集積回路５００）上で実行され、かつ、集積回路のハードウェアリソースへのアクセスを管理するために使用される、優先度の高いプロセス（例えば、ハイパーバイザプロセスまたはオペレーティングシステムプロセス）により実装され得る。指定された機密命令の制約に従った実行を利用しようとするプロセスは、プロセスが機密として動的に指定する命令を発行する前にこの特徴をアクティブにすべく、（例えば、プロセス間通信を引き起こすシステムコール関数を使用して）要求を送信することができる。幾つかの実装において、優先度の高いプロセスは、要求の承認を確認するか、または要求を拒否するメッセージで、プロセスに応答することができる。幾つかの実装において、優先度の高いプロセスは、要求が承認されたかどうかを示すフィードバックをプロセスに全く提供せず、これは、悪意のある幾つかのプロセスを妨害するのに役立ち得る。
本明細書において、「例」という言葉は、例、事例、または例示として機能することを意味するために使用される。本明細書に「例」として記載されている態様または設計は何れも、必ずしも他の態様または設計よりも好ましいまたは有利であると解釈されるべきではない。むしろ、「例」という言葉の使用は、概念を具体的に提示することを意図している。本願で使用されるとき、「または」という用語は、排他的な「または」ではなく、包括的な「または」を意味することを意図している。すなわち、別段の指定がない限り、または、文脈により別段の明確な指示がない限り、「ＸはＡまたはＢを含む」という記述は、その自然な包括的順列の何れかを意味することを意図している。すなわち、ＸがＡを含むか、ＸがＢを含むか、またはＸがＡおよびＢの両方を含む場合は、前述の場合の何れかの下で「ＸはＡまたはＢを含む」が満たされる。また、本願で使用される冠詞「１つの（ａ）」および「１つの（ａｎ）」、並びに添付の特許請求の範囲は、別段の指定がない限り、または、単数形を対象にする文脈により明確な指示がない限り、概して「１つまたは複数の」を意味するものと解釈されるべきである。更に、本開示を通じた「実装」という用語または「１つの実装」という用語の使用は、そのような記載がない限り、同じ実装を意味することを意図するものではない。
集積回路１０１（および、その上に記憶される、および／または、それによって実行される、アルゴリズム、方法、命令など）の実装は、ハードウェア、ソフトウェア、またはそれらの任意の組み合わせで実現され得る。ハードウェアは、例えば、コンピュータ、知的財産（ＩＰ）コア、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックアレイ、光プロセッサ、プログラマブルロジックコントローラ、マイクロコード、マイクロコントローラ、サーバ、マイクロプロセッサ、デジタル信号プロセッサ、または任意の他の適切な回路を含み得る。特許請求の範囲において、「プロセッサ」という用語は、単独でまたは組み合わせて、前述のハードウェアの何れかを包含するものとして理解されるべきである。「信号」および「データ」という用語は、同じ意味で使用される。
更には、本開示の実装の全部または一部が、例えば、コンピュータ使用可能媒体またはコンピュータ可読媒体からアクセス可能なコンピュータプログラム製品の形態を取ることができる。コンピュータ使用可能媒体またはコンピュータ可読媒体は、例えば、任意のプロセッサにより、または任意のプロセッサに関連して使用するために、プログラムを実体的に包含、記憶、伝達、または転送できる任意のデバイスであり得る。媒体は、例えば、電子デバイス、磁気デバイス、光学デバイス、電磁デバイス、または半導体デバイスであり得る。他の適切な媒体も利用可能である。
上記の実装および他の態様は、本開示の容易な理解を促進するために記載されており、本開示を限定するものではない。それどころか、本開示は、添付の特許請求の範囲内に含まれる様々な修正および同等のアレンジを網羅することを意図するものであり、その範囲には、係る全ての修正および同等のアレンジを包含するように、法律の下で許可される最も広い解釈が与えられるべきである。

Claims (29)

  1. 命令を実行するための集積回路であって、
    機密処理イネーブルインジケータを有するレジスタと、
    プロセッサコアと
    を備え、
    前記プロセッサコアは、
    前記機密処理イネーブルインジケータが有効にされているかどうかをチェックし、
    第１プロセスの第１スレッドからの第１命令が機密命令として指定されたことを検出し、
    前記機密処理イネーブルインジケータの有効化および前記機密命令の検出に応答して、前記第１命令の実行中に、前記第１スレッド以外のスレッドからの命令の発行、ディスパッチ、または実行のうち少なくとも１つをブロックする制約を呼び出し、
    前記制約に従って前記第１命令を実行し、かつ、
    前記第１命令が実行された後であって、前記機密処理イネーブルインジケータが依然として有効とされている間に、前記制約なしで機密命令として指定されていない第２命令を実行する
    ように構成される、
    集積回路。
  2. 前記プロセッサコアはさらに、特権レベルが前記第１プロセスより高い第２プロセスによって、セキュリティポリシーに基づいて、前記第１命令の機密命令としての前記指定を許可するかどうかを判定する、請求項１に記載の集積回路。
  3. 前記第１命令は、機密ビットを含み、前記プロセッサコアは、前記第１命令の前記機密ビットを評価することにより、前記第１命令が機密命令として指定されたことを検出するように構成される、請求項１または２に記載の集積回路。
  4. 前記機密ビットは、前記第１プロセスにより動的に設定またはクリアされる、請求項３に記載の集積回路。
  5. 前記第１プロセスの命令シーケンスにおいて、前記第１命令の前には機密開始命令があり、前記第１命令の後には機密停止命令があり、前記プロセッサコアは、前記機密開始命令の検出に基づいて、前記第１命令が機密命令として指定されたことを検出するように構成される、請求項１から４のいずれか一項に記載の集積回路。
  6. 前記第１命令は、前記第１プロセスの前記命令シーケンスにおいて、直前に前記機密開始命令があり、かつ、直後に前記機密停止命令がある、命令サブシーケンスのメンバであり、前記プロセッサコアは、前記制約に従って前記命令サブシーケンスの全てのメンバを実行するように構成される、請求項５に記載の集積回路。
  7. 前記プロセッサコアは、前記第２プロセスの命令に基づいて前記機密処理イネーブルインジケータの有効または無効の値を更新するように構成される、請求項２に記載の集積回路。
  8. 前記第２プロセスは、ハイパーバイザプロセスである、請求項２または７に記載の集積回路。
  9. 前記第２プロセスは、オペレーティングシステムプロセスである、請求項２または７に記載の集積回路。
  10. 前記プロセッサコアは、
    第３プロセスの第３命令が機密命令として指定されたことを検出し、
    前記機密処理イネーブルインジケータが有効になっているかどうかをチェックし、かつ、
    前記機密処理イネーブルインジケータの無効化に応答して、前記制約なしで前記第３プロセスの前記第３命令を実行する
    ように構成される、請求項７から９の何れか一項に記載の集積回路。
  11. プロセッサパイプラインを備え、
    前記プロセッサパイプラインは、前記プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成され、
    前記制約は、前記プロセッサパイプラインの実行ユニットにより前記第１命令が実行されている間、他のスレッドからの命令の並列実行を防止する、
    請求項１から１０の何れか一項に記載の集積回路。
  12. 前記レジスタは、前記第１プロセスの状態を記憶するプロセス状態レジスタである、請求項１から１１の何れか一項に記載の集積回路。
  13. 前記第１命令は、暗号命令である、請求項１から１２の何れか一項に記載の集積回路。
  14. 前記機密処理イネーブルインジケータは、単一のビットで構成される、請求項１から１３の何れか一項に記載の集積回路。
  15. 第１プロセスの状態を記憶するプロセス状態レジスタ内の機密処理イネーブルインジケータが有効にされているかどうかをチェックする段階と、
    前記第１プロセスの第１スレッドからの第１命令が機密命令として指定されたことを検出する段階と、
    前記機密処理イネーブルインジケータの有効化および前記機密命令の検出に応答して、前記第１命令の実行中に、前記第１スレッド以外のスレッドからの命令の発行、ディスパッチ、または実行のうち少なくとも１つをブロックする制約を呼び出す段階と、
    前記制約に従って前記第１命令を実行する段階と、
    前記第１命令が実行された後であって、前記機密処理イネーブルインジケータが依然として有効とされている間に、前記制約なしで機密命令として指定されていない第２命令を実行する段階と
    を備える方法。
  16. 前記第１命令が機密命令として指定されたことを検出する段階は、
    前記第１命令に含まれる機密ビットを評価する段階
    を有する、請求項１５に記載の方法。
  17. 前記第１プロセスの命令シーケンスにおいて、前記第１命令の前には機密開始命令があり、前記第１命令の後には機密停止命令があり、前記方法は、
    前記機密開始命令の検出に基づいて、前記第１命令が機密命令として指定されたことを検出する段階
    を備える、請求項１５または１６に記載の方法。
  18. 前記第１命令は、前記第１プロセスの前記命令シーケンスにおいて、直前に前記機密開始命令があり、かつ、直後に前記機密停止命令がある、命令サブシーケンスのメンバであり、前記方法は、
    前記制約に従って前記命令サブシーケンスの全てのメンバを実行する段階
    を備える、請求項１７に記載の方法。
  19. 前記第１プロセスより特権レベルの高い第２プロセスの命令に基づいて前記機密処理イネーブルインジケータの有効または無効の値を更新する段階
    を備える請求項１５から１８の何れか一項に記載の方法。
  20. 前記第２プロセスは、ハイパーバイザプロセスである、請求項１９に記載の方法。
  21. 前記第２プロセスは、オペレーティングシステムプロセスである、請求項１９に記載の方法。
  22. 第３プロセスの第３命令が機密命令として指定されたことを検出する段階と、
    前記第３プロセスに関連付けられる機密処理イネーブルインジケータが有効になっているかどうかをチェックする段階と、
    前記第３プロセスに関連付けられる前記機密処理イネーブルインジケータの無効化に応答して、前記制約なしで前記第３プロセスの前記第３命令を実行する段階と
    を備える請求項１９から２１の何れか一項に記載の方法。
  23. 前記制約は、プロセッサパイプラインの実行ユニットにより前記第１命令が実行されている間、他のスレッドからの命令の並列実行を防止し、前記プロセッサパイプラインは、前記プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成される、請求項１５から２２の何れか一項に記載の方法。
  24. 前記第１命令は、暗号命令である、請求項１５から２３の何れか一項に記載の方法。
  25. 前記機密処理イネーブルインジケータは、単一のビットで構成される、請求項１６から２４の何れか一項に記載の方法。
  26. 命令を実行するための集積回路であって、
    機密処理イネーブルインジケータを記憶するための手段と、
    前記機密処理イネーブルインジケータが有効にされているかどうかをチェックし、第１プロセスの第１スレッドからの第１命令が機密命令として指定されたことを検出し、かつ、前記機密処理イネーブルインジケータの有効化および前記機密命令の検出に応答して、前記第１命令の実行中に、前記第１スレッド以外のスレッドからの命令の発行、ディスパッチ、または実行のうち少なくとも１つをブロックする制約を呼び出すための手段と、
    前記制約に従って前記第１命令を実行し、かつ、前記第１命令が実行された後であって、前記機密処理イネーブルインジケータが依然として有効とされている間に、前記制約なしで機密命令として指定されていない第２命令を実行するための手段と
    を備える集積回路。
  27. 前記第１プロセスより特権レベルの高い第２プロセスの命令に基づいて前記機密処理イネーブルインジケータの有効または無効の値を更新するための手段
    を備える請求項２６に記載の集積回路。
  28. プロセッサパイプラインを備え、
    前記プロセッサパイプラインは、前記プロセッサパイプラインの実行ユニットを使用して２つ以上のスレッドからの命令を並行して実行するように構成され、
    前記制約は、前記プロセッサパイプラインの実行ユニットにより前記第１命令が実行されている間、他のスレッドからの命令の並列実行を防止する、
    請求項２６または２７に記載の集積回路。
  29. 前記機密命令は、暗号命令である、請求項２６から２８の何れか一項に記載の集積回路。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11263015B1 (en) 2019-12-05 2022-03-01 Marvell Asia Pte, Ltd. Microarchitectural sensitive tag flow
US11372647B2 (en) 2019-12-05 2022-06-28 Marvell Asia Pte, Ltd. Pipelines for secure multithread execution
US11914524B2 (en) * 2022-03-01 2024-02-27 Qualcomm Incorporated Latency management in synchronization events
US12045615B1 (en) 2022-09-16 2024-07-23 Apple Inc. Processing of synchronization barrier instructions
CN117375792B (zh) * 2023-02-24 2024-07-19 华为技术有限公司 侧信道检测的方法和装置
US20240320157A1 (en) * 2023-03-22 2024-09-26 Qualcomm Incorporated Filtering remote data synchronization barrier (dsb) instruction execution in processor-based devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524869A (ja) 2004-02-12 2007-08-30 パノラマ ラブズ ピーティーワイ リミテッド 性能を高める境界領域を含む構造化された導波管のための装置、方法及びコンピュータプログラム製品
JP2010108315A (ja) 2008-10-30 2010-05-13 Fujitsu Ltd 不揮発性メモリ・ドライバ
US20140229690A1 (en) 2013-02-14 2014-08-14 International Business Machines Corporation Instruction set architecture with secure clear instructions for protecting processing unit architected state information
US20190034356A1 (en) 2017-07-25 2019-01-31 International Business Machines Corporation Computer system software/firmware and a processor unit with a security module

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080126766A1 (en) 2006-11-03 2008-05-29 Saurabh Chheda Securing microprocessors against information leakage and physical tampering
US20090089564A1 (en) * 2006-12-06 2009-04-02 Brickell Ernie F Protecting a Branch Instruction from Side Channel Vulnerabilities
US9887833B2 (en) 2012-03-07 2018-02-06 The Trustees Of Columbia University In The City Of New York Systems and methods to counter side channel attacks
US9824225B1 (en) * 2013-09-20 2017-11-21 EMC IP Holding Company LLC Protecting virtual machines processing sensitive information
US9436603B1 (en) 2014-02-27 2016-09-06 Amazon Technologies, Inc. Detection and mitigation of timing side-channel attacks
KR102354990B1 (ko) 2014-09-17 2022-01-24 삼성전자주식회사 캐시 메모리 시스템 및 그 동작방법
GB2544452B (en) 2015-08-26 2019-09-11 Advanced Risc Mach Ltd Data processing systems
US10771236B2 (en) 2017-05-03 2020-09-08 Seagate Technology Llc Defending against a side-channel information attack in a data storage device
GB2566469B (en) 2017-09-13 2021-03-24 Advanced Risc Mach Ltd Cache line statuses
US10963567B2 (en) 2017-10-12 2021-03-30 Microsoft Technology Licensing, Llc Speculative side-channel attack mitigations
KR102424357B1 (ko) 2017-10-24 2022-07-25 삼성전자주식회사 부채널 공격으로부터 정보를 보호하는 방법 및 디바이스
US10713075B2 (en) 2017-11-30 2020-07-14 International Business Machines Corporation Workload manager control of dynamic thread mode switch
US10936714B1 (en) 2018-02-02 2021-03-02 Itsec Analytics Pte. Ltd. Systems and methods for preventing code insertion attacks
GB2572158B (en) 2018-03-20 2020-11-25 Advanced Risc Mach Ltd Random tag setting instruction
US10860215B2 (en) 2018-06-18 2020-12-08 Arm Limited Delay masking action for memory access requests
US10740220B2 (en) 2018-06-27 2020-08-11 Microsoft Technology Licensing, Llc Cache-based trace replay breakpoints using reserved tag field bits
US10929535B2 (en) 2018-06-29 2021-02-23 Intel Corporation Controlled introduction of uncertainty in system operating parameters
US11144468B2 (en) 2018-06-29 2021-10-12 Intel Corporation Hardware based technique to prevent critical fine-grained cache side-channel attacks
US20200065112A1 (en) 2018-08-22 2020-02-27 Qualcomm Incorporated Asymmetric speculative/nonspeculative conditional branching
US11635965B2 (en) * 2018-10-31 2023-04-25 Intel Corporation Apparatuses and methods for speculative execution side channel mitigation
US20210096872A1 (en) * 2019-09-27 2021-04-01 Intel Corporation Hardware for eliding security checks when deemed safe during speculative execution
US11372647B2 (en) 2019-12-05 2022-06-28 Marvell Asia Pte, Ltd. Pipelines for secure multithread execution

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524869A (ja) 2004-02-12 2007-08-30 パノラマ ラブズ ピーティーワイ リミテッド 性能を高める境界領域を含む構造化された導波管のための装置、方法及びコンピュータプログラム製品
JP2010108315A (ja) 2008-10-30 2010-05-13 Fujitsu Ltd 不揮発性メモリ・ドライバ
US20140229690A1 (en) 2013-02-14 2014-08-14 International Business Machines Corporation Instruction set architecture with secure clear instructions for protecting processing unit architected state information
US20190034356A1 (en) 2017-07-25 2019-01-31 International Business Machines Corporation Computer system software/firmware and a processor unit with a security module

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TOWNLEY, Daniel et.al，SMT-COP:Defeating Side-channel Attacks on Execution Units in SMT Processors，Published in:2019 28th International Conference on Parallel Architectures and Compilation Techniques (PACT)，米国，IEEE，2019年09月26日，pages:43-54

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