JP7436557B2 - 信号処理システム、および振動構造角速度センサ - Google Patents

Description

本開示は、一般に、振動構造ジャイロスコープ及び角速度センサのタイミング制御、より具体的には、振動構造ジャイロスコープの信号処理システムに関する。

多くの用途では、振動構造の角速度センサ（ジャイロスコープとして公知でもある）は、微小電気機械システム（ＭＥＭＳ）技術を使用して構築され、それにおいて、デバイスがシリコンウェーハから製造され、ガラス基板ウェーハに接着できるか、別様には２枚のガラス基板層の間に挟まれる。

平面のシリコンリング共振器の形で振動構造を利用するコリオリ型ＭＥＭＳジャイロスコープは、バイアスと全体的な安定性の点で、最高のパフォーマンスを発揮するデバイスの１つである。ＭＥＭＳジャイロスコープのパフォーマンスが向上するにつれて、光ファイバーやスピニングマスジャイロスコープなどのより高価で大型のデバイスを置き換えるために、より要求の厳しい用途で一層使用されるようになっている。ただし、ＭＥＭＳジャイロスコープのパフォーマンスは、ＭＥＭＳ共振器の共振周波数の時間と温度の安定性によって、依然として制限されている。ＭＥＭＳジャイロスコープの共振周波数の変動は、出力信号の測定中にエラーを引き起こす可能性がある。そのタイミングは、通常、固定周波数の発振器を使用して設定される。ＭＥＭＳ共振周波数は温度によって変化するため、各サイクルで出力信号がサンプリングされるポイントがシフトし、ずれたサンプリングポイントによって引き起こされる位相のエラーのために、測定信号のバイアスシフトが発生する。

温度によるＭＥＭＳ共振周波数の変動によって引き起こされるタイミングエラーを減らす必要がある。

したがって、本発明の目的は、冒頭で述べた種類の信号処理システムを改良することである。

本開示の第１の態様によれば、振動構造角速度センサ用の信号処理システムであって、振動構造、振動構造角速度センサを共振周波数で振動させるための一次駆動トランスデューサ、及び共振周波数で振動構造角速度センサの振動を検出するための一次ピックオフトランスデューサを有し、
一次駆動トランスデューサ駆動信号周波数を設定するように構成されたデジタル信号処理システム、
共振周波数を示す入力を受信し、共振周波数の第１の倍数で第１の周期信号を生成するように構成された電圧制御発振器（ＶＣＯ）、
第１の周期信号を受信し、共振周波数の第２の倍数で第２の周期信号を生成するように構成された第１の位相ロックループであって、第２の倍数は第１の倍数よりも大きい、前記第１の位相ロックループ、
第１の周期信号によって設定された第１の速度で一次ピックオフトランスデューサから一次ピックオフ信号をサンプリングし、デジタル信号処理システムへの一次ピックオフデータ入力を生成するように構成されたアナログデジタル変換器（ＡＤＣ）であって、第２の周期信号が、デジタル信号処理システムへの一次ピックオフデータ入力を生成するときに、ＡＤＣによってクロック信号として使用される、アナログデジタル変換器、及び
デジタル信号処理システムから第２の周期信号によって設定された第２の速度で駆動信号周波数を受信し、一次駆動トランスデューサに適用される駆動信号波形を生成するように構成されたデジタルアナログ変換器（ＤＡＣ）であって、駆動信号波形は、第１の周期信号によって設定された第１の速度で生成され、第２の周期信号は、駆動信号波形を生成するときに前記ＤＡＣによってクロック信号として使用される、デジタルアナログ変換器、を備える、信号処理システムが提供される。

このような信号処理システムでは、電圧制御発振器（ＶＣＯ）を使用して、ピックオフ及び駆動動作の基本タイミングを確立できる。一次ピックオフトランスデューサで検出された振動構造角速度センサの共振周波数から信号処理システムのクロック信号及びサンプリングレートを直接導出することにより、すべての信号処理を振動構造角速度センサの共振周波数に同期させることができることが理解されよう。このようにして、（例えば温度変化の結果としての）共振周波数の変動は、サンプリング中に自動的に考慮されるため、ずれているサンプリングポイントによって引き起こされる位相のエラーを回避できる。対照的に、以前の実装では、外部発振器を使用して、一次ピックオフ信号をサンプリングするためのベースタイミングを導出していたが、これは、温度によって変化する共振周波数を考慮していない。これにより、位相エラーのためにジャイロスコープ出力に大きなバイアスシフトが発生する可能性がある。

第１の周期信号が第２の周期信号よりも低い周波数を持つ利点は、ＡＤＣで一次ピックオフ信号を正確にサンプリングし、ＤＡＣを更新して駆動信号波形を生成する重大な課題について、クロック信号として使用すると、ジッターが少なくなり、ノイズが少なくなることである。ＤＡＣは、ＡＤＣと同様の速度で、つまり第２の周期信号によって設定された第２の速度で更新される。

本開示の１つまたは複数の例によれば、信号処理システムは、第２の周期信号を受信し、共振周波数の第３の倍数で第３の周期信号を生成するように構成された第２の位相ロックループであって、第３の倍数は第２の倍数よりも大きい、第２の位相ロックループをさらに含む。少なくともいくつかの例では、第３の周期信号は、計算中にデジタル信号処理システムによってクロック信号として使用され、駆動信号周波数を共振周波数と同期して設定する。これにより、デジタル信号処理システムには、共振周波数のサイクル内でピックオフサンプルから必要な駆動信号を計算できる十分な処理サイクルが確保される。これにより、いずれかの非同期信号／ノイズがピックオフトランスデューサからの信号の精度を損なうのを防ぐことができる。

クロックとして使用される第３の周期信号により、デジタル信号処理システムは、ピックオフ信号に基づいて複雑な計算を実行し、第２の速度よりも速い速度で駆動信号周波数を設定できる。第３の周期信号が第２の周期信号よりも高い周波数を有する利点は、デジタル信号処理システムによって使用されるクロック信号が、共振周波数と同期したまま、一次ピックオフデータを分析するときにより高い周波数であるということである。

本開示の１つまたは複数の例によれば、デジタル信号処理システムは、第２のデジタルアナログ変換器（ＤＡＣ）によって二次駆動トランスデューサに適用される二次駆動信号の二次駆動信号周波数を設定するように構成される。このような例では、第２のデジタルアナログ変換器（ＤＡＣ）は、デジタル信号処理システムから第２の周期信号によって設定された第２の速度で駆動信号周波数を受信し、二次駆動トランスデューサに適用される第２の駆動信号波形を生成するように構成され、第２の駆動信号波形は、第１の周期信号によって設定された第１の速度で生成され、第２の周期信号は、第２の駆動信号波形を生成するときに第２のＤＡＣによってクロック信号として使用される。これにより、共振周波数と同期する閉ループ動作が可能になる。

本開示の１つまたは複数の例によれば、デジタル信号処理システムへの一次ピックオフデータ入力は、共振周波数と第１の周期信号の比較に基づいて、デジタル信号処理システムから電圧制御発振器への共振周波数を示す入力をもたらすために使用される。この比較に基づいて、ＶＣＯによって生成された第１の周期信号の周波数が振動構造角速度センサの共振周波数と同期したままになるように、共振周波数を示す入力を調整することができる。このようにして、第１の周期信号に基づくサンプリング時間とクロック信号は、共振周波数が変化すると更新される。これにより、確実に信号処理システムが振動構造角速度センサの共振周波数に同期したままになる。いくつかの例では、デジタル信号処理システムは、第１の周期信号の代わりに第２及び／または第３の周期信号と共振周波数を比較することに基づいて、デジタル信号処理システムから電圧制御発振器への共振周波数を示す入力をもたらし得る。これらの例は、信号処理システムのデジタル実装に適している。

本開示の１つまたは複数の例によれば、信号処理システムは、一次ピックオフトランスデューサからの共振周波数での一次ピックオフ信号と、ＶＣＯからの第１の周期信号とを受信し、共振周波数を第１の周期信号と比較することに基づいて、共振周波数を示す入力をＶＣＯに与えるように構成されたループフィルタ（例えば、アナログループフィルタ）を含み得る。ループフィルタは、ＶＣＯによって生成された第１の周期信号の周波数が振動構造角速度センサの共振周波数と同期したままであることを保証するために、共振周波数を示す入力を与えることができる。これらの例は、信号処理システムのアナログ実装に適している。

本明細書に開示される信号処理システムは、アナログ及びデジタル構成要素の任意の適切な組み合わせを含み得る。いくつかの例では、電圧制御発振器はデジタル制御されている。いくつかの例では、第１の位相ロックループがアナログ回路として実装されることが想定されている。様々な例で、第１の位相ロックループ（ＰＬＬ）は、ハードウェアとソフトウェアの組み合わせとして、例えば特定用途向け回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの他の構成可能な回路によって実装される。ＦＰＧＡは、駆動信号波形を生成するときにＤＡＣによってクロック信号として使用される第２の周期信号の生成を支援できる便利な実装として選択できる。

本開示の１つまたは複数の例では、信号処理システムは、第１の位相ロックループを含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み、第２の周期信号は、ＦＰＧＡによってクロック信号として使用される。このような例では、ＦＰＧＡを使用して、信号処理システムのピックオフ及び駆動動作の基本タイミングを確立できる。ＦＰＧＡは、ＦＰＧＡのクロック信号が振動構造角速度センサの共振周波数に同期するように、第１の位相ロックループによって生成された第２の周期信号をクロック信号として使用することができる。

信号処理システムがＦＰＧＡを含むいくつかの例では、ＦＰＧＡは最大値を有するカウンタを含み得、カウンタの増分速度は、振動構造角速度センサの共振周波数と同期し得る。ＦＰＧＡのカウンタの増分レートは、振動構造角速度センサの共振周波数に同期するように設定でき、例えば、温度が変化する結果として発生する共振周波数のいずれかの偏差を補正できる。カウンタは、ＦＰＧＡのクロックサイクルごとに増分する場合がある。ＦＰＧＡのカウンタの最大値は、電圧制御発振器によって生成される共振周波数の第１の倍数の値と等しくなるように設定できる。例えば、電圧制御発振器が共振周波数の９６倍で第１の周期信号を生成する場合、カウンタの最大値は９６に等しくなり得る。このような例では、ＦＰＧＡのカウンタは、増分の最大値に達した後にロールオーバーして、サンプリングの連鎖が繰り返されるように構成できる。これにより、一次ピックオフデータがアナログデジタル変換器からデジタル信号処理システムに入力され、デジタル信号処理システムからの新しいデータがＤＡＣを更新するようにトリガされる場合がある。

本開示の１つまたは複数の例では、信号処理システムは、第１の位相ロックループによって受信される前に第１の周期信号の周波数を乗算（例えば２倍）するように構成された乗算器（例えばダブラー）を備える。乗算器は、電圧制御発振器から第１の周期信号を受信することができ、第１の周期信号の周波数の所定の倍数で中間周期信号を生成することができる。第１の位相ロックループは、第１の周期信号の代わりに中間信号を受信することができる。１つまたは複数の例では、乗算器は、排他的論理和（ＥＸ－ＯＲ）論理ゲートを含むダブラーであり得る。第１の位相ロックループ（ＰＬＬ）に与えられる前に第１の周期信号の周波数を乗算することにより、より高い最小ロック周波数を有する位相ロックループを信号処理システムに実装することが、有利にも可能になる。例えば、ＦＰＧＡがＰＬＬをロックするために最小周波数（例えば１．５ＭＨｚ）を必要とする場合があることがわかっている。これにより、振動構造角速度センサの共振周波数との同期を依然維持しながら、より高いクロックレートを実現できる場合がある。

本開示の１つまたは複数の例では、信号処理システムは、一次ピックオフトランスデューサから一次ピックオフ信号をサンプリングするときに、アナログデジタル変換器（ＡＤＣ）によって適用される前に、第２の周期信号の周波数を低減するように構成された分周器をさらに備える。分周器は、第１の位相ロックループから第２の周期周波数で信号を受信することができ、より低い周波数で信号をＡＤＣに出力することができる。これにより、ＡＤＣは、第２の周期信号によって設定された速度よりも低いサンプリングの速度を使用できるようになるが、少なくとも共振周波数の基本信号と基本信号の最低周波数の高調波の目的の数（例えば、３）を識別するために、依然として十分なデータをキャプチャできる。分周器は、第２の周期信号の周波数の係数で信号を出力するように構成されているため、ＡＤＣによって受信され、ピックオフ信号のサンプリングに使用される信号は、共振周波数に同期したままである。

本開示の１つまたは複数の例では、信号処理システムは、一次駆動トランスデューサに適用される駆動信号波形を生成するときに、デジタルアナログ変換器（ＤＡＣ）によって適用される前に第２の周期信号の周波数を低減するように構成された分周器を備える。分周器は、第１の位相ロックループから第２の周期周波数で信号を受信することができ、より低い周波数で信号をＤＡＣに出力することができる。これにより、ＤＡＣは、第２の周期信号によって設定された速度よりも低い速度で駆動信号波形を生成できる場合がある。分周器は、第２の周期信号の周波数の係数で信号を出力するように構成されているため、ＤＡＣによって受信され、駆動信号波形の生成に使用される信号は、共振周波数に同期したままである。ＤＡＣによって受信された信号は、ＡＤＣ測定の精度が損なわれるのを防ぐためにＡＤＣサンプルとインターリーブされるように調整することができる。

本開示の１つまたは複数の例では、信号処理システムは、異なるモードで動作させることができる。少なくともいくつかの例では、第１の動作モードでは、第１の位相ロックループが外部発振器に接続されて、受信された第１の周期信号の周波数を検証する。また、第２の動作モードでは、第１の位相ロックループが外部発振器から切断される。第１の動作モードは、第１の位相ロックループが、電圧制御発振器からの第１の周期信号の入力周波数を外部発振器に対して検証すること、すなわち、チェックすることを可能にする初期動作モードであり得る。第２の動作モードは、第１の動作モードの後に使用することができる。第２の動作モードでは、システムが第１の位相ロックループによって生成された第２の周期信号のタイミングを使用するように効果的に切り替わるため、つまり、システムは今や共振周波数に同期しているため、第１のフェーズロックループは外部発振器から切断される。少なくともいくつかの例では、システム内のいずれの不要なノイズをも除去するために外部発振器が無効になっている。

本明細書には、上に開示された信号処理システムを開始する方法も開示されている。上記の第１の動作モードを使用する初期セットアッププロセスでは、第１の周期信号の周波数は、外部発振器に対する第１の位相ロックループ（ＰＬＬ）によって検証される。第１の動作モードは、初期設定または診断の目的で使用できる。第１のＰＬＬがロックされると、システムが今や共振周波数と同期しているため、外部発振器は第２の動作モードで切断される。第２の動作モードは、振動構造角速度センサの使用中の通常の動作モードであり得る。

本開示は、本明細書に開示されるような信号処理システムを含む振動構造角速度センサにまで及ぶ。本開示の１つまたは複数の例では、振動構造角速度センサは、ＭＥＭＳセンサである。本開示の１つまたは複数の例では、振動構造角速度センサは、従順な支持構造によって支持された平面のリングを含むＭＥＭＳリング共振器構造を含み、これにより、加えられた力によって変形したときに平面のリングが弾性的に動くことができる。

振動構造角速度センサは、任意の適切な数の一次駆動トランスデューサ及び一次ピックオフトランスデューサを含み得ることを理解されたい。したがって、いくつかの例では、一次駆動トランスデューサ及び一次ピックオフトランスデューサは、それぞれ一次駆動トランスデューサの対及び一次ピックオフトランスデューサの対によって、置き換えられ得る。

本開示の１つまたは複数の例では、振動構造角速度センサは、角速度が振動構造角速度センサの回転軸の周りに加えられたときにコリオリの力によって誘発される二次振動モードで、振動構造角速度センサの振動を検出するための二次ピックオフトランスデューサを備える。いくつかのそのような例では、信号処理システムは、第１の周期信号により設定される第１の速度での二次的ピックオフトランスデューサから二次的ピックオフ信号をサンプリングし、デジタル信号処理システムへの二次ピックオフデータ入力を生成するように構成される第２のアナログデジタル変換器（ＡＤＣ）をさらに備えられ、第２の周期信号は、デジタル信号処理システムへの二次ピックオフデータ入力を生成するときに第２のＡＤＣによってクロック信号として使用され、デジタル信号処理システムは、二次ピックオフデータ入力に基づいて振動構造角速度センサの角速度を判定するように構成され得る。

振動構造角速度センサが二次ピックオフトランスデューサを含むいくつかの例では、信号処理システムは、二次モードで振動構造角速度センサの振動をゼロにするように配置された二次駆動トランスデューサをさらに含む。いくつかのそのような例では、デジタル信号処理システムは、第２の駆動トランスデューサの信号周波数でゼロ化する振幅を設定するよう構成され、信号処理システムは、デジタル信号処理システムから第２の周期信号によって設定された第２の速度でゼロ化の信号を受信し、二次駆動トランスデューサに適用されるゼロ化信号波形を生成するように構成される第２のデジタルアナログ変換器（ＤＡＣ）をさらに含み得、ゼロ化する信号波形は、第１の周期信号によって設定された第１の速度で生成され、第２の周期信号は、ゼロ化する信号波形を生成するときに第２（ＤＡＣ）によってクロック信号として使用される。

二次ピックオフ及び／または二次駆動トランスデューサを含む例では、振動構造角速度センサは、任意の適切な数の二次駆動トランスデューサ及び二次ピックオフトランスデューサを含み得る。したがって、いくつかの例では、二次駆動トランスデューサ及び二次ピックオフトランスデューサは、それぞれ二次駆動トランスデューサの対及び二次ピックオフトランスデューサの対によって、置き換えられ得る。いくつかの例では、二次駆動トランスデューサの１つは、追加の二次ピックオフトランスデューサとして構成されている。これは、信号対雑音比の改善を、有利にも生じる可能性がある。

本明細書に記載の任意の態様または実施形態の特徴は、適切な場合はいつでも、本明細書に記載される他の任意の態様または実施形態に適用することができる。異なる実施形態または実施形態のセットについて言及する場合、これらは必ずしも別個ではないが、重複する可能性があることを理解されたい。

ここで、添付の図面を参照しながら、本開示の特定の例示的な実施形態を説明する。

本開示の第１の例による、閉ループ振動構造角速度センサのための信号処理システムを概略的に示す図である。 フィールドプログラマブルゲートアレイを含む、本開示の第２の例による、閉ループ振動構造角速度センサのための信号処理システムを概略的に示す図である。 本開示の例による信号処理システムの動作の同期タイミング図である。 本開示の第２の例による、開ループ振動構造角速度センサのための信号処理システムを概略的に示す図である。 本開示の第３の例による、閉ループ振動構造角速度センサのための信号処理システムを概略的に示す図である。 本開示の第４の例による、開ループ振動構造角速度センサのための信号処理システムを概略的に示す図である。

（図１－閉ループ－デジタル信号処理）
図１は、閉ループ動作を実施する本開示の第１の例による、振動構造角速度センサ１０１のための信号処理システム１００を示している。

振動構造角速度センサ１０１は、一次駆動（ＰＤ）トランスデューサ１０３によってその固有共振周波数で振動するように駆動される振動構造１０２を備える。図１に示される例では、振動構造１０２は、コンプライアント支持構造によって支持された平面リングを含むリング共振器構造であり、これにより、加えられた力によって変形されたときに平面リングが弾性的に動くことができる。しかし、信号処理システム１００は、ビーム、音叉、シリンダ、半球シェルなどの他の振動構造にも同様に適用可能であることが理解されよう。共振周波数での振動構造１０２の振動は、一次ピックオフ（ＰＰＯ）トランスデューサ１０５によって検出される。検出された信号は、デジタル信号処理システム１０９を使用して処理され、この処理に基づいて、一次駆動信号は、信号処理システム１００によって調整され、以下に説明するように、振動構造１０２の共振運動を維持する。

振動構造角速度センサ１０１が振動構造１０２の回転軸の周りを回転すると、コリオリの力は、エネルギーを振動構造１０２の二次モードの振動に結合し、二次モードの振動の振幅は、適用された角速度に比例する。そのようなコリオリ誘導振動は、二次ピックオフ（ＳＰＯ）トランスデューサ１０４を使用して検出され、適用された角速度を表すＳＰＯトランスデューサ１０４からの信号は、デジタル信号処理システム１０９によって処理されて、振動構造角速度センサ１０１が経る角の動きの速さを計算する。図１に示される閉ループシステムでは、二次ピックオフ信号も信号処理システム１００によって処理されて二次駆動信号を生成し、二次駆動トランスデューサ１０６によって振動構造１０２に適用されて、二次モードの振動構造１０２の誘導振動をゼロにする。

図１に示される信号処理システム１００は、電圧制御発振器（ＶＣＯ）１１１、第１の位相ロックループ（ＰＬＬ）１１３、第２の位相ロックループ１１７、ならびに第１及び第２のアナログデジタル変換器（ＡＤＣ）１１５及び１１６を含み、一次ピックオフトランスデューサ１０５及び二次ピックオフトランスデューサ１０４によってそれぞれ検出された信号をサンプリングし、一次駆動データ及び二次駆動データに変換するために使用される。信号処理システム１００はまた、アナログデジタル変換器１１５及び１１６からの一次及び二次ピックオフデータを処理し、一次及び二次駆動データを生成するように構成されたデジタル信号処理（ＤＳＰ）システム１０９を含む。デジタル信号処理システム１０９によって生成された一次及び二次駆動データは、第１及び第２のデジタルアナログ変換器（ＤＡＣ）１１８及び１１９に出力される。このデータに基づいて、第１及び第２のデジタルアナログ変換器１１８及び１１９は、振動構造１０２の共振運動を維持するために一次駆動トランスデューサ１０３に与えられる駆動信号、及び二次駆動トランスデューサ１０６に与えられ、二次モードでの振動構造１０２のいずれかの誘導振動をゼロにするゼロ化信号を生成する。

動作中、デジタル信号処理システム１０９は、振動構造１０２の共振周波数Ｆ₀で駆動信号を生成する。この駆動信号は、最初は外部発振器１１４によって与えられるクロック信号を使用して設定することができるが、動作可能になると、駆動信号の基礎となるクロック信号が、以下に説明するように、一次ピックオフトランスデューサ１０５で測定された共振周波数を使用して生成される。駆動信号は、第１のデジタルアナログ変換器１１８に与えられ、そこで、一次駆動トランスデューサ１０３に渡されて振動構造１０２を励起して共振周波数Ｆ₀（例えば、１２ＫＨｚ）で振動する駆動波形を生成するために使用される。

振動構造１０２の振動は、一次ピックオフトランスデューサ１０５で検出され、その結果、第１のアナログデジタル変換器１１５に入力されるアナログ信号が生成される。アナログデジタル変換器１１５は、共振周波数よりも大きい速度で一次ピックオフトランスデューサ１０５からの信号をサンプリングし、少なくとも基本信号及び共振周波数の３つの最低周波数高調波を特定するために十分なデータポイントがキャプチャされるように、この例でサンプリングの速度が選択される。

第１のＡＤＣ１１５（及び第２のＡＤＣ１１６）によって使用されるサンプリングの速度は、以下に説明するように、電圧制御発振器１１１によって設定される。振動構造１０２の動きを表すサンプリングされた信号は、一次ピックオフデータの形でＡＤＣ１１５からデジタル信号処理システム１０９に出力される。このデータは、振動構造１０２の共振を維持するために必要な一次駆動信号を生成するために、デジタル信号処理システム１０９によって処理される。これは、一次駆動信号と一次ピックオフ信号の間の適切な位相シフトが維持されることを保証することによって達成される。一次駆動信号と一次ピックオフ信号との間の位相シフトは、一次駆動トランスデューサ１０３及び一次ピックオフトランスデューサ１０５の方向及び位置に応じて、及び／または一次ピックオフトランスデューサ１０５の構成に応じて、０、９０、１８０または２７０度であり得る。一次ピックオフデータはまた、以下で説明するように、信号処理システム１００のための複数のクロック信号を生成するために使用される。

一次ピックオフデータに基づいて、デジタル信号処理システム１０９は、共振周波数を示す信号を電圧制御発振器１１１に与え、これは、共振周波数Ｆ₀の第１の倍数ｊ（例えば、共振周波数の９６倍）で第１の周期信号を生成する。

第１の周期信号は、第１のＡＤＣ１１５及び第２のＡＤＣ１１６に与えられ、信号がそれぞれ一次及び二次ピックオフトランスデューサ１０５、１０４からサンプリングされる速度、ならびに一次及び二次ピックオフデータが、デジタル信号処理システム１０９に出力される速度を設定するのに使われる。第１の周期信号はまた、第１のＤＡＣ１１８及び第２のＤＡＣ１１９に与えられて、一次駆動トランスデューサ１０３及び二次駆動トランスデューサ１０６の駆動信号波形が生成される速度を設定する。さらに、第１の周期信号は、以下に説明するように、信号処理システム１００のクロック信号を生成するために使用される。

第１の周期信号は、ＶＣＯ１１１から第１の位相ロックループ１１３に出力され、これは第１の周期信号の周波数の倍数ｋで、すなわち周波数ｊ＊ｋ＊Ｆ₀（式中、ｋは例えば１６）で、第２の周期信号を生成する。信号処理システム１００の初期設定時に、第１の周期信号の周波数は、電圧制御発振器１１１からの第１の周期信号の周波数を、外部発振器１１４からの検証信号に対してチェックすることによって検証され得る。第１の周期信号の周波数が確認されると、外部発振器１１４は、第１の位相ロックループ１１３から切断され、システムのいずれかの不要なノイズを除去するために無効にされる。次に、信号処理システム１１１は、第２の周期信号に基づくタイミングの使用に切り替わる。これを達成するために、第２の周期信号は、第１及び第２のＡＤＣ１１５、１１６、ならびに第２の周期信号をクロック信号として使用する第１及び第２のＤＡＣ１１８及び１１９への入力として与えられる。

このように第２の周期信号を使用することにより、ピックオフ信号のサンプリング、及び駆動信号の生成を、振動構造１０２の共振周波数に同期した速度で実行することが可能になる。このようにして、例えば温度の変化の結果として、振動構造１０２の共振周波数が変化する場合、ピックオフ信号がサンプリングされるタイミングも変化する。したがって、温度による共振周波数のいずれかの変動をキャンセルすることができ、サンプリングにおける位相エラーを低減し、信号処理システム１００のバイアスのパフォーマンスを改善する。

第１のＰＬＬ１１３からの信号はまた、第２のＰＬＬ１１７に渡され、それは、第２の周期信号の周波数の倍数ｌ、すなわち周波数ｊ＊ｋ＊ｌ＊Ｆ₀（式中、ｌは例えば５）で、第３の同期信号を生成する。第３の周期信号は、デジタル信号処理システム１０９への入力として与えられ、デジタル信号処理システム１０９によってクロック信号として使用される。第３の周期信号は、一次ピックオフトランスデューサ１０５によって測定された共振周波数に基づいて生成されるので、一次駆動信号もまた、共振周波数と同期して生成され得る。この方法でデジタル信号処理システム１０９のクロック信号を生成することはまた、従来技術の信号処理システムで通常使用されるような外部発振器の必要性を排除する。

（図２－閉ループ－ＦＰＧＡ、分周器、ダブラーを含むデジタル信号処理）
いくつかの実施形態では、信号処理システムは、最小入力周波数を有し得る位相ロックループなどの特定の商用コンポーネントの要件に対応するために、追加のハードウェアを含み得る。

図２は、以下で説明するように、追加のハードウェアコンポーネントを含む信号処理システム２００の例を示している。図２に見られるように、信号処理システム２００は、図１に示される信号処理システム１００のすべての構成要素を含み、乗算器２０１と、第１の位相ロックループ１１３及び分周器２０５を備えるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）２０３との追加を伴う。図２に図１に関連して前述した項目が含まれている限り、同様の項目には同じ参照符号が付けられ、詳細には説明されない。

図１に示される信号処理システム１００とは対照的に、図２に示される信号処理システム２００では、電圧制御発振器１１１からの第１の周期信号は、第１の位相ロックループ１１３に直接与えられない。代わりに、第１の周期信号が最初に乗算器２０１に与えられる。

乗算器２０１（図２にＥＸ－ＯＲ論理ゲートなどのダブラーとして示されている）は、第１の位相ロックループ１１３によって受信される前に、第１の周期信号の周波数を２倍にするように構成される。これにより、ＶＣＯ１１１によって出力される周波数よりも高い最小ロック周波数を有する位相ロックループを信号処理システム２００（例えば、示されているようにＦＰＧＡ）に実装することが可能になる。乗算器２０１は、倍数、例えば第１の周期信号の２倍の周波数で中間周期信号を生成し、これを第１のＰＬＬ１１３に出力する。図１に関連して説明したように、第１のＰＬＬ１１３は、第１の周期信号の周波数の倍数ｋで第２の周期信号を生成する。信号処理システム２００では、第２の周期信号がＦＰＧＡ２０３にクロック信号を与える。第２の周期信号はまた、第２のＰＬＬ１１７に信号を与え、図１に示す信号処理システム１００に関連して説明したのと同等の方法で、第１及び第２のＡＤＣ１１５及び１１６ならびに第１及び第２のＤＡＣ１１８及び１１９によってクロック信号として使用される。

第２の周期信号は、ＦＰＧＡ２０３の分周器２０５にも与えられる。

分周器２０５は、サンプリング及び信号生成速度を設定するために使用される前に、第２の周期信号の周波数を低減するように構成される。このようにして、分周器２０５は、信号が一次及び二次ピックオフ変換器１０５、１０４からサンプリングされる速度が、第２の周期信号の周波数の係数である任意の（より低い）周波数として設定され得るように、第１のＡＤＣ１１５及び第２のＡＤＣ１１６によって受信される前に、第２の周期信号の周波数を低減する。理想的には、一次及び二次ピックオフ信号に使用されるサンプリングの速度は、ジッターを回避するように設定される。同様に、第２の周期信号の周波数は、第１のＤＡＣ１１８及び第２のＤＡＣ１１９に与えられ、一次駆動トランスデューサ１０３及び二次駆動トランスデューサ１０６の駆動信号波形が生成される速度を設定する前に低下させる。理想的には、駆動信号波形が生成される速度は、ノイズを制限するように設定される。

ＦＰＧＡ２０３は、信号処理システム２００にピックオフ及び駆動動作を実行するように指示するために使用される。ＦＰＧＡ２０３は、ＶＣＯ１１１から受信された第１の周期信号に基づいて、振動構造１０２の共振周波数に同期する速度で増分するように構成されたカウンタ２０７を備える。カウンタ２０７は、一次ピックオフデータが第１のＡＤＣ１１５によって生成される速度に従って設定された最大値を有する。カウンタがロールオーバーすると（すなわち、最大値を超えたとき）、信号がＦＰＧＡ２０３からデジタル信号プロセッサ１０９に送信され、一次ピックオフデータが第１のＡＤＣ１１５から入力される準備ができていること、及び新しい一次駆動データが、第１のＤＡＣ１１８によって必要とされることを示す。このようにして、信号処理システム２００のピックオフ及び駆動動作に関連するデータの処理は、共振周波数に同期し続けている。

（図３－同期タイミング図）
本明細書に開示されるデジタル処理システムが、クロック信号及びサンプリングの速度を振動構造１０２の共振周波数に同期して設定することを可能にする方法を説明したので、次に、デジタル信号処理システム１００の動作のタイミングの例を、図３を参照して説明する。

図３は、図１に示されるデジタル処理システム１００の動作の同期タイミング図を示す。図３では、周波数ｊ＊Ｆ₀でＶＣＯ１１１によって出力される第１の周期信号の例が、線３００で示されている。

一次ピックオフ信号から判定された共振周波数を表す信号が曲線３０１として示される一方で、共振周波数の最初の３つの高調波（２＊Ｆ₀、３＊Ｆ₀、４＊Ｆ₀）に対応する信号が、それぞれ曲線３０２～３０４として示されている。これらの信号のそれぞれの周波数の識別を可能にするために第１のＡＤＣ１１５によって使用されるサンプリング時間は、それぞれサンプリング時間３１１～３１４に示されている。これらのタイミングは、第１の周期信号のタイミングを基準にして設定される（図３では３００として示されている）。したがって、第１の周期信号の周波数が変化する場合（例えば、温度の変化により振動構造１０２の共振周波数が変化する結果として）、ピックオフ信号がサンプリングされる時間も変化する。このようにして、共振周波数の変動がサンプリング中に自動的に考慮され、ずれているサンプリングポイントによって位相のエラーが引き起こされる可能性が減少する。

一次駆動トランスデューサ１０３及び二次駆動トランスデューサ１０６に適用される駆動信号のタイミングがまた、それぞれ線３０５及び３０７として図３に示されている。ピックオフ信号について説明したのと同等の方法で、駆動信号のタイミングはまた、第１の周期信号のタイミングに基づいて設定され、したがって、振動構造１０２の共振周波数が変化すると、変化する。

（図４－開ループ－デジタル信号処理）
図１に示される信号処理システム１００は、閉ループの動作を実施するが、同等の信号処理システムを開ループシステムに適用することができる。図４は、そのような開ループシステムに適用される信号処理システム３００の例を示している。

図４に見られるように、信号処理システム３００は、二次駆動トランスデューサ１０３及び第２のデジタルアナログ変換器１１９を除いて、図１に示される信号処理システム１００のすべての構成要素を含む。図４に図１に関連して前述した項目が含まれている限り、同様の項目には同じ参照符号が付けられ、詳細には説明されない。

図１に示される信号処理システム１００に関連して説明されるように、図４の信号処理システム３００は、一次駆動（ＰＤ）トランスデューサ１０３によってその自然共振周波数で振動するように駆動される振動構造角速度センサ１０１と、一次モードで振動構造１０２の振動を検出するように構成された一次ピックオフ（ＰＰＯ）トランスデューサ１０５とを含む。一次駆動信号は、図１に示される信号処理システム１００に関連して説明されるように、振動構造１０２の共振運動を維持するように信号処理システム３００によって調整される。コリオリでの誘導の振動が、二次ピックオフ（ＳＰＯ）トランスデューサ１０４を使用して検出され、それがデジタル処理システム１０９に適用された角速度を表す信号を与える。しかし、図１に示される信号処理システム１００とは異なり、信号処理システム３００には二次駆動トランスデューサは必要とされない。二次モードの振動がゼロになるフォースフィードバックモードで動作する代わりに、前記振動は、二次ピックオフ（ＳＰＯ）トランスデューサ１０４によって単純に検出され、デジタル信号処理システム１０９によって処理されて、振動構造１０２の回転軸の周りの振動構造角速度センサ１０１が経る角運動の速度を計算する。図４には示されていないが、二次駆動トランスデューサを含まないことにより、図１及び２に示される閉ループシステムにおける二次駆動トランスデューサ１０６の位置が、追加の二次ピックオフトランスデューサなどの他の構成要素に利用可能になることが理解されよう。このように追加の二次ピックオフトランスデューサとして図１及び２に示される閉ループシステムの二次駆動トランスデューサ１０６を使用することにより、二次ピックオフ信号における信号対雑音比の改善を達成することができる。

（図５－閉ループ－アナログ信号処理）
本開示のシステムのいくつかの例では、電圧制御発振器１１１は、デジタル信号処理システム１０９によって制御されないが、代わりに、デジタル処理システム１０９によって最初に処理されることなく、一次ピックオフトランスデューサ１０５から直接受信された信号に基づいて制御される。これは、図５に関連して以下で説明されるように、アナログループフィルタ１２０を使用して達成される。

図５は、本開示の第４の例による、振動構造角速度センサ１０１のための信号処理システム４００を示している。図５に示される信号処理システム４００は、図１に関連して前述したのと同じ構成要素を含むが、さらに、アナログループフィルタ１２０を含む。図５に示される例では、電圧制御発振器１１１の動作周波数は、デジタル信号処理システム１０９から受信された入力信号に基づいて設定されていない。代わりに、電圧制御発振器１１１の動作周波数は、アナログループフィルタ１２０からの信号に基づいて設定される。

図１に関連して説明したように、振動構造１０２は、共振周波数Ｆ₀（例えば、１０ＫＨｚ）で共振するように駆動され、振動構造１０２の振動は、一次ピックオフトランスデューサ１０５で検出される。得られたアナログ信号は、上記と同等の方法で、第１のアナログデジタル変換器１１５に入力される。しかし、図１に示される例とは対照的に、結果として生じるアナログ信号は、電圧制御発振器１１１に与えられる出力信号を生成するアナログループフィルタ１２０にも与えられる。次に、電圧制御発振器１１１は、アナログループフィルタ１２０から受信した信号に基づいて、周波数ｊ＊Ｆ₀で第１の周期信号を生成する。電圧制御発振器１１１によって生成される第１の周期信号は、第１のＡＤＣ１１５及び第２のＡＤＣ１１６によって使用されるサンプリングレート、すなわち駆動信号波形が第１のＤＡＣ１１８及び第２のＤＡＣ１１９によって生成されるレートを設定するため、及び図１及び４に関連して説明したのと同等の方法で、信号処理システム１００のクロック信号を生成するために使用される。

しかし、図１、２及び４に示される例とは対照的に、第１の周期信号はまた、アナログループフィルタ１２０に出力され、そこでその位相は、第１の周期信号が共振周波数と同期したままであることを保証するために、共振周波数で一次ピックオフトランスデューサ１０５から受信する信号と比較する。

例えば温度変化の結果として共振周波数が変化した場合、アナログループフィルタ１２０は、第１の周期信号と新しい共振周波数での一次ピックオフトランスデューサ１０５からの信号との間の位相の差を検出し、それに応じて電圧制御発振器１１１に与えられる出力信号を調整する。この調整により、電圧制御発振器１１１は、新しい共振周波数ｊ＊Ｆ₀の倍数で第１の周期信号を生成する。このようにして、例えば振動構造角速度センサ１０１の温度変化に応答して共振周波数が変化した場合でも、第１の周期信号は常に共振周波数に同期している。

（図６－開ループ－アナログ信号処理）
図５に示される信号処理システム４００は閉ループ動作を実施するが、アナログループフィルタ１２０を含む同等の信号処理システムを開ループシステムに適用することがまた可能である。図６は、そのような開ループシステムに適用される信号処理システム５００の例を示している。

図６に見られるように、信号処理システム５００は、図５に見られる二次駆動トランスデューサ１０６及び第２のデジタルアナログ変換器１１９を除いて、図５に示される信号処理システム４００のすべての構成要素を含む。図６の図が、図５に関連して前述した項目を含んでいる限りにおいて、同様の項目には同じ参照符号が付けられ、詳細は説明されない。

図５に示される信号処理システム４００に関連して説明されるように、図６の信号処理システム５００は、一次駆動トランスデューサ１０３によってその自然共振周波数で振動するように駆動される振動構造角速度センサ１０１と、一次モードで振動構造１０２の振動を検出するように構成された一次ピックオフトランスデューサ１０５とを含む。一次駆動信号は、図５に示される信号処理システム４００に関連して説明されるように、振動構造１０２の共振運動を維持するように信号処理システム５００によって調整される。コリオリでの誘導の振動が、二次ピックオフ（ＳＰＯ）トランスデューサ１０４を使用して検出され、それがデジタル処理システム１０９に適用された角速度を表す信号を与える。しかし、図５に示される信号処理システム４００とは異なり、信号処理システム５００には二次駆動トランスデューサは必要とされない。図４に示す開ループシステムに関連して説明したように、二次モードの振動がゼロになるフォースフィードバックモードで動作する代わりに、前記振動は、二次ピックオフ（ＳＰＯ）トランスデューサ１０４によって単純に検出され、デジタル信号処理システム１０９によって処理されて、振動構造１０２の回転軸の周りの振動構造角速度センサ１０１が経る角運動の速度を計算する。二次駆動トランスデューサ１０６を含まないことにより、図５に示される閉ループシステムにおける二次駆動トランスデューサ１０６の位置が、追加のピックオフトランスデューサなどの他の構成要素に利用可能になることが理解されよう。このような追加の二次ピックオフトランスデューサとして図５に示される閉ループシステムの二次駆動トランスデューサ１０６を使用することにより、二次ピックオフ信号における信号対雑音比の改善を達成することができる。

本開示は、その１つ以上の特定の例を説明することによって示されているが、これらの例に限定されないことが当業者によって認識される。添付の「特許請求の範囲」の範囲内での多くの変形例及び修正が可能である。

Claims (13)

1. 振動構造角速度センサ（１０１）用の信号処理システム（１００）であって、振動構造（１０２）、前記振動構造角速度センサを共振周波数で振動させるための一次駆動トランスデューサ（１０３）、及び前記共振周波数で前記振動構造角速度センサ（１０１）の振動を検出するための一次ピックオフトランスデューサ（１０５）を有し、
   前記一次駆動トランスデューサ（１０３）の駆動信号周波数を設定するように構成されたデジタル信号処理システム（１０９）、
   前記共振周波数を示す入力を受信し、前記共振周波数の第１の倍数で第１の周期信号を生成するように構成された電圧制御発振器（ＶＣＯ）（１１１）、
   前記第１の周期信号を受信し、前記共振周波数の第２の倍数で第２の周期信号を生成するように構成された第１の位相ロックループ（１１３）であって、前記第２の倍数は前記第１の倍数よりも大きい、前記第１の位相ロックループ、
   前記第１の周期信号によって設定された第１の速度で前記一次ピックオフトランスデューサ（１０５）から一次ピックオフ信号をサンプリングし、前記デジタル信号処理システム（１０９）への一次ピックオフデータ入力を生成するように構成されたアナログデジタル変換器（ＡＤＣ）（１１５）であって、前記第２の周期信号が、前記デジタル信号処理システム（１０９）への前記一次ピックオフデータ入力を生成するときに、前記ＡＤＣ（１１５）によってクロック信号として使用される、前記アナログデジタル変換器、及び
   前記デジタル信号処理システム（１０９）から前記第２の周期信号によって設定された第２の速度で前記駆動信号周波数を受信し、前記一次駆動トランスデューサ（１０３）に適用される駆動信号波形を生成するように構成されたデジタルアナログ変換器（ＤＡＣ）（１１８）であって、前記駆動信号波形は、前記第１の周期信号によって設定された前記第１の速度で生成され、前記第２の周期信号は、前記駆動信号波形を生成するときに前記ＤＡＣ（１１８）によってクロック信号として使用される、前記デジタルアナログ変換器、
   を備える、信号処理システム。
2. 前記第２の周期信号を受信し、前記共振周波数の第３の倍数で第３の周期信号を生成するように構成された第２の位相ロックループ（１１７）であって、前記第３の倍数は前記第２の倍数よりも大きい、前記第２の位相ロックループ（１１７）をさらに含み、
   前記第３の周期信号は、計算中に前記デジタル信号処理システム（１０９）によってクロック信号として使用され、前記駆動信号周波数を前記共振周波数と同期して設定する、請求項１に記載の信号処理システム（１００）。
3. 前記デジタル信号処理システム（１０９）は、第２のデジタルアナログ変換器（ＤＡＣ）（１１９）によって二次駆動トランスデューサ（１０６）に適用される二次駆動信号の二次駆動信号周波数を設定するように構成される、請求項１に記載の信号処理システム。
4. 前記デジタル信号処理システム（１０９）への前記一次ピックオフデータ入力が、前記共振周波数を前記第１の周期信号と比較することに基づいて、前記デジタル信号処理システム（１０９）から前記ＶＣＯ（１１１）への前記共振周波数を示す前記入力を与えるために使用される、請求項１に記載の信号処理システム。
5. 前記一次ピックオフトランスデューサ（１０５）からの前記共振周波数での前記一次ピックオフ信号、及び前記ＶＣＯ（１１１）からの前記第１の周期信号を受信し、前記共振周波数を前記第１の周期信号と比較することに基づいて前記ＶＣＯ（１１１）に前記共振周波数を示す前記入力を与えるように構成されたループフィルタ（１２０）をさらに備える、請求項１に記載の信号処理システム。
6. 前記第１の位相ロックループ（１１３）を含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）（２０３）をさらに備え、
   前記第２の周期信号が、前記ＦＰＧＡ（２０３）によってクロック信号として使用される、請求項１に記載の信号処理システム（１００）。
7. 前記ＦＰＧＡ（２０３）が最大値を有するカウンタ（２０７）を含み、
   前記カウンタ（２０７）の増分速度が、前記振動構造角速度センサ（１０１）の前記共振周波数と同期している、請求項６に記載の信号処理システム（１００）。
8. 前記第１の位相ロックループ（１１３）によって受信される前に、前記第１の周期信号の周波数を乗算するように構成された乗算器（２０１）をさらに備える、請求項１に記載の信号処理システム（１００）。
9. 前記一次ピックオフトランスデューサ（１０５）から前記一次ピックオフ信号をサンプリングするときに、前記アナログデジタル変換器（ＡＤＣ）（１１５）によって適用される前に、前記第２の周期信号の周波数を低減するように構成された分周器（２０５）をさらに備える、請求項１に記載の信号処理システム（１００）。
10. 前記一次駆動トランスデューサ（１０３）へ適用される駆動信号波形を生成するときに、前記デジタルアナログ変換器（ＤＡＣ）（１１８）によって適用される前に、前記第２の周期信号の前記周波数を低減するように構成された分周器（２０５）をさらに備える、請求項１に記載の信号処理システム（１００）。
11. 第１の動作モードで、前記第１の位相ロックループ（１１３）が外部発振器（１１４）に接続されて、前記受信された第１の周期信号の前記周波数を検証し、
    第２の動作モードで、前記第１の位相ロックループ（１１３）が前記外部発振器（１１４）から切断される、請求項１に記載の信号処理システム（１００）。
12. 請求項１に記載の信号処理システム（１００）を含む、振動構造角速度センサ（１０１）。
13. ＭＥＭＳリング共振器構造を含む、請求項１２に記載の振動構造角速度センサ。

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