JP7436557B2 - 信号処理システム、および振動構造角速度センサ - Google Patents
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Description
一次駆動トランスデューサ駆動信号周波数を設定するように構成されたデジタル信号処理システム、
共振周波数を示す入力を受信し、共振周波数の第1の倍数で第1の周期信号を生成するように構成された電圧制御発振器(VCO)、
第1の周期信号を受信し、共振周波数の第2の倍数で第2の周期信号を生成するように構成された第1の位相ロックループであって、第2の倍数は第1の倍数よりも大きい、前記第1の位相ロックループ、
第1の周期信号によって設定された第1の速度で一次ピックオフトランスデューサから一次ピックオフ信号をサンプリングし、デジタル信号処理システムへの一次ピックオフデータ入力を生成するように構成されたアナログデジタル変換器(ADC)であって、第2の周期信号が、デジタル信号処理システムへの一次ピックオフデータ入力を生成するときに、ADCによってクロック信号として使用される、アナログデジタル変換器、及び
デジタル信号処理システムから第2の周期信号によって設定された第2の速度で駆動信号周波数を受信し、一次駆動トランスデューサに適用される駆動信号波形を生成するように構成されたデジタルアナログ変換器(DAC)であって、駆動信号波形は、第1の周期信号によって設定された第1の速度で生成され、第2の周期信号は、駆動信号波形を生成するときに前記DACによってクロック信号として使用される、デジタルアナログ変換器、を備える、信号処理システムが提供される。
図1は、閉ループ動作を実施する本開示の第1の例による、振動構造角速度センサ101のための信号処理システム100を示している。
いくつかの実施形態では、信号処理システムは、最小入力周波数を有し得る位相ロックループなどの特定の商用コンポーネントの要件に対応するために、追加のハードウェアを含み得る。
本明細書に開示されるデジタル処理システムが、クロック信号及びサンプリングの速度を振動構造102の共振周波数に同期して設定することを可能にする方法を説明したので、次に、デジタル信号処理システム100の動作のタイミングの例を、図3を参照して説明する。
図1に示される信号処理システム100は、閉ループの動作を実施するが、同等の信号処理システムを開ループシステムに適用することができる。図4は、そのような開ループシステムに適用される信号処理システム300の例を示している。
本開示のシステムのいくつかの例では、電圧制御発振器111は、デジタル信号処理システム109によって制御されないが、代わりに、デジタル処理システム109によって最初に処理されることなく、一次ピックオフトランスデューサ105から直接受信された信号に基づいて制御される。これは、図5に関連して以下で説明されるように、アナログループフィルタ120を使用して達成される。
図5に示される信号処理システム400は閉ループ動作を実施するが、アナログループフィルタ120を含む同等の信号処理システムを開ループシステムに適用することがまた可能である。図6は、そのような開ループシステムに適用される信号処理システム500の例を示している。
Claims (13)
- 振動構造角速度センサ(101)用の信号処理システム(100)であって、振動構造(102)、前記振動構造角速度センサを共振周波数で振動させるための一次駆動トランスデューサ(103)、及び前記共振周波数で前記振動構造角速度センサ(101)の振動を検出するための一次ピックオフトランスデューサ(105)を有し、
前記一次駆動トランスデューサ(103)の駆動信号周波数を設定するように構成されたデジタル信号処理システム(109)、
前記共振周波数を示す入力を受信し、前記共振周波数の第1の倍数で第1の周期信号を生成するように構成された電圧制御発振器(VCO)(111)、
前記第1の周期信号を受信し、前記共振周波数の第2の倍数で第2の周期信号を生成するように構成された第1の位相ロックループ(113)であって、前記第2の倍数は前記第1の倍数よりも大きい、前記第1の位相ロックループ、
前記第1の周期信号によって設定された第1の速度で前記一次ピックオフトランスデューサ(105)から一次ピックオフ信号をサンプリングし、前記デジタル信号処理システム(109)への一次ピックオフデータ入力を生成するように構成されたアナログデジタル変換器(ADC)(115)であって、前記第2の周期信号が、前記デジタル信号処理システム(109)への前記一次ピックオフデータ入力を生成するときに、前記ADC(115)によってクロック信号として使用される、前記アナログデジタル変換器、及び
前記デジタル信号処理システム(109)から前記第2の周期信号によって設定された第2の速度で前記駆動信号周波数を受信し、前記一次駆動トランスデューサ(103)に適用される駆動信号波形を生成するように構成されたデジタルアナログ変換器(DAC)(118)であって、前記駆動信号波形は、前記第1の周期信号によって設定された前記第1の速度で生成され、前記第2の周期信号は、前記駆動信号波形を生成するときに前記DAC(118)によってクロック信号として使用される、前記デジタルアナログ変換器、
を備える、信号処理システム。 - 前記第2の周期信号を受信し、前記共振周波数の第3の倍数で第3の周期信号を生成するように構成された第2の位相ロックループ(117)であって、前記第3の倍数は前記第2の倍数よりも大きい、前記第2の位相ロックループ(117)をさらに含み、
前記第3の周期信号は、計算中に前記デジタル信号処理システム(109)によってクロック信号として使用され、前記駆動信号周波数を前記共振周波数と同期して設定する、請求項1に記載の信号処理システム(100)。 - 前記デジタル信号処理システム(109)は、第2のデジタルアナログ変換器(DAC)(119)によって二次駆動トランスデューサ(106)に適用される二次駆動信号の二次駆動信号周波数を設定するように構成される、請求項1に記載の信号処理システム。
- 前記デジタル信号処理システム(109)への前記一次ピックオフデータ入力が、前記共振周波数を前記第1の周期信号と比較することに基づいて、前記デジタル信号処理システム(109)から前記VCO(111)への前記共振周波数を示す前記入力を与えるために使用される、請求項1に記載の信号処理システム。
- 前記一次ピックオフトランスデューサ(105)からの前記共振周波数での前記一次ピックオフ信号、及び前記VCO(111)からの前記第1の周期信号を受信し、前記共振周波数を前記第1の周期信号と比較することに基づいて前記VCO(111)に前記共振周波数を示す前記入力を与えるように構成されたループフィルタ(120)をさらに備える、請求項1に記載の信号処理システム。
- 前記第1の位相ロックループ(113)を含むフィールドプログラマブルゲートアレイ(FPGA)(203)をさらに備え、
前記第2の周期信号が、前記FPGA(203)によってクロック信号として使用される、請求項1に記載の信号処理システム(100)。 - 前記FPGA(203)が最大値を有するカウンタ(207)を含み、
前記カウンタ(207)の増分速度が、前記振動構造角速度センサ(101)の前記共振周波数と同期している、請求項6に記載の信号処理システム(100)。 - 前記第1の位相ロックループ(113)によって受信される前に、前記第1の周期信号の周波数を乗算するように構成された乗算器(201)をさらに備える、請求項1に記載の信号処理システム(100)。
- 前記一次ピックオフトランスデューサ(105)から前記一次ピックオフ信号をサンプリングするときに、前記アナログデジタル変換器(ADC)(115)によって適用される前に、前記第2の周期信号の周波数を低減するように構成された分周器(205)をさらに備える、請求項1に記載の信号処理システム(100)。
- 前記一次駆動トランスデューサ(103)へ適用される駆動信号波形を生成するときに、前記デジタルアナログ変換器(DAC)(118)によって適用される前に、前記第2の周期信号の前記周波数を低減するように構成された分周器(205)をさらに備える、請求項1に記載の信号処理システム(100)。
- 第1の動作モードで、前記第1の位相ロックループ(113)が外部発振器(114)に接続されて、前記受信された第1の周期信号の前記周波数を検証し、
第2の動作モードで、前記第1の位相ロックループ(113)が前記外部発振器(114)から切断される、請求項1に記載の信号処理システム(100)。 - 請求項1に記載の信号処理システム(100)を含む、振動構造角速度センサ(101)。
- MEMSリング共振器構造を含む、請求項12に記載の振動構造角速度センサ。
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