JP7423766B2 - マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システム - Google Patents
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- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
［優先権の主張］
この出願は、“Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ， ａｎｄ Ｒｅｌａｔｅｄ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ， Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ， ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍｓ”に対して２０１９年１０月２９日に出願された米国特許出願シリアル番号１６／６６７，７１９に対する特許協力条約の８条の下で利益を主張する、２０２０年９月１４日に出願され、日本を指定し、２０２１年５月６日に国際特許公開ＷＯ２０２１／０８６５０４Ａ１として英語で公開された国際特許出願ＰＣＴ／ＵＳ２０２０／０５０７１０の国内段階のエントリである。
この出願は、“Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ， ａｎｄ Ｒｅｌａｔｅｄ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ， Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ， ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍｓ”に対して２０１９年１０月２９日に出願された米国特許出願シリアル番号１６／６６７，７１９に対する特許協力条約の８条の下で利益を主張する、２０２０年９月１４日に出願され、日本を指定し、２０２１年５月６日に国際特許公開ＷＯ２０２１／０８６５０４Ａ１として英語で公開された国際特許出願ＰＣＴ／ＵＳ２０２０／０５０７１０の国内段階のエントリである。
［技術分野］
開示は、様々な実施形態において、一般的に、マイクロ電子デバイスの設計及び製造の分野に関する。より具体的には、開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システムに関する。
開示は、様々な実施形態において、一般的に、マイクロ電子デバイスの設計及び製造の分野に関する。より具体的には、開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システムに関する。
マイクロエレクトロニクス業界の継続的な目標は、不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）等のメモリデバイスのメモリ密度（例えば、メモリダイ当たりのメモリセルの数）を増やすことである。不揮発性メモリデバイスにおいてメモリ密度を高める一方法は、垂直メモリアレイ（“３次元（３Ｄ）メモリアレイ”とも称される）アーキテクチャを利用することである。従来の垂直メモリアレイは、導電性構造体及び誘電体材料のティアを含む１つ以上のデッキ（例えば、スタック構造体）内の開口部を通って拡張する垂直メモリストリングを含む。各垂直メモリストリングは、垂直方向に積み重ねられたメモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含み得る。そうした構成は、トランジスタの従来の平面（例えば、２次元）配置を備えた構造体と比較して、ダイ上にアレイを上向きに（例えば、垂直方向に）構築することによって、ダイ面積（すなわち、消費される活性化表面の長さ及び幅）の単位で、より多数のスイッチングデバイス（例えば、トランジスタ）を配置することを可能にする。
垂直メモリアレイアーキテクチャは、一般的に、メモリデバイスのデッキのティアの導電性構造体（例えば、スタック構造体）とアクセス線（例えば、ワード線）との間の電気的接続を含み、その結果、垂直メモリアレイのメモリセルは、書き込み、読み出し、又は消去作用に対して一意に選択され得る。そうした電気的接続を形成する一方法は、メモリデバイスのデッキのティアの縁（例えば、水平端）にいわゆる“階段”（又は“階段ステップ”）構造体を形成することを含む。階段構造体は、導電性構造体のコンタクト領域を画定する個々の“ステップ”を含み、その上に、導電性コンタクト構造体は、導電性構造体への電気的アクセスを提供するように位置付けられ得る。
垂直メモリアレイ技術が進歩するにつれて、複数のデッキ（例えば、デュアルデッキ）構成を示すようにメモリデバイスを形成することによって、向上したメモリ密度が提供されてきた。例えば、ある従来のデュアルデッキ構成体では、幾つかの垂直メモリストリングは上部デッキ（例えば、上部スタック構造体）内に配置され、追加の垂直メモリストリングは、上部デッキの下にある下部デッキ（例えば、下部スタック構造体）内に配置される。上部デッキの垂直メモリストリングは、（例えば、導電性相互接続構造体を介して）下部デッキの追加の垂直メモリストリングに電気的に結合され得、又は上部デッキの垂直メモリストリングは、（例えば、介在する誘電体材料を介して）下部デッキの追加の垂直メモリストリングから電気的に絶縁され得る。残念ながら、機構のパッキング密度が増加し、形成エラーに対するマージンが減少するにつれて、従来のメモリデバイスの形成方法及び関連する構成は、所望のメモリデバイスの性能、信頼性、及び耐久性が低下し得る望ましくない応力（例えば、エッチング応力に渡るアクセス線の接触）、欠陥（例えば、アクセス線のコンタクトパンチスルー）、及び電流リーク（例えば、選択ゲート電流リーク、アクセス線電流リーク）をもたらした。
したがって、マイクロ電子デバイスを形成する従来の方法の問題を軽減しつつ、メモリ密度の向上を促進するマイクロ電子デバイスを形成する新たな方法、並びに新たなマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）構成、及び新たなマイクロ電子デバイス構成を含む新たな電子システムに対する必要性が残っている。
幾つかの実施形態では、マイクロ電子デバイスを形成する方法は、マイクロ電子デバイス構造体を形成することを含む。マイクロ電子デバイス構造体は、絶縁性構造体と絶縁性構造体と垂直方向に交互になる追加の絶縁性構造体とを含むスタック構造体と、スタック構造体を部分的に通って垂直方向に拡張する誘電体構造体と、スタック構造体及び誘電体構造体に渡って垂直方向に重なり、水平方向に拡張する誘電体材料とを含む。少なくとも誘電体材料及び誘電体構造体の一部分は、誘電体構造体の残余部分の垂直方向に上にあり、少なくとも部分的に水平方向に重なるトレンチを形成するために除去される。トレンチは、追加の誘電体材料で実質的に充填される。
追加の実施形態では、マイクロ電子デバイスは、スタック構造体と、スタック構造体を通って部分的に垂直に拡張し、第１の方向に水平方向に拡張する充填されたトレンチと、充填されたトレンチ内の少なくとも１つの誘電体構造体とを含む。スタック構造体は、ティア内に配列された垂直方向に交互の導電性構造体及び絶縁構造体を含む。ティアの各々は、導電性構造体の内の１つと絶縁構造体の内の１つとを含む。充填されたトレンチは、下部部分と、下部部分よりも第１の方向に直交する第２の方向により大きな水平方向の幅を有する上部部分とを含む。
更なる実施形態では、メモリデバイスは、スタック構造体と、スタック構造体を通って部分的に垂直方向に拡張する誘電体で充填されたトレンチと、階段構造体と、ソースティアと、ピラー構造体と、アクセス線コンタクト構造体と、データ線と、メモリセルの垂直に拡張するストリングのアレイと、アクセス線と、制御デバイスとを含む。スタック構造体は、少なくとも１つの導電性構造体と、少なくとも１つの導電性構造体に垂直方向に隣接する少なくとも１つの絶縁構造体とを各々含むティアを含む。誘電体で充填されたトレンチは、下部部分と、下部部分よりも１つ以上の大きな水平方向の幅を有する上部部分とを含む。階段構造体は、スタック構造体のティアの縁を含むステップを有する。ソースティアは、スタック構造体の下にあり、ソースプレートと、相互に及びソースプレートから分離された個別の導電性構造体と含む。ピラー構造体は、スタック構造体を垂直方向に通って拡張し、ソースティアの個別の導電性構造体に接触する。アクセス線コンタクト構造体は、階段構造体のステップ上にあり、ピラー構造体の内の幾つかと水平方向に交互になる。データ線はスタック構造体の上にある。メモリセルの垂直方向に拡張するストリングのアレイは、スタック構造体を通って拡張し、ソースプレート及びデータ線に電気的に接続される。アクセス線は、アクセス線コンタクト構造体に電気的に接続される。制御デバイスは、ソースティアの垂直方向に下にあり、メモリセルの垂直方向に拡張するストリングのアレイの水平境界内にあるＣＭＯＳ回路を含む。制御デバイスは、ソースプレート、データ線、及びアクセス線に電気的に結合される。
更に別の実施形態では、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスとを含む。メモリデバイスは、導電性構造体と導電性構造体に垂直方向に隣接する誘電体構造体とを各々含むティアを含むスタック構造体と、スタック構造体を貫通して垂直方向に拡張し、誘電体材料で充填されたトレンチと、トレンチと水平方向に交互になり、スタック構造体を部分的に通って垂直方向に拡張する追加のトレンチであって、追加のトレンチの内の少なくとも１つは、非平面の水平境界を有し、追加の誘電体材料で充填される、該追加のトレンチと、スタック構造体の垂直方向に下方にあり、ソース構造体と相互に及び該ソース構造体から電気的に絶縁された個別の導電性構造体とを含むソースティアと、スタック構造体を通ってソースティアの個別の導電性構造体まで垂直方向に拡張する導電性ピラーとを含む少なくとも１つのマイクロ電子デバイス構造体を含む。
以下の説明は、開示の実施形態の完全な説明を提供するために、材料の組成、形状、及びサイズ等の具体的詳細を提供する。しかしながら、開示の実施形態がこれらの具体的詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、開示の実施形態は、業界で用いられる従来のマイクロ電子デバイス製造技術と併せて実践され得る。また、以下で提供される説明は、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を製造するための完全なプロセスフローを形成しない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成しない。開示の実施形態を理解するために必要なそれらのプロセス作用及び構造体のみが以下に詳細に説明される。構造体から完全なマイクロ電子デバイスを形成するための追加の作用は、従来の製造技術によって実施され得る。
本明細書に提示する図面は、例証のみを目的とし、特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図を意味しない。例えば、製造技術及び／又は公差の結果として、図面に描写される形状からの変化が予想される。したがって、本明細書に説明する実施形態は、説明するように特定の形状又は領域に限定されると解釈されるべきではなく、例えば、製造からもたらされる形状の逸脱を含む。例えば、ボックス型として例証され又は説明される領域は、粗い及び／又は非線形の機構を有し得、円形として例証され又は説明される領域は、幾つかの粗い及び／又は線形の機構を含み得る。更に、説明される鋭角は丸みを帯び得、その逆も然りである。したがって、図に説明される領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を説明することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも縮尺通りではない。また、図間で共通の要素は、同じ数的指定を維持し得る。
本明細書で使用するとき、“メモリデバイス”は、メモリ機能を含むがこれに限定されないマイクロ電子デバイスを意味し、含む。
本明細書で使用するとき、用語“垂直”、“縦”、“水平”、及び“横”は、構造体の主平面に言及し、地球の重力場により必ずしも定義されない。“水平”又は“横”方向は、構造体の主平面に実質的に平行な方向である一方、“垂直”又は“縦”方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きな面積を有する構造体の表面によって定義される。
本明細書で使用するとき、相互に“隣接する”と説明する機構（例えば、領域、構造体、デバイス）は、相互に最も近接する（例えば、最も近い）位置にある開示した一体性（又は複数の一体性）の機構を意味し、含む。“隣接する”機構の開示した一体性（又は複数の一体性）と一致しない追加の機構（例えば、追加の領域、追加の構造体、追加のデバイス）は、“隣接する”機構間に配備され得る。言い換えると、“隣接する”機構は、“隣接する”機構間に他の機能が介在しないように、相互に直接隣接して位置付けられ得、又は“隣接する”機構は、少なくとも１つの“隣接する”機構と関連付けられたもの以外の一体性を有する少なくとも１つの機構が“隣接する”機構間に位置付けられるように、相互に間接的に隣接して位置付けらされ得る。したがって、相互に“垂直方向に隣接する”として説明する機構は、相互に最も垂直方向に近接して（例えば、垂直方向に最も近くに）配置された開示した一体性（又は複数の一体性）の機構を意味し、含む。更に、相互に“水平に隣接する”と説明する機構は、相互に最も水平方向に近接して（例えば、水平方向に最も近くに）配置された開示した一体性（又は複数の一体性）の機構を意味し、含む。
本明細書で使用するとき、“下にある”、“下方”、“下部”、“底”、“上方”、“上部”、“最上部”、“前”、“後”、“左”、及び“右”等の空間的に相対的な用語は、図に説明するように、ある要素又は機構の別の要素又は機構との関係を説明するように、説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描写された方向に加えて、材料の様々な方向を包含することを意図する。例えば、図内の材料が反転された場合、他の要素又は機構の“下方”又は“下にある”又は“下”又は“底にある”として説明する要素は、他の要素又は機構の“上方”に又は“最上部に”向けられるであろう。したがって、用語“下方”は、該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で向けられ（例えば、９０度回転され、反転され、転置され）得、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈され得る。
本明細書で使用するとき、単数形“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明らかに他のことを指し示さない限り、複数形も含むことを意図する。
本明細書で使用するとき、“及び／又は”は、関連する列挙された項目の内の１つ以上のありとあらゆる組み合わせを含む。
本明細書で使用するとき、用語“構成される”は、予め決定された方法で、少なくとも１つの機構の動作を容易にする少なくとも１つの機構（例えば、少なくとも１つの構造体、少なくとも１つの領域、少なくとも１つの装置）のサイズ、形状、材料組成、向き、及び配置を指す。
本明細書で使用するとき、句“に結合される”は、直接のオーム接続を通じて又は間接接続を通じて（例えば、別の構造体を介して）電気的に接続される等、相互に動作可能に接続される構造体を指す。
本明細書で使用するとき、所与のパラメータ、特性、又は条件に関する用語“実質的に”は、該所与のパラメータ、特性、又は条件が許容可能な公差内等、ある程度の不一致で満たされることを当業者が理解するであろう程度を意味し、含む。例として、実質的に満たされる特定のパラメータ、特性、又は条件に依存して、該パラメータ、特性、又は条件は、少なくとも９０．０パーセント満たされ得、少なくとも９５．０パーセント満たされ得、少なくとも９９．０パーセント満たされ得、少なくとも９９．９％満たされ得、１００．０パーセントさえ満たされ得る。
本明細書で使用するとき、特定のパラメータに対する数値に関する“約”又は“凡そ”は、該数値、及び特定のパラメータに対する許容可能な公差内であると当業者が理解するであろう数値からの分散の程度を含む。例えば、数値に関する“約”又は“凡そ”は、数値の９５．０パーセント～１０５．０パーセントの範囲内、数値の９７．５パーセント～１０２．５パーセントの範囲内、数値の９９．０パーセント～１０１．０パーセントの範囲内、数値の９９．５パーセント～１００．５パーセントの範囲内、又は数値の９９．９パーセント～１００．１パーセントの範囲等の数値の９０．０パーセント～１１０．０パーセントの範囲内の追加の数値を含み得る。
図１Ａ～図１Ｈは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する方法の実施形態を説明する簡略的部分断面図である。以下に提供する説明と共に、本明細書に説明する方法及び構造体が様々なデバイスのために及び様々なデバイスにおいて使用され得ることは、当業者には容易に明らかであるであろう。
図１Ａを参照すると、マイクロ電子デバイス構造体１００は、スタック構造体１０２、スタック構造体１０２の下のソースティア１０４、スタック構造体１０２中に拡張する誘電体構造体１０６、スタック構造体１０２及び誘電体構造体１０６の上又は上方にある第１の誘電体材料１０８、並びに第１の誘電体材料１０８の上又は上方にある第２の誘電体材料１１０を含むように形成され得る。
スタック構造体１０２は、ティア１１８内に配列された垂直方向に交互の（例えば、Ｚ方向の）一連の絶縁性構造体１１２及び追加の絶縁性構造体１１４を含む。スタック構造体１０２のティア１１８の各々は、追加の絶縁性構造体１１４の内の少なくとも１つに垂直方向に隣接する絶縁性構造体１１２の内の少なくとも１つを含み得る。スタック構造体１０２は、所望の量のティア１１８を含み得る。例えば、スタック構造体１０２は、交互の絶縁性構造体１１２及び追加の絶縁性構造体１１４の１０（１０）個以上のティア１１８、２５（２５）個以上のティア１１８、５０（５０）個以上のティア１１８、１００（１００）個以上のティア１１８、１５０（１５０）個以上のティア１１８、又は２００（２００）個以上のティア１１８を含み得る。
スタック構造体１０２のティア１１８の絶縁性構造体１１２は、少なくとも１つの誘電体酸化物材料（例えば、酸化ケイ素（ＳｉＯｘ）、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ニオブ（ＮｂＯｘ）、酸化チタン（ＴｉＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化タンタル（ＴａＯｘ）、及び酸化マグネシウム（ＭｇＯｘ）の内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、窒化ケイ素（ＳｉＮｙ））、少なくとも１つの誘電体酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯｘＮｙ））、並びに少なくとも１つの誘電体カルボキシナイトライド材料（例えば、シリコンカルボキシナイトライド（ＳｉＯｘＣｚＮｙ））の内の１つ以上等の少なくとも１つの電気的絶縁性材料で形成され得、含み得る。本明細書の“ｘ”、“ｙ”、及び“ｚ”の内の１つ以上を含む式（例えば、ＳｉＯｘ、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＳｉＮｙ、ＳｉＯｘＮｙ、ＳｉＯｘＣｚＮｙ）は、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）のあらゆる原子に対するある元素の“ｘ”原子、別の元素の“ｙ”原子、及び追加の元素“ｚ”原子（存在する場合）の平均比を含む材料を表す。該式は、相対的な原子比を表し、厳密な化学構造体ではないので、絶縁性構造体１１２は、１つ以上の化学量論的化合物及び／又は１つ以上の非化学量論的化合物を含み得、“ｘ”、“ｙ”、及び“ｚ”（存在する場合）の値は整数であり得、又は非整数であり得る。本明細書で使用するとき、用語“非化学量論的化合物”は、明確に定義された自然数の比により表されなくてもよく、定比例の法則に違反する元素組成を有する化合物を意味し、含む。幾つかの実施形態では、絶縁性構造体１１２は、ＳｉＯｘ（例えば、ＳｉＯ２）で形成され、含む。絶縁性構造体１１２の各々は、少なくとも１つの電気的絶縁性材料の実質的に均一な分布、又は少なくとも１つの電気的絶縁性材料の実質的に不均一な分布を個々に含み得る。幾つかの実施形態では、スタック構造体１０２のティア１１８の各々の絶縁性構造体１１２の各々は、電気的絶縁性材料の実質的に均一な分布を示す。追加の実施形態では、スタック構造体１０２のティア１１８の内の少なくとも１つの絶縁性構造体１１２の内の少なくとも１つは、少なくとも１つの電気的絶縁性材料の実質的に不均一な分布を示す。絶縁構造体１１２は、例えば、少なくとも２つの異なる電気的絶縁性材料のスタック（例えば、ラミネート）で形成され得、含み得る。スタック構造体１０２のティア１１８の各々の絶縁性構造体１１２は、各々、実質的に平面であり得、所望の厚さを個々に各々示し得る。
追加の絶縁性構造体１１４は、絶縁性構造体１１２の電気的絶縁性材料に対して選択的にエッチング可能である少なくとも１つの追加の電気的絶縁性材料で形成され得、含み得る。本明細書で使用するとき、約１０（１０）倍（１０倍）大きい、約２０倍（２０倍）大きい、又は約４０倍（４０倍）大きい等、材料が別の材料のエッチング速度よりも少なくとも約５倍（５倍）大きなエッチング速度を示す場合、材料は、別の材料に対して“選択にエッチング可能”である。追加の絶縁性構造体１１４の材料組成は、絶縁性構造体１１２の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、及び少なくとも１つの誘電体カルボキシナイトライド材料（例、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、追加の絶縁性構造体１１４は、ＳｉＮｙ（例えば、Ｓｉ３Ｎ４）で形成され、含む。追加の絶縁性構造体１１４の各々は、少なくとも１つの追加の電気的絶縁性材料の実質的に均一な分布、又は少なくとも１つの追加の電気的絶縁性材料の実質的に不均一な分布を個々に含み得る。幾つかの実施形態では、スタック構造体１０２のティア１１８の各々の追加の絶縁性構造体１１４の各々は、追加の電気的絶縁性材料の実質的に均一な分布を示す。追加の実施形態では、スタック構造体１０２のティア１１８の内の少なくとも１つの追加の絶縁性構造体１１４の内の少なくとも１つは、少なくとも１つの追加の電気的絶縁性材料の実質的に不均一な分布を示す。追加の絶縁構造体１１４は、例えば、少なくとも２つの異なる追加の電気的絶縁性材料のスタック（例えば、ラミネート）で形成され得、含み得る。スタック構造体１０２のティア１１８の各々の追加の絶縁性構造体１１４は、各々、実質的に平面であり得、所望の厚さを個々に各々示し得る。
ソースティア１０４は、スタック構造体１０２の垂直方向に（例えば、Ｚ方向に）下にあり、少なくとも１つのソース構造体１２０（例えば、ソースプレート）と、ソース構造体１２０及び相互から水平方向に分離された個別の導電性構造体１２１（例えば、個別の導電性アイランド構造体）とを含む。ソース構造体１２０及び個別の導電性構造体１２１は、マイクロ電子デバイス構造体１００内で相互に実質的に同じ垂直方向の位置に（例えば、Ｚ方向に）配置され得る。少なくとも１つの誘電体材料は、個別の導電性構造体１２１間に水平方向に挿入され得、個別の導電性構造体１２１とソース構造体１２０との間にも水平方向に挿入され得る。別の言い方をすれば、誘電体材料は、ソースティア１０４の水平方向に隣接する個別の導電性構造体１２１の間に水平方向に介在し得、分離し得、ソースティア１０４のソース構造体１２０と個別の導電性構造体１２１との間にも水平方向に介在し得る。
ソース構造体１２０及び個別の導電性構造体１２１は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性ドープ半導体材料（例えば、導電性ドープポリシリコン、導電性ドープゲルマニウム（Ｇｅ）、導電性ドープシリコンゲルマニウム（ＳｉＧｅ））、及び導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）の内の１つ以上等の少なくとも１つの導電性材料で各々個々に形成され、含む。幾つかの実施形態では、ソース構造体１２０及び個別の導電性構造体１２１は、相互に実質的に同じ材料組成を有する。別の言い方をすれば、ソース構造体１２０及び個別の導電性構造体１２１は、相互に同じ導電性材料で形成され得、含み得る。例えば、ソース構造体１２０及び個別の導電性構造体１２１は、導電性材料を（例えば、所定のレチクル構成を使用して）パターニングすることによって形成され（例えば、実質的に同時に形成され）得る。
図１Ａを引き続き参照すると、誘電体構造体１０６は、スタック構造体１０２中に部分的に垂直方向に（例えば、Ｚ方向に）拡張し得る。誘電体構造体１０６は、以下で更に詳細に説明するように、マイクロ電子デバイス構造体１００の後続の処理（例えば、いわゆる“ゲート置換”又は“ゲートラスト”処理）を通じて、選択ゲート構造体（例えば、上部選択ゲート構造体、そうしたドレイン側選択ゲート（ＳＧＳ））の後続の形成の間又は後に部分的障壁として機能し得る。誘電体構造体１０６は、スタック構造体１０２の幾つかの（例えば、２つ以上の）上部ティア１１８を通って垂直方向に拡張するスロット（例えば、トレンチ、スリット、開口部）を実質的に充填し得る。図１Ａに示すように、誘電体構造体１０６の上面は、スタック構造体１０２の最上面（例えば、スタック構造体１０２の最上部のティア１１８の最上部の追加の絶縁構造体１１４の最上面）と実質的に同一平面であるように形成され得る。
誘電体構造体１０６は、少なくとも１つの誘電体材料で形成され得、含み得る。スタック構造体１０２の追加の絶縁性構造体１１４の追加の電気的絶縁性材料は、誘電体構造体１０６の誘電体材料に対して選択的にエッチング可能であり得る。誘電体構造体１０６の材料組成は、追加の絶縁性構造体１１４の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つの誘電体カルボキシナイトライド窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、誘電体構造体１０６は、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）で形成され、含む。誘電体構造体１０６は、誘電体材料の実質的に均一な分布、又は誘電体材料の実質的に不均一な分布を含み得る。幾つかの実施形態では、誘電体構造体１０６は、誘電体材料の実質的に均一な分布を示す。追加の実施形態では、誘電体構造体１０６は、誘電体材料の実質的に不均一な分布を示す。誘電体構造体１０６は、例えば、少なくとも２つの異なる誘電体材料のスタック（例えば、ラミネート）で形成され得、含み得る。
第１の誘電体材料１０８は、スタック構造体１０２の最上部のティア１１８の上又は上方に、及びスタック構造体１０２中に垂直方向に拡張する誘電体構造体１０６の上又は上方に形成される。第１の誘電体材料１０８は、マイクロ電子デバイス構造体１００の後続の処理（例えば、コンタクト開口部のエッチング等のエッチング）の間にスタック構造体１０２上に加えられる応力（例えば、オーバーエッチング応力）を軽減（例えば、緩和、低減）するために用いられ得る。幾つかの実施形態では、第１の誘電体材料１０８は、スタック構造体１０２及び誘電体構造体１０６の最上面の上及びそれらに渡って実質的に連続的に拡張するように形成される。第１の誘電体材料１０８及びスタック構造体１０２の組み合わせは、誘電体構造体１０６を実質的に取り囲み得る。
第１の誘電体材料１０８は、スタック構造体１０２の絶縁性構造体１１２の電気的絶縁性材料及び誘電体構造体１０６の誘電体材料に対して選択的にエッチング可能である少なくとも１つの誘電体材料で形成され得、含み得る。第１の誘電体材料１０８の材料組成は、絶縁性構造体１１２及び誘電体構造体１０６の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つの誘電体カルボキシナイトライド材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、第１の誘電体材料１０８は誘電体窒化物材料を含む。第１の誘電体材料１０８の材料組成は、追加の絶縁性構造体１１４の材料組成と実質的に同じであり得、又は追加の絶縁性構造体１１４の材料組成とは異なり得る。第１の誘電体材料１０８は、実質的に均質であり得、又は実質的に不均一であり得る。幾つかの実施形態では、第１の誘電体材料１０８は実質的に均質である。追加の実施形態では、第１の誘電体材料１０８は実質的に不均一である。第１の誘電体材料１０８は、実質的に平面であり得、所望の厚さを示し得る。
図１Ａを引き続き参照すると、第２の誘電体材料１１０は、第１の誘電体材料１０８の表面の上又は上方に形成され得る。幾つかの実施形態では、第２の誘電体材料１１０は、第１の誘電体材料１０８の最上面の上及びそれに渡って実質的に連続的に拡張するように形成される。
第２の誘電体材料１１０は、少なくとも１つの誘電体材料で形成され得、含み得る。スタック構造体１０２の第１の誘電体材料１０８及び追加の絶縁性構造体１１４の材料は、第２の誘電体材料１１０に対して選択的にエッチング可能であり得る。第２の誘電体材料１１０の材料組成は、第１の誘電体材料１０８及び追加の絶縁性構造体１１４の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つの誘電体カルボキシナイトライド窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、第２の誘電体材料１１０は、ＳｉＯｘ（例えば、ＳｉＯ２）で形成され、含む。第２の誘電体材料１１０は、実質的に均質であり得、又は実質的に不均質であり得る。幾つかの実施形態では、第２の誘電体材料１１０は実質的に均質である。追加の実施形態では、第２の誘電体材料１１０は実質的に不均一である。第２の誘電体材料１１０は、実質的に平面であり得、所望の厚さを示し得る。
スタック構造体１０２（そのティア１１８を含む）、ソースティア１０４、及び誘電体構造体１０６、第１の誘電体材料１０８、及び第２の誘電体材料１１０は、従来のプロセス（例えば、従来の材料堆積プロセス、従来のフォトリソグラフィプロセス、従来の材料除去プロセス）及び従来の処理装置を使用して形成され得、それらは本明細書では詳細には説明されない。
図１Ｂを次に参照すると、第２の誘電体材料１１０、第１の誘電体材料１０８、誘電体構造体１０６、及びスタック構造体１０２の一部分は、トレンチ１２２（例えば、スロット、スリット、開口部）を形成するために除去され得る。トレンチ１２２は、第２の誘電体材料１１０、第１の誘電体材料１０８、及び、スタック構造体１０２の上部のティア１１８の内の１つ以上（例えば、２つ以上）を通って誘電体構造体１０６の残余の（例えば、除去されていない）部分の上面まで垂直方向に（例えば、Ｚ方向に）拡張し得る。トレンチ１２２は、第１の誘電体材料１０８及び第２の誘電体材料１１０の水平方向の連続性を破壊（例えば、終端）し得、誘電体構造体１０６の残余部分の上面を露出し得る。追加の実施形態では、トレンチ１２２は、第２の誘電体材料１１０及び第１の誘電体材料１０８を通って、誘電体構造体１０６の残余部分の上面まで垂直方向に拡張するが、スタック構造体１０２の最上部のティア１１８を貫通して垂直方向に拡張しない。例えば、トレンチ１２２の底部は、スタック構造体１０２の最上部のティア１１８の下部垂直境界の上方に配置され得る。更なる実施形態では、トレンチ１２２は、誘電体構造体１０６の全体を垂直方向に拡張する。例えば、トレンチ１２２の底部は、誘電体構造体１０６の下部垂直境界に又はその下方に配置され得る。トレンチ１２２は、誘電体構造体１０６と少なくとも部分的に水平方向に（例えば、Ｘ方向に）整列し得る。例えば、図１Ａに示すように、トレンチ１２２の水平中心線は、誘電体構造体１０６の水平中心線と実質的に水平方向に整列され得る。
トレンチ１２２は、所望の水平方向の断面形状及び所望の水平方向の寸法（例えば、幅、長さ）を示すように形成され得る。幾つかの実施形態では、トレンチ１２２は、長方形の水平方向の断面形状（例えば、方形の断面形状）を示すように形成される。第１の水平方向（例えば、Ｘ方向）におけるトレンチ１２２の水平方向の寸法（例えば、幅）は、第２の水平方向（例えば、Ｘ方向に直交する方向）であるトレンチ１２２の別の水平方向の寸法（例えば、長さ）よりも短くてもよい。トレンチ１２２は、誘電体構造体１０６に及びそれに沿って、第１の誘電体材料１０８及び第２の誘電体材料１１０を実質的に（例えば、完全に）水平方向に区分（例えば、実質的に水平方向に分割）し得る。幾つかの場合、トレンチ１２２の（例えば、Ｘ方向における）幅は、誘電体構造体１０６の（例えば、Ｘ方向における）幅よりも大きくなるように形成される。トレンチ１２２の幅は、例えば、誘電体構造体１０６の幅よりも約１パーセント～約２０パーセント大きい（例えば、約５パーセント～約１５パーセント大きい）範囲内であり得る。追加の実施形態では、トレンチ１２２の幅は、誘電体構造体１０６の幅以下であるように形成される。
トレンチ１２２は、従来の材料除去プロセス（例えば、従来のドライエッチングプロセス等の従来のエッチングプロセス）等の従来のプロセス及び従来の処理装置を使用して形成され得、それらは本明細書では詳細には説明されない。非限定的な例として、第２の誘電体材料１１０、第１の誘電体材料１０８、誘電体構造体１０６、及びスタック構造体１０２は、それらの部分を選択的に除去し、トレンチ１２２を形成するために、異方性エッチング（例えば、反応性イオンエッチング（ＲＩＥ）、ディープＲＩＥ、プラズマエッチング、反応性イオンビームエッチング、及び化学的に支援されたイオンビームエッチングの１つ以上等の異方性ドライエッチング）に供され得る。
図１Ｃを次に参照すると、マイクロ電子デバイス構造体１００の露出面の上方にマスキング構造体１２４が形成され（例えば、非コンフォーマルに形成され）得る。マスキング構造体１２４は、トレンチ１２２をマスキング構造体１２４の材料で実質的に充填することなく、トレンチ１２２の外側のマイクロ電子デバイス構造体１００の表面の上又上方に形成され得る。図１Ｃに示すように、マスキング構造体１２４の材料は、トレンチ１２２中に垂直方向に部分的に拡張し得るが、トレンチ１２２の体積の（例えば、約６０パーセント以上大きい、約７０パーセント以上大きい、約８０パーセント以上大きい、又は約９０パーセント以上大きい等、５０パーセントを超える）少なくとも大部分は、マスキング構造体１２４の材料で充填されないままであり得る。例えば、マスキング構造体１２４の材料は、第２の誘電体材料１１０の上部垂直境界（例えば、上面）の下方に垂直方向に拡張し得るが、第１の誘電体材料１０８の上部垂直境界（例えば、上面）の上方で終端し得る。
マスキング構造体１２４は、以下で更に詳細に説明するように、ソースティア１０４まで垂直方向に（例えば、Ｚ方向に）拡張する開口部（例えば、アパーチャ、ビア）を形成するために、第２の誘電体材料１１０、第１の誘電体材料１０８、誘電体構造体１０６、及びスタック構造体１０２の一部分（例えば、絶縁性構造体１１２の一部分及び追加の絶縁性構造体１１４の一部分を含む、ティア１１８の一部分）をパターニングするためのエッチングマスクとして使用するのに適した少なくとも１つの材料（例えば、少なくとも１つのハードマスク材料）で形成され得、含み得る。非限定的な例として、マスキング構造体１２４は、第２の誘電体材料１１０、第１の誘電体材料１０８、誘電体構造体１０６、及びスタック構造体１０２の材料に対するエッチング選択性を有する１つ以上のハードマスク材料で形成され得、含み得る。幾つかの実施形態では、マスキング構造体１２４は、アモルファスカーボン及びドープアモルファスカーボン（例えば、約１重量％のホウ素と約４０重量％のホウ素との間、及び約９９重量％の炭素と約６０重量％の炭素との間等、少なくとも１重量パーセント（ｗｔ％）のホウ素と少なくとも２０重量％の炭素とを含むホウ素ドープアモルファスカーボン等のホウ素ドープアモルファスカーボン）の内の１つ以上を含む。
マスキング構造体１２４は、物理気相成長（“ＰＶＤ”）、化学気相成長（“ＣＶＤ”）、原子層堆積（“ＡＬＤ”）、及び／又はスピンコーティングを含むがこれらに限定されない従来のプロセスを使用して形成され得る。ＰＶＤは、スパッタリング、蒸発、及びイオン化ＰＶＤの内の１つ以上を含むが、これらに限定されない。そうしたプロセスは当技術分野で知られており、それ故、本明細書では詳細には説明されない。
図１Ｄを次に参照すると、マスキング構造体１２４、第２の誘電体材料１１０、第１の誘電体材料１０８、誘電体構造体１０６、及びスタック構造体１０２の一部分は、それらを通って垂直方向に（例えば、Ｚ方向に）拡張するコンタクト開口部１２６（例えば、アパーチャ、ビア）を形成するために除去（例えば、エッチング）される。コンタクト開口部１２６は、ソースティア１０４まで垂直方向に拡張し得る。コンタクト開口部１２６の底部は、ソースティア１０４の構造体（例えば、ソース構造体１２０、個別の導電性構造体１２１）の上面によって露出され得、画定され得る。図１Ｄに示するように、トレンチ１２２は、材料除去プロセス後に残る（例えば、維持される）マスキング構造体１２４のその他の部分によって実質的に覆われ得る。
図１Ｄに描写されるプロセス段階におけるマイクロ電子デバイス構造体１００は、コンタクト開口部１２６の任意の所望の量、幾何学的構成、水平方向の位置、及び水平方向の間隔を示すように形成され得る。コンタクト開口部１２６の量、幾何学的構成、水平方向の位置、及び水平方向の間隔は、以下で更に詳細に説明するように、開口部１２６内に後で形成されるように、（ソース構造体１２０及びその個別の導電性構造体１２１の構成を含む）ソースティア１０４及び（絶縁性構造体１１２及びその追加の絶縁性構造体１１４の構成を含む）スタック構造体１０２、並びに構造体（例えば、導電性構造体）の所定の機能（例えば、サポート機能、電気的接続機能）に少なくとも部分的に依存し得る。幾つかの実施形態では、コンタクト開口部１２６の内の少なくとも幾つかは、以下で更に詳細に説明するように、追加の絶縁性構造体１１４及び第１の誘電体材料１０８の材料を１つ以上の導電性材料と少なくとも部分的に置換するいわゆる“置換ゲート”又は“ゲートラスト”プロセスの間にスタック構造体１０２及び第１の誘電体材料１０８に構造的サポートを提供するように構成されたピラー構造体のその後の形成を容易にするために、サイズ化され、成形され、位置付けられ、及び離隔される。コンタクト開口部１２６の内の少なくとも幾つかは、例えば、非円形の水平方向の断面形状（例えば、卵形の断面形状等の長円形の断面形状）及び／又は不均一な（例えば、可変の）間隔を示し得る。図１Ｄに示すように、コンタクト開口部１２６の内の幾つかは、ソースティア１０４のソース構造体１２０上に着地するように形成され、コンタクト開口部１２６の内のその他は、ソースティア１０４の個別の導電性構造体１２１上に着地するように形成される。ソースティア１０４の個別の導電性構造体１２１上に着地するコンタクト開口部１２６の各々は、個別の導電性構造体１２１の水平方向の凡その中心に実質的に水平方向に中心になるように形成され得、又は個別の導電性構造体１２１上に着地するコンタクト開口部１２６の内の少なくとも幾つかは、それらと関連付けられた（例えば、それらによって覆われない）個別の導電性構造体１２１の水平方向の中心から水平方向にずらされるように個々に形成され得る。
コンタクト開口部１２６は、従来の材料除去プロセス（例えば、従来のドライエッチングプロセス等の従来のエッチングプロセス）等の従来のプロセス及び従来の処理装置を使用して形成され得、それらは、本明細書では詳細には説明されない。非限定的な例として、マスキング構造体１２４、第２の誘電体材料１１０、第１の誘電体材料１０８、誘電体構造体１０６、及びスタック構造体１０２は、それらの部分を選択的に除去し、コンタクト開口部１２６を形成するために、異方性エッチング（例えば、ＲＩＥ、ディープＲＩＥ、プラズマエッチング、反応性イオンビームエッチング、及び化学的に支援されたイオンビームエッチングの内の１つ以上等の異方性ドライエッチング）に供され得る。
図１Ｅを次に参照すると、マスキング構造体１２４（図１Ｄ）の残余部分は選択的に除去され得る。図１Ｅに示すように、マスキング構造体１２４の残余部分の選択的除去は、トレンチ１２２を再び開き得（例えば、覆いを外し、露出し）得る。マスキング構造体１２４の残余部分は、従来のプロセス及び従来の処理装置を使用して除去され得、それらは、本明細書では詳細には説明されない。非限定的な例として、マスキング構造体１２４の残余部分は、少なくとも１つの従来の化学機械平坦化（ＣＭＰ）プロセスを使用して除去され得る。
図１Ｆを次に参照すると、スタック構造体１０２の第１の誘電体材料１０８及び追加の絶縁性構造体１１４の一部分は、スタック構造体１０２の第２の誘電体材料１１０及び絶縁性構造体１１２に対して選択的に除去され得る。材料除去プロセスは、拡大されたコンタクト開口部１２８及び拡大されたトレンチ１３０を形成するために、コンタクト開口部１２６（図１Ｅ）及びトレンチ１２２（図１Ｅ）内に露出されたスタック構造体１０２の第１の誘電体材料１０８及び追加の絶縁性構造体１１４の一部分を水平方向に窪ませ得る。拡大されたコンタクト開口部１２８及び拡大されたトレンチ１３０は、第２の誘電体材料１１０及び絶縁性構造体１１２に対して、第１の誘電体材料１０８及び追加の絶縁性構造体１１４の水平方向の窪みによってもたらされる非平面の水平境界を各々示し得る。
拡大されたコンタクト開口部１２８及び拡大されたトレンチ１３０は、追加の絶縁性構造体１１４及び第１の誘電体材料１０８の材料（例えば、誘電体窒化物材料）が第２の誘電体材料１１０、絶縁性構造体１１２、及び誘電体構造体１０６の材料（例えば、誘電体酸化物材料）に対して選択的に除去されるエッチング化学を用いた少なくとも１つのエッチング処理（例えば、等方性エッチングプロセス）に、図１Ｅに描写した処理段階にあるマイクロ電子デバイス構造体１００を供することによって形成され得る。非限定的な例として、第２の誘電体材料１１０、絶縁性構造体１１２、及び誘電体構造体１０６が１つ以上の誘電体酸化物材料（例えば、ＳｉＯｘ、ＡｌＯｘ）で形成され、含み、第１の誘電体材料１０８及び追加の絶縁性構造体１１４が１つ以上の誘電体窒化物材料（例えば、ＳｉＮｙ）で形成され、含む場合、マイクロ電子デバイス構造体１００は、コンタクト開口部１２６（図１Ｅ）及びトレンチ１２２（図１Ｅ）内に露出された第１の誘電体材料１０８及び追加の絶縁性構造体１１４の一部分を選択的に除去するために、リン酸（Ｈ３Ｏ４Ｐ）を含むエッチャントに曝され得る。
図１Ｇを次に参照すると、拡大されたコンタクト開口部１２８及び拡大されたトレンチ１３０（図１Ｆ）内に誘電体ライナー材料１３２が形成され得る。図１Ｇに示すように、誘電体ライナー材料１３２は、拡大されたコンタクト開口部１２８を部分的に（例えば、完全よりも少なく）充填し得、拡大されたトレンチ１３０（図１Ｆ）を実質的に（例えば、完全に）充填し得る。誘電体ライナー材料１３２は、拡大されたコンタクト開口部１２８の水平方向に中央部分を実質的に充填することなく、拡大されたコンタクト開口部１２８の水平境界（例えば、側面）及び下部垂直境界（例えば、底部、床）を画定する表面を覆い得、該表面に渡って実質的に拡張し得る。また、誘電体ライナー材料１３２は、拡大されたトレンチ１３０（図１Ｆ）の水平境界及び下部垂直境界を画定する表面を覆い得、該表面に渡って実質的に拡張し得、拡大されたトレンチ１３０（図１Ｆ）の水平方向に中央部分をも実質的に充填し得る。
誘電体ライナー材料１３２は、少なくとも１つの誘電体材料で形成され得、含み得る。第１の誘電体材料１０８及びスタック構造体１０２の追加の絶縁性構造体１１４の材料は、誘電体ライナー材料１３２に対して選択的にエッチング可能であり得る。誘電体ライナー材料１３２の材料組成は、第１の誘電体材料１０８及び追加の絶縁性構造体１１４の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つの誘電体カルボキシナイトライド窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、誘電体ライナー材料１３２は、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）で形成され、含む。誘電体ライナー材料１３２は、誘電体材料の実質的に均一な分布、又は誘電体材料の実質的に不均一な分布を含み得る。幾つかの実施形態では、誘電体ライナー材料１３２は、誘電体材料の実質的に均一な分布を示す。追加の実施形態では、誘電体ライナー材料１３２は、誘電体材料の実質的に不均一な分布を示す。誘電体ライナー材料１３２は、例えば、少なくとも２つの異なる誘電体材料のスタック（例えば、ラミネート）で形成され得、含み得る。
誘電体ライナー材料１３２は、従来のプロセス（例えば、コンフォーマルＣＶＤプロセス及びＡＬＤプロセスの内の１つ以上等の従来の堆積プロセス）及び従来の処理装置を使用して形成し得、それらは、本明細書では詳細には説明されない。
図１Ｈを次に参照すると、拡大されたコンタクト開口部１２８（図１Ｇ）の下部垂直境界（例えば、底部）にある誘電体ライナー材料１３２の一部分は、誘電体ライナー構造体１３３を形成するために除去され（例えば、パンチングスルーされ）得、その後、拡大されたコンタクト開口部１２８（図１Ｇ）の残余部分（例えば、誘電体ライナー構造体１３３により占められていない部分）内にコンタクト構造体１３４（例えば、ピラー構造体）が形成され得る。コンタクト構造体１３４は、拡大されたコンタクト開口部１２８の残余部分を実質的に充填し得、ソースティア１０４の構造体（例えば、ソース構造体１２０、個別の導電性構造体１２１）に接触し（例えば、物理的に接触し、電気的に接触し）得る。誘電体ライナー構造体１３３は、コンタクト構造体１３４と、第２の誘電体材料１１０、第１の誘電体材料１０８、及びスタック構造体１０２（絶縁性構造体１１２及びそれらの追加の絶縁性構造体１１４を含む）の各々との間に水平方向に介在し得る。
コンタクト構造体１３４は、金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、導電性ドープ半導体材料（例えば、導電性ドープＳｉ、導電性ドープＧｅ、導電性ドープＳｉＧｅ）の内の１つ以上等の少なくとも１つの導電性材料で各々個々に形成され得、含み得る。幾つかの実施形態では、コンタクト構造体１３４は、Ｗで形成され、含む。コンタクト構造体１３４の各々は、少なくとも１つの導電性材料の実質的に均一な分布、又は少なくとも１つの導電性材料の実質的に不均一な分布を個々に含み得る。幾つかの実施形態では、コンタクト構造体１３４の各々は、導電性材料の実質的に均一な分布を示す。追加の実施形態では、コンタクト構造体１３４の内の少なくとも１つは、少なくとも１つの導電性材料の実質的に不均一な分布を示す。
コンタクト構造体の内の幾つかは、マイクロ電子デバイス構造体１００上で実施される後続の“置換ゲート”又は“ゲートラスト”処理作用の間にスタック構造体１０２及び第１の誘電体材料１０８に構造的サポートを提供するようにサイズ化され、成形され、位置付けられ、及び離隔される。コンタクト構造体１３４の内のその他は、１つ以上の追加機構（例えば、より大きなマイクロ電子デバイスの１つ以上の機構）を備えたマイクロ電子デバイス構造体１００の１つ以上の機構（例えば、ソース構造体１２０、個別の導電性構造体１２１の内の幾つか）を電気的に接続（例えば、電気的に結合）するようにサイズ化され、成形され、位置付けられ、及び離隔される。コンタクト構造体１３４の内の少なくとも幾つかは、例えば、非円形の水平方向の断面形状（例えば、卵形の水平方向の断面形状等の長円形の水平方向の断面形状）及び／又は不均一（例えば、可変の）水平方向の間隔を示し得る。コンタクト構造体１３４のサイズ、形状、位置、及び間隔は、拡大されたコンタクト開口部１２８（図１Ｇ）のサイズ、形状、位置、及び間隔を補完し得る。図１Ｈに示すように、コンタクト構造体１３４の内の幾つかは、ソースティア１０４のソース構造体１２０上に着地するように形成され、コンタクト構造体１３４の内のその他は、ソースティア１０４の個別の導電性構造体１２１上に着地するように形成される。ソースティア１０４の個別の導電性構造体１２１上に着地するコンタクト構造体１３４の各々は、個別の導電性構造体１２１の水平方向に凡その中心に実質的に水平方向に中心にあるように形成され得、又は個別の導電性構造体１２１上に着地するコンタクト構造体１３４の内の少なくとも幾つかは、それらと関連付けられた個別の導電性構造体１２１の水平方向の中心から水平方向にずらされるように個々に形成され得る。
コンタクト構造体１３４は、従来のプロセス（例えば、従来の材料堆積プロセス、従来の材料除去プロセス）を通じて形成され得、それらは、本明細書では詳細には説明されない。非限定的な例として、開口部（例えば、ビア、アパーチャ）は、ソースティア１０４のソース構造体１２０及び個別の導電性構造体１２１の一部分を露出するために、拡大されたコンタクト開口部１２８（図１Ｇ）の下部垂直境界にある誘電体ライナー材料１３２（図１Ｇ）を通って形成され、その後、形成された誘電体ライナー構造体１３３により占められていない拡大されたコンタクト開口部１２８の部分（例えば、体積、開口スペース）は、誘電体ライナー材料１３２を形成する（図１Ｇは、コンタクト構造体１３４を形成するために、少なくとも１つの導電性材料で充填され得る）。拡大されたコンタクト開口部１２８の境界（例えば、水平境界、垂直境界）の外側の導電性材料の部分は、もしもあるなら、従来のプロセス（例えば、少なくとも１つの従来のＣＭＰプロセス）によって除去され得る。
したがって、開示の実施形態に従えば、マイクロ電子デバイスを形成する方法は、マイクロ電子デバイス構造体を形成することを含む。マイクロ電子デバイス構造体は、絶縁性構造体と絶縁性構造体と垂直に交互になる追加の絶縁性構造体を含むスタック構造体と、スタック構造体を部分的に通って垂直方向に拡張する誘電体構造体と、スタック構造体及び誘電構造体の垂直方向に上にあり、それらに渡って水平方向に拡張する誘電体材料とを含む。少なくとも誘電体材料及び誘電体構造体の一部分は、誘電体構造体の残余部分の垂直方向に上にあり、少なくとも部分的に水平方向に重なるトレンチを形成するために除去される。トレンチは、追加の誘電体材料で実質的に充填される。
コンタクト構造体１３４の形成に続いて、マイクロ電子デバイス構造体１００は、追加の処理に供され得る。例えば、スロット（例えば、スリット、トレンチ）は、個別のブロックを形成するために、第２の誘電体材料１１０、第１の誘電体材料１０８、及びスタック構造体１０２を通って垂直方向に拡張するように形成され得る。その後、第１の誘電体材料１０８及びスタック構造体１０２の追加の絶縁性構造体１１４の一部分は、スロットを通って選択的に除去され（例えば、選択的にエッチング及び発掘され）得、いわゆる“ゲート置換”又は“ゲートラスト”プロセスを通じて少なくとも１つの導電性材料（例えば、Ｗ等の少なくとも１つの金属）を個々に各々含む導電性構造体と置換され得る。導電性構造体の内の幾つかは、マイクロ電子デバイス構造体１００に対するアクセス線構造体（例えば、ワード線構造体）として機能し得、導電性構造体の内のその他は、マイクロ電子デバイス構造体１００に対する選択ゲート構造体として機能し得る。もたらされる修正されたスタック構造体の少なくとも１つの下部導電性構造体は、マイクロ電子デバイス構造体１００の少なくとも１つの下部選択ゲート（例えば、少なくとも１つのソース側選択ゲート（ＳＧＳ））として用いられ得る。幾つかの実施形態では、修正されたスタック構造体の垂直方向に最下部のティアの単一の（例えば、唯一の）導電性構造体は、マイクロ電子デバイス構造体１００の下部選択ゲート（例えば、ＳＧＳ）として用いられる。また、修正されたスタック構造体の上部導電性構造体は、マイクロ電子デバイス構造体１００の上部選択ゲート（例えば、ドレイン側選択ゲート（ＳＧＤ））として用いられ得る。幾つかの実施形態では、修正されたスタック構造体の１つ以上の垂直方向の上部ティアの水平方向に隣接する導電性構造体は、マイクロ電子デバイス構造体１００の上部選択ゲート（例えば、ＳＧＤ）として用いられる。（例えば、トレンチ１２２（図１Ｆ）を充填する）誘電体ライナー材料１３２及び誘電体構造体１０６は、マイクロ電子デバイス構造体１００の水平方向に隣接する上部選択ゲート（例えば、ＳＧＤ）の間に水平方向に介在し得、電気的に絶縁し得る。誘電体ライナー材料１３２はまた、第１の誘電体材料１０８の置換を通じて形成された導電性構造体の間に水平方向に介在し得、電気的に絶縁し得る。したがって、誘電体ライナー材料１３２は、トレンチ１２２（図１Ｆ）（したがって、誘電体ライナー材料１３２）が第１の誘電体材料１０８と、第１の誘電体材料１０８を置換するように形成された導電性構造体とを区分するように形成されなかった場合にさもなければ生じ得るマイクロ電子デバイス１００の水平方向に隣接する上部選択ゲート（例えば、ＳＧＤ）間の望ましくない電流リーク及び短絡回路を防止し得る。
したがって、開示の実施形態に従えば、マイクロ電子デバイスは、スタック構造体、スタック構造体を通って部分的に垂直方向に拡張し、第１の方向に水平方向に拡張する充填されたトレンチ、及び充填されたトレンチ内の少なくとも１つの誘電体構造体を含む。スタック構造体は、ティア内に配列された、垂方向直に交互の導電性構造体及び絶縁構造体を含む。ティアの各々は、導電性構造体の内の１つと絶縁構造体の内の１つを含む。充填されたトレンチは、下部部分と、下部部分よりも第１の方向に直交する第２の方向においてより大きな水平方向の幅を有する上部部分とを含む。
図１Ｂへの参照に戻ると、追加の実施形態では、トレンチ１２２は、マスキング構造体１２４（図１Ｃ）、コンタクト開口部１２６（図１Ｄ）、及び誘電体ライナー材料１３２（図１Ｇ）の形成の前に、誘電体材料で実質的に充填される。非限定的な例として、図２Ａ～図２Ｃは、開示の追加の実施形態に従ったマイクロ電子デバイス構造体２００を形成する方法を説明する簡略的部分断面図である。マイクロ電子デバイス構造体２００は、図１Ｂを参照して本明細書で以前に説明した処理段階まで、マイクロ電子デバイス構造体１００と実質的に同じ方法で形成され得、実質的に同じ機構（例えば、構造体、材料）を示し得る。したがって、図２Ａ～図２Ｃに関して以下に説明する形成プロセスは、図１Ｂを参照して以前に説明した処理段階までのマイクロ電子デバイス構造体１００の形成に関連して以前に説明した処理段階及び機構を組み込む。図２Ａ～図２Ｃ及び関連する説明全体を通じて、図１Ａ～図１Ｈを参照して以前に説明したマイクロ電子デバイス構造体１００の機構と機能的に同様の機構（例えば、構造体、材料、領域）は、１００ずつ増加する同様の参照番号を用いて言及される。繰り返しを避けるために、図２Ａ～図２Ｃに示す全ての特徴が詳細には説明されない。むしろ、以下に別段の説明がない限り、図２Ａ～図２Ｃでは、（以前に説明した機構が本段落の前に最初に説明されたか、本段落の後に最初に説明されるかにかかわらず）以前に説明した機構の参照番号の１００の増分である参照番号により指定される機構は、以前に説明した機構と実質的に同様であると理解すべきであるあろう。
図２Ａを参照すると、トレンチ２２２の形成に続いて、トレンチ２２２の内側及び外側のマイクロ電子デバイス構造体２００の露出した表面の上又は上方に、誘電体充填材料２２３が形成され得る。誘電体充填材料２２３は、トレンチ２２２の水平境界及び下部垂直境界を画定するスタック構造体２０２、誘電体構造体２０６、第１の誘電体材料２０８、及び第２の誘電体材料２１０を覆い得、それらに渡って実質的に拡張し得る。誘電体充填材料２２３はまた、トレンチ２２２を実質的に充填し得る。また、誘電体充填材料２２３は、トレンチ２２２の境界の外側の第２の誘電体材料２１０の表面を覆い得、それに渡って実質的に拡張し得る。
誘電体充填材料２２３は、少なくとも１つの誘電体材料で形成され得、含み得る。第１の誘電体材料２０８及びスタック構造体２０２の追加の絶縁性構造体２１４の材料は、誘電体充填材料２２３に対して選択的にエッチング可能であり得る。誘電体充填材料２２３の材料組成は、第１の誘電体材料２０８及び追加の絶縁性構造体２１４の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つの誘電体カルボキシナイトライド窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、誘電体充填材料２２３は、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）で形成され、含む。誘電体充填材料２２３は、誘電体材料の実質的に均一な分布、又は誘電体材料の実質的に不均一な分布を含み得る。幾つかの実施形態では、誘電体充填材料２２３は、誘電体材料の実質的に均一な分布を示す。追加の実施形態では、誘電体充填材料２２３は、誘電体材料の実質的に不均一な分布を示す。誘電体充填材料２２３は、例えば、少なくとも２つの異なる誘電体材料のスタック（例えば、ラミネート）で形成され得、を含み得る。
図２Ｂを次に参照すると、トレンチ２２２の境界の外側の誘電体充填材料２２３（図２Ａ）の部分は、選択的に除去され得る。材料除去プロセスは、第２の誘電体材料２１０の上面を露出し（例えば、覆いを外し）得、トレンチ２２２の境界（例えば、垂直境界、水平境界）内に実質的に閉じ込められた誘電体充填構造体２２５を形成し得る。トレンチ２２２の境界の外側の誘電体充填材料２２３（図２Ａ）の部分は、従来のプロセス（例えば、従来のＣＰＭプロセス）及び従来の処理装置を使用して除去され得、それらは、本明細書では詳細には説明されない。
図２Ｃを次に参照すると、誘電体充填構造体２２５の形成に続いて、マイクロ電子デバイス構造体２００は、誘電体ライナー構造体２３３及びコンタクト構造体２３４を形成するための一連の追加の処理作用に供され得る。一連の追加の処理作用は、図１Ｃ～図１Ｈを参照して以前に説明した一連の処理作用と実質的に同様であり得る。しかしながら、トレンチ２２２は誘電体充填構造体２２５で既に充填されているので、追加の絶縁性構造体２１４及び第１の誘電体材料２０８の選択的な水平方向の窪みによりもたらされる非平面の側壁を有する（例えば、図１Ｆを参照して以前に説明した拡大されたトレンチ１３０に対応する）拡大されたトレンチは形成されない。むしろ、追加の絶縁性構造体２１４及び第１の誘電体材料２０８の水平方向の窪みによりもたらされる非平面の側壁を有する（例えば、図１Ｆを参照して以前に説明した拡大されたコンタクト開口部１２８に対応する）拡大された接触開口部が形成されつつ、誘電体充填構造体２２５は、追加の絶縁性構造体２１４及びそれに水平方向に隣接する第１の誘電体材料２０８の部分をそうした水平方向の窪みから保護する。したがって、トレンチ２２２の（したがって、トレンチ２２２を充填する誘電体充填構造体２２５の）実質的に平面の水平境界は、誘電体ライナー構造体２３３を及びコンタクト構造体２３４を形成するように、マイクロ電子デバイス構造体２００のその後の処理の間及び後に実質的に維持され得る。
コンタクト構造体２３４の形成に続いて、マイクロ電子デバイス構造体２００は、図１Ｈに描写された処理段階の後のマイクロ電子デバイス構造体１００に関して以前に説明されたものと実質的に同様の方法で追加の処理に供され得る。例えば、スロット（例えば、スリット、トレンチ）は、個別のブロックを形成するために、第２の誘電体材料２１０、第１の誘電体材料２０８、及びスタック構造体２０２を通って垂直方向に拡張するように形成され得る。その後、スタック構造体２０２の第１の誘電体材料２０８及び追加の絶縁性構造体２１４の部分は、スロットを通って選択的に除去され（例えば、選択的にエッチング及び発掘され）得、いわゆる”ゲート置換”又は”ゲートラスト”プロセスを通じて少なくとも１つの導電性材料（例えば、Ｗ）を個々に各々含む導電性構造体と置換され得る。（例えば、トレンチ２２２（図２Ｃ）を充填する）誘電体充填構造体２２５及び誘電体構造体２０６は、マイクロ電子デバイス構造体２００の水平方向に隣接する上部選択ゲート（例えば、ＳＧＤ）の間に水平方向に介在し得、電気的に絶縁し得る。誘電体充填構造体２２５はまた、第１の誘電体材料２０８の置換を通じて形成された導電性構造体の間に水平方向に介在し得、電気的に絶縁し得る。したがって、誘電体充填構造体２２５は、第１の誘電体材料２０８と、第１の誘電体材料２０８を置換するように形成された導電性材料とを区分するするようにトレンチ２２２（図２Ｃ）（したがって、誘電体充填構造体２２５）が形成されなかった場合にさもなければ生じ得るマイクロ電子デバイス構造体２００の水平方向に隣接する上部選択ゲート（例えば、ＳＧＤ）間の望ましくない電流リーク及び短絡を防止し得る。
図３Ａは、マイクロ電子デバイス構造体３００を含むマイクロ電子デバイス３０１（例えば、デュアルデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）の一部分の部分的断面斜視図を説明する。マイクロ電子デバイス構造体３００は、図１Ｈ及び図２Ｃに夫々描写された処理段階後の追加の処理に続いて本明細書で以前に説明したマイクロ電子デバイス構造体１００、２００の内の１つを含み得る。図３Ａに示すように、マイクロ電子デバイス構造体３００は、（図１Ｈ及び図２Ｃを参照して以前に説明した追加の絶縁性構造体１１４、２１４及び第１の誘電体材料１０８、２０８の置換を通じて形成された）垂直方向に（例えば、Ｚ方向に）交互の導電性構造体３１６及び（例えば、図１Ａ～図１Ｈ及び図２Ａ～図２Ｃを参照して以前に説明した絶縁性構造体１１２、２１２に対応する）絶縁性構造体３１２のティア３１８を含み、充填されたスロット３４２（例えば、誘電体材料で充填されたスロット）により相互に水平方向に（例えば、Ｙ方向に）分離された複数のブロック３４０に水平方向に（例えば、Ｙ方向に）分割されたスタック構造体３０２と、ブロック３４０の各々中に部分的に垂直方向に（例えば、Ｚ方向に）拡張し（また、ブロック３４０の各々のＳＧＤ等の上部選択ゲートを画定し）、ブロック３４０の各々を少なくとも２つのサブブロック３４５に細分する（例えば、図１Ｆ～図１Ｈを参照して以前に説明した誘電体ライナー材料１３２で充填された拡大されたトレンチ１３０、又は図２Ｂ及び図２Ｃを参照して以前に説明した誘電体充填構造体２２５で充填されたトレンチ２２２に個々に対応する）追加の充填されたスロット３４３と、スタック構造体３０２を通って垂直方向に拡張する（例えば、図１Ｈ及び図２Ｃを夫々参照して以前に説明したコンタクト構造体１３４、２３４に対応する）コンタクト構造体３３４と、階段構造体３３６のステップ３３８に接続された追加のコンタクト構造体３４４（例えば、アクセス線コンタクト構造体、ワード線コンタクト構造体）と、（例えば、図１Ａ～図１Ｈ及び図２Ａ～図２Ｈを夫々参照して以前に説明したソース構造体１２０、２２０の内の１つに対応する）ソース構造体３２０並びにコンタクト構造体３３４に接触する（例えば、物理的に接触する及び／又は電気的に接触する）（図１Ａ～図１Ｈ及び図２Ａ～図２Ｈを夫々参照して以前に説明した個別の導電性構造体１２１、２２１の内の１つに対応する）個別の導電性構造体３２１を含むソースティア３０４とを含み得る。マイクロ電子デバイス３０１は、以下で更に詳細に説明するように、マイクロ電子デバイス構造体３００と動作可能に関連付けられた追加の機構（例えば、構造体、デバイス）をも含む。
図３Ｂは、その階段構造体３３６の上部セクションについて図３Ａに示したマイクロ電子デバイス３０１の一部分の簡略的上面図である。図面及び関連する説明の明確さ及び理解の容易さのために、図３Ａ及び図３Ｂの内の１つに描写されるマイクロ電子デバイス３０１の全ての機構（例えば、構造体、材料、領域）は、図３Ａ及び図３Ｂの内の他方には描写されていない。例えば、マイクロ電子デバイス３０１の他の機構の垂直方向に上にある又は垂直方向に下にあるマイクロ電子デバイス３０１の内の幾つかの機構は、その他の機構のより明確な表示を提供するために図３Ｂには示されていない。
図３Ｂを参照すると、追加のコンタクト構造体３４４（例えば、アクセス線コンタクト構造体、ワード線コンタクト構造体）は、スタック構造体３０２のティア３１８（図３Ａ）の導電性構造体３１６への電気的アクセスを提供するために、階段構造体３３６のステップ３３８に物理的及び電気的に接触する。追加のコンタクト構造体３４４は、金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉベース合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属カーバイド、導電性金属酸化物）、導電性ドープ半導体材料（例えば、導電性ドープＳｉ、導電性ドープＧｅ、導電性ドープＳｉＧｅ）の内の１つ以上等の少なくとも１つの導電性材料で形成され得、含み得る。追加のコンタクト構造体３４４の各々は、実質的に同じ材料組成を有し得、又は追加のコンタクト構造体３４４の内の少なくとも１つは、追加のコンタクト構造体３４４の内の他の少なくとも１つとは異なる材料組成を有し得る。
追加のコンタクト構造体３４４は、マイクロ電子デバイス構造体３００のステップ３３８の内の１つの上又は上方に、所望の水平方向の位置に（例えば、Ｘ方向及びＹ方向に）個々に各々提供され得る。図３Ｂに示すように、幾つかの実施形態では、追加のコンタクト構造体３４４の各々は、マイクロ電子デバイス構造体３００のステップ３３８の内の１つに個々に実質的に水平方向に中心にある。例えば、マイクロ電子デバイス構造体３００のブロック３４０毎に、ブロック３４０と関連付けられた（例えば、その水平境界内の）追加のコンタクト構造体１３４は、ブロック３４０のステップ３３８上に、Ｘ方向及びＹ方向に実質的に水平方向に中心にあり得る。追加の実施形態では、追加のコンタクト構造体３４４の内の１つ以上は、それらと関連付けられたステップ３３８の水平方向の中心から個々に水平方向に（例えば、Ｘ方向及び／又はＹ方向に）個々にずらされる。例えば、マイクロ電子デバイス構造体３００のブロック３４０の内の１つ以上に対しては、ブロック３４０と関連付けられた追加のコンタクト構造体３４４の内の少なくとも１つ（例えば、全て、全てより少ない）は、追加のコンタクト構造体３４４が配置されたステップ３３８の水平方向の中心からＹ方向に水平方向にずらされ得る。別の例として、マイクロ電子デバイス構造体３００のブロック３４０の内の１つ以上に対しては、ブロック３４０と関連付けられた追加のコンタクト構造体３４４の内の少なくとも１つ（例えば、全て、全てより少ない）は、追加のコンタクト構造体３４４が配置されたステップ３３８の水平方向の中心からＸ方向に水平方向にずらされ得る。また、階段構造体３３６のステップ３３８上の追加のコンタクト構造体３４４の内の少なくとも幾つかは、相互に水平に整列され得る。例えば、Ｘ方向に相互に水平方向に隣接する（したがって、相互に異なる垂直方向の位置にあるステップ３３８上の）少なくとも幾つかの（例えば、全ての）追加のコンタクト構造体３４４は、Ｙ方向に実質的に相互に整列され得る。別の例として、Ｙ方向に相互に水平方向に隣接する（したがって、相互に実質的に同じ垂直方向の位置にあるステップ３３８上の）少なくとも幾つかの（例えば、全ての）追加のコンタクト構造体３４４は、Ｘ方向に相互に実質的に整列され得る。
追加のコンタクト構造体３４４は、所望の水平方向の断面形状を個々に各々示し得る。図３Ｂに示すように、幾つかの実施形態では、追加のコンタクト構造体３４４の各々は、実質的に円形の水平方向の断面形状を示す。追加の実施形態では、追加のコンタクト構造体３４４の内の１つ以上（例えば、各々）は、長円形の断面形状、楕円形の断面形状、正方形の断面形状、方形の断面形状、ティアドロップの断面形状、半円形の断面形状、ツームストーンの断面形状、三日月の形断面形状、三角形の断面形状、カイトの断面形状、及び不規則な断面形状の内の１つ以上等の非円形の断面形状を示す。また、追加のコンタクト構造体３４４の各々は、実質的に同じ水平方向の断面寸法（例えば、実質的に同じ水平方向の直径）を示し得、又は追加のコンタクト構造体３４４の内の少なくとも１つは、追加のコンタクト構造体３４４の内の他の少なくとも１つとは異なる１つ以上の水平方向の断面寸法（例えば、異なる水平方向の直径）を示し得る。幾つかの実施形態では、追加のコンタクト構造体３４４の全ては、実質的に同じ水平方向の断面寸法を示す。
図３Ｂを引き続き参照すると、マイクロ電子デバイス構造体３００の個々のブロック３４０と関連付けられた（例えば、その水平境界内の）コンタクト構造体３３４の内の幾つかは、Ｘ方向においてブロック３４０と関連付けられた追加のコンタクト構造体３４４と水平方向に交互になり得、かつ、追加のコンタクト構造体３４４から離隔され得る。相互に同じブロック３４０と関連付けられたコンタクト構造体３３４は、ブロック３４０と関連付けられた追加のコンタクト構造体３４４から少なくとも部分的に水平方向に（例えば、Ｙ方向に）ずらされる。例えば、図３Ｂに示すように、相互に同じブロック３４０と関連付けられた（例えば、その水平境界内の）少なくとも幾つかのコンタクト構造体３３４の水平方向の中心は、ブロック３４０と関連付けられた追加のコンタクト構造体３４４の内の少なくとも幾つかの追加のＹ方向の水平方向の中心からずらされる（例えば、整列されない）。コンタクト構造体３３４の水平方向の中心は、ブロック３４０に水平方向に隣接する充填されたスロット３４２に相対的により近接して配置され得、ブロック３４０をサブブロック３４５に分割する追加の充填されたスロット３４３から相対的により遠位に配置され得る。コンタクト構造体３３４の水平方向の中心はまた、コンタクト構造体３３４と接触するソースティア３０４（図３Ａ）の個別の導電性構造体３２１のＹ方向の水平方向の中心からずらされ得る。追加の実施形態では、相互に同じブロック３４０と関連付けられた少なくとも幾つかのコンタクト構造体３３４の水平方向の中心は、ブロック３４０と関連付けられた追加のコンタクト構造体３４４の内の少なくとも幾つかとＹ方向に実質的に整列され、及び／又はコンタクト構造体３３４と接触するソースティア３０４（図３Ａ）の個別の導電性構造体３２１のＹ方向の水平方向の中心と実質的に整列される。
図３Ｂに示すように、コンタクト構造体３３４の内の少なくとも幾つかは、一般的に卵形の水平方向の断面形状等の長円形の水平方向の断面形状を個々に各々に示し得る。コンタクト構造体３３４を水平方向に取り囲む（例えば、図１Ｈ及び図２Ｃを夫々参照して以前に説明した誘電体ライナー構造体１３３、２３３に対応する）誘電体ライナー構造体３３３もまた、長円形の周囲の水平方向の断面形状（例えば、一般的に卵形の周囲の水平方向の断面形状）を示し得る。Ｘ方向のコンタクト構造体３３４（及び誘電体ライナー構造体３３３）の水平方向の寸法は、Ｙ方向のコンタクト構造体３３４の別の水平方向の寸法よりも小さくてもよい。コンタクト構造体３３４の長円形の水平方向の断面形状は、他の水平方向の断面形状（例えば、円形の水平方向の断面形状）と比較して、コンタクト構造体３３４と、ブロック３４０をサブブロック３４５に分割する追加の充填されたスロット３４３との間にＹ方向に相対的により大きな距離を促進し得る。追加の実施形態では、コンタクト構造体３３４の内の１つ以上は、異なる長円形の断面形状、円形の断面形状、楕円形の断面形状、正方形の断面形状、ティアドロップの断面形状、半円形の断面形状、ツームストーンの断面形状、三日月の形断面形状、三角形の断面形状、カイトの断面形状、及び不規則な断面形状の内の１つ以上等の様々な水平方向の断面形状を示す。コンタクト構造体３３４の各々は、実質的に同じ水平方向の断面形状及び実質的に同じ断面寸法を示し得、又はコンタクト構造体３３４の内の少なくとも１つは、コンタクト構造体３３４の内の他の少なくとも１つとは異なる水平方向の断面形状及び／又は１つ以上の異なる水平方向の断面寸法を示し得る。幾つかの実施形態では、コンタクト構造体３３４の全ては、実質的に同じ水平方向の断面形状及び実質的に同じ水平方向の断面寸法を示す。
図３Ａに戻って参照すると、マイクロ電子デバイス３０１は、直列に相互に垂直方向に結合されたメモリセル３５４のストリング３５２、アクセス線３４６（例えば、ワード線）、選択線３４８、及びデータ線３５０（例えば、ビット線）を更に含み得る。メモリセル３５４のストリング３５２は、マイクロ電子デバイス３０１の導電線及びティア（例えば、ソースティア３０４、スタック構造体３０２のティア３１８、アクセス線３４６、選択線３４８、データ線３５０）に垂直方向に直交して拡張し、追加のコンタクト構造体３４４は、図示するように、コンポーネント（例えば、アクセス線３４６及び選択線３４８を、マイクロ電子デバイス構造体３００のスタック構造体３０２のティア３１８）を相互に電気的に結合し得る。
図３Ａを引き続き参照すると、マイクロ電子デバイス３０１はまた、メモリセル３５４のストリング３５２の下方に垂直方向に位置付けられた制御ユニット３５６（例えば、制御デバイス）を含み得、それは、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、導電線（例えば、アクセス線３４６、選択線３４８、データ線３５０、追加のアクセス線、追加の選択線、追加のデータ線）を選択するための回路、信号を増幅するための回路、及び信号をセンシングするための回路を含み得る。幾つかの実施形態では、制御ユニット３５６は、メモリセル３５４のストリング３５２により占められる水平方向の領域の水平境界内（例えば、Ｘ方向及びＹ方向）に少なくとも部分的に（例えば、実質的に）位置付けられる。制御ユニット３５６は、例えば、データ線３５０、ソースティア３０４のソース構造体３２０、アクセス線３４６、及び選択線３４８に電気的に結合され得る。幾つかの実施形態では、制御ユニット３５６は、ＣＭＯＳ（相補金属酸化膜半導体）回路を含む。そうした実施形態では、制御ユニット３５６は、“ＣＭＯＳアンダーアレイ”（“ＣｕＡ”）構成を有するものとして特徴付けられ得る。
したがって、開示の実施形態に従えば、メモリデバイスは、スタック構造体、スタック構造体を通って部分的に垂直方向に拡張する誘電体で充填されたトレンチ、階段構造体、ソースティア、ピラー構造体、アクセス線コンタクト構造体、データ線、メモリセルの垂直方向に拡張するストリングのアレイ、アクセス線、及び制御デバイスを含む。スタック構造体は、少なくとも１つの導電性構造体と、少なくとも１つの導電性構造体に垂直方向に隣接する少なくとも１つの絶縁構造体とを各々含むティアを含む。誘電体で充填されたトレンチは、下部部分と、下部部分よりも１つ以上の大きな水平方向の幅を有する上部部分とを各々含む。階段構造体には、スタック構造体のティアの縁を含むステップを有する。ソースティアは、スタック構造体の下にあり、ソースプレートと、相互に及びソースプレートから分離された個別の導電性構造体と含む。ピラー構造体は、スタック構造体を垂直方向に通って拡張し、ソースティアの個別の導電性構造体に接触する。アクセス線コンタクト構造体は、階段構造体のステップ上にあり、ピラー構造体の内の幾つかと水平方向に交互になる。データ線はスタック構造体の上にある。メモリセルの垂直方向に拡張するストリングのアレイは、スタック構造体を通って拡張し、ソースプレート及びデータ線に電気的に接続される。アクセス線は、アクセス線コンタクト構造体に電気的に接続される。制御デバイスは、ソースティアの垂直方向に下にあり、メモリセルの垂直方向に拡張するストリングのアレイの水平境界内にあるＣＭＯＳ回路を含む。制御デバイスは、ソースプレート、データ線、及びアクセス線に電気的に結合される。
開示の実施形態に従ったマイクロ電子デバイス構造体（例えば、図３Ａ及び図３Ｂを参照して以前に説明したマイクロ電子デバイス構造体３００）及びマイクロ電子デバイス（例えば、図３Ａ及び図３Ｂを参照して以前に説明したマイクロ電子デバイス３０１）は、開示の電子システムの実施形態で使用され得る。例えば、図４は、開示の実施形態に従った説明される電子システム４００のブロック図である。電子システム４００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、携帯メディア（例えば、音楽）プレーヤ、例えば、ｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）タブレット等のＷｉ－Ｆｉ又はセルラー対応タブレット、電子ブック、ナビゲーションデバイス等を含み得る。電子システム４００は、少なくとも１つのメモリデバイス４０２を含む。メモリデバイス４０２は、例えば、本明細書に以前に説明したマイクロ電子デバイス構造体及びマイクロ電子デバイスの内の１つ以上の実施形態を含み得る。電子システム４００は、少なくとも１つの電子信号プロセッサデバイス４０４（しばしば”マイクロプロセッサ”と称される）を更に含み得る。電子信号プロセッサデバイス４０４は、随意に、本明細書に以前に説明したマイクロ電子デバイス構造体及びマイクロ電子デバイスの内の１つ以上の実施形態を含み得る。メモリデバイス４０２及び電子信号プロセッサデバイス４０４は、図４では２（２）つの別々のデバイスとして描写されているが、追加の実施形態では、メモリデバイス４０２及び電子信号プロセッサデバイス４０４の機能を有する単一の（例えば、唯一の）メモリ／プロセッサデバイスが電子システム４００内に含まれる。そうした実施形態では、メモリ／プロセッサデバイスは、本明細書に以前に説明したマイクロ電子デバイス構造体及びマイクロ電子デバイスの内の１つ以上を含み得る。電子システム４００は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネル等の、ユーザによって電子システム４００に情報を入力するための１つ以上の入力デバイス４０６を更に含み得る。電子システム４００は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、及びスピーカーの内の１つ以上等の、情報（例えば、視覚的又は音声出力）をユーザに出力するための１つ以上の出力デバイス４０８を更に含み得る。幾つかの実施形態では、入力デバイス４０６及び出力デバイス４０８は、電子システム４００に情報を入力すること、及びユーザに視覚的情報を出力することの両方に使用され得る単一のタッチスクリーンデバイスを含み得る。入力デバイス４０６及び出力デバイス４０８は、メモリデバイス４０２及び電子信号プロセッサデバイス４０４の内の１つ以上と電気的に通信し得る。
したがって、開示の実施形態に従えば、電子システムは、入力デバイス、出力デバイス、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイス、及びプロセッサデバイスに動作可能に結合されたメモリデバイスを含む。メモリデバイスは、導電性構造体と導電性構造体に垂直方向に隣接する誘電体構造体とを各々含むティアを含むスタック構造体と、スタック構造体を貫通して垂直方向に拡張し、誘電体で充填されたトレンチと、該トレンチと水平方向に交互になり、スタック構造体を部分的に通って垂直方向に拡張する追加のトレンチであって、追加のトレンチの内の少なくとも１つは、非平面の水平境界を有し、追加の誘電体材料で充填される、該追加のスタックと、スタック構造体の垂直方向に下方にあり、ソース構造体と相互に及びソース構造体から電気的に絶縁された個別の導電性構造体とを含むソースティアと、スタック構造体を通ってソースティアの個別の導電性構造体まで垂直方向に拡張する導電性ピラーとを含む少なくとも１つのマイクロ電子デバイス構造体を含む。
開示の方法、構造体（例えば、マイクロ電子デバイス構造体１００、２００、３００）、デバイス（例えば、マイクロ電子デバイス３０１）、及びシステム（例えば、電子システム４００）は、有利には、従来の構造体、従来のデバイス、及び従来のシステムと比較して、改善された性能、信頼性、耐久性、低コスト、コンポーネントの小型化の向上、パターン品質の向上、及びパッケージ密度の向上の内の１つ以上を促進する。非限定的な例として、開示の方法及び構成は、従来の方法及び構成と比較して、望ましくない電流リーク及び短絡回路（例えば、ＳＧＤ－ＳＧＤ電流リーク及び短絡回路）のリスクを低減し得る。
開示の追加の非限定的な例示的な実施形態を以下に記載する。
実施形態１：マイクロ電子デバイスを形成する方法であって、マイクロ電子デバイス構造体を形成することであって、該マイクロ電子デバイス構造体は、絶縁性構造体と該絶縁性構造体と垂直方向に交互になる追加の絶縁性構造体とを含むスタック構造体と、該スタック構造体を部分的に通って垂直方向に拡張する誘電体構造体と、該スタック構造体及び該誘電体構造体に渡って垂直方向に上にあり、水平方向に拡張する誘電体材料とを含むことと、該誘電体構造体の残余部分の垂直方向にあり、少なくとも部分的に水平方向に重なるトレンチを形成するために、少なくとも該誘電体材料及び該誘電体構造体の一部分を除去することと、該トレンチを追加の誘電体材料で実質的に充填することを含む、方法。
実施形態２：トレンチを形成するために該誘電体材料及び該誘電体構造体の一部分を除去することは、該誘電体材料を相互に不連続な２つのセクションに分割するように該トレンチを形成することを含む、実施形態１に記載の方法。
実施形態３：トレンチを形成するために該誘電体材料及び該誘電体構造体の一部分を除去することは、該誘電体構造体に水平方向に隣接する該スタック構造体の一部分を除去することを更に含む、実施形態１及び２の内の１つに記載の方法。
実施形態４：該誘電体材料及び該スタック構造体を貫通して垂直方向に拡張するコンタクト開口部を形成することと、該コンタクト開口部内にコンタクト構造体を形成することを更に含む、実施形態１～３の何れか１つに記載の方法。
実施形態５：該コンタクト開口部内に該コンタクト構造体を形成した後に、該誘電体材料及び該スタック構造体の該追加の絶縁性構造体を導電性材料と置換することを更に含む、実施形態４に記載の方法。
実施形態６：該トレンチを追加の誘電体材料で実質的に充填することは、該コンタクト開口部を形成する前に該トレンチを該追加の誘電体材料で充填することを含む、実施形態４及び５の内の１つに記載の方法。
実施形態７：非平面の水平境界を有する拡大されたコンタクト開口部を形成するために、該コンタクト開口部に隣接する該絶縁性構造体の一部分に対して、該コンタクト開口部に隣接する該誘電体材料及び該追加の誘電体材料の一部分を水平方向に窪ませることと、該拡大されたコンタクト開口部内に誘電体ライナー構造体を形成することと、該コンタクト構造体を形成するために、該拡大されたコンタクト開口部の残余部分を導電性材料で充填することであって、該誘電体ライナー構造体は、該コンタクト構造体と該スタック構造体との間に水平方向に介在することを更に含む、実施形態６に記載の方法。
実施形態８：該トレンチを追加の誘電体材料で実質的に充填することは、該コンタクト開口部を形成した後にトレンチを該追加の誘電体材料で充填することを含む、実施形態４及び５の内の１つに記載の方法。
実施形態９：該トレンチを形成した後に該誘電体材料の上方にマスキング構造体を形成することであって、該マスキング構造体は、該トレンチ中に実質的に垂直方向に拡張することなく該トレンチを覆うことと、該マスキング構造体を使用して該コンタクト開口部を形成することと、該トレンチを露出するために、該コンタクト開口部を形成した後に残る該マスキング構造体の部分を除去することと、該コンタクト開口部及び該トレンチの水平方向の寸法を拡大することと、それらの該水平方向の寸法を拡大した後に、該コンタクト開口部及び該トレンチ内に該追加の誘電体材料を形成することであって、該追加の誘電体材料は、該コンタクト開口部を部分的に充填し、該トレンチを実質的に充填することと、該コンタクト開口部内に誘電体ライナー構造体を形成するために、該コンタクト開口部の底部にある該追加の誘電体材料の部分を除去することと、該コンタクト構造体を形成するために、該コンタクト開口部の残余部分を導電性材料で充填することであって、該誘電体ライナー構造体は、該コンタクト構造体と該スタック構造体との間に水平方向に介在することを更に含む、実施形態８に記載の方法。
実施形態１０：該コンタクト開口部及び該トレンチの水平方向の寸法を拡大することは、該コンタクト開口部及び該トレンチに隣接する該絶縁性構造体の部分に対して、該コンタクト開口部及び該トレンチに隣接する該誘電体材料及び該追加の絶縁性構造体の一部分を水平方向に窪ませることを含む、実施形態９に記載の方法。
実施形態１１：該スタック構造体の垂直方向に下にある個別の導電性構造体に個々に物理的に接触するように、該コンタクト構造体の内の少なくとも幾つかを形成することを更に含む、実施形態４～１０の何れか１つに記載の方法。
実施形態１２：該スタック構造体の垂直方向に下にある個別の導電性構造体に個々に物理的に接触するように該コンタクト構造体の内の少なくとも幾つかを形成することは、それらの内の物理的コンタクト内の個別の該導電性構造体の水平方向の中心から該コンタクト構造体の内の該少なくとも幾つかの水平方向の中心をずらすことを含む、実施形態１１に記載の方法。
実施形態１３：該コンタクト開口部内にコンタクト構造体を形成することは、長方形の水平方向の断面形状を有するように該コンタクト構造体の内の少なくとも幾つかを形成することを含む、実施形態４～１２の何れか１つに記載の方法。
実施形態１４：ティア内に配列された垂直方向に交互の導電性構造体及び絶縁構造体を含むスタック構造体であって、該ティアの各々は、該導電性構造体の内の１つ及び該絶縁構造体の内の１つを含む、該スタック構造体と、該スタック構造体を通って部分的に垂直方向に拡張し、第１の方向に水平方向に拡張する充填されたトレンチであって、該充填されたトレンチは、下部部分と、該下部部分よりも該第１の方向に直交する第２の方向においてより大きな水平方向の幅を有する上部部分とを含む、該充填されたトレンチと、該充填されたトレンチ内の少なくとも１つの誘電体構造体とを含む、マイクロ電子デバイス。
実施形態１５：該充填されたトレンチの該上部部分の水平境界は実質的に非平面である、実施形態１４に記載のマイクロ電子デバイス。
実施形態１６：該充填されたトレンチの該上部部分の水平境界は実質的に平面である、実施形態１４に記載のマイクロ電子デバイス。
実施形態１７：該スタック構造体の下にあり、導電性ソース構造体と、相互に及び該導電性ソース構造体から水平方向に分離された個別の導電性構造体とを含む、ソースティアと、該スタック構造体を貫通して該ソースティアの該個別の導電性構造体まで垂直方向に拡張するコンタクト構造体と、該コンタクト構造体と該スタック構造体との間に水平方向に介在する誘電体ライナー構造体とを更に含む、実施形態１４～１６の何れか１つに記載のマイクロ電子デバイス。
実施形態１８：該コンタクト構造体は卵形の水平方向の断面形状を有し、該コンタクト構造体の内の少なくとも幾つかの水平方向の中心は、該コンタクト構造体の内の該幾つかに物理的に接触する該個別の導電性構造体の内の少なくとも幾つかの水平方向の中心からずらされる、実施形態１７に記載のマイクロ電子デバイス。
実施形態１９：該スタック構造体の該ティアの内の少なくとも幾つかの縁を含むステップを有する階段構造体と、該階段構造体の該ステップ上にあり、該第１の方向の該コンタクト構造体の内の少なくとも幾つかと水平方向に交互になる追加のコンタクト構造体とを更に含む、実施形態１７及び１８の内の１つに記載のマイクロ電子デバイス。
実施形態２０：少なくとも１つの導電性構造体と該少なくとも１つの導電性構造体に垂直方向に隣接する少なくとも１つの絶縁構造体とを各々含むティアを含むスタック構造体と、該スタック構造体を通って部分的に垂直方向に拡張し、下部部分と、該下部部分よりも１つ以上の大きな水平方向の幅を有する上部部分とを各々含む誘電体で充填されたトレンチと、該スタック構造体の該ティアの縁を含むステップを有する階段構造体と、該スタック構造体の下にあり、ソースプレートと、相互に及び該ソースプレートから分離された個別の導電性構造体とを含むソースティアと、該スタック構造体を通って垂直方向に拡張し、該ソースティアの該個別の導電性構造体に接触するピラー構造体と、該階段構造体の該ステップ上にあり、該ピラー構造体の内の幾つかと水平方向に交互になるアクセス線コンタクト構造体と、該スタック構造体の上にあるデータ線と、該スタック構造体を通って拡張し、該ソースプレート及び該データ線に電気的に接続されたメモリセルの垂直方向に拡張するストリングのアレイと、該アクセス線コンタクト構造体に電気的に接続されたアクセス線と、該ソースティアの垂直方向に下にあり、メモリセルの垂直方向に拡張するストリングの該アレイの水平境界内にあるＣＭＯＳ回路を含む制御デバイスであって、該制御デバイスは、該ソースプレート、該データ線、及び該アクセス線に電気的に結合される、該制御デバイスとを含むメモリデバイス。
実施形態２１：ピラー構造体は、長方形の水平方向の断面形状を有し、該ピラー構造体の水平方向の中心は、それらの内のコンタクト内の該個別の導電性構造体の水平方向の中心からずらされる、実施形態２０に記載のメモリデバイス。
実施形態２２：該誘電体で充填されたトレンチは、酸化アルミニウムで少なくとも部分的に充填される、実施形態２０及び２１の内の１つに記載のメモリデバイス。
実施形態２３：該誘電体で充填されたトレンチと水平方向に交互になり、該スタック構造体を貫通して垂直方向に拡張する追加の誘電体で充填されたトレンチであって、該追加の誘電体で充填されたトレンチは、該スタック構造体を複数のブロックに分割し、該誘電体で充填されたトレンチは、該ブロックの各々を複数のサブブロックに分割する、該追加の誘電体で充填されたトレンチを更に含む、実施形態２０～２２の何れか１つに記載のメモリデバイス。
実施形態２４：入力デバイスと、出力デバイスと、該入力デバイス及び該出力デバイスに動作可能に結合されたプロセッサデバイスと、該プロセッサデバイスに動作可能に結合され、導電性構造体と該導電性構造体に垂直方向に隣接する誘電体構造体とを各々含むティアを含むスタック構造体と、該スタック構造体を貫通して垂直方向に拡張し、誘電体材料で充填されたトレンチと、該トレンチと水平方向に交互になり、該スタック構造体を部分的に通って垂直方向に拡張する追加のトレンチであって、該追加のトレンチの内の少なくとも１つは、非平面の水平境界を有し、追加の誘電体材料で充填される、該追加のトレンチと、該スタック構造体の垂直方向に下方にあり、ソース構造体と、相互に及び該ソース構造体から電気的に絶縁された個別の導電性構造体と、該スタック構造体を通って該ソースティアの該個別の導電性構造体まで垂直方向に拡張する導電性ピラーとを含む、該ソースティアとを含むマイクロ電子デバイス構造体を含む、メモリデバイスとを含む、電子システム。
実施形態２５：該メモリデバイスは、マルチデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイスを含む、実施形態２４に記載の電子システム。
開示は、様々な修正及び代替形態の影響を受けやすいが、具体的な実施形態は、例として図面に示され、本明細書で詳細に説明されている。しかしながら、開示は、開示した特定の形態に限定されない。むしろ、開示は、以下の添付の特許請求の範囲及びそれらの法的均等物の範囲内にある全ての修正物、均等物、及び代替物を網羅すべきである。
Claims (23)
- マイクロ電子デバイスを形成する方法であって、
マイクロ電子デバイス構造体を形成することであって、前記マイクロ電子デバイス構造体は、
絶縁性構造体と、前記絶縁性構造体と垂直方向に交互になる追加の絶縁性構造体とを含むスタック構造体と、
前記スタック構造体を部分的に通って垂直方向に拡張する誘電体構造体と、
前記スタック構造体及び前記誘電体構造体に垂直方向に上にあり、かつ、前記スタック構造体及び前記誘電体構造体に渡って水平方向に拡張する誘電体材料と、
を含む、ことと、
少なくとも前記誘電体材料及び前記誘電体構造体の一部分を除去して、前記誘電体構造体の残余部分の垂直方向に上にあり且つ前記誘電体構造体の前記残余部分と少なくとも部分的に水平方向に重なるトレンチを形成することと、
前記トレンチを追加の誘電体材料で実質的に充填することと、
を含む方法。 - 前記誘電体材料及び前記誘電体構造体の一部分を除去してトレンチを形成することは、前記誘電体材料を相互に不連続な２つのセクションに分割するように前記トレンチを形成することを含む、請求項１に記載の方法。
- 前記誘電体材料及び前記誘電体構造体の一部分を除去してトレンチを形成することは、前記誘電体構造体に水平方向に隣接する前記スタック構造体の一部分を除去することを更に含む、請求項１に記載の方法。
- 前記誘電体材料及び前記スタック構造体を貫通して垂直方向に拡張するコンタクト開口部を形成することと、
前記コンタクト開口部内にコンタクト構造体を形成することと、
を更に含む、請求項１に記載の方法。 - 前記コンタクト開口部内に前記コンタクト構造体を形成した後に、前記誘電体材料及び前記スタック構造体の前記追加の絶縁性構造体を導電性材料と置換することを更に含む、請求項４に記載の方法。
- 前記トレンチを追加の誘電体材料で実質的に充填することは、前記コンタクト開口部を形成する前に前記トレンチを前記追加の誘電体材料で充填することを含む、請求項４及び５の内の一項に記載の方法。
- 前記コンタクト開口部に隣接する前記絶縁性構造体の一部分に対して、前記コンタクト開口部に隣接する前記誘電体材料及び前記追加の誘電体材料の一部分を水平方向に窪ませて、非平面の水平境界を有する拡大されたコンタクト開口部を形成することと、
前記拡大されたコンタクト開口部内に誘電体ライナー構造体を形成することと、
前記拡大されたコンタクト開口部の残余部分を導電性材料で充填して前記コンタクト構造体を形成することであって、前記誘電体ライナー構造体は、前記コンタクト構造体と前記スタック構造体との間に水平方向に介在する、ことと、
を更に含む、請求項６に記載の方法。 - 前記トレンチを追加の誘電体材料で実質的に充填することは、前記コンタクト開口部を形成した後に前記トレンチを前記追加の誘電体材料で充填することを含む、請求項４及び５の内の一項に記載の方法。
- 前記トレンチを形成した後に前記誘電体材料の上方にマスキング構造体を形成することであって、前記マスキング構造体は、前記トレンチ中に実質的に垂直方向に拡張することなく前記トレンチを覆う、ことと、
前記マスキング構造体を使用して前記コンタクト開口部を形成することと、
前記コンタクト開口部を形成した後に残る前記マスキング構造体の部分を除去して、前記トレンチを露出することと、
前記コンタクト開口部及び前記トレンチの水平方向の寸法を拡大することと、
前記コンタクト開口部及び前記トレンチの前記水平方向の寸法を拡大した後に、前記コンタクト開口部及び前記トレンチ内に前記追加の誘電体材料を形成することであって、前記追加の誘電体材料は、前記コンタクト開口部を部分的に充填し、かつ、前記トレンチを実質的に充填する、ことと、
前記コンタクト開口部の底部にある前記追加の誘電体材料の部分を除去して、前記コンタクト開口部内に誘電体ライナー構造体を形成することと、
前記コンタクト開口部の残余部分を導電性材料で充填して前記コンタクト構造体を形成することであって、前記誘電体ライナー構造体は、前記コンタクト構造体と前記スタック構造体との間に水平方向に介在する、ことと、
を更に含む、請求項８に記載の方法。 - 前記コンタクト開口部及び前記トレンチの水平方向の寸法を拡大することは、前記コンタクト開口部及び前記トレンチに隣接する前記絶縁性構造体の部分に対して、前記コンタクト開口部及び前記トレンチに隣接する前記誘電体材料及び前記追加の絶縁性構造体の一部分を水平方向に窪ませることを含む、請求項９に記載の方法。
- 前記スタック構造体の垂直方向に下にある個別の導電性構造体に個々に物理的に接触するように、前記コンタクト構造体の内の少なくとも幾つかを形成することを更に含む、請求項４及び５の内の一項に記載の方法。
- 前記スタック構造体の垂直方向に下にある個別の導電性構造体に個々に物理的に接触するように前記コンタクト構造体の内の少なくとも幾つかを形成することは、前記コンタクト構造体の内の前記少なくとも幾つかの水平方向の中心を、それらと物理的に接触している個別の前記導電性構造体の水平方向の中心からずらすことを含む、請求項１１に記載の方法。
- 前記コンタクト開口部内にコンタクト構造体を形成することは、長円形の水平断面形状を有するように前記コンタクト構造体の内の少なくとも幾つかを形成することを含む、請求項４及び５の内の一項に記載の方法。
- ティア内に配列された垂直方向に交互の導電性構造体及び絶縁構造体を含むスタック構造体であって、前記ティアの各々は、前記導電性構造体の内の１つ及び前記絶縁構造体の内の１つを含む、前記スタック構造体と、
前記スタック構造体を通って部分的に垂直方向に拡張し、かつ、第１の方向に水平方向に拡張する、充填されたトレンチであって、
下部部分と、
実質的に非平面の水平境界を含む上部部分であって、前記第１の方向に直交する第２の方向において前記下部部分よりも大きな少なくとも１つの水平方向の幅を有する前記上部部分と、
を含む前記充填されたトレンチと、
前記充填されたトレンチ内にあって且つ前記充填されたトレンチを実質的に完全に充填する少なくとも１つの誘電体構造体と、
を含む、マイクロ電子デバイス。 - 前記充填されたトレンチの前記下部部分の水平境界は実質的に平面である、請求項１４に記載のマイクロ電子デバイス。
- ティア内に配列された垂直方向に交互の導電性構造体及び絶縁構造体を含むスタック構造体であって、前記ティアの各々は、前記導電性構造体の内の１つ及び前記絶縁構造体の内の１つを含む、前記スタック構造体と、
前記スタック構造体を通って部分的に垂直方向に拡張し、かつ、第１の方向に水平方向に拡張する、充填されたトレンチであって、
下部部分と、
前記第１の方向に直交する第２の方向において前記下部部分よりも大きな水平方向の幅を有する上部部分と、
を含む前記充填されたトレンチと、
前記充填されたトレンチ内の少なくとも１つの誘電体構造体と、
前記スタック構造体の下にあるソースティアであって、
導電性ソース構造体と、
相互に及び前記導電性ソース構造体から水平方向に分離された個別の導電性構造体と、
を含む前記ソースティアと、
前記スタック構造体を貫通して前記ソースティアの前記個別の導電性構造体まで垂直方向に拡張するコンタクト構造体と、
前記コンタクト構造体と前記スタック構造体との間に水平方向に介在する誘電体ライナー構造体と、
を含む、マイクロ電子デバイス。 - 前記コンタクト構造体は卵形の水平断面形状を有し、
前記コンタクト構造体の内の少なくとも幾つかの水平方向の中心は、前記コンタクト構造体の内の前記幾つかに物理的に接触する前記個別の導電性構造体の内の少なくとも幾つかの水平方向の中心からずれている、
請求項１６に記載のマイクロ電子デバイス。 - 前記スタック構造体の前記ティアの内の少なくとも幾つかの縁を含むステップを有する階段構造体と、
前記階段構造体の前記ステップ上にあり、前記第１の方向の前記コンタクト構造体の内の少なくとも幾つかと水平方向に交互になる追加のコンタクト構造体と、
を更に含む、請求項１６に記載のマイクロ電子デバイス。 - 少なくとも１つの導電性構造体と前記少なくとも１つの導電性構造体に垂直方向に隣接する少なくとも１つの絶縁構造体とを各々含むティアを含むスタック構造体と、
前記スタック構造体を通って部分的に垂直方向に拡張する、誘電体で充填されたトレンチであって、該トレンチの各々が、
下部部分と、
前記下部部分よりも大きな１つ以上の水平方向の幅を有する上部部分と、
を含む、前記誘電体で充填されたトレンチと、
前記スタック構造体の前記ティアの縁を含むステップを有する階段構造体と、
前記スタック構造体の下にあるソースティアであって、
ソースプレートと、
相互に及び前記ソースプレートから分離された個別の導電性構造体と、
を含む、前記ソースティアと、
前記スタック構造体を通って垂直方向に拡張し、かつ、前記ソースティアの前記個別の導電性構造体に接触するピラー構造体であって、前記ピラー構造体は、長円形の水平断面形状を有し、前記ピラー構造体の水平方向の中心は、それらに接触している前記個別の導電性構造体の水平方向の中心からずれている、前記ピラー構造体と、
前記階段構造体の前記ステップ上にあり、かつ、前記ピラー構造体の内の幾つかと水平方向に交互になるアクセス線コンタクト構造体と、
前記スタック構造体の上にあるデータ線と、
前記スタック構造体を通って拡張し、かつ、前記ソースプレート及び前記データ線に電気的に接続された、メモリセルの垂直方向に拡張するストリングのアレイと、
前記アクセス線コンタクト構造体に電気的に接続されたアクセス線と、
前記ソースティアの垂直方向に下にあり、かつ、メモリセルの垂直方向に拡張するストリングの前記アレイの水平境界内にある、ＣＭＯＳ回路を含む制御デバイスであって、前記ソースプレート、前記データ線、及び前記アクセス線に電気的に結合される前記制御デバイスと、
を含むメモリデバイス。 - 前記誘電体で充填されたトレンチは、酸化アルミニウムで少なくとも部分的に充填される、請求項１９に記載のメモリデバイス。
- 前記誘電体で充填されたトレンチと水平方向に交互になり、かつ、前記スタック構造体を貫通して垂直方向に拡張する、追加の誘電体で充填されたトレンチを更に含み、前記追加の誘電体で充填されたトレンチは、前記スタック構造体を複数のブロックに分割し、前記誘電体で充填されたトレンチは、前記ブロックの各々を複数のサブブロックに分割する、請求項１９に記載のメモリデバイス。
- 入力デバイスと、
出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に結合されたプロセッサデバイスと、
前記プロセッサデバイスに動作可能に結合され、かつ、マイクロ電子デバイス構造体を含むメモリデバイスと、
を含む電子システムであって、
前記マイクロ電子デバイス構造体は、
導電性構造体と前記導電性構造体に垂直方向に隣接する誘電体構造体とを各々含むティアを含むスタック構造体と、
前記スタック構造体を貫通して垂直方向に拡張し、かつ、誘電体材料で充填されたトレンチと、
前記トレンチと水平方向に交互になり、かつ、前記スタック構造体を部分的に通って垂直方向に拡張する追加のトレンチであって、前記追加のトレンチの内の少なくとも１つは、実質的に完全に追加の誘電体材料で充填され、かつ、
下部部分と、
実質的に非平面の水平境界を有する上部部分であって、前記下部部分よりも大きな少なくとも１つの水平方向の幅を有する前記上部部分と、
を含む、前記追加のトレンチと、
前記スタック構造体の垂直方向に下方にあるソースティアであって、
ソース構造体と、
相互に及び前記ソース構造体から電気的に絶縁された個別の導電性構造体と、
を含む前記ソースティアと、
前記スタック構造体を通って前記ソースティアの前記個別の導電性構造体まで垂直方向に拡張する導電性ピラーと、
を含む、電子システム。 - 前記メモリデバイスは、マルチデッキ３Ｄ ＮＡＮＤフラッシュメモリデバイスを含む、請求項２２に記載の電子システム。
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