JP7422449B1 - Light emitting diode chip integrated device - Google Patents
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Abstract
AlGaInN系またはAlGaInP系の発光ダイオードチップ(10)は縦型または横型であり、n型半導体層(11)、その上の多角錐台状の半導体層(13)、その上面および側面に沿って設けられた発光層(14)、その上のp型半導体層(15)、p型半導体層に接触したp側電極(16)およびn型半導体層に接触したn側電極(17)を有する。半導体層の上面の上方のp型半導体層の厚さは半導体層の側面の上方のp型半導体層の厚さより小さい。主として半導体層の上面の発光層から光が発せられる。この発光ダイオードチップを基板上に多数実装することによりマイクロLEDディスプレイなどの発光ダイオードチップ集積装置を製造する。The AlGaInN-based or AlGaInP-based light emitting diode chip (10) is vertical or horizontal, and includes an n-type semiconductor layer (11), a truncated polygonal pyramid-shaped semiconductor layer (13) thereon, and is provided along the top and side surfaces of the n-type semiconductor layer (11). It has a light-emitting layer (14) formed on top of the light-emitting layer (14), a p-type semiconductor layer (15) thereon, a p-side electrode (16) in contact with the p-type semiconductor layer, and an n-side electrode (17) in contact with the n-type semiconductor layer. The thickness of the p-type semiconductor layer above the top surface of the semiconductor layer is smaller than the thickness of the p-type semiconductor layer above the side surfaces of the semiconductor layer. Light is mainly emitted from the light emitting layer on the top surface of the semiconductor layer. A light emitting diode chip integrated device such as a micro LED display is manufactured by mounting a large number of these light emitting diode chips on a substrate.
Description
この発明は、発光ダイオードチップ、発光ダイオードチップ集積装置および発光ダイオードチップ集積装置の製造方法に関し、例えば、微小化したマイクロ発光ダイオード(LED)チップを基板上に多数集積したマイクロLEDディスプレイに適用して好適なものである。 The present invention relates to a light emitting diode chip, a light emitting diode chip integrated device, and a method for manufacturing a light emitting diode chip integrated device, and is applied to, for example, a micro LED display in which a large number of miniaturized micro light emitting diode (LED) chips are integrated on a substrate. It is suitable.
現在、薄型テレビやスマートフォンなどの表示装置(ディスプレイ)の主流は、液晶ディスプレイ(LCD)および有機ELディスプレイ(OLED)である。このうちLCDの場合、画素の微細化に伴い、出力される光量はバックライトの光量の10分の1程度である。OLEDも、理論上の電力効率は高いが、実際の製品はLCDと同等の水準に留まっている。 Currently, the mainstream of display devices (displays) such as flat-screen televisions and smartphones are liquid crystal displays (LCDs) and organic EL displays (OLEDs). Among these, in the case of LCD, the amount of light outputted is about one-tenth of the amount of light from a backlight due to miniaturization of pixels. OLEDs also have high theoretical power efficiency, but actual products remain at the same level as LCDs.
LCDおよびOLEDを遥かに凌ぐ高輝度、高効率(低消費電力)のディスプレイとしてマイクロLEDディスプレイが注目されている。直接発光のマイクロLEDディスプレイは高効率であるが、マイクロLEDディスプレイの実現のためには、数μmから数十μmオーダーのサイズのマイクロLEDチップを実装基板上に数千万個配列させる必要がある。 Micro LED displays are attracting attention as displays with high brightness and high efficiency (low power consumption) that far exceed LCDs and OLEDs. Direct-emission micro LED displays are highly efficient, but in order to realize micro LED displays, it is necessary to arrange tens of millions of micro LED chips with sizes on the order of several micrometers to several tens of micrometers on a mounting board. .
マイクロLEDチップとしてはGaN系半導体を用いたものが一般的である。しかしながら、従来のGaN系マイクロLEDチップでは、チップの微細化による発光効率の低下が問題となっている。その理由は、GaN系半導体では、ウェットエッチングが困難であり、チップの分離には反応性イオンエッチング(RIE)などのドライエッチングが行われるが、ドライエッチングで生じた側壁の欠陥密度は高く、再成長による被覆を行っても相当数の欠陥が残るためである。 Micro LED chips generally use GaN-based semiconductors. However, conventional GaN-based micro LED chips have a problem of reduced luminous efficiency due to miniaturization of the chip. The reason for this is that wet etching is difficult for GaN-based semiconductors, and dry etching such as reactive ion etching (RIE) is used to separate chips, but the density of defects on the sidewalls caused by dry etching is high and This is because a considerable number of defects remain even if the coating is performed by growth.
マイクロLEDチップの発光効率の向上を図るために、発光層をバンドギャップがより広い層で囲う構造が提案されている(特許文献1~4参照)。しかしながら、この構造によっても、発光効率の低下を十分に防ぐことは難しく、あるいは、結晶成長工程や加工の煩雑さがあったり、リーク電流対策が不十分であったりする。
In order to improve the luminous efficiency of micro LED chips, a structure in which a light emitting layer is surrounded by a layer with a wider band gap has been proposed (see
一方、本発明者は、マイクロLEDディスプレイを低コストで実現することが可能なマイクロLEDディスプレイの製造方法を提案した(特許文献5~8参照)。特許文献5~7では、例えばp側電極側がn側電極側に比べてより強く磁場に引き寄せられるように構成されたマイクロLEDチップを液体に分散させたインクを基板の主面のチップ結合部に吐出し、基板の下方から外部磁場を印加することによりマイクロLEDチップのp側電極側をチップ結合部に結合させることによりマイクロLEDディスプレイを製造する。特許文献8では、上下に複数のp側電極および一つのn側電極を有する縦型のマイクロLEDチップまたは一方の面側に複数のp側電極および一つのn側電極を有する横型のマイクロLEDチップをマルチチップ転写方式でチップ結合部に結合させることによりマイクロLEDディスプレイを製造する。
On the other hand, the present inventor proposed a method for manufacturing a micro LED display that can realize a micro LED display at low cost (see Patent Documents 5 to 8). In Patent Documents 5 to 7, for example, ink in which micro LED chips, which are configured such that the p-side electrode side is attracted to a magnetic field more strongly than the n-side electrode side, are dispersed in a liquid is applied to the chip bonding portion on the main surface of the substrate. A micro LED display is manufactured by discharging and applying an external magnetic field from below the substrate to couple the p-side electrode side of the micro LED chip to the chip bonding part.
上述のように、従来のGaN系マイクロLEDチップでは十分に高い発光効率を容易に得ることができなかった。 As mentioned above, it has not been possible to easily obtain sufficiently high luminous efficiency with conventional GaN-based micro LED chips.
一方、特許文献5~8に記載のマイクロLEDディスプレイの製造方法によれば、マイクロLEDディスプレイを低コストかつ高歩留まりで実現することが可能である。しかしながら、チップの微細化による発光効率の低下のために、高効率であるはずのマイクロLEDディスプレイの特性を十分生かし切れておらず、改善の余地があった。 On the other hand, according to the micro LED display manufacturing methods described in Patent Documents 5 to 8, it is possible to realize a micro LED display at low cost and high yield. However, due to the reduction in luminous efficiency due to miniaturization of chips, the characteristics of micro LED displays, which are supposed to be highly efficient, cannot be fully utilized, and there is room for improvement.
そこで、この発明が解決しようとする課題は、微細化しても高い発光効率を得ることができ、しかも容易に製造することができるAlGaInN系、さらにはAlGaInP系の発光ダイオードチップ、この高性能の発光ダイオードチップを用いた、マイクロLEDディスプレイをはじめとする各種の高性能の発光ダイオードチップ集積装置およびこのような発光ダイオードチップ集積装置を容易に製造することができる発光ダイオードチップ集積装置の製造方法を提供することである。 Therefore, the problem to be solved by this invention is to provide a light emitting diode chip made of AlGaInN or even AlGaInP, which can obtain high luminous efficiency even when miniaturized and is easily manufactured. Provided are various high-performance light emitting diode chip integrated devices including micro LED displays using diode chips, and a method for manufacturing a light emitting diode chip integrated device that can easily manufacture such light emitting diode chip integrated devices. It is to be.
上記課題を解決するために、この発明は、
n型半導体層と、
上記n型半導体層上の多角錐台状の半導体層と、
上記多角錐台状の半導体層の上面および側面に沿って設けられた発光層と、
上記発光層を覆うように設けられたp型半導体層と、
上記n型半導体層に接触したn側電極と、
上記p型半導体層に接触したp側電極とを有し、
上記多角錐台状の半導体層の上面の上方の上記p型半導体層の厚さは上記多角錐台状の半導体層の側面の上方の上記p型半導体層の厚さより小さく、
主として上記多角錐台状の半導体層の上面の上記発光層から光が発せられるAlGaInN系またはAlGaInP系の発光ダイオードチップである。
In order to solve the above problems, this invention
an n-type semiconductor layer;
a truncated polygonal pyramidal semiconductor layer on the n-type semiconductor layer;
a light-emitting layer provided along the top surface and side surfaces of the polygonal truncated pyramid-shaped semiconductor layer;
a p-type semiconductor layer provided to cover the light emitting layer;
an n-side electrode in contact with the n-type semiconductor layer;
and a p-side electrode in contact with the p-type semiconductor layer,
The thickness of the p-type semiconductor layer above the top surface of the truncated polygonal pyramid-shaped semiconductor layer is smaller than the thickness of the p-type semiconductor layer above the side surface of the truncated polygonal pyramid-shaped semiconductor layer;
This is an AlGaInN-based or AlGaInP-based light emitting diode chip in which light is mainly emitted from the light emitting layer on the upper surface of the polygonal truncated pyramid-shaped semiconductor layer.
多角錐台状の半導体層は、典型的には、六角錐台状であるが、これに限定されるものではない。発光層は、一つの多角錐台状の半導体層毎に設けられ、この半導体層がn型半導体層上に複数あれば発光層も複数ある。この半導体層は、アンドープであってもn型であってもよい。 The polygonal truncated pyramid-shaped semiconductor layer typically has a hexagonal truncated pyramid shape, but is not limited thereto. A light emitting layer is provided for each truncated polygonal pyramid semiconductor layer, and if there are multiple semiconductor layers on the n-type semiconductor layer, there are also multiple light emitting layers. This semiconductor layer may be undoped or n-type.
典型的には、n型半導体層上に少なくとも一つの開口を有する絶縁膜が設けられ、多角錐台状の半導体層は、この絶縁膜の開口の部分のn型半導体層上にこの絶縁膜上に延在するように設けられ、あるいは、この絶縁膜の開口の部分のn型半導体層上にのみ設けられる。絶縁膜が有する開口の数は発光ダイオードチップが有する発光層の数と同じである。絶縁膜が複数の開口を有する場合、それらの配列は必要に応じて選択されるが、配列密度の向上の観点から、好適には最密充填配列とされる。絶縁膜の開口の形状は必要に応じて選択され、典型的には、多角錐台状の半導体層と相似な多角形であるが、多角形以外の形状、例えば円形であってもよい。絶縁膜は必要に応じて選択されるが、例えば、酸化膜(SiO2 膜など)、窒化膜(Si3 N4 膜など)、酸窒化膜(SiON膜など)などが用いられる。n型半導体層上に少なくとも一つの開口を有する絶縁膜が設けられる場合、好適には、n型半導体層の一部は横方向成長により形成され、この絶縁膜の開口はその横方向成長により形成された部分のn型半導体層上に形成される。こうすることで、この絶縁膜の開口の部分のn型半導体層上に設けられる多角錐台状の半導体層の貫通転位密度の大幅な低減を図ることができ、それによってこの多角錐台状の半導体層から発光層に伝播する貫通転位部分における非発光再結合による発光効率の低下を抑えることができる。 Typically, an insulating film having at least one opening is provided on the n-type semiconductor layer, and a truncated polygonal pyramid-shaped semiconductor layer is provided on the n-type semiconductor layer in the opening portion of the insulating film. Alternatively, it is provided only on the n-type semiconductor layer in the opening portion of the insulating film. The number of openings that the insulating film has is the same as the number of light emitting layers that the light emitting diode chip has. When the insulating film has a plurality of openings, the arrangement thereof is selected as necessary, but from the viewpoint of improving the arrangement density, a close-packed arrangement is preferably used. The shape of the opening in the insulating film is selected as necessary, and is typically a polygon similar to the semiconductor layer having a truncated polygonal pyramid shape, but it may also have a shape other than a polygon, for example, a circle. The insulating film is selected as necessary, and for example, an oxide film (SiO 2 film, etc.), nitride film (Si 3 N 4 film, etc.), oxynitride film (SiON film, etc.), etc. are used. When an insulating film having at least one opening is provided on the n-type semiconductor layer, preferably a part of the n-type semiconductor layer is formed by lateral growth, and the opening in the insulating film is formed by the lateral growth. is formed on the n-type semiconductor layer in the exposed portion. By doing this, it is possible to significantly reduce the threading dislocation density of the polygonal truncated pyramid-shaped semiconductor layer provided on the n-type semiconductor layer in the opening portion of the insulating film, and thereby to reduce the threading dislocation density of the polygonal truncated pyramid-shaped semiconductor layer. Decrease in luminous efficiency due to non-radiative recombination in the threading dislocation portion propagating from the semiconductor layer to the light emitting layer can be suppressed.
発光ダイオードチップを磁力を利用して基板上に実装する場合、典型的には、p側電極およびn側電極のうちの一方は他方に比べてより強く磁場に引き寄せられるように構成される。これらのp側電極およびn側電極のうちの一方は、典型的には、軟磁性体を含む。軟磁性体は、保磁力が小さく透磁率が大きい材料であり、磁場の影響下では強く磁化されるが、磁場が存在しない場合は磁力を持たない性質を有する。軟磁性体は、例えば、ニッケル(Ni)などである(特許文献5~7参照)。スタンプを用いたチップ転写技術やレーザービーム照射を用いたマストランスファー技術などにより発光ダイオードチップを基板上に実装する場合は、p側電極およびn側電極のうちの一方を他方に比べてより強く磁場に引き寄せられるように構成する必要はない。 When a light emitting diode chip is mounted on a substrate using magnetic force, typically one of the p-side electrode and the n-side electrode is configured to be more strongly attracted to the magnetic field than the other. One of the p-side electrode and n-side electrode typically includes a soft magnetic material. A soft magnetic material is a material that has a low coercive force and a high magnetic permeability, and is strongly magnetized under the influence of a magnetic field, but has the property of having no magnetic force in the absence of a magnetic field. The soft magnetic material is, for example, nickel (Ni) (see Patent Documents 5 to 7). When mounting a light emitting diode chip on a substrate using chip transfer technology using a stamp or mass transfer technology using laser beam irradiation, one of the p-side electrode and n-side electrode is placed in a stronger magnetic field than the other. There is no need to configure it so that it is attracted to.
典型的な一つの例では、p側電極およびn側電極のうちの一方は少なくとも一部が透明に構成され、この透明部分を通して発光層からの光が外部に取り出される。具体的には、これらのp側電極およびn側電極のうちの一方が透明電極により構成される。 In one typical example, at least a portion of one of the p-side electrode and the n-side electrode is configured to be transparent, and light from the light emitting layer is extracted to the outside through this transparent portion. Specifically, one of the p-side electrode and the n-side electrode is constituted by a transparent electrode.
発光ダイオードチップは縦型であっても横型であってもよい。縦型の発光ダイオードチップにおいては、p側電極はp型半導体層の上面に設けられ、n側電極はn型半導体層の多角錐台状の半導体層と反対側の面(裏面)に設けられる。一つの縦型の発光ダイオードチップに多角錐台状の半導体層が複数ある場合、典型的には、この多角錐台状の半導体層はn型半導体層上に互いに分離して複数設けられ、p側電極はそれぞれの多角錐台状の半導体層の上面に対応する部分のp型半導体層の上面に互いに分離して複数設けられる。横型の発光ダイオードチップにおいては、p側電極はp型半導体層の上面に設けられ、n側電極は多角錐台状の半導体層が設けられていない部分のn型半導体層上に設けられる。一つの横型の発光ダイオードチップに多角錐台状の半導体層が複数ある場合も、典型的には、この多角錐台状の半導体層はn型半導体層上に互いに分離して複数設けられ、p側電極はそれぞれの多角錐台状の半導体層の上面に対応する部分のp型半導体層の上面に互いに分離して複数設けられる。 The light emitting diode chip may be vertical or horizontal. In a vertical light emitting diode chip, the p-side electrode is provided on the top surface of the p-type semiconductor layer, and the n-side electrode is provided on the surface (back surface) of the n-type semiconductor layer opposite to the polygonal truncated pyramid-shaped semiconductor layer. . When a single vertical light-emitting diode chip has a plurality of polygonal truncated pyramid-shaped semiconductor layers, typically, a plurality of polygonal truncated pyramid-shaped semiconductor layers are provided on an n-type semiconductor layer and separated from each other. A plurality of side electrodes are provided separately from each other on the upper surface of the p-type semiconductor layer in portions corresponding to the upper surface of each truncated polygonal pyramidal semiconductor layer. In a horizontal light emitting diode chip, the p-side electrode is provided on the upper surface of the p-type semiconductor layer, and the n-side electrode is provided on the portion of the n-type semiconductor layer where the truncated polygonal pyramidal semiconductor layer is not provided. Even when a single horizontal light-emitting diode chip has a plurality of polygonal truncated pyramid-shaped semiconductor layers, typically a plurality of polygonal truncated pyramid-shaped semiconductor layers are provided on the n-type semiconductor layer and separated from each other. A plurality of side electrodes are provided separately from each other on the upper surface of the p-type semiconductor layer in portions corresponding to the upper surface of each truncated polygonal pyramidal semiconductor layer.
AlGaInN系の発光ダイオードチップは、近紫外帯、青紫、青色から緑色の波長帯(波長365nm~550nm)の発光を得る場合に使用される。また、AlGaInP系の発光ダイオードチップは、赤色の波長帯(波長600nm~650nm)の発光を得る場合に使用される。青色、緑色、赤色の波長帯を得るためにはAlGaInN系の発光ダイオードチップと蛍光体とを組み合わせて実現してもよい。 AlGaInN light emitting diode chips are used to emit light in the near-ultraviolet, blue-violet, and blue to green wavelength bands (wavelengths of 365 nm to 550 nm). Furthermore, an AlGaInP-based light emitting diode chip is used to obtain light emission in the red wavelength band (wavelength 600 nm to 650 nm). In order to obtain blue, green, and red wavelength bands, an AlGaInN light emitting diode chip and a phosphor may be combined.
発光ダイオードチップのチップサイズは必要に応じて選ばれ、発光ダイオードチップが縦型であるか横型であるかによっても異なるが、一般的には20μm×20μm以下、典型的には10μm×10μm以下、最も典型的には5μm×5μm以下に選ばれ、典型的には0.1μm×0.1μm以上である。また、発光ダイオードチップの厚さも必要に応じて選ばれるが、典型的には1μm以上6μm以下である。発光ダイオードチップは、基板上に発光ダイオードを構成する半導体層の結晶成長を行った後、基板を半導体層から分離したものであることが望ましい。発光ダイオードチップの全体形状は必要に応じて選ばれ、特に限定されないが、典型的には、多角柱や円柱などである。多角柱は、四角柱(正四角柱など)、六角柱(正六角柱など)、八角柱(正八角柱など)などである。発光ダイオードチップの全体形状は、半多角錘(多角錐の上部を切除したもの)や半円錐(円錐の頂部を切除したもの)などであってもよい。発光ダイオードチップの側面は、多角錐台状の半導体層の上面および側面に沿って設けられた発光層のうちのこの半導体層の上面の部分がこの側面に露出しないように形成される。こうすることで、基板上に発光ダイオードを構成する半導体層の結晶成長を行った後、この半導体層をRIEなどのドライエッチングで分離してチップ化した場合にこのチップ化により形成される側面に欠陥が存在しても、この欠陥は、主として発光が起きる多角錐台状の半導体層の上面の発光層から十分に離れた位置にあるため、発光に及ぼす影響はほとんどない。一つの発光ダイオードチップに多角錐台状の半導体層が複数ある場合、発光ダイオードチップの側面は、少なくとも一つ以上の多角錐台状の半導体層の上面および側面に沿って設けられた発光層のうちのこの半導体層の上面の部分がこの側面に露出しないように形成される。 The chip size of the light emitting diode chip is selected according to need, and varies depending on whether the light emitting diode chip is vertical or horizontal, but generally it is 20 μm x 20 μm or less, typically 10 μm x 10 μm or less, Most typically, it is selected to be 5 μm x 5 μm or less, and typically 0.1 μm x 0.1 μm or more. Further, the thickness of the light emitting diode chip is also selected as required, but is typically 1 μm or more and 6 μm or less. It is preferable that the light emitting diode chip is obtained by performing crystal growth of a semiconductor layer constituting the light emitting diode on a substrate and then separating the substrate from the semiconductor layer. The overall shape of the light emitting diode chip is selected as required and is not particularly limited, but typically is a polygonal prism, a cylinder, or the like. Polygonal prisms include square prisms (such as regular square prisms), hexagonal prisms (such as regular hexagonal prisms), and octagonal prisms (such as regular octagonal prisms). The overall shape of the light-emitting diode chip may be a half-polygonal pyramid (a polygonal pyramid with the top removed), a semi-cone (a cone with the top removed), or the like. The side surfaces of the light emitting diode chip are formed so that the upper surface portion of the semiconductor layer, of the light emitting layer provided along the upper surface and side surfaces of the semiconductor layer in the shape of a truncated polygonal pyramid, is not exposed to the side surfaces. By doing this, after crystal growth of a semiconductor layer constituting a light emitting diode on a substrate, when this semiconductor layer is separated by dry etching such as RIE and made into a chip, the side surface formed by this chip formation Even if a defect exists, this defect has almost no effect on light emission because it is located sufficiently far from the light emitting layer on the upper surface of the polygonal pyramidal semiconductor layer where light emission mainly occurs. When one light-emitting diode chip has a plurality of semiconductor layers in the shape of a truncated polygonal pyramid, the side surfaces of the light-emitting diode chip are formed by the light-emitting layers provided along the top and side surfaces of at least one semiconductor layer in the shape of a truncated polygonal pyramid. The upper surface of this semiconductor layer is formed so as not to be exposed on this side surface.
また、この発明は、
一方の主面に下部幹線部電極と当該下部幹線部電極から分岐した単一または複数の下部支線部電極とを有する下部電極を有する基板と、
上記下部電極の上記単一または複数の下部支線部電極の上面により構成されたチップ結合部と、
上記チップ結合部に結合した、上下に一つまたは複数のp側電極および一つのn側電極を有する複数の縦型の発光ダイオードチップと、
上記発光ダイオードチップの上層の上部電極とを有し、
上記発光ダイオードチップは、上記p側電極および上記n側電極のうちの上記一方を上記チップ結合部に向けて上記チップ結合部に結合し、上記p側電極および上記n側電極のうちの上記一方と上記下部支線部電極とが互いに電気的に接続され、上記p側電極および上記n側電極のうちの他方と上記上部電極とが互いに電気的に接続され、
上記発光ダイオードチップは、
n型半導体層と、
上記n型半導体層上の多角錐台状の半導体層と、
上記多角錐台状の半導体層の上面および側面に沿って設けられた発光層と、
上記発光層を覆うように設けられたp型半導体層と、
上記n型半導体層に接触したn側電極と、
上記p型半導体層に接触したp側電極とを有し、
上記多角錐台状の半導体層の上面の上方の上記p型半導体層の厚さは上記多角錐台状の半導体層の側面の上方の上記p型半導体層の厚さより小さく、
主として上記多角錐台状の半導体層の上面の上記発光層から光が発せられるAlGaInN系またはAlGaInP系の縦型の発光ダイオードチップである発光ダイオードチップ集積装置である。
Moreover, this invention
A substrate having a lower electrode having a lower trunk electrode and a single or multiple lower branch electrodes branched from the lower trunk electrode on one main surface;
a tip coupling portion configured by the upper surface of the single or multiple lower branch electrodes of the lower electrode;
A plurality of vertical light emitting diode chips having one or more p-side electrodes and one n-side electrode above and below, coupled to the chip coupling part;
and an upper electrode of the upper layer of the light emitting diode chip,
The light emitting diode chip has one of the p-side electrode and the n-side electrode facing the chip-coupling portion and coupled to the chip-coupling portion, and the one of the p-side electrode and the n-side electrode. and the lower branch electrode are electrically connected to each other, the other of the p-side electrode and the n-side electrode and the upper electrode are electrically connected to each other,
The above light emitting diode chip is
an n-type semiconductor layer;
a truncated polygonal pyramidal semiconductor layer on the n-type semiconductor layer;
a light-emitting layer provided along the top surface and side surfaces of the polygonal truncated pyramid-shaped semiconductor layer;
a p-type semiconductor layer provided to cover the light emitting layer;
an n-side electrode in contact with the n-type semiconductor layer;
and a p-side electrode in contact with the p-type semiconductor layer,
The thickness of the p-type semiconductor layer above the top surface of the truncated polygonal pyramid-shaped semiconductor layer is smaller than the thickness of the p-type semiconductor layer above the side surface of the truncated polygonal pyramid-shaped semiconductor layer;
The light emitting diode chip integrated device is an AlGaInN-based or AlGaInP-based vertical light emitting diode chip in which light is mainly emitted from the light emitting layer on the upper surface of the polygonal truncated pyramid-shaped semiconductor layer.
この発光ダイオードチップ集積装置において、基板は、典型的には、互いに独立駆動可能な複数の回路ユニットを有し、これらの複数の回路ユニットのそれぞれに対して下部電極および上部電極が設けられる。 In this light emitting diode chip integrated device, the substrate typically has a plurality of circuit units that can be driven independently of each other, and a lower electrode and an upper electrode are provided for each of the plurality of circuit units.
特に、発光ダイオードチップ集積装置がカラーディスプレイである場合には、典型的には、互いに隣接する3つ以上の回路ユニットを含む領域により1画素が構成される。この1画素の面積は必要に応じて選ばれる。1画素の面積は、典型的には、500μm×500μm程度に選ばれるが、500μm×500μmより大きくても小さくてもよい。この場合、3つ以上の回路ユニットにより、赤色、緑色、青色の3色の発光が行われるようにすることができる。カラーディスプレイは、パッシブマトリクス駆動方式、アクティブマトリクス駆動方式、パルス幅変調(PWM)駆動方式などのいずれであってもよい。PWM駆動方式のカラーディスプレイでは、例えば、PWM駆動回路が内蔵されたIC基板上に発光ダイオードチップを転写してもよい。 Particularly, when the light emitting diode chip integrated device is a color display, one pixel is typically configured by a region including three or more mutually adjacent circuit units. The area of one pixel is selected as necessary. The area of one pixel is typically selected to be approximately 500 μm×500 μm, but may be larger or smaller than 500 μm×500 μm. In this case, three or more circuit units can emit light in three colors, red, green, and blue. The color display may be a passive matrix drive method, an active matrix drive method, a pulse width modulation (PWM) drive method, or the like. In a PWM drive type color display, for example, a light emitting diode chip may be transferred onto an IC substrate with a built-in PWM drive circuit.
基板(あるいは実装基板)は、特に限定されないが、例えば、Si基板、ガラス基板、ガラスエポキシ基板、樹脂フィルム、プリント基板などである。基板は剛体であってもフレキシブルであってもよく、更に透明、半透明、不透明でもよく適宜選択される。 The substrate (or mounting substrate) is not particularly limited, and includes, for example, a Si substrate, a glass substrate, a glass epoxy substrate, a resin film, a printed circuit board, and the like. The substrate may be rigid or flexible, and may be transparent, translucent, or opaque, and may be selected as appropriate.
下部電極を構成する単一または複数の下部支線部電極の幅、複数の下部支線部電極の間の隙間の幅などは必要に応じて選択されるが、例えば、下部支線部電極の幅は1~100μm、下部支線部電極の間の隙間の幅は0.1~5μmである。典型的には、これらの複数の下部支線部電極は互いに平行に設けられる。各下部支線部電極の上面によりチップ結合部が構成される。このチップ結合部は発光ダイオードチップを結合させる領域である。単一の下部支線部電極あるいは複数の下部支線部電極のうちの少なくとも一つの下部支線部電極のチップ結合部には少なくとも一つの発光ダイオードチップが結合している。複数の下部支線部電極の場合、一つの発光ダイオードチップも結合していないチップ結合部が含まれることもある。発光ダイオードチップはチップ結合部のどの位置に結合してもよい。発光ダイオードチップとして、p側電極およびn側電極のうちの一方が他方に比べてより強く磁場に引き寄せられるように構成されているものを用いる場合、この発光ダイオードチップをチップ結合部に結合させる位置を予め決めておきたいときは、チップ結合部の領域に強磁性体領域を設けてもよい。こうすることで、発光ダイオードチップのp側電極およびn側電極のうちの一方が磁力によりこの強磁性体領域に向かって引き寄せられて結合しやすくなる。例えば、下部支線部電極のチップ結合部の中心線上に一列にかつ等間隔に発光ダイオードチップを結合させる場合は、その結合させたい位置にそれぞれ強磁性体領域が形成される。これらの強磁性体領域は、基板と下部支線部電極との間に設けてもよいし、チップ結合部上に設けてもよい。強磁性体領域の面積は、典型的には、発光ダイオードチップのp側電極およびn側電極のうちの一方の面積以下に選ばれる。また、強磁性体領域の形状は、典型的には、発光ダイオードチップのp側電極およびn側電極のうちの一方の形状と同様に選ばれるが、これに限定されるものではない。強磁性体領域は、典型的には、軟磁性体または硬磁性体からなる。硬磁性体は、磁場を取り去っても保磁力を有する性質を有し、永久磁石として用いられる。硬磁性体は、例えば、ネオジム鉄ボロン(Nd-Fe-B)磁石などである(特許文献5~7参照)。 The width of the single or plural lower branch line electrodes constituting the lower electrode, the width of the gap between the plurality of lower branch line electrodes, etc. are selected as necessary. For example, the width of the lower branch line electrode is 1. ~100 μm, and the width of the gap between the lower branch electrodes is 0.1 to 5 μm. Typically, these plurality of lower branch electrodes are provided in parallel to each other. The upper surface of each lower branch electrode constitutes a tip coupling portion. The chip bonding portion is a region where the light emitting diode chips are bonded. At least one light emitting diode chip is coupled to the chip coupling portion of the single lower branch electrode or at least one of the plurality of lower branch electrodes. In the case of a plurality of lower branch electrodes, there may be a chip coupling part to which no LED chip is coupled. The light emitting diode chip may be coupled to any position of the chip coupling part. When using a light-emitting diode chip in which one of the p-side electrode and n-side electrode is more strongly attracted to the magnetic field than the other, the position where this light-emitting diode chip is coupled to the chip coupling part. If it is desired to predetermine the ferromagnetic region, a ferromagnetic region may be provided in the region of the chip coupling portion. By doing so, one of the p-side electrode and the n-side electrode of the light emitting diode chip is attracted toward this ferromagnetic region by magnetic force, and is easily coupled to the ferromagnetic region. For example, when light emitting diode chips are coupled in a row and at equal intervals on the center line of the chip coupling part of the lower branch electrode, ferromagnetic regions are formed at the desired coupling positions. These ferromagnetic regions may be provided between the substrate and the lower branch electrode, or may be provided on the chip coupling portion. The area of the ferromagnetic region is typically selected to be less than or equal to the area of one of the p-side electrode and n-side electrode of the light emitting diode chip. Further, the shape of the ferromagnetic region is typically selected to be similar to the shape of one of the p-side electrode and the n-side electrode of the light emitting diode chip, but is not limited thereto. The ferromagnetic region typically consists of a soft magnetic material or a hard magnetic material. Hard magnetic materials have a property of having coercive force even when a magnetic field is removed, and are used as permanent magnets. Examples of the hard magnetic material include neodymium iron boron (Nd-Fe-B) magnets (see Patent Documents 5 to 7).
発光ダイオードチップの上層の上部電極は、上部幹線部電極と当該上部幹線部電極から分岐し、上記の単一または複数の下部支線部電極と交差するようにチップ結合部に跨がる単一または複数の上部支線部電極とを有するようにしてもよい。単一または複数の上部支線部電極の幅、複数の上部支線部電極の間の隙間の幅などは下部電極を構成する単一または複数の下部支線部電極と同様に必要に応じて選択されるが、例えば、各上部支線部電極の幅は1~100μm、複数の上部支線部電極の間の隙間の幅は0.1~5μmである。上部支線部電極が複数の場合、典型的には、これらの上部支線部電極は互いに平行に設けられ、これらの上部支線部電極は下部支線部電極に対して直角に設けられるが、これに限定されるものではない。 The upper electrode of the upper layer of the light emitting diode chip includes an upper main line electrode and a single or multiple branch line electrode branching from the upper main line electrode and spanning the chip coupling part so as to intersect with the single or multiple lower branch line electrodes. It may also have a plurality of upper branch line electrodes. The width of the single or multiple upper branch line electrodes, the width of the gap between the multiple upper branch line electrodes, etc. are selected as necessary in the same way as the single or multiple lower branch line electrodes constituting the lower electrode. However, for example, the width of each upper branch line electrode is 1 to 100 μm, and the width of the gap between the plurality of upper branch line electrodes is 0.1 to 5 μm. When there is a plurality of upper branch line electrodes, typically these upper branch line electrodes are provided parallel to each other, and these upper branch line electrodes are provided at right angles to the lower branch line electrode, but the present invention is not limited to this. It is not something that will be done.
典型的には、下部電極を構成する単一または複数の下部支線部電極の数をL、上部電極を構成する単一または複数の上部支線部電極の数をUとしたとき、L、UはL×U≧4を満足するように選ばれる。発光ダイオードチップの微細化により全数検査が著しく困難になるため、代表的な幾つかの発光ダイオードチップの特性を測定し、他の発光ダイオードチップに関しては検査を行わずに工程に導入されることが望ましい。この場合、通常、発光ダイオードチップには約0.5%の割合で電気的不良が含まれる。上部支線部電極および下部支線部電極がそれぞれ単一である場合、例えばマイクロLEDディスプレイでは、転写などの他の工程の歩留まりが100%であっても約0.5%のチップ不良のために画素の修理が必要になる。通常、チップ不良に対してはチップの交換が必要であるが、チップが微細であるほど交換などの修復作業も困難を極める。このように、不良チップを除去するための全数検査工程や、不良チップが存在する場合の画素修復の困難さもマイクロLEDディスプレイの低コスト化を阻害する要因となっている。 Typically, when L is the number of single or multiple lower branch electrodes constituting the lower electrode and U is the number of single or multiple upper branch electrodes constituting the upper electrode, L and U are It is selected to satisfy L×U≧4. As the miniaturization of light emitting diode chips makes it extremely difficult to fully inspect them, it is possible to measure the characteristics of a few representative light emitting diode chips and introduce other light emitting diode chips into the process without testing them. desirable. In this case, the light emitting diode chip usually contains electrical defects at a rate of about 0.5%. If the upper branch line electrode and the lower branch line electrode are each single, for example, in a micro LED display, even if the yield of other processes such as transfer is 100%, the pixel will fail due to a chip defect of about 0.5%. will require repair. Normally, when a chip is defective, it is necessary to replace the chip, but the smaller the chip, the more difficult repair work such as replacement becomes extremely difficult. As described above, the difficulty of the 100% inspection process for removing defective chips and the difficulty of repairing pixels when defective chips are present are also factors that impede cost reduction of micro LED displays.
次に、上部支線部電極および下部支線部電極がそれぞれ複数ある場合を議論する。ただし、発光ダイオードチップ集積装置がマイクロLEDディスプレイである場合を考える。簡単のため、一つの上部支線部電極と一つの下部支線部電極との交差部に一つの発光ダイオードチップが接続されている場合を仮定する。また、チップ転写後の外観検査などによりチップの無い部分への補填は容易であるため、チップ転写の歩留まりは100%と仮定して議論する。一つでも発光ダイオードチップが正常に動作すれば1画素に必要な光量は確保できる。不良チップが接続された上部支線部電極および下部支線部電極は、電流印加やレーザービーム照射などで幹線部電極と切断することで画素の修復が可能であり、チップ交換作業などに比べ遥かに容易である。チップに流れる電流密度の増大に伴う発光効率の低下は~数%以内であり駆動回路側で十分補正可能である。一つのサブピクセルの支線部電極数および発光ダイオードチップ数をともに4とすると、発光ダイオードチップ4つ全てが不良である場合を除いて容易に修復できるため、実質的に一つのサブピクセルの不良率は0.5%の4乗(=6.25×10-10 ) である。これは4K画素のマイクロLEDディスプレイを一体型で製作した場合でも約94%の歩留まりで製造できる数値である。ただし、この数値が3であると歩留まりは0.01%に低下する。そのため、L×U≧4が望ましい。このように、L×U≧4とすることで、チップの全数検査を省略しても十分な製造歩留まりを確保することが可能であり、マイクロLEDディスプレイを低コストかつ高歩留まりで実現することが可能となる。ちなみに、チップ転写の歩留まりを98%とした場合でも、支線部電極数が6であれば4K画素の一体型マイクロLEDディスプレイに対して96.5%の歩留まりを確保できる。ただし、上記の歩留まりの計算には以下の式を使った。
必要に応じて、下部支線部電極の少なくとも一部および/または上部支線部電極の少なくとも一部を融点が350℃以下、典型的には150℃以上の低融点金属から構成することができ、この一部をヒューズとして用いることができる。すなわち、この下部支線部電極あるいは上部支線部電極に通電を行った場合、発熱によりこの低融点金属からなる部分が選択的に溶けることにより下部支線部電極あるいは上部支線部電極が切断される。このような金属は、In、InSnなどである(特許文献7参照)。下部支線部電極または上部支線部電極の全体が融点の高い材料からなる場合は、その材料からなる下部支線部電極または上部支線部電極の一部にレーザービームまたは電子線の照射を行うことにより切断することができる。切断箇所は他に支障の生じない限り、下部支線部電極または上部支線部電極のどの位置であってもよく、どの位置でもヒューズとなり得る。 If necessary, at least a portion of the lower branch electrode and/or at least a portion of the upper branch electrode may be composed of a low melting point metal having a melting point of 350° C. or lower, typically 150° C. or higher; A part can be used as a fuse. That is, when the lower branch line electrode or the upper branch line electrode is energized, the portion made of the low melting point metal is selectively melted due to heat generation, thereby cutting the lower branch line electrode or the upper branch line electrode. Such metals include In, InSn, etc. (see Patent Document 7). If the entire lower branch line electrode or upper branch line electrode is made of a material with a high melting point, it can be cut by irradiating a portion of the lower branch line electrode or upper branch line electrode made of that material with a laser beam or electron beam. can do. The cut point may be at any position on the lower branch line electrode or the upper branch line electrode, as long as no other problems occur, and any position can serve as a fuse.
発光ダイオードチップ集積装置は、必要に応じて、発光ダイオードチップに加えて、上下にp側電極およびn側電極を有する縦型のツェナーダイオードチップをさらに有し、当該ツェナーダイオードチップは当該発光ダイオードチップに対して逆バイアスになるように接続される。このツェナーダイオードチップを下部電極と上部電極との間に逆バイアスが印加されるように接続することにより、何らかの理由により下部電極と上部電極との間にサージ電圧などが印加されても、このツェナーダイオードチップを通して電流を逃がすことができるため、発光ダイオードチップの静電破壊(ESD)を効果的に防止することができる。典型的には、ツェナーダイオードチップの混合割合は発光ダイオードチップに対して10分の1以下の割合とされる。発光ダイオードチップとして、p側電極およびn側電極のうちの一方が他方に比べてより強く磁場に引き寄せられるように構成されているものを用いる場合、このツェナーダイオードチップも、p側電極およびn側電極のうちの一方が他方に比べてより強く磁場に引き寄せられるように構成される。 In addition to the light emitting diode chip, the light emitting diode chip integrated device further includes a vertical Zener diode chip having a p-side electrode and an n-side electrode on the upper and lower sides, and the zener diode chip is connected to the light emitting diode chip. It is connected so that it is reverse biased. By connecting this Zener diode chip so that a reverse bias is applied between the lower electrode and the upper electrode, even if a surge voltage is applied between the lower electrode and the upper electrode for some reason, this Zener diode chip Since current can be released through the diode chip, electrostatic discharge damage (ESD) of the light emitting diode chip can be effectively prevented. Typically, the mixing ratio of Zener diode chips is one-tenth or less of that of light emitting diode chips. When using a light-emitting diode chip in which one of the p-side electrode and n-side electrode is more strongly attracted to a magnetic field than the other, this Zener diode chip also has a p-side electrode and an n-side electrode. One of the electrodes is configured to be more strongly attracted to the magnetic field than the other.
発光ダイオードチップ集積装置は、基本的にはどのようなものであってもよく、発光ダイオードチップの種類に応じて適宜設計される。発光ダイオードチップ集積装置は、一種類の発光ダイオードチップを集積したものだけでなく、二種類以上の発光ダイオードチップを集積したものや蛍光体と組み合わせたものであってもよい。発光ダイオードチップ集積装置は、例えば、発光ダイオード照明装置、発光ダイオードバックライト、発光ダイオードディスプレイなどであるが、これに限定されるものではない。発光ダイオードチップ集積装置の大きさ、平面形状などは、発光ダイオードチップ集積装置の用途、発光ダイオードチップ集積装置に要求される機能などに応じて適宜選択される。 The light emitting diode chip integrated device may basically be of any kind and is designed as appropriate depending on the type of light emitting diode chip. The light emitting diode chip integrated device is not limited to one in which one type of light emitting diode chips are integrated, but may be one in which two or more types of light emitting diode chips are integrated, or one in which a phosphor is combined. Examples of the light emitting diode chip integrated device include, but are not limited to, a light emitting diode lighting device, a light emitting diode backlight, a light emitting diode display, etc. The size, planar shape, etc. of the light emitting diode chip integrated device are appropriately selected depending on the use of the light emitting diode chip integrated device, the functions required of the light emitting diode chip integrated device, and the like.
また、この発明は、
チップ結合部に強磁性体領域が設けられた基板の当該強磁性体領域に磁場を印加して磁化させる工程と、
上記磁場を取り去った後、上記強磁性体領域の残留磁束が消える前に、上下にp側電極およびn側電極を有し、上記p側電極および上記n側電極のうちの一方が他方に比べてより強く磁場に引き寄せられるように構成された複数の縦型の発光ダイオードチップと液体とを含有する液滴状のインクを上記チップ結合部に供給し、上記インク中の上記発光ダイオードチップを、上記p側電極および上記n側電極のうちの上記一方を上記強磁性体領域に向けて上記強磁性体領域上に結合させる工程とを有する発光ダイオードチップ集積装置の製造方法である。
Moreover, this invention
applying a magnetic field to the ferromagnetic region of the substrate provided with the ferromagnetic region in the chip coupling portion to magnetize the ferromagnetic region;
After the magnetic field is removed and before the residual magnetic flux of the ferromagnetic region disappears, the ferromagnetic region has a p-side electrode and an n-side electrode above and below, and one of the p-side electrode and the n-side electrode is compared to the other. Supplying droplet-shaped ink containing liquid and a plurality of vertical light emitting diode chips configured to be more strongly attracted by a magnetic field to the chip coupling part, and the light emitting diode chips in the ink are The method of manufacturing a light emitting diode chip integrated device includes the step of coupling one of the p-side electrode and the n-side electrode toward the ferromagnetic region and onto the ferromagnetic region.
この発光ダイオードチップ集積装置の製造方法において、縦型の発光ダイオードチップは、基本的にはどのようなものであってもよいが、好適には、
n型半導体層と、
上記n型半導体層上の多角錐台状の半導体層と、
上記多角錐台状の半導体層の上面および側面に沿って設けられた発光層と、
上記発光層を覆うように設けられたp型半導体層と、
上記n型半導体層に接触したn側電極と、
上記p型半導体層に接触したp側電極とを有し、
上記多角錐台状の半導体層の上面の上方の上記p型半導体層の厚さは上記多角錐台状の半導体層の側面の上方の上記p型半導体層の厚さより小さく、
上記p側電極および上記n側電極のうちの一方は他方に比べてより強く磁場に引き寄せられるように構成され、
主として上記多角錐台状の半導体層の上面の上記発光層から光が発せられるAlGaInN系またはAlGaInP系の縦型の発光ダイオードチップである。
In this method for manufacturing a light emitting diode chip integrated device, the vertical light emitting diode chip may basically be of any type, but preferably,
an n-type semiconductor layer;
a truncated polygonal pyramidal semiconductor layer on the n-type semiconductor layer;
a light-emitting layer provided along the top surface and side surfaces of the polygonal truncated pyramid-shaped semiconductor layer;
a p-type semiconductor layer provided to cover the light emitting layer;
an n-side electrode in contact with the n-type semiconductor layer;
and a p-side electrode in contact with the p-type semiconductor layer,
The thickness of the p-type semiconductor layer above the top surface of the truncated polygonal pyramid-shaped semiconductor layer is smaller than the thickness of the p-type semiconductor layer above the side surface of the truncated polygonal pyramid-shaped semiconductor layer;
One of the p-side electrode and the n-side electrode is configured to be more strongly attracted to the magnetic field than the other,
This is an AlGaInN-based or AlGaInP-based vertical light emitting diode chip in which light is mainly emitted from the light emitting layer on the upper surface of the polygonal truncated pyramid-shaped semiconductor layer.
発光ダイオードチップを含むインクが含有する液体については、特許文献5~7に詳細に記載されている。 The liquid contained in the ink containing the light emitting diode chip is described in detail in Patent Documents 5 to 7.
インク中の発光ダイオードチップの濃度、インク中の発光ダイオードチップの体積分率およびインクの粘度については、特許文献5~7に詳細に記載されている。 The concentration of light emitting diode chips in the ink, the volume fraction of the light emitting diode chips in the ink, and the viscosity of the ink are described in detail in Patent Documents 5 to 7.
基板のチップ結合部にインクを供給する方法および供給後のインクの処理については、特許文献5~7に詳細に記載されている。 The method of supplying ink to the chip bonding portion of the substrate and the treatment of the ink after supply are described in detail in Patent Documents 5 to 7.
この発光ダイオードチップ集積装置の製造方法は、上記の発光ダイオードチップ集積装置の製造に適用して好適なものである。 This method for manufacturing a light emitting diode chip integrated device is suitable for application to manufacturing the above-mentioned light emitting diode chip integrated device.
この発光ダイオードチップ集積装置の製造方法の発明においては、上記以外のことは、特にその性質に反しない限り、上記の発光ダイオードチップ集積装置の発明に関連して説明したことが成立する。 In this invention of a method for manufacturing a light emitting diode chip integrated device, the explanations regarding the above invention of a light emitting diode chip integrated device hold true unless otherwise specified.
この発明によれば、発光ダイオードチップは、多角錐台状の半導体層の上面および側面に沿って発光層が設けられ、主として多角錐台状の半導体層の上面の発光層から光が発せられるため、発光ダイオードチップの側面にドライエッチングなどにより発生した欠陥が存在しても、その影響が発光に及ぶことはほとんどないことから、微細化しても高い発光効率を得ることができ、しかも構造が簡単であるため容易に製造することができる。そして、この高性能の発光ダイオードチップを用いてマイクロLEDディスプレイをはじめとする各種の高性能の発光ダイオードチップ集積装置を実現することができる。また、発光ダイオードチップ集積装置の製造方法では、チップ結合部に複数の強磁性体領域が設けられた基板のこの強磁性体領域に磁場を印加して磁化させ磁場を取り去った後、強磁性体領域の残留磁束が消える前に、複数の発光ダイオードチップと液体とを含有する液滴状のインクをチップ結合部に供給することにより、残留磁束の効果により、インク中の発光ダイオードチップを、p側電極およびn側電極のうちの一方を確実に強磁性体領域に結合させることができるため、発光ダイオードチップ集積装置を容易に製造することができる。そして、例えば、チップ結合部を二次元アレイ状に設けることにより、大面積あるいは高集積密度の発光ダイオードチップ集積装置、例えば、発光ダイオード照明装置、大面積の発光ダイオードバックライト、大画面の発光ダイオードディスプレイなどを容易に実現することができる。 According to this invention, the light emitting diode chip is provided with a light emitting layer along the top surface and side surfaces of a semiconductor layer in the shape of a truncated polygonal pyramid, and light is mainly emitted from the light emitting layer on the top surface of the semiconductor layer in the shape of a truncated polygonal pyramid. Even if there are defects caused by dry etching or the like on the side of a light-emitting diode chip, this has almost no effect on light emission, so it is possible to obtain high light-emitting efficiency even when miniaturized, and the structure is simple. Therefore, it can be easily manufactured. Using this high-performance light-emitting diode chip, various high-performance light-emitting diode chip integrated devices such as micro LED displays can be realized. In addition, in the method for manufacturing a light emitting diode chip integrated device, a magnetic field is applied to the ferromagnetic region of a substrate provided with a plurality of ferromagnetic regions in the chip bonding part to magnetize it, and after the magnetic field is removed, the ferromagnetic material is By supplying droplet-shaped ink containing a plurality of light emitting diode chips and liquid to the chip bonding part before the residual magnetic flux in the area disappears, the light emitting diode chips in the ink are Since one of the side electrode and the n-side electrode can be reliably coupled to the ferromagnetic region, the light emitting diode chip integrated device can be easily manufactured. For example, by providing the chip bonding portions in a two-dimensional array, it is possible to produce a large area or high integration density light emitting diode chip integrated device, such as a light emitting diode lighting device, a large area light emitting diode backlight, and a large screen light emitting diode. Displays, etc. can be easily realized.
以下、発明を実施するための形態(以下「実施の形態」と言う)について説明する。 Hereinafter, modes for carrying out the invention (hereinafter referred to as "embodiments") will be described.
〈第1の実施の形態〉
[縦型マイクロLEDチップ]
第1の実施の形態による縦型マイクロLEDチップ10を図1A、図1Bおよび図1Cに示す。図1Aは平面図、図1Bは縦断面図、図1Cは斜視図である。この縦型マイクロLEDチップ10は全体として六角柱状の形状を有する。図1A、図1Bおよび図1Cに示すように、この縦型マイクロLEDチップ10においては、n型GaN層11上に絶縁膜としてSiO2 膜12が設けられている。SiO2 膜12の中心部には六角形の開口12aが設けられている。SiO2 膜12の厚さは必要に応じて選択されるが、例えば10~30nmである。開口12aの径は必要に応じて選択されるが、典型的には100~1000nmである。この開口12aの部分におけるn型GaN層11上に、島状の六角錐台状のGaN層13がSiO2 膜12上に延在するように設けられている。このGaN層13はアンドープであってもn型であってもよい。このGaN層13の上面および側面(斜面)に沿って発光層14が島状に設けられている。発光層14は、例えば、障壁層としてのInx Ga1-x N層と井戸層としてのIny Ga1-y N層とが交互に積層されたInx Ga1-x N/Iny Ga1-y N多重量子井戸(MQW)構造(x<y、0≦x<1、0≦y<1)を有する。この発光層14を覆うようにp型GaN層15が設けられている。このp型GaN層15の表面は平坦となっている。従って、GaN層13の上面の上方のp型GaN層15の厚さは、GaN層13の側面(斜面)の上方のp型GaN層15の厚さより小さくなっている。p型GaN層15上にITOからなるp側電極16が設けられ、n型GaN層11の裏面にn側電極17が設けられている。n側電極17は軟磁性体のNiを含み、例えば、Ti/Al/Ti/Ni/Au膜などの多重積層膜からなる。n型GaN層11、発光層14およびp型GaN層15は典型的にはC面方位を有する。n型GaN層11の抵抗率は例えば0.01Ωcm程度であるが、これに限定されるものではない。GaN層13の抵抗率は例えば0.1~0.3Ωcm程度であるが、これに限定されるものではない。p型GaN層15の抵抗率は例えば1~3Ωcm程度であるが、これに限定されるものではない。n型GaN層11の厚さは例えば1~5μm、GaN層13の厚さは例えば100~1500nm、発光層14の厚さは例えば30~100nm、p型GaN層15のGaN層13の上面の上方の部分の厚さは例えば100~200nmであるが、これに限定されるものではない。n型GaN層11、GaN層13、発光層14およびp型GaN層15の合計の厚さは例えば1.2~6.8μmであるが、これに限定されるものではない。発光層14を構成するInx Ga1-x N/Iny Ga1-y N MQW構造のIn組成比x、yは、縦型マイクロLEDチップ10の発光波長に応じて選ばれる。六角錐台状のGaN層13に倣って六角錐台状に形成された発光層14のIn組成は、GaN層13の上面にある部分の方がGaN層13の側面にある部分より大きくなる。従って、発光層14のうちGaN層13の側面にある部分のバンドギャップはGaN層13の上面にある部分のバンドギャップより大きい。
<First embodiment>
[Vertical micro LED chip]
A vertical
図2に図1Bに示す縦型マイクロLEDチップ10の各部のサイズを示す。図2に示すように、この縦型マイクロLEDチップ10においては、絶縁膜12の開口12aの直径をa、六角錐台状のGaN層13の上面の直径をb、縦型マイクロLEDチップ10の直径をc、GaN層13の直径をd、絶縁膜12の上面からp型GaN層15の上面までの高さをe、GaN層13の上面の上方の部分のp型GaN層15の厚さをfとしたとき、f<eかつa≦b<d<cが成立する。
FIG. 2 shows the size of each part of the vertical
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ10において、ITOからなるp側電極16とn側電極17との間に順方向バイアスを印加する。この場合、n型GaN層11とp型GaN層15との間は開口12a以外の部分ではSiO2 膜12により分離されているため、動作時にリーク電流が発生するのを効果的に抑制することができる。また、抵抗率が高いp型GaN層15の厚さはGaN層13の上面の上方の部分の方がGaN層13の側面(斜面)の上方の部分より小さいため、p側電極16とn側電極17との間に流れる電流は、より抵抗が低い、GaN層13の上面の上方の部分のp型GaN層15を主として通り、GaN層13の側面の上方の部分のp型GaN層15を通る電流は少ない。また、発光層14のMQW構造のIn組成比x、yは、発光層14のうちGaN層13の上面の上方の部分よりGaN層13の側面の上方の部分の方が小さいため、発光層14のバンドギャップはGaN層13の上面の上方の部分の方がGaN層13の側面の上方の部分より小さいが、キャリア(電子、ホール)はバンドギャップが小さいGaN層13の上面の上方の部分の発光層14に集まりやすい。この結果、p側電極16とn側電極17との間に流れる電流の経路は図2の縦断面において斜線を施した領域のようになる。そして、こうしてp側電極16とn側電極17との間に電流が流れることにより発光層14で発光が起き、主として、GaN層13の上面の上方の部分の発光層14から発せられる光がp側電極16を透過して外部に取り出される。
[Operation of vertical micro LED chip]
In this vertical
[縦型マイクロLEDチップの製造方法]
図3Aに示すように、C面方位のサファイア基板20上に例えば有機金属化学気相成長(MOCVD)法によりn型GaN層11をエピタキシャル成長させた後、このn型GaN層11上に化学気相成長(CVD)法やスパッタリング法などによりSiO2 膜12を形成する。
[Method for manufacturing vertical micro LED chip]
As shown in FIG. 3A, after an n-
次に、図3Bに示すように、従来公知の方法によりSiO2 膜12をパターニングすることにより、最終的に1チップとなる部分に開口12aを形成する。
Next, as shown in FIG. 3B, the SiO 2 film 12 is patterned by a conventionally known method to form an
次に、図3Cに示すように、SiO2 膜12を成長マスクとして、従来公知のMOCVD法によるELO法により、GaN層13を六角錐台の島状に成長させる。この場合、まず、SiO2 膜12の開口12aの部分に露出したn型GaN層11の表面にGaNが選択成長し、引き続いてSiO2 膜12上に横方向成長することによりSiO2 膜12上にGaN層13が成長する。この成長の際には、島状のGaN層13が隣接する島状のGaN層13と衝突する前に成長を停止させる。
Next, as shown in FIG. 3C, using the SiO 2 film 12 as a growth mask, the
次に、図3Dに示すように、上述のようにして成長させた島状のGaN層13上にInx Ga1-x N/Iny Ga1-y N MQW構造を有する発光層14をエピタキシャル成長させる。この場合、GaN層13の上面に成長するInGaN層の成長速度に比べて側面に成長するInGaN層の成長速度の方が小さいため、発光層12の厚さは、GaN層13の側面ではGaN層13の上面に比べて小さい。GaN層13の上面に成長するInGaN層のIn組成も側面に成長するInGaN層のIn組成より小さい。
Next, as shown in FIG. 3D, a
次に、図3Eに示すように、発光層14を覆うように全面にp型GaN層15をエピタキシャル成長させる。GaN層13の上面の上方の部分のp型GaN層15の厚さはGaN層13の側面の上方の部分のp型GaN層15の厚さより小さい。図3Eにおいては、p型GaN層15の表面が平坦である場合が示されているが、必ずしも平坦でなくてもよい。
Next, as shown in FIG. 3E, a p-
GaN層13、発光層14およびp型GaN層15の成長はMOCVD炉内で連続的に行われる。
The growth of the
次に、図3Fに示すように、スパッタリング法などによりp型GaN層15の全面にITO膜21を形成し、その上に例えばCr膜などからなるエッチングマスク22をスパッタリング法などにより形成した後、このエッチングマスク22を用いてITO膜21をエッチングしてパターニングする。こうしてパターニングされたITO膜21がp側電極16となる。以下においてはITO膜21の代わりにp側電極16として示す。
Next, as shown in FIG. 3F, an
次に、図3Gに示すように、エッチングマスク22を用いてサファイア基板20に達するまでRIE法によりサファイア基板10に垂直方向にエッチングする。
Next, as shown in FIG. 3G, etching is performed in a direction perpendicular to the
次に、図3Hに示すように、基板全面に例えばポリジメチルシロキサン(PDMS)などの被覆材23を塗布した後、その上にフィルムやSi基板などの支持基板24を接合する。
Next, as shown in FIG. 3H, after applying a covering
次に、サファイア基板20の裏面側からレーザービームを照射することによりn型GaN層11とサファイア基板20との界面で剥離を生じさせる。こうして、図3Iに示すように、n型GaN層11からサファイア基板20を分離する(レーザーリフトオフ)。
Next, a laser beam is irradiated from the back side of the
次に、こうして露出したn型GaN層11の表面に、被覆材23に対応する部分以外の部分に開口を有するレジストパターン(図示せず)を形成し、続いて基板全面に例えば真空蒸着法によりTi膜、Al膜、Ti膜、Ni膜およびAu膜を順次形成した後、レジストパターンをその上に形成されたTi膜、Al膜、Ti膜、Ni膜およびAu膜からなる積層膜とともに除去する(リフトオフ)。これによって、図3Jに示すように、n型GaN層11上にn側電極17が形成される。ここで、このn側電極17を構成するTi膜、Al膜、Ti膜、Ni膜およびAu膜の厚さは例えばそれぞれ5nm、100nm、20nm、300nmおよび50nmである。次に、n側電極17をn型GaN層11にオーミック接触させるためのアロイ処理を行う。
Next, on the surface of the n-
次に、支持基板24上に被覆材23、p側電極16、p型GaN層15、発光層14、六角錐台状のGaN層13、SiO2 膜12、n型GaN層11およびn側電極17が形成されたものを溶剤に漬けることにより被覆材23を溶かす。こうして、図3Kに示すように、縦型マイクロLEDチップ10が複数、同時に得られる。
Next, on the supporting
この第1の実施の形態によれば、主として光が取り出される発光層14の上面の部分は縦型マイクロLEDチップ10の側面から十分に離れているため、縦型マイクロLEDチップ10の側面にドライエッチングによる欠陥が存在したとしても、発光層14の上面の部分にはドライエッチングによる欠陥が存在しない。そして、p側電極16とn側電極17との間に流れる電流は縦型マイクロLEDチップ10の側面から十分に離れた領域を通るため、発光層14の上面の部分での電子-ホール再結合確率を高く維持することができ、それによって高い発光効率を得ることができる。また、この縦型マイクロLEDチップ10は従来公知の技術を用いて容易かつ低コストで製造することができる。
According to the first embodiment, since the upper surface of the
〈第2の実施の形態〉
[縦型マイクロLEDチップ]
第2の実施の形態による縦型マイクロLEDチップを図4に示す。図4は図2に対応する縦断面図である。平面図および斜視図は図1Aおよび図1Cと同様である。
<Second embodiment>
[Vertical micro LED chip]
A vertical micro LED chip according to the second embodiment is shown in FIG. FIG. 4 is a longitudinal sectional view corresponding to FIG. 2. The plan view and perspective view are similar to FIGS. 1A and 1C.
図4に示すように、この縦型マイクロLEDチップ10は、図2に示す第1の実施の形態による縦型マイクロLEDチップ10の各部の寸法a、b、c、d、e、fに関し、f<eかつa≦b<d=cが成立する。すなわち、第1の実施の形態による縦型マイクロLEDチップ10においては、縦型マイクロLEDチップ10の側面近傍のSiO2 膜12上に発光層13が設けられていない部分があるのに対し、この第2の実施の形態による縦型マイクロLEDチップ10の側面は発光層14の末端と一致しており、SiO2 膜12上に発光層14が設けられていない部分は存在しない。この縦型マイクロLEDチップ10のその他のことは第1の実施の形態と同様である。
As shown in FIG. 4, this vertical
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ10の動作は、基本的には第1の実施の形態による縦型マイクロLEDチップ10と同様であるが、p側電極16とn側電極17との間に流れる電流の経路は図4の縦断面において斜線を施した領域のようになる。
[Operation of vertical micro LED chip]
The operation of this vertical
[縦型マイクロLEDチップの製造方法]
第2の実施の形態による縦型マイクロLEDチップ10の製造方法は第1の実施の形態による縦型マイクロLEDチップ10の製造方法と同様である。
[Method for manufacturing vertical micro LED chip]
The method for manufacturing the vertical
この第2の実施の形態によれば、第1の実施の形態と同様な利点を得ることができる。 According to this second embodiment, the same advantages as the first embodiment can be obtained.
〈第3の実施の形態〉
[縦型マイクロLEDチップ]
第3の実施の形態による縦型マイクロLEDチップ10を図5に示す。図5は図2に対応する縦断面図である。平面図および斜視図は図1Aおよび図1Cと同様である。
<Third embodiment>
[Vertical micro LED chip]
A vertical
図5に示すように、この縦型マイクロLEDチップ10は、図2に示す第1の実施の形態による縦型マイクロLEDチップ10の各部の寸法a、b、c、d、e、fに関し、f<eかつb<a<cが成立する。すなわち、この縦型マイクロLEDチップ10においては、六角錐台状のGaN層13およびその上の活性層14はSiO2 膜12の開口12aの内部にのみ設けられており、SiO2 膜12上に延在していない。この縦型マイクロLEDチップ10のその他のことは第1の実施の形態と同様である。
As shown in FIG. 5, this vertical
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ10の動作は、基本的には第1の実施の形態による縦型マイクロLEDチップ10と同様であるが、p側電極16とn側電極17との間に流れる電流の経路は図5の縦断面において斜線を施した領域のようになる。
[Operation of vertical micro LED chip]
The operation of this vertical
[縦型マイクロLEDチップの製造方法]
第3の実施の形態による縦型マイクロLEDチップ10の製造方法は、GaN層13および活性層14の成長をSiO2 膜12上に横方向成長する前に終了することを除いて、第1の実施の形態による縦型マイクロLEDチップ10の製造方法と同様である。
[Method for manufacturing vertical micro LED chip]
The method for manufacturing the vertical
この第3の実施の形態によれば、第1の実施の形態と同様な利点を得ることができる。 According to the third embodiment, the same advantages as the first embodiment can be obtained.
〈第4の実施の形態〉
[縦型マイクロLEDチップ]
第4の実施の形態による縦型マイクロLEDチップ10を図6に示す。図6は図2に対応する縦断面図である。平面図および斜視図は図1Aおよび図1Cと同様である。
<Fourth embodiment>
[Vertical micro LED chip]
A vertical
図6に示すように、この縦型マイクロLEDチップ10においては、第1、第2および第3の実施の形態による縦型マイクロLEDチップ10と異なり、n型GaN層11と六角錐台状のGaN層13および発光層14との間にSiO2 膜12が存在しない。そして、縦型マイクロLEDチップ10の側面には発光層14の側面部が露出している。この縦型マイクロLEDチップ10は、図2に示す第1の実施の形態による縦型マイクロLEDチップ10の各部の寸法a、b、c、d、e、fに関し、f<eかつb<a=cが成立する。この縦型マイクロLEDチップ10のその他のことは第1の実施の形態と同様である。
As shown in FIG. 6, in this vertical
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ10の動作は、基本的には第1の実施の形態による縦型マイクロLEDチップ10と同様であるが、p側電極16とn側電極17との間に流れる電流の経路は図6の縦断面において斜線を施した領域のようになる。
[Operation of vertical micro LED chip]
The operation of this vertical
[縦型マイクロLEDチップの製造方法]
第4の実施の形態による縦型マイクロLEDチップ10の製造方法は、GaN層13および活性層14の成長をSiO2 膜12上に横方向成長する前に終了すること、および、エッチングマスク22を用いてサファイア基板20に達するまでRIE法によりサファイア基板10に垂直方向にエッチングする際に、このエッチングにより露出する側面に発光層14の側面部が含まれるようにエッチングマスク22を形成することを除いて、第1の実施の形態による縦型マイクロLEDチップ10の製造方法と同様である。
[Method for manufacturing vertical micro LED chip]
The method for manufacturing the vertical
この第4の実施の形態によれば、第1の実施の形態と同様な利点を得ることができる。 According to the fourth embodiment, the same advantages as the first embodiment can be obtained.
〈第5の実施の形態〉
[縦型マイクロLEDチップ]
第1~第4の実施の形態による縦型マイクロLEDチップ10は島状の発光層14が一つだけ設けられ、全体形状が六角柱状であるのに対し、第5の実施の形態による縦型マイクロLEDチップ10は複数の島状の発光層14が蜂の巣状に配列され、全体形状が四角柱状であることが異なる。
<Fifth embodiment>
[Vertical micro LED chip]
The vertical
すなわち、第5の実施の形態による縦型マイクロLEDチップ10を図7Aおよび図7Bに示す。図7Aは平面図、図7Bは図7Aに示す一点鎖線に沿っての断面図である。図7Aおよび図7Bに示すように、n型GaN層11上に、蜂の巣状に配列された開口12aを有するSiO2 膜12が設けられ、各開口12aの部分に第1の実施の形態と同様に六角錐台状のGaN層13および発光層14が設けられている。p型GaN層15は全ての発光層14を覆うように全面に設けられている。p側電極16はp型GaN層15上に各発光層14に対応する位置に互いに分離して複数設けられている。各p側電極16は各発光層14の平坦な上面を含む大きさを有する。n側電極17はn型GaN層11の裏面全面に設けられている。この縦型マイクロLEDチップ10においては、大半の発光層14はその全体がこの縦型マイクロLEDチップ10の側面から離れた位置にあるが、外周部の一部の発光層14(図7Bでは一番右側の発光層14)はこの側面に露出している。この縦型マイクロLEDチップ10のその他のことは第1の実施の形態と同様である。
That is, a vertical
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ10の動作は、複数の発光層14のそれぞれから発光が生じることを除いて、基本的には第1の実施の形態による縦型マイクロLEDチップ10と同様である。図8にこの縦型マイクロLEDチップ10のp側電極16とn側電極17との間に流れる電流の経路を矢印で示す。
[Operation of vertical micro LED chip]
The operation of this vertical
[縦型マイクロLEDチップの製造方法]
第5の実施の形態による縦型マイクロLEDチップ10の製造方法は、蜂の巣状に配列された開口12aを有するSiO2 膜12を形成し、各開口12aの部分に六角錐台状のGaN層13および発光層14を形成し、p側電極16を各発光層14に対応して複数形成し、最終的に複数の発光層14を含むようにチップ化することを除いて、基本的には、第1の実施の形態による縦型マイクロLEDチップ10の製造方法と同様である。
[Method for manufacturing vertical micro LED chip]
The method for manufacturing the vertical
この第5の実施の形態によれば、複数の発光層14を有する縦型マイクロLEDチップ10において、第1の実施の形態と同様な利点を得ることができる。
According to the fifth embodiment, the same advantages as the first embodiment can be obtained in the vertical
〈第6の実施の形態〉
[マイクロLEDチップ集積装置の製造方法]
<Sixth embodiment>
[Method for manufacturing micro LED chip integrated device]
第6の実施の形態によるマイクロLEDチップ集積装置は実装基板上に縦型マイクロLEDチップを多数実装することにより製造する。ここでは、縦型マイクロLEDチップとして第1の実施の形態による縦型マイクロLEDチップ10を用いる場合を考える。ただし、実装に当たり、縦型マイクロLEDチップ10のn側電極16上にSn膜を形成しておく。この縦型マイクロLEDチップ10を含有するインク、このインクの吐出に用いるインク吐出装置および実装基板について説明すると次の通りである。
The micro LED chip integrated device according to the sixth embodiment is manufactured by mounting a large number of vertical micro LED chips on a mounting board. Here, a case will be considered in which the vertical
(1)インク
図9に示すように、容器100中において縦型マイクロLEDチップ10を液体50に分散させてインク200を作製する。インク200には、必要に応じて縦型マイクロLEDチップ10に加えてフィラーや界面活性剤などを含有させる。縦型マイクロLEDチップ10のサイズが上述のように微小であるとインク200中の分散性が十分に高く、インク吐出装置の吐出ノズルからの吐出も容易に行うことができる。
(1) Ink As shown in FIG. 9,
(2)インク吐出装置
図10はインク吐出装置300を示す。
(2) Ink discharge device FIG. 10 shows an
図10に示すように、インク吐出装置300は、インクジェットプリントヘッド301を有する。インクジェットプリントヘッド301は内部にインク室302を有し、上部にインク供給部303を有する。インクジェットプリントヘッド301の内部にはさらに、インク室302の上部側面とインク供給部303の底面に設けられた管部303aとを連結する流路305と、インク室302の下部側面に連結された流路306とを有する。インク供給部303の管部303aの途中には制御バルブ307が設けられている。インク室302の下方には吐出ノズル308が設けられている。吐出ノズル308の直径は必要に応じて選ばれるが、例えば10~50μmである。インク室302の上には、一対の電極間に圧電体を挟んだ構造のピエゾアクチュエーター309が設けられている。流路306は、インク室302内のインク200を外部に排出したり、インク供給部303にインクを戻して循環させることにより吐出ノズル308の詰まりを防止したり、インク200の攪拌機能を持たせたりするためのものである。
As shown in FIG. 10, the
このインク吐出装置300においては、制御バルブ307を開いた状態でインク供給部303にインク200が供給される。こうしてインク供給部303に供給されたインク200は、管部303aおよび流路305を通ってインク室302に供給される。インク200は、流路305、インク室302および流路306が満タンになるまで供給され、その後、制御バルブ307が閉められる。
In this
このインク吐出装置300はさらに、このインク吐出装置300の吐出ノズル308から水平方向に少しずれた位置に磁場印加装置311を有する。インク200の吐出を行う後述の実装基板400は、インクジェットプリントヘッド301と磁場印加装置311との間の高さの位置を水平方向に移動するようになっている。
This
(3)実装基板
図11Aおよび図11BはこのマイクロLEDチップ集積装置の製造に用いられる実装基板400を示す。ここで、図11Aは平面図、図11Bは下部支線部電極とその近傍の下部幹線部電極とを横断する断面図である。図11Aおよび図11Bに示すように、基板410の一方の主面に下部電極420が設けられている。図11Aおよび図11Bには、電気的にオン/オフ制御が可能な1回路ユニットに相当する領域を一点鎖線で示す。この場合、下部電極420は、一方向に延在する幅広の下部幹線部電極4201と、この下部幹線部電極4201からこの下部幹線部電極4201と直交する方向に分岐した、この下部幹線部電極4201より幅狭の複数の下部幹線部電極4202と、この下部幹線部電極4202から分岐し、この下部幹線部電極4202と直交する方向、従って下部幹線部電極4201と平行な方向に延在する複数の下部支線部電極4203とからなる。下部支線部電極4203の数LはL≧4に選ばれる。図11Aにおいては一例としてL=5の場合が示されている。基板410は剛性を有するものであってもフレキシブルなものであってもよく、また透明であっても不透明であってもよく、必要に応じて選ばれる。基板410の具体例および下部電極420の形成方法については特許文献5~7に詳細に記載されている。下部支線部電極4203の上面によりチップ結合部421が構成されている。下部支線部電極4203の幅、間隔などは必要に応じて選択される。
(3) Mounting board FIGS. 11A and 11B show a mounting
(4)マイクロLEDチップ集積装置の製造方法
以上のことを前提としてこのマイクロLEDチップ集積装置の製造方法について説明する。
(4) Manufacturing method of micro LED chip integrated device Based on the above, the manufacturing method of this micro LED chip integrated device will be explained.
図10に示すように、インク吐出装置300の吐出ノズル308の下方に実装基板400を水平に配置する。この場合、インク吐出装置300を固定し、実装基板400を図示省略した搬送機構により水平面内で図10中矢印で示す方向に移動させるようにする。ピエゾアクチュエーター309を作動させることにより吐出ノズル308からインク200を実装基板400のチップ結合部421に吐出させる。こうして吐出される一滴のインク200は、一つの回路ユニット内の全ての下部支線部電極4203を含む領域を覆い、かつ十分な個数の縦型マイクロLEDチップ10が含まれるようにする。一滴のインク200に含まれる縦型マイクロLEDチップ10の数は、インク200中の縦型マイクロLEDチップ10の濃度やインク200の吐出回数などによって調整することができる。この状態のインク200の一例を図12Aおよび図12Bに示す。ここで、図12Aは平面図、図12Bは断面図である。この場合、一滴のインク200の体積は例えば1~10ピコリットルである。縦型マイクロLEDチップ10の体積は一般に0.001~0.5ピコリットルである。
As shown in FIG. 10, a mounting
次に、図10中矢印で示すように、実装基板400を図示省略した搬送機構により所定距離移動させ、インク200が吐出されたチップ結合部421を磁場印加装置311の上方に位置させた後、磁場印加装置311により磁場を印加することにより、インク200に含まれる複数の縦型マイクロLEDチップ10のn側電極17に含まれるNi膜を磁化させる。このため、各縦型マイクロLEDチップ10はインク200中を磁力により下方に引き寄せられ、最終的に各縦型マイクロLEDチップ10はn側電極17側が下になるようにしてチップ結合部421に接触する。振動や擾乱などの外的要因などにより縦型マイクロLEDチップ10が倒れたり位置がずれたりするのを防止するため、磁場印加装置310による磁場の印加は、好適には、インク200を吐出させる前あるいは吐出させた時点あるいはその時点からインク200の液体が蒸発する前に行う。
Next, as shown by the arrow in FIG. 10, the mounting
次に、磁力により各縦型マイクロLEDチップ10をチップ結合部421に接触させたまま、ランプなどにより加熱を行うことによりインク200の溶媒を蒸発させ、続いてランプやレーザーなどにより加熱を行うことにより各縦型マイクロLEDチップ10のn側電極17上のSn膜を溶融させる。その後、溶融Snが冷却することにより各縦型マイクロLEDチップ10のn側電極17が下部支線部電極4203のチップ結合部421に電気的および機械的に結合する。
Next, while each vertical
同様にして、各回路ユニット内の下部支線部電極4203のチップ結合部421に縦型マイクロLEDチップ10のn側電極17を電気的および機械的に結合させる。この状態の一例を図13Aおよび図13Bに示す。ここで、図13Aは平面図、図13Bは断面図である。図13Aに示すように、チップ結合部421において、縦型マイクロLEDチップ10はランダムに配置している。チップ結合部421の中には、一つの縦型マイクロLEDチップ10も結合していないものが含まれることもあり、図13Aにはそのような例が示されている。なお、縦型マイクロLEDチップ10の平面形状は六角形状であるが、図13Aにおいては円形で示されている(以下同様)。
Similarly, the n-
次に、図14に示すように、縦型マイクロLEDチップ10がチップ結合部421に結合した実装基板400の全面に絶縁膜422を表面がほぼ平坦となるように形成した後、この絶縁膜422をはRIE法などによりエッチングすることによりp側電極16(図示せず)を露出させる。
Next, as shown in FIG. 14, an insulating
次に、図15Aおよび図15Bに示すように、絶縁膜422上に、各回路ユニット内の全ての下部支線部電極4203と直交する方向に延在するように、かつ全ての下部支線部電極4203に跨がるように複数の短冊状の細長い透明電極435を形成する。これらの透明電極435の間の隙間は縦型マイクロLEDチップ10のp側電極16の直径より小さくする。こうすることで、チップ結合部421に結合した縦型マイクロLEDチップ10のp側電極16は、いずれかの透明電極435と接触することができる。透明電極435はITOなどの透明電極材料からなる。次に、絶縁膜422上に上部電極430を形成する。上部電極430は、下部幹線部電極4201と直交する方向に互いに平行に延在する複数の上部幹線部電極431とそれぞれの上部幹線部電極431からこの上部幹線部電極431と直交する方向に各回路ユニット当たり当たり1本延びた上部支線部電極432とからなる。各上部支線部電極432は各上部幹線部電極431に平行な方向に、従って下部支線部電極4203に直角な方向に延びるように複数に分岐しており、それらの先端は透明電極435と接続されている。分岐した複数の上部支線部電極432の数UはU≧4に選ばれる。図15AにおいてはU=4の場合が示されている。透明電極435は上部支線部電極432の一部を構成している。
Next, as shown in FIGS. 15A and 15B, a layer is placed on the insulating
この後、上述のようにして製造されたマイクロLEDチップ集積装置の検査を行う。具体的には、上部電極430と下部電極420との間の通電試験を行う。すなわち、上部電極430が下部電極420より高電位となるように電圧を印加することにより各縦型マイクロLEDチップ10に例えば1μA程度の電流を流して各縦型マイクロLEDチップ10の発光を画像解析し、リーク不良に起因して光量不良のある縦型マイクロLEDチップ10が接続されている透明電極435および上部支線部電極432を特定する。図16Aにおいて、こうして特定された上部支線部電極432を符号432A、432Bで示す。
Thereafter, the micro LED chip integrated device manufactured as described above is inspected. Specifically, a current conduction test is performed between the
次に、上述のようにして特定された上部支線部電極432A、432Bの一部(図16A中、×で示した箇所)にレーザービームまたは電子線を照射することにより切断する。切断後の上部支線部電極432A、432Bの状態を図17Aに示す。この場合、切断された上部支線部電極432A、432Bが接続された透明電極435と接続された縦型マイクロLEDチップ10は全て使用することができなくなるが、それ以外の上部支線部電極432が接続された透明電極435と接続された縦型マイクロLEDチップ10は全て使用することができる。一つの上部支線部電極432に複数の縦型マイクロLEDチップ10が接続され、不良チップが特定できる場合は、不良チップの近くで上部支線部電極432を切断することで上部支線部電極432の根元に近い側の良品チップは犠牲にならず使用することができる。
Next, a portion of the
この後、次のようにして再検査を行う。すなわち、上部電極430と下部電極420との間に例えば1μA程度の電流を流して各縦型マイクロLEDチップ10の発光を画像解析する。その結果、光量不良のある縦型マイクロLEDチップ10が見つからなかった場合に修理を終了する。こうしてマイクロLEDチップ集積装置の修理を行うことができる。
After this, re-examination is performed as follows. That is, a current of, for example, about 1 μA is caused to flow between the
(5)マイクロLEDチップ集積装置の構造
図15Aおよび図15Bに示すように、このマイクロLEDチップ集積装置は、一方の主面に下部幹線部電極4201、4202と下部幹線部電極4202から分岐した複数の下部支線部電極4203とを有する下部電極420を有する基板410と、下部電極420の下部支線部電極4203の上面により構成されたチップ結合部421と、チップ結合部421に結合した、上下にp側電極16およびn側電極17を有し、n側電極17がp側電極16に比べてより強く磁場に引き寄せられるように構成された縦型マイクロLEDチップ10と、縦型マイクロLEDチップ10の上層の、上部幹線部電極431とこの上部幹線部電極431から分岐し、複数の下部支線部電極4203と直交する方向に延在し、透明電極435が下部支線部電極4203のチップ結合部421に跨がる複数の上部支線部電極432とを有する上部電極430とを有する。そして、縦型マイクロLEDチップ10は、n側電極17をチップ結合部421に向けてこのチップ結合部421に結合し、n側電極17と下部支線部電極4203とが互いに電気的に接続され、p側電極16と上部電極430の上部支線部電極432とが互いに電気的に接続されている。
(5) Structure of micro LED chip integrated device As shown in FIGS. 15A and 15B, this micro LED chip integrated device has
以上のように、この第6の実施の形態によれば、縦型マイクロLEDチップ10のn側電極17に軟磁性体であるNi膜を含ませることにより、縦型マイクロLEDチップ10のn側電極17側がp側電極16側に比べてより強く磁場に引き寄せられるように構成し、一つの回路ユニット内の下部支線部電極4203のチップ結合部421にインク200を吐出し、縦型マイクロLEDチップ10のn側電極17側を磁力により引き付けてチップ結合部421に接触させ、その後、n側電極17上のSn膜を溶融固化させることにより縦型マイクロLEDチップ10とチップ結合部421とを電気的および機械的に結合させることで、縦型マイクロLEDチップ10の集積度によらず、マイクロLEDチップ集積装置、例えばマイクロLEDディスプレイ、マイクロLEDバックライト、マイクロLED照明装置などを低コストで容易に実現することができる。また、縦型マイクロLEDチップ10はチップ結合部421上にランダム配置で結合させれば足りるため、縦型マイクロLEDチップ10の高精度の位置制御が不要であり、マイクロLEDチップ集積装置の製造が容易となる。また、一つの回路ユニット内には、複数の下部支線部電極4203および複数の上部支線部電極432が設けられているので、いずれかの上部支線部電極432が接続された縦型マイクロLEDチップ10に不良があった場合、その上部支線部電極432を切断するだけで、あるいは、この縦型マイクロLEDチップ10がチップ結合部421に結合した下部支線部電極4203だけを切断するだけで修理を容易に行うことができる。このため、修理に伴って無駄になる縦型マイクロLEDチップ10を最小限に留めることができ、無駄になる縦型マイクロLEDチップ40の数の大幅な低減を図ることができる。このマイクロLEDチップ集積装置は、図15Aおよび図15Bに示す3つの回路ユニットのそれぞれを青(B)、赤(R)、緑(G)の発光領域としてRGB-1画素を構成すると考えると、パッシブマトリクス駆動方式のカラーマイクロLEDディスプレイを実現することができる。この場合、上部電極幹線部431がカラム電極配線を構成する。縦型マイクロLEDチップ10を青色発光とすると、赤の発光領域および緑の発光領域の上方にそれぞれ赤および緑の蛍光体を形成する。縦型マイクロLEDチップ10を紫外領域または青紫色発光とすると、青の発光領域、赤の発光領域および緑の発光領域の上方にそれぞれ青、赤および緑の蛍光体を形成する。具体的には、例えば、図15Aおよび図15Bに示す実装基板400の表面にそれぞれの蛍光体を形成した後、その上にフレキシブルフィルムなどからなる透明基板を設け、さらにその上に光拡散用の拡散シートを設ける。
As described above, according to the sixth embodiment, by including the Ni film, which is a soft magnetic material, in the n-
〈第7の実施の形態〉
[マイクロLEDチップ集積装置の製造方法]
第7の実施の形態においては、実装基板400として図11Aおよび図11Bに示すものの代わりに図18Aおよび図18Bに示すものを用いることが第6の実施の形態と異なる。すなわち、図18Aおよび図18Bに示すように、この実装基板400においては、下部支線部電極4203のチップ結合部421の下方の部分における基板410上に円形の強磁性体500が下部支線部電極4203の中心線に沿って一列にかつ等間隔に複数(この場合は4個)設けられており、これらの強磁性体500を覆うように下部支線部電極4203が設けられている。強磁性体500の直径は、縦型マイクロLEDチップ10のn側電極17の直径と同等またはそれ以下に選ばれる。強磁性体500にはNiなどの軟磁性体を用いてもよい。軟磁性体は磁場を取り去ると磁化が急速に消失する性質を有するが、短時間であれば磁性が保持される。Niは半導体プロセスで一般的に使用され、高磁性体を使うよりも低コスト化に有利である。下部支線部電極4203のチップ結合部421のうちの強磁性体500に対応する部分が縦型マイクロLEDチップ10の結合位置となる。この結合位置のチップ結合部421には円形のSn膜47が設けられている。この場合、縦型マイクロLEDチップ10のSn膜は形成する必要がない。この実装基板400のその他のことは第6の実施の形態と同様である。
<Seventh embodiment>
[Method for manufacturing micro LED chip integrated device]
The seventh embodiment differs from the sixth embodiment in that the mounting
図19は図18Bに示す実装基板400の一部を模式的に示したものである。図19に示すように、磁場印加装置(図示せず)により矢印で示すように磁場を印加することにより、強磁性体500を磁化させる。この後、磁場の印加を停止する。この場合、磁場の印加を停止した後も、暫くは、図20に示すように、強磁性体500から残留磁束501が生じている。
FIG. 19 schematically shows a part of the mounting
そこで、こうして残留磁束501が存在している状態で、インク200を実装基板400の一つの回路ユニット内のチップ結合部421に吐出させる。吐出直後の状態を図21に示す。図22に示すように、こうして吐出されたインク200はチップ結合部421の全体に広がると同時に、このインク200においては、強磁性体500から生じている残留磁束501により、その中に含まれている複数の縦型マイクロLEDチップ10のn側電極17に含まれるNi膜が磁化される。このため、各縦型マイクロLEDチップ10はインク200中を磁力により下方に引き寄せられ、最終的に各縦型マイクロLEDチップ10はn側電極17側が下になるようにしてチップ結合部421のSn膜47に接触する。この状態を図23に示す。
Therefore, while the residual
この後、第6の実施の形態と同様にしてインク200の溶媒の蒸発およびSn膜47の溶融固化により各縦型マイクロLEDチップ10をn側電極17側を下にして機械的および電気的に結合する。符号48は溶融固化したSnを示す。
Thereafter, in the same manner as in the sixth embodiment, by evaporating the solvent of the
こうして、図24に示すように、各回路ユニット内のチップ結合部421に縦型マイクロLEDチップ10を結合する。なお、図24においては、図示の都合上、p側電極16が縦型マイクロLEDチップ10より小さく図示されている(図25~図27においても同様)。
In this way, as shown in FIG. 24, the vertical
この後、第6の実施の形態と同様に絶縁膜422の形成以降の工程を進めて、図25に示すように、目的とするマイクロLEDチップ集積装置を製造する。
Thereafter, as in the sixth embodiment, the steps after forming the insulating
[マイクロLEDチップ集積装置の構造]
図25に示すように、このマイクロLEDチップ集積装置は、実装基板400の下部支線部電極4203のチップ結合部421の下方の部分の基板410上に強磁性体500が下部支線部電極4203の中心線に沿って複数設けられ、これらの強磁性体500を覆うように下部支線部電極4203が設けられ、チップ結合部421に縦型マイクロLEDチップ10がn側電極17側を下にして結合していることを除いて、第6の実施の形態によるマイクロLEDチップ集積装置と同様な構成を有する。
[Structure of micro LED chip integrated device]
As shown in FIG. 25, in this micro LED chip integrated device, a
第7の実施の形態によれば、下部支線部電極4203のチップ結合部201の下方の基板410上に強磁性体500を予め設けておくことにより、その上方の部分における下部支線部電極4203のチップ結合部421上に縦型マイクロLEDチップ10を結合させることができるため、各縦型マイクロLEDチップ10の結合位置を下部支線部電極4203と上部電極支線部432との交差部に限定することができる。このため、接続不良となる縦型マイクロLEDチップ10の大幅な低減を図ることができ、ひいてはマイクロLEDチップ集積装置の製造コストの低減を図ることができる。そのほか、第6および第1の実施の形態と同様な利点を得ることができる。
According to the seventh embodiment, by providing the
このマイクロLEDチップ集積装置によっても、パッシブマトリクス駆動方式のカラーマイクロLEDディスプレイを実現することができる。 This micro LED chip integrated device also makes it possible to realize a color micro LED display using a passive matrix drive method.
〈第8の実施の形態〉
第8の実施の形態においては、アクティブマトリクス駆動方式のカラーマイクロLEDディスプレイとして用いることができるマイクロLEDチップ集積装置について説明する。
<Eighth embodiment>
In the eighth embodiment, a micro LED chip integrated device that can be used as an active matrix drive type color micro LED display will be described.
[マイクロLEDチップ集積装置の製造方法]
図26は第8の実施の形態における上部電極形成前の実装基板400を示す。図26に示すように、実装基板400上に下部幹線部電極4202が行方向に互いに平行に複数設けられている。下部幹線部電極4202にはこの下部幹線部電極4202と直交する方向、すなわち列方向に延在して複数の下部支線部電極4203が接続されている。下部支線部電極4203の下方には第2の実施の形態と同様に強磁性体500が設けられている。そして、強磁性体500の上方の下部支線部電極4203のチップ結合部421に縦型マイクロLEDチップ10が結合している。図26に示す三つの回路ユニットは左からそれぞれB、R、Gの発光領域を構成しており、これらの発光領域により構成されるRGB-1画素単位が配列しており、実装基板400全体として画素が二次元マトリクス状に配列している。実装基板400上には、列方向に延在した電源線610およびデータ線620に加え、行方向に延在した走査線630も設けられている。各データ線620と各画素の各発光領域との間にはアクティブ駆動回路が設けられ、このアクティブ駆動回路により各画素の各発光領域を選択することができるようになっている。アクティブ駆動回路はトランジスタT1 、T2 およびコンデンサCからなる。トランジスタT1 、T2 は一般的には多結晶Si薄膜などの半導体薄膜を用いた薄膜トランジスタにより構成され、コンデンサCは下部電極、絶縁膜および上部電極を積層することにより構成される。トランジスタT1 のソースはデータ線620に接続され、ドレインはトランジスタT2 のゲートに接続され、ゲートは走査線630に接続されている。トランジスタT2 のソースは電源線610に接続され、ドレインは下部電極420に接続されている。コンデンサCはトランジスタT1 のドレインと電源線610との間に接続されている。走査線630とデータ線620との選択により各画素の各発光領域を選択する。後述のアクティブ駆動回路を介してこの下部幹線部電極4201と接続されて幅狭の下部幹線部電極4202がこの下部幹線部電極4201に平行に設けられている。
[Method for manufacturing micro LED chip integrated device]
FIG. 26 shows the mounting
図27は、図26に示す実装基板400上に上部電極430を形成した状態を示す。第6の実施の形態と同様に、各回路ユニット内の全ての下部支線部電極4203のチップ結合部421に跨がるように複数の透明電極435が設けられている。これらの透明電極435に上部電極430の上部支線部電極432がそれぞれ接続されている。
FIG. 27 shows a state in which an
縦型マイクロLEDチップ10を青色発光とし、赤の発光領域および緑の発光領域の上方にそれぞれ赤および緑の蛍光体を形成することなどは第6の実施例と同様である。
This embodiment is similar to the sixth embodiment in that the vertical
この第8の実施の形態によれば、実装基板400上にRGBの各発光用の縦型マイクロLEDチップ10を容易にしかも極めて短時間に能率的に実装することができ、不良の縦型マイクロLEDチップ10の影響も容易に除去することができることにより、高性能のアクティブ駆動方式のカラーマイクロLEDディスプレイを低コストで実現することができる。加えて、第7の実施の形態と同様な利点を得ることもできる。
According to the eighth embodiment, it is possible to easily and efficiently mount the vertical
〈第9の実施の形態〉
[横型マイクロLEDチップ]
第1~第5の実施の形態においては縦型マイクロLEDチップ10について説明したが、第9の実施の形態においては横型マイクロLEDチップ40について説明する。
<Ninth embodiment>
[Horizontal micro LED chip]
In the first to fifth embodiments, the vertical
図28、図29および図30は横型マイクロLEDチップ40を示す。図28は平面図、図29は断面図、図30は斜視図である。図28、図29および図30に示すように、この横型マイクロLEDチップ40は全体として直方体状(あるいは四角柱状)の形状を有する。この横型マイクロLEDチップ40においては、第5の実施の形態と同様に、n型GaN層11上に、蜂の巣状に配列された開口12aを有するSiO2 膜12が設けられ、各開口12aの部分に六角錐台状のGaN層13および発光層14が設けられている。p型GaN層15は全ての発光層14を覆うように設けられている。p型GaN層15上に、n型GaN層11の短辺方向に延在する細長いp側電極16がn型GaN層11の長辺方向に互いに分離して複数設けられている。各p側電極16は、n型GaN層11の短辺方向に配列した複数の発光層14に対応して設けられている。n型GaN層11の一つの短辺側の端部にはp型GaN層15が設けられておらずn型GaN層11が露出している。この露出した部分のn型GaN層11上にn側電極17が設けられている。n側電極17には、軟磁性体が含まれている必要はない。この縦型マイクロLEDチップ40のその他のことは第5の実施の形態と同様である。
28, 29 and 30 show a horizontal
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ40の動作は、第5の実施の形態による縦型マイクロLEDチップ10と同様である。
[Operation of vertical micro LED chip]
The operation of this vertical
[横型マイクロLEDチップの製造方法]
この横型マイクロLEDチップ40の製造方法は、n型GaN層11上に蜂の巣状に配列された開口12aを有するSiO2 膜12を形成し、各開口12aの部分に六角錐台状のGaN層13および発光層14を形成し、全面にp型GaN層15を形成した後、このp型GaN層15の一端部をエッチング除去してその部分にn型GaN層11を露出させ、こうして露出した部分にn側電極17を形成するとともに、p型GaN層15上に複数のp側電極16を形成し、最終的に複数の発光層14を含むようにチップ化することを除いて、基本的に、第1の実施の形態による縦型マイクロLEDチップ10の製造方法と同様である。
[Method for manufacturing horizontal micro LED chip]
The manufacturing method of this horizontal
この第9の実施の形態によれば、複数の発光層14を有する横型マイクロLEDチップ40において、第1の実施の形態と同様な利点を得ることができる。加えて、横型マイクロLEDチップ40のp型GaN層15上に複数のp側電極16が形成されていることから、たとえいずれかのp側電極16に欠陥が存在しても、他のp側電極16を使うことができるため、横型マイクロLEDチップ40の歩留まりの向上を図ることができる。
According to the ninth embodiment, the same advantages as the first embodiment can be obtained in the horizontal
〈第10の実施の形態〉
[マイクロLEDチップ集積装置の製造方法]
<Tenth embodiment>
[Method for manufacturing micro LED chip integrated device]
この第10の実施の形態においては、図31Aおよび図31Bに示すような実装基板400を用いる。ここで、図31Aは平面図、図31Bは下部幹線部電極に沿っての断面図である。図31Aおよび図31Bに示すように、第6の実施の形態と同様に、基板410の一方の主面に、下部幹線部電極4201、4202および複数の下部支線部電極4203からなる下部電極420が設けられている。この下部電極420を覆うように絶縁膜(図示せず)が設けられ、この絶縁膜上に、下部幹線部電極4202から分岐した複数の下部支線部電極4203から外れた位置を通るように下部幹線部電極4202と平行に上部電極430を形成する。絶縁膜は、下部幹線部電極4201と上部電極430との交差部の付近だけに形成されており、下部幹線部電極4201と上部電極430とはこの絶縁膜により互いに絶縁されている。上部電極430には、1本の下部幹線部電極4202から分岐した複数の下部支線部電極4203に近接した位置に延在するように長方形状の上部支線部電極430aが上部電極430に直交する方向に突出して設けられている。この場合、複数の下部支線部電極4203のそれぞれの上面の少なくとも一部および上部電極430の上部支線部電極430aの上面の一部を含む長方形の領域によりチップ結合部421が形成されている。
In this tenth embodiment, a mounting
図32Aに示すように、第1の実施の形態と同様に工程を進めてサファイア基板20上に分離前の多数の横型マイクロLEDチップ40が形成されたものを複数のp側電極16およびn側電極17を実装基板400上のチップ結合部421に向けて結合させる。この際、n側電極17は上部支線部電極430a上に、複数のp側電極16は下部支線部電極4203上に位置するようにする。
As shown in FIG. 32A, a large number of horizontal
次に、図32Bに示すように、サファイア基板20の裏面からレーザービーム照射を行うことにより横型マイクロLEDチップ40のn型GaN層11をサファイア基板20から分離する(レーザーリフトオフ)。こうしてマストランスファーにより、実装基板400上に多数の横型マイクロLEDチップ40を実装することができる。
Next, as shown in FIG. 32B, the n-
図33A、図33Bおよび図33Cにこうして横型マイクロLEDチップ40が実装された実装基板400を示す。ここで、図33Aは平面図、図33Bは下部電極に沿った断面図、図33Cはチップ結合部を通る断面図である。
FIGS. 33A, 33B, and 33C show a mounting
この第10の実施の形態によれば、マストランスファーにより横型マイクロLEDチップ40の実装が可能であることにより、マイクロLEDチップ集積装置を容易に製造することができる。また、横型マイクロLEDチップ40のp型GaN層15上に複数のp側電極16が形成され、これらのp側電極16がそれぞれ異なる下部支線部電極4203上に接続されているため、たとえいずれかのp側電極16に欠陥が存在しても、他のp側電極16が下部支線部電極4203と電気的に接続されていることから、マイクロLEDチップ集積装置の歩留まりの向上を図ることができる。
According to the tenth embodiment, since the horizontal
〈第11の実施の形態〉
[縦型マイクロLEDチップ]
図34は縦型マイクロLEDチップ10を示す断面図である。図34に示すように、この縦型マイクロLEDチップ10は第9の実施の形態による横型マイクロLEDチップ40と同様に全体として直方体状(あるいは四角柱状)の形状を有する。この縦型マイクロLEDチップ10においては、第5の実施の形態と同様に、n型GaN層11上に、蜂の巣状に配列された開口12aを有するSiO2 膜12が設けられ、各開口12aの部分に六角錐台状のGaN層13および発光層14が設けられている。p型GaN層15は全ての発光層14を覆うように全面に設けられている。p型GaN層15上に、n型GaN層11の短辺方向に延在する細長いp側電極16がn型GaN層11の長辺方向に互いに分離して複数設けられている。各p側電極16は、n型GaN層11の短辺方向に配列した複数の発光層14に対応して設けられている。n型GaN層11の裏面にはn側電極17が設けられている。この縦型マイクロLEDチップ10のその他のことは第5の実施の形態と同様である。
<Eleventh embodiment>
[Vertical micro LED chip]
FIG. 34 is a cross-sectional view showing the vertical
[縦型マイクロLEDチップの動作]
この縦型マイクロLEDチップ10の動作は、第5の実施の形態による縦型マイクロLEDチップ10と同様である。
[Operation of vertical micro LED chip]
The operation of this vertical
[縦型マイクロLEDチップの製造方法]
この縦型マイクロLEDチップ10の製造方法は、n型GaN層11上に蜂の巣状に配列された開口12aを有するSiO2 膜12を形成し、各開口12aの部分に六角錐台状のGaN層13および発光層14を形成し、全面にp型GaN層15を形成した後、p型GaN層15上に複数のp側電極16を形成し、n型GaN層11の裏面にn側電極17を形成し、最終的に複数の発光層14を含むようにチップ化することを除いて、基本的に、第1の実施の形態による縦型マイクロLEDチップ10の製造方法と同様である。
[Method for manufacturing vertical micro LED chip]
The manufacturing method of this vertical
この第11の実施の形態によれば、第5の実施の形態と同様な利点を得ることができるほか、次のような利点を有する。すなわち、縦型マイクロLEDチップ10のp型GaN層15上に複数のp側電極16が形成されていることから、たとえいずれかのp側電極16に欠陥が存在しても、他のp側電極16を使うことができるため、縦型マイクロLEDチップ10の歩留まりの向上を図ることができる。
According to the eleventh embodiment, in addition to being able to obtain the same advantages as the fifth embodiment, it also has the following advantages. In other words, since a plurality of p-
以上、この発明の実施の形態について具体的に説明したが、この発明は上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。 Although the embodiments of this invention have been specifically described above, this invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of this invention.
例えば、上述の実施の形態において挙げた数値、構成、形状、材料、方法などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構成、形状、材料、方法などを用いてもよい。 For example, the numerical values, configurations, shapes, materials, methods, etc. mentioned in the above-described embodiments are merely examples, and numerical values, configurations, shapes, materials, methods, etc. different from these may be used as necessary.
10 縦型マイクロLEDチップ
11 n型GaN層
12 SiO2 膜
12a 開口
13 GaN層
14 発光層
15 p型GaN層
16 p側電極
17 n側電極
40 横型マイクロLEDチップ
400 実装基板
410 基板
420 下部電極
4201、4202 下部幹線部電極
4203 下部支線部電極
421 チップ結合部
430 上部電極
431 上部幹線部電極
432 上部支線部電極
435 透明電極
500 強磁性体
10 Vertical micro LED chip 11 N-
Claims (1)
上記下部電極の上記一つまたは複数の下部支線部電極の上面により構成されたチップ結合部と、
上記チップ結合部に結合した、上下に複数のp側電極および一つのn側電極を有する複数の縦型の発光ダイオードチップと、
上記発光ダイオードチップの上層の上部電極とを有し、
上記発光ダイオードチップは、上記p側電極および上記n側電極のうちの上記一方を上記チップ結合部に向けて上記チップ結合部に結合し、上記p側電極および上記n側電極のうちの上記一方と上記下部支線部電極とが互いに電気的に接続され、上記p側電極および上記n側電極のうちの他方と上記上部電極とが互いに電気的に接続され、
上記上部電極は、上部幹線部電極と当該上部幹線部電極から分岐し、上記複数の下部支線部電極と交差するように上記チップ結合部に跨がる一つまたは複数の上部支線部電極とを有し、
上記一つまたは複数の下部支線部電極の数をL、上記一つまたは複数の上部支線部電極の数をUとしたとき、L×U≧4であり、
上記発光ダイオードチップは、
n型半導体層と、
上記n型半導体層上に互いに分離して複数設けられた多角錐台状の半導体層と、
それぞれの上記多角錐台状の半導体層の上面および側面に沿って設けられた発光層と、
それぞれの上記発光層を覆うように全面に設けられたp型半導体層とを有し、
上記複数のp側電極はそれぞれの上記多角錐台状の半導体層の上面に対応する部分の上記p型半導体層の上面に互いに分離して設けられて上記p型半導体層に接触し、
上記多角錐台状の半導体層の上面の上方の上記p型半導体層の厚さは上記多角錐台状の半導体層の側面の上方の上記p型半導体層の上記多角錐台状の半導体層の上面に対し垂直な方向に沿って測定した厚さより小さく、
チップ外周部の上記発光層を除いて上記発光層のうちの上記多角錐台状の半導体層の上面の上の部分がチップ側面に露出しないように構成され、
主としてそれぞれの上記多角錐台状の半導体層の上面の上記発光層から光が発せられるAlGaInN系またはAlGaInP系の発光ダイオードチップである発光ダイオードチップ集積装置。 A substrate having a lower electrode having a lower main line electrode and one or more lower branch line electrodes branched from the lower main line electrode on one main surface;
a tip coupling portion configured by the upper surface of the one or more lower branch electrodes of the lower electrode;
A plurality of vertical light emitting diode chips having a plurality of upper and lower p-side electrodes and one n-side electrode coupled to the chip coupling portion;
and an upper electrode of the upper layer of the light emitting diode chip,
The light emitting diode chip has one of the p-side electrode and the n-side electrode facing the chip-coupling portion and coupled to the chip-coupling portion, and the one of the p-side electrode and the n-side electrode. and the lower branch electrode are electrically connected to each other, the other of the p-side electrode and the n-side electrode and the upper electrode are electrically connected to each other,
The upper electrode includes an upper main line electrode and one or more upper branch line electrodes that branch from the upper main line electrode and straddle the tip coupling part so as to intersect with the plurality of lower branch line electrodes. have,
When the number of the one or more lower branch line electrodes is L, and the number of the one or more upper branch line electrodes is U, L×U≧4,
The above light emitting diode chip is
an n-type semiconductor layer;
A plurality of polygonal truncated pyramid-shaped semiconductor layers provided separately from each other on the n-type semiconductor layer;
a light-emitting layer provided along the top surface and side surfaces of each of the polygonal truncated pyramid-shaped semiconductor layers;
and a p-type semiconductor layer provided over the entire surface so as to cover each of the light emitting layers,
The plurality of p-side electrodes are provided separately from each other on the upper surface of the p-type semiconductor layer in a portion corresponding to the upper surface of each of the polygonal truncated pyramid-shaped semiconductor layers, and are in contact with the p-type semiconductor layer,
The thickness of the p-type semiconductor layer above the upper surface of the truncated polygonal pyramid-shaped semiconductor layer is the same as the thickness of the p-type semiconductor layer above the side surface of the truncated polygonal pyramid-shaped semiconductor layer. less than the thickness measured along the direction perpendicular to the top surface ,
except for the light emitting layer on the outer periphery of the chip, a portion of the light emitting layer above the upper surface of the semiconductor layer in the shape of a truncated polygonal pyramid is configured so as not to be exposed to the side surface of the chip;
A light emitting diode chip integrated device which is an AlGaInN or AlGaInP light emitting diode chip in which light is mainly emitted from the light emitting layer on the upper surface of each of the polygonal truncated pyramid shaped semiconductor layers.
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