JP7408954B2

JP7408954B2 - Memory control method, memory control device, program

Info

Publication number: JP7408954B2
Application number: JP2019159545A
Authority: JP
Inventors: 修作内堀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2019-09-02
Filing date: 2019-09-02
Publication date: 2024-01-09
Anticipated expiration: 2039-09-02
Also published as: JP2021039486A

Description

本発明は、複数のバンクを有するメモリを制御するメモリ制御方法、メモリ制御装置、プログラムに関する。 The present invention relates to a memory control method, a memory control device, and a program for controlling a memory having a plurality of banks.

プロセッサは、外部メモリ及びキャッシュメモリからデータを転送し、かかるデータに対する演算処理を行う。このため、データの演算処理性能は、メモリ帯域の影響を受ける。特に、ベクトルプロセッサにおいては、複数の演算処理を並列して行うため、さらにメモリ帯域の影響を受けやすくなり、メモリ帯域が重要である。そこで、ベクトルプロセッサ装置では、多数のメモリチャネルを接続し、チャネル間をインタリーブすることによってメモリ帯域を上げている。また、近年では、コスト面からDDR SDRAMを使用するケースが増えている。DDR SDRAMは、メモリ帯域性能を上げるために複数のバンクから構成される。そして、特許文献１に示すように、このような複数のバンクが構成されるメモリにおいて、バンク間でインタリーブすることで、メモリ帯域を上げることも行われている。 The processor transfers data from external memory and cache memory and performs arithmetic processing on the data. Therefore, data arithmetic processing performance is affected by memory bandwidth. In particular, vector processors perform multiple arithmetic operations in parallel, so they are more susceptible to the influence of memory bandwidth, and memory bandwidth is important. Therefore, in vector processor devices, memory bandwidth is increased by connecting a large number of memory channels and interleaving the channels. Additionally, in recent years, the use of DDR SDRAM has increased due to cost considerations. DDR SDRAM consists of multiple banks to increase memory bandwidth performance. As shown in Patent Document 1, in such a memory configured with a plurality of banks, interleaving is performed between the banks to increase the memory bandwidth.

特開２００２－３４２３０６号公報Japanese Patent Application Publication No. 2002-342306

ここで、DDR SDRAMをベクトルプロセッサ装置のメモリとして使用した場合について説明する。この場合、ベクトルプロセッサ装置は、複数バンクを備えた複数のメモリを備えており、当該複数のメモリに１つのメモリ制御装置を介してベクトルプロセッサが接続されることとなる。そして、例えば、図１に示すように、１つのメモリ制御装置１００は、バンクアドレス生成部１０１とメモリアドレス生成部１０２とを備えており、バンクアドレス生成部１０１は、図２に示すように、ベクトルプロセッサからメモリアクセスが行われた際に送信された物理アドレス内のバンク番号を抽出して、バンクアドレスを生成する。 Here, a case will be described in which DDR SDRAM is used as a memory of a vector processor device. In this case, the vector processor device includes a plurality of memories each having a plurality of banks, and the vector processor is connected to the plurality of memories via one memory control device. For example, as shown in FIG. 1, one memory control device 100 includes a bank address generation section 101 and a memory address generation section 102, and the bank address generation section 101 includes, as shown in FIG. A bank address is generated by extracting the bank number from the physical address sent when the vector processor accesses the memory.

しかしながら、上述したバンクアドレス生成部１０１は、複数のメモリに対して共通であるため、メモリに対する複数のシーケンシャルアクセス間のバンク競合が発生し、メモリ帯域を効率的に使えないこととなる。つまり、あるメモリでバンク競合が発生すると、他のメモリでもバンク競合が発生し、複数のシーケンシャルアクセスの間、ずっとバンク競合が発生することとなり、メモリ帯域を効率的に使用できない、という問題が生じる。一方で、メモリに対する複数のシーケンシャルアクセス間のバンク競合を避けるためには、ソフトウエアによるメモリ空間確保の調整が必要となり、構成が複雑となる。 However, since the bank address generation unit 101 described above is common to a plurality of memories, bank conflicts occur between a plurality of sequential accesses to the memories, and memory bandwidth cannot be used efficiently. In other words, when bank conflict occurs in one memory, bank conflict occurs in other memories, and bank conflict occurs throughout multiple sequential accesses, creating the problem that memory bandwidth cannot be used efficiently. . On the other hand, in order to avoid bank conflicts between multiple sequential accesses to memory, it is necessary to adjust the memory space reservation by software, which makes the configuration complicated.

このため、本発明の目的は、構成が複雑となることと、メモリ帯域を効率的に利用できないこと、を解決することができるメモリ制御方法、メモリ制御装置、プログラムを提供することにある。 Therefore, an object of the present invention is to provide a memory control method, a memory control device, and a program that can solve the problems of a complicated configuration and an inability to use memory bandwidth efficiently.

本発明の一形態であるメモリ制御方法は、
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御方法であって、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成すると共に、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
という構成をとる。 A memory control method that is one form of the present invention includes:
A memory control method for controlling access to a plurality of memories each having a plurality of banks, the method comprising:
Generating a plurality of memory addresses that designate each of the plurality of memories as an access destination from a specified physical address, and a plurality of banks that designate each of the predetermined banks in the plurality of memories as an access destination from the physical address. generating a plurality of bank addresses that are different for each memory when generating addresses;
The structure is as follows.

また、本発明の一形態であるメモリ制御装置は、
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御装置であって、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成し、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
という構成をとる。 Further, a memory control device that is one form of the present invention includes:
A memory control device that controls access to a plurality of memories each having a plurality of banks, the memory control device comprising:
Generating a plurality of memory addresses specifying each of the plurality of memories as an access destination from a specified physical address, and a plurality of bank addresses specifying each of the predetermined banks in the plurality of memories as an access destination from the physical address. generating a plurality of bank addresses that are different for each memory when generating the bank address;
The structure is as follows.

また、本発明の一形態であるプログラムは、
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御装置に、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成し、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する処理、
を実行させる、
という構成をとる。 Further, a program that is one form of the present invention is
A memory control device that controls access to a plurality of memories each having a plurality of banks;
Generating a plurality of memory addresses specifying each of the plurality of memories as an access destination from a specified physical address, and a plurality of bank addresses specifying each of the predetermined banks in the plurality of memories as an access destination from the physical address. a process of generating a plurality of bank addresses that are different for each memory when generating a bank address;
to execute,
The structure is as follows.

また、本発明の一形態であるベクトルプロセッサ装置は、
ベクトルプロセッサと、複数のバンクをそれぞれ有する複数のメモリと、前記メモリに対するアクセスを制御するメモリ制御装置と、を備え、
前記メモリ制御装置は、前記ベクトルプロセッサにて指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成すると共に、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
という構成をとる。 Further, a vector processor device that is one form of the present invention includes
A vector processor, a plurality of memories each having a plurality of banks, and a memory control device that controls access to the memory,
The memory control device generates a plurality of memory addresses that designate each of the plurality of memories as an access destination from the physical address specified by the vector processor, and also generates a plurality of memory addresses that designate each of the plurality of memories as an access destination from the physical address, and generating a plurality of bank addresses that are different for each of the memories when generating a plurality of bank addresses each specifying a bank as an access destination;
The structure is as follows.

本発明は、以上のように構成されることにより、メモリ帯域を効率的に利用することができる。 By being configured as described above, the present invention can efficiently utilize memory bandwidth.

本発明の背景技術を説明するための図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining the background technology of the present invention. 本発明の背景技術を説明するための図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining the background technology of the present invention. 本発明の実施形態１におけるベクトルプロセッサ装置の構成を示す図である。1 is a diagram showing the configuration of a vector processor device in Embodiment 1 of the present invention. 図３に開示したメモリ制御部の構成を示す機能ブロック図である。4 is a functional block diagram showing the configuration of the memory control unit disclosed in FIG. 3. FIG. 図３に開示したメモリ制御部によるアドレスの算出方法の一例を示す図である。4 is a diagram illustrating an example of an address calculation method by the memory control unit disclosed in FIG. 3. FIG. 図３に開示したメモリ制御部によるアドレスの算出方法の一例を示す図である。4 is a diagram illustrating an example of an address calculation method by the memory control unit disclosed in FIG. 3. FIG. 図３に開示したメモリ制御部によるアドレスの算出方法の一例を示す図である。4 is a diagram illustrating an example of an address calculation method by the memory control unit disclosed in FIG. 3. FIG. 図３に開示したメモリ制御部によるアドレスの算出方法の一例を示す図である。4 is a diagram illustrating an example of an address calculation method by the memory control unit disclosed in FIG. 3. FIG. 図３に開示したメモリ制御部によるアドレスの算出方法の一例を示す図である。4 is a diagram illustrating an example of an address calculation method by the memory control unit disclosed in FIG. 3. FIG. 本発明の実施形態２におけるメモリ制御装置の構成を示す図である。FIG. 7 is a diagram showing the configuration of a memory control device in Embodiment 2 of the present invention.

＜実施形態１＞
本発明の第１の実施形態を、図３乃至図９を参照して説明する。図３に示すように、本発明のベクトルプロセッサ装置１は、ベクトルプロセッサ４０と、メモリネットワーク３０と、複数のメモリ制御部１０と、複数のメモリ２０と、を備えている。そして、ベクトルプロセッサ４０が、メモリネットワーク３０を経由して複数のメモリ制御部１０に接続されており、また、各メモリ制御部１０は、各メモリ２０に接続されている。図３の例では、例えば、４つのメモリ制御部１０（番号０～３）にそれぞれメモリ２０（番号０～３）が接続されている。また、各メモリ２０は、それぞれ複数バンク２１を備えており、例えば、DDR SDRAMにて構成されている。図３の例では、各メモリ２０は、例えば、それぞれ８つのバンク２１（番号０～７）を備えている。なお、ベクトルプロセッサ装置１は、装備された複数のメモリに対するアクセスを制御するため、メモリ制御装置として機能する。 <Embodiment 1>
A first embodiment of the present invention will be described with reference to FIGS. 3 to 9. As shown in FIG. 3, the vector processor device 1 of the present invention includes a vector processor 40, a memory network 30, a plurality of memory control units 10, and a plurality of memories 20. The vector processor 40 is connected to a plurality of memory control units 10 via the memory network 30, and each memory control unit 10 is connected to each memory 20. In the example of FIG. 3, for example, the memories 20 (numbers 0 to 3) are connected to the four memory control units 10 (numbers 0 to 3), respectively. Further, each memory 20 includes a plurality of banks 21, and is configured of, for example, DDR SDRAM. In the example of FIG. 3, each memory 20 includes, for example, eight banks 21 (numbered 0 to 7). Note that the vector processor device 1 functions as a memory control device in order to control access to a plurality of installed memories.

上記メモリ制御部１０は、演算装置で構成されており、プログラムを実行することで構築されたバンクアドレス生成部１１と、メモリアドレス生成部１２と、を備えている。メモリアドレス生成部１２は、後述するようにベクトルプロセッサ４０から発行されるベクトルロード命令またはベクトルストア命令による物理アドレスから、接続されているメモリ２０をアクセス先として指定するメモリアドレスを生成する。また、バンクアドレス生成部１１は、上記物理アドレスから、接続されているメモリ２０内のバンクをアクセス先として指定するバンクアドレスを生成する。本発明では、後述するように、複数のメモリ制御部１０の各バンクアドレス生成部１１が、それぞれ異なる演算方法を用いて、同一の物理アドレスからそれぞれ異なるバンクアドレス（バンク番号）を生成する。 The memory control unit 10 is composed of an arithmetic unit, and includes a bank address generation unit 11 and a memory address generation unit 12, which are constructed by executing a program. The memory address generation unit 12 generates a memory address that designates the connected memory 20 as an access destination from a physical address according to a vector load instruction or a vector store instruction issued from the vector processor 40, as described later. Further, the bank address generation unit 11 generates a bank address that designates a bank in the connected memory 20 as an access destination from the physical address. In the present invention, as will be described later, each bank address generation unit 11 of a plurality of memory control units 10 generates different bank addresses (bank numbers) from the same physical address using different calculation methods.

ここで、上述したバンクアドレス生成部１１とメモリアドレス生成部１２とによる各アドレスの生成方法について、詳しく説明する。まず、ベクトルプロセッサ４０からのベクトルロード命令またはベクトルストア命令に応じてメモリアクセスが行われ、かかるメモリアクセスは、物理アドレスで行われる。このとき、ベクトルロード命令およびベクトルストア命令では、連続した物理アドレスがメモリネットワーク３０を経由して各メモリ制御部１０にインタリーブされるため、各メモリ制御部１０に送信される物理アドレスは同一である。なお、物理アドレスは、図５に示すように、下位ビットから、ライン内アドレス、バンク番号、上位アドレス、を含んで構成される。 Here, the method of generating each address by the bank address generation section 11 and memory address generation section 12 described above will be explained in detail. First, memory access is performed in response to a vector load instruction or a vector store instruction from the vector processor 40, and such memory access is performed using a physical address. At this time, in the vector load instruction and the vector store instruction, consecutive physical addresses are interleaved to each memory control unit 10 via the memory network 30, so the physical addresses sent to each memory control unit 10 are the same. . Note that, as shown in FIG. 5, the physical address includes, from the lower bit, an in-line address, a bank number, and an upper address.

そして、上述したように物理アドレスを受け付けた各メモリアドレス生成部１２は、図５に示すように、物理アドレス内の上位アドレスとライン内アドレスとを結合してメモリアドレスを生成する。このため、同一の物理アドレスを受け付けた各メモリアドレス生成部１５は、それぞれ同一のメモリアドレスを生成することとなり、それぞれに接続されたメモリ２０をアクセス先として指定することとなる。 Then, each memory address generation unit 12 that has received the physical address as described above generates a memory address by combining the upper address in the physical address and the in-line address, as shown in FIG. Therefore, each memory address generation unit 15 that receives the same physical address generates the same memory address, and designates the memory 20 connected to each one as the access destination.

また、上述したように物理アドレスを受け付けた各バンクアドレス生成部１１は、図５に示すように、物理アドレス内の上位アドレスとバンク番号とを用いて、それぞれに接続されたメモリ２０内のいずれかのバンク２１をアクセス先として指定するバンクアドレスを生成する。具体的に、各バンクアドレス生成部１１は、まず、接続されるメモリ２０毎にそれぞれ異なる関数（演算方法）を用いて、物理アドレスの「上位アドレス」から、バンク２１を指定する「バンク番号」と同一のビットサイズの中間データ（変形データ）を生成する。つまり、図５に示すように、まず、関数「ｆ_{メモリ番号}（上位アドレス）」にて、上位アドレスから接続されるメモリ２０毎にそれぞれ異なる第一データを生成し、かかる第一データを必要に応じて複数に分割して、中間データを生成する。そして、各バンクアドレス生成部１１は、生成した「中間データ」と、物理アドレスに含まれる「バンク番号」とのビットごとの排他的論理和を取ることにより、バンクアドレスを生成する。 Further, each bank address generation unit 11 that has received the physical address as described above uses the upper address in the physical address and the bank number to determine which address in the memory 20 connected to each bank address, as shown in FIG. A bank address that specifies the bank 21 as the access destination is generated. Specifically, each bank address generation unit 11 first generates a "bank number" that specifies the bank 21 from the "upper address" of the physical address using a different function (calculation method) for each connected memory 20. Generate intermediate data (modified data) with the same bit size as . That is, as shown in FIG. 5, first, the function "f _{memory number} (upper address)" generates different first data for each memory 20 connected from the upper address, and then uses the first data as needed. Accordingly, the data is divided into multiple parts to generate intermediate data. Then, each bank address generation unit 11 generates a bank address by performing a bit-by-bit exclusive OR of the generated "intermediate data" and the "bank number" included in the physical address.

ここで、各メモリ２０に接続された各メモリ制御部１０（番号０～３）がそれぞれ備えるバンクアドレス生成部１１によるバンクアドレスの生成の一例を、図６乃至図９を参照して説明する。まず、図６は、メモリ番号０のメモリ２０に対応するバンクアドレス生成部１１による生成例を示している。図６に示すように、まず「上位アドレス」をそのまま第一データとして用い、かかる第一データを「バンク番号」と同一のビットサイズに分割した中間データを生成する。ここでは、第一データを３つに分割しているが、分割数は一例である。そして、分割した各上位アドレスである中間データの排他的論理和と、さらにバンク番号との排他的論理和により、バンクアドレスを生成する。 Here, an example of bank address generation by the bank address generation section 11 included in each memory control section 10 (numbered 0 to 3) connected to each memory 20 will be described with reference to FIGS. 6 to 9. First, FIG. 6 shows an example of generation by the bank address generation unit 11 corresponding to the memory 20 with memory number 0. As shown in FIG. 6, first, the "upper address" is used as it is as first data, and intermediate data is generated by dividing the first data into the same bit size as the "bank number." Here, the first data is divided into three parts, but the number of divisions is just an example. Then, a bank address is generated by the exclusive OR of the intermediate data, which is each divided upper address, and the exclusive OR of the bank number.

また、図７は、メモリ番号１のメモリ２０に対応するバンクアドレス生成部１１による生成例を示している。図７に示すように、メモリ番号１のメモリ２０に対しては、まず「上位アドレス」を１ビット右ローテートして第一データを生成する。つまり、「上位アドレス」の最下位ビットを最上位ビットとし、その他のビットをそれぞれ１ビットずつ下位にずらす。そして、１ビットずらして生成した第一データを、バンク番号と同一のビットサイズに分割して（例えば、３分割）中間データを生成し、それぞれの排他的論理和とバンク番号との排他的論理和により、バンクアドレスを生成する。 Further, FIG. 7 shows an example of generation by the bank address generation unit 11 corresponding to the memory 20 with memory number 1. As shown in FIG. 7, for the memory 20 with memory number 1, first data is generated by rotating the "higher address" by 1 bit to the right. In other words, the least significant bit of the "upper address" is made the most significant bit, and the other bits are each shifted lower by one bit. Then, the first data generated by shifting one bit is divided into the same bit size as the bank number (for example, divided into three) to generate intermediate data, and the exclusive OR of each and the bank number is A bank address is generated by the sum.

また、図８は、メモリ番号２のメモリ２０に対応するバンクアドレス生成部１１による生成例を示している。図８に示すように、メモリ番号２のメモリ２０に対しては、まず「上位アドレス」を２ビット右ローテートして第一データを生成する。つまり、「上位アドレス」の最下位２ビットを最上位２ビットとし、その他のビットをそれぞれ２ビットずつ下位にずらす。そして、２ビットずらして生成した第一データを、バンク番号と同一のビットサイズに分割して（例えば、３分割）中間データを生成し、それぞれの排他的論理和とバンク番号との排他的論理和により、バンクアドレスを生成する。 Further, FIG. 8 shows an example of generation by the bank address generation unit 11 corresponding to the memory 20 with memory number 2. As shown in FIG. 8, for the memory 20 with memory number 2, the "upper address" is first rotated to the right by 2 bits to generate first data. In other words, the two least significant bits of the "upper address" are made the two most significant bits, and the other bits are each shifted two bits lower. Then, the first data generated by shifting 2 bits is divided into the same bit size as the bank number (for example, divided into 3) to generate intermediate data, and the exclusive OR of each and the bank number is A bank address is generated by the sum.

また、図９は、メモリ番号３のメモリ２０に対応するバンクアドレス生成部１１による生成例を示している。図９に示すように、メモリ番号３のメモリ２０に対しては、まず「上位アドレス」を３ビット右ローテートして第一データを生成する。つまり、「上位アドレス」の最下位３ビットを最上位３ビットとし、その他のビットをそれぞれ３ビットずつ下位にずらす。そして、３ビットずらして生成した第一データを、バンク番号と同一のビットサイズに分割して（例えば、３分割）中間データを生成し、それぞれの排他的論理和とバンク番号との排他的論理和により、バンクアドレスを生成する。 Further, FIG. 9 shows an example of generation by the bank address generation unit 11 corresponding to the memory 20 with memory number 3. As shown in FIG. 9, for the memory 20 with memory number 3, the "upper address" is first rotated to the right by 3 bits to generate first data. In other words, the least significant three bits of the "higher address" are made the most significant three bits, and the other bits are each shifted three bits lower. Then, the first data generated by shifting 3 bits is divided into the same bit size as the bank number (for example, divided into 3) to generate intermediate data, and the exclusive OR of each and the bank number is A bank address is generated by the sum.

以上のように、本発明では、複数のメモリ２０毎に、同一の物理アドレスに対してそれぞれ異なる関数を用いて、つまり、それぞれ異なるビット数をローテートさせて中間データを生成し、かかる中間データからバンクアドレスを生成している。このため、複数のメモリ２０毎にそれぞれ異なるバンクアドレスが生成されることとなり、メモリ２０に対する複数のシーケンシャルアクセス間のバンク競合を減らすことができる。その結果、メモリ帯域の向上を実現することができる。 As described above, in the present invention, intermediate data is generated for each of the plurality of memories 20 by using different functions for the same physical address, that is, by rotating different numbers of bits, and from such intermediate data. Generating bank address. Therefore, different bank addresses are generated for each of the plurality of memories 20, and bank conflicts between the plurality of sequential accesses to the memories 20 can be reduced. As a result, it is possible to improve memory bandwidth.

＜実施形態２＞
次に、本発明の第２の実施形態を、図１０を参照して説明する。図１０は、実施形態２メモリ制御装置の構成を示すブロック図である。なお、本実施形態では、実施形態１で説明したベクトルプロセッサ装置の構成の概略を示している。 <Embodiment 2>
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 10 is a block diagram showing the configuration of a memory control device according to the second embodiment. Note that this embodiment shows an outline of the configuration of the vector processor device described in the first embodiment.

図１０に示すように、本実施形態におけるメモリ制御装置２００は、
複数のバンク２１１をそれぞれ有する複数のメモリ２１０に対するアクセスを制御するメモリ制御装置２００であって、
指定された物理アドレスから複数の前記メモリ２１０をそれぞれアクセス先として指定する複数のメモリアドレスを生成し、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
という構成を有する。 As shown in FIG. 10, the memory control device 200 in this embodiment includes:
A memory control device 200 that controls access to a plurality of memories 210 each having a plurality of banks 211,
A plurality of memory addresses that designate each of the plurality of memories 210 as an access destination are generated from a specified physical address, and a plurality of banks that designate each of the predetermined banks in the plurality of memories as an access destination from the physical address. generating a plurality of bank addresses that are different for each memory when generating addresses;
It has the following structure.

なお、上記メモリ制御装置２００による機能は、メモリ制御装置２００がプログラムを実行することで実現される。 Note that the functions of the memory control device 200 are realized by the memory control device 200 executing a program.

そして、上記構成のメモリ制御装置２００は、
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御方法として、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成すると共に、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
という処理を実行するよう作動する。 The memory control device 200 having the above configuration has the following features:
As a memory control method for controlling access to multiple memories each having multiple banks,
Generating a plurality of memory addresses that designate each of the plurality of memories as an access destination from a specified physical address, and a plurality of banks that designate each of the predetermined banks in the plurality of memories as an access destination from the physical address. generating a plurality of bank addresses that are different for each memory when generating addresses;
It operates to execute the process.

以上のように、本発明によると、複数のメモリ毎にそれぞれ異なるバンクアドレスを生成している。このため、メモリに対する複数のシーケンシャルアクセス間のバンク競合を減らすことができ、メモリ帯域の向上を実現することができる。 As described above, according to the present invention, different bank addresses are generated for each of a plurality of memories. Therefore, bank conflicts between multiple sequential accesses to memory can be reduced, and memory bandwidth can be improved.

＜付記＞
上記実施形態の一部又は全部は、以下の付記のようにも記載されうる。以下、本発明におけるメモリ制御方法、メモリ制御装置、プログラムの構成の概略を説明する。但し、本発明は、以下の構成に限定されない。 <Additional notes>
Part or all of the above embodiments may also be described as in the following additional notes. Hereinafter, the outline of the structure of the memory control method, memory control device, and program according to the present invention will be explained. However, the present invention is not limited to the following configuration.

（付記１）
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御方法であって、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成すると共に、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
メモリ制御方法。 (Additional note 1)
A memory control method for controlling access to a plurality of memories each having a plurality of banks, the method comprising:
Generating a plurality of memory addresses specifying each of the plurality of memories as an access destination from a specified physical address, and a plurality of banks specifying each of the predetermined banks in the plurality of memories as an access destination from the physical address. generating a plurality of bank addresses that are different for each memory when generating addresses;
Memory control method.

（付記２）
付記１に記載のメモリ制御方法であって、
前記メモリ毎にそれぞれ接続されたメモリ制御部がそれぞれ、前記物理アドレスから前記メモリ毎に異なる前記バンクアドレスを生成する、
メモリ制御方法。 (Additional note 2)
The memory control method according to appendix 1, comprising:
Each memory control unit connected to each of the memories generates the bank address, which is different for each of the memories, from the physical address.
Memory control method.

（付記３）
付記１又は２に記載のメモリ制御方法であって、
前記メモリ毎にそれぞれ異なる演算方法を用いて、前記物理アドレスから前記メモリ毎に異なる前記バンクアドレスを生成する、
メモリ制御方法。 (Additional note 3)
The memory control method according to supplementary note 1 or 2,
generating the bank address, which is different for each memory, from the physical address using a different calculation method for each memory;
Memory control method.

（付記４）
付記１乃至３のいずれかに記載のメモリ制御方法であって、
前記物理アドレスから前記メモリ毎に異なる変形データを生成し、当該変形データから前記メモリ毎に異なる前記バンクアドレスを生成する、
メモリ制御方法。 (Additional note 4)
The memory control method according to any one of Supplementary Notes 1 to 3,
generating different modified data for each of the memories from the physical address, and generating different bank addresses for each of the memories from the transformed data;
Memory control method.

（付記５）
付記４に記載のメモリ制御方法であって、
前記メモリ毎に、前記物理アドレスの少なくとも一部のデータをスライド移動させて当該メモリ毎に異なる前記変形データを生成し、当該変形データから前記メモリ毎に異なる前記バンクアドレスを生成する、
メモリ制御方法。 (Appendix 5)
The memory control method according to appendix 4, comprising:
sliding at least part of the data of the physical address for each memory to generate the deformed data that is different for each memory, and generate the bank address that is different for each memory from the deformed data;
Memory control method.

（付記６）
付記４又は５に記載のメモリ制御方法であって、
前記物理アドレスに含まれる前記バンクを指定するアドレスと、前記変形データと、に基づいて、前記メモリ毎に異なる前記バンクアドレスを生成する、
メモリ制御方法。 (Appendix 6)
The memory control method according to appendix 4 or 5,
generating a different bank address for each memory based on an address specifying the bank included in the physical address and the modified data;
Memory control method.

（付記７）
付記６に記載のメモリ制御方法であって、
前記物理アドレスに含まれる前記バンクを指定するアドレスと、前記変形データから抽出された１つ又は複数のデータと、の排他的論理和から前記メモリ毎に異なる前記バンクアドレスを生成する、
メモリ制御方法。 (Appendix 7)
The memory control method according to appendix 6, comprising:
generating a different bank address for each memory from an exclusive OR of an address specifying the bank included in the physical address and one or more data extracted from the modified data;
Memory control method.

（付記８）
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御装置であって、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成し、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
メモリ制御装置。 (Appendix 8)
A memory control device that controls access to a plurality of memories each having a plurality of banks, the memory control device comprising:
Generating a plurality of memory addresses specifying each of the plurality of memories as an access destination from a specified physical address, and a plurality of bank addresses specifying each of the predetermined banks in the plurality of memories as an access destination from the physical address. generating a plurality of bank addresses that are different for each memory when generating the bank address;
Memory controller.

（付記８－１）
付記８に記載のメモリ制御装置であって、
前記メモリ毎にそれぞれ接続されたメモリ制御部を備え、
前記メモリ制御部はそれぞれ、接続された前記メモリをアクセス先として指定する前記メモリアドレスを生成するメモリアドレス生成部と、接続された前記メモリ内の所定の前記バンクをアクセス先として指定する前記バンクアドレスを、他の前記メモリ制御部にて生成される前記バンクアドレスとは異なるよう生成するバンクアドレス生成部と、を備えた、
メモリ制御装置。 (Appendix 8-1)
The memory control device according to appendix 8,
A memory control unit connected to each of the memories,
Each of the memory control units includes a memory address generation unit that generates the memory address that specifies the connected memory as an access destination, and a bank address that specifies the predetermined bank in the connected memory as the access destination. a bank address generation unit that generates a bank address different from the bank address generated by the other memory control unit,
Memory controller.

（付記８－２）
付記８－１に記載のメモリ制御装置であって、
前記メモリ制御部の前記バンクアドレス生成部は、他の前記メモリ制御部の前記バンクアドレス生成部が用いる方法とは異なる演算方法を用いて、前記物理アドレスから前記バンクアドレスを生成する、
メモリ制御装置。 (Appendix 8-2)
The memory control device according to Appendix 8-1,
The bank address generation unit of the memory control unit generates the bank address from the physical address using a calculation method different from the method used by the bank address generation units of other memory control units.
Memory controller.

（付記８－３）
付記８－１又は８－２に記載のメモリ制御装置であって、
前記メモリ制御部の前記バンクアドレス生成部は、前記物理アドレスから他の前記メモリ制御部の前記バンクアドレス生成部が生成するデータとは異なる変形データを生成し、当該変形データから前記バンクアドレスを生成する、
メモリ制御装置。 (Appendix 8-3)
The memory control device according to appendix 8-1 or 8-2,
The bank address generation unit of the memory control unit generates modified data different from data generated by the bank address generation units of other memory control units from the physical address, and generates the bank address from the modified data. do,
Memory controller.

（付記８－４）
付記８－３に記載のメモリ制御装置であって、
前記メモリ制御部の前記バンクアドレス生成部は、前記物理アドレスの少なくとも一部のデータをそのまま用いて、又は、スライド移動させて、他の前記メモリ制御部の前記バンクアドレス生成部が生成するデータとは異なる前記変形データを生成し、当該変形データから前記バンクアドレスを生成する、
メモリ制御装置。 (Appendix 8-4)
The memory control device according to Appendix 8-3,
The bank address generation section of the memory control section uses at least part of the data of the physical address as it is or slides it to combine it with data generated by the bank address generation section of the other memory control section. generates the different modified data, and generates the bank address from the modified data;
Memory controller.

（付記８－５）
付記８－３又は８－４に記載のメモリ制御装置であって、
前記メモリ制御部の前記バンクアドレス生成部は、前記物理アドレスに含まれる前記バンクを指定するアドレスと、前記変形データと、に基づいて前記バンクアドレスを生成する、
メモリ制御装置。 (Appendix 8-5)
The memory control device according to appendix 8-3 or 8-4,
The bank address generation unit of the memory control unit generates the bank address based on the address specifying the bank included in the physical address and the modified data.
Memory controller.

（付記８－６）
付記８－５に記載のメモリ制御装置であって、
前記メモリ制御部の前記バンクアドレス生成部は、前記物理アドレスに含まれる前記バンクを指定するアドレスと、前記変形データから抽出された１つ又は複数のデータと、の排他的論理和から前記バンクアドレスを生成する、
メモリ制御装置。 (Appendix 8-6)
The memory control device according to Appendix 8-5,
The bank address generation unit of the memory control unit generates the bank address from an exclusive OR of an address specifying the bank included in the physical address and one or more data extracted from the modified data. generate,
Memory controller.

（付記９）
複数のバンクをそれぞれ有する複数のメモリに対するアクセスを制御するメモリ制御装置に、
指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成し、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する処理、
を実行させるためのプログラム。 (Appendix 9)
A memory control device that controls access to a plurality of memories each having a plurality of banks;
Generating a plurality of memory addresses specifying each of the plurality of memories as an access destination from a specified physical address, and a plurality of bank addresses specifying each of the predetermined banks in the plurality of memories as an access destination from the physical address. a process of generating a plurality of bank addresses that are different for each memory when generating a bank address;
A program to run.

（付記９－１）
付記９に記載のプログラムであって、
前記メモリ制御装置に、さらに、前記メモリ毎にそれぞれ接続されたメモリ制御部を実現させると共に、
前記メモリ制御部にそれぞれ、接続された前記メモリをアクセス先として指定する前記メモリアドレスを生成するメモリアドレス生成部と、接続された前記メモリ内の所定の前記バンクをアクセス先として指定する前記バンクアドレスを、他の前記メモリ制御部にて生成される前記バンクアドレスとは異なるよう生成するバンクアドレス生成部と、を実現させる、
ためのプログラム。 (Appendix 9-1)
The program described in Appendix 9,
The memory control device further includes a memory control unit connected to each of the memories, and
a memory address generation unit that generates the memory address that specifies the memory connected to the memory control unit as an access destination; and the bank address that specifies the predetermined bank in the connected memory as the access destination. and a bank address generation unit that generates a bank address different from the bank address generated by another of the memory control units,
program for.

（付記１０）
ベクトルプロセッサと、複数のバンクをそれぞれ有する複数のメモリと、前記メモリに対するアクセスを制御するメモリ制御装置と、を備え、
前記メモリ制御装置は、前記ベクトルプロセッサにて指定された物理アドレスから複数の前記メモリをそれぞれアクセス先として指定する複数のメモリアドレスを生成すると共に、前記物理アドレスから複数の前記メモリ内の所定の前記バンクをそれぞれアクセス先として指定する複数のバンクアドレスを生成する際に前記メモリ毎に異なる複数の前記バンクアドレスを生成する、
ベクトルプロセッサ装置。 (Appendix 10)
A vector processor, a plurality of memories each having a plurality of banks, and a memory control device that controls access to the memory,
The memory control device generates a plurality of memory addresses that designate each of the plurality of memories as an access destination from the physical address specified by the vector processor, and also generates a plurality of memory addresses that designate each of the plurality of memories as an access destination from the physical address, and also generates a plurality of memory addresses from the physical address in the plurality of memories. generating a plurality of bank addresses that are different for each of the memories when generating a plurality of bank addresses specifying each bank as an access destination;
Vector processor device.

（付記１０－１）
付記１０に記載のベクトルプロセッサ装置であって、
前記メモリ制御装置は、前記メモリ毎にそれぞれ接続されたメモリ制御部を備え、
前記メモリ制御部はそれぞれ、接続された前記メモリをアクセス先として指定する前記メモリアドレスを生成するメモリアドレス生成部と、接続された前記メモリ内の所定の前記バンクをアクセス先として指定する前記バンクアドレスを、他の前記メモリ制御部にて生成される前記バンクアドレスとは異なるよう生成するバンクアドレス生成部と、を備えた、
ベクトルプロセッサ装置。 (Appendix 10-1)
The vector processor device according to appendix 10,
The memory control device includes a memory control unit connected to each of the memories,
Each of the memory control units includes a memory address generation unit that generates the memory address that specifies the connected memory as an access destination, and a bank address that specifies the predetermined bank in the connected memory as the access destination. a bank address generation unit that generates a bank address different from the bank address generated by the other memory control unit,
Vector processor device.

なお、上記プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（Read Only Memory）、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。 Note that the program can be stored and supplied to a computer using various types of non-transitory computer readable media. Non-transitory computer-readable media includes various types of tangible storage media. Examples of non-transitory computer-readable media include magnetic recording media (e.g., flexible disks, magnetic tapes, hard disk drives), magneto-optical recording media (e.g., magneto-optical disks), CD-ROMs (Read Only Memory), CD-Rs, CD-R/W, semiconductor memory (for example, mask ROM, PROM (Programmable ROM), EPROM (Erasable PROM), flash ROM, RAM (Random Access Memory)). The program may also be provided to the computer on various types of transitory computer readable media. Examples of transitory computer-readable media include electrical signals, optical signals, and electromagnetic waves. The temporary computer-readable medium can provide the program to the computer via wired communication channels, such as electrical wires and fiber optics, or wireless communication channels.

以上、上記実施形態等を参照して本願発明を説明したが、本願発明は、上述した実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解しうる様々な変更をすることができる。 Although the present invention has been described above with reference to the above-described embodiments, the present invention is not limited to the above-described embodiments. The configuration and details of the present invention can be modified in various ways within the scope of the present invention by those skilled in the art.

１ベクトルプロセッサ装置
１０メモリ制御部
１１バンクアドレス生成部
１２メモリアドレス生成部
２０メモリ
２１バンク
３０メモリネットワーク
４０ベクトルプロセッサ
２００メモリ制御装置
２１０メモリ
２１１バンク 1 Vector processor device 10 Memory control unit 11 Bank address generation unit 12 Memory address generation unit 20 Memory 21 Bank 30 Memory network 40 Vector processor 200 Memory control device 210 Memory 211 Bank

Claims

A memory control method in which a plurality of memory control units control access to a plurality of memories each having a plurality of banks, the method comprising:
Each of the memory control units connected to each of the memories generates a memory address that designates the memory connected to the memory control unit as an access destination from a specified physical address, and generating a different bank address for each memory when generating a plurality of bank addresses each specifying a predetermined bank in the memory connected to the memory control unit as an access destination;
Memory control method.

The memory control method according to claim 1 , comprising:
the memory control unit generates the bank address, which is different for each memory, from the physical address using a different calculation method for each memory;
Memory control method.

The memory control method according to claim 1 or 2 ,
the memory control unit generates different modified data for each of the memories from the physical address, and generates the bank address that differs for each of the memories from the modified data;
Memory control method.

4. The memory control method according to claim 3 ,
the memory control unit generates the bank address, which is different for each memory, based on the address specifying the bank included in the physical address and the deformation data;
Memory control method.

5. The memory control method according to claim 4 ,
The memory control unit determines the bank address, which is different for each memory, from an exclusive OR of an address specifying the bank included in the physical address and one or more data extracted from the modified data. generate,
Memory control method.

A memory control device having a plurality of memory control units that control access to a plurality of memories each having a plurality of banks,
Each of the memory control units connected to each of the memories generates a memory address specifying the memory connected to the memory control unit as an access destination from a specified physical address, and from the physical address. generating a different bank address for each memory when generating a plurality of bank addresses each designating a predetermined bank in the memory connected to the memory control unit as an access destination;
Memory controller.

A memory control device having a plurality of memory control units that control access to a plurality of memories each having a plurality of banks;
Each of the memory control units connected to each of the memories generates a memory address specifying the memory connected to the memory control unit as an access destination from a specified physical address, and from the physical address. generating a different bank address for each memory when generating a plurality of bank addresses each designating a predetermined bank in the memory connected to the memory control unit as an access destination ;
A program to execute processing .

comprising a vector processor, a plurality of memories each having a plurality of banks, and a memory control device having a plurality of memory control units that control access to the memory,
Each of the memory control units connected to each memory generates a memory address specifying the memory connected to the memory control unit as an access destination from the physical address specified by the vector processor. and generating a different bank address for each memory when generating a plurality of bank addresses each specifying a predetermined bank in the memory connected to the memory control unit as an access destination from the physical address. do,
Vector processor device.