JP7404332B2 - バイトニックソートアクセラレータ - Google Patents
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Description
0(又は1):第1の動作モードにおいて、比較交換演算はCE回路204を迂回することであり、これは、図4に関連して下記でより詳細に説明するフロースルー動作に対応し、前のCE回路からのデータ(第2の入力304)が、FIFOバッファ206に記憶され(第1の出力306であり)、またFIFOバッファ206からの最も古いデータ(第1の入力302)は、次のCE回路に渡される(第2の出力308である)。
2:第2の動作モードにおいて、比較交換演算は、第1のCE回路204aの場合、前のCE回路又はメモリ208からのデータ(第2の入力304)を、FIFOバッファ206からの最も古いデータであるFIFOデータ値(第1の入力302)と比較することであり、大きい方のデータ値がFIFOバッファ206に記憶され(第1の出力306であり)、小さい方のデータ値は、次のCE回路、又は、最後のCE回路204cの場合、メモリ210に渡される(第2の出力308である)。
3:第3の動作モードにおいて、比較交換演算は、第1のCE回路204aの場合、前のCE回路又はメモリ208からのデータ(第2の入力304)を、FIFOバッファ206からの最も古いデータであるFIFOデータ値(第1の入力302)と比較することであり、小さい方のデータ値がFIFOバッファ206に記憶され(第1の出力306であり)、大きい方のデータ値は、次のCE回路、又は、最後のCE回路204cの場合、メモリ210に渡される(第2の出力308である)。
下記で更に説明するように、制御信号「2」対制御信号「3」の間の方向の差は、図1の矢印の方向性を実装することができる。
Claims (20)
- ハードウェアアクセラレータであって、
第1の入力端子と第2の入力端子と制御端子と第1の出力端子と第2の出力端子とを含む第1の比較交換回路であって、
前記第1の入力端子において第1のデータ値を受信し、
前記第2の入力端子において第2のデータ値を受信し、
前記制御端子において制御信号を受信し、
前記制御信号が第1の値を有すると判定することに応答して、前記第2の出力端子において前記第1のデータ値を出力し、前記第1の出力端子において前記第2のデータ値を出力し、
前記制御信号が第2の値を有すると判定することに応答して、前記第1の出力端子において前記第1のデータ値と前記第2のデータ値との大きいものを出力し、前記第2の出力端子において前記第1のデータ値と前記第2のデータ値との小さいものを出力し、
前記制御信号が第3の値を有すると判定することに応答して、前記第1の出力端子において前記第1のデータ値と前記第2のデータ値との小さいものを出力し、前記第2の出力端子において前記第1のデータ値と前記第2のデータ値との大きいものを出力する、
ように構成される、前記第1の比較交換回路と、
前記第1の比較交換回路の第1の出力端子に結合される入力端子と前記第1の比較交換回路の第1の入力端子に結合される出力端子とを含む先入れ先出し(FIFO)バッファと、
を含む、ハードウェアアクセラレータ。 - 請求項1に記載のハードウェアアクセラレータであって、
前記第1の比較交換回路の第2の入力端子に結合される第2の比較交換回路と、
前記第1の比較交換回路の第2の出力端子に結合される第3の比較交換回路と、
を更に含む、ハードウェアアクセラレータ。 - 請求項1に記載のハードウェアアクセラレータであって、
第1の入力端子と第2の入力端子と制御端子と第1の出力端子と第2の出力端子とを含 む第2の比較交換回路と、
メモリと、
前記第2の比較交換回路の第2の出力端子に結合される第1の入力端子と、前記メモリに結合される第2の入力端子と、前記第1の比較交換回路の第1の入力端子に結合される出力端子とを含むマルチプレクサ(mux)と、
を更に含む、ハードウェアアクセラレータ。 - 請求項3に記載のハードウェアアクセラレータであって、
前記第2の比較交換回路の第2の出力端子が前記メモリに結合される、ハードウェアアクセラレータ。 - 請求項3に記載のハードウェアアクセラレータであって、
第1の反復において、前記muxが、データ値のN要素ベクトルを前記メモリからシリアルに受信し、前記第1の比較交換回路の第2の入力端子に提供するように構成される、ハードウェアアクセラレータ。 - 請求項5に記載のハードウェアアクセラレータであって、
後続の反復において、前記muxが、前記第2の比較交換回路の第2の出力端子を前記第1の比較交換回路の第2の入力端子に結合するように更に構成される、ハードウェアアクセラレータ。 - 請求項6に記載のハードウェアアクセラレータであって、
制御信号を含む制御信号バッファを更に含み、
前記制御信号が、前記第1及び第2の比較交換回路に提供されると、前記第1及び第2 の比較交換回路に、第1の反復又は一連の反復の間に前記N要素ベクトルをバイトニックシーケンスに配置させ、最終反復の間に前記N要素ベクトルを完全にソートされたアレイに配置させる、ハードウェアアクセラレータ。 - 請求項1に記載のハードウェアアクセラレータであって、
前記第2の入力端子に結合されるメモリと、
前記第2の出力端子に結合される第2の比較交換回路と、
を更に含む、ハードウェアアクサラレータ。 - 請求項1に記載のハードウェアアクセラレータであって、
前記第2の入力端子に結合される第2の比較交換回路と、
前記第2の出力端子に結合されるメモリと、
を更に含む、ハードウェアアクセラレータ。 - ハードウェアアクセラレータであって、
4つのマルチプレクサ(mux)であって、各々が、出力端子と、メモリに結合されるように適合される第1の入力端子と、第2の入力端子とを含む、前記4つのマルチプレクサ(mux)と、
4つの入力端子と4つの出力端子とを含む比較交換回路と、
第1のソーティングアクセラレータと第2のソーティングアクセラレータと第3のソーティングアクセラレータと第4のソーティングアクセラレータとを含む4つのソーティングアクセラレータであって、前記4つのソーティングアクセラレータの各々が入力端子と出力端子とを含む、前記4つのソーティングアクセラレータと、
を含み、
各muxの出力端子が前記比較交換回路の入力端子の1つに結合され、
前記比較交換回路の各出力端子が前記4つのソーティングアクセラレータの入力端子の1つに結合され、
各ソーティングアクセラレータの出力端子が前記4つのmuxの1つの第2の入力端子に結合される、ハードウェアアクセラレータ。 - 請求項10に記載のハードウェアアクセラレータであって、
前記比較交換回路が、
各々が第1及び第2の入力端子と第1及び第2の出力端子とを含む第1及び第2の2入力比較交換回路であって、前記第1の2入力比較交換回路の第1の入力端子が前記4つの muxの第1のmuxの出力端子に結合され、前記第1の2入力比較交換回路の第2の入力端子が前記4つのmuxの第2のmuxの出力端子に結合され、前記第2の2入力比較交換回路の第1の入力端子が前記4つのmuxの第3のmuxの出力端子に結合され、前記第2の2入力比較交換回路の第2の入力端子が前記4つのmuxの第4のmuxの出力端子に結合される、前記第1及び第2の2入力比較交換回路と、
各々が第1及び第2の入力端子と第1及び第2の出力端子とを含む第3及び第4の2入力比較交換回路であって、前記第3の2入力比較交換回路の第1の入力端子が前記第1の2入力比較交換回路の第1の出力端子に結合され、前記第3の2入力比較交換回路の第2の入力端子が前記第2の2入力比較交換回路の第1の出力端子に結合され、前記第4の2入力比較交換回路の第1の入力端子が前記第1の2入力比較交換回路の第2の出力端子に結合され、前記第4の2入力比較交換回路の第2の入力端子が前記第2の2入力比較交換回路の第2の出力端子に結合され、前記第3の2入力比較交換回路の第1の出力端子が前記第1のソーティングアクセラレータの入力端子に結合され、前記第3の2入力比較交換回路の第2の出力端子が前記第2のソーティングアクセラレータの入力端子に結合され、前記第4の2入力比較交換回路の第1の出力端子が前記第3のソーティングアクセラレータの入力端子に結合され、前記第4の2入力比較交換回路の第2の出力端子が前記第4のソーティングアクセラレータの入力端子に結合される、前記第3及び第4の2入力比較交 換回路と、
を更に含む、ハードウェアアクセラレータ。 - 請求項10に記載のハードウェアアクセラレータであって、
前記第1のソーティングアクセラレータの出力端子が前記4つのmuxの第4のmuxの第2の入力端子に結合され、
前記第2のソーティングアクセラレータの出力端子が前記4つのmuxの第2のmuxの第2の入力端子に結合され、
前記第3のソーティングアクセラレータの出力端子が前記4つのmuxの第3のmuxの第2の入力端子に結合され、
前記第4のソーティングアクセラレータの出力端子が前記4つのmuxの第1のmuxの第2の入力端子に結合される、ハードウェアアクセラレータ。 - 請求項10に記載のハードウェアアクセラレータであって、
各ソーティングアクセラレータが、
複数の2入力比較交換回路と、
前記複数の2入力比較交換回路の各々に関連する先入れ先出し(FIFO)バッファで あって、各FIFOバッファの出力がFIFOデータ値である、前記FIFOバッファと、
前記複数の2入力比較交換回路が、
第1の動作モードにおいて、前の2入力比較交換回路又は前記比較交換回路からの前のデータ値を関連するFIFOバッファに記憶し、関連するFIFOバッファからのFIFOデータ値を後続の2入力比較交換回路、前記4つのmuxの1つ、又は前記メモリに渡し、
第2の動作モードにおいて、前記前のデータ値を前記FIFOデータ値と比較し、前記データ値の大きいものを関連するFIFOバッファに記憶し、前記データ値の小さいものを前記後続の2入力比較交換回路、前記4つのmuxの1つ、又は前記メモリに渡し、
第3の動作モードにおいて、前記前のデータ値を前記FIFOデータ値と比較し、前記 データ値の小さいものをその関連するFIFOバッファに記憶し、前記データ値の大きいものを前記後続の2入力比較交換回路、前記4つのmuxの1つ、又は前記メモリに渡す、
ように構成される、ハードウェアアクセラレータ。 - 請求項13に記載のハードウェアアクセラレータであって、
前記複数の2入力比較交換回路の各々が、
関連するFIFOバッファの出力端子に結合される第1の入力端子と、
関連するFIFOバッファの入力端子に結合される第1の出力端子と、
前記前の2入力比較交換回路の第2の出力端子又は前記比較交換回路の出力端子に結合される第2の入力端子と、
後続の2入力比較交換回路の第2の入力端子、前記4つのmuxの1つ、又は前記メモリに結合される第2の出力端子と、
を含む、ハードウェアアクセラレータ。 - 請求項13に記載のハードウェアアクセラレータであって、
前記複数の2入力比較交換回路の各々が制御信号を受信するように更に構成され、
前記受信された制御信号が、前記2入力比較交換回路を前記第1、第2及び第3の動作モードの1つで動作させる、ハードウェアアクセラレータ。 - 請求項13に記載のハードウェアアクセラレータであって、
第1の反復において、前記4つのmuxの各々が、データ値のN/4要素ベクトルを前記メモリからシリアルに受信し、前記比較交換回路の入力端子に提供するように構成される、ハードウェアアクセラレータ。 - 請求項16に記載のハードウェアアクセラレータであって、
後続の反復において、前記4つのmuxの各々が、前記4つのソーティングアクセラレータの出力端子の1つを前記比較交換回路の入力端子の1つに結合するように更に構成される、ハードウェアアクセラレータ。 - 請求項16に記載のハードウェアアクセラレータであって、
制御信号を含む制御信号バッファを更に含み、
前記制御信号が、前記比較交換回路と前記4つのソーティングアクセラレータの前記複 数の2入力比較交換回路とに提供されると、前記ハードウェアアクセラレータに、第1の反復又は一連の反復の間に前記N/4要素ベクトルをバイトニックシーケンスに配置させ、最終反復の間に前記N/4要素ベクトルを完全にソートされたアレイに配置させる、ハードウェアアクセラレータ。 - 方法であって、
比較交換回路によって制御信号を制御端子で受信することと、
前記比較交換回路によって第1のデータ値を第1の入力端子で受信することと、
前記比較交換回路によって第2のデータ値を第2の入力端子で受信することと、
前記制御信号が第1の値を有すると判定することに応答して、前記比較交換回路によって前記第1のデータ値を第1の出力端子に出力し、前記比較交換回路によって前記第2の データ値を第2の出力端子に出力することと、
前記制御信号が第2の値を有すると判定することに応答して、前記比較交換回路によっ て前記第1のデータ値と前記第2のデータ値との大きいものを前記第1の出力端子に出力 し、前記比較交換回路によって前記第1のデータ値と前記第2のデータ値との小さいものを前記第2の出力端子に出力することと、
前記制御信号が第3の値を有すると判定することに応答して、前記比較交換回路によっ て前記第1のデータ値と前記第2のデータ値との小さいものを前記第1の出力端子に出力 し、前記後続の比較交換回路によって前記第1のデータ値と前記第2のデータ値との大き いものを前記第2の出力端子に出力することと、
を含む、方法。 - 請求項19に記載の方法であって、
前記比較交換回路を含む複数の比較交換回路に制御信号を提供することと、
前記複数の比較交換回路が、第1の反復又は一連の反復の間にN要素ベクトルをバイトニックシーケンスに配置させ、最終反復の間にN要素ベクトルを完全にソートされたアレイに配置させる、ように命令することと、
を更に含む、方法。
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