JP7378335B2 - Semiconductor device and its manufacturing method - Google Patents
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Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same.
半導体製造プロセスには、ウエハ状の半導体基板上に形成された複数の半導体チップを分離する際に、ダイシングブレードと称する円形回転刃を回転させながらスクライブ領域に沿って移動させ切断するダイシング工程が含まれる。 The semiconductor manufacturing process includes a dicing process in which a circular rotary blade called a dicing blade is rotated and moved along a scribe area to separate multiple semiconductor chips formed on a wafer-shaped semiconductor substrate. It will be done.
このダイシング工程においては切断面からクラックが発生する場合があるため、半導体チップの内側の素子形成領域にクラックが伝播しないように、素子形成領域の周縁に沿ってガードリングなどと称されるリング状の構造体が半導体チップごとに形成されているものがある。さらに、素子形成領域にクラックが伝播しないようにするだけでなく、水分やガスを浸入させないようにする保護壁もある。例えば、素子形成領域の周囲に金属壁を二重あるいはそれ以上形成し、相互に隣接する金属壁の最上層が溝状コンタクトホールの上方で相互に一体化させて、素子形成領域に水分や腐食性ガスを浸入させないようにする半導体装置が提案されている（例えば、特許文献１参照）。 In this dicing process, cracks may occur from the cut surface, so in order to prevent cracks from propagating to the element forming area inside the semiconductor chip, a ring called a guard ring etc. is placed along the periphery of the element forming area. There is a structure in which a structure is formed for each semiconductor chip. Furthermore, there is a protective wall that not only prevents cracks from propagating into the element formation region, but also prevents moisture and gas from entering. For example, double or more metal walls are formed around the element formation area, and the top layers of the adjacent metal walls are integrated above the groove-shaped contact hole, preventing moisture and corrosion from forming in the element formation area. A semiconductor device that prevents the intrusion of toxic gases has been proposed (see, for example, Patent Document 1).
一つの側面では、クラックの伝播を阻止するとともに、更なるクラックの発生を抑制することができる半導体装置を提供することを目的とする。 One aspect of the present invention is to provide a semiconductor device that can prevent the propagation of cracks and suppress further generation of cracks.
一つの実施形態では、半導体装置は、
半導体基板上に、複数の回路素子が形成されている素子形成領域と、平面視において前記素子形成領域の周囲に１以上の保護壁が形成されている保護壁形成領域と、を有し、
前記素子形成領域において、前記複数の回路素子と電気的にそれぞれ接続する多層配線の最上層の上面に高融点金属膜が形成されており、
前記保護壁形成領域において、前記１以上の保護壁が多層配線構造を有し、前記１以上の保護壁の最上層のうち最外縁に位置する前記保護壁の最上層以外の上面に前記高融点金属膜が形成されており、
前記素子形成領域及び前記保護壁形成領域における最上面にパッシベーション膜が形成され、前記最外縁に位置する前記保護壁の最上層の上面全域と前記パッシベーション膜とが接していること。
In one embodiment, the semiconductor device includes:
A semiconductor substrate has an element formation region in which a plurality of circuit elements are formed, and a protection wall formation region in which one or more protection walls are formed around the element formation region in plan view,
In the element formation region, a high melting point metal film is formed on the upper surface of the uppermost layer of the multilayer wiring electrically connected to the plurality of circuit elements, respectively;
In the protective wall forming region, the one or more protective walls have a multilayer wiring structure, and the high melting point is provided on the upper surface of the protective wall other than the uppermost layer of the protective wall located at the outermost edge of the uppermost layer of the one or more protective walls. A metal film is formed,
A passivation film is formed on the uppermost surface of the element forming region and the protective wall forming region, and the entire upper surface of the uppermost layer of the protective wall located at the outermost edge is in contact with the passivation film.
一つの側面では、クラックの伝播を阻止するとともに、更なるクラックの発生を抑制することができる半導体装置を提供することができる。 In one aspect, it is possible to provide a semiconductor device that can prevent the propagation of cracks and suppress further generation of cracks.
本発明の一実施形態に係る半導体装置は、半導体基板上に、複数の回路素子が形成されている素子形成領域と、平面視において素子形成領域の周囲に１以上の保護壁が形成されている保護壁形成領域と、を有し、素子形成領域において、複数の回路素子と電気的にそれぞれ接続する多層配線の最上層の上面に高融点金属膜が形成されており、保護壁形成領域において、１以上の保護壁が多層配線構造を有し、１以上の保護壁の最上層のうち最外縁に位置する保護壁の最上層以外の上面に高融点金属膜が形成されており、素子形成領域及び保護壁形成領域における最上面にパッシベーション膜が形成され、最外縁に位置する保護壁の最上層の上面全域とパッシベーション膜とが接している。 A semiconductor device according to an embodiment of the present invention includes, on a semiconductor substrate, an element formation region in which a plurality of circuit elements are formed, and one or more protection walls formed around the element formation region in a plan view. a protective wall formation region, in the element formation region, a high melting point metal film is formed on the top surface of the uppermost layer of the multilayer wiring electrically connected to each of the plurality of circuit elements, and in the protection wall formation region, One or more protective walls have a multilayer wiring structure, and a high melting point metal film is formed on the top surface of the protective wall other than the top layer located at the outermost edge of the top layer of the one or more protective walls, and the element formation area A passivation film is formed on the uppermost surface of the protective wall formation region, and the entire upper surface of the uppermost layer of the protective wall located at the outermost edge is in contact with the passivation film.
本発明の一実施形態に係る半導体装置は、以下の知見に基づくものである。 A semiconductor device according to an embodiment of the present invention is based on the following findings.
半導体製造プロセスにおいて多層配線を形成する配線工程では、フォトリソグラフィによる加工精度を確保するために、高融点金属膜を金属配線の上面に形成する場合がある。また、金属配線の主成分がアルミニウムであるとエレクトロマイグレーションなどが発生しやすくなるため、これらの発生を抑制する目的で、金属配線の上面全域には高融点金属膜の機能と兼ねて窒化チタン膜を積層することが多い。
そして、半導体チップの表面全域には、水分やガスが素子形成領域に浸入しないようにパッシベーション膜を形成するようにしている。
In a wiring process for forming multilayer wiring in a semiconductor manufacturing process, a high melting point metal film is sometimes formed on the upper surface of the metal wiring in order to ensure processing accuracy by photolithography. In addition, if the main component of the metal wiring is aluminum, electromigration is likely to occur, so in order to suppress these occurrences, a titanium nitride film is coated over the entire upper surface of the metal wiring, which also functions as a high-melting point metal film. are often layered.
A passivation film is formed over the entire surface of the semiconductor chip to prevent moisture and gas from entering the element formation region.
このように各膜を形成した場合、例えば、特許文献１に記載されているような従来の半導体装置では、保護壁によりクラックの伝播を抑制することができ、かつマイグレーションによる不具合の発生、及び表面から水分やガスの浸入を抑制することができる。
しかしながら、保護壁の最上層に窒化チタン膜が形成されていると、クラックから浸入した水分で窒化チタン膜が酸化して体積が膨張し、これにより生じたクラックから更に水分が浸入することを繰り返すことになり、窒化チタン膜の上に形成されているパッシベーション膜に連鎖的にクラックが発生する。すると、従来の半導体装置では、素子形成領域の内部に形成されている回路素子に水分が浸入しやすくなるため、半導体装置の信頼性が低下してしまうという問題があった。
When each film is formed in this way, for example, in a conventional semiconductor device as described in Patent Document 1, the protection wall can suppress the propagation of cracks, and the generation of defects due to migration and the surface It is possible to suppress the infiltration of moisture and gas.
However, if a titanium nitride film is formed on the top layer of the protective wall, moisture that has entered through the cracks will oxidize the titanium nitride film and expand its volume, causing further moisture to enter through the resulting cracks. This causes a chain reaction of cracks in the passivation film formed on the titanium nitride film. Then, in the conventional semiconductor device, there was a problem in that the reliability of the semiconductor device deteriorated because moisture easily entered the circuit elements formed inside the element formation region.
そこで、本発明の一実施形態に係る半導体装置は、保護壁形成領域において、１以上の保護壁が多層配線構造を有し、１以上の保護壁の最上層のうち最外縁に位置する保護壁の最上層以外の上面に高融点金属膜が形成されている。また、この半導体装置は、素子形成領域及び保護壁形成領域における最上面にパッシベーション膜が形成され、最外縁に位置する保護壁の最上層の上面全域とパッシベーション膜とが接している。言い換えると、この半導体装置は、１以上の保護壁のうち少なくとも最外縁に位置する保護壁の最上層の上面全域に高融点金属膜が配置されていない。
これにより、ダイシングの際に最外縁の保護壁の最上層の上面に達したクラックから水分が浸入しても、そこに高融点金属膜が配置されていないため、高融点金属膜、特に窒化チタン膜の膨張で生じるクラックの連鎖を抑制することができる。
つまり、本発明の一実施形態に係る半導体装置では、ダイシング工程でのクラックの伝播を阻止するとともに、保護壁を起点とする更なるクラックの発生を抑制することができる。
Therefore, in a semiconductor device according to an embodiment of the present invention, one or more protection walls have a multilayer wiring structure in the protection wall formation region, and the protection wall located at the outermost edge of the uppermost layer of the one or more protection walls A high melting point metal film is formed on the upper surface of the layer other than the top layer. Further, in this semiconductor device, a passivation film is formed on the uppermost surface of the element forming region and the protective wall forming region, and the passivation film is in contact with the entire upper surface of the uppermost layer of the protective wall located at the outermost edge. In other words, in this semiconductor device, the refractory metal film is not disposed over the entire upper surface of the uppermost layer of at least the outermost protective wall among the one or more protective walls.
As a result, even if moisture infiltrates through the cracks that reach the top surface of the top layer of the outermost protective wall during dicing, the high melting point metal film is not placed there, so the high melting point metal film, especially titanium nitride, Chains of cracks caused by membrane expansion can be suppressed.
That is, in the semiconductor device according to the embodiment of the present invention, propagation of cracks during the dicing process can be prevented, and further cracks originating from the protective wall can be suppressed from occurring.
さらに、本発明の一実施形態に係る半導体装置は、上記のように、最外縁に位置する保護壁を起点とする更なるクラックの発生を抑制していることから、その保護壁の内側に存在する素子形成領域までクラックが到達しにくく、高融点金属膜が水分で膨張してしまうおそれが少ない。このため、素子形成領域においては、多層配線の最上層の上面に窒化チタン膜を配置することにより、当該最上層にある金属配線におけるエレクトロマイグレーション、ストレスマイグレーションなどの発生を抑制することができる。 Furthermore, as described above, the semiconductor device according to the embodiment of the present invention suppresses the occurrence of further cracks originating from the protective wall located at the outermost edge. It is difficult for cracks to reach the element formation region, and there is little risk that the high melting point metal film will expand due to moisture. Therefore, in the element formation region, by disposing a titanium nitride film on the upper surface of the uppermost layer of the multilayer wiring, it is possible to suppress the occurrence of electromigration, stress migration, etc. in the metal wiring in the uppermost layer.
また、本発明の一実施形態に係る半導体装置の製造方法は、半導体基板上に、複数の回路素子が形成されている素子形成領域と、平面視において素子形成領域の周囲に１以上の保護壁が形成されている保護壁形成領域と、を有する半導体装置の製造方法である。この半導体装置の製造方法は、素子形成領域及び保護壁形成領域において、複数の回路素子と電気的にそれぞれ接続する多層配線を形成するとともに、多層配線構造を有する１以上の保護壁を形成する工程と、多層配線及び１以上の保護壁の最上層の上面に高融点金属膜を形成する工程と、素子形成領域及び保護壁形成領域における最上面にパッシベーション膜を形成する工程と、を含む。また、この半導体装置の製造方法は、保護壁形成領域において、パッシベーション膜を形成する前に、１以上の保護壁のうち少なくとも最外縁に位置する保護壁の最上層の上面全域から高融点金属膜を除去する工程を含む。
これにより、本発明の一実施形態に係る半導体装置の製造方法で、本発明の一実施形態に係る半導体装置を製造することできる。
なお、この半導体装置の製造方法においては、パッシベーション膜を形成する前に、１以上の保護壁のうち少なくとも最外縁に位置する保護壁の最上層の上面全域から高融点金属膜を除去するようにしたが、これに限ることはない。例えば、多層配線及び１以上の保護壁の最上層のうち、最外縁に位置する保護壁の最上層以外の上面に高融点金属膜を形成する工程と、素子形成領域及び保護壁形成領域における最上面に、最外縁に位置する保護壁の最上層の上面全域と接するようにパッシベーション膜を形成する工程と、を含むようにしてよい。
Further, a method for manufacturing a semiconductor device according to an embodiment of the present invention includes an element formation region in which a plurality of circuit elements are formed on a semiconductor substrate, and one or more protective walls around the element formation region in a plan view. A method for manufacturing a semiconductor device comprising: a protective wall forming region in which a protective wall is formed; This method of manufacturing a semiconductor device includes the steps of forming multilayer interconnections electrically connected to a plurality of circuit elements in an element formation region and a protection wall formation region, and forming one or more protection walls having a multilayer interconnection structure. forming a refractory metal film on the top surface of the multilayer wiring and one or more protective walls; and forming a passivation film on the top surfaces of the element formation region and the protection wall formation region. In addition, in this semiconductor device manufacturing method, in the protective wall forming region, before forming the passivation film, a high melting point metal film is applied from the entire upper surface of the uppermost layer of at least the outermost protective wall among the one or more protective walls. including the step of removing.
Thereby, a semiconductor device according to an embodiment of the present invention can be manufactured using a method for manufacturing a semiconductor device according to an embodiment of the present invention.
In this semiconductor device manufacturing method, before forming the passivation film, the refractory metal film is removed from the entire upper surface of the uppermost layer of at least the outermost protective wall among the one or more protective walls. However, it is not limited to this. For example, a process of forming a high melting point metal film on the top surface of the multilayer wiring and the top layer of one or more protection walls other than the top layer of the protection wall located at the outermost edge, and The method may include a step of forming a passivation film on the upper surface so as to be in contact with the entire upper surface of the uppermost layer of the protective wall located at the outermost edge.
次に、本発明の半導体装置の各実施形態について、図面を参照しながら説明する。
なお、実施形態において例示される各構成要素の寸法、材質、形状、当該各構成要素の相対配置などは、本発明が適用される装置の構成、各種条件等により適宜変更されてもよい。
Next, each embodiment of the semiconductor device of the present invention will be described with reference to the drawings.
Note that the dimensions, materials, shapes, and relative arrangement of each component illustrated in the embodiments may be changed as appropriate depending on the configuration of the device to which the present invention is applied, various conditions, etc.
各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面において、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交する。Ｘ方向と、当該Ｘ方向の反対の方向（－Ｘ方向）とを含む方向を「Ｘ軸方向」といい、Ｙ方向（上方向）と、当該Ｙ方向の反対の方向（－Ｙ方向、下方向）とを含む方向を「Ｙ軸方向」といい、Ｚ方向と、当該Ｚ方向の反対の方向（－Ｚ方向）とを含む方向を「Ｚ軸方向」（高さ方向、厚さ方向）という。
さらに、Ｘ軸方向及びＹ軸方向を含む平面を「ＸＹ面」といい、Ｘ軸方向及びＺ軸方向を含む平面を「ＸＺ面」といい、Ｙ軸方向及びＺ軸方向を含む平面を「ＹＺ面」という。
In each drawing, the same components are given the same reference numerals, and redundant explanations may be omitted.
Furthermore, in the drawings, the X direction, Y direction, and Z direction are orthogonal to each other. The direction including the X direction and the direction opposite to the X direction (-X direction) is called the "X-axis direction," and the direction including the Y direction (upward direction) and the direction opposite to the Y direction (-Y direction, downward direction) The direction including the Z direction and the direction opposite to the Z direction (-Z direction) is called the Z axis direction (height direction, thickness direction). That's what it means.
Furthermore, the plane including the X-axis direction and the Y-axis direction is called the "XY plane", the plane including the X-axis direction and the Z-axis direction is called the "XZ plane", and the plane including the Y-axis direction and the Z-axis direction is called the "XY plane". It is called ``YZ side''.
（第１の実施形態）
（半導体基板）
図１は、第１の実施形態に係る半導体装置が形成されている半導体ウエハを示す概略上面図である。
図１に示すように、シリコン半導体基板である半導体ウエハＷを平面視すると、複数の半導体装置１００は、半導体ウエハＷの表面に形成されている。
なお、半導体ウエハＷの形状、構造、大きさ及び材質としては、特に制限はなく、目的に応じて適宜選択することができる。
(First embodiment)
(semiconductor substrate)
FIG. 1 is a schematic top view showing a semiconductor wafer on which a semiconductor device according to a first embodiment is formed.
As shown in FIG. 1, when a semiconductor wafer W, which is a silicon semiconductor substrate, is viewed from above, a plurality of semiconductor devices 100 are formed on the surface of the semiconductor wafer W.
Note that the shape, structure, size, and material of the semiconductor wafer W are not particularly limited and can be appropriately selected depending on the purpose.
図２は、図１で示した半導体ウエハの拡大図である。
図２に示すように、複数の半導体装置１００は、半導体チップとして切り離す際の切削領域であるスクライブ領域Ｓで矩形状に分断されており、それぞれ素子形成領域１１０及び保護壁形成領域１２０を有する。
なお、スクライブ領域Ｓの形状及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
FIG. 2 is an enlarged view of the semiconductor wafer shown in FIG.
As shown in FIG. 2, the plurality of semiconductor devices 100 are divided into rectangular shapes by a scribe region S, which is a cutting region when separated into semiconductor chips, and each has an element formation region 110 and a protective wall formation region 120.
Note that the shape and size of the scribe area S are not particularly limited and can be appropriately selected depending on the purpose.
＜半導体装置＞
図３は、図２で示した複数の半導体装置のうちの１つを示す拡大図である。
図３に示すように、半導体装置１００の保護壁形成領域１２０には、素子形成領域１１０の周囲を二重に囲むように、第１の保護壁１２１及び第２の保護壁１２２が形成されている。
なお、このような保護壁は、ガードリング、シールリング、耐湿リング、金属リング、クラックストップなどと称されることがある。
<Semiconductor device>
FIG. 3 is an enlarged view showing one of the plurality of semiconductor devices shown in FIG. 2. FIG.
As shown in FIG. 3, a first protection wall 121 and a second protection wall 122 are formed in the protection wall formation region 120 of the semiconductor device 100 so as to double surround the element formation region 110. There is.
Note that such a protective wall is sometimes called a guard ring, a seal ring, a moisture-proof ring, a metal ring, a crack stop, or the like.
図４は、図３で示したＡ－Ａ線における断面を示す概略図である。
図４に示すように、半導体装置１００には、第１の保護壁１２１及び第２の保護壁１２２が保護壁形成領域１２０に形成されている。第１の保護壁１２１及び第２の保護壁１２２は、素子形成領域１１０の多層配線１１１と同等の深さを有する。
また、最上面には、素子形成領域１１０に水分やガスが浸入しないようにパッシベーション膜Ｐ１，Ｐ２が形成されている。
FIG. 4 is a schematic diagram showing a cross section taken along line AA shown in FIG.
As shown in FIG. 4, in the semiconductor device 100, a first protection wall 121 and a second protection wall 122 are formed in a protection wall formation region 120. The first protection wall 121 and the second protection wall 122 have the same depth as the multilayer wiring 111 in the element formation region 110.
Furthermore, passivation films P1 and P2 are formed on the uppermost surface to prevent moisture and gas from entering the element formation region 110.
＜＜素子形成領域＞＞
素子形成領域１１０には、複数の回路素子と、複数の回路素子を電気的に接続する多層配線１１１とが形成されている。
複数の回路素子としては、例えば、トランジスタ、容量、抵抗、ヒューズなどが挙げられるが、図４中には、複数の回路素子の一例としてトランジスタＴｒを図示した。
<<Element formation area>>
In the element formation region 110, a plurality of circuit elements and a multilayer wiring 111 that electrically connects the plurality of circuit elements are formed.
Examples of the plurality of circuit elements include transistors, capacitors, resistors, fuses, etc. In FIG. 4, a transistor Tr is illustrated as an example of the plurality of circuit elements.
－多層配線－
多層配線１１１は、複数の回路素子の上方に配置され、複数の回路素子を電気的に接続することにより、例えば、基準電圧発生回路などを形成する。
多層配線１１１は、層間絶縁膜Ｌ１から層間絶縁膜Ｌ４を貫通するように設けられている。この多層配線１１１は、プラグの上面に金属配線が配置され、かつ金属配線の側面以外をバリアメタル膜及び反射防止膜で覆った構造体を積層して形成されている。
-Multilayer wiring-
The multilayer wiring 111 is arranged above a plurality of circuit elements, and forms, for example, a reference voltage generation circuit by electrically connecting the plurality of circuit elements.
The multilayer wiring 111 is provided so as to penetrate from the interlayer insulating film L1 to the interlayer insulating film L4. The multilayer wiring 111 is formed by laminating a structure in which a metal wiring is arranged on the upper surface of the plug, and a barrier metal film and an antireflection film are covered on the other side of the metal wiring.
バリアメタル膜１１１ａ，１１１ｅ，１１１ｉ，１１１ｍは、層間絶縁膜Ｌ１，Ｌ２，Ｌ３，Ｌ４の上面にそれぞれ積層される金属配線１１１ｃ，１１１ｇ，１１１ｋ，１１１ｏの下地として形成されている。また、層間絶縁膜Ｌ１，Ｌ２，Ｌ３，Ｌ４の上面からエッチングでそれぞれ設けられたビアホール内部にも形成されている。
このバリアメタル膜１１１ａ，１１１ｅ，１１１ｉ，１１１ｍは、チタン膜及び窒化チタン膜（以下、「Ｔｉ／ＴｉＮ膜」と称する）で形成されている。
Barrier metal films 111a, 111e, 111i, and 111m are formed as bases for metal interconnections 111c, 111g, 111k, and 111o that are laminated on the upper surfaces of interlayer insulating films L1, L2, L3, and L4, respectively. They are also formed inside the via holes provided by etching from the upper surfaces of the interlayer insulating films L1, L2, L3, and L4, respectively.
The barrier metal films 111a, 111e, 111i, and 111m are formed of a titanium film and a titanium nitride film (hereinafter referred to as "Ti/TiN film").
プラグ１１１ｂ，１１１ｆ，１１１ｊ，１１１ｎは、バリアメタル膜が形成されているビアホール内部に、タングステンを堆積して形成されている。 The plugs 111b, 111f, 111j, and 111n are formed by depositing tungsten inside the via hole in which the barrier metal film is formed.
金属配線１１１ｃ，１１１ｇ，１１１ｋ，１１１ｏは、プラグ１１１ｂ，１１１ｆ，１１１ｊ，１１１ｎの上面及びその周囲に位置するバリアメタル膜の上面に、アルミニウム合金であるＡｌ－Ｃｕを堆積して形成されている。 The metal wirings 111c, 111g, 111k, and 111o are formed by depositing Al--Cu, which is an aluminum alloy, on the upper surface of the plugs 111b, 111f, 111j, and 111n and on the upper surface of the barrier metal film located around them.
高融点金属膜としての反射防止膜１１１ｄ，１１１ｈ，１１１ｌ，１１１ｐは、金属配線１１１ｃ，１１１ｇ，１１１ｋ，１１１ｏの上面全域に形成されている。つまり、多層配線１１１の最上層の上面に、高融点金属膜が形成されている。
この反射防止膜１１１ｄ，１１１ｈ，１１１ｌ，１１１ｐは、バリアメタル膜１１１ａ，１１１ｅ，１１１ｉ，１１１ｍと同様に、Ｔｉ／ＴｉＮ膜で形成されている。
なお、Ｔｉ／ＴｉＮ膜で形成されているバリアメタル膜も高融点金属膜といえる。
Antireflection films 111d, 111h, 111l, and 111p as high-melting point metal films are formed over the entire upper surface of metal wirings 111c, 111g, 111k, and 111o. That is, a high melting point metal film is formed on the upper surface of the uppermost layer of the multilayer wiring 111.
The antireflection films 111d, 111h, 111l, and 111p are formed of Ti/TiN films similarly to the barrier metal films 111a, 111e, 111i, and 111m.
Note that a barrier metal film formed of a Ti/TiN film can also be said to be a high melting point metal film.
層間絶縁膜Ｌ１，Ｌ２，Ｌ３，Ｌ４は、本実施形態では燐及びホウ素を添加したシリコン酸化膜（以下、「ＢＰＳＧ膜」と称する）であるが、例えば、他のシリコン酸化膜、シリコン炭化膜、シリコン炭窒化膜などとの積層構造としてもよい。 In this embodiment, the interlayer insulating films L1, L2, L3, and L4 are silicon oxide films doped with phosphorus and boron (hereinafter referred to as "BPSG films"), but they may be other silicon oxide films or silicon carbide films, for example. , a silicon carbonitride film, etc. may be used.
＜＜保護壁形成領域＞＞
保護壁形成領域１２０には、上述のとおり、素子形成領域１１０の周囲を二重に囲むように、第１の保護壁１２１及び第２の保護壁１２２が形成されている。
なお、このような保護壁は、ガードリング、シールリング、耐湿リング、金属リング、クラックストップなどと称されることがある。
<<Protective wall formation area>>
As described above, the first protection wall 121 and the second protection wall 122 are formed in the protection wall formation region 120 so as to double surround the element formation region 110.
Note that such a protective wall is sometimes called a guard ring, a seal ring, a moisture-proof ring, a metal ring, a crack stop, or the like.
－第１の保護壁－
第１の保護壁１２１は、層間絶縁膜Ｌ１から層間絶縁膜Ｌ４を貫通するように設けられている。この第１の保護壁１２１は、プラグの上面に金属配線が配置され、かつ金属配線の側面以外をバリアメタル膜及び反射防止膜で覆った構造体を積層して形成されている。
-First protection wall-
The first protective wall 121 is provided so as to penetrate from the interlayer insulating film L1 to the interlayer insulating film L4. The first protective wall 121 is formed by laminating a structure in which a metal wiring is arranged on the upper surface of the plug, and a barrier metal film and an anti-reflection film are covered except for the side surfaces of the metal wiring.
バリアメタル膜１２１ａ，１２１ｅ，１２１ｉ，１２１ｍは、層間絶縁膜Ｌ１，Ｌ２，Ｌ３，Ｌ４の上面にそれぞれ積層される金属配線１２１ｃ，１２１ｇ，１２１ｋ，１２１ｏの下地として形成されている。また、層間絶縁膜Ｌ１，Ｌ２，Ｌ３，Ｌ４の上面からエッチングでそれぞれ設けられた溝状ビアホール内部にも形成されている。この溝状ビアホールは、素子形成領域１１０の周囲を囲むように、溝状に連続的に形成される。
このバリアメタル膜１２１ａ，１２１ｅ，１２１ｉ，１２１ｍは、Ｔｉ／ＴｉＮ膜で形成されている。
Barrier metal films 121a, 121e, 121i, and 121m are formed as bases for metal interconnections 121c, 121g, 121k, and 121o that are laminated on the upper surfaces of interlayer insulating films L1, L2, L3, and L4, respectively. They are also formed inside trench-like via holes provided by etching from the upper surfaces of interlayer insulating films L1, L2, L3, and L4, respectively. This groove-shaped via hole is continuously formed in a groove shape so as to surround the periphery of the element formation region 110.
The barrier metal films 121a, 121e, 121i, and 121m are formed of Ti/TiN films.
溝状プラグ１２１ｂ，１２１ｆ，１２１ｊ，１２１ｎは、溝状ビアホール内部に、バリアメタル膜を下地としてタングステンを堆積して形成されている。 The groove-shaped plugs 121b, 121f, 121j, and 121n are formed by depositing tungsten inside the groove-shaped via hole using a barrier metal film as a base.
金属配線１２１ｃ，１２１ｇ，１２１ｋ，１２１ｏは、溝状プラグ１２１ｂ，１２１ｆ，１２１ｊ，１２１ｎの上面及びその周囲に位置するバリアメタル膜の上面に、Ａｌ－Ｃｕを堆積して形成されている。 The metal wirings 121c, 121g, 121k, and 121o are formed by depositing Al--Cu on the upper surface of the groove-shaped plugs 121b, 121f, 121j, and 121n and on the upper surface of the barrier metal film located around them.
高融点金属膜としての反射防止膜１２１ｄ，１２１ｈ，１２１ｌ，１２１ｐは、金属配線１２１ｃ，１２１ｇ，１２１ｋ，１２１ｏの上面全域に形成されている。つまり、第１の保護壁１２１の最上層の上面に、高融点金属膜が形成されている。
この反射防止膜１２１ｄ，１２１ｈ，１２１ｌ，１２１ｐは、バリアメタル膜１２１ａ，１２１ｅ，１２１ｉ，１２１ｍと同様に、Ｔｉ／ＴｉＮ膜で形成されている。
Antireflection films 121d, 121h, 121l, and 121p as high-melting point metal films are formed over the entire upper surface of metal wirings 121c, 121g, 121k, and 121o. That is, a high melting point metal film is formed on the upper surface of the uppermost layer of the first protective wall 121.
The antireflection films 121d, 121h, 121l, and 121p are formed of Ti/TiN films similarly to the barrier metal films 121a, 121e, 121i, and 121m.
このように、半導体装置１００は、金属配線の上面及び下面の一部に高融点金属膜が形成されていることにより、金属配線にアルミニウムや銅が含まれていても、金属配線の周縁にある層間絶縁膜に金属配線からアルミニウムや銅が拡散しにくくなるため、エレクトロマイグレーションなどを抑制することができる。また、金属配線の上面に形成されている高融点金属膜が反射防止膜として機能するため、フォトリソグラフィによる加工精度を高めることができる。 In this way, the semiconductor device 100 has a high melting point metal film formed on a portion of the upper and lower surfaces of the metal wiring, so that even if the metal wiring contains aluminum or copper, it can be removed at the periphery of the metal wiring. Since aluminum and copper from the metal wiring become difficult to diffuse into the interlayer insulating film, electromigration and the like can be suppressed. Furthermore, since the high-melting point metal film formed on the top surface of the metal wiring functions as an anti-reflection film, processing accuracy by photolithography can be improved.
－第２の保護壁－
第２の保護壁１２２は、第１の保護壁１２１の最上層における金属配線の上面の高融点金属膜が全域で除去されているため、最上層における金属配線の上面全域がパッシベーション膜Ｐ１と接している以外は第１の保護壁１２１と同様の構造を有する。言い換えると、第１の保護壁１２１と比較すると、第２の保護壁１２２の最上層である金属配線１２２ｏの上面には、高融点金属膜が配置されていない点で異なる。
これにより、ダイシングの際に金属配線１２２ｏの上面に達したクラックから水分が浸入しても、高融点金属膜の酸化による体積の膨張でパッシベーション膜Ｐ１，Ｐ２にクラックが発生することを抑制できる。すなわち、第２の保護壁１２２は、クラックの伝播を阻止するとともに、第２の保護壁１２２を起点とする更なるクラックの発生を抑制することができる。
-Second protection wall-
In the second protective wall 122, since the high melting point metal film on the upper surface of the metal wiring in the uppermost layer of the first protective wall 121 is removed over the entire area, the entire upper surface of the metal wiring in the uppermost layer is in contact with the passivation film P1. It has the same structure as the first protective wall 121 except that the first protective wall 121 has the same structure. In other words, compared to the first protective wall 121, the second protective wall 122 differs in that no refractory metal film is disposed on the upper surface of the metal wiring 122o, which is the uppermost layer.
Thereby, even if moisture infiltrates through cracks that reach the upper surface of the metal wiring 122o during dicing, it is possible to suppress generation of cracks in the passivation films P1 and P2 due to volume expansion due to oxidation of the high melting point metal film. That is, the second protective wall 122 can prevent the propagation of cracks and can also suppress the generation of further cracks starting from the second protective wall 122.
また、互いに隣接する第１の保護壁１２１及び第２の保護壁１２２は、それぞれ離間して配置されている。第１の保護壁１２１と第２の保護壁１２２との距離としては、第２の保護壁１２２のＴｉ／ＴｉＮ膜が膨張してクラックが発生しても、そのクラックが第１の保護壁１２１に達しない程度に離間することが好ましい。
これにより、ダイシングの際のクラックが最上層でない他の層に達した場合には、第２の保護壁１２２を起点とする更なるクラックが発生しても、クラックが隣接する第１の保護壁１２１に伝播しにくくすることができる。
In addition, the first protection wall 121 and the second protection wall 122 that are adjacent to each other are spaced apart from each other. The distance between the first protective wall 121 and the second protective wall 122 is such that even if the Ti/TiN film of the second protective wall 122 expands and a crack occurs, the crack will not pass to the first protective wall 121. It is preferable that they be spaced apart to an extent that does not reach .
As a result, if a crack during dicing reaches a layer other than the top layer, even if a further crack occurs starting from the second protective wall 122, the first protective wall adjacent to the crack will 121 can be made difficult to propagate to.
＜＜パッシベーション膜＞＞
パッシベーション膜Ｐ１は、プラズマにより形成されたシリコン酸化膜であり、半導体ウエハＷ表面全域、即ち素子形成領域１１０、保護壁形成領域１２０及びスクライブ領域Ｓの全域における最上面に形成されている。
パッシベーション膜Ｐ２は、プラズマにより形成されたシリコン窒化膜であり、パッシベーション膜Ｐ１と同様に、素子形成領域１１０、保護壁形成領域１２０及びスクライブ領域Ｓの全域における最上面に形成されている。
これらのパッシベーション膜Ｐ１，Ｐ２は、クラックが発生すると水分やガスが浸入しやすくなるため、少なくとも製造時にクラックが発生しないようにする必要がある。
<<Passivation film>>
The passivation film P1 is a silicon oxide film formed by plasma, and is formed on the entire surface of the semiconductor wafer W, that is, on the uppermost surface of the element formation region 110, the protective wall formation region 120, and the scribe region S.
The passivation film P2 is a silicon nitride film formed by plasma, and is formed on the uppermost surface of the entire element formation region 110, protective wall formation region 120, and scribe region S, similarly to the passivation film P1.
When cracks occur in these passivation films P1 and P2, moisture and gas easily enter, so it is necessary to prevent cracks from occurring at least during manufacturing.
このように、半導体装置１００は、保護壁１２１，１２２の最上層のうち、最外縁に位置する保護壁１２２の最上層以外の上面に高融点金属膜が形成されており、素子形成領域１１０及び保護壁形成領域１２０における最上面にパッシベーション膜Ｐ１，Ｐ２が形成され、最外縁に位置する保護壁１２２の最上層の上面全域とパッシベーション膜Ｐ１とが接している。 As described above, in the semiconductor device 100, a high melting point metal film is formed on the upper surface of the uppermost layer of the protective walls 121 and 122 other than the uppermost layer of the protective wall 122 located at the outermost edge, and the element formation region 110 and Passivation films P1 and P2 are formed on the uppermost surface of the protective wall forming region 120, and the entire upper surface of the uppermost layer of the protective wall 122 located at the outermost edge is in contact with the passivation film P1.
（半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置の製造方法について説明する。
第１の実施形態に係る半導体装置１００の製造方法は、素子形成工程と、配線工程と、を含む。
(Method for manufacturing semiconductor devices)
Next, a method for manufacturing a semiconductor device according to the first embodiment will be described.
The method for manufacturing the semiconductor device 100 according to the first embodiment includes an element forming process and a wiring process.
＜素子形成工程＞
素子形成工程は、素子形成領域１１０に複数の回路素子を形成する工程であり、フロントエンドと称することもある。ここでは、回路素子の形成の一例として、トランジスタＴｒを半導体ウエハＷ上に形成した例を図５に示す。
<Element formation process>
The element forming process is a process of forming a plurality of circuit elements in the element forming area 110, and is sometimes referred to as a front end. Here, as an example of the formation of a circuit element, an example in which a transistor Tr is formed on a semiconductor wafer W is shown in FIG.
トランジスタＴｒは、Ｐ型ウェル領域１と、分離用酸化膜２と、ゲート酸化膜３と、ソース・ドレイン領域４と、ゲート電極５と、を構造的に組み合わせて形成される。
トランジスタＴｒを形成するには、まずＬＯＣＯＳ（LOCal Oxidation of Silicon）である分離用酸化膜２により分離されているアクティブ領域の一部にボロンを注入してＰ型ウェル領域１を形成する。次に、Ｐ型ウェル領域１の表面の一部にＮ型のチャネルドープ領域を形成し、このチャネルドープ領域の上にゲート酸化膜３を形成する。次に、ゲート酸化膜３の上に形成したポリシリコン膜に低濃度のリンを注入してゲート電極５を形成する。次に、ゲート酸化膜３の下のチャネルドープ領域を挟み込む位置に、高濃度のＮ型のソース・ドレイン領域４をＰ型ウェル領域１の表面に形成する。
そして、ＢＰＳＧ膜である層間絶縁膜Ｌ１を半導体ウエハＷ全域に形成する。
The transistor Tr is formed by structurally combining a P-type well region 1, an isolation oxide film 2, a gate oxide film 3, a source/drain region 4, and a gate electrode 5.
To form the transistor Tr, first, boron is implanted into a part of the active region separated by an isolation oxide film 2, which is LOCOS (LOCal Oxidation of Silicon), to form a P-type well region 1. Next, an N type channel doped region is formed on a part of the surface of the P type well region 1, and a gate oxide film 3 is formed on this channel doped region. Next, a gate electrode 5 is formed by injecting low concentration phosphorus into the polysilicon film formed on the gate oxide film 3. Next, highly doped N-type source/drain regions 4 are formed on the surface of the P-type well region 1 at positions sandwiching the channel doped region under the gate oxide film 3.
Then, an interlayer insulating film L1, which is a BPSG film, is formed over the entire semiconductor wafer W.
なお、これらは必要な部分にフォトマスク処理を行うフォトリソグラフィにより形成する。
また、本実施形態では、分離用酸化膜をＬＯＣＯＳとしたが、これに限ることなく、例えば、ＳＴＩ（Shallow Trench Isolation）などとしてもよい。
Note that these are formed by photolithography that performs photomask processing on necessary portions.
Further, in this embodiment, the isolation oxide film is LOCOS, but is not limited to this, and may be, for example, STI (Shallow Trench Isolation).
＜配線工程＞
配線工程は、素子形成領域１１０に複数の回路素子と電気的に接続する多層配線１１１を形成する工程であり、バックエンドと称することもある。また、この配線工程では、多層配線１１１を形成すると同時に、保護壁形成領域１２０において多層配線構造を有する第１の保護壁１２１及び第２の保護壁１２２を形成する。
<Wiring process>
The wiring process is a process of forming multilayer wiring 111 electrically connected to a plurality of circuit elements in the element formation region 110, and is sometimes referred to as a back end. Further, in this wiring step, at the same time as forming the multilayer wiring 111, a first protection wall 121 and a second protection wall 122 having a multilayer wiring structure are formed in the protection wall forming region 120.
具体的には、まず層間絶縁膜Ｌ１の上面において、回路素子と接続する位置及び保護壁を設ける位置に、フォトリソグラフィによる選択的なエッチングでビアホールを設けた後（図６参照）、Ｔｉ／ＴｉＮ膜であるバリアメタル膜をウエハ全域に形成する（図７参照）。 Specifically, first, on the upper surface of the interlayer insulating film L1, via holes are formed by selective etching using photolithography at the positions where the circuit elements are connected and where the protective wall is to be provided (see FIG. 6), and then the Ti/TiN A barrier metal film is formed over the entire wafer (see FIG. 7).
次に、バリアメタル膜の上にタングステンを堆積させた後（図８参照）、層間絶縁膜Ｌ１の上面にバリアメタル膜を残すように平坦化することで、ビアホール内にタングステンのプラグ１１１ｂを形成する（図９参照）。 Next, after depositing tungsten on the barrier metal film (see FIG. 8), it is flattened to leave the barrier metal film on the upper surface of the interlayer insulating film L1, thereby forming a tungsten plug 111b in the via hole. (See Figure 9).
次に、平坦化された面、即ちバリアメタル膜及びプラグ１１１ｂの上面にＡｌ－Ｃｕの金属配線を形成した後、Ｔｉ／ＴｉＮ膜である反射防止膜（高融点金属膜）をウエハ全域に形成する（図１０参照）。 Next, after forming Al-Cu metal wiring on the flattened surface, that is, the upper surface of the barrier metal film and the plug 111b, an antireflection film (high melting point metal film) that is a Ti/TiN film is formed over the entire wafer. (See Figure 10).
そして、素子形成領域１１０においては複数の回路素子を電気的に接続する金属配線としての形状に、保護壁形成領域１２０においては素子形成領域１１０の周囲を囲むリング状に、高融点金属膜、金属配線及びバリアメタル膜をフォトリソグラフィで選択的にエッチングして除去する。 In the element formation region 110, a high-melting point metal film, metal The wiring and barrier metal film are selectively etched and removed using photolithography.
すると、図１１に示すように、素子形成領域１１０には、バリアメタル膜１１１ａ、プラグ１１１ｂ、金属配線１１１ｃ及び反射防止膜１１１ｄによる組合せの多層配線１１１の一部が形成される。また、これと同時に、保護壁形成領域１２０には、バリアメタル膜１２１ａ、溝状プラグ１２１ｂ、金属配線１２１ｃ及び反射防止膜１２１ｄによる組合せの第１の保護壁１２１の一部と、バリアメタル膜１２２ａ、溝状プラグ１２２ｂ、金属配線１２２ｃ及び高融点金属膜１２２ｄによる組合せの第２の保護壁１２２の一部とが形成される。
次に、図１２に示すように、ＢＰＳＧ膜である層間絶縁膜Ｌ２をウエハ全域に形成する。
Then, as shown in FIG. 11, a part of multilayer wiring 111 is formed in the element formation region 110, which is a combination of a barrier metal film 111a, a plug 111b, a metal wiring 111c, and an antireflection film 111d. At the same time, in the protective wall forming region 120, a part of the first protective wall 121, which is a combination of the barrier metal film 121a, the groove plug 121b, the metal wiring 121c, and the antireflection film 121d, and the barrier metal film 122a are formed. , a groove-shaped plug 122b, a metal wiring 122c, and a part of the second protective wall 122 that is a combination of the high melting point metal film 122d.
Next, as shown in FIG. 12, an interlayer insulating film L2, which is a BPSG film, is formed over the entire wafer.
配線工程においてこのような処理を繰り返すことにより、バリアメタル膜、（溝状）プラグ、金属配線及び高融点金属膜による構造体を順次積層することで、最上層以外の多層配線１１１、第１の保護壁１２１及び第２の保護壁１２２を形成する。
次に、最上層の形成について説明する。
By repeating such processing in the wiring process, a structure including a barrier metal film, a (groove-shaped) plug, a metal wiring, and a high melting point metal film is sequentially laminated, thereby forming the multilayer wiring 111 other than the top layer, the first A protective wall 121 and a second protective wall 122 are formed.
Next, the formation of the top layer will be explained.
図１３は、多層配線１１１、第１の保護壁１２１及び第２の保護壁１２２の最上層の上面に窒化チタン膜を含む高融点金属膜が形成されている状態を示す。
この状態から、第２の保護壁１２２の上方に形成されている高融点金属膜をフォトリソグラフィで選択的にエッチングして除去する（図１４参照）。つまり、保護壁形成領域１２０において、最外縁に位置する第２の保護壁１２２の最上層である金属配線１２２ｏの上面全域から高融点金属膜である反射防止膜を除去する。
FIG. 13 shows a state in which a high melting point metal film including a titanium nitride film is formed on the top surface of the uppermost layer of the multilayer wiring 111, the first protection wall 121, and the second protection wall 122.
From this state, the high melting point metal film formed above the second protection wall 122 is selectively etched and removed using photolithography (see FIG. 14). That is, in the protective wall forming region 120, the antireflection film, which is a high melting point metal film, is removed from the entire upper surface of the metal wiring 122o, which is the top layer of the second protective wall 122 located at the outermost edge.
そして、図１５に示すように、多層配線１１１では複数の回路素子を電気的に接続する金属配線としての形状に、第１の保護壁１２１では素子形成領域１１０の周囲を囲むリング状に、反射防止膜、金属配線及びバリアメタル膜をエッチングで除去する。なお、第２の保護壁１２２では、反射防止膜は既に除去されているので、金属配線及びバリアメタル膜をリング状に除去する。 As shown in FIG. 15, the multilayer wiring 111 is shaped like a metal wiring that electrically connects a plurality of circuit elements, and the first protective wall 121 is shaped like a ring surrounding the element formation area 110. The prevention film, metal wiring, and barrier metal film are removed by etching. Note that since the antireflection film has already been removed from the second protective wall 122, the metal wiring and barrier metal film are removed in a ring shape.
最後に、ウエハ全域の最上面において、パッシベーション膜Ｐ１を形成した後、パッシベーション膜Ｐ２を形成する（図４参照）。
このような製造方法により、第１の実施形態に係る半導体装置１００を製造することができる。
Finally, a passivation film P1 is formed on the uppermost surface of the entire wafer, and then a passivation film P2 is formed (see FIG. 4).
With such a manufacturing method, the semiconductor device 100 according to the first embodiment can be manufactured.
このように、第１の実施形態では、保護壁１２１，１２２の最上層のうち、最外縁に位置する保護壁１２２の最上層以外の上面に高融点金属膜が形成されており、素子形成領域１１０及び保護壁形成領域１２０における最上面にパッシベーション膜Ｐ１，Ｐ２が形成され、最外縁に位置する保護壁１２２の最上層の上面全域とパッシベーション膜Ｐ１とが接している。言い換えると、保護壁形成領域１２０において、最外縁に位置する第２の保護壁１２２の最上層の金属配線１２２ｏの上面全域に窒化チタン膜が配置されていない。
これにより、ダイシングの際に第２の保護壁１２２の最上層の上面に達したクラックから水分が浸入しても、そこに窒化チタン膜が配置されていないため、窒化チタン膜の膨張で生じるクラックの連鎖を抑制することができる。つまり、第１の実施形態では、保護壁によりダイシング工程でのクラックの伝播を阻止するとともに、クラックの伝播を阻止した保護壁を起点とする更なるクラックの発生を抑制することができる。
As described above, in the first embodiment, a high melting point metal film is formed on the upper surface of the uppermost layer of the protective walls 121 and 122 other than the uppermost layer of the protective wall 122 located at the outermost edge, and the element forming area is Passivation films P1 and P2 are formed on the uppermost surfaces of the protective wall forming region 110 and the protective wall forming region 120, and the entire upper surface of the uppermost layer of the protective wall 122 located at the outermost edge is in contact with the passivation film P1. In other words, in the protective wall forming region 120, the titanium nitride film is not disposed over the entire upper surface of the uppermost metal wiring 122o of the second protective wall 122 located at the outermost edge.
As a result, even if moisture infiltrates through the cracks that reach the top surface of the uppermost layer of the second protective wall 122 during dicing, the titanium nitride film is not placed there, so cracks that occur due to expansion of the titanium nitride film can be avoided. It is possible to suppress the chain of events. That is, in the first embodiment, it is possible to prevent the propagation of cracks during the dicing process by the protective wall, and to suppress the generation of further cracks starting from the protective wall that has prevented the propagation of cracks.
（第２の実施形態）
第２の実施形態は、第１の実施形態において多層配線の最上層の金属配線をボンディングパッドとして機能させるようにした実施形態である。
具体的には、図１６に示すように、多層配線の最上層にある金属配線１１１ｑは、他の金属配線１１１ｃ，１１１ｇ，１１１ｋと比較して面積が広くなっており、平面視したときにパッド形状に形成されている。また、金属配線１１１ｑの上面に形成されている反射防止膜１１１ｒは、端部を残してエッチングで除去されている。さらに、その上方に位置するパッシベーション膜Ｐ１，Ｐ２がエッチングで除去されており、開口部１１１ｓが設けられている。
これにより、第２の実施形態では、多層配線の最上層の金属配線をボンディングパッドとして用いることができる。
(Second embodiment)
The second embodiment is an embodiment in which the metal wiring in the uppermost layer of the multilayer wiring functions as a bonding pad in the first embodiment.
Specifically, as shown in FIG. 16, the metal wiring 111q in the uppermost layer of the multilayer wiring has a larger area than the other metal wirings 111c, 111g, and 111k, and when viewed from above, it has a pad area. formed into a shape. Further, the antireflection film 111r formed on the upper surface of the metal wiring 111q is removed by etching, leaving only the ends. Further, the passivation films P1 and P2 located above are removed by etching, and an opening 111s is provided.
As a result, in the second embodiment, the uppermost metal wiring of the multilayer wiring can be used as a bonding pad.
また、開口部１１１ｓの側壁には、反射防止膜１１１ｒが開口部１１１ｓから露出しないように、絶縁膜１１１ｔが形成されている。
これにより、第２の実施形態では、反射防止膜１１１ｒに含まれる窒化チタンが酸化により体積が膨張しないようにすることができ、パッシベーション膜Ｐのクラックの発生を抑制することができる。
Further, an insulating film 111t is formed on the side wall of the opening 111s so that the antireflection film 111r is not exposed from the opening 111s.
Thereby, in the second embodiment, the titanium nitride included in the antireflection film 111r can be prevented from expanding in volume due to oxidation, and the generation of cracks in the passivation film P can be suppressed.
次に、第２の実施形態に係る半導体装置の製造方法について説明する。
第２の実施形態に係る半導体装置の製造方法は、第１の実施形態での工程に加え、開口部形成工程を含む。
Next, a method for manufacturing a semiconductor device according to a second embodiment will be described.
The method for manufacturing a semiconductor device according to the second embodiment includes an opening forming step in addition to the steps in the first embodiment.
＜開口部形成工程＞
図１７は、多層配線の最上層には他の金属配線１１１ｃ，１１１ｇ，１１１ｋと比較して面積が広い金属配線１１１ｑが形成されており、また最上面にはパッシベーション膜Ｐ１，Ｐ２が形成されている状態を示す。
この状態から、金属配線１１１ｑの上方に形成されている反射防止膜１１１ｒ、パッシベーション膜Ｐ１，Ｐ２をエッチングで除去して開口部１１１ｓを形成する（図１８参照）。
<Opening formation process>
In FIG. 17, a metal wiring 111q having a larger area than other metal wirings 111c, 111g, and 111k is formed on the top layer of the multilayer wiring, and passivation films P1 and P2 are formed on the top surface. Indicates the state in which
From this state, the antireflection film 111r and the passivation films P1 and P2 formed above the metal wiring 111q are removed by etching to form an opening 111s (see FIG. 18).
次に、開口部１１１ｓの側壁に、反射防止膜１１１ｒが開口部１１１ｓから露出しないように、絶縁膜１１１ｔを形成する（図１６参照）。 Next, an insulating film 111t is formed on the side wall of the opening 111s so that the antireflection film 111r is not exposed from the opening 111s (see FIG. 16).
このように、第２の実施形態では、開口部１１１ｓを形成して多層配線１１１の最上層の金属配線１１１ｑをボンディングパッドとして用いる場合には、金属配線１１１ｑの上面の反射防止膜１１１ｒが開口部１１１ｓから露出しないように開口部１１１ｓの側壁に絶縁膜１１１ｔを形成する。
これにより、反射防止膜１１１ｒに含まれる窒化チタンが酸化により体積が膨張しないようにすることができ、パッシベーション膜Ｐ１，Ｐ２のクラックの発生を抑制することができる。
As described above, in the second embodiment, when the opening 111s is formed and the uppermost metal wiring 111q of the multilayer wiring 111 is used as a bonding pad, the antireflection film 111r on the upper surface of the metal wiring 111q is formed in the opening. An insulating film 111t is formed on the side wall of the opening 111s so as not to be exposed from the opening 111s.
This can prevent the titanium nitride included in the antireflection film 111r from expanding in volume due to oxidation, and can suppress the occurrence of cracks in the passivation films P1 and P2.
なお、本実施形態では、開口部１１１ｓを形成する際に反射防止膜１１１ｒの端部を残して除去したが、これに限ることなく、窒化チタンが膨張してその周辺にクラックを発生させない観点から、金属配線１１１ｑの上面全域の反射防止膜１１１ｒを除去してもよい。
また、本実施形態では、開口部１１１ｓの側壁に絶縁膜１１１ｔを形成したが、端部に残った反射防止膜１１１ｒの窒化チタンが膨張してもその周辺にクラックが発生しない程度であれば、絶縁膜１１１ｔを形成しなくともよい。
In this embodiment, when forming the opening 111s, the end portion of the anti-reflection film 111r is removed, but the present invention is not limited to this, and from the viewpoint of preventing titanium nitride from expanding and causing cracks around it. , the antireflection film 111r over the entire upper surface of the metal wiring 111q may be removed.
Further, in this embodiment, the insulating film 111t is formed on the side wall of the opening 111s, but even if the titanium nitride of the antireflection film 111r remaining at the end expands, as long as cracks do not occur around it. The insulating film 111t may not be formed.
以上説明したように、本発明の一実施形態に係る半導体装置は、半導体基板上に、複数の回路素子が形成されている素子形成領域と、平面視において素子形成領域の周囲に１以上の保護壁が形成されている保護壁形成領域と、を有し、素子形成領域において、複数の回路素子と電気的にそれぞれ接続する多層配線の最上層の上面に高融点金属膜が形成されており、保護壁形成領域において、１以上の保護壁が多層配線構造を有し、１以上の保護壁の最上層のうち最外縁に位置する保護壁の最上層以外の上面に高融点金属膜が形成されており、素子形成領域及び保護壁形成領域における最上面にパッシベーション膜が形成され、最外縁に位置する保護壁の最上層の上面全域とパッシベーション膜とが接している。
これにより、本発明の一実施形態に係る半導体装置は、クラックの伝播を阻止するとともに、更なるクラックの発生を抑制することができる。
As described above, a semiconductor device according to an embodiment of the present invention includes an element formation region in which a plurality of circuit elements are formed on a semiconductor substrate, and one or more protection layers around the element formation region in a plan view. a protective wall formation region in which a wall is formed, and in the element formation region, a high melting point metal film is formed on the upper surface of the uppermost layer of the multilayer wiring electrically connected to each of the plurality of circuit elements; In the protective wall forming region, one or more protective walls have a multilayer wiring structure, and a high melting point metal film is formed on the upper surface of the protective wall other than the uppermost layer located at the outermost edge of the uppermost layer of the one or more protective walls. A passivation film is formed on the uppermost surface of the element forming region and the protective wall forming region, and the entire upper surface of the uppermost layer of the protective wall located at the outermost edge is in contact with the passivation film.
Thereby, the semiconductor device according to one embodiment of the present invention can prevent the propagation of cracks and suppress further generation of cracks.
なお、各実施形態においては、保護壁の深さを多層配線の深さと同等としたが、素子形成領域のほうに進行するクラックの伝播を阻止でき、かつ水分やガスの浸入を抑制できれば、これに限ることはない。
また、金属配線の材料をＡｌ－Ｃｕとしたが、これに限ることなく、例えば、アルミニウム、Ａｌ－Ｓｉ－Ｃｕ等の他のアルミニウム合金などとしてもよい。
さらに、各膜の厚さとしては、特に制限はなく、それぞれ目的に応じて適宜選択することができる。
In each of the embodiments, the depth of the protective wall was made equal to the depth of the multilayer wiring, but if it can prevent the propagation of cracks that advance toward the element formation region and suppress the infiltration of moisture and gas, It is not limited to.
Further, although the metal wiring is made of Al--Cu, it is not limited to this, and may be made of other aluminum alloys such as aluminum or Al--Si--Cu.
Further, the thickness of each film is not particularly limited and can be appropriately selected depending on the purpose.
１００ 半導体装置
１１０ 素子形成領域
１１１ 多層配線
１１１ａ，１１１ｅ，１１１ｉ，１１１ｍ バリアメタル膜
１１１ｂ，１１１ｆ，１１１ｊ，１１１ｎ プラグ
１１１ｃ，１１１ｇ，１１１ｋ，１１１ｏ，１１１ｑ 金属配線
１１１ｄ，１１１ｈ，１１１ｌ，１１１ｐ，１１１ｒ 反射防止膜（高融点金属膜）
１１１ｓ 開口部
１１１ｔ 絶縁膜
１２０ 保護壁形成領域
１２１ 第１の保護壁
１２１ａ，１２１ｅ，１２１ｉ，１２１ｍ バリアメタル膜
１２１ｂ，１２１ｆ，１２１ｊ，１２１ｎ 溝状プラグ
１２１ｃ，１２１ｇ，１２１ｋ，１２１ｏ 金属配線
１２１ｄ，１２１ｈ，１２１ｌ，１２１ｐ 反射防止膜（高融点金属膜）
１２２ 第２の保護壁（最外縁に位置する保護壁）
１２２ａ，１２２ｅ，１２２ｉ，１２２ｍ バリアメタル膜
１２２ｂ，１２２ｆ，１２２ｊ，１２２ｎ 溝状プラグ
１２２ｃ，１２２ｇ，１２２ｋ，１２２ｏ 金属配線
１２２ｄ，１２２ｈ，１２２ｌ 反射防止膜（高融点金属膜）
Ｗ 半導体ウエハ（半導体基板）
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 層間絶縁膜
Ｐ１，Ｐ２ パッシベーション膜
Ｓ スクライブ領域
Ｔｒ トランジスタ（回路素子の一例）
100 Semiconductor device 110 Element formation region 111 Multilayer wiring 111a, 111e, 111i, 111m Barrier metal film 111b, 111f, 111j, 111n Plug 111c, 111g, 111k, 111o, 111q Metal wiring 111d, 111h, 111l, 111p , 111r Anti-reflection Membrane (high melting point metal membrane)
111s Opening 111t Insulating film 120 Protective wall forming area 121 First protective wall 121a, 121e, 121i, 121m Barrier metal film 121b, 121f, 121j, 121n Groove plug 121c, 121g, 121k, 121o Metal wiring 121d, 121h, 121l, 121p Anti-reflection film (high melting point metal film)
122 Second protection wall (protection wall located at the outermost edge)
122a, 122e, 122i, 122m Barrier metal film 122b, 122f, 122j, 122n Groove plug 122c, 122g, 122k, 122o Metal wiring 122d, 122h, 122l Anti-reflection film (high melting point metal film)
W Semiconductor wafer (semiconductor substrate)
L1, L2, L3, L4 interlayer insulation film
P1, P2 passivation film
S scribe area
Tr transistor (an example of a circuit element)
Claims (11)
前記素子形成領域において、前記複数の回路素子と電気的にそれぞれ接続する多層配線の最上層の上面に高融点金属膜が形成されており、
前記保護壁形成領域において、前記１以上の保護壁が多層配線構造を有し、前記１以上の保護壁の最上層のうち最外縁に位置する前記保護壁の最上層以外の上面に前記高融点金属膜が形成されており、
前記素子形成領域及び前記保護壁形成領域における最上面にパッシベーション膜が形成され、前記最外縁に位置する前記保護壁の最上層の上面全域と前記パッシベーション膜とが接していることを特徴とする半導体装置。 A semiconductor substrate has an element formation region in which a plurality of circuit elements are formed, and a protection wall formation region in which one or more protection walls are formed around the element formation region in plan view,
In the element formation region, a high melting point metal film is formed on the upper surface of the uppermost layer of the multilayer wiring electrically connected to the plurality of circuit elements, respectively;
In the protective wall forming region, the one or more protective walls have a multilayer wiring structure, and the high melting point is provided on the upper surface of the protective wall other than the uppermost layer of the protective wall located at the outermost edge of the uppermost layer of the one or more protective walls. A metal film is formed,
A passivation film is formed on the uppermost surface of the element forming region and the protective wall forming region, and the entire upper surface of the uppermost layer of the protective wall located at the outermost edge is in contact with the passivation film. Device.
前記素子形成領域及び前記保護壁形成領域において、
前記複数の回路素子と電気的にそれぞれ接続する多層配線を形成するとともに、多層配線構造を有する前記１以上の保護壁を形成する工程と、
前記多層配線及び前記１以上の保護壁の最上層の上面に高融点金属膜を形成する工程と、
前記素子形成領域及び前記保護壁形成領域における最上面にパッシベーション膜を形成する工程と、を含み、
前記保護壁形成領域において、
前記パッシベーション膜を形成する前に、前記１以上の保護壁のうち少なくとも最外縁に位置する前記保護壁の最上層の上面全域から前記高融点金属膜を除去する工程を含むことを特徴とする半導体装置の製造方法。 A semiconductor device comprising, on a semiconductor substrate, an element formation region in which a plurality of circuit elements are formed, and a protection wall formation region in which one or more protection walls are formed around the element formation region in plan view. A manufacturing method,
In the element formation region and the protective wall formation region,
forming multilayer wiring electrically connected to each of the plurality of circuit elements, and forming the one or more protective walls having a multilayer wiring structure;
forming a high melting point metal film on the top surface of the multilayer wiring and the top layer of the one or more protective walls;
forming a passivation film on the uppermost surface of the element formation region and the protective wall formation region,
In the protective wall forming region,
A semiconductor device characterized by comprising the step of removing the high melting point metal film from the entire upper surface of the uppermost layer of the protective wall located at least at the outermost edge of the one or more protective walls before forming the passivation film. Method of manufacturing the device.
前記素子形成領域及び前記保護壁形成領域において、
前記複数の回路素子と電気的にそれぞれ接続する多層配線を形成するとともに、多層配線構造を有する前記１以上の保護壁を形成する工程と、
前記多層配線及び前記１以上の保護壁の最上層のうち、最外縁に位置する前記保護壁の最上層以外の上面に高融点金属膜を形成する工程と、
前記素子形成領域及び前記保護壁形成領域における最上面に、前記最外縁に位置する前記保護壁の最上層の上面全域と接するようにパッシベーション膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 A semiconductor device comprising, on a semiconductor substrate, an element formation region in which a plurality of circuit elements are formed, and a protection wall formation region in which one or more protection walls are formed around the element formation region in plan view. A manufacturing method,
In the element formation region and the protective wall formation region,
forming multilayer wiring electrically connected to each of the plurality of circuit elements, and forming the one or more protective walls having a multilayer wiring structure;
forming a high melting point metal film on the top surface of the multilayer wiring and the top layer of the one or more protection walls other than the top layer of the protection wall located at the outermost edge;
forming a passivation film on the top surface of the element formation region and the protection wall formation region so as to be in contact with the entire top surface of the top layer of the protection wall located at the outermost edge; Method of manufacturing the device.
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