JP2009088002A

JP2009088002A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2009088002A
Application number: JP2007252206A
Authority: JP
Inventors: Yoshimasa Amatatsu; 芳正天辰; Satoshi Kouchi; 聡小内; Katsuya Okabe; 克也岡部
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-09-27
Filing date: 2007-09-27
Publication date: 2009-04-23

Abstract

<P>PROBLEM TO BE SOLVED: To overcome the problem of a conventional semiconductor device that an electrode for connection is oxidized by gas generated from an SOG film of an interlayer insulating layer during degassing, and thereby it is hard to reduce the resistance on the electrode for connection. <P>SOLUTION: In the semiconductor device, an opening region 29 is formed in a TEOS film 27 and an SiN film 28 on an electrode 26 for connection. In the opening region 29, a metal layer 34 for plating and a Cu plating layer 36 are laminated on the electrode 26 for connection. When the electrode 26 for connection is exposed from the opening region 29, SOG films 14 and 22 are not exposed and since the electrode 26 for connection is not oxidized by gas generated from the SOG films 14 and 22 during degassing, resistance on the electrode 26 for connection is reduced. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、再配線層と接続する接続用電極での抵抗値を低減するための半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device for reducing a resistance value at a connection electrode connected to a redistribution layer and a method for manufacturing the same.

従来の半導体ウエハの製造方法の一実施例として、下記の製造方法が知られている。半導体素子の拡散層等が形成された半導体ウエハ上に窒化シリコン膜から成る第１の保護膜を成膜する。第１の保護膜上等に第１の配線層を形成した後、第１の保護膜上にポリイミド膜から成る第２の保護膜を成膜する。そして、第２の保護膜上等に第２の配線層を形成した後、ポリイミド膜から成る第３の保護膜を成膜する。このとき、半導体素子領域の周囲に、第１の配線層と第２の配線層から成る周縁パターンを形成する。その後、周縁パターン間の第１〜第３の保護膜を除去し、開口することでスクライブラインを形成した後、開口領域から露出する半導体ウエハをダイシング・ソーで切断し、チップ状態にする（例えば、特許文献１参照。）。 As an example of a conventional method for manufacturing a semiconductor wafer, the following manufacturing method is known. A first protective film made of a silicon nitride film is formed on a semiconductor wafer on which a diffusion layer or the like of the semiconductor element is formed. After the first wiring layer is formed on the first protective film or the like, a second protective film made of a polyimide film is formed on the first protective film. Then, after forming a second wiring layer on the second protective film or the like, a third protective film made of a polyimide film is formed. At this time, a peripheral pattern composed of the first wiring layer and the second wiring layer is formed around the semiconductor element region. Thereafter, the first to third protective films between the peripheral patterns are removed and scribe lines are formed by opening, and then the semiconductor wafer exposed from the opening region is cut with a dicing saw to form a chip (for example, , See Patent Document 1).

従来の半導体ウエハの一実施例として、下記の構造が知られている。半導体ウエハの中央領域には、複数の半導体チップ領域が碁盤目状に形成される。各半導体チップ領域には、イオン注入法等により、半導体回路が形成される。そして、各半導体チップ領域上には、リンドープ酸化珪素膜、第１電極配線層、プラズマ窒化珪素層、第２電極配線層、オーバーコート層等が積層される。そして、半導体ウエハは、スクライブラインに沿ってダイシングされるが、スクライブラインの一領域では上記オーバーコート層等が積層されず、半導体ウエハが露出される（例えば、特許文献２参照。）。 The following structure is known as an example of a conventional semiconductor wafer. In the central region of the semiconductor wafer, a plurality of semiconductor chip regions are formed in a grid pattern. A semiconductor circuit is formed in each semiconductor chip region by an ion implantation method or the like. A phosphorus-doped silicon oxide film, a first electrode wiring layer, a plasma silicon nitride layer, a second electrode wiring layer, an overcoat layer, and the like are laminated on each semiconductor chip region. Then, the semiconductor wafer is diced along the scribe line, but the overcoat layer or the like is not laminated in one region of the scribe line, and the semiconductor wafer is exposed (see, for example, Patent Document 2).

従来の半導体装置の一実施例として、下記の構造が知られている。シリコン基板上には、第１の金属配線（下層配線）と第２の金属配線（上層配線）が形成され、多層配線構造が形成される。そして、第１の金属配線と第２の金属配線との間には、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）膜上にＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜を積層した多層の層間絶縁膜層が２層連続して形成される。この構造により、第１の金属配線により生じた凹部が埋設され、多層の層間絶縁膜層の平坦性が実現される（例えば、特許文献３参照。）。
特開平８−１７２０６２号公報（第３−４頁、第４−５図）特開平５−４１４４９号公報（第３−４頁、第１図）特開２００３−２１８１１６号公報（第３−４頁、第１図） As an example of a conventional semiconductor device, the following structure is known. On the silicon substrate, a first metal wiring (lower layer wiring) and a second metal wiring (upper layer wiring) are formed to form a multilayer wiring structure. And, between the first metal wiring and the second metal wiring, a multilayer interlayer insulating film layer in which an SOG (Spin On Glass) film is laminated on an NSG (Non-doped Silicate Glass) film is continuous. Formed. With this structure, the concave portion generated by the first metal wiring is buried, and flatness of the multilayer interlayer insulating film layer is realized (see, for example, Patent Document 3).
JP-A-8-172062 (pages 3-4 and 4-5) Japanese Patent Laid-Open No. 5-41449 (page 3-4, FIG. 1) JP 2003-218116 A (page 3-4, FIG. 1)

上述したように、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブライン上の第１〜第３の保護膜を除去し、開口することで、半導体ウエハを露出させる。そして、ダイシング・ソーで露出した領域の半導体ウエハを切断する。一方、半導体チップと外部端子等との電気的接続のため、パッド電極上の第３の保護膜も開口され、その開口部からパッド電極も露出する。このとき、第１配線層及び第２配線層により第１〜第３の保護膜に段差が形成され、その段差による第１配線、第２配線層の断線等を防止するため、第１〜第３の保護膜の中には、その保護膜の平坦性を実現するために、ＳＯＧ膜が用いられることが多い。この製造方法により、スクライブラインの開口部から露出するＳＯＧ膜から発生する脱ガスにより、パッド電極表面が酸化され、パッド電極の接続領域での抵抗値が低減され難いという問題がある。特に、パッド電極と電気的に接続する再配線層が、第３の保護膜上に形成される構造では、パット電極表面の酸化膜にワイヤーボンディング時における衝撃が加わることで、その酸化膜が破壊されることがなく、パッド電極表面には酸化膜が層状に残存する。そのため、パッド電極上では、パッド電極と再配線層との間に層状の酸化膜が残存し、その酸化膜により抵抗値が低減され難いという問題がある。 As described above, in the conventional method for manufacturing a semiconductor wafer, the first to third protective films on the scribe line of the semiconductor wafer are removed and opened to expose the semiconductor wafer. Then, the semiconductor wafer in the region exposed by the dicing saw is cut. On the other hand, the third protective film on the pad electrode is also opened for electrical connection between the semiconductor chip and the external terminal, and the pad electrode is also exposed from the opening. At this time, a step is formed in the first to third protective films by the first wiring layer and the second wiring layer, and in order to prevent disconnection of the first wiring, the second wiring layer, and the like due to the step, Of the three protective films, an SOG film is often used in order to realize the flatness of the protective film. This manufacturing method has a problem that the surface of the pad electrode is oxidized by degassing generated from the SOG film exposed from the opening of the scribe line, and the resistance value in the connection region of the pad electrode is difficult to be reduced. In particular, in the structure in which the rewiring layer that is electrically connected to the pad electrode is formed on the third protective film, the oxide film on the surface of the pad electrode is destroyed by the impact during wire bonding. The oxide film remains in the form of a layer on the pad electrode surface. Therefore, on the pad electrode, there is a problem that a layered oxide film remains between the pad electrode and the rewiring layer, and the resistance value is hardly reduced by the oxide film.

また、従来の半導体ウエハのでは、スクライブライン領域において、リンドープ酸化珪素膜、プラズマ窒化珪素層、オーバーコート層等の絶縁層が積層され、上層側に位置する層が下層側に位置する層の端部を覆うように積層される。この構造により、ダイシング時に、ダイシングブレードの機械的振動により、上記絶縁層にクラックが発生し、そのクラックが素子形成領域上の絶縁層まで延在する場合がある。この場合には、上記クラックから水分が浸入し、配線層を腐食させるという問題がある。 In the conventional semiconductor wafer, an insulating layer such as a phosphorus-doped silicon oxide film, a plasma silicon nitride layer, an overcoat layer, etc. is laminated in the scribe line region, and the layer located on the upper layer side is the end of the layer located on the lower layer side. It is laminated so as to cover the part. With this structure, a crack may be generated in the insulating layer due to mechanical vibration of the dicing blade during dicing, and the crack may extend to the insulating layer on the element formation region. In this case, there is a problem that moisture enters from the cracks and corrodes the wiring layer.

また、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブラインを切断する際に、第１〜第３の保護膜の有機系材料がダイシング・ソーに粘着して捲くれ上がることを防止するため、切断領域の第１〜第３の保護膜に開口部を形成する。この製造方法により、開口部を形成するためにマスク枚数が増加し、第１〜第３の保護膜を除去する工程が必要となり、製造コストを低減し難いという問題がある。更に、開口部を形成する際にマスクずれ幅を考慮する必要があり、半導体チップサイズを縮小し難いという問題がある。 Further, in the conventional method of manufacturing a semiconductor wafer, when cutting the scribe line of the semiconductor wafer, the organic materials of the first to third protective films are prevented from sticking to the dicing saw and rolling up. Then, an opening is formed in the first to third protective films in the cutting region. According to this manufacturing method, the number of masks increases in order to form the opening, and a process for removing the first to third protective films is required, which makes it difficult to reduce the manufacturing cost. Furthermore, it is necessary to consider the mask displacement width when forming the opening, and there is a problem that it is difficult to reduce the semiconductor chip size.

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、スクライブライン領域が周囲に配置される素子形成領域を有する半導体基板と、前記半導体基板上に形成され、脱ガス膜を有する第１の絶縁層と、前記第１の絶縁層内に形成される少なくとも１層以上の配線層と、前記素子形成領域上を囲むように、前記第１の絶縁層に形成されるシールリングと、前記第１の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、前記接続用電極及び前記シールリングを被覆する第２の絶縁層と、前記接続用電極を露出するように、前記第２の絶縁層に形成される第１の開口領域と、前記シールリングを露出するように、前記第２の絶縁層に形成される第２の開口領域と、前記第１の開口領域を介して前記接続用電極と接続し、前記第２の絶縁層上に形成される再配線層とを有することを特徴とする。従って、本発明では、接続用電極表面が酸化されることを防止し、接続用電極での接続抵抗値が低減される。 In view of the above circumstances, in the semiconductor device of the present invention, a semiconductor substrate having an element formation region around which a scribe line region is disposed, and a degassing film formed on the semiconductor substrate. A first insulating layer having at least one wiring layer formed in the first insulating layer, and a seal formed on the first insulating layer so as to surround the element formation region A ring, a connection electrode formed on the first insulating layer and positioned in the uppermost layer of the wiring layer, a second insulating layer covering the connection electrode and the seal ring, and the connection A first opening region formed in the second insulating layer so as to expose the electrode for use, and a second opening region formed in the second insulating layer so as to expose the seal ring. , The connection power through the first opening region. Connected to, and having a rewiring layer formed on the second insulating layer. Therefore, in the present invention, the surface of the connection electrode is prevented from being oxidized, and the connection resistance value at the connection electrode is reduced.

また、本発明の半導体装置の製造方法では、半導体基板上に、少なくとも１層以上の配線層が配置され、前記配線層上の段差を埋設する脱ガス膜を有する第１の絶縁層を形成し、前記半導体基板の素子形成領域上を囲むように前記第１の絶縁層にシールリングを形成する工程と、前記第１の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極及び前記シールリングを被覆するように第２の絶縁層を形成した後、前記接続用電極が露出するように前記第２の絶縁層に第１の開口領域を形成し、前記シールリングが露出するように前記第２の絶縁層に第２の開口領域を形成する工程と、前記第１の開口領域を介して前記接続用電極と接続するように、前記第２の絶縁層上に再配線層を形成する工程と、前記脱ガス膜が、前記第２の絶縁層に被覆される前記半導体基板のスクライブライン領域を切断する工程とを有することを特徴とする。従って、本発明では、接続用電極上に第１の開口領域を形成する際には脱ガス膜が露出することがなく、接続用電極表面が酸化することを防止できる。 In the method for manufacturing a semiconductor device of the present invention, at least one wiring layer is disposed on a semiconductor substrate, and a first insulating layer having a degassing film for burying a step on the wiring layer is formed. A step of forming a seal ring in the first insulating layer so as to surround an element formation region of the semiconductor substrate; and a connection electrode positioned on the uppermost layer of the wiring layer on the first insulating layer After forming a second insulating layer so as to cover the connection electrode and the seal ring, a first opening region is formed in the second insulating layer so that the connection electrode is exposed. And forming the second opening region in the second insulating layer so that the seal ring is exposed, and connecting the second electrode so as to be connected to the connection electrode through the first opening region. Forming a rewiring layer on the insulating layer, and the degassing But is characterized by having a step of cutting a scribe line region of said semiconductor substrate which is coated on the second insulating layer. Therefore, in the present invention, when the first opening region is formed on the connection electrode, the degassing film is not exposed, and the connection electrode surface can be prevented from being oxidized.

本発明では、接続用電極表面にＳＯＧ膜から発生する脱ガスによる酸化膜が形成され難く、接続用電極上にはスパッタリング法による金属膜及びＣｕメッキ層が形成される。この構造により、接続用電極上での抵抗値が低減される。 In the present invention, it is difficult to form an oxide film by degassing generated from the SOG film on the surface of the connection electrode, and a metal film and a Cu plating layer are formed on the connection electrode by a sputtering method. With this structure, the resistance value on the connection electrode is reduced.

本発明では、シールリング上の絶縁層に開口領域が形成されることで、デバイスサイズが縮小されつつ、素子形成領域上の絶縁層へのクラック発生を防止できる。 In the present invention, the opening region is formed in the insulating layer on the seal ring, so that the generation of cracks in the insulating layer on the element forming region can be prevented while the device size is reduced.

本発明では、接続用電極上の配線層としてＣｕメッキ層が用いられ、配線抵抗値が低減される。 In the present invention, a Cu plating layer is used as the wiring layer on the connection electrode, and the wiring resistance value is reduced.

本発明では、ポリベンズオキサゾール膜またはポリイミド樹脂膜が樹脂層として用いられ、湿気等の外部環境から半導体素子の劣化が防止される。 In the present invention, a polybenzoxazole film or a polyimide resin film is used as the resin layer, so that deterioration of the semiconductor element from an external environment such as moisture is prevented.

本発明では、層間絶縁層のＳＯＧ膜が露出しない状態において、接続用電極上に開口領域を形成し、スパッタリング法による金属膜及びＣｕメッキ層を形成する。この製造方法により、接続用電極表面に酸化膜が形成され難く、接続用電極上での抵抗値が低減される。 In the present invention, an opening region is formed on the connection electrode in a state where the SOG film of the interlayer insulating layer is not exposed, and a metal film and a Cu plating layer are formed by sputtering. By this manufacturing method, an oxide film is hardly formed on the surface of the connection electrode, and the resistance value on the connection electrode is reduced.

本発明では、シールリング上に開口領域を形成した後、開口領域の外周に位置するスクライブライン領域を切断する。この製造方法により、切断時に絶縁層へ発生するクラックが、素子形成領域上の絶縁層へと連続することを防止できる。 In this invention, after forming an opening area | region on a seal ring, the scribe line area | region located in the outer periphery of an opening area | region is cut | disconnected. With this manufacturing method, it is possible to prevent cracks generated in the insulating layer during cutting from continuing to the insulating layer on the element formation region.

以下に、本発明の第１の実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は本実施の形態であるウエハを説明するための平面図である。図２（Ｂ）は、本実施の形態であるウエハの一領域を説明するための平面図である。 The semiconductor device according to the first embodiment of the present invention will be described below in detail with reference to FIGS. FIG. 1 is a cross-sectional view for explaining the semiconductor device of this embodiment. FIG. 2A is a plan view for explaining the wafer according to the present embodiment. FIG. 2B is a plan view for explaining a region of the wafer according to the present embodiment.

図１に示す如く、シリコン基板１には、素子形成領域及びスクライブライン領域が配置される。素子形成領域には、拡散領域により半導体素子が形成される。尚、シリコン基板１としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板１としては、化合物半導体基板であってもよい。また、図１では、半導体ウエハから切断した後の半導体チップの断面図を示している。 As shown in FIG. 1, an element formation region and a scribe line region are arranged on the silicon substrate 1. A semiconductor element is formed in the element formation region by the diffusion region. The silicon substrate 1 may be a single crystal substrate or an epitaxial layer formed on the single crystal substrate. The silicon substrate 1 may be a compound semiconductor substrate. FIG. 1 shows a cross-sectional view of the semiconductor chip after being cut from the semiconductor wafer.

シリコン酸化膜２が、例えば、熱酸化法やＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によりシリコン基板１上に形成される。そして、シリコン酸化膜２には、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール３が形成される。 The silicon oxide film 2 is formed on the silicon substrate 1 by, for example, a thermal oxidation method or a CVD (Chemical Vapor Deposition) method. Then, the contact hole 3 is formed in the silicon oxide film 2 by dry etching using, for example, CHF ₃ or CF ₄ gas, using a photolithography technique.

タングステン（Ｗ）層４が、例えば、ＣＶＤ法によりコンタクトホール３を埋設する。 The tungsten (W) layer 4 buryes the contact hole 3 by, for example, a CVD method.

第１の配線層５、６が、シリコン酸化膜２上に形成される。第１の配線層５、６は、例えば、バリアメタル膜７上に金属膜８が形成され、その金属膜８上に反射防止膜９が形成される。そして、バリアメタル膜７は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜８は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン（Ａｌ−Ｓｉ）膜、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミニウム−銅（Ａｌ−Ｃｕ）膜等から選択されて成るアルミニウム（Ａｌ）を主体とする合金膜から成る。また、反射防止膜９は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。 First wiring layers 5 and 6 are formed on the silicon oxide film 2. In the first wiring layers 5 and 6, for example, a metal film 8 is formed on the barrier metal film 7, and an antireflection film 9 is formed on the metal film 8. The barrier metal film 7 is made of a refractory metal such as titanium (Ti) or titanium nitride (TiN). The metal film 8 is made of, for example, an aluminum (Al) film, an aluminum-silicon (Al-Si) film, an aluminum-silicon-copper (Al-Si-Cu) film, an aluminum-copper (Al-Cu) film, or the like. It consists of an alloy film mainly composed of selected aluminum (Al). The antireflection film 9 is made of, for example, a refractory metal such as TiN or titanium tungsten (TiW).

ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１０が、例えば、ＣＶＤ法により、第１の配線層５、６上を含め、シリコン酸化膜２上に形成される。このとき、丸印１１、１２、１３で示すように、第１の配線層５、６の端部近傍では、ＴＥＯＳ膜１０に段差が形成される。 A TEOS (Tetra-Ethyl-Orso-Silicate) film 10 is formed on the silicon oxide film 2 including the first wiring layers 5 and 6 by, for example, the CVD method. At this time, as indicated by circles 11, 12, and 13, a step is formed in the TEOS film 10 in the vicinity of the ends of the first wiring layers 5 and 6.

ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜１４が、例えば、回転塗布法により、ＴＥＯＳ膜１０の段差を埋設するように、ＴＥＯＳ膜１０上に形成される。詳細は後述するが、ＳＯＧ膜１４は、比較的低温により成膜されるため、後工程の熱（高温熱処理工程での熱）が加わることで、ＳＯＧ膜１４内に残留する有機成分やアルコール等の溶媒が気化し、脱ガスとして排出される。つまり、本実施の形態では、ＳＯＧ膜、オゾンＴＥＯＳ膜等のように、成膜後に上記脱ガスを発生する膜を脱ガス膜と呼ぶ。 An SOG (Spin On Glass) film 14 is formed on the TEOS film 10 so as to bury the steps of the TEOS film 10 by, for example, spin coating. Although the details will be described later, since the SOG film 14 is formed at a relatively low temperature, an organic component, alcohol, or the like remaining in the SOG film 14 is applied by application of heat in a later process (heat in a high-temperature heat treatment process). The solvent is vaporized and discharged as degassed. That is, in this embodiment mode, a film that generates degassing after film formation, such as an SOG film or an ozone TEOS film, is called a degassing film.

ＴＥＯＳ膜１５が、ＳＯＧ膜１４上を含め、ＴＥＯＳ膜１０上に形成される。ＴＥＯＳ膜１０、１５及びＳＯＧ膜１４により層間絶縁層が形成される。そして、ＴＥＯＳ膜１０とＳＯＧ膜１４との積層構造上に、ＴＥＯＳ膜１５が積層されることで、第１の配線層５、６上の層間絶縁層の平坦性が実現される。 The TEOS film 15 is formed on the TEOS film 10 including the SOG film 14. The TEOS films 10 and 15 and the SOG film 14 form an interlayer insulating layer. Then, the TEOS film 15 is laminated on the laminated structure of the TEOS film 10 and the SOG film 14, thereby realizing the flatness of the interlayer insulating layer on the first wiring layers 5 and 6.

コンタクトホール１６が、ＴＥＯＳ膜１０、１５及びＳＯＧ膜１４により成る層間絶縁層に形成される。 A contact hole 16 is formed in the interlayer insulating layer composed of the TEOS films 10 and 15 and the SOG film 14.

第２の配線層１７が、ＴＥＯＳ膜１５上に形成される。第２の配線層１７は、第１の配線層５、６と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第２の配線層１７が、コンタクトホール１６を埋設し、第１の配線層６と第２の配線層１７とが電気的に接続される。尚、コンタクトホール１６は、コンタクトホール３と同様に、Ｗ層により埋設される場合でも良い。 A second wiring layer 17 is formed on the TEOS film 15. Similar to the first wiring layers 5 and 6, the second wiring layer 17 has a laminated structure of a barrier metal film, a metal film, and an antireflection film. Then, the second wiring layer 17 embeds the contact hole 16, and the first wiring layer 6 and the second wiring layer 17 are electrically connected. Note that the contact hole 16 may be buried with a W layer in the same manner as the contact hole 3.

ＴＥＯＳ膜１８が、第２の配線層１７上を含め、ＴＥＯＳ膜１５上に形成される。このとき、丸印１９、２０、２１で示すように、第１及び第２の配線層５、６、１７の端部上では、ＴＥＯＳ膜１８に段差が形成される。 The TEOS film 18 is formed on the TEOS film 15 including the second wiring layer 17. At this time, a step is formed in the TEOS film 18 on the end portions of the first and second wiring layers 5, 6, and 17 as indicated by circles 19, 20, and 21.

ＳＯＧ膜２２が、ＴＥＯＳ膜１８の段差を埋設するように、ＴＥＯＳ膜１８上に形成される。 An SOG film 22 is formed on the TEOS film 18 so as to bury a step in the TEOS film 18.

ＴＥＯＳ膜２３が、ＳＯＧ膜２２上を含め、ＴＥＯＳ膜１８上に形成される。ＴＥＯＳ膜１８、２３及びＳＯＧ膜２２により層間絶縁層が形成される。そして、ＴＥＯＳ膜１８とＳＯＧ膜２２との積層構造上に、ＴＥＯＳ膜２３が積層されることで、第２の配線層１７上の層間絶縁層の平坦性が実現される。 The TEOS film 23 is formed on the TEOS film 18 including the SOG film 22. The TEOS films 18 and 23 and the SOG film 22 form an interlayer insulating layer. Then, the TEOS film 23 is laminated on the laminated structure of the TEOS film 18 and the SOG film 22, so that the flatness of the interlayer insulating layer on the second wiring layer 17 is realized.

コンタクトホール２４が、ＴＥＯＳ膜１８、２３及びＳＯＧ膜２２により成る層間絶縁層に形成される。 A contact hole 24 is formed in the interlayer insulating layer composed of the TEOS films 18 and 23 and the SOG film 22.

第３の配線層２５及び接続用電極２６が、ＴＥＯＳ膜２３上に形成される。第３の配線層２５及び接続用電極２６は、第１の配線層５、６と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第３の配線層２５が、コンタクトホール２４を埋設し、第２の配線層１７と第３の配線層２５とが電気的に接続される。尚、接続用電極２６は、第３の配線層と同一工程により形成され、所望の第３の配線層と連続して形成される。そして、接続用電極２６は、メッキ用金属層３４及び銅メッキ層３６と電気的に接続する領域である。接続用電極２６の配線幅は、目的に応じて、第３の配線層よりも配線幅が広くなる場合でも良い。また、コンタクトホール２４は、コンタクトホール３と同様に、Ｗ層により埋設される場合でも良い。 The third wiring layer 25 and the connection electrode 26 are formed on the TEOS film 23. Similar to the first wiring layers 5 and 6, the third wiring layer 25 and the connection electrode 26 have a laminated structure of a barrier metal film, a metal film, and an antireflection film. Then, the third wiring layer 25 embeds the contact hole 24, and the second wiring layer 17 and the third wiring layer 25 are electrically connected. The connection electrode 26 is formed in the same process as the third wiring layer, and is formed continuously with the desired third wiring layer. The connection electrode 26 is an area that is electrically connected to the plating metal layer 34 and the copper plating layer 36. The wiring width of the connection electrode 26 may be larger than that of the third wiring layer depending on the purpose. Further, the contact hole 24 may be buried with a W layer, like the contact hole 3.

ＴＥＯＳ膜２７が、第３の配線層２５及び接続用電極２６上を含め、ＴＥＯＳ膜２３上に形成される。そして、シリコン窒化（ＳｉＮ）膜２８が、例えば、プラズマＣＶＤ法により、ＴＥＯＳ膜２７上に形成される。ＳｉＮ膜２８は、耐湿性に優れ、下層の層間絶縁層への水分の浸入を防止し、配線層の腐食を防止する。そして、ＴＥＯＳ膜２７及びＳｉＮ膜２８によりジャケットコート膜が形成される。 The TEOS film 27 is formed on the TEOS film 23 including the third wiring layer 25 and the connection electrode 26. Then, a silicon nitride (SiN) film 28 is formed on the TEOS film 27 by, for example, a plasma CVD method. The SiN film 28 is excellent in moisture resistance, prevents moisture from entering the lower interlayer insulating layer, and prevents corrosion of the wiring layer. Then, a jacket coat film is formed by the TEOS film 27 and the SiN film 28.

開口領域２９が、接続用電極２６上のＴＥＯＳ膜２７及びＳｉＮ膜２８を開口して形成される。開口領域２９は、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより形成される。このとき、接続用電極２６の反射防止膜も同時に開口される。 An opening region 29 is formed by opening the TEOS film 27 and the SiN film 28 on the connection electrode 26. The opening region 29 is formed by dry etching using, for example, CHF ₃ or CF ₄ gas using a photolithography technique. At this time, the antireflection film of the connection electrode 26 is also opened simultaneously.

開口領域３０が、シールリング３１上のＴＥＯＳ膜２７及びＳｉＮ膜２８を開口して形成される。開口領域３０は、フォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより形成される。このとき、開口領域３０は、開口領域２９と同一工程により形成され、第３の配線層２５の反射防止膜も同時に開口される。そして、開口領域３０は、シールリング３１上に素子形成領域上を囲むように形成される。 An opening region 30 is formed by opening the TEOS film 27 and the SiN film 28 on the seal ring 31. The opening region 30 is formed by dry etching using, for example, CHF ₃ or CF ₄ gas using a photolithography technique. At this time, the opening region 30 is formed by the same process as the opening region 29, and the antireflection film of the third wiring layer 25 is also opened at the same time. The opening region 30 is formed on the seal ring 31 so as to surround the element formation region.

シールリング３１は、素子形成領域の最外周上に形成され、素子形成領域とスクライブライン領域の境界領域上に形成される。シールリング３１は、第１〜第３の配線層６、１７、２５の一部を用いて形成される。そして、シールリング３１は、ＴＥＯＳ膜等の絶縁層が、切断時にダイシングブレード６４（図８参照）に粘着して捲くれ上がった場合に、素子形成領域までその捲き上がりが進行することを防止する。 The seal ring 31 is formed on the outermost periphery of the element formation region, and is formed on the boundary region between the element formation region and the scribe line region. The seal ring 31 is formed using a part of the first to third wiring layers 6, 17 and 25. The seal ring 31 prevents the rolling-up of the insulating layer such as the TEOS film from proceeding to the element formation region when the insulating layer such as the TEOS film sticks to the dicing blade 64 (see FIG. 8) when it is cut. .

樹脂層３２が、ＳｉＮ膜２８上に形成される。樹脂層３２は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜、ポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させることができる。 A resin layer 32 is formed on the SiN film 28. The resin layer 32 is made of, for example, a polybenzoxazole (PBO) film, a polyimide resin film, or the like. The PBO film is a photosensitive resin and has characteristics such as high heat resistance, high mechanical characteristics, and low dielectric properties. Furthermore, the PBO film can prevent the deterioration of the semiconductor element from an external environment such as moisture, and can stabilize the surface of the semiconductor element.

開口領域３３が、接続用電極２６上の樹脂層３２を開口して形成される。開口領域３３は、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチングにより形成される。そして、開口領域３３は、ＴＥＯＳ膜２７及びＳｉＮ膜２８から成るジャケットコート膜に形成された開口領域２９の内側に配置され、開口領域３３からは接続用電極２６が露出される。 An opening region 33 is formed by opening the resin layer 32 on the connection electrode 26. The opening region 33 is formed by photolithography, for example, wet etching using a developer. The opening region 33 is disposed inside the opening region 29 formed in the jacket coat film formed of the TEOS film 27 and the SiN film 28, and the connection electrode 26 is exposed from the opening region 33.

メッキ用金属層３４が、開口領域３３内を含む樹脂層３２上面に形成される。そして、メッキ用金属層３４は、開口領域３３内では接続用電極２６の金属膜３５と直接接続する。 A plating metal layer 34 is formed on the upper surface of the resin layer 32 including the inside of the opening region 33. The plating metal layer 34 is directly connected to the metal film 35 of the connection electrode 26 in the opening region 33.

このメッキ用金属層３４としては、二つのタイプの膜が積層して設けられる。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層３４上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層またはニッケル（Ｎｉ）層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層３４上にメッキ層を形成する際の種として用いられる。そして、樹脂層３２としてＰＢＯ膜を用いた場合、例えば、メッキ用金属層３４としてＣｒ層を用いることで、ＰＢＯ膜とＣｒ層との密着性及びＣｒ層とＣｕメッキ層３６との密着性により、ＰＢＯ膜とＣｕメッキ層３６間の密着性が向上される。 As the plating metal layer 34, two types of films are laminated and provided. The first film is a refractory metal film, for example, a chromium (Cr) layer, a Ti layer, or a TiW layer, and is formed by a sputtering method. The first film is used as a seed layer when a plating layer is formed on the plating metal layer 34. Further, a Cu layer or a nickel (Ni) layer is formed as a second film on the first film by, for example, a sputtering method. The second film is used as a seed when a plating layer is formed on the plating metal layer 34. When a PBO film is used as the resin layer 32, for example, by using a Cr layer as the plating metal layer 34, the adhesion between the PBO film and the Cr layer and the adhesion between the Cr layer and the Cu plating layer 36 are increased. The adhesion between the PBO film and the Cu plating layer 36 is improved.

Ｃｕメッキ層３６が、メッキ用金属層３４上面に、例えば、電解メッキ法により形成される。Ｃｕメッキ層３６が形成される場合には、メッキ用金属層３４としてＣｕ層が用いられる。そして、メッキ用金属層３４及びＣｕメッキ層３６により、再配線層３７が形成される。 The Cu plating layer 36 is formed on the upper surface of the plating metal layer 34 by, for example, an electrolytic plating method. When the Cu plating layer 36 is formed, a Cu layer is used as the plating metal layer 34. A rewiring layer 37 is formed by the plating metal layer 34 and the Cu plating layer 36.

一方、Ｃｕメッキ層３６に換えて金（Ａｕ）メッキ層が形成される場合には、メッキ用金属層３４として、Ｃｕ層に換えてＮｉ層が用いられる。 On the other hand, when a gold (Au) plating layer is formed instead of the Cu plating layer 36, a Ni layer is used as the plating metal layer 34 instead of the Cu layer.

尚、図１では、メッキ用金属層３４としてＣｕ層を形成し、当該Ｃｕ層上面にＣｕメッキ層３６を形成する場合を図示する。そのため、メッキ用金属層３４としてのＣｕ層は、実質、電解メッキ法によりＣｕメッキ層３６と置き換わるため、Ｃｕメッキ層３６と一体に図示している。また、Ｃｕメッキ層３６に換えて、メッキ用金属層３４上に、例えば、Ａｕまたは半田から成るバンプ電極を形成する場合でもよい。 FIG. 1 shows a case where a Cu layer is formed as the plating metal layer 34 and the Cu plating layer 36 is formed on the upper surface of the Cu layer. For this reason, the Cu layer as the plating metal layer 34 is substantially replaced with the Cu plating layer 36 by an electrolytic plating method, and therefore is illustrated integrally with the Cu plating layer 36. Further, a bump electrode made of, for example, Au or solder may be formed on the plating metal layer 34 instead of the Cu plating layer 36.

樹脂層３８が、Ｃｕメッキ層３６上を含め、樹脂層３２上面に形成される。樹脂層３８は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、樹脂層３８には開口領域３９が形成され、開口領域３９からはＣｕメッキ層３６の一部４０が露出する。 The resin layer 38 is formed on the upper surface of the resin layer 32 including the Cu plating layer 36. The resin layer 38 is made of, for example, a polybenzoxazole (PBO) film or a polyimide resin film. An opening region 39 is formed in the resin layer 38, and a part 40 of the Cu plating layer 36 is exposed from the opening region 39.

Ｃｕメッキ層３６の一部４０は、パッド電極として用いられ、Ｃｕメッキ層３６の一部４０上には、開口領域３９を介してバンプ電極（図示せず）が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からＣｕ、Ａｕ、半田の順に形成される。一方、Ｃｕメッキ層３６の一部４０に金属細線（図示せず）が、ワイヤーボンディングにより接続される場合でも良い。 The part 40 of the Cu plating layer 36 may be used as a pad electrode, and a bump electrode (not shown) may be formed on the part 40 of the Cu plating layer 36 through the opening region 39. At this time, the bump electrode is formed in the order of Cu, Au, and solder from the lower layer, for example. On the other hand, a thin metal wire (not shown) may be connected to a part 40 of the Cu plating layer 36 by wire bonding.

本実施の形態では、接続用電極２６上に開口領域２９、３３を形成し、開口領域３３を介して再配線層３７を形成する際、スクライブライン領域にＳＯＧ膜１４、２２が露出する開口領域がない。そして、ＳＯＧ膜から発生する脱ガスにより、接続用電極２６表面が酸化されることを防止できる。この構造により、再配線層３７と接続用電極２６との接続領域における抵抗値が低減される。具体的には、開口領域３３の開口面積が１６００（μｍ^２）であり、スクライブライン領域にＳＯＧ膜が露出する構造と露出しない構造とを比較する。ＳＯＧ膜が露出し、接続用電極２６表面が脱ガスにより酸化する構造では、接続用電極２６上での抵抗値が、４９．５（ｍΩ）程度となる。一方、ＳＯＧ膜が露出せず、接続用電極２６表面が脱ガスにより酸化しない構造では、接続用電極２６上での抵抗値が、７．２（ｍΩ）程度となる。尚、上記抵抗値は、測定方法としてはケルビン法を用い、例えば、１００（ｍＡ）の電流により測定した場合のデータである。 In the present embodiment, when the opening regions 29 and 33 are formed on the connection electrode 26 and the rewiring layer 37 is formed through the opening region 33, the opening region where the SOG films 14 and 22 are exposed in the scribe line region. There is no. Then, it is possible to prevent the surface of the connection electrode 26 from being oxidized due to degassing generated from the SOG film. With this structure, the resistance value in the connection region between the rewiring layer 37 and the connection electrode 26 is reduced. Specifically, the structure in which the opening area of the opening region 33 is 1600 (μm ² ) and the SOG film is exposed in the scribe line region is compared with the structure in which the SOG film is not exposed. In a structure in which the SOG film is exposed and the surface of the connection electrode 26 is oxidized by degassing, the resistance value on the connection electrode 26 is about 49.5 (mΩ). On the other hand, in the structure in which the SOG film is not exposed and the surface of the connection electrode 26 is not oxidized by degassing, the resistance value on the connection electrode 26 is about 7.2 (mΩ). In addition, the said resistance value is the data at the time of measuring using the Kelvin method as a measuring method, for example with the electric current of 100 (mA).

更に、Ｃｕメッキ層３６（メッキ用金属層３４も含む）が、再配線層３７として用いられることで、Ａｌ配線層の場合と比較して、配線抵抗値が低減される。具体的には、Ｃｕ配線層のシート抵抗値は、２．０（μΩ・ｃｍ）程度であり、Ａｌ配線層のシート抵抗値は、３．０（μΩ・ｃｍ）程度である。更に、配線層としてのＣｕメッキ層３６は、電解メッキ法により形成されることで、その膜厚が１０．０（μｍ）程度となる。一方、Ａｌ配線層は、スパッタリング法により形成されることで、その膜厚が２．０〜３．０（μｍ）程度となる。つまり、Ｃｕメッキ層３６が配線層として用いられることで、その膜厚によっても配線抵抗値が低減される。 Furthermore, by using the Cu plating layer 36 (including the plating metal layer 34) as the rewiring layer 37, the wiring resistance value is reduced as compared with the case of the Al wiring layer. Specifically, the sheet resistance value of the Cu wiring layer is about 2.0 (μΩ · cm), and the sheet resistance value of the Al wiring layer is about 3.0 (μΩ · cm). Furthermore, the Cu plating layer 36 as a wiring layer is formed by an electrolytic plating method, and its film thickness becomes about 10.0 (μm). On the other hand, the Al wiring layer is formed by a sputtering method, so that the film thickness becomes about 2.0 to 3.0 (μm). That is, by using the Cu plating layer 36 as a wiring layer, the wiring resistance value is also reduced by the film thickness.

次に、図２（Ａ）に示す如く、切断前の半導体ウエハ４１には、複数の半導体チップ４２が碁盤目状に配置される。そして、個々の半導体チップ４２の素子形成領域は、半導体ウエハ４１の縦横に走るスクライブライン領域４３、４４により囲まれる。 Next, as shown in FIG. 2A, a plurality of semiconductor chips 42 are arranged in a grid pattern on the semiconductor wafer 41 before cutting. The element formation region of each semiconductor chip 42 is surrounded by scribe line regions 43 and 44 that run in the vertical and horizontal directions of the semiconductor wafer 41.

次に、図２（Ｂ）に示す如く、実線により囲まれた領域はシールリング３１（図１参照）の形成領域を示し、外側の実線より内側の領域は素子形成領域４５を示す。また、点線により囲まれた領域は開口領域３０（図１参照）を示す。また、一点鎖線はスクライブラインセンターを示し、一点鎖線により囲まれた領域は半導体チップ４２を示す。 Next, as shown in FIG. 2B, the region surrounded by the solid line indicates the formation region of the seal ring 31 (see FIG. 1), and the region inside the outer solid line indicates the element formation region 45. Moreover, the area | region enclosed with the dotted line shows the opening area | region 30 (refer FIG. 1). A one-dot chain line indicates a scribe line center, and a region surrounded by the one-dot chain line indicates a semiconductor chip 42.

図示したように、半導体チップ４２は、素子形成領域４５とスクライブライン領域４３、４４により構成され、素子形成領域４５の周囲にはスクライブライン領域４３、４４が配置される。この構造により、半導体チップ４２の素子形成領域４５上の絶縁層とスクライブライン領域４３、４４上の絶縁層とは、シールリング３１及び開口領域３０により分離している。そして、半導体ウエハ４１から個々の半導体装置４２へと切断する際に、切断時のダイシングブレード６４（図８参照）からの振動により、切断領域のＴＥＯＳ膜１０、１５、１８、２３、２７、ＳｉＮ膜２８（図１参照）にクラックが発生する。しかしながら、シールリング３１より下方に位置するＴＥＯＳ膜１０、１５、１８、２３、２７に発生したクラックは、シールリング３１により素子形成領域上のＴＥＯＳ膜１０、１５、１８、２３、２７に延在することを防止できる。一方、シールリング３１より上方に位置するＴＥＯＳ膜２７及びＳｉＮ膜２８に発生したクラックは、開口領域３０により素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ２８に延在することを防止できる。その結果、素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８から水分が侵入し、配線層等が腐食されることを防止できる。 As shown in the figure, the semiconductor chip 42 includes an element formation region 45 and scribe line regions 43 and 44, and the scribe line regions 43 and 44 are arranged around the element formation region 45. With this structure, the insulating layer on the element formation region 45 of the semiconductor chip 42 and the insulating layer on the scribe line regions 43 and 44 are separated by the seal ring 31 and the opening region 30. When the semiconductor wafer 41 is cut into individual semiconductor devices 42, the TEOS films 10, 15, 18, 23, 27, SiN in the cutting region are caused by vibration from the dicing blade 64 (see FIG. 8) at the time of cutting. Cracks occur in the film 28 (see FIG. 1). However, cracks generated in the TEOS films 10, 15, 18, 23, and 27 located below the seal ring 31 extend to the TEOS films 10, 15, 18, 23, and 27 on the element formation region by the seal ring 31. Can be prevented. On the other hand, cracks generated in the TEOS film 27 and the SiN film 28 located above the seal ring 31 can be prevented from extending to the TEOS film 27 and the SiN 28 on the element formation region by the opening region 30. As a result, it is possible to prevent moisture from entering from the TEOS film 27 and the SiN film 28 on the element formation region and corroding the wiring layer and the like.

尚、本実施の形態では、接続用電極２６を含み、３層のＡｌ膜またはＡｌ合金膜を有する配線層上に銅メッキ層３６を形成する構造について説明したが、この場合に限定するものではない。例えば、Ｃｕメッキ層３６の下層に少なくとも２層以上のＡｌ膜またはＡｌ合金膜を有する配線層が形成され、配線層による層間絶縁層の段差を平坦化するためにＳＯＧ膜が用いられる構造であれば良い。その他、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the structure in which the copper plating layer 36 is formed on the wiring layer including the connection electrode 26 and including the three layers of the Al film or the Al alloy film has been described. However, the present invention is not limited to this case. Absent. For example, a structure in which a wiring layer having at least two or more Al films or Al alloy films is formed under the Cu plating layer 36, and an SOG film is used to flatten the step of the interlayer insulating layer due to the wiring layer. It ’s fine. In addition, various modifications can be made without departing from the spirit of the present invention.

次に、本発明の第２の実施の形態である半導体装置の製造方法について、図３〜図８を参照し、詳細に説明する。図３〜図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、本実施の形態では、図１に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described in detail with reference to FIGS. 3 to 8 are cross-sectional views for explaining a method for manufacturing a semiconductor device in the present embodiment. In the present embodiment, the same reference numerals are assigned to the same constituent members in order to describe the manufacturing method of the structure shown in FIG.

先ず、図３に示す如く、シリコン基板（半導体ウエハ）１を準備し、シリコン基板１上にシリコン酸化膜２を形成する。シリコン酸化膜２は、例えば、熱酸化膜法により形成され、酸化性雰囲気下において７００〜１２００（℃）に加熱することで形成される。尚、シリコン酸化膜２としては、熱酸化膜法により形成したシリコン酸化膜上に、例えば、ＣＶＤ法により形成したシリコン酸化膜を堆積する場合でも良い。また、シリコン基板１としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板１としては、化合物半導体基板であってもよい。当然であるが、シリコン基板１（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。 First, as shown in FIG. 3, a silicon substrate (semiconductor wafer) 1 is prepared, and a silicon oxide film 2 is formed on the silicon substrate 1. The silicon oxide film 2 is formed by, for example, a thermal oxide film method, and is formed by heating to 700 to 1200 (° C.) in an oxidizing atmosphere. As the silicon oxide film 2, for example, a silicon oxide film formed by a CVD method may be deposited on a silicon oxide film formed by a thermal oxide film method. Further, the silicon substrate 1 may be a single crystal substrate or an epitaxial layer formed on the single crystal substrate. The silicon substrate 1 may be a compound semiconductor substrate. As a matter of course, a semiconductor element is formed by a diffusion region on the silicon substrate 1 (including an epitaxial layer when an epitaxial layer is formed).

次に、シリコン酸化膜２にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール３を形成する。そして、シリコン酸化膜２上に、例えば、ＣＶＤ法によりＷ層４を形成し、選択的に除去することで、コンタクトホール３をＷ層４により埋設する。 Next, the contact hole 3 is formed on the silicon oxide film 2 by dry etching using, for example, CHF ₃ or CF ₄ gas, using a photolithography technique. Then, the W layer 4 is formed on the silicon oxide film 2 by, for example, the CVD method and selectively removed, so that the contact hole 3 is buried with the W layer 4.

次に、シリコン酸化膜２上に第１の配線層５、６を形成する。具体的には、シリコン基板１上に、例えば、スパッタリング法により、バリアメタル膜７として、ＴｉやＴｉＮ等の高融点金属を堆積する。連続して、シリコン基板１上に、例えば、スパッタリング法により、金属膜８として、例えば、Ａｌ膜またはＡｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から選択されて成るＡｌ合金膜を堆積する。更に、連続して、シリコン基板１上に、例えば、スパッタリング法により、反射防止膜９として、例えば、ＴｉＮ、ＴｉＷ等の高融点金属を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用い、前述したバリアメタル膜７、金属膜８及び反射防止膜９を選択的に除去し、第１の配線層５、６を形成する。 Next, first wiring layers 5 and 6 are formed on the silicon oxide film 2. Specifically, a refractory metal such as Ti or TiN is deposited on the silicon substrate 1 as the barrier metal film 7 by sputtering, for example. Continuously, on the silicon substrate 1, for example, by sputtering, the metal film 8 is selected from, for example, an Al film or an Al-Si film, an Al-Si-Cu film, an Al-Cu film, or the like. Deposit a film. Further, a refractory metal such as TiN or TiW is continuously deposited on the silicon substrate 1 as the antireflection film 9 by sputtering, for example. Thereafter, the barrier metal film 7, the metal film 8, and the antireflection film 9 are selectively removed by using a photolithography technique and an etching technique, and the first wiring layers 5 and 6 are formed.

次に、第１の配線層５、６上を含む、シリコン酸化膜２上に層間絶縁層５１を形成する。層間絶縁層５１は、ＴＥＯＳ膜１０、ＳＯＧ膜１４、ＴＥＯＳ膜１５の順序で積層して形成される。そして、ＴＥＯＳ膜１０、１５は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳＯＧ膜１４は、例えば、回転塗布法により、ＴＥＯＳ膜１０上に塗布された後、１５０〜２００（℃）で乾燥を行い、４００（℃）で焼成される。そして、ＳＯＧ膜１４は、有機ＳＯＧ（シロキサン、メチルシルセスキオキサン等）や無機ＳＯＧ（ポリシラザン、ハイドロゲンシルセスキオキサン、シリケート等）に分類される。ＳＯＧ膜１４は、層間絶縁層５１の平坦性を保つために用いられるため、Ａｌ等から成る第１の配線層５、６の融点よりも低い温度で成膜される。そのため、ＳＯＧ膜１４が露出する領域を有すると、その露出領域からＳＯＧ膜１４内に残留する有機成分やアルコール等の溶媒が、後工程の熱処理により気化し、脱ガスとして排出される。尚、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、ＳＯＧ膜１４が露出しない製造方法となる。 Next, an interlayer insulating layer 51 is formed on the silicon oxide film 2 including the first wiring layers 5 and 6. The interlayer insulating layer 51 is formed by stacking the TEOS film 10, the SOG film 14, and the TEOS film 15 in this order. The TEOS films 10 and 15 are formed, for example, in a state heated to about 400 (° C.) by the CVD method. The SOG film 14 is applied onto the TEOS film 10 by, for example, a spin coating method, dried at 150 to 200 (° C.), and baked at 400 (° C.). The SOG film 14 is classified into organic SOG (siloxane, methyl silsesquioxane, etc.) and inorganic SOG (polysilazane, hydrogen silsesquioxane, silicate, etc.). Since the SOG film 14 is used to keep the interlayer insulating layer 51 flat, it is formed at a temperature lower than the melting point of the first wiring layers 5 and 6 made of Al or the like. For this reason, if the SOG film 14 is exposed, the organic component and the solvent such as alcohol remaining in the SOG film 14 from the exposed area are vaporized by a heat treatment in a subsequent process and discharged as degas. In the present embodiment, the SOG film 14 is not exposed until the semiconductor wafer is cut into individual semiconductor chips.

次に、図４に示す如く、層間絶縁層５１にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール１６を形成する。 Next, as shown in FIG. 4, the contact hole 16 is formed in the interlayer insulating layer 51 by photolithography using, for example, dry etching using a CHF ₃ or CF ₄ gas.

次に、ＴＥＯＳ膜１５上に第２の配線層１７を形成する。第１の配線層５、６と同様に、第２の配線層１７は、例えば、スパッタリング法により、バリアメタル膜５２、金属膜５３、反射防止膜５４から成る。このとき、第２の配線層１７によりコンタクトホール１６を埋設する。 Next, a second wiring layer 17 is formed on the TEOS film 15. Similar to the first wiring layers 5 and 6, the second wiring layer 17 includes a barrier metal film 52, a metal film 53, and an antireflection film 54, for example, by sputtering. At this time, the contact hole 16 is buried by the second wiring layer 17.

次に、第２の配線層１７上を含む、ＴＥＯＳ膜１５上に層間絶縁層５５を形成する。層間絶縁層５５は、ＴＥＯＳ膜１８、ＳＯＧ膜２２、ＴＥＯＳ膜２３の順序で積層して形成される。そして、ＴＥＯＳ膜１８、２３は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳＯＧ膜２２は、例えば、回転塗布法により、ＴＥＯＳ膜１８上に塗布された後、１５０〜２００（℃）で乾燥を行い、４００（℃）で焼成される。尚、ＳＯＧ膜１４と同様に、ＳＯＧ膜２２は、露出する領域を有するとその露出領域から、ＳＯＧ膜２２内に残留する有機成分やアルコール等の溶媒等が、後工程の熱処理により気化し、脱ガスとして排出される。しかし、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、ＳＯＧ膜２２が露出しない製造方法となる。 Next, an interlayer insulating layer 55 is formed on the TEOS film 15 including the second wiring layer 17. The interlayer insulating layer 55 is formed by stacking the TEOS film 18, the SOG film 22, and the TEOS film 23 in this order. The TEOS films 18 and 23 are formed, for example, in a state heated to about 400 (° C.) by the CVD method. The SOG film 22 is applied on the TEOS film 18 by, for example, a spin coating method, dried at 150 to 200 (° C.), and baked at 400 (° C.). Similar to the SOG film 14, if the SOG film 22 has an exposed region, organic components remaining in the SOG film 22, solvents such as alcohol, and the like are evaporated from the exposed region by a heat treatment in a subsequent process. It is discharged as degassing. However, the present embodiment is a manufacturing method in which the SOG film 22 is not exposed until the semiconductor wafer is cut into individual semiconductor chips.

次に、図５に示す如く、層間絶縁層５５にフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、コンタクトホール２４を形成する。 Next, as shown in FIG. 5, the contact hole 24 is formed in the interlayer insulating layer 55 by photolithography using, for example, dry etching using a CHF ₃ or CF ₄ gas.

次に、ＴＥＯＳ膜２３上に第３の配線層２５及び接続用電極２６を形成する。第１の配線層５、６と同様に、第３の配線層２５及び接続用電極２６は、例えば、スパッタリング法により、バリアメタル膜５６、５９、金属膜５７、３５、反射防止膜５８、６０から成る。尚、接続用電極２６は、第３の配線層２５と同一工程で形成され、接続用電極２６は、再配線層３７（図１参照）としてのメッキ用金属層３４（図６参照）及びＣｕメッキ層３６（図６参照）と接続する領域をいう。 Next, the third wiring layer 25 and the connection electrode 26 are formed on the TEOS film 23. Similar to the first wiring layers 5 and 6, the third wiring layer 25 and the connection electrode 26 are formed by, for example, sputtering using barrier metal films 56 and 59, metal films 57 and 35, and antireflection films 58 and 60. Consists of. The connection electrode 26 is formed in the same process as the third wiring layer 25. The connection electrode 26 includes a plating metal layer 34 (see FIG. 6) as a rewiring layer 37 (see FIG. 1) and Cu. An area connected to the plating layer 36 (see FIG. 6).

次に、第３の配線層２５上を含む、ＴＥＯＳ膜２３上にジャケットコート膜６１を形成する。ジャケットコート膜６１としては、ＴＥＯＳ膜２７上にＳｉＮ膜２８が積層して形成される。ＴＥＯＳ膜２７は、例えば、ＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。また、ＳｉＮ膜２８は、例えば、プラズマＣＶＤ法により４００（℃）程度に加熱された状態にて成膜される。 Next, a jacket coat film 61 is formed on the TEOS film 23 including the third wiring layer 25. The jacket coat film 61 is formed by laminating the SiN film 28 on the TEOS film 27. The TEOS film 27 is formed, for example, in a state heated to about 400 (° C.) by a CVD method. In addition, the SiN film 28 is formed in a state heated to about 400 (° C.) by, for example, a plasma CVD method.

次に、接続用電極２６上のジャケットコート膜６１に開口領域２９、３０を形成する。開口領域２９、３０は、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、ＴＥＯＳ膜２７、ＳｉＮ膜２８を開口し、形成される。このとき、接続用電極２６の反射防止膜６０及び第３の配線層２５の反射防止膜５８も同時に開口され、接続用電極２６表面には金属膜３５が露出し、第３の配線層２５表面には金属膜５７が露出する。つまり、反射防止膜５８、６０上のジャケットコート膜６１に開口領域２９、３０を形成することで、エッチング条件が同一となり、開口領域２９と同一のエッチング工程にて開口領域３０を形成できる。そして、開口領域３０を形成するためにマスク枚数を増大させることなく、製造コストを低減できる。また、ＴＥＯＳ膜２３、２７をオーバーエッチングし、開口領域３０からＳＯＧ膜２２が露出することもなく、ＳＯＧ膜２２からの脱ガスの発生も防止できる。 Next, opening regions 29 and 30 are formed in the jacket coat film 61 on the connection electrode 26. The opening regions 29 and 30 are formed by opening the TEOS film 27 and the SiN film 28 by dry etching using, for example, a CHF ₃ or CF ₄ gas. At this time, the antireflection film 60 of the connection electrode 26 and the antireflection film 58 of the third wiring layer 25 are simultaneously opened, and the metal film 35 is exposed on the surface of the connection electrode 26, so that the surface of the third wiring layer 25 is exposed. The metal film 57 is exposed. That is, by forming the opening regions 29 and 30 in the jacket coat film 61 on the antireflection films 58 and 60, the etching conditions are the same, and the opening region 30 can be formed in the same etching process as the opening region 29. In addition, the manufacturing cost can be reduced without increasing the number of masks for forming the opening region 30. Further, the TEOS films 23 and 27 are over-etched so that the SOG film 22 is not exposed from the opening region 30 and the outgassing from the SOG film 22 can be prevented.

次に、図６に示す如く、ＳｉＮ膜２８上に樹脂層３２を形成する。樹脂層３２としては、例えば、回転塗布法によりＰＢＯ膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、接続用電極２６上の樹脂層３２に開口領域３３を形成する。このとき、スクライブライン領域では、切断時に樹脂層３２がダイシングブレード６４（図８参照）に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層３２も除去される。また、開口領域３３は、開口領域２９の内側に配置され、開口領域３３からも接続用電極２６の金属膜３５が露出する。 Next, as shown in FIG. 6, a resin layer 32 is formed on the SiN film 28. As the resin layer 32, for example, a PBO film or a polyimide resin film is used by a spin coating method. Then, the opening region 33 is formed in the resin layer 32 on the connection electrode 26 by using a photolithography technique, for example, by a wet etching technique using a developer. At this time, in the scribe line region, the resin layer 32 in the region near the scribe center is also removed in order to prevent the resin layer 32 from sticking to the dicing blade 64 (see FIG. 8) and rolling up during cutting. The opening region 33 is disposed inside the opening region 29, and the metal film 35 of the connection electrode 26 is exposed from the opening region 33.

次に、開口領域３３内及び樹脂層３２上にメッキ用金属層３４を形成する。メッキ用金属層３４としては、例えば、スパッタリング法によりＣｒ層６２とＣｕ層６３とを全面に堆積する。そして、Ｃｕメッキ層３６の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。その後、電解メッキ法により、Ｃｕメッキ層３６を形成する。前述したように、Ｃｒ層６２はシード層として用いられ、Ｃｕ層６３は電解メッキの際の種として用いられる。 Next, a plating metal layer 34 is formed in the opening region 33 and on the resin layer 32. As the plating metal layer 34, for example, a Cr layer 62 and a Cu layer 63 are deposited on the entire surface by sputtering. Then, a photoresist layer (not shown) is formed in a portion excluding the formation region of the Cu plating layer 36. Thereafter, a Cu plating layer 36 is formed by electrolytic plating. As described above, the Cr layer 62 is used as a seed layer, and the Cu layer 63 is used as a seed in electrolytic plating.

次に、前述したフォトレジスト層を取り除くことにより、Ｃｒ層６２及びＣｕ層６３上のＣｕメッキ層３６がパターニングされる。更に、このＣｕメッキ層３６をマスクとして用い、ウエットエッチングによりＣｒ層６２及びＣｕ層６３を選択的に除去する。このとき、Ｃｒ層６２は、例えば、硝酸セリウムアンモニウム水溶液を用いたウエットエッチングにより除去する。また、Ｃｕ層６３は、例えば、過硫酸アンモニウム水溶液を用いたウエットエッチングにより除去する。 Next, by removing the photoresist layer described above, the Cu plating layer 36 on the Cr layer 62 and the Cu layer 63 is patterned. Further, using the Cu plating layer 36 as a mask, the Cr layer 62 and the Cu layer 63 are selectively removed by wet etching. At this time, the Cr layer 62 is removed by wet etching using, for example, an aqueous cerium ammonium nitrate solution. The Cu layer 63 is removed by wet etching using, for example, an ammonium persulfate aqueous solution.

尚、電解メッキ法により、メッキ用金属層３４上にＣｕメッキ層３６が形成されるが、Ｃｕ層６３は、実質、Ｃｕメッキ層３６と置き換えられる。そのため、図７以降では、Ｃｕメッキ層３６とＣｕ層６３とは一体に図示し、Ｃｒ層６２のみをメッキ用金属層３４として図示する。 The Cu plating layer 36 is formed on the plating metal layer 34 by electrolytic plating, but the Cu layer 63 is substantially replaced with the Cu plating layer 36. Therefore, in FIG. 7 and subsequent figures, the Cu plating layer 36 and the Cu layer 63 are illustrated as a single body, and only the Cr layer 62 is illustrated as the plating metal layer 34.

本実施の形態では、接続用電極２６上に開口領域３３を形成し、Ｃｒ層６２、Ｃｕ層６３を形成する際に、スクライブライン領域では、ＳＯＧ膜１４、２２は露出していない。つまり、スクライブライン領域では、切断用の開口領域が形成されてなく、ＳＯＧ膜１４、２２は、ＴＥＯＳ膜１５、１８、２３及びジャケットコート膜６１により被覆されている。一方、Ｃｒ層６２、Ｃｕ層６３を形成する際のスパッタリング法では、装置内温度が、４００〜５００（℃）程度と上昇し、ＳＯＧ膜１４、２２の成膜温度以上となり、その熱によりＳＯＧ膜１４、２２も加熱される。しかしながら、ＳＯＧ膜１４、２２は開口領域から露出していないため、ＳＯＧ膜１４、２２内に残留する有機成分やアルコール等の溶媒等が気化し、脱ガスとして排出されることを防止できる。その結果、スパッタリング法に用いる装置内に脱ガスが充填されることはなく、開口領域３３から露出する金属膜３５が、脱ガスにより酸化されることを防止できる。 In the present embodiment, when the opening region 33 is formed on the connection electrode 26 and the Cr layer 62 and the Cu layer 63 are formed, the SOG films 14 and 22 are not exposed in the scribe line region. That is, no opening region for cutting is formed in the scribe line region, and the SOG films 14 and 22 are covered with the TEOS films 15, 18, and 23 and the jacket coat film 61. On the other hand, in the sputtering method for forming the Cr layer 62 and the Cu layer 63, the temperature in the apparatus rises to about 400 to 500 (° C.) and becomes higher than the film formation temperature of the SOG films 14 and 22, and the heat causes SOG. Films 14 and 22 are also heated. However, since the SOG films 14 and 22 are not exposed from the opening region, it is possible to prevent organic components remaining in the SOG films 14 and 22, solvents such as alcohol, and the like from being vaporized and discharged as degassed. As a result, the gas used in the sputtering method is not filled with degassing, and the metal film 35 exposed from the opening region 33 can be prevented from being oxidized by degassing.

次に、図７に示す如く、Ｃｕメッキ層３６上を含め、樹脂層３２上に樹脂層３８を形成する。樹脂層３８としては、例えば、回転塗布法によりＰＢＯ膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、Ｃｕメッキ層３６上の樹脂層３８に開口領域３９を形成する。このとき、スクライブライン領域では、切断時に樹脂層３８がダイシングブレード６４（図８参照）に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層３８も除去される。 Next, as shown in FIG. 7, a resin layer 38 is formed on the resin layer 32 including the Cu plating layer 36. As the resin layer 38, for example, a PBO film or a polyimide resin film is used by a spin coating method. Then, an opening region 39 is formed in the resin layer 38 on the Cu plating layer 36 by using a photolithography technique, for example, by a wet etching technique using a developer. At this time, in the scribe line region, the resin layer 38 in the vicinity of the scribe center is also removed in order to prevent the resin layer 38 from sticking to the dicing blade 64 (see FIG. 8) and rising up during cutting.

開口領域３９からは、Ｃｕメッキ層３６の一部４０が露出し、パッド電極として用いられる。そして、Ｃｕメッキ層３６の一部４０上には、開口領域３９を介してバンプ電極（図示せず）が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からＣｕ、Ａｕ、半田の順に形成される。一方、Ｃｕメッキ層３６の一部４０に金属細線（図示せず）が、ワイヤーボンディングにより接続される場合でも良い。 A part 40 of the Cu plating layer 36 is exposed from the opening region 39 and used as a pad electrode. A bump electrode (not shown) may be formed on the portion 40 of the Cu plating layer 36 through the opening region 39. At this time, the bump electrode is formed in the order of Cu, Au, and solder from the lower layer, for example. On the other hand, a thin metal wire (not shown) may be connected to a part 40 of the Cu plating layer 36 by wire bonding.

次に、図８に示す如く、半導体ウエハ（図示せず）のスクライブライン領域を切断し、個々の半導体チップへと切断する。ダイシングブレード６４を用い、スクライブライン領域のスクライブセンターにて半導体ウエハを切断し、個々の半導体チップは、図１に示す構造となる。一点鎖線で示すように、切断後の切断面からＳＯＧ膜１４、２２が露出するが、接続用電極２６表面には、既に、メッキ用金属層３４、Ｃｕメッキ層３６が堆積されているので、接続用電極２６表面が、ＳＯＧ膜１４、２２から発生する脱ガスにより酸化されることはない。 Next, as shown in FIG. 8, a scribe line region of a semiconductor wafer (not shown) is cut and cut into individual semiconductor chips. The dicing blade 64 is used to cut the semiconductor wafer at the scribe center in the scribe line area, and each semiconductor chip has the structure shown in FIG. As indicated by the alternate long and short dash line, the SOG films 14 and 22 are exposed from the cut surface after cutting, but the plating metal layer 34 and the Cu plating layer 36 are already deposited on the surface of the connection electrode 26. The surface of the connection electrode 26 is not oxidized by degassing generated from the SOG films 14 and 22.

また、スクライブライン領域では、シリコン基板１上にシリコン酸化膜２、ＴＥＯＳ膜１０、１５、１８、２３、２７、ＳＯＧ膜１４、２２及びＳｉＮ膜２８が堆積された状態にて切断される。そのため、従来の製造方法ように、スクライブライン領域の切断領域を開口する必要がなく、開口時のマスクずれ幅を考慮する必要がなく、シールリング３１とスクライブラインセンターとの離間距離Ｗ１を狭めることができる。更に、従来の製造方法ように、スクライブライン領域の切断領域を開口する必要がなく、マスク枚数を低減でき、製造コストを低減できる。 Further, the scribe line region is cut in a state where the silicon oxide film 2, the TEOS films 10, 15, 18, 23, 27, the SOG films 14, 22 and the SiN film 28 are deposited on the silicon substrate 1. Therefore, unlike the conventional manufacturing method, it is not necessary to open the cutting region of the scribe line region, it is not necessary to consider the mask displacement width at the time of opening, and the separation distance W1 between the seal ring 31 and the scribe line center is reduced. Can do. Furthermore, unlike the conventional manufacturing method, it is not necessary to open a cutting area of the scribe line area, the number of masks can be reduced, and the manufacturing cost can be reduced.

また、シールリング３１上のＴＥＯＳ膜２７及びＳｉＮ膜２８に開口領域３０を形成した後、ダイシングブレード６４によりスクライブライン領域を切断する。切断時のダイシングブレード６４からの振動により、切断領域のＴＥＯＳ膜１０、１５、１８、２３、２７、ＳｉＮ膜２８にクラックが発生する。このとき、シールリング３１より下方に位置するＴＥＯＳ膜１０、１５、１８、２３、２７に発生したクラックは、シールリング３１により素子形成領域上のＴＥＯＳ膜１０、１５、１８、２３、２７に延在することを防止できる。一方、シールリング３１より上方に位置するＴＥＯＳ膜２７及びＳｉＮ膜２８に発生したクラックは、開口領域３０により素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ２８に延在することを防止できる。これは、スクライブライン領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８と、素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８とは、開口領域３０により連続していないからである。その結果、素子形成領域上のＴＥＯＳ膜２７及びＳｉＮ膜２８から水分が侵入し、配線層等が腐食されることを防止できる。 Further, after forming the opening region 30 in the TEOS film 27 and the SiN film 28 on the seal ring 31, the scribe line region is cut by the dicing blade 64. Cracks are generated in the TEOS films 10, 15, 18, 23, and 27 and the SiN film 28 in the cutting region due to vibration from the dicing blade 64 during cutting. At this time, cracks generated in the TEOS films 10, 15, 18, 23, and 27 located below the seal ring 31 extend to the TEOS films 10, 15, 18, 23, and 27 on the element formation region by the seal ring 31. Can be prevented. On the other hand, cracks generated in the TEOS film 27 and the SiN film 28 located above the seal ring 31 can be prevented from extending to the TEOS film 27 and the SiN 28 on the element formation region by the opening region 30. This is because the TEOS film 27 and SiN film 28 on the scribe line region and the TEOS film 27 and SiN film 28 on the element formation region are not continuous by the opening region 30. As a result, it is possible to prevent moisture from entering from the TEOS film 27 and the SiN film 28 on the element formation region and corroding the wiring layer and the like.

尚、本実施の形態では、配線層の層間絶縁層として、ＴＥＯＳ膜、ＳＯＧ膜及びＴＥＯＳ膜を積層する場合について説明したが、この場合に限定するものではない。例えば、上記層間絶縁層上に、更に、ＳＯＧ膜、ＴＥＯＳ膜を積層することで、層間絶縁層の平坦性を向上させる構造でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In this embodiment, the case where a TEOS film, an SOG film, and a TEOS film are stacked as an interlayer insulating layer of a wiring layer has been described. However, the present invention is not limited to this case. For example, a structure in which the flatness of the interlayer insulating layer is improved by further stacking an SOG film and a TEOS film on the interlayer insulating layer may be employed. In addition, various modifications can be made without departing from the scope of the present invention.

本発明の第１の実施の形態における半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the semiconductor device in the 1st Embodiment of this invention. 本発明の第１の実施の形態における半導体装置を説明するための（Ａ）平面図、（Ｂ）平面図である。BRIEF DESCRIPTION OF THE DRAWINGS (A) Top view for demonstrating the semiconductor device in the 1st Embodiment of this invention, (B) The top view. 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device in the 2nd Embodiment of this invention.

Explanation of symbols

１シリコン基板
５第１の配線層
１０ＴＥＯＳ膜
１４ＳＯＧ膜
１７第２の配線層
１８ＴＥＯＳ膜
２２ＳＯＧ膜
２６接続用電極
２９開口領域
３０開口領域
３１シールリング
３３開口領域
３４メッキ用金属層
３６Ｃｕメッキ層 DESCRIPTION OF SYMBOLS 1 Silicon substrate 5 1st wiring layer 10 TEOS film 14 SOG film 17 2nd wiring layer 18 TEOS film 22 SOG film 26 Connection electrode 29 Opening region 30 Opening region 31 Seal ring 33 Opening region 34 Metal layer for plating 36 Cu Plating layer

Claims

A semiconductor substrate having an element formation region around which a scribe line region is disposed;
A first insulating layer formed on the semiconductor substrate and having a degassing film;
At least one wiring layer formed in the first insulating layer;
A seal ring formed on the first insulating layer so as to surround the element formation region;
A connection electrode formed on the first insulating layer and positioned in the uppermost layer of the wiring layer;
A second insulating layer covering the connection electrode and the seal ring;
A first opening region formed in the second insulating layer so as to expose the connection electrode;
A second opening region formed in the second insulating layer so as to expose the seal ring;
A semiconductor device comprising: a rewiring layer formed on the second insulating layer and connected to the connection electrode through the first opening region.

The semiconductor device according to claim 1, wherein the degassing film is an SOG film.

The semiconductor device according to claim 1, wherein the rewiring layer includes a metal film deposited by a sputtering method.

A resin layer covering the rewiring layer is formed on the second insulating layer, and a part of the rewiring layer exposed from the third opening region formed in the resin layer is used as a pad electrode. The semiconductor device according to claim 1, wherein the semiconductor device is used.

The semiconductor device according to claim 1, wherein the connection electrode includes an aluminum film or an aluminum alloy film, and the rewiring layer includes a copper plating film.

On the semiconductor substrate, at least one wiring layer is disposed, a first insulating layer having a degassing film that embeds a step on the wiring layer is formed, and the element formation region of the semiconductor substrate is surrounded. Forming a seal ring on the first insulating layer;
Forming a connection electrode located on the uppermost layer of the wiring layer on the first insulation layer, and forming a second insulation layer so as to cover the connection electrode and the seal ring; Forming a first opening region in the second insulating layer so that the connection electrode is exposed, and forming a second opening region in the second insulating layer so that the seal ring is exposed;
Forming a redistribution layer on the second insulating layer so as to connect to the connection electrode through the first opening region;
The degassing film includes a step of cutting a scribe line region of the semiconductor substrate covered with the second insulating layer.

The method of manufacturing a semiconductor device according to claim 6, wherein the degassing film is an SOG film.

The step of forming the first opening region includes depositing the second insulating layer on the scribe line region of the semiconductor substrate so as to cover the degassing film. A method for manufacturing a semiconductor device according to claim 7.

9. The method of manufacturing a semiconductor device according to claim 8, wherein the second opening region is formed by the same etching process as the first opening region.

And forming a third opening region in the resin layer so that a part of the rewiring layer is exposed after forming the resin layer covering the rewiring layer. A method for manufacturing a semiconductor device according to claim 7.

7. The step of forming the redistribution layer includes forming a copper layer on the chromium layer and the chromium layer by a sputtering method, and then forming a copper plating layer using the copper layer as a plating seed. A method for manufacturing a semiconductor device according to claim 7.

8. The method of manufacturing a semiconductor device according to claim 6, wherein an aluminum film or an aluminum alloy film is used as the connection electrode.