JP2009088003A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2009088003A JP2009088003A JP2007252207A JP2007252207A JP2009088003A JP 2009088003 A JP2009088003 A JP 2009088003A JP 2007252207 A JP2007252207 A JP 2007252207A JP 2007252207 A JP2007252207 A JP 2007252207A JP 2009088003 A JP2009088003 A JP 2009088003A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- region
- insulating layer
- connection electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
Description
本発明は、再配線層と接続する接続用電極での抵抗値を低減するための半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device for reducing a resistance value at a connection electrode connected to a redistribution layer and a method for manufacturing the same.
従来の半導体ウエハの製造方法の一実施例として、下記の製造方法が知られている。半導体素子の拡散層等が形成された半導体ウエハ上に窒化シリコン膜から成る第1の保護膜を成膜する。第1の保護膜上等に第1の配線層を形成した後、第1の保護膜上にポリイミド膜から成る第2の保護膜を成膜する。そして、第2の保護膜上等に第2の配線層を形成した後、ポリイミド膜から成る第3の保護膜を成膜する。このとき、半導体素子領域の周囲に、第1の配線層と第2の配線層から成る周縁パターンを形成する。その後、周縁パターン間の第1〜第3の保護膜を除去し、開口することでスクライブラインを形成した後、開口領域から露出する半導体ウエハをダイシング・ソーで切断し、チップ状態にする(例えば、特許文献1参照。)。 As an example of a conventional method for manufacturing a semiconductor wafer, the following manufacturing method is known. A first protective film made of a silicon nitride film is formed on a semiconductor wafer on which a diffusion layer or the like of the semiconductor element is formed. After the first wiring layer is formed on the first protective film or the like, a second protective film made of a polyimide film is formed on the first protective film. Then, after forming a second wiring layer on the second protective film or the like, a third protective film made of a polyimide film is formed. At this time, a peripheral pattern composed of the first wiring layer and the second wiring layer is formed around the semiconductor element region. Then, after removing the first to third protective films between the peripheral patterns and forming scribe lines by opening, the semiconductor wafer exposed from the opening region is cut with a dicing saw to form a chip (for example, , See Patent Document 1).
従来の半導体ウエハの一実施例として、下記の構造が知られている。半導体ウエハの中央領域には、複数の半導体チップ領域が碁盤目状に形成される。各半導体チップ領域には、イオン注入法等により、半導体回路が形成される。そして、各半導体チップ領域上には、リンドープ酸化珪素膜、第1電極配線層、プラズマ窒化珪素層、第2電極配線層、オーバーコート層等が積層される。そして、半導体ウエハは、スクライブラインに沿ってダイシングされるが、スクライブラインの一領域では上記オーバーコート層等が積層されず、半導体ウエハが露出される(例えば、特許文献2参照。)。 The following structure is known as an example of a conventional semiconductor wafer. In the central region of the semiconductor wafer, a plurality of semiconductor chip regions are formed in a grid pattern. A semiconductor circuit is formed in each semiconductor chip region by an ion implantation method or the like. A phosphorus-doped silicon oxide film, a first electrode wiring layer, a plasma silicon nitride layer, a second electrode wiring layer, an overcoat layer, and the like are laminated on each semiconductor chip region. Then, the semiconductor wafer is diced along the scribe line, but the overcoat layer or the like is not laminated in one region of the scribe line, and the semiconductor wafer is exposed (see, for example, Patent Document 2).
従来の半導体装置の一実施例として、下記の構造が知られている。シリコン基板上には、第1の金属配線(下層配線)と第2の金属配線(上層配線)が形成され、多層配線構造が形成される。そして、第1の金属配線と第2の金属配線との間には、NSG(Non−doped Silicate Glass)膜上にSOG(Spin On Glass)膜を積層した多層の層間絶縁膜層が2層連続して形成される。この構造により、第1の金属配線により生じた凹部が埋設され、多層の層間絶縁膜層の平坦性が実現される(例えば、特許文献3参照。)。
上述したように、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブライン上の第1〜第3の保護膜を除去し、開口することで、半導体ウエハを露出させる。そして、ダイシング・ソーで露出した領域の半導体ウエハを切断する。一方、半導体チップと外部端子等との電気的接続のため、パッド電極上の第3の保護膜も開口され、その開口部からパッド電極も露出する。このとき、第1配線層及び第2配線層により第1〜第3の保護膜に段差が形成され、その段差による第1配線、第2配線層の断線等を防止するため、第1〜第3の保護膜の中には、その保護膜の平坦性を実現するために、SOG膜が用いられることが多い。この製造方法により、スクライブラインの開口部から露出するSOG膜から発生する脱ガスにより、パッド電極表面が酸化され、パッド電極の接続領域での抵抗値が低減され難いという問題がある。特に、パッド電極と電気的に接続する再配線層が、第3の保護膜上に形成される構造では、パット電極表面の酸化膜にワイヤーボンディング時における衝撃が加わることで、その酸化膜が破壊されることがなく、パッド電極表面には酸化膜が層状に残存する。そのため、パッド電極上では、パッド電極と再配線層との間に層状の酸化膜が残存し、その酸化膜により抵抗値が低減され難いという問題がある。 As described above, in the conventional method for manufacturing a semiconductor wafer, the first to third protective films on the scribe line of the semiconductor wafer are removed and opened to expose the semiconductor wafer. Then, the semiconductor wafer in the region exposed by the dicing saw is cut. On the other hand, the third protective film on the pad electrode is also opened for electrical connection between the semiconductor chip and the external terminal, and the pad electrode is also exposed from the opening. At this time, a step is formed in the first to third protective films by the first wiring layer and the second wiring layer, and in order to prevent disconnection of the first wiring, the second wiring layer, and the like due to the step, Of the three protective films, an SOG film is often used in order to realize the flatness of the protective film. This manufacturing method has a problem that the surface of the pad electrode is oxidized by degassing generated from the SOG film exposed from the opening of the scribe line, and the resistance value in the connection region of the pad electrode is difficult to be reduced. In particular, in the structure in which the rewiring layer that is electrically connected to the pad electrode is formed on the third protective film, the oxide film on the surface of the pad electrode is destroyed by the impact during wire bonding. The oxide film remains in the form of a layer on the pad electrode surface. Therefore, on the pad electrode, there is a problem that a layered oxide film remains between the pad electrode and the rewiring layer, and the resistance value is hardly reduced by the oxide film.
また、従来の半導体ウエハのでは、スクライブライン領域において、リンドープ酸化珪素膜、プラズマ窒化珪素層、オーバーコート層等の絶縁層が積層され、上層側に位置する層が下層側に位置する層の端部を覆うように積層される。この構造により、ダイシング時に、ダイシングブレードの機械的振動により、上記絶縁層にクラックが発生し、そのクラックが素子形成領域上の絶縁層まで延在する場合がある。この場合には、上記クラックから水分が浸入し、配線層を腐食させるという問題がある。 In the conventional semiconductor wafer, an insulating layer such as a phosphorus-doped silicon oxide film, a plasma silicon nitride layer, an overcoat layer, etc. is laminated in the scribe line region, and the layer located on the upper layer side is the end of the layer located on the lower layer side. It is laminated so as to cover the part. With this structure, a crack may be generated in the insulating layer due to mechanical vibration of the dicing blade during dicing, and the crack may extend to the insulating layer on the element formation region. In this case, there is a problem that moisture enters from the cracks and corrodes the wiring layer.
また、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブラインを切断する際に、第1〜第3の保護膜の有機系材料がダイシング・ソーに粘着して捲くれ上がることを防止するため、切断領域の第1〜第3の保護膜に開口部を形成する。この製造方法により、開口部を形成するためにマスク枚数が増加し、第1〜第3の保護膜を除去する工程が必要となり、製造コストを低減し難いという問題がある。更に、開口部を形成する際にマスクずれ幅を考慮する必要があり、半導体チップサイズを縮小し難いという問題がある。 Further, in the conventional method of manufacturing a semiconductor wafer, when cutting the scribe line of the semiconductor wafer, the organic materials of the first to third protective films are prevented from sticking to the dicing saw and rolling up. Then, an opening is formed in the first to third protective films in the cutting region. According to this manufacturing method, the number of masks increases in order to form the opening, and a process for removing the first to third protective films is required, which makes it difficult to reduce the manufacturing cost. Furthermore, it is necessary to consider the mask displacement width when forming the opening, and there is a problem that it is difficult to reduce the semiconductor chip size.
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、スクライブライン領域が周囲に配置される素子形成領域を有する半導体基板と、前記半導体基板上に形成され、脱ガス膜を有する第1の絶縁層と、前記第1の絶縁層内に形成される少なくとも1層以上の配線層と、前記素子形成領域上を囲むように、前記第1の絶縁層に形成されるシールリングと、前記第1の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、前記接続用電極及び前記シールリングを被覆する第2の絶縁層と、前記接続用電極を露出するように、前記第2の絶縁層に形成される第1の開口領域と、前記シールリングの外周領域であり、前記第2の絶縁層に形成される第2の開口領域と、前記第1の開口領域を介して前記接続用電極と接続し、前記第2の絶縁層上に形成される再配線層とを有することを特徴とする。従って、本発明では、接続用電極表面が酸化されることを防止し、接続用電極での接続抵抗値が低減される。 In view of the above circumstances, in the semiconductor device of the present invention, a semiconductor substrate having an element formation region around which a scribe line region is disposed, and a degassing film formed on the semiconductor substrate. A first insulating layer having at least one wiring layer formed in the first insulating layer, and a seal formed on the first insulating layer so as to surround the element formation region A ring, a connection electrode formed on the first insulating layer and positioned in the uppermost layer of the wiring layer, a second insulating layer covering the connection electrode and the seal ring, and the connection A first opening region formed in the second insulating layer so as to expose the electrode for use, and a second opening region formed in the second insulating layer which is an outer peripheral region of the seal ring. , The connection power through the first opening region. Connected to, and having a rewiring layer formed on the second insulating layer. Therefore, in the present invention, the surface of the connection electrode is prevented from being oxidized, and the connection resistance value at the connection electrode is reduced.
また、本発明の半導体装置の製造方法では、半導体基板上に、少なくとも1層以上の配線層が配置され、前記配線層上の段差を埋設する脱ガス膜を有する第1の絶縁層を形成し、前記半導体基板の素子形成領域上を囲むように前記第1の絶縁層にシールリングを形成する工程と、前記第1の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極及び前記シールリングを被覆するように第2の絶縁層を形成した後、前記接続用電極が露出するように前記第2の絶縁層に第1の開口領域を形成し、前記半導体基板のスクラブライン領域上の前記第2の絶縁層に、前記シールリングよりも外周領域に位置する第2の開口領域を形成する工程と、前記第1の開口領域を介して前記接続用電極と接続するように、前記第2の絶縁層上に再配線層を形成する工程と、前記脱ガス膜が前記第2の絶縁層に被覆され、前記第2の開口領域よりも外周領域に位置する前記スクライブライン領域を切断する工程とを有することを特徴とする。従って、本発明では、接続用電極上に第1の開口領域を形成する際には脱ガス膜が露出することがなく、接続用電極表面が酸化することを防止できる。 In the method for manufacturing a semiconductor device of the present invention, at least one wiring layer is disposed on a semiconductor substrate, and a first insulating layer having a degassing film for burying a step on the wiring layer is formed. A step of forming a seal ring in the first insulating layer so as to surround an element formation region of the semiconductor substrate; and a connection electrode positioned on the uppermost layer of the wiring layer on the first insulating layer After forming a second insulating layer so as to cover the connection electrode and the seal ring, a first opening region is formed in the second insulating layer so that the connection electrode is exposed. Forming a second opening region located in an outer peripheral region from the seal ring in the second insulating layer on the scrub line region of the semiconductor substrate, and the first opening region through the first opening region. The second electrode is connected to the connection electrode. Forming a redistribution layer on the insulating layer; cutting the scribe line region that is covered with the second insulating layer and is located in an outer peripheral region than the second opening region; It is characterized by having. Therefore, in the present invention, when the first opening region is formed on the connection electrode, the degassing film is not exposed, and the connection electrode surface can be prevented from being oxidized.
本発明では、接続用電極表面にSOG膜から発生する脱ガスによる酸化膜が形成され難く、接続用電極上にはスパッタリング法による金属膜及びCuメッキ層が形成される。この構造により、接続用電極上での抵抗値が低減される。 In the present invention, it is difficult to form an oxide film by degassing generated from the SOG film on the surface of the connection electrode, and a metal film and a Cu plating layer are formed on the connection electrode by a sputtering method. With this structure, the resistance value on the connection electrode is reduced.
本発明では、スクライブライン領域上の絶縁層には、切断領域の内側に開口領域が配置される。この構造により、切断時に絶縁層へ発生するクラックが、素子形成領域上の絶縁層へと連続することを防止できる。 In the present invention, an opening region is disposed inside the cutting region in the insulating layer on the scribe line region. With this structure, it is possible to prevent cracks generated in the insulating layer during cutting from continuing to the insulating layer on the element formation region.
本発明では、接続用電極上の配線層としてCuメッキ層が用いられ、配線抵抗値が低減される。 In the present invention, a Cu plating layer is used as the wiring layer on the connection electrode, and the wiring resistance value is reduced.
本発明では、ポリベンズオキサゾール膜またはポリイミド樹脂膜が樹脂層として用いられ、湿気等の外部環境から半導体素子の劣化が防止される。 In the present invention, a polybenzoxazole film or a polyimide resin film is used as the resin layer, so that deterioration of the semiconductor element from an external environment such as moisture is prevented.
本発明では、層間絶縁層のSOG膜が露出しない状態において、接続用電極上に開口領域を形成し、スパッタリング法による金属膜及びCuメッキ層を形成する。この製造方法により、接続用電極表面に酸化膜が形成され難く、接続用電極上での抵抗値が低減される。 In the present invention, an opening region is formed on the connection electrode in a state where the SOG film of the interlayer insulating layer is not exposed, and a metal film and a Cu plating layer are formed by sputtering. By this manufacturing method, an oxide film is hardly formed on the surface of the connection electrode, and the resistance value on the connection electrode is reduced.
本発明では、スクライブライン領域に開口領域を形成した後、開口領域の外周に位置するスクライブライン領域を切断する。この製造方法により、切断時に絶縁層へ発生するクラックが、素子形成領域上の絶縁層へと連続することを防止できる。 In the present invention, after the opening region is formed in the scribe line region, the scribe line region located on the outer periphery of the opening region is cut. With this manufacturing method, it is possible to prevent cracks generated in the insulating layer during cutting from continuing to the insulating layer on the element formation region.
以下に、本発明の第1の実施の形態である半導体装置について、図1〜図2を参照し、詳細に説明する。図1は、本実施の形態の半導体装置を説明するための断面図である。図2(A)は本実施の形態であるウエハを説明するための平面図である。図2(B)は、本実施の形態であるウエハの一領域を説明するための平面図である。 The semiconductor device according to the first embodiment of the present invention will be described below in detail with reference to FIGS. FIG. 1 is a cross-sectional view for explaining the semiconductor device of this embodiment. FIG. 2A is a plan view for explaining the wafer according to the present embodiment. FIG. 2B is a plan view for explaining a region of the wafer according to the present embodiment.
図1に示す如く、シリコン基板1には、素子形成領域及びスクライブライン領域が配置される。素子形成領域には、拡散領域により半導体素子が形成される。尚、シリコン基板1としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板1としては、化合物半導体基板であってもよい。また、図1では、半導体ウエハから切断した後の半導体チップの断面図を示している。
As shown in FIG. 1, an element formation region and a scribe line region are arranged on the
シリコン酸化膜2が、例えば、熱酸化法やCVD(Chemical Vapor Deposition)法によりシリコン基板1上に形成される。そして、シリコン酸化膜2には、フォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール3が形成される。
The
タングステン(W)層4が、例えば、CVD法によりコンタクトホール3を埋設する。
The tungsten (W)
第1の配線層5、6が、シリコン酸化膜2上に形成される。第1の配線層5、6は、例えば、バリアメタル膜7上に金属膜8が形成され、その金属膜8上に反射防止膜9が形成される。そして、バリアメタル膜7は、例えば、チタン(Ti)やチタンナイトライド(TiN)等の高融点金属から成る。また、金属膜8は、例えば、アルミニウム(Al)膜やアルミニウム−シリコン(Al−Si)膜、アルミニウム−シリコン−銅(Al−Si−Cu)膜、アルミニウム−銅(Al−Cu)膜等から選択されて成るアルミニウム(Al)を主体とする合金膜から成る。また、反射防止膜9は、例えば、TiN、チタンタングステン(TiW)等の高融点金属から成る。
First wiring layers 5 and 6 are formed on the
TEOS(Tetra−Ethyl−Orso−Silicate)膜10が、例えば、CVD法により、第1の配線層5、6上を含め、シリコン酸化膜2上に形成される。このとき、丸印11、12、13で示すように、第1の配線層5、6の端部近傍では、TEOS膜10に段差が形成される。
A TEOS (Tetra-Ethyl-Orso-Silicate)
SOG(Spin On Glass)膜14が、例えば、回転塗布法により、TEOS膜10の段差を埋設するように、TEOS膜10上に形成される。詳細は後述するが、SOG膜14は、比較的低温により成膜されるため、後工程の熱(高温熱処理工程での熱)が加わることで、SOG膜14内に残留する有機成分やアルコール等の溶媒が気化し、脱ガスとして排出される。つまり、本実施の形態では、SOG膜、オゾンTEOS膜等のように、成膜後に上記脱ガスを発生する膜を脱ガス膜と呼ぶ。
An SOG (Spin On Glass)
TEOS膜15が、SOG膜14上を含め、TEOS膜10上に形成される。TEOS膜10、15及びSOG膜14により層間絶縁層が形成される。そして、TEOS膜10とSOG膜14との積層構造上に、TEOS膜15が積層されることで、第1の配線層5、6上の層間絶縁層の平坦性が実現される。
The
コンタクトホール16が、TEOS膜10、15及びSOG膜14により成る層間絶縁層に形成される。
A
第2の配線層17が、TEOS膜15上に形成される。第2の配線層17は、第1の配線層5、6と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第2の配線層17が、コンタクトホール16を埋設し、第1の配線層6と第2の配線層17とが電気的に接続される。尚、コンタクトホール16は、コンタクトホール3と同様に、W層により埋設される場合でも良い。
A
TEOS膜18が、第2の配線層17上を含め、TEOS膜15上に形成される。このとき、丸印19、20、21で示すように、第1及び第2の配線層5、6、17の端部上では、TEOS膜18に段差が形成される。
The
SOG膜22が、TEOS膜18の段差を埋設するように、TEOS膜18上に形成される。
An
TEOS膜23が、SOG膜22上を含め、TEOS膜18上に形成される。TEOS膜18、23及びSOG膜22により層間絶縁層が形成される。そして、TEOS膜18とSOG膜22との積層構造上に、TEOS膜23が積層されることで、第2の配線層17上の層間絶縁層の平坦性が実現される。
The
コンタクトホール24が、TEOS膜18、23及びSOG膜22により成る層間絶縁層に形成される。
A
第3の配線層25及び接続用電極26が、TEOS膜23上に形成される。第3の配線層25及び接続用電極26は、第1の配線層5、6と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第3の配線層25が、コンタクトホール24を埋設し、第2の配線層17と第3の配線層25とが電気的に接続される。尚、接続用電極26は、第3の配線層と同一工程により形成され、所望の第3の配線層と連続して形成される。そして、接続用電極26は、メッキ用金属層34及び銅メッキ層36と電気的に接続する領域である。接続用電極26の配線幅は、目的に応じて、第3の配線層よりも配線幅が広くなる場合でも良い。また、コンタクトホール24は、コンタクトホール3と同様に、W層により埋設される場合でも良い。
The
TEOS膜27が、第3の配線層25及び接続用電極26上を含め、TEOS膜23上に形成される。そして、シリコン窒化(SiN)膜28が、例えば、プラズマCVD法により、TEOS膜27上に形成される。SiN膜28は、耐湿性に優れ、下層の層間絶縁層への水分の浸入を防止し、配線層の腐食を防止する。そして、TEOS膜27及びSiN膜28によりジャケットコート膜が形成される。
The
開口領域29が、接続用電極26上のTEOS膜27及びSiN膜28を開口して形成される。開口領域29は、フォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより形成される。このとき、接続用電極26の反射防止膜も同時に開口される。
An
開口領域30が、スクライブライン領域上のTEOS膜27及びSiN膜28を開口して形成される。開口領域30は、フォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより形成される。そして、開口領域30は、素子形成領域上を囲むように、シールリング31の外周領域側に配置される。尚、開口領域30としては、少なくともシールリング31が配置されていない領域におけるTEOS膜27及びSiN膜28が開口されていれば良い。
An
シールリング31は、素子形成領域の最外周上に形成され、素子形成領域とスクライブライン領域の境界領域上に形成される。シールリング31は、第1〜第3の配線層6、17、25の一部を用いて形成される。そして、シールリング31は、TEOS膜等の絶縁層が、切断時にダイシングブレード65(図8参照)に粘着して捲くれ上がった場合に、素子形成領域までその捲き上がりが進行することを防止する。
The
樹脂層32が、SiN膜28上に形成される。樹脂層32は、例えば、ポリベンズオキサゾール(PBO)膜、ポリイミド樹脂膜等から成る。そして、PBO膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、PBO膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させることができる。
A
開口領域33が、接続用電極26上の樹脂層32を開口して形成される。開口領域33は、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチングにより形成される。そして、開口領域33は、TEOS膜27及びSiN膜28から成るジャケットコート膜に形成された開口領域29の内側に配置され、開口領域33からは接続用電極26が露出する。
An
メッキ用金属層34が、開口領域33内を含む樹脂層32上面に形成される。そして、メッキ用金属層34は、開口領域33内では接続用電極26の金属膜35と直接接続する。
A
このメッキ用金属層34としては、二つのタイプの膜が積層して設けられる。一つ目の膜は、高融点金属膜であり、例えば、クロム(Cr)層、Ti層またはTiW層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層34上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Cu層またはニッケル(Ni)層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層34上にメッキ層を形成する際の種として用いられる。そして、樹脂層32としてPBO膜を用いた場合、例えば、メッキ用金属層34としてCr層を用いることで、PBO膜とCr層との密着性及びCr層とCuメッキ層36との密着性により、PBO膜とCuメッキ層34間の密着性が向上される。
As the
Cuメッキ層36が、メッキ用金属層34上面に、例えば、電解メッキ法により形成される。Cuメッキ層36が形成される場合には、メッキ用金属層34としてCu層が用いられる。そして、メッキ用金属層34及びCuメッキ層36により、再配線層37が形成される。
The
一方、Cuメッキ層36に換えて金(Au)メッキ層が形成される場合には、メッキ用金属層34として、Cu層に換えてNi層が用いられる。
On the other hand, when a gold (Au) plating layer is formed instead of the
尚、図1では、メッキ用金属層34としてCu層を形成し、当該Cu層上面にCuメッキ層36を形成する場合を図示する。そのため、メッキ用金属層34としてのCu層は、実質、電解メッキ法によりCuメッキ層36と置き換わるため、Cuメッキ層36と一体に図示している。また、Cuメッキ層36に換えて、メッキ用金属層34上に、例えば、Auまたは半田から成るバンプ電極を形成する場合でもよい。
FIG. 1 shows a case where a Cu layer is formed as the
樹脂層38が、Cuメッキ層36上を含め、樹脂層32上面に形成される。樹脂層38は、例えば、ポリベンズオキサゾール(PBO)膜またはポリイミド樹脂膜等から成る。そして、樹脂層38には開口領域39が形成され、開口領域39からはCuメッキ層36の一部40が露出する。
The
Cuメッキ層36の一部40は、パッド電極として用いられ、Cuメッキ層36の一部40上には、開口領域39を介してバンプ電極(図示せず)が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からCu、Au、半田の順に形成される。一方、Cuメッキ層36の一部40に金属細線(図示せず)が、ワイヤーボンディングにより接続される場合でも良い。
The
本実施の形態では、接続用電極26上に開口領域29、33を形成し、開口領域33を介して再配線層37を形成する際、スクライブライン領域にSOG膜14、22が露出する開口領域がない。そして、SOG膜から発生する脱ガスにより、接続用電極26表面が酸化されることを防止できる。この構造により、再配線層37と接続用電極26との接続領域における抵抗値が低減される。具体的には、開口領域33の開口面積が1600(μm2)であり、スクライブライン領域にSOG膜が露出する構造と露出しない構造とを比較する。SOG膜が露出し、接続用電極26表面が脱ガスにより酸化する構造では、接続用電極26上での抵抗値が、49.5(mΩ)程度となる。一方、SOG膜が露出せず、接続用電極26表面が脱ガスにより酸化しない構造では、接続用電極26上での抵抗値が、7.2(mΩ)程度となる。尚、上記抵抗値は、測定方法としてはケルビン法を用い、例えば、100(mA)の電流により測定した場合のデータである。
In the present embodiment, when the opening
更に、Cuメッキ層36(メッキ用金属層34も含む)が、再配線層37として用いられることで、Al配線層の場合と比較して、配線抵抗値が低減される。具体的には、Cu配線層のシート抵抗値は、2.0(μΩ・cm)程度であり、Al配線層のシート抵抗値は、3.0(μΩ・cm)程度である。更に、配線層としてのCuメッキ層36は、電解メッキ法により形成されることで、その膜厚が10.0(μm)程度となる。一方、Al配線層は、スパッタリング法により形成されることで、その膜厚が2.0〜3.0(μm)程度となる。つまり、Cuメッキ層36が配線層として用いられることで、その膜厚によっても配線抵抗値が低減される。
Furthermore, by using the Cu plating layer 36 (including the plating metal layer 34) as the
次に、図2(A)に示す如く、切断前の半導体ウエハ41には、複数の半導体チップ42が碁盤目状に配置される。そして、個々の半導体チップ42の素子形成領域は、半導体ウエハ41の縦横に走るスクライブライン領域43、44により囲まれる。
Next, as shown in FIG. 2A, a plurality of
次に、図2(B)に示す如く、実線により囲まれた領域はシールリング31(図1参照)の形成領域を示し、外側の実線より内側の領域は素子形成領域45を示す。また、点線により囲まれた領域は開口領域30(図1参照)を示す。また、一点鎖線はスクライブラインセンターを示し、一点鎖線により囲まれた領域は半導体チップ42を示す。
Next, as shown in FIG. 2B, the region surrounded by the solid line indicates the formation region of the seal ring 31 (see FIG. 1), and the region inside the outer solid line indicates the
図示したように、半導体チップ42は、素子形成領域45とスクライブライン領域43、44により構成され、素子形成領域45の周囲にはスクライブライン領域43、44が配置される。この構造により、半導体チップ42の素子形成領域45上の絶縁層とスクライブライン領域43、44上の絶縁層とは、シールリング31及び開口領域30により分離している。そして、半導体ウエハ41から個々の半導体装置42へと切断する際に、切断時のダイシングブレード65(図8参照)からの振動により、切断領域のTEOS膜10、15、18、23、27、SiN膜28(図1参照)にクラックが発生する。しかしながら、シールリング31より下方に位置するTEOS膜10、15、18、23、27に発生したクラックは、シールリング31により素子形成領域上のTEOS膜10、15、18、23、27に延在することを防止できる。一方、シールリング31より上方に位置するTEOS膜27及びSiN膜28に発生したクラックは、開口領域30により素子形成領域上のTEOS膜27及びSiN28に延在することを防止できる。その結果、素子形成領域上のTEOS膜27及びSiN膜28から水分が侵入し、配線層等が腐食されることを防止できる。
As shown in the figure, the
尚、本実施の形態では、接続用電極26を含み、3層のAl膜またはAl合金膜を有する配線層上にCuメッキ層36を形成する構造について説明したが、この場合に限定するものではない。例えば、Cuメッキ層36の下層に少なくとも2層以上のAl膜またはAl合金膜を有する配線層が形成され、配線層による層間絶縁層の段差を平坦化するためにSOG膜が用いられる構造であれば良い。その他、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
In the present embodiment, the structure in which the
次に、本発明の第2の実施の形態である半導体装置の製造方法について、図3〜図8を参照し、詳細に説明する。図3〜図8は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、本実施の形態では、図1に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described in detail with reference to FIGS. 3 to 8 are cross-sectional views for explaining a method for manufacturing a semiconductor device in the present embodiment. In the present embodiment, the same reference numerals are assigned to the same constituent members in order to describe the manufacturing method of the structure shown in FIG.
先ず、図3に示す如く、シリコン基板(半導体ウエハ)1を準備し、シリコン基板1上にシリコン酸化膜2を形成する。シリコン酸化膜2は、例えば、熱酸化膜法により形成され、酸化性雰囲気下において700〜1200(℃)に加熱することで形成される。尚、シリコン酸化膜2としては、熱酸化膜法により形成したシリコン酸化膜上に、例えば、CVD法により形成したシリコン酸化膜を堆積する場合でも良い。また、シリコン基板1としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板1としては、化合物半導体基板であってもよい。当然であるが、シリコン基板1(エピタキシャル層が形成されている場合には、エピタキシャル層も含む)には、拡散領域により半導体素子が形成される。
First, as shown in FIG. 3, a silicon substrate (semiconductor wafer) 1 is prepared, and a
次に、シリコン酸化膜2にフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール3を形成する。そして、シリコン酸化膜2上に、例えば、CVD法によりW層4を形成し、選択的に除去することで、コンタクトホール3をW層4により埋設する。
Next, the contact hole 3 is formed on the
次に、シリコン酸化膜2上に第1の配線層5、6を形成する。具体的には、シリコン基板1上に、例えば、スパッタリング法により、バリアメタル膜7として、TiやTiN等の高融点金属を堆積する。連続して、シリコン基板1上に、例えば、スパッタリング法により、金属膜8として、例えば、Al膜またはAl−Si膜、Al−Si−Cu膜、Al−Cu膜等から選択されて成るAl合金膜を堆積する。更に、連続して、シリコン基板1上に、例えば、スパッタリング法により、反射防止膜9として、例えば、TiN、TiW等の高融点金属を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用い、前述したバリアメタル膜7、金属膜8及び反射防止膜9を選択的に除去し、第1の配線層5、6を形成する。
Next,
次に、第1の配線層5、6上を含む、シリコン酸化膜2上に層間絶縁層51を形成する。層間絶縁層51は、TEOS膜10、SOG膜14、TEOS膜15の順序で積層して形成される。そして、TEOS膜10、15は、例えば、CVD法により400(℃)程度に加熱された状態にて成膜される。また、SOG膜14は、例えば、回転塗布法により、TEOS膜10上に塗布された後、150〜200(℃)で乾燥を行い、400(℃)で焼成される。そして、SOG膜14は、有機SOG(シロキサン、メチルシルセスキオキサン等)や無機SOG(ポリシラザン、ハイドロゲンシルセスキオキサン、シリケート等)に分類される。SOG膜14は、層間絶縁層41の平坦性を保つために用いられるため、Al等から成る第1の配線層5、6の融点よりも低い温度で成膜される。そのため、SOG膜14が露出する領域を有すると、その露出領域からSOG膜14内に残留する有機成分やアルコール等の溶媒が、後工程の熱処理により気化し、脱ガスとして排出される。尚、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、SOG膜14が露出しない製造方法となる。
Next, an
次に、図4に示す如く、層間絶縁層51にフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール16を形成する。
Next, as shown in FIG. 4, the
次に、TEOS膜15上に第2の配線層17を形成する。第1の配線層5、6と同様に、第2の配線層17は、例えば、スパッタリング法により、バリアメタル膜52、金属膜53、反射防止膜54から成る。このとき、第2の配線層17によりコンタクトホール16を埋設する。
Next, a
次に、第2の配線層17上を含む、TEOS膜15上に層間絶縁層55を形成する。層間絶縁層55は、TEOS膜18、SOG膜22、TEOS膜23の順序で積層して形成される。そして、TEOS膜18、23は、例えば、CVD法により400(℃)程度に加熱された状態にて成膜される。また、SOG膜22は、例えば、回転塗布法により、TEOS膜18上に塗布された後、150〜200(℃)で乾燥を行い、400(℃)で焼成される。尚、SOG膜14と同様に、SOG膜22は、露出する領域を有するとその露出領域から、SOG膜22内に残留する有機成分やアルコール等の溶媒等が、後工程の熱処理により気化し、脱ガスとして排出される。しかし、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、SOG膜22が露出しない製造方法となる。
Next, an
次に、図5に示す如く、層間絶縁層55にフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール24を形成する。
Next, as shown in FIG. 5, the
次に、TEOS膜23上に第3の配線層25及び接続用電極26を形成する。第1の配線層5、6と同様に、第3の配線層25及び接続用電極26は、例えば、スパッタリング法により、バリアメタル膜56、59、金属膜57、35、反射防止膜58、60から成る。尚、接続用電極26は、第3の配線層25と同一工程で形成され、接続用電極26は、再配線層37(図1参照)としてのメッキ用金属層34(図6参照)及びCuメッキ層36(図6参照)と接続する領域をいう。
Next, the
次に、第3の配線層25上を含む、TEOS膜23上にジャケットコート膜61を形成する。ジャケットコート膜61は、TEOS膜27上にSiN膜28が積層して形成される。TEOS膜27は、例えば、CVD法により400(℃)程度に加熱された状態にて成膜される。また、SiN膜28は、例えば、プラズマCVD法により400(℃)程度に加熱された状態にて成膜される。
Next, a jacket coat film 61 is formed on the
次に、接続用電極26上のジャケットコート膜61に開口領域29を形成する。開口領域29は、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、TEOS膜27、SiN膜28を開口し、形成される。このとき、接続用電極26の反射防止膜60も同時に開口され、接続用電極26表面には、金属膜35としてのAl膜またはAl合金膜が露出される。
Next, an
次に、スクライブライン領域上のジャケットコート膜61に開口領域30を形成する。SiN膜28上にフォトレジスト62を形成する。そして、公知のフォトリソグラフィ技術を用い、開口領域30が形成される領域上のフォトレジスト62に開口部を形成する。その後、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、TEOS膜27、SiN膜28を開口し、開口領域30を形成する。このとき、開口領域30は、シールリング31とスクライブラインセンターとの間に形成され、層間絶縁層55上に開口される。そして、開口領域30は、開口領域29とは別のエッチング工程により形成され、そのエッチング深さ、エッチング箇所等は、任意の設計変更が可能である。しかしながら、本実施の形態にように、開口領域29から接続用電極26の金属膜35が露出する状態において、開口領域30を形成する場合には、開口領域30からSOG膜22が露出しないことが、エッチング条件となる。
Next, the
次に、図6に示す如く、フォトレジスト62(図5参照)を除去した後、SiN膜28上に樹脂層32を形成する。樹脂層32としては、例えば、回転塗布法によりPBO膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、接続用電極26上の樹脂層32に開口領域33を形成する。このとき、スクライブライン領域では、切断時に樹脂層32がダイシングブレード65(図8参照)に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層32も除去される。また、開口領域33は、開口領域29の内側に配置され、開口領域33からも接続用電極26の金属膜35が露出する。
Next, as shown in FIG. 6, after removing the photoresist 62 (see FIG. 5), a
次に、開口領域33内及び樹脂層32上にメッキ用金属層34を形成する。メッキ用金属層34としては、例えば、スパッタリング法によりCr層63とCu層64とを全面に堆積する。そして、Cuメッキ層36の形成領域を除いた部分にフォトレジスト層(図示せず)を形成する。その後、電解メッキ法により、Cuメッキ層36を形成する。前述したように、Cr層63はシード層として用いられ、Cu層64は電解メッキの際の種として用いられる。
Next, a
次に、前述したフォトレジスト層を取り除くことにより、Cr層63及びCu層64上のCuメッキ層36がパターニングされる。更に、このCuメッキ層36をマスクとして用い、ウエットエッチングによりCr層63及びCu層64を選択的に除去する。このとき、Cr層63は、例えば、硝酸セリウムアンモニウム水溶液を用いたウエットエッチングにより除去する。また、Cu層64は、例えば、過硫酸アンモニウム水溶液を用いたウエットエッチングにより除去する。
Next, by removing the photoresist layer described above, the
尚、電解メッキ法により、メッキ用金属層34上にCuメッキ層36が形成されるが、Cu層64は、実質、Cuメッキ層36と置き換えられる。そのため、図7以降では、Cuメッキ層36とCu層64とは一体に図示し、Cr層63のみをメッキ用金属層34として図示する。
The
本実施の形態では、接続用電極26上に開口領域33を形成し、Cr層63、Cu層64を形成する際に、スクライブライン領域では、SOG膜14、22は露出していない。つまり、スクライブライン領域では、切断用の開口領域が形成されてなく、SOG膜14、22は、TEOS膜15、18、23及びジャケットコート膜61により被覆されている。一方、Cr層63、Cu層64を形成する際のスパッタリング法では、装置内温度が、400〜500(℃)程度と上昇し、SOG膜14、22の成膜温度以上となり、その熱によりSOG膜14、22も加熱される。しかしながら、SOG膜14、22は開口領域から露出していないため、SOG膜14、22内に残留する有機成分やアルコール等の溶媒等が気化し、脱ガスとして排出されることを防止できる。その結果、スパッタリング法に用いる装置内に脱ガスが充填されることはなく、開口領域33から露出する金属膜35が、脱ガスにより酸化されることを防止できる。
In the present embodiment, when the
次に、図7に示す如く、Cuメッキ層36上を含め、樹脂層32上に樹脂層38を形成する。樹脂層38としては、例えば、回転塗布法によりPBO膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、Cuメッキ層36上の樹脂層38に開口領域39を形成する。このとき、スクライブライン領域では、切断時に樹脂層38がダイシングブレード65(図8参照)に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層38も除去される。
Next, as shown in FIG. 7, a
開口領域39からは、Cuメッキ層36の一部40が露出し、パッド電極として用いられる。そして、Cuメッキ層36の一部40上には、開口領域39を介してバンプ電極(図示せず)が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からCu、Au、半田の順に形成される。一方、Cuメッキ層36の一部40に金属細線(図示せず)が、ワイヤーボンディングにより接続される場合でも良い。
A
次に、図8に示す如く、半導体ウエハ(図示せず)のスクライブライン領域を切断し、個々の半導体チップへと切断する。ダイシングブレード65を用い、スクライブライン領域のスクライブセンターにて半導体ウエハを切断し、個々の半導体チップは、図1に示す構造となる。一点鎖線で示すように、切断後の切断面からSOG膜14、22が露出するが、接続用電極26表面には、既に、メッキ用金属層34、Cuメッキ層36が堆積されているので、接続用電極26表面が、SOG膜14、22から発生する脱ガスにより酸化されることはない。
Next, as shown in FIG. 8, a scribe line region of a semiconductor wafer (not shown) is cut and cut into individual semiconductor chips. A semiconductor wafer is cut at a scribe center in a scribe line region using a
また、シールリング31とスクライブラインセンターとの間のTEOS膜27及びSiN膜28に開口領域30を形成した後、ダイシングブレード65によりスクライブライン領域を切断する。切断時のダイシングブレード65からの振動により、切断領域のTEOS膜10、15、18、23、27、SiN膜28にクラックが発生する。このとき、シールリング31より下方に位置するTEOS膜10、15、18、23、27に発生したクラックは、シールリング31により素子形成領域上のTEOS膜10、15、18、23、27に延在することを防止できる。一方、シールリング31より上方に位置するTEOS膜27及びSiN膜28に発生したクラックは、開口領域30により素子形成領域上のTEOS膜27及びSiN28に延在することを防止できる。これは、スクライブライン領域上のTEOS膜27及びSiN膜28と、素子形成領域上のTEOS膜27及びSiN膜28とは、開口領域30により連続していないからである。その結果、素子形成領域上のTEOS膜27及びSiN膜28から水分が侵入し、配線層等が腐食されることを防止できる。
Further, after forming the
尚、本実施の形態では、ジャケットコート膜61としてのTEOS膜27及びSiN膜28に開口領域29を形成し、接続用電極26の金属膜35が開口領域29から露出した状態で、開口領域30を形成する場合について説明したが、この場合に限定するものではない。開口領域30は半導体ウエハを切断する前に開口されていれば良く、例えば、接続用電極26上にメッキ用金属層34、Cuメッキ層36を形成した後に、開口領域30を形成する場合でも良い。
In the present embodiment, the
また、本実施の形態では、TEOS膜27及びSiN膜28を開口したエッチング深さの開口領域30を形成する場合について説明したが、この場合に限定するものではない。接続用電極26の金属膜35が、SOG膜14、22から発生する脱ガスにより酸化されなければ良く、開口領域30を形成する際のエッチング深さは任意の設計変更が可能である。例えば、接続用電極26の金属膜35が開口領域29から露出した状態で、開口領域30を形成する場合には、開口領域30からSOG膜14、22が露出しないエッチング深さにより、開口領域30を形成することができる。一方、例えば、接続用電極26上にメッキ用金属層34、Cuメッキ層36を形成した後に、開口領域30を形成する場合には、任意のエッチング深さにより、開口領域30を形成することができる。
In the present embodiment, the case where the
また、本実施の形態では、配線層の層間絶縁層として、TEOS膜、SOG膜及びTEOS膜を積層する場合について説明したが、この場合に限定するものではない。例えば、上記層間絶縁層上に、更に、SOG膜、TEOS膜を積層することで、層間絶縁層の平坦性を向上させる構造でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In this embodiment, the case where the TEOS film, the SOG film, and the TEOS film are stacked as the interlayer insulating layer of the wiring layer has been described. However, the present invention is not limited to this case. For example, a structure in which the flatness of the interlayer insulating layer is improved by further stacking an SOG film and a TEOS film on the interlayer insulating layer may be employed. In addition, various modifications can be made without departing from the scope of the present invention.
1 シリコン基板
5 第1の配線層
10 TEOS膜
14 SOG膜
17 第2の配線層
18 TEOS膜
22 SOG膜
26 接続用電極
29 開口領域
30 開口領域
34 メッキ用金属層
36 Cuメッキ層
DESCRIPTION OF
Claims (12)
前記半導体基板上に形成され、脱ガス膜を有する第1の絶縁層と、
前記第1の絶縁層内に形成される少なくとも1層以上の配線層と、
前記素子形成領域上を囲むように、前記第1の絶縁層に形成されるシールリングと、
前記第1の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、
前記接続用電極及び前記シールリングを被覆する第2の絶縁層と、
前記接続用電極を露出するように、前記第2の絶縁層に形成される第1の開口領域と、
前記シールリングの外周領域であり、前記第2の絶縁層に形成される第2の開口領域と、
前記第1の開口領域を介して前記接続用電極と接続し、前記第2の絶縁層上に形成される再配線層とを有することを特徴とする半導体装置。 A semiconductor substrate having an element formation region around which a scribe line region is disposed;
A first insulating layer formed on the semiconductor substrate and having a degassing film;
At least one wiring layer formed in the first insulating layer;
A seal ring formed on the first insulating layer so as to surround the element formation region;
A connection electrode formed on the first insulating layer and positioned in the uppermost layer of the wiring layer;
A second insulating layer covering the connection electrode and the seal ring;
A first opening region formed in the second insulating layer so as to expose the connection electrode;
A second opening region formed in the second insulating layer, the outer peripheral region of the seal ring;
A semiconductor device comprising: a rewiring layer formed on the second insulating layer and connected to the connection electrode through the first opening region.
前記第1の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極及び前記シールリングを被覆するように第2の絶縁層を形成した後、前記接続用電極が露出するように前記第2の絶縁層に第1の開口領域を形成し、前記半導体基板のスクラブライン領域上の前記第2の絶縁層に、前記シールリングよりも外周領域に位置する第2の開口領域を形成する工程と、
前記第1の開口領域を介して前記接続用電極と接続するように、前記第2の絶縁層上に再配線層を形成する工程と、
前記脱ガス膜が前記第2の絶縁層に被覆され、前記第2の開口領域よりも外周領域に位置する前記スクライブライン領域を切断する工程とを有することを特徴とする半導体装置の製造方法。 On the semiconductor substrate, at least one wiring layer is disposed, a first insulating layer having a degassing film that embeds a step on the wiring layer is formed, and the element formation region of the semiconductor substrate is surrounded. Forming a seal ring on the first insulating layer;
Forming a connection electrode located on the uppermost layer of the wiring layer on the first insulation layer, and forming a second insulation layer so as to cover the connection electrode and the seal ring; A first opening region is formed in the second insulating layer so that the connection electrode is exposed, and the second insulating layer on the scrub line region of the semiconductor substrate is located in an outer peripheral region than the seal ring. Forming a second opening region to be
Forming a redistribution layer on the second insulating layer so as to connect to the connection electrode through the first opening region;
And a step of cutting the scribe line region located in an outer peripheral region than the second opening region, wherein the degassing film is covered with the second insulating layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007252207A JP2009088003A (en) | 2007-09-27 | 2007-09-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007252207A JP2009088003A (en) | 2007-09-27 | 2007-09-27 | Semiconductor device and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009088003A true JP2009088003A (en) | 2009-04-23 |
Family
ID=40661089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007252207A Pending JP2009088003A (en) | 2007-09-27 | 2007-09-27 | Semiconductor device and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009088003A (en) |
-
2007
- 2007-09-27 JP JP2007252207A patent/JP2009088003A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9553060B2 (en) | Semiconductor device and manufacturing method therefor | |
JP4088120B2 (en) | Semiconductor device | |
JP4611943B2 (en) | Semiconductor device | |
US20170186704A1 (en) | Method for manufacturing a semiconductor device having moisture-resistant rings being formed in a peripheral region | |
JP2009147218A (en) | Semiconductor device, and method for manufacturing the same | |
JP2011014605A (en) | Semiconductor apparatus and method of manufacturing the same | |
JP5581005B2 (en) | Manufacturing method of semiconductor device | |
JP5138248B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2008091454A (en) | Semiconductor device and manufacturing method therefor | |
US11244915B2 (en) | Bond pads of semiconductor devices | |
JP2010251687A (en) | Semiconductor device | |
JP2010093161A (en) | Semiconductor device | |
JP2009088002A (en) | Semiconductor device and method of manufacturing the same | |
JP2008091457A (en) | Semiconductor device and manufacturing method therefor | |
JP2008244134A (en) | Semiconductor device and its manufacturing method | |
JP5192171B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2009088001A (en) | Semiconductor device and method of manufacturing the same | |
JP2012160547A (en) | Semiconductor device and manufacturing method of the same | |
JP2009088003A (en) | Semiconductor device and method of manufacturing the same | |
JP2011018832A (en) | Semiconductor device, and method of manufacturing the same | |
JP2010287750A (en) | Semiconductor device and method of manufacturing the same | |
JP4932944B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2008066450A (en) | Semiconductor device | |
US8278754B2 (en) | Metal line in semiconductor device and method for forming the same | |
JP2011023568A (en) | Semiconductor device, and method of manufacturing the same |