JP7373838B2 - MIS type semiconductor device - Google Patents

MIS type semiconductor device Download PDF

Info

Publication number
JP7373838B2
JP7373838B2 JP2019166729A JP2019166729A JP7373838B2 JP 7373838 B2 JP7373838 B2 JP 7373838B2 JP 2019166729 A JP2019166729 A JP 2019166729A JP 2019166729 A JP2019166729 A JP 2019166729A JP 7373838 B2 JP7373838 B2 JP 7373838B2
Authority
JP
Japan
Prior art keywords
layer
diamond
semiconductor device
hydrogen
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019166729A
Other languages
Japanese (ja)
Other versions
JP2021044460A (en
Inventor
尚秀 山口
陽介 笹間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute for Materials Science
Original Assignee
National Institute for Materials Science
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute for Materials Science filed Critical National Institute for Materials Science
Priority to JP2019166729A priority Critical patent/JP7373838B2/en
Publication of JP2021044460A publication Critical patent/JP2021044460A/en
Priority to JP2023178336A priority patent/JP2023179710A/en
Application granted granted Critical
Publication of JP7373838B2 publication Critical patent/JP7373838B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明はMIS型半導体装置およびその製造方法に係り、特にダイヤモンド半導体を用いたセーフティ、省エネルギー、かつ移動度が高くて高速動作に適するMIS型半導体装置およびその製造方法に関する。 The present invention relates to an MIS semiconductor device and a method for manufacturing the same, and more particularly to a MIS semiconductor device using a diamond semiconductor that is safe, energy saving, has high mobility, and is suitable for high-speed operation, and a method for manufacturing the same.

半導体ダイヤモンドは、広いバンドギャップエネルギー(5.47eV)、低い比誘電率(5.7)、高い絶縁破壊電界強度(10MV/cm)、高いキャリア飽和速度(電子および正孔についてそれぞれ1.5~2.7×10cm/sおよび0.85~1.2×10cm/s)、高い熱伝導率(22W/cm・K)および高いキャリア移動度(電子および正孔についてそれぞれ4500cm/V・sおよび3800cm/V・s)といったいくつかの際立った物理的特性を有している。ここで、上記の特性値は室温での値である。
このため、半導体としてダイヤモンドを用いた電子デバイスは、大電力動作、高速・高周波動作、高耐圧および高い熱限界を示すとして期待されている。
特に、ダイヤモンドを半導体として用いたMIS(Metal Insulator Semiconductor)型半導体装置は、高性能インバーターや高出力高周波増幅器を構成する上でのコア素子として注目されている。
Semiconductor diamond has a wide bandgap energy (5.47 eV), low dielectric constant (5.7), high breakdown field strength (10 MV/cm), and high carrier saturation velocity (1.5~1.5 for electrons and holes, respectively). 2.7×10 7 cm/s and 0.85–1.2×10 7 cm/s), high thermal conductivity (22 W/cm K) and high carrier mobility (4500 cm 2 for electrons and holes, respectively). /V·s and 3800 cm 2 /V·s). Here, the above characteristic values are values at room temperature.
Therefore, electronic devices using diamond as a semiconductor are expected to exhibit high power operation, high speed/high frequency operation, high breakdown voltage, and high thermal limits.
In particular, MIS (Metal Insulator Semiconductor) type semiconductor devices using diamond as a semiconductor are attracting attention as core elements for constructing high-performance inverters and high-output high-frequency amplifiers.

ダイヤモンド半導体は、現在のパワーデバイス用材料の主流として用いられているシリコン(Si)やシリコンカーバイド(SiC)に比べてキャリアの移動度が高い。この高移動度のため、ダイヤモンドを半導体として用いたMIS型半導体装置は、オン抵抗が低くなって損失が抑えられ、またスイッチング時間が短くなって素子を高速に動作させるポテンシャルをもつ。 Diamond semiconductors have higher carrier mobility than silicon (Si) and silicon carbide (SiC), which are currently used as mainstream materials for power devices. Because of this high mobility, MIS type semiconductor devices using diamond as a semiconductor have the potential to reduce on-resistance, suppress loss, and shorten switching time, allowing the device to operate at high speed.

近年、水素終端のダイヤモンド半導体が盛んに検討されている(非特許文献1参照)。
これは、ダイヤモンド半導体では、ドーパントの活性化エネルギーが大きく高いキャリア密度と移動度を両立するのが容易ではないのが1つの要因になっている。
また、ダイヤモンドを気相合成で製造する場合、気相合成の工程で必須のプロセスガスである水素原子の関係で、自動的にダイヤモンドの表面がほぼ完全に水素終端されることももう1つの要因として挙げることができる。
水素終端ダイヤモンド半導体は、工程数を削減できるという製造面での優位性に加え、水素終端がほぼ完全になされるため、高い品質を得やすいという特徴がある。
ダイヤモンド半導体の表面が水素終端されると、ダイヤモンド半導体の表面近傍に電気伝導領域が存在するようになり、p型の半導体になる。
In recent years, hydrogen-terminated diamond semiconductors have been actively studied (see Non-Patent Document 1).
One reason for this is that in diamond semiconductors, the activation energy of dopants is large and it is difficult to achieve both high carrier density and mobility.
Another factor is that when diamond is manufactured by vapor phase synthesis, the surface of the diamond is automatically almost completely hydrogen-terminated due to the presence of hydrogen atoms, which are an essential process gas in the process of vapor phase synthesis. It can be mentioned as follows.
Hydrogen-terminated diamond semiconductors have the advantage of being able to reduce the number of manufacturing steps, as well as being almost completely hydrogen-terminated, making it easy to obtain high quality.
When the surface of a diamond semiconductor is hydrogen-terminated, an electrically conductive region exists near the surface of the diamond semiconductor, making it a p-type semiconductor.

近年の研究では、水素終端のダイヤモンド半導体の表面近傍の電気伝導の発現は、ダイヤモンド半導体の表面に吸着した、あるいはダイヤモンド半導体に接して形成された絶縁膜中に存在した負の電荷の寄与によるものとされており、この負の電荷の起源としては、例えば、吸着ガスとしては二酸化窒素(NO)、オゾン(O)、固体としては酸化タングステン(WO)、酸化モリブデン(MoO)、酸化バナジウム(V)、酸化ニオブ(Nb)および酸化アルミニウム(Al)が挙げられている(非特許文献2)。
非特許文献3では、ダイヤモンドの表面に形成されたAl膜の酸素点欠陥やAl欠損などによる非占有準位が負に帯電することにより、ダイヤモンド表面近傍にホールを誘起して電気伝導が発現することが開示されている。
さらに、非特許文献4には、ダイヤモンドの表面近傍に高濃度のホールを蓄積すべくダイヤモンドをNOガスに晒した後、Al膜で封止してFET(Field Effect Transistor)を作製した例が開示されている。
Recent research has shown that the occurrence of electrical conduction near the surface of hydrogen-terminated diamond semiconductors is due to the contribution of negative charges adsorbed to the surface of the diamond semiconductor or existing in the insulating film formed in contact with the diamond semiconductor. The sources of this negative charge include, for example, adsorbed gases such as nitrogen dioxide (NO 2 ) and ozone (O 3 ), solids such as tungsten oxide (WO 3 ), molybdenum oxide (MoO 3 ), Vanadium oxide (V 2 O 5 ), niobium oxide (Nb 2 O 3 ) and aluminum oxide (Al 2 O 3 ) are mentioned (Non-Patent Document 2).
In Non-Patent Document 3, unoccupied levels due to oxygen point defects and Al vacancies in the Al 2 O 3 film formed on the surface of the diamond become negatively charged, thereby inducing holes near the diamond surface and promoting electrical conduction. It is disclosed that this occurs.
Furthermore, in Non-Patent Document 4, a diamond is exposed to NO 2 gas in order to accumulate a high concentration of holes near the surface of the diamond, and then sealed with an Al 2 O 3 film to fabricate a FET (Field Effect Transistor). An example is disclosed.

IEEE Electron Device Letters,39,1373(2018)IEEE Electron Device Letters, 39, 1373 (2018) Phys.Status Solidi A,1800681(2018)Phys. Status Solidi A, 1800681 (2018) Scientific Reports,7,42368(2017)Scientific Reports, 7, 42368 (2017) Jpn.J.Appl.Phys.,56,01AA01(2017)Jpn. J. Appl. Phys. ,56,01AA01(2017) APL Materials,6,111105(2018)APL Materials, 6, 111105 (2018) Phys.Status Solidi RRL,1700401(2018)Phys. Status Solidi RRL, 1700401 (2018)

上記のように、ダイヤモンド半導体は、MIS型半導体装置用として優れた材料特性を有し、水素終端により生産性や品質の課題も解決しつつある。
しかし、水素終端されたダイヤモンド半導体層を用いたMIS型半導体装置を製造してみると、製造されたMIS型半導体装置は、ホールの移動度が不十分で低消費電力および高速動作に資さないという問題があった。また、非電圧印加時に電流が流れることは消費電力上もセーフティ上も好ましくないが、この電流の低減と移動度の向上は両立しなかった。
As mentioned above, diamond semiconductors have excellent material properties for use in MIS type semiconductor devices, and problems with productivity and quality are being solved by hydrogen termination.
However, when manufacturing an MIS type semiconductor device using a hydrogen-terminated diamond semiconductor layer, the manufactured MIS type semiconductor device has insufficient hole mobility and is not conducive to low power consumption and high speed operation. There was a problem. Further, although it is undesirable for current to flow when no voltage is applied from the viewpoint of power consumption and safety, reduction of this current and improvement of mobility are not compatible with each other.

本発明が解決しようとする課題は、セーフティ、省エネルギー、かつ移動度が高くて高速動作に適するダイヤモンド半導体によるMIS型半導体装置およびその製造方法を提供することである。 The problem to be solved by the present invention is to provide an MIS type semiconductor device using a diamond semiconductor that is safe, energy saving, has high mobility, and is suitable for high-speed operation, and a method for manufacturing the same.

本発明の構成を下記に示す。
(構成1)
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたp型のMIS型半導体装置であって、
前記半導体層は少なくとも前記絶縁体層と接する部分の一部が水素終端されたダイヤモンドからなり、
閾値電圧VTHが負電圧である、MIS型半導体装置。
(構成2)
前記絶縁体層は窒化ホウ素からなる、構成1記載のMIS型半導体装置。
(構成3)
前記絶縁体層は窒化ホウ素の単結晶からなる、構成1または2記載のMIS型半導体装置。
(構成4)
前記絶縁体層は六方晶窒化ホウ素(h-BN)からなる、構成1から3の何れか1記載のMIS型半導体装置。
(構成5)
前記半導体層と前記絶縁体層との界面に存在する荷電不純物の密度が0cm-2以上5×1011cm-2以下である、構成1から4の何れか1記載のMIS型半導体装置。
(構成6)
前記半導体層と前記絶縁体層との界面に存在する荷電不純物の密度が0cm-2以上1×1011cm-2以下である、構成1から4の何れか1記載のMIS型半導体装置。
(構成7)
前記導電体層はグラファイトからなる、構成1から6の何れか1記載のMIS型半導体装置。
(構成8)
水素で終端されたダイヤモンドからなる第1主表面を有する半導体層を形成することと、
前記半導体層の水素で終端された面の少なくとも一部に接して絶縁体層を形成することと、
前記絶縁体層の少なくとも一部の上に導電体層を形成することを有し、
前記半導体層を形成することの直後から前記絶縁体層を形成することの直前に至るまで間の雰囲気が、真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つである、MIS型半導体装置の製造方法。
(構成9)
第1主表面の少なくとも一部にダイヤモンドからなる半導体層が露出している部分を有する部材を準備する部材準備することと、
前記半導体層が露出している部分の少なくとも一部を水素処理することと、
前記半導体層の前記水素処理された部分の少なくとも一部に接して絶縁体層を形成することと、
前記絶縁体層の少なくとも一部の上に導電体層を形成することを有し、
前記水素処理することの直後から前記絶縁体層を形成することの直前に至るまで間の雰囲気が、真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つである、MIS型半導体装置の製造方法。
(構成10)
前記絶縁体層を形成することの雰囲気が真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つである、構成8または9記載のMIS型半導体装置の製造方法。
(構成11)
前記絶縁体層は窒化ホウ素からなる、構成8から10の何れか1記載のMIS型半導体装置の製造方法。
(構成12)
前記絶縁体層は窒化ホウ素の単結晶からなる、構成8から11の何れか1記載のMIS型半導体装置の製造方法。
(構成13)
前記絶縁体層は六方晶窒化ホウ素(h-BN)からなる、構成8から12の何れか1記載のMIS型半導体装置の製造方法。
(構成14)
前記半導体層と前記絶縁体層との界面に存在する荷電不純物の密度が0cm-2以上5×1011cm-2以下である、構成8から13の何れか1記載のMIS型半導体装置の製造方法。
(構成15)
前記半導体層と前記絶縁体層との界面に存在する荷電不純物の密度が0cm-2以上1×1011cm-2以下である、構成8から13の何れか1記載のMIS型半導体装置の製造方法。
(構成16)
前記不活性ガスはアルゴンガスである、構成8から15の何れか1記載のMIS型半導体装置の製造方法。
(構成17)
前記雰囲気の圧力は大気圧である、構成8または9に記載のMIS型半導体装置の製造方法。
The configuration of the present invention is shown below.
(Configuration 1)
A p-type MIS semiconductor device comprising a semiconductor layer, an insulator layer, and a conductor layer, the insulator layer being sandwiched between the semiconductor layer and the conductor layer,
The semiconductor layer is made of diamond in which at least a portion of the portion in contact with the insulator layer is hydrogen-terminated,
An MIS type semiconductor device in which the threshold voltage V TH is a negative voltage.
(Configuration 2)
The MIS type semiconductor device according to Configuration 1, wherein the insulator layer is made of boron nitride.
(Configuration 3)
3. The MIS type semiconductor device according to configuration 1 or 2, wherein the insulating layer is made of a single crystal of boron nitride.
(Configuration 4)
4. The MIS type semiconductor device according to any one of configurations 1 to 3, wherein the insulating layer is made of hexagonal boron nitride (h-BN).
(Configuration 5)
The MIS type semiconductor device according to any one of configurations 1 to 4, wherein the density of charged impurities present at the interface between the semiconductor layer and the insulator layer is 0 cm -2 or more and 5×10 11 cm -2 or less.
(Configuration 6)
The MIS type semiconductor device according to any one of configurations 1 to 4, wherein the density of charged impurities present at the interface between the semiconductor layer and the insulator layer is 0 cm -2 or more and 1×10 11 cm -2 or less.
(Configuration 7)
7. The MIS type semiconductor device according to any one of configurations 1 to 6, wherein the conductor layer is made of graphite.
(Configuration 8)
forming a semiconductor layer having a first main surface made of hydrogen-terminated diamond;
forming an insulator layer in contact with at least a portion of the hydrogen-terminated surface of the semiconductor layer;
forming a conductor layer on at least a portion of the insulator layer,
The atmosphere between immediately after forming the semiconductor layer and immediately before forming the insulator layer is one of a group consisting of vacuum, hydrogen gas, an inert gas, and hydrogen gas to which an inert gas is added. A method for manufacturing an MIS type semiconductor device, which is one of the selected methods.
(Configuration 9)
preparing a member having at least a portion of the first main surface where a semiconductor layer made of diamond is exposed;
treating at least a portion of the exposed portion of the semiconductor layer with hydrogen;
forming an insulator layer in contact with at least a portion of the hydrogen-treated portion of the semiconductor layer;
forming a conductor layer on at least a portion of the insulator layer,
The atmosphere from immediately after the hydrogen treatment to immediately before forming the insulating layer is selected from the group consisting of vacuum, hydrogen gas, inert gas, and hydrogen gas to which an inert gas is added. A method for manufacturing an MIS type semiconductor device, which is one of the above.
(Configuration 10)
MIS according to configuration 8 or 9, wherein the atmosphere in which the insulator layer is formed is one selected from the group consisting of vacuum, hydrogen gas, inert gas, and hydrogen gas to which an inert gas is added. A method for manufacturing a type semiconductor device.
(Configuration 11)
11. The method for manufacturing an MIS semiconductor device according to any one of configurations 8 to 10, wherein the insulating layer is made of boron nitride.
(Configuration 12)
12. The method for manufacturing a MIS type semiconductor device according to any one of configurations 8 to 11, wherein the insulating layer is made of a single crystal of boron nitride.
(Configuration 13)
13. The method for manufacturing an MIS semiconductor device according to any one of configurations 8 to 12, wherein the insulating layer is made of hexagonal boron nitride (h-BN).
(Configuration 14)
Manufacturing the MIS type semiconductor device according to any one of configurations 8 to 13, wherein the density of charged impurities present at the interface between the semiconductor layer and the insulator layer is 0 cm -2 or more and 5 x 10 11 cm -2 or less. Method.
(Configuration 15)
Manufacturing the MIS type semiconductor device according to any one of configurations 8 to 13, wherein the density of charged impurities present at the interface between the semiconductor layer and the insulator layer is 0 cm -2 or more and 1×10 11 cm -2 or less. Method.
(Configuration 16)
16. The method for manufacturing an MIS semiconductor device according to any one of configurations 8 to 15, wherein the inert gas is argon gas.
(Configuration 17)
10. The method for manufacturing an MIS semiconductor device according to configuration 8 or 9, wherein the pressure of the atmosphere is atmospheric pressure.

本発明によれば、セーフティ、省エネルギー、かつ移動度が高くて高速動作に適するダイヤモンド半導体によるMIS型半導体装置およびその製造方法を提供することが可能になる。 According to the present invention, it is possible to provide an MIS semiconductor device using a diamond semiconductor that is safe, energy-saving, has high mobility, and is suitable for high-speed operation, and a method for manufacturing the same.

本発明のMIS型半導体装置の構造を示す断面図。FIG. 1 is a cross-sectional view showing the structure of a MIS type semiconductor device of the present invention. 本発明の半導体層とゲート絶縁体層の結晶構造を示す鳥瞰図。FIG. 2 is a bird's-eye view showing the crystal structure of the semiconductor layer and gate insulator layer of the present invention. 本発明のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the present invention in cross-sectional view. 本発明のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of the present invention in cross-sectional view. 本発明のMIS型半導体装置の製造工程を説明するフローチャート図。FIG. 3 is a flowchart diagram illustrating the manufacturing process of the MIS type semiconductor device of the present invention. 本発明のMIS型半導体装置の製造工程を説明するフローチャート図。FIG. 3 is a flowchart diagram illustrating the manufacturing process of the MIS type semiconductor device of the present invention. 実施例1のMIS型半導体装置の構造を示す断面図。(a)は上面から見た平面視図、(b)は(a)のAとA′を結ぶ線で断面をとったときの断面図、(c)は(a)のBとB′を結ぶ線で断面をとったときの断面図。1 is a cross-sectional view showing the structure of a MIS type semiconductor device of Example 1. FIG. (a) is a plan view seen from above, (b) is a cross-sectional view taken along the line connecting A and A' in (a), and (c) is a cross-sectional view taken along the line connecting A and A' in (a). A cross-sectional view taken along the connecting lines. 実施例1のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of Example 1 in cross-sectional view. 実施例1のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of Example 1 in cross-sectional view. 実施例1のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of Example 1 in cross-sectional view. 実施例1のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of Example 1 in cross-sectional view. 実施例1のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of Example 1 in cross-sectional view. 実施例1のMIS型半導体装置の製造工程を断面図にて示した製造工程図。FIG. 3 is a manufacturing process diagram showing a manufacturing process of the MIS type semiconductor device of Example 1 in cross-sectional view. 実施例1で使用した処理装置構成の概要図。1 is a schematic diagram of the configuration of a processing device used in Example 1. FIG. 実施例1で使用した処理装置構成の概要図。1 is a schematic diagram of the configuration of a processing device used in Example 1. FIG. 実施例1で作製したMIS型半導体装置の上面写真。A top view photograph of the MIS type semiconductor device manufactured in Example 1. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG. 実施例1で作製したMIS型半導体装置の電気特性を示す特性図。3 is a characteristic diagram showing the electrical characteristics of the MIS type semiconductor device manufactured in Example 1. FIG.

(実施の形態1)
以下本発明を実施するための形態について図面を参照しながら説明する。
(Embodiment 1)
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments for carrying out the present invention will be described below with reference to the drawings.

<コンセプト>
前述のように、これまでの水素終端ダイヤモンド半導体では、水素終端された半導体表面近傍の電気伝導にはダイヤモンド半導体の表面に付着した、あるいはダイヤモンド半導体に接した絶縁膜中の負電荷が必要と考えられてきた。
それに対し、発明者は、この負電荷は必ずしも必要ではなく、むしろ負電荷はクーロン散乱によって電荷キャリアの移動度を低下させるとともに、ノーマリオン動作(すなわち、正の閾値電圧VTH)を引き起こす要因になると考えた。そこで、水素終端ダイヤモンド表面形成後大気に暴露することなく、水素終端されたダイヤモンド半導体に接した絶縁膜を形成することで、負電荷密度を低減し、高いキャリア移動度(ホール移動度)と負の閾値電圧VTHを両立して得られることを見出した。
なお、本発明では、閾値電圧VTHは、MIS型半導体装置において、ソースに対してゲートに印加したゲート電圧Vに対するソースとドレイン間に流れるドレイン電流Iの絶対値の平方根(|I1/2)の特性曲線を直線近似し、I=0に外挿したときのゲート電圧Vの値のことをいう。
<Concept>
As mentioned above, in conventional hydrogen-terminated diamond semiconductors, it is thought that negative charges in the insulating film attached to the surface of the diamond semiconductor or in contact with the diamond semiconductor are necessary for electrical conduction near the hydrogen-terminated semiconductor surface. I've been exposed to it.
On the other hand, the inventors believe that this negative charge is not necessarily necessary, but rather that it reduces the mobility of charge carriers through Coulomb scattering and is a factor that causes normally-ion operation (i.e., positive threshold voltage V TH ). I thought it would be. Therefore, by forming an insulating film in contact with the hydrogen-terminated diamond semiconductor without exposing it to the atmosphere after the hydrogen-terminated diamond surface is formed, we can reduce the negative charge density and achieve high carrier mobility (hole mobility) and It has been found that it is possible to simultaneously obtain a threshold voltage V TH of .
In the present invention, the threshold voltage V TH is defined as the square root of the absolute value of the drain current ID flowing between the source and the drain (|I D | 1/2 ) is linearly approximated and extrapolated to I D =0.

ここで、ゲート絶縁膜は、材料を限定されるものではなく、例えば、窒化ホウ素、酸化アルミニウム、酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化チタン、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタンアルミニウム、フッ化カルシウムからなる単層膜またはこれらの膜からなる複合膜を挙げることができる。
この中で、ゲート絶縁膜は、窒化ホウ素が好ましく、単結晶の窒化ホウ素がより好ましく、六方晶窒化ホウ素(h-BN)がより一層好ましい。また、絶縁膜を複合膜とするときは、水素終端ダイヤモンド層に接する面の膜を窒化ホウ素からなる膜とすることが好ましく、単結晶の窒化ホウ素からなる膜とすることがより好ましく、六方晶窒化ホウ素(h-BN)からなる膜とすることがより一層好ましい。
ゲート絶縁膜として、窒化ホウ素、好ましくは単結晶の窒化ホウ素、より一層好ましくは六方晶窒化ホウ素(h-BN)を用いた場合は、よりホール移動度を高めることができ、また、閾値電圧VTHはより大きな負電圧となって制御性も向上するという効果が得られる。
Here, the material of the gate insulating film is not limited, and examples thereof include boron nitride, aluminum oxide, silicon oxide, silicon oxynitride, hafnium oxide, titanium oxide, tantalum oxide, yttrium oxide, zirconium oxide, and lanthanum aluminum oxide. , a single-layer film made of calcium fluoride, or a composite film made of these films.
Among these, the gate insulating film is preferably made of boron nitride, more preferably single crystal boron nitride, and even more preferably hexagonal boron nitride (h-BN). Furthermore, when the insulating film is a composite film, the film on the surface in contact with the hydrogen-terminated diamond layer is preferably made of boron nitride, more preferably made of single crystal boron nitride, and has a hexagonal structure. It is even more preferable to use a film made of boron nitride (h-BN).
When boron nitride, preferably single-crystal boron nitride, and even more preferably hexagonal boron nitride (h-BN) is used as the gate insulating film, the hole mobility can be further increased, and the threshold voltage V TH becomes a larger negative voltage, resulting in improved controllability.

実験およびシミュレーションを駆使して詳細に検討した結果、本発明の方法では、水素終端された半導体表面近傍の電気伝導にはダイヤモンド半導体の表面に付着した、およびダイヤモンド半導体に接した絶縁膜中の負電荷は少なく、ゲートに印加した電圧で水素終端近傍のダイヤモンド半導体層の伝導が制御でき、しかも負電荷による散乱が抑えられる。また、例えば、ゲート絶縁膜としてh-BNを用いた場合、移動度は5×10cm-1-1以上という高いものであった。 As a result of detailed studies using experiments and simulations, we found that in the method of the present invention, electrical conduction near the surface of a hydrogen-terminated semiconductor is affected by negative energy in the insulating film attached to the surface of the diamond semiconductor and in contact with the diamond semiconductor. The charge is small, and conduction in the diamond semiconductor layer near the hydrogen termination can be controlled by the voltage applied to the gate, and scattering due to negative charges can be suppressed. Furthermore, for example, when h-BN was used as the gate insulating film, the mobility was as high as 5×10 2 cm 2 V −1 s −1 or more.

閾値電圧VTHが負電位であるp型のMIS半導体装置において、ゲート電圧Vが0のときドレイン電流Iは必ずしも0になるとは限らない。ゲート電圧Vに対するドレイン電流I特性がV=0近傍で裾を引くように変化している場合、すなわち上記|I1/2の特性曲線が近似直線からI=0近傍で解離する場合は、V=0でドレイン電流Iが流れることがある。 In a p-type MIS semiconductor device in which the threshold voltage V TH is a negative potential, when the gate voltage V G is 0, the drain current I D does not necessarily become 0. When the drain current I D characteristic with respect to the gate voltage V G changes in the vicinity of V G =0, that is, the characteristic curve of |I D | 1/2 changes from the approximate straight line to the vicinity of I D =0. When dissociated, a drain current ID may flow at V G =0.

しかしながら本発明の構成では、例えばゲート絶縁膜として六方晶窒化ホウ素(h-BN)を用いた場合、|I1/2の近似直線は|I1/2の実測とよく一致し、V=0でドレイン電流Iは4×10-4mA・mm-1より少なくなった。すなわち、本発明のMIS型半導体装置は、ノーマリーオフ、すなわちゲート電極に電圧が印加されていない状態では電流が流れない省エネルギーに好適な特性を有する。ゲート電極に電圧を印加しない待機状態では、ドレイン電流Iが流れないため、セーフティ上も優れる。また、上述のようにホール移動度が高いため、オン抵抗を下げることができ、これによって導通損失を抑えることができるため、動作時も省エネルギーになる。 However, in the configuration of the present invention, for example, when hexagonal boron nitride (h-BN) is used as the gate insulating film, the approximate straight line of |I D | 1/2 does not match well with the actual measurement of |I D | 1/2 . , the drain current I D was less than 4×10 −4 mA·mm −1 at V G =0. That is, the MIS semiconductor device of the present invention has a normally-off characteristic, that is, no current flows when no voltage is applied to the gate electrode, which is suitable for energy saving. In a standby state in which no voltage is applied to the gate electrode, no drain current ID flows, which is also excellent in terms of safety. Furthermore, since the hole mobility is high as described above, the on-resistance can be lowered, thereby suppressing conduction loss, resulting in energy savings during operation.

また、発明者は、水素終端ダイヤモンド半導体層表面に接してゲート絶縁膜を形成し、閾値電圧VTHを負電圧とする1つの方法として、水素終端半導体層形成工程直後から絶縁体層形成工程直前までの間の雰囲気が真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つとすればよいことを発見した。なお、水素終端半導体層形成工程と絶縁体層形成工程の両工程間の工程としては、例えば、試料の搬送工程や試料の一時保管工程を挙げることができる。ここで、絶縁膜としては、上記のように、窒化ホウ素が好ましく、単結晶の窒化ホウ素がより好ましく、六方晶窒化ホウ素(h-BN)がより一層好ましい。 In addition, the inventor has proposed a method for forming a gate insulating film in contact with the surface of the hydrogen-terminated diamond semiconductor layer and making the threshold voltage V TH a negative voltage. It has been discovered that the atmosphere during this period may be one selected from the group consisting of vacuum, hydrogen gas, inert gas, and hydrogen gas to which an inert gas is added. Note that the steps between the hydrogen-terminated semiconductor layer forming step and the insulator layer forming step include, for example, a sample transportation step and a sample temporary storage step. Here, as the insulating film, as described above, boron nitride is preferable, single crystal boron nitride is more preferable, and hexagonal boron nitride (h-BN) is even more preferable.

<構造と特徴>
本発明のMIS型半導体装置101は、図1に示すように、ダイヤモンド基板21、ダイヤモンド半導体層22、ゲート絶縁体層(ゲート絶縁膜)23および導電体層(ゲート電極)24を基本構成要素とし、他に、ソース電極およびその配線28、ドレイン電極およびその配線29、ゲート電極配線27、絶縁膜25、低抵抗化層26を有する構造をもつ。ここで、ダイヤモンド半導体層22の少なくとも第1主表面は、後述のように水素終端処理されている。
ここで、基板がダイヤモンド以外であっても基板上にダイヤモンドからなる薄膜を形成し、それをダイヤモンド半導体層22としてもよい。また、ダイヤモンド基板21を半導体層として利用し、ダイヤモンド基板21の表層部をダイヤモンド半導体層22としてもよい。肝要なことは、ダイヤモンドからなる半導体層がゲート絶縁膜23と接していることである。ここで、ダイヤモンドからなる半導体層(ダイヤモンド半導体層)22には、ドーパントが含まれていてもよい。
<Structure and features>
As shown in FIG. 1, the MIS type semiconductor device 101 of the present invention has a diamond substrate 21, a diamond semiconductor layer 22, a gate insulator layer (gate insulating film) 23, and a conductor layer (gate electrode) 24 as basic components. In addition, it has a structure including a source electrode and its wiring 28, a drain electrode and its wiring 29, a gate electrode wiring 27, an insulating film 25, and a low resistance layer 26. Here, at least the first main surface of the diamond semiconductor layer 22 is subjected to hydrogen termination treatment as described below.
Here, even if the substrate is other than diamond, a thin film made of diamond may be formed on the substrate and used as the diamond semiconductor layer 22. Alternatively, the diamond substrate 21 may be used as a semiconductor layer, and the surface layer portion of the diamond substrate 21 may be used as the diamond semiconductor layer 22. What is important is that the semiconductor layer made of diamond is in contact with the gate insulating film 23. Here, the semiconductor layer (diamond semiconductor layer) 22 made of diamond may contain a dopant.

本発明は材料的に優れた電気的特性を有するダイヤモンドからなる半導体層を有するMIS型半導体装置に関するものであるが、本発明のMIS型半導体装置の構造で、よりその効果を高めるための特徴的なことの1つは、ゲート絶縁体層23が窒化ホウ素からなること、より好ましくは窒化ホウ素の単結晶からなること、さらにより一層好ましくは六方晶窒化ホウ素(h-BN)からなることである。 The present invention relates to an MIS type semiconductor device having a semiconductor layer made of diamond which has excellent material electrical characteristics. One thing is that the gate insulator layer 23 consists of boron nitride, more preferably of single crystal boron nitride, even more preferably of hexagonal boron nitride (h-BN). .

窒化ホウ素の構造体としては、アモルファス構造のアモルファス窒化ホウ素(a-BN)、c軸方向の積層構造の乱れた乱層窒化ホウ素(t-BN)、立方晶系閃亜鉛鉱型の立方晶窒化ホウ素(c-BN)、六方晶系グラファイト構造の六方晶窒化ホウ素(h-BN)および六方晶系ウルツ鉱型構造のウルツ鉱窒化ホウ素(w-BN)が知られている。
これらの窒化ホウ素(BN)の中で、ゲート絶縁体層23としては、ゲート絶縁体層23中の電荷トラップを減らす観点から、六方晶窒化ホウ素(h-BN)が一番好ましく、それが単結晶となっていることがより好ましい。
Structures of boron nitride include amorphous boron nitride (a-BN), turbostratic boron nitride (t-BN) with a disordered layered structure in the c-axis direction, and cubic zinc blende-type cubic nitride. Boron (c-BN), hexagonal boron nitride (h-BN) with a hexagonal graphite structure, and wurtzite boron nitride (w-BN) with a hexagonal wurtzite structure are known.
Among these boron nitrides (BN), hexagonal boron nitride (h-BN) is the most preferable for the gate insulator layer 23 from the viewpoint of reducing charge traps in the gate insulator layer 23. More preferably, it is crystalline.

これまでに報告されたダイヤモンド半導体を用いたMIS型半導体装置(ダイヤモンド電界効果トランジスタ)では、ゲート絶縁体層(ゲート絶縁膜)は、多くは非晶質の膜で、主に蒸着法や原子層堆積法(ALD法)によって形成されていた。これらの方法によって形成されたゲート絶縁体層は、原子欠損等に起因する電荷トラップ密度が比較的高く、ダイヤモンド半導体層との界面にも比較的高い界面準位が形成される。このようなトラップ(準位)に捕獲された電荷は、キャリアの移動度を低下する要因となる。 In MIS type semiconductor devices (diamond field effect transistors) using diamond semiconductors that have been reported so far, the gate insulator layer (gate insulating film) is mostly an amorphous film, and is mainly formed by vapor deposition or atomic layer deposition. It was formed by a deposition method (ALD method). The gate insulator layer formed by these methods has a relatively high charge trap density due to atomic defects, etc., and a relatively high interface level is also formed at the interface with the diamond semiconductor layer. Charges captured in such traps (levels) become a factor that reduces carrier mobility.

ダイヤモンドは各炭素原子が周りの4つの原子と共有結合で結び付いた結晶からなる。ダイヤモンドの表面では、結合手が余る。この未結合手は不安定で、表面準位として振る舞う。
未結合手は水素と結合させ安定化することができる。この状態を水素終端と呼ぶ。
例えば、化学気相合成したダイヤモンドの表面は、合成中に水素プラズマに晒されるため水素終端となる。このような水素終端ダイヤモンド表面を使えば、ダイヤモンド側の表面準位密度を低減できる。
一方、h-BNの表面は構造上、未結合手をもたない。そのため、h-BNと水素終端ダイヤモンドの接合界面の界面準位密度は低い。さらに、単結晶h-BNからなる絶縁体層(絶縁膜)中のトラップ密度は小さい。これらのことから、絶縁体層中のトラップや界面準位に捕獲された電荷によるキャリア散乱を低減できる。
Diamond consists of a crystal in which each carbon atom is covalently bonded to four surrounding atoms. On the surface of a diamond, there are excess bonds. This dangling bond is unstable and behaves as a surface level.
The dangling bonds can be stabilized by bonding with hydrogen. This state is called hydrogen termination.
For example, the surface of diamond synthesized by chemical vapor phase becomes hydrogen-terminated because it is exposed to hydrogen plasma during synthesis. By using such a hydrogen-terminated diamond surface, the surface state density on the diamond side can be reduced.
On the other hand, the surface of h-BN has no dangling bonds due to its structure. Therefore, the interface state density at the bonding interface between h-BN and hydrogen-terminated diamond is low. Furthermore, the trap density in the insulator layer (insulating film) made of single crystal h-BN is small. For these reasons, carrier scattering due to charges trapped in traps in the insulator layer and interface states can be reduced.

また、h-BNの絶縁破壊電界(c軸平行)は約12MV/cmと大きいため、高密度キャリアの誘起によって低オン抵抗も得られる。さらに、h-BNと水素終端ダイヤモンド(111)表面との格子不整合は約0.7%であり、格子欠陥や歪みの少ない界面形成に向いている。これも、MIS型半導体装置の特性向上に利する。ここで、参考までに、h-BNと水素終端ダイヤモンド結晶(111)の結晶構造鳥瞰模式図を図2に示す。図2中の11は炭素、12は水素、13はホウ素そして14は窒素の各原子である。 Furthermore, since the dielectric breakdown electric field (parallel to the c-axis) of h-BN is as large as about 12 MV/cm, low on-resistance can be obtained by inducing high-density carriers. Furthermore, the lattice mismatch between h-BN and the hydrogen-terminated diamond (111) surface is about 0.7%, making it suitable for forming an interface with few lattice defects or distortions. This is also useful for improving the characteristics of the MIS type semiconductor device. Here, for reference, a bird's-eye view schematic diagram of the crystal structure of h-BN and hydrogen-terminated diamond crystal (111) is shown in FIG. In FIG. 2, 11 is a carbon atom, 12 is a hydrogen atom, 13 is a boron atom, and 14 is a nitrogen atom.

ゲート絶縁体層23は、ホウ素と窒素からなる1原子ペア層以上300nm以下の厚さが好ましく、1nm以上100nm以下がより好ましい。
1原子ペア層以上の稠密な膜になるとリーク電流が抑えられ、ゲート絶縁体層として機能しやすくなる。トンネル電流を含めたリーク電流を抑制するためには1nm以上の厚さが好ましい。
また、ゲート絶縁体層23の厚さが300nm以下の場合、MIS型半導体装置として十分な静電容量を得やすくなる。
The gate insulator layer 23 preferably has a thickness of at least 1 atomic pair layer made of boron and nitrogen and at most 300 nm, more preferably at least 1 nm and at most 100 nm.
When the film becomes dense with one atomic pair layer or more, leakage current is suppressed and it becomes easier to function as a gate insulator layer. In order to suppress leakage current including tunnel current, the thickness is preferably 1 nm or more.
Further, when the thickness of the gate insulator layer 23 is 300 nm or less, it becomes easy to obtain sufficient capacitance as an MIS type semiconductor device.

ダイヤモンド半導体層22は、結晶面が(100)または(111)の単結晶であることが好ましい。 The diamond semiconductor layer 22 is preferably a single crystal with a (100) or (111) crystal plane.

ダイヤモンド半導体層22とゲート絶縁体層23との界面に存在する荷電不純物の密度(界面の濃度)は、0cm-2以上5×1011cm-2以下、より好ましくは0cm-2以上1×1011cm-2以下とすることが好ましい。荷電不純物の密度がこの範囲にあると、ダイヤモンド半導体層22の水素終端された表面近傍に形成されるチャネル層を移動するホールの荷電不純物による散乱が抑制されて、高い移動度を有するMIS型半導体装置101を供給することが可能となる。
ここで、MIS型半導体装置101は、ゲート電極24に印加する負電位によって前記チャネル層にホールを誘起する。一方、ゲート電極24に電圧が印加されない場合は、シャットオフの状態になり、MIS型半導体装置101はノーマリーオフ動作となる。荷電不純物の密度が上記範囲に収まっている場合は、その荷電不純物によって誘起されるホールは極少量のため、ゲート電極24に電圧が印加されないときのソースドレイン間のリーク電流は大変小さい。
The density of charged impurities present at the interface between the diamond semiconductor layer 22 and the gate insulator layer 23 (concentration at the interface) is 0 cm -2 or more and 5 x 10 cm -2 or less, more preferably 0 cm -2 or more and 1 x 10 cm -2 or less. It is preferable to set it to 11 cm −2 or less. When the density of the charged impurities is within this range, scattering of holes moving through the channel layer formed near the hydrogen-terminated surface of the diamond semiconductor layer 22 due to the charged impurities is suppressed, resulting in an MIS type semiconductor having high mobility. It becomes possible to supply the device 101.
Here, in the MIS semiconductor device 101, holes are induced in the channel layer by a negative potential applied to the gate electrode 24. On the other hand, when no voltage is applied to the gate electrode 24, the MIS type semiconductor device 101 enters a shut-off state and enters a normally-off operation. When the density of the charged impurity is within the above range, the number of holes induced by the charged impurity is extremely small, so the leakage current between the source and drain when no voltage is applied to the gate electrode 24 is very small.

発明者は、水素終端後からゲート絶縁体層23によって水素終端面が覆われるまでの間、試料を真空やArガスなどの不活性ガス環境に置いておくという比較的簡単な処理により、荷電不純物の密度を0cm-2以上5×1011cm-2以下の範囲に収めることが可能であることを見出した。洗浄、クリーニング熱処理および表面処理を必要としないで荷電不純物の密度を上記範囲に収めることが可能である。 The inventors removed charged impurities by a relatively simple process of leaving the sample in a vacuum or inert gas environment such as Ar gas from the time the hydrogen was terminated until the hydrogen-terminated surface was covered with the gate insulator layer 23. It has been found that it is possible to keep the density within the range of 0 cm -2 or more and 5×10 11 cm -2 or less. It is possible to keep the density of charged impurities within the above range without the need for washing, cleaning heat treatment and surface treatment.

ダイヤモンドおよびh-BNはどちらもワイドバンドギャップ(5.47eVおよび5.97eV)をもつことから、高温動作に向いている。h-BNが室温で4W/cm・Kという銅に匹敵する高い熱伝導率をもつことも、ダイヤモンドの高い熱伝導率(室温で22W/cm・K)と合わせて、チャネル部分からの優れた放熱に寄与する。さらに、h-BNは1000℃の高温において酸化を防ぐコーティング材として働くことが知られている。そのため、ダイヤモンド表面の水素終端を高温で保護する機能も果たす。一方、ダイヤモンドおよびh-BNの低い比誘電率(5.7および5.1(c軸平行))は、高速・高周波動作に望ましい特性である。 Both diamond and h-BN have wide band gaps (5.47 eV and 5.97 eV), making them suitable for high temperature operation. The fact that h-BN has a high thermal conductivity of 4 W/cm K at room temperature, comparable to that of copper, combined with the high thermal conductivity of diamond (22 W/cm K at room temperature), provides excellent heat transfer from the channel part. Contributes to heat dissipation. Furthermore, h-BN is known to act as a coating material that prevents oxidation at high temperatures of 1000°C. Therefore, it also functions to protect the hydrogen terminations on the diamond surface at high temperatures. On the other hand, the low dielectric constants of diamond and h-BN (5.7 and 5.1 (parallel to the c-axis)) are desirable properties for high speed and high frequency operation.

なお、ゲート絶縁体層23は、終端処理されたダイヤモンド半導体層22の表面に直接接して、水、炭化水素やレジスト残渣などの層を挟まないことが好ましい。このような層を挟むと、界面準位が発生しやすいためである。 Note that it is preferable that the gate insulator layer 23 be in direct contact with the surface of the diamond semiconductor layer 22 that has been subjected to the termination treatment, without interposing any layer of water, hydrocarbon, resist residue, or the like. This is because interface states are likely to occur if such layers are sandwiched.

ゲート絶縁体層23としてAlなどの非晶質膜を用いた従来構造では、ゲート絶縁体層23中およびゲート絶縁体層23とダイヤモンド半導体層22との界面にトラップ(電荷トラップ)が多く含まれる傾向がある。このため、キャリア伝導は散乱を受け、キャリア移動度は低いものとなる。
一方、ゲート絶縁体層(ゲート絶縁膜)として窒化ホウ素、好ましくは単結晶の窒化ホウ素、より好ましくはh-BN、さらに一層好ましくは単結晶のh-BNを用いた本発明の構造では、ゲート絶縁体層23中の電荷トラップは少ない傾向がある。このため、キャリア伝導は散乱が少なく、高いキャリア移動度が得られる。
In the conventional structure using an amorphous film such as Al 2 O 3 as the gate insulator layer 23 , traps (charge traps) occur in the gate insulator layer 23 and at the interface between the gate insulator layer 23 and the diamond semiconductor layer 22 . It tends to contain a lot. Therefore, carrier conduction is subject to scattering, and carrier mobility becomes low.
On the other hand, in the structure of the present invention using boron nitride, preferably single-crystal boron nitride, more preferably h-BN, even more preferably single-crystal h-BN, as the gate insulator layer (gate insulating film), There tends to be less charge trapping in the insulator layer 23. Therefore, carrier conduction causes less scattering and high carrier mobility can be obtained.

ダイヤモンド基板21は、その上に形成するダイヤモンド半導体層22が欠陥の少ない高品質な結晶になるように、結晶欠陥が少なく、清浄度が高く、平坦、平滑な表面をもつことが好ましい。また、表面ラフネス散乱の影響を低減するため、半導体層の表面も平坦、平滑であることが好ましい。 The diamond substrate 21 preferably has few crystal defects, high cleanliness, and a flat, smooth surface so that the diamond semiconductor layer 22 formed thereon is a high-quality crystal with few defects. Further, in order to reduce the influence of surface roughness scattering, it is preferable that the surface of the semiconductor layer is also flat and smooth.

ゲート電極24は、閾値電圧VTHが負電圧になるような仕事関数をもつ導電材料からなる。具体的には、金属、グラファイト(C)またはドーパントが添加されたポリシリコンなどの導電膜を挙げることができる。金属としては、銅(Cu)、タングステン(W)、チタン(Ti)、アルミニウム(Al)、クロム(Cr)およびタンタル(Ta)などを挙げることができる。また、AlCu、CuNiFeおよびNiCrなどの合金、WSi、TiSiなどのシリサイドおよびポリサイド、WN、TiN、CrNおよびTaNなどの金属化合物も用いることができる。ゲート電極24は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。
なお、閾値電圧VTHは、ゲート電極24の材料、ゲート絶縁体層23の材料とその膜厚、半導体チャネル層の材料、不純物およびその密度などに左右される。
また、集積回路として本発明のMIS半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。
The gate electrode 24 is made of a conductive material having a work function such that the threshold voltage V TH is a negative voltage. Specifically, a conductive film such as metal, graphite (C), or polysilicon added with a dopant can be used. Examples of metals include copper (Cu), tungsten (W), titanium (Ti), aluminum (Al), chromium (Cr), and tantalum (Ta). In addition, alloys such as AlCu, CuNiFe and NiCr, silicides and polycides such as WSi and TiSi, and metal compounds such as WN, TiN, CrN and TaN can also be used. For the gate electrode 24, an appropriate material may be selected from among these materials, taking into consideration the conductivity, work function, workability, etc. as appropriate.
Note that the threshold voltage V TH depends on the material of the gate electrode 24, the material and thickness of the gate insulator layer 23, the material of the semiconductor channel layer, impurities and their density, and the like.
Further, when the MIS semiconductor device of the present invention is used as an integrated circuit, various heat treatments are added as part of integration, so the material is selected in consideration of the diffusion of the material, taking these heat treatments into consideration.

ソース電極とその配線28、ドレイン電極とその配線29およびゲート電極配線27は、金属、グラファイト、あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金(Au)、銀(Ag)、Cu、白金(Pt)、パラジウム(Pd)、W、Ti、Al、CrおよびTaなどを挙げることができる。また、AlCu、CuNiFeおよびNiCrなどの合金、WやTiなどを用いたポリサイド、WN、TiN、CrNおよびTaNなどの金属化合物も用いることができる。
これらの導電膜は、ダイヤモンド半導体層22と接する部分でオーミックコンタクトが取れることが好ましい。例えば、導電膜として、金(Au)、パラジウム(Pd)などの高い仕事関数を有する金属を用いることが好ましい。これらの高仕事関数の金属は直接接触でオーミックコンタクトがとれるという特徴がある。また、チタン(Ti)を用いることもできる。ここで、Tiは、アニールしてダイヤモンドと反応させてTiCを形成しておくことが好ましい。一方で、Tiは酸化されやすいので、ダイヤモンド半導体層22と電気的接触をとる場合は、ダイヤモンド半導体層22側からTi、その上にPtやAuやWといった材料が積層された導電膜構造とすることが好ましい。
The source electrode and its wiring 28, the drain electrode and its wiring 29, and the gate electrode wiring 27 are made of a conductive film such as metal, graphite, or polysilicon doped with a dopant. Examples of metals include gold (Au), silver (Ag), Cu, platinum (Pt), palladium (Pd), W, Ti, Al, Cr, and Ta. Further, alloys such as AlCu, CuNiFe, and NiCr, polycide using W, Ti, etc., and metal compounds such as WN, TiN, CrN, and TaN can also be used.
It is preferable that these conductive films can establish ohmic contact at the portions in contact with the diamond semiconductor layer 22. For example, it is preferable to use a metal having a high work function, such as gold (Au) or palladium (Pd), as the conductive film. These high work function metals are characterized by the ability to make ohmic contact through direct contact. Further, titanium (Ti) can also be used. Here, it is preferable that Ti be annealed and reacted with diamond to form TiC. On the other hand, since Ti is easily oxidized, when making electrical contact with the diamond semiconductor layer 22, a conductive film structure is used in which Ti is laminated from the diamond semiconductor layer 22 side, and a material such as Pt, Au, or W is laminated thereon. It is preferable.

また、ソース電極28およびドレイン電極29とのオーミックコンタクトを確実にとり、ダイヤモンド半導体層22のチャネル部以外の抵抗を下げるために、低抵抗化層26をダイヤモンド半導体層22とソース電極28やドレイン電極29との界面に形成しておくことが好ましい。例えば、ソース電極28およびドレイン電極29がTiからなるときの低抵抗化層としてはアニール形成によるTiCを挙げることができる。 In addition, in order to ensure ohmic contact with the source electrode 28 and drain electrode 29 and to lower the resistance of the diamond semiconductor layer 22 other than the channel portion, the low resistance layer 26 is connected between the diamond semiconductor layer 22 and the source electrode 28 and the drain electrode 29. It is preferable to form it at the interface with. For example, when the source electrode 28 and the drain electrode 29 are made of Ti, the low resistance layer may be TiC formed by annealing.

絶縁膜25は、電気的に絶縁するとともに水分や不純物の拡散を防止して、MIS半導体装置101の安定動作に一役を担うものである。その材料としては、酸化シリコン(SiO)膜、窒化シリコン(SiN)膜、酸化窒化シリコン(SiNO)膜、炭化シリコン(SiC)膜、炭化窒化シリコン(SiCN)膜、炭化窒化酸化シリコン(SiCNO)膜、アルミナ(Al)膜、窒化ホウ素(BN)膜およびポリイミドなどの有機膜などを挙げることができる。 The insulating film 25 plays a role in the stable operation of the MIS semiconductor device 101 by providing electrical insulation and preventing the diffusion of moisture and impurities. The materials include silicon oxide (SiO 2 ) film, silicon nitride (SiN) film, silicon oxynitride (SiNO) film, silicon carbide (SiC) film, silicon carbonitride (SiCN) film, silicon carbonitride oxide (SiCNO). Examples include organic films such as alumina (Al 2 O 3 ) film, boron nitride (BN) film, and polyimide film.

<製造方法>
次に、このMIS型半導体装置101の製造方法を、断面構造を示した図3、4およびフローチャートで示した図5を用いて説明する。
まず、図3(a)に示すように、ダイヤモンド基板21を準備する。ダイヤモンド基板としては、例えば、IbタイプあるいはIIaタイプで、結晶面が100あるいは111のものを好んで用いることができる。
ここで、ダイヤモンド基板21の表面は、平坦(平面)で原子レベルの平滑な面であることが好ましい。電界効果トランジスタの電気特性としては、ダイヤモンド半導体層22とゲート絶縁体層23との界面の平坦性、平滑性が重要であるが、その界面の平坦性、平滑性を十分高いものにするためには、ダイヤモンド基板21表面の平坦度、平滑度および清浄度を十分に高めておく必要がある。
<Manufacturing method>
Next, a method of manufacturing this MIS type semiconductor device 101 will be explained using FIGS. 3 and 4 showing a cross-sectional structure and FIG. 5 showing a flowchart.
First, as shown in FIG. 3(a), a diamond substrate 21 is prepared. As the diamond substrate, for example, one of Ib type or IIa type with crystal planes of 100 or 111 can be preferably used.
Here, the surface of the diamond substrate 21 is preferably flat (plane) and smooth at the atomic level. As for the electrical characteristics of a field effect transistor, the flatness and smoothness of the interface between the diamond semiconductor layer 22 and the gate insulator layer 23 are important, but in order to make the flatness and smoothness of the interface sufficiently high, It is necessary to sufficiently increase the flatness, smoothness, and cleanliness of the surface of the diamond substrate 21.

その後、図3(b)に示すように、ダイヤモンド基板21上に終端が水素になっているダイヤモンド半導体層をエピタキシャル成長させて、水素終端されたダイヤモンド半導体層22を形成する(図5のS1)。
水素終端されたダイヤモンド半導体層22は、例えば、CHガスとHガスを用いたマイクロ波プラズマCVD(Chemical Vapor Deposition)により成膜することができる。
ダイヤモンド半導体層22の厚さは10nm以上が好ましい。厚さが10nm以上であると、特にIb基板の場合に、基板からの不純物の混入を抑制することができる。
Thereafter, as shown in FIG. 3B, a hydrogen-terminated diamond semiconductor layer is epitaxially grown on the diamond substrate 21 to form a hydrogen-terminated diamond semiconductor layer 22 (S1 in FIG. 5).
The hydrogen-terminated diamond semiconductor layer 22 can be formed by, for example, microwave plasma CVD (Chemical Vapor Deposition) using CH 4 gas and H 2 gas.
The thickness of the diamond semiconductor layer 22 is preferably 10 nm or more. When the thickness is 10 nm or more, it is possible to suppress the incorporation of impurities from the substrate, especially in the case of an Ib substrate.

ダイヤモンド半導体層22には、ドーパントが添加されていてもよい。ホール系のドーパントとしてはホウ素(B)を、また電子系のドーパントとしてはリン(P)を挙げることができる。ドーパントの添加量としては、1016/cm以上1019/cm以下が好ましい。1016/cm未満ではドーパント添加の効果が小さく、1019/cmを超えるとキャリア散乱要因となって移動度などの性能が低下する。 A dopant may be added to the diamond semiconductor layer 22. Boron (B) can be used as a hole-based dopant, and phosphorus (P) can be used as an electron-based dopant. The amount of dopant added is preferably 10 16 /cm 3 or more and 10 19 /cm 3 or less. If it is less than 10 16 /cm 3 , the effect of dopant addition is small, and if it exceeds 10 19 /cm 3 , it becomes a carrier scattering factor and performance such as mobility deteriorates.

次に、ダイヤモンド半導体層22の表面(少なくとも第1主表面)が水素終端された直後から、試料の置かれている環境が真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つになるように、排気または/および不活性ガス置換を行う(図5のS2)。不活性ガスとしては、Arガス、Krガス、Xeガス等の貴ガスおよびNガスを挙げることができる。ここで、この真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つの環境は、少なくとも後述の絶縁膜23aを形成する直前まで維持されるようにする。このようにすることにより、ダイヤモンド半導体層22と絶縁膜23aとの界面の荷電不純物は少なくなり、高いホール移動度が得られるようになる。 Next, immediately after the surface (at least the first main surface) of the diamond semiconductor layer 22 is hydrogen-terminated, the environment in which the sample is placed is set to a vacuum, hydrogen gas, an inert gas, and a hydrogen gas to which an inert gas is added. Evacuation and/or inert gas replacement is performed so as to become one selected from the group consisting of (S2 in FIG. 5). Examples of the inert gas include noble gases such as Ar gas, Kr gas, and Xe gas, and N2 gas. Here, any one environment selected from the group consisting of vacuum, hydrogen gas, inert gas, and hydrogen gas to which inert gas is added is maintained at least until immediately before forming an insulating film 23a, which will be described later. Do it like this. By doing so, the amount of charged impurities at the interface between the diamond semiconductor layer 22 and the insulating film 23a is reduced, and high hole mobility can be obtained.

なお、次工程の絶縁膜23a形成がCVDなど、一旦真空環境下においてなされる処理の場合は、試料環境を真空に置いておくことが効率的で好ましく、絶縁膜23a形成が貼り合わせなどの場合は、作業効率の観点から不活性ガス環境に置くことが好ましい。なお、不活性ガスとしては、不活性度、純度の確保およびコストを総合的に勘案して、Arガスが最も好ましい。 Note that if the next step of forming the insulating film 23a is a process such as CVD that is performed once in a vacuum environment, it is efficient and preferable to leave the sample environment in a vacuum, and if the insulating film 23a is formed by bonding, etc. is preferably placed in an inert gas environment from the viewpoint of work efficiency. In addition, as the inert gas, Ar gas is most preferable, comprehensively considering inertness, ensuring purity, and cost.

真空に置かれる場合は、その効果と設備負担を鑑みて真空度は1×10-5Pa程度が好ましい。
不活性ガスを使用する場合は、大気圧が取り扱いの容易さから好ましい。ここで、大気圧とは、低気圧、高気圧、高所を含む大気環境下での圧力、およびグローブボックス等で外気が混入しないように与圧にした状態を含む圧力を指す。
また、環境中の酸素ガス(Oガス)の濃度は0.5ppm以下、露点は-80℃以下が好ましい。
水素終端されたダイヤモンドの表面は化学的に安定であり、このレベルの環境で荷電不純物が少なく、荷電不純物散乱の少ない高いホール移動度を得るに好適な半導体層としての表面状態を得ることができる。
When placed in a vacuum, the degree of vacuum is preferably about 1×10 −5 Pa in view of the effect and equipment load.
When using an inert gas, atmospheric pressure is preferred for ease of handling. Here, atmospheric pressure refers to pressure in atmospheric environments including low pressure, high pressure, and high places, as well as pressure in a pressurized state such as in a glove box to prevent outside air from being mixed in.
Further, the concentration of oxygen gas (O 2 gas) in the environment is preferably 0.5 ppm or less, and the dew point is preferably -80° C. or less.
The surface of hydrogen-terminated diamond is chemically stable, and in this level of environment there are few charged impurities, making it possible to obtain a surface condition as a semiconductor layer suitable for obtaining high hole mobility with little scattering of charged impurities. .

その後、図3(c)に示すように、水素などで終端処理されたダイヤモンド半導体層22上に、絶縁膜23aを形成する(図5のS3)。ここで、絶縁膜23aとしては、窒化ホウ素が好ましく、窒化ホウ素の単結晶が特に好ましく、h-BNがより一層好ましく、h-BNの単結晶がさらに一層好ましい。以下、効果の高い、絶縁膜が窒化ホウ素の場合を例にして説明する。
絶縁膜23aは、劈開して得られた窒化ホウ素薄膜の貼り合わせ法、熱CVDやプラズマCVDなどの化学的気相成長法、スパッタリングなどの物理的気相成長法、および物理化学的気相成長法などにより形成することができる。具体例としては、トリエチルボラン(TEB)とアンモニア(NH)を原料ガスとし、キャリアガスに水素(H)を用いた有機金属気相成長法(MOCVD:Metal-Organic Chemical Vapor Deposition)、RFプラズマにより作製した活性窒素と電子銃により加熱供給されたホウ素を用いた分子線エピタキシー法(MBE:Molecular Beam Epitaxy)などを挙げることができる。
なお、絶縁膜23aを劈開して得られた窒化ホウ素薄膜の貼り合わせで形成する場合は、その貼り合わせ環境が、真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つであることが好ましい。すなわち、絶縁膜23aの形成工程の環境が、真空、水素ガス、不活性ガスおよび不活性ガスが添加された水素ガスからなる群より選ばれる何れかの1つであることが好ましい。
Thereafter, as shown in FIG. 3C, an insulating film 23a is formed on the diamond semiconductor layer 22 which has been terminated with hydrogen or the like (S3 in FIG. 5). Here, the insulating film 23a is preferably made of boron nitride, particularly preferably a single crystal of boron nitride, even more preferably h-BN, and even more preferably a single crystal of h-BN. Hereinafter, a case where the insulating film is made of boron nitride, which is highly effective, will be explained as an example.
The insulating film 23a can be formed by bonding boron nitride thin films obtained by cleavage, by chemical vapor deposition such as thermal CVD or plasma CVD, by physical vapor deposition such as sputtering, or by physicochemical vapor deposition. It can be formed by a method or the like. Specific examples include metal-organic chemical vapor deposition (MOCVD) using triethylborane (TEB) and ammonia (NH 3 ) as source gases and hydrogen (H 2 ) as a carrier gas, and RF. Examples include molecular beam epitaxy (MBE) using activated nitrogen produced by plasma and boron heated and supplied by an electron gun.
In addition, when forming by bonding a boron nitride thin film obtained by cleaving the insulating film 23a, the bonding environment consists of vacuum, hydrogen gas, an inert gas, and hydrogen gas to which an inert gas is added. Preferably, it is one selected from the group. That is, it is preferable that the environment in the step of forming the insulating film 23a is one selected from the group consisting of vacuum, hydrogen gas, inert gas, and hydrogen gas added with inert gas.

なお、ダイヤモンド半導体層22と絶縁膜23aとの界面の吸着物の除去と絶縁膜23a表面の清浄化のため、絶縁膜23aを形成した後に、不活性ガスと水素(H)ガスとの混合ガスを用いたアニールを行うことが好ましい。ここで、不活性ガスとしては、例えば、アルゴン(Ar)を挙げることができる。 Note that in order to remove adsorbed substances at the interface between the diamond semiconductor layer 22 and the insulating film 23a and to clean the surface of the insulating film 23a, a mixture of inert gas and hydrogen (H 2 ) gas is used after forming the insulating film 23a. It is preferable to perform annealing using gas. Here, as the inert gas, for example, argon (Ar) can be mentioned.

その後、図3(d)に示すようにゲート電極24を形成する(図5のS4)。
このゲート電極24の形成方法としては、ゲート電極24を構成する導電材料をスパッタリング法、蒸着法、CVD法および貼り合わせ法などで絶縁膜23a上に被着させた後、リソグラフィによってレジストパターンを形成し、引き続きエッチングを行って形成する方法が挙げられる。このエッチングとしては、微細加工性の観点からドライエッチングが好んで用いることができるが、ウェットエッチングを用いることもできる。ウェットエッチングの場合は、作製されるMIS型半導体装置101へのダメージを抑制しやすいという特徴がある。
また、リフトオフ用のレジストパターンを絶縁膜23a上に形成した後、ゲート電極24を構成する導電材料をスパッタリング法、蒸着法、CVD法などで堆積させ、リフトオフする方法も挙げることができる。
Thereafter, the gate electrode 24 is formed as shown in FIG. 3(d) (S4 in FIG. 5).
The gate electrode 24 is formed by depositing a conductive material constituting the gate electrode 24 on the insulating film 23a by sputtering, vapor deposition, CVD, bonding, etc., and then forming a resist pattern by lithography. However, there is a method in which etching is subsequently performed. As this etching, dry etching is preferably used from the viewpoint of microfabrication, but wet etching can also be used. In the case of wet etching, damage to the MIS type semiconductor device 101 to be manufactured can be easily suppressed.
Alternatively, a method of forming a resist pattern for lift-off on the insulating film 23a and then depositing a conductive material constituting the gate electrode 24 by a sputtering method, vapor deposition method, CVD method, or the like, and performing lift-off may also be mentioned.

ここで、スパッタリング法としては、DCスパッタリング法、RFスパッタリング法などを挙げることができるが、スループットの観点からはRFスパッタリング法がより好ましい。蒸着法としては、加熱蒸着法や電子線蒸着法などを挙げることができる。ゲート電極24の材料としてポリシリコンを用いるときは、ポリシリコンの成膜法としてCVD法を好んで用いることができる。この際、リン(P)などのドーパントを添加して、低抵抗化しておくことが好ましい。 Here, examples of the sputtering method include a DC sputtering method and an RF sputtering method, but the RF sputtering method is more preferable from the viewpoint of throughput. Examples of the vapor deposition method include a heating vapor deposition method and an electron beam vapor deposition method. When polysilicon is used as the material for the gate electrode 24, the CVD method can be preferably used as the method for forming the polysilicon film. At this time, it is preferable to add a dopant such as phosphorus (P) to lower the resistance.

その後、絶縁膜25aをスパッタリング法、ALD法、CVD法、貼り合わせ法、またはSOG(Spin on Glass)などの塗布法によって形成する(図4(a))。
ここで、成膜した絶縁膜25aには、電気特性の安定化に妨げとなる空孔や所望ではない水が含まれることが多いので、アニールを施しておくことが好ましい。
Thereafter, an insulating film 25a is formed by a sputtering method, an ALD method, a CVD method, a bonding method, or a coating method such as SOG (Spin on Glass) (FIG. 4(a)).
Here, since the formed insulating film 25a often contains pores and undesired water that impede stabilization of electrical characteristics, it is preferable to perform annealing.

引き続き、リソグラフィとエッチングによって絶縁膜25aおよびゲート絶縁膜23aに所望の開口を形成して、それぞれ絶縁膜25およびゲート絶縁体層(ゲート絶縁膜)23とする(図4(b))。 Subsequently, desired openings are formed in the insulating film 25a and the gate insulating film 23a by lithography and etching to form the insulating film 25 and the gate insulating layer (gate insulating film) 23, respectively (FIG. 4(b)).

その後、電極と半導体層とのオーミック接触をとり、かつ低抵抗とする低抵抗化層26を開口部のダイヤモンド半導体層22露出面に形成する(図4(c))。低抵抗化層26は、TiやMoなどダイヤモンドと炭化物を形成する金属を堆積させたのちに、アニールによって金属炭化物を形成することで得ることができる。また、水素終端半導体層に対しては、堆積させたAu,Pd,Ptなどの高仕事関数金属を低抵抗化層とすることができる。 Thereafter, a low resistance layer 26 is formed on the exposed surface of the diamond semiconductor layer 22 in the opening to establish ohmic contact between the electrode and the semiconductor layer and to provide low resistance (FIG. 4(c)). The low resistance layer 26 can be obtained by depositing a metal such as Ti or Mo that forms a carbide with diamond, and then annealing to form a metal carbide. Further, for the hydrogen-terminated semiconductor layer, a deposited high work function metal such as Au, Pd, or Pt can be used as a low resistance layer.

しかる後、導電膜の堆積、リソグラフィおよびエッチングを行ってゲート電極配線27、ソース電極およびその配線28、ドレイン電極およびその配線29を形成する(図4(d))。
なお、前述の低抵抗化層26は、これらの電極または/および配線を形成した後にアニールを施すなどして形成してもよい。
以上の工程により、ダイヤモンド半導体層22とh-BNからなるゲート絶縁体層23を有するMIS型半導体装置101が作製される。
Thereafter, a conductive film is deposited, lithography and etching are performed to form a gate electrode wiring 27, a source electrode and its wiring 28, and a drain electrode and its wiring 29 (FIG. 4(d)).
Note that the aforementioned low resistance layer 26 may be formed by performing annealing after forming these electrodes and/or wirings.
Through the above steps, the MIS type semiconductor device 101 having the diamond semiconductor layer 22 and the gate insulator layer 23 made of h-BN is manufactured.

本発明のMIS型半導体装置101は、キャリア移動度(ホール移動度)が高く、ノーマリーオフ動作によりオフ時(待機時)の消費電力が少ないとともに、オン時も相互コンダクタンスgが高く、オン抵抗も少ないので消費電力が少ない省エネルギーに好適な半導体装置である。待機時は殆ど通電しないため、セキュリティ上も好ましい。
したがって、本発明により、移動度とキャリア密度の両特性を高いレベルで兼ね備えた高性能MIS型半導体装置が提供される。
The MIS type semiconductor device 101 of the present invention has high carrier mobility (Hole mobility), low power consumption when off (standby) due to normally-off operation, and high mutual conductance g m even when on. Since the resistance is low, the semiconductor device consumes little power and is suitable for energy saving. Since almost no electricity is supplied during standby, it is also preferable from a security standpoint.
Therefore, the present invention provides a high-performance MIS type semiconductor device that has both characteristics of mobility and carrier density at a high level.

上記では、単体のMIS型半導体装置101の作製方法を説明したが、MIS型半導体装置101が複数載置されて集積化されたMIS型半導体装置も同様にして作製することができる。この場合、各MIS型半導体装置101間に絶縁層を設け、必要に応じて素子分離を行う。 Although the method for manufacturing a single MIS type semiconductor device 101 has been described above, a MIS type semiconductor device in which a plurality of MIS type semiconductor devices 101 are mounted and integrated can also be manufactured in the same manner. In this case, an insulating layer is provided between each MIS type semiconductor device 101, and element isolation is performed as necessary.

(実施の形態2)
実施の形態1では、水素終端ダイヤモンド半導体層形成工程S1、すなわちダイヤモンド基板21上に終端が水素になっているダイヤモンド半導体層22を形成する工程を経てMIS型半導体装置101を製造する方法を説明した。
実施の形態2では、水素終端ダイヤモンド半導体層形成工程S1に代えて、図6に示すように、ダイヤモンド半導体露出部材準備工程S11と水素終端処理工程S12とし、他の工程は実施の形態1と同様にしてMIS型半導体装置を提供する。
(Embodiment 2)
In the first embodiment, a method for manufacturing the MIS type semiconductor device 101 through the hydrogen-terminated diamond semiconductor layer forming step S1, that is, the step of forming the hydrogen-terminated diamond semiconductor layer 22 on the diamond substrate 21 has been described. .
In the second embodiment, the hydrogen-terminated diamond semiconductor layer forming step S1 is replaced with a diamond semiconductor exposed member preparation step S11 and a hydrogen termination treatment step S12, as shown in FIG. 6, and the other steps are the same as in the first embodiment. The present invention provides an MIS type semiconductor device.

実施の形態2では、最初に、ダイヤモンド半導体が露出した部材を準備する(工程S11)。ダイヤモンド半導体が露出した部材としては、ダイヤモンド半導体基板、およびダイヤモンド半導体の第1主表面の一部が露出し、一部に導電層または/および素子分離用などの絶縁層が形成された部材を挙げることができる。
その後、露出したダイヤモンド半導体の少なくとも一部を水素終端処理する(工程S12)。
水素終端処理の方法としては、水素ガス下でのプラズマ、または熱処理を挙げることができる。プラズマを用いた場合を例にとると、MP-CVD装置を用い、H流量500sccm、圧力4KPa、ヒーター設定温度600℃およびマイクロ波出力300Wの条件で10分処理する方法を挙げることができる。
以下、真空or不活性ガス環境処置(S13)は実施の形態1の真空or不活性ガス環境処置(S2)、窒化ホウ素絶縁体層形成工程(S14)は実施の形態1の窒化ホウ素絶縁体層形成工程(S3)、および導電体層形成工程(S15)は実施の形態1の導電体層形成工程(S4)と同様とすればよい。
以上により、実施の形態1と同様の特性を有するMIS型半導体装置を提供することができる。
In the second embodiment, first, a member with an exposed diamond semiconductor is prepared (step S11). Examples of the member in which the diamond semiconductor is exposed include a diamond semiconductor substrate and a member in which a part of the first main surface of the diamond semiconductor is exposed and a conductive layer and/or an insulating layer for element isolation is formed in the part. be able to.
Thereafter, at least a portion of the exposed diamond semiconductor is subjected to hydrogen termination treatment (step S12).
Examples of the hydrogen termination treatment include plasma under hydrogen gas or heat treatment. For example, when plasma is used, there is a method in which treatment is performed for 10 minutes using an MP-CVD apparatus under the conditions of a H 2 flow rate of 500 sccm, a pressure of 4 KPa, a heater setting temperature of 600° C., and a microwave output of 300 W.
Hereinafter, the vacuum or inert gas environment treatment (S13) is the vacuum or inert gas environment treatment (S2) of Embodiment 1, and the boron nitride insulator layer forming step (S14) is the boron nitride insulator layer of Embodiment 1. The formation step (S3) and the conductor layer formation step (S15) may be the same as the conductor layer formation step (S4) of the first embodiment.
As described above, it is possible to provide an MIS type semiconductor device having characteristics similar to those of the first embodiment.

以下では実施例により本発明をさらに詳細に説明するが、この実施例はあくまで本発明の理解を助けるためここに挙げたものであり、本発明をこれに限定するものではない。 EXAMPLES The present invention will be explained in more detail with reference to examples below, but these examples are given here merely to help understand the present invention, and the present invention is not limited thereto.

(実施例1)
<素子構造>
実施例1のMIS型半導体装置201の素子構造を要部断面構造図である図7を参照しながら説明する。ここで、図7(a)は、上面から見た平面視図で、図7(b)および図7(c)は、それぞれ図7(a)のAとA′およびBとB′を結んだ線で断面をとったときの断面図を示す。また、図7では構成をわかりやすく説明するために、その構成要素を矩形などで単純化して示している。
このMIS型半導体装置201は、ダイヤモンド基板31、水素終端層32、ゲート絶縁膜33、ゲート電極34、ソース電極37およびドレイン電極37、ゲート電極配線62、ソース電極配線62、ドレイン電極配線62および絶縁膜61からなる。
ここで、ソース電極37およびドレイン電極37は、上から厚さ5nmの白金(Pt)からなる導電膜36、厚さ5nmのTiからなる導電膜35、およびダイヤモンド基板31と導電膜35のTiとの界面に生成される炭化チタン(TiC)からなる低抵抗化層42で構成される。
ゲート絶縁膜33は、六方晶窒化ホウ素(h-BN)で、その膜厚は23nmである。
(Example 1)
<Element structure>
The element structure of the MIS type semiconductor device 201 of Example 1 will be described with reference to FIG. 7, which is a cross-sectional structural diagram of a main part. Here, FIG. 7(a) is a plan view seen from the top, and FIG. 7(b) and FIG. 7(c) connect A and A' and B and B' in FIG. 7(a), respectively. A cross-sectional view taken along the dashed line is shown. Further, in FIG. 7, in order to explain the configuration in an easy-to-understand manner, the constituent elements are shown in simplified shapes such as rectangles.
This MIS type semiconductor device 201 includes a diamond substrate 31, a hydrogen termination layer 32, a gate insulating film 33, a gate electrode 34G, a source electrode 37S , a drain electrode 37D , a gate electrode wiring 62G , a source electrode wiring 62S , and a drain. It consists of an electrode wiring 62D and an insulating film 61.
Here, the source electrode 37S and the drain electrode 37D are composed of, from the top, a conductive film 36 made of platinum (Pt) with a thickness of 5 nm, a conductive film 35 made of Ti with a thickness of 5 nm, and a diamond substrate 31 and a conductive film 35. It is composed of a low resistance layer 42 made of titanium carbide (TiC) generated at the interface with Ti.
The gate insulating film 33 is made of hexagonal boron nitride (h-BN) and has a thickness of 23 nm.

ダイヤモンド基板31には、ゲート絶縁膜33の直下に位置するチャネル部に水素終端層32、導電膜35の直下に位置するTiCからなる低抵抗化層42、および残りの表層部に酸素終端層43の各領域が形成されている。 The diamond substrate 31 has a hydrogen termination layer 32 in the channel portion located directly under the gate insulating film 33, a low resistance layer 42 made of TiC located directly under the conductive film 35, and an oxygen termination layer 43 in the remaining surface layer portion. Each area is formed.

ゲート電極34は、厚さ20nmのグラファイトからなる。そして、そのゲート電極34に厚さ10nmのTiおよび厚さ100nmのAuが順次積層されたゲート電極配線(ボンディングパッド配線)62が形成されている。 The gate electrode 34G is made of graphite with a thickness of 20 nm. A gate electrode wiring (bonding pad wiring) 62G is formed on the gate electrode 34G, in which Ti with a thickness of 10 nm and Au with a thickness of 100 nm are sequentially laminated.

ソースは、厚さ5nmのTiおよび厚さ5nmの白金(Pt)からなるオーミック接触用の導電膜(それぞれ図7中の35、36)とソース電極配線(ボンディングパッド配線)62からなる。ここで、ソース電極配線62は厚さ5nmのTi、厚さ5nmのPt、厚さ10nmのTiおよび厚さ100nmのAuが順次積層された構造となっている。また、導電膜35とダイヤモンド基板31の境界領域には、TiCからなる低抵抗化層42が形成されている。
同様にドレインは、厚さ5nmのTiおよび厚さ5nmのPtからなるオーミック接触用の導電膜(それぞれ図7中の35、36)とドレイン電極配線(ボンディングパッド配線)62からなる。ここで、ドレイン電極配線62は厚さ5nmのTi、厚さ5nmのPt、厚さ10nmのTiおよび厚さ100nmのAuが順次積層された構造となっており、導電膜35とダイヤモンド基板31の境界領域には、TiCからなる低抵抗化層42が形成されている。
The source consists of conductive films for ohmic contact (35 and 36 in FIG. 7, respectively) made of Ti with a thickness of 5 nm and platinum (Pt) with a thickness of 5 nm, and a source electrode wiring (bonding pad wiring) 62S . Here, the source electrode wiring 62S has a structure in which Ti with a thickness of 5 nm, Pt with a thickness of 5 nm, Ti with a thickness of 10 nm, and Au with a thickness of 100 nm are sequentially laminated. Further, in the boundary region between the conductive film 35 and the diamond substrate 31, a low resistance layer 42 made of TiC is formed.
Similarly, the drain consists of conductive films for ohmic contact (35 and 36 in FIG. 7, respectively) made of Ti with a thickness of 5 nm and Pt with a thickness of 5 nm, and a drain electrode wiring (bonding pad wiring) 62D . Here, the drain electrode wiring 62D has a structure in which Ti with a thickness of 5 nm, Pt with a thickness of 5 nm, Ti with a thickness of 10 nm, and Au with a thickness of 100 nm are sequentially laminated, and the conductive film 35 and the diamond substrate 31 A low resistance layer 42 made of TiC is formed in the boundary region.

また、チャネル層32がゲート電極配線(ボンディングパッド配線)62と十分絶縁されるように、ゲート電極配線62が形成されるゲート絶縁膜33の縁の部分(酸素終端と水素終端の領域の境界)71を覆うように素子分離用の絶縁膜61が形成されている。絶縁膜61も六方晶窒化ホウ素(h-BN)で、その膜厚は63nmである。 In addition, in order to ensure that the channel layer 32 is sufficiently insulated from the gate electrode wiring (bonding pad wiring) 62G , the edge portion of the gate insulating film 33 where the gate electrode wiring 62G is formed (the oxygen termination and hydrogen termination regions) is An insulating film 61 for element isolation is formed to cover the boundary) 71. The insulating film 61 is also made of hexagonal boron nitride (h-BN) and has a thickness of 63 nm.

<作製方法>
以下、素子作製工程を断面図である図8から図13を参照しながら説明する。ここで、図8-10は図7(a)のAとA′を結んだ線での断面図、および図11-13は図7(a)のBとB′を結んだ線での断面図である。
<Production method>
The device manufacturing process will be described below with reference to FIGS. 8 to 13, which are cross-sectional views. Here, Figure 8-10 is a cross-sectional view taken along the line connecting A and A' in Figure 7(a), and Figure 11-13 is a cross-sectional view taken along the line connecting B and B' in Figure 7(a). It is a diagram.

1.基板の準備
ダイヤモンド基板31としてロシアTISNCM研究所製の高温高圧合成IIa(111)ダイヤモンド単結晶基板を準備し、通常の方法で熱混酸および有機洗浄により基板の清浄化を行った。ここで、用いたダイヤモンド基板31の大きさは2.5mm×2.5mm×0.3mmである。
1. Preparation of Substrate A high-temperature, high-pressure synthesized IIa (111) diamond single crystal substrate manufactured by TISNCM Research Institute of Russia was prepared as the diamond substrate 31, and the substrate was cleaned using a hot mixed acid and organic cleaning in a conventional manner. Here, the size of the diamond substrate 31 used was 2.5 mm x 2.5 mm x 0.3 mm.

2.アライメントマークの作製
レーザーリソグラフィにより、アライメントマークをダイヤモンド基板31上に形成した(図示なし)。
ここで、アライメントマークの形成工程を以下に示す。
最初に、ダイヤモンド基板31の表面に下層レジストPMGI-SF6S(Microchem製)をスピンコートし、180℃で5分ベークした。その後、フォトレジストAZ-5214E(メルクパフォーマンスマテリアルズ製)をスピンコートし、110℃で2分ベークした。
次に、高速マスクレス露光装置(ナノシステムソリューションズ製、DL-1000/NC2P)を用いて、アライメントマークパターンを描画した。TMAH(水酸化テトラメチルアンモニウム)2.38%で合計150秒現像した後、純水で合計120秒洗浄し、その後窒素ブローを行った。
2. Preparation of Alignment Marks Alignment marks were formed on the diamond substrate 31 by laser lithography (not shown).
Here, the process of forming the alignment mark will be described below.
First, a lower resist PMGI-SF6S (manufactured by Microchem) was spin-coated on the surface of the diamond substrate 31 and baked at 180° C. for 5 minutes. Thereafter, photoresist AZ-5214E (manufactured by Merck Performance Materials) was spin-coated and baked at 110° C. for 2 minutes.
Next, an alignment mark pattern was drawn using a high-speed maskless exposure device (manufactured by Nano System Solutions, DL-1000/NC2P). After developing with 2.38% TMAH (tetramethylammonium hydroxide) for a total of 150 seconds, washing was performed with pure water for a total of 120 seconds, and then nitrogen blowing was performed.

しかる後、電子銃型蒸着装置によって、厚さ10nmのTi、厚さ15nmのPt、厚さ60nmのAuおよび厚さ25nmのPtを順次蒸着した。
その後、80℃設定のウォーターバスで加熱したNMP中に試料を漬け、リフトオフを行った。
最後に、アセトンとIPAでダイヤモンド基板31をリンスした後、窒素ブローを行ってダイヤモンド基板31の所定の場所にアライメントマークを形成した。
Thereafter, Ti to a thickness of 10 nm, Pt to a thickness of 15 nm, Au to a thickness of 60 nm, and Pt to a thickness of 25 nm were sequentially deposited using an electron gun type evaporation apparatus.
Thereafter, the sample was immersed in NMP heated in a water bath set at 80° C., and lift-off was performed.
Finally, after rinsing the diamond substrate 31 with acetone and IPA, nitrogen blowing was performed to form alignment marks at predetermined locations on the diamond substrate 31.

3.オーミック電極の作製
ダイヤモンド表面に電子線レジストgL-2000DR2.0(Gluon Lab製)をダイヤモンド基板31上にスピンコートし、180℃で5分ベークした。
その後、エスペーサー300Z(昭和電工製)をスピンコートし、100kV電子線描画装置(エリオニクス製、ELS-7000)を用いて、オーミック電極のパターンを描画した。描画後、エスペーサー除去のため純水で60秒洗浄し、その後窒素ブローを行った。そしてキシレンで60秒現像し、IPAで60秒洗浄した後、窒素ブローを行ってダイヤモンド基板31上にレジストパターン51を形成した(図8(a)、図11(a))。
3. Preparation of Ohmic Electrode An electron beam resist gL-2000DR2.0 (manufactured by Gluon Lab) was spin coated on the diamond substrate 31 and baked at 180° C. for 5 minutes.
Thereafter, Espacer 300Z (manufactured by Showa Denko) was spin-coated, and an ohmic electrode pattern was drawn using a 100 kV electron beam drawing device (ELS-7000, manufactured by Elionix). After drawing, it was washed with pure water for 60 seconds to remove the spacer, and then nitrogen blowing was performed. After developing with xylene for 60 seconds and cleaning with IPA for 60 seconds, nitrogen blowing was performed to form a resist pattern 51 on the diamond substrate 31 (FIGS. 8(a) and 11(a)).

次に、電子銃型蒸着装置によって、厚さ5nmのTiからなる導電膜35aおよび厚さ5nmのPtからなる導電膜36aを順次蒸着した(図8(b)、図11(b))。
その後、80℃設定のウォーターバスで加熱したNMP中に試料を漬け、リフトオフを行った。アセトンとIPAでリンスした後、窒素ブローを行った。
しかる後、MPCVD装置(セキテクノトロン製、AX5200-S)内においてH雰囲気(H流量500sccm、圧力80Torr)で35分間アニールを行い、ダイヤモンドとTiの界面にTiCからなる低抵抗化層42を形成した(図8(c)、図11(c))。アニールの際の設定温度は、650℃までおよそ31分で上昇させ、650℃で35分間保持した。
Next, a conductive film 35a made of Ti with a thickness of 5 nm and a conductive film 36a made of Pt with a thickness of 5 nm were sequentially deposited using an electron gun type vapor deposition apparatus (FIG. 8(b), FIG. 11(b)).
Thereafter, the sample was immersed in NMP heated in a water bath set at 80° C., and lift-off was performed. After rinsing with acetone and IPA, nitrogen blowing was performed.
Thereafter, annealing was performed for 35 minutes in an H 2 atmosphere (H 2 flow rate 500 sccm, pressure 80 Torr) in an MPCVD apparatus (Seki Technotron, AX5200-S) to form a low resistance layer 42 made of TiC at the interface between diamond and Ti. was formed (FIG. 8(c), FIG. 11(c)). The set temperature during annealing was raised to 650°C in approximately 31 minutes and held at 650°C for 35 minutes.

4.ダイヤモンド表面の水素終端化とレジスト残渣の除去
上記のオーミック電極形成に引き続きMPCVD装置(セキテクノトロン製、AX5200-S)内でダイヤモンドを10分間水素プラズマにさらし、表面の水素終端化とレジスト残渣の除去を行って、ダイヤモンド基板31の露出面に水素終端層32を形成した(図8(d)、図11(d))。
水素プラズマの条件は、H流量500sccm、圧力30Torr、ヒーター設定温度600℃、マイクロ波出力300Wである。
さらに、真空搬送用チャンバーと接続可能な別のMPCVD装置(セキテクノトロン製、AX5000)内においてH雰囲気(H流量500sccm、圧力80Torr)で35分間アニールを行った。アニールの際の設定温度は、710℃までおよそ34分で上昇させ、710℃で35分間保持した。
MPCVD装置(セキテクノトロン製、AX5000)内でダイヤモンドを10分間水素プラズマにさらし、表面吸着物の除去を行った。水素プラズマの条件はH流量500sccm、圧力30Torr、ヒーター設定温度670℃、マイクロ波出力300Wである。
4. Hydrogen termination on the diamond surface and removal of resist residue After the above ohmic electrode formation, the diamond was exposed to hydrogen plasma for 10 minutes in an MPCVD device (AX5200-S, manufactured by Seki Technotron) to hydrogen terminate the surface and remove resist residue. The removal was performed to form a hydrogen termination layer 32 on the exposed surface of the diamond substrate 31 (FIGS. 8(d) and 11(d)).
The conditions for the hydrogen plasma are a H 2 flow rate of 500 sccm, a pressure of 30 Torr, a heater setting temperature of 600° C., and a microwave output of 300 W.
Furthermore, annealing was performed for 35 minutes in an H 2 atmosphere (H 2 flow rate of 500 sccm, pressure of 80 Torr) in another MPCVD apparatus (AX5000, manufactured by Seki Technotron) connectable to the vacuum transfer chamber. The set temperature during annealing was raised to 710°C in approximately 34 minutes and held at 710°C for 35 minutes.
The diamond was exposed to hydrogen plasma for 10 minutes in an MPCVD apparatus (manufactured by Seki Technotron, AX5000) to remove surface adsorbed substances. The conditions for the hydrogen plasma are a H 2 flow rate of 500 sccm, a pressure of 30 Torr, a heater setting temperature of 670° C., and a microwave output of 300 W.

引き続き、水素プラズマ処理を行ったダイヤモンド基板31は、真空に保たれた試料搬送路を介して大気暴露することなく、アルゴンガス雰囲気のグローブボックスへ搬送した。その詳細を、断面で示した装置構成図である図14および図15を用いながら以下に説明する。 Subsequently, the diamond substrate 31 subjected to the hydrogen plasma treatment was transported to a glove box in an argon gas atmosphere through a sample transport path kept in vacuum without being exposed to the atmosphere. The details will be explained below using FIGS. 14 and 15, which are cross-sectional views of the device configuration.

図14は、水素プラズマ処理を行うときの処理装置1001の概要を断面図で示したものである。
処理装置1001は、水素終端処理チャンバー1011と試料搬送・一時保管室1025を主要な構成要素としている。そして、水素終端処理チャンバー1011を主体とした水素終端処理部E1と、試料搬送・一時保管室1025を主体とした試料搬送部E2に大別され、ゲートバルブ1024の先(ゲートバルブ1024と搬送中間室1027の接続部)で、E1部とE2部は切り離せるようになっている。
FIG. 14 is a cross-sectional view showing an outline of a processing apparatus 1001 for performing hydrogen plasma processing.
The processing apparatus 1001 has a hydrogen termination processing chamber 1011 and a sample transport/temporary storage chamber 1025 as main components. The hydrogen termination processing section E1 is mainly composed of the hydrogen termination processing chamber 1011, and the sample transport section E2 is mainly composed of the sample transport/temporary storage chamber 1025. The E1 section and the E2 section can be separated at the connecting part of the chamber 1027).

水素終端処理チャンバー1011は、2つのゲートバルブ1024と1026および搬送中間室1027を介して試料搬送・一時保管室1025に接続されていて、試料ロッド1029により、試料を水素終端処理チャンバー1011から試料搬送・一時保管室1025に搬送できるようになっている。ここで、搬送中間室1027には真空排気系を接続するためのフランジ1028が備えられており、真空排気系が接続されていないときはフランジ(ブランクフランジ)1028で閉じられている。
また、試料搬送・一時保管室1025には配管1071、バルブ1072、フランジ1073およびベローズ配管1074を介してターボ排気セット1075が接続されている。ここで、ターボ排気セット1075は、ターボ分子ポンプとダイヤフラムポンプからなるT-Station75D(エドワーズ製)である。
The hydrogen termination chamber 1011 is connected to a sample transport/temporary storage chamber 1025 via two gate valves 1024 and 1026 and a transport intermediate chamber 1027, and a sample rod 1029 transports the sample from the hydrogen termination chamber 1011. - It is now possible to transport it to the temporary storage room 1025. Here, the transfer intermediate chamber 1027 is provided with a flange 1028 for connecting an evacuation system, and is closed by the flange (blank flange) 1028 when the evacuation system is not connected.
Further, a turbo exhaust set 1075 is connected to the sample transport/temporary storage chamber 1025 via a pipe 1071, a valve 1072, a flange 1073, and a bellows pipe 1074. Here, the turbo exhaust set 1075 is T-Station 75D (manufactured by Edwards) consisting of a turbo molecular pump and a diaphragm pump.

水素終端処理チャンバー1011は、ダイヤモンド基板31の第1主表面(ダイヤモンド半導体層)の露出面を水素プラズマにより水素終端する処理室であり、具体的には上述のMPCVD装置(セキテクノトロン製、AX5000)の処理室である。
水素終端処理チャンバー1011は、ゲートバルブ1012を介してターボポンプ(STP-iX455、エドワーズ製)1013に繋がれ、ターボポンプ1013はバルブ1014および配管1015を介してスクロールポンプ(nXDS15i、エドワーズ製)1016に接続されている。このため、いわゆるオイルフリーの真空ポンプ構成になっている。1011の真空度は、真空計1063(電離真空計TG200、アンペール製)によって読み取ることができる。
The hydrogen termination processing chamber 1011 is a processing chamber in which the exposed surface of the first main surface (diamond semiconductor layer) of the diamond substrate 31 is hydrogen-terminated using hydrogen plasma. ) processing room.
The hydrogen termination chamber 1011 is connected to a turbo pump (STP-iX455, manufactured by Edwards) 1013 via a gate valve 1012, and the turbo pump 1013 is connected to a scroll pump (nXDS15i, manufactured by Edwards) 1016 via a valve 1014 and piping 1015. It is connected. For this reason, it has a so-called oil-free vacuum pump configuration. The degree of vacuum 1011 can be read by a vacuum gauge 1063 (ionization vacuum gauge TG200, manufactured by Ampere).

また、水素終端処理チャンバー1011は、真空粗引き目的で、バルブ1017と配管1018を介してスクロールポンプ1016に接続された排気パスを備えている。また、水素終端処理制御用に、バルブ1019、1061および配管1062が設けられ、それを介して水素終端処理チャンバー1011とスクロールポンプ1016が接続されたパスも有する。
また、水素終端処理チャンバー1011は、プロセスガス(Hガス)1023がバルブ1022を介して導入できるようになっている。
なお、水素終端処理チャンバー1011には、水素終端処理を行うときに1011内の圧力をモニターするためのバラトロン真空計1020も取り付けられている。
The hydrogen termination chamber 1011 also includes an exhaust path connected to a scroll pump 1016 via a valve 1017 and piping 1018 for the purpose of rough vacuum evacuation. Further, valves 1019 and 1061 and piping 1062 are provided for hydrogen termination treatment control, and a path through which the hydrogen termination treatment chamber 1011 and scroll pump 1016 are connected is also provided.
Furthermore, the hydrogen termination processing chamber 1011 is configured such that a process gas (H 2 gas) 1023 can be introduced through a valve 1022 .
Note that a Baratron vacuum gauge 1020 is also attached to the hydrogen termination processing chamber 1011 for monitoring the pressure inside the hydrogen termination processing chamber 1011 when performing the hydrogen termination processing.

図15は、h-BNからなる絶縁膜33aを試料に貼り付ける作業に用いる処理装置1002の概要を断面図で示したものである。
処理装置1002は、貼り合わせ処理室(グローブボックス)1031と試料搬送・一時保管室1025を主要な構成要素としている。試料搬送・一時保管室1025を主体とした前記の試料搬送部E2は、ゲートバルブ1043を介して貼り合わせ処理部E3が接続されて、試料が大気に晒されることなく、貼り合わせ処理室(グローブボックス)1031に試料を搬送できるようになっている。
FIG. 15 is a cross-sectional view showing an outline of a processing apparatus 1002 used for attaching an insulating film 33a made of h-BN to a sample.
The processing apparatus 1002 has a bonding processing chamber (glove box) 1031 and a sample transport/temporary storage chamber 1025 as main components. The sample transport section E2, which mainly consists of the sample transport/temporary storage chamber 1025, is connected to the bonding processing section E3 via a gate valve 1043, so that the sample is not exposed to the atmosphere and is connected to the bonding processing section E2 (globe). box) 1031.

ここで、試料を試料搬送・一時保管室1025から貼り合わせ処理室(グローブボックス)1031に搬送する際に試料が搬送中間室1027で大気に晒されないように、フランジ1028を介して、真空排気系E4が接続される。
真空排気系E4は、ベローズ配管1109、1111、バルブ1110、真空計(クリスタル/コールドカソード コンビネーションゲージ CC-10、東京電子製)1112が備えられたチャンバー1101、アングルバルブ1102、ターボポンプ(nEXT300D、エドワーズ製)1103、バルブ1104、配管1107およびスクロールポンプ(nXDS15i、エドワーズ製)1105を有し、さらにチャンバー1101をスクロールポンプ1105で粗引きする配管1107とバルブ1106も備えている。
Here, in order to prevent the sample from being exposed to the atmosphere in the intermediate transfer chamber 1027 when the sample is transferred from the sample transfer/temporary storage chamber 1025 to the bonding processing chamber (glove box) 1031, the evacuation system is E4 is connected.
The vacuum exhaust system E4 consists of a chamber 1101 equipped with bellows piping 1109, 1111, a valve 1110, a vacuum gauge (crystal/cold cathode combination gauge CC-10, manufactured by Tokyo Denshi) 1112, an angle valve 1102, and a turbo pump (nEXT300D, Edwards). ) 1103, a valve 1104, a pipe 1107, and a scroll pump (nXDS15i, manufactured by Edwards) 1105, and further includes a pipe 1107 and a valve 1106 for roughly pumping the chamber 1101 with the scroll pump 1105.

貼り合わせ処理室1031は、試料に絶縁膜33aとなるh-BN絶縁膜を貼り合わせる処理室で、仕切り扉1032を介してパスボックス1034に接続され、パスボックス1034はバルブ1035および配管1036を介してスクロールポンプ(nXDS15i、エドワーズ製)1037に繋がれている。なお、貼り合わせ処理室1031にはスクロールポンプ1037で直接排気できるようにするための配管とバルブ1038が備えられており、パスボックス1034には圧力計1039が備えられている。 The bonding processing chamber 1031 is a processing chamber for bonding the h-BN insulating film that will become the insulating film 33a to the sample, and is connected to a pass box 1034 via a partition door 1032. and is connected to a scroll pump (nXDS15i, manufactured by Edwards) 1037. Note that the bonding processing chamber 1031 is equipped with piping and a valve 1038 for direct exhaust by a scroll pump 1037, and the pass box 1034 is equipped with a pressure gauge 1039.

貼り合わせ処理室1031は、大気圧の不活性ガス(Arガス)で満たされている。
Arガスは、Arガスシリンダー1052から配管1053を介して貼り合わせ処理室1031およびパスボックス1034に供給されるようになっている。ここで、貼り合わせ処理室1031およびパスボックス1034に向かう配管1053にはそれぞれバルブ1054および1055が設けられている。
また、このArガスは、配管1042,1045およびバルブ1041,1044を介して貼り合わせ処理室1031に接続された不活性ガス循環精製機1040によって常時精製され、酸素濃度0.5ppm以下、露点-79℃以下に保たれている。さらに、この精製されたArガスは、バルブ1108を介して接続された真空排気系E4を介して、試料搬送部E2に導入できるようになっている。
貼り合わせ処理室1031は、いわゆるグローブボックスとなっており、雰囲気を外部と隔離して貼り付け作業をするためのブチルゴム手袋が付随している。また、貼り合わせ処理室1031は、バルブ1054を介してArガスシリンダー1052に、またバルブ1038を介してスクロールポンプ1037につながっており、手袋に手を入れたときなどに貼り合わせ処理室1031の内部の圧力を調整できるようになっている。さらに顕微鏡が備えられていて(図示なし)、外部と雰囲気(ガス)的に遮断された環境の下で、ミクロンオーダーの貼り付け作業が可能になっている。顕微鏡の画像は、不活性ガス環境を害することなく、貼り合わせ処理室1031の外部でモニターにより観察できるようになっている。
なお、貼り合わせ処理室1031の外壁は、ステンレスとガラスからなり、貼り合わせ処理室1031の内容量は約310Lである。
The bonding processing chamber 1031 is filled with inert gas (Ar gas) at atmospheric pressure.
Ar gas is supplied from an Ar gas cylinder 1052 to the bonding processing chamber 1031 and the pass box 1034 via a pipe 1053. Here, valves 1054 and 1055 are provided in piping 1053 heading toward bonding processing chamber 1031 and pass box 1034, respectively.
In addition, this Ar gas is constantly purified by an inert gas circulation purifier 1040 connected to the bonding processing chamber 1031 via piping 1042, 1045 and valves 1041, 1044, and is purified to an oxygen concentration of 0.5 ppm or less and a dew point of -79. It is kept below ℃. Furthermore, this purified Ar gas can be introduced into the sample transport section E2 via a vacuum exhaust system E4 connected via a valve 1108.
The bonding processing chamber 1031 is a so-called glove box, and is accompanied by butyl rubber gloves for performing bonding work while isolating the atmosphere from the outside. Furthermore, the bonding processing chamber 1031 is connected to an Ar gas cylinder 1052 via a valve 1054 and to a scroll pump 1037 via a valve 1038. The pressure can be adjusted. Furthermore, it is equipped with a microscope (not shown), making it possible to perform bonding work on the order of microns in an environment that is atmospherically (gas) isolated from the outside. The image taken by the microscope can be observed on a monitor outside the bonding processing chamber 1031 without damaging the inert gas environment.
Note that the outer wall of the bonding process chamber 1031 is made of stainless steel and glass, and the internal capacity of the bonding process chamber 1031 is approximately 310L.

水素終端処理後からh-BN貼り合わせを行う前の工程を下記に示す。
最初に、前工程として、ゲートバルブ1012,1024、1026およびバルブ1014を開き、ターボポンプ1013およびスクロールポンプ1016を用いて、水素終端処理チャンバー1011および搬送中間室1027および試料搬送・一時保管室1025を真空状態にする。このときの真空は真空計1063の読みで3×10-5Pa以下とした。
その後、ゲートバルブ1012、1024、1026およびバルブ1014を閉じ、バルブ1022,1019,1061を開け、上述の水素終端処理を行った。また、この処理の間、バルブ1072と1026を開け、ターボ排気セット1075を用いて試料搬送・一時保管室1025と搬送中間室1027の真空を引いておいた。
The steps after hydrogen termination treatment and before h-BN bonding are shown below.
First, as a pre-process, gate valves 1012, 1024, 1026 and valve 1014 are opened, and using turbo pump 1013 and scroll pump 1016, hydrogen termination chamber 1011, transport intermediate chamber 1027, and sample transport/temporary storage chamber 1025 are opened. Create a vacuum. The vacuum at this time was 3×10 −5 Pa or less as measured by the vacuum gauge 1063.
Thereafter, gate valves 1012, 1024, 1026 and valve 1014 were closed, valves 1022, 1019, and 1061 were opened, and the above-described hydrogen termination process was performed. During this process, the valves 1072 and 1026 were opened, and the sample transport/temporary storage chamber 1025 and the intermediate transport chamber 1027 were evacuated using the turbo exhaust set 1075.

水素終端処理が終了したら、バルブ1022と1019を閉じ、ゲートバルブ1012およびバルブ1014を開いてターボポンプ1013およびスクロールポンプ1016を用いて水素終端処理チャンバー1011を真空にした。
その後、バルブ1072を閉じ、ターボ排気セット1075をシャットダウンした。またべローズ配管1074を外した。ゲートバルブ1024および1026を開き、試料搬送ロッド1029を使用して試料を試料搬送・一時保管室1025に移動させた。そして、移動が完了したら、ゲートバルブ1026を閉じた。
しかる後、ゲートバルブ1012を閉じ、バルブ1022を開いてArガスを導入して水素終端処理チャンバー1011と搬送中間室1027を大気圧にしてから、1024を閉じた。
After the hydrogen termination process was completed, valves 1022 and 1019 were closed, gate valve 1012 and valve 1014 were opened, and hydrogen termination process chamber 1011 was evacuated using turbo pump 1013 and scroll pump 1016.
Thereafter, valve 1072 was closed and turbo exhaust set 1075 was shut down. Also, the bellows piping 1074 was removed. Gate valves 1024 and 1026 were opened, and sample transfer rod 1029 was used to move the sample to sample transfer/temporary storage chamber 1025. After the movement was completed, the gate valve 1026 was closed.
Thereafter, the gate valve 1012 was closed, the valve 1022 was opened to introduce Ar gas, and the hydrogen termination chamber 1011 and the transport intermediate chamber 1027 were brought to atmospheric pressure, and then the valve 1024 was closed.

その後、ゲートバルブ1024と搬送中間室1027の接続部で試料搬送部E2を水素終端処理部E1から切り離し、ゲートバルブ1043のところで試料搬送部E2と貼り合わせ処理部E3を接続した。
また、真空排気系E4をフランジ1028のところで試料搬送部E2に接続し、搬送中間室1027をターボポンプ1103およびスクロールポンプ1105により真空排気した。真空が1×10-3Pa以下まで下がったら、ゲートバルブ1026を開けた。アングルバルブ1102を閉じたあと、ベローズ配管1111、バルブ1108、1110、チャンバー1101、およびベローズ配管1109を介して、搬送中間室1027と試料搬送・一時保管室1025にArガスを導入した。ここで、ベローズ配管1111の接続先である貼り合わせ処理室(グローブボックス)1031は、Arガスシリンダー1052および不活性ガス循環精製機(Arガス循環精製機)1040により、大気圧で精製された状態のArガスが満たされている。
Thereafter, the sample transport section E2 was separated from the hydrogen termination processing section E1 at the connection between the gate valve 1024 and the transport intermediate chamber 1027, and the sample transport section E2 and the bonding processing section E3 were connected at the gate valve 1043.
Further, the evacuation system E4 was connected to the sample transport section E2 at the flange 1028, and the transport intermediate chamber 1027 was evacuated by the turbo pump 1103 and the scroll pump 1105. When the vacuum decreased to 1×10 −3 Pa or less, the gate valve 1026 was opened. After closing the angle valve 1102, Ar gas was introduced into the intermediate transport chamber 1027 and the sample transport/temporary storage chamber 1025 via the bellows piping 1111, valves 1108, 1110, chamber 1101, and bellows piping 1109. Here, the bonding processing chamber (glove box) 1031 to which the bellows piping 1111 is connected is in a state purified at atmospheric pressure by an Ar gas cylinder 1052 and an inert gas circulation purifier (Ar gas circulation purifier) 1040. is filled with Ar gas.

しかる後、ゲートバルブ1043を開いて試料搬送ロッド1029を操作して試料を貼り合わせ処理室1031に搬送した。そしてゲートバルブ1043を閉じた。
この後、以下に示すh-BNの貼り付けを行った。
Thereafter, the gate valve 1043 was opened and the sample transfer rod 1029 was operated to transfer the sample to the bonding processing chamber 1031. Then, the gate valve 1043 was closed.
After this, h-BN was pasted as shown below.

5.h-BN(六方晶窒化ホウ素)の貼り付け
上記のように水素終端処理チャンバー1011でダイヤモンド基板31の露出した第1主表面が水素終端処理された試料は、真空に保持された試料搬送・一時保管室1025を経由して、Arガスで満たされたグローブボックス1031に搬送された。この状態でのグローブボックス1031内の酸素濃度は0.6ppm以下であり、露点は-79℃以下であった。
5. Attaching h-BN (hexagonal boron nitride) As described above, the exposed first main surface of the diamond substrate 31 is hydrogen-terminated in the hydrogen termination chamber 1011. It was transported via a storage room 1025 to a glove box 1031 filled with Ar gas. In this state, the oxygen concentration in the glove box 1031 was 0.6 ppm or less, and the dew point was -79° C. or less.

グローブボックス1031中でスコッチテープ法により、単結晶h-BN(物質・材料研究機構内にて合成)の劈開を行った。劈開したh-BNは、アクリル基板に貼ってあるPDMS(Polydimethylsiloxane)上に転写した。光学顕微鏡を用いてPDMS膜上のh-BNとダイヤモンドのチャネル領域との位置合わせを行い、その後h-BNとダイヤモンドを貼り合わせて、絶縁膜33aを形成した(図9(a)、図12(a))。ここで、試料がグローブボックス1031に搬送され、h-BNの貼り合わせが終了するまでの時間は約2時間であった。
しかる後、グローブボックス中でアニールを行った。この際、20℃から100℃まで16分で昇温し100℃で30分保持、200℃まで20分で昇温し200℃で30分保持、および300℃まで20分で昇温し300℃で3時間保持するシーケンスを用いた。
Single crystal h-BN (synthesized within the National Institute for Materials Science) was cleaved by the Scotch tape method in a glove box 1031. The cleaved h-BN was transferred onto PDMS (polydimethylsiloxane) attached to an acrylic substrate. The h-BN and diamond channel regions on the PDMS film were aligned using an optical microscope, and then the h-BN and diamond were bonded together to form an insulating film 33a (Fig. 9(a), Fig. 12 (a)). Here, it took about 2 hours from when the sample was transported to the glove box 1031 to when the bonding of h-BN was completed.
After that, annealing was performed in the glove box. At this time, the temperature was raised from 20°C to 100°C in 16 minutes and held at 100°C for 30 minutes, the temperature was raised to 200°C in 20 minutes and held at 200°C for 30 minutes, and the temperature was raised to 300°C in 20 minutes and 300°C. A sequence of holding for 3 hours was used.

6.グラファイトの貼り付け
グローブボックス1031内でスコッチテープ法により、グラファイト(キッシュグラファイト、クアーズテック製)の劈開を行った。劈開したグラファイトは、アクリル基板に貼ってあるPDMS上に転写した。光学顕微鏡を用いてPDMS膜上のグラファイトとダイヤモンドのチャネル領域との位置合わせを行い、グラファイトをh-BN/ダイヤモンド上に貼りあわせた。
その後、グローブボックス1031中でアニールを行った。この際、20℃から100℃まで16分で昇温し100℃で30分保持、200℃まで20分で昇温し200℃で30分保持、および300℃まで20分で昇温し300℃で1時間保持するシーケンスを用いた。
6. Attaching Graphite Graphite (Kish Graphite, manufactured by Coors Tech) was cleaved using the Scotch tape method in the glove box 1031. The cleaved graphite was transferred onto PDMS attached to an acrylic substrate. The graphite on the PDMS film and the channel region of the diamond were aligned using an optical microscope, and the graphite was bonded onto the h-BN/diamond.
After that, annealing was performed in the glove box 1031. At this time, the temperature was raised from 20°C to 100°C in 16 minutes and held at 100°C for 30 minutes, the temperature was raised to 200°C in 20 minutes and held at 200°C for 30 minutes, and the temperature was raised to 300°C in 20 minutes and 300°C. A sequence of holding for 1 hour was used.

7.ゲート電極の形成
試料をグローブボックス1031から取り出した後、前述の電子線リソグラフィ法により、ホールバーのパターンを描画した。ここで、レジストはPMMA-A6(Microchem製)を、描画には125kV電子線描画装置(エリオニクス製、ELS-F125)を、現像液にはMIBK(メチルイソブチルケトン):IPA=1:3の混合液を用いた。
その後、CCP-RIE装置により、ゲート電極となる領域以外のグラファイトのドライエッチングを3分間行った。プラズマの条件はN流量96sccm、CHF流量2sccm、O流量2sccm、圧力10Pa、RF出力35Wである。なお、このエッチングの際、h-BNは膜厚方向に途中までエッチングされる。
しかる後、アセトン中に試料を入れ、エッチングマスクとして用いたレジストを除去した。IPAで洗浄した後、窒素ブローを行って、グラファイトからなるゲート電極34を形成した。なお、このエッチングの際に、ダイヤモンド基板31の第1主表面の露出した領域は、酸化されて酸素終端層43aが形成される(図9(b)、図12(b))。
7. Formation of Gate Electrode After the sample was taken out from the glove box 1031, a hole bar pattern was drawn using the above-described electron beam lithography method. Here, the resist is PMMA-A6 (manufactured by Microchem), the drawing is performed by a 125 kV electron beam lithography device (manufactured by Elionix, ELS-F125), and the developer is a mixture of MIBK (methyl isobutyl ketone):IPA = 1:3. liquid was used.
Thereafter, using a CCP-RIE apparatus, dry etching of the graphite in areas other than the area that would become the gate electrode was performed for 3 minutes. The plasma conditions are: N 2 flow rate of 96 sccm, CHF 3 flow rate of 2 sccm, O 2 flow rate of 2 sccm, pressure of 10 Pa, and RF output of 35 W. Note that during this etching, h-BN is etched halfway in the film thickness direction.
Thereafter, the sample was placed in acetone, and the resist used as an etching mask was removed. After cleaning with IPA, nitrogen blowing was performed to form a gate electrode 34G made of graphite. Note that during this etching, the exposed region of the first main surface of the diamond substrate 31 is oxidized to form an oxygen termination layer 43a (FIGS. 9(b) and 12(b)).

8.h-BNの整形
ゲート電極34を形成後、前述のレーザーリソグラフィにより、レジストパターン52を形成した(図9(c)、図12(c))。レジストはAZ-5214Eの単層である。
その後、CCP-RIE装置により、h-BNのドライエッチングを3分間行った。プラズマの条件は、N流量96sccm、CHF流量2sccm、O流量2sccm、圧力10PaそしてRF出力35Wである。その後、アセトン中に試料を入れ、エッチングマスクとして用いたレジストを除去した。なお、このエッチングの際に、酸素終端層43aはより酸化されて、酸素終端層43aは緻密に酸化された酸素終端層43に変わる(図9(d)、図12(d))。
8. Shaping of h-BN After forming the gate electrode 34G , a resist pattern 52 was formed by the aforementioned laser lithography (FIGS. 9(c) and 12(c)). The resist is a single layer of AZ-5214E.
Thereafter, h-BN was dry etched for 3 minutes using a CCP-RIE device. The plasma conditions are a N 2 flow rate of 96 sccm, a CHF 3 flow rate of 2 sccm, an O 2 flow rate of 2 sccm, a pressure of 10 Pa, and an RF power of 35 W. Thereafter, the sample was placed in acetone, and the resist used as an etching mask was removed. Note that during this etching, the oxygen termination layer 43a is further oxidized, and the oxygen termination layer 43a changes into a densely oxidized oxygen termination layer 43 (FIGS. 9(d) and 12(d)).

9.素子分離用のh-BNの貼り付け
前述の貼り合わせの手法を用いて、ゲート電極34からのゲート電極配線62が水素終端されたチャネル部32と電気的に接触しないように、ゲート電極配線62を這わすためのh-BN(61)を、接触を防止する酸素終端と水素終端の領域の境界71に貼り合わせた(図10(a)、図13(a))。
9. Attaching h-BN for device isolation Using the above-mentioned attachment method, attach the gate electrode so that the gate electrode wiring 62 G from the gate electrode 34 G does not come into electrical contact with the hydrogen-terminated channel portion 32 . h-BN (61) for running the wiring 62G was bonded to the boundary 71 between the oxygen-terminated and hydrogen-terminated regions to prevent contact (FIGS. 10(a) and 13(a)).

10.配線の作製
前述のレーザーリソグラフィを用いて、ゲート電極配線(62)、ソース電極配線(62)、ドレイン電極配線(62)およびそれぞれのボンディングパッドを形成するためのレジストパターン53を形成した。レジストはAZ-5214Eの単層である。
その後、電子銃型蒸着装置によって、厚さ10nmのTiと厚さ100nmのAuを順次蒸着し、TiとAuからなる導電膜62aを堆積させた(図10(b)、図13(b))。
しかる後、アセトン中に試料を浸してリフトオフを行い、IPAでリンスした後、窒素ブロー乾燥を行って、ボンディングパッドを有するゲート電極配線62、ソース電極配線62およびドレイン電極配線62が形成されたMIS型半導体装置201を作製した(図10(c)、図13(c))。
作製されたMIS型半導体装置201を上面から撮った光学顕微鏡写真を参考までに図16に示す。
10. Preparation of Wiring Using the laser lithography described above, a resist pattern 53 for forming a gate electrode wiring (62 G ), a source electrode wiring (62 S ), a drain electrode wiring (62 D ), and their respective bonding pads was formed. . The resist is a single layer of AZ-5214E.
Thereafter, Ti with a thickness of 10 nm and Au with a thickness of 100 nm were sequentially deposited using an electron gun type evaporation apparatus to deposit a conductive film 62a made of Ti and Au (FIG. 10(b), FIG. 13(b)). .
Thereafter, the sample is immersed in acetone for lift-off, rinsed with IPA, and then nitrogen blow-dried to form a gate electrode wiring 62G , a source electrode wiring 62S , and a drain electrode wiring 62D having bonding pads. A MIS type semiconductor device 201 was fabricated (FIGS. 10(c) and 13(c)).
For reference, FIG. 16 shows an optical microscope photograph taken from the top of the manufactured MIS type semiconductor device 201.

<電気特性>
前述の方法によって作製したMIS型半導体装置201のFET(電界効果トランジスタ)の電気特性を調べた。ここで、測定器としては、ソースメジャーユニットB2901A(Keysight Technologies製)、ファンクションジェネレータ33220A(Agilent Technologies製)、アンプ1201および1211(DL Instruments製)、デジタルボルトメーター34401A(Agilent Technologies製)を用いた。また、超伝導マグネットを備えた無冷媒冷却装置(仁木工芸製)と上記測定器を用いてホール効果測定を行った。
<Electrical characteristics>
The electrical characteristics of the FET (field effect transistor) of the MIS type semiconductor device 201 manufactured by the method described above were investigated. Here, the measuring instruments include a source measure unit B2901A (manufactured by Keysight Technologies), a function generator 33220A (manufactured by Agilent Technologies), amplifiers 1201 and 1211 (manufactured by DL Instruments), and a digital voltmeter 34401A (manufactured by Agilent Technologies). Technologies) was used. In addition, Hall effect measurements were performed using a refrigerant-free cooling device equipped with a superconducting magnet (manufactured by Niki Kogei Co., Ltd.) and the above measuring instrument.

ゲート電圧とホール(Hall)移動度の測定データを図17に、また、ゲート電圧とホール(Hall)シートキャリア密度の測定データを図18に示す。ここで、h―BNからなるゲート絶縁膜の膜厚は23nmで、測定温度は300Kである。
図17から、600cm-1-1を超える高いホール(Hall)移動度が得られることが確認された。
また、図18から、ゲート電極34に負電圧を印加するほど線形的にホール(Hall)シートキャリア密度が増え、ゲート電極34に印加する電圧が-10Vのときには6×1012cm-2を超える高いホール(Hall)シートキャリア密度が得られることが実証された。
FIG. 17 shows measurement data of gate voltage and Hall mobility, and FIG. 18 shows measurement data of gate voltage and Hall sheet carrier density. Here, the thickness of the gate insulating film made of h-BN is 23 nm, and the measurement temperature is 300K.
From FIG. 17, it was confirmed that a high Hall mobility exceeding 600 cm 2 V −1 s −1 was obtained.
Furthermore, from FIG. 18, the more negative voltage is applied to the gate electrode 34G , the more the Hall sheet carrier density increases linearly, and when the voltage applied to the gate electrode 34G is -10V, it becomes 6×10 12 cm -2 It has been demonstrated that high Hall sheet carrier densities exceeding .

図17と図18のデータを基に、ホール(Hall)密度に対するホール(Hall)移動度の関係をプロットした結果を図19に示す。同図には、ダイヤモンド基板31の露出表面の水素終端処理後、絶縁膜33a(h-BN)を貼り合わせるまでの環境を大気とした場合と、非特許文献5に開示されたデータ(必ずしもホール効果測定から得られたデータではない)も併せて載せている。さらに、同図には、音響フォノン、表面ラフネス、表面電荷不純物、およびそれらの総和の影響による、ホール移動度のホール密度依存性の理論曲線も併せて載せている。ここで、以下に理論曲線の計算方法の詳細を記す。 FIG. 19 shows the results of plotting the relationship between Hall mobility and Hall density based on the data in FIGS. 17 and 18. The same figure shows the case where the environment is air after the hydrogen termination treatment on the exposed surface of the diamond substrate 31 until the bonding of the insulating film 33a (h-BN), and the data disclosed in Non-Patent Document 5 (not necessarily the hole (This is not data obtained from effect measurement) is also included. Furthermore, the same figure also shows a theoretical curve of the hole density dependence of hole mobility due to the effects of acoustic phonons, surface roughness, surface charge impurities, and their sum total. Here, the details of the calculation method of the theoretical curve will be described below.

下記式(A1)-(A3)から、表面の負電荷による散乱、音響フォノン散乱、および表面ラフネス散乱による緩和時間τimp、τac、τをそれぞれ計算し、下記式(A4)によってこれらの散乱全体による緩和時間τを計算した。
ここで、式(A1)-(A4)は、それぞれ非特許文献6の式(1),(2),(4)および(5)に基づくものであるが、非特許文献とは異なり、重い正孔バンド、軽い正孔バンド、スピン軌道スプリットオフバンドそれぞれについて計算した。また、有効質量も、表面平行と垂直を区別した。作製した試料と同様に、ダイヤモンドの表面は(111)を考えている。そして、それぞれの移動度は、μHH=eτHH/m HH*、μLH=eτLH/m LH*、μSO=eτSO/m SO*より計算した。
From the following equations (A1) to (A3), the relaxation times τ imp , τ ac , and τ r due to surface negative charge scattering, acoustic phonon scattering, and surface roughness scattering are calculated, respectively, and these are calculated using the following equation (A4). The relaxation time τ due to the entire scattering was calculated.
Here, formulas (A1) to (A4) are based on formulas (1), (2), (4), and (5) of Non-Patent Document 6, respectively, but unlike the Non-Patent Document, they are heavy Calculations were made for the hole band, light hole band, and spin-orbit split-off band. In addition, the effective mass was distinguished between parallel and perpendicular to the surface. Similar to the fabricated sample, the surface of the diamond is assumed to be (111). The respective mobilities were calculated from μ HH = eτ HH /m c HH* , μ LH = eτ LH /m c LH* , and μ SO =eτ SO /m c SO* .

図19に示す移動度μとキャリア密度nの理論曲線は、以下の式(A5)および(A6)より求めた。ここで、実験では低磁場のホール効果によって移動度とキャリア密度を求めていることを考慮し、以下の低磁場における移動度とキャリア密度の式を使った。
μ =(nHHμHH +nLHμLH +nSOμSO )/(nHHμHH+nLHμLH+nSOμSO
・・・(A5)
n =(nHHμHH+nLHμLH+nSOμSO/(nHHμHH +nLHμLH +nSOμSO
・・・(A6)
ここで、nHH、nLH、nSOはそれぞれ、重い正孔バンド、軽い正孔バンド、スピン軌道スプリットオフバンドに属するホールの面キャリア密度である。あるトータルのキャリア密度の場合に、nHH、nLH、nSOにどのように分布するかは、以下の式(A7)―(A10)からシュレーディンガー方程式とポアソン方程式を連立して解くことにより求めた。
The theoretical curve of mobility μ and carrier density n shown in FIG. 19 was obtained from the following equations (A5) and (A6). Here, in consideration of the fact that in the experiment, the mobility and carrier density are determined by the Hall effect in a low magnetic field, the following equations for mobility and carrier density in a low magnetic field were used.
μ = (n HH μ HH 2 +n LH μ LH 2 +n SO μ SO 2 )/(n HH μ HH +n LH μ LH +n SO μ SO )
...(A5)
n = (n HH μ HH +n LH μ LH +n SO μ SO ) 2 /(n HH μ HH 2 +n LH μ LH 2 +n SO μ SO 2 )
...(A6)
Here, n HH , n LH , and n SO are areal carrier densities of holes belonging to the heavy hole band, light hole band, and spin-orbit split-off band, respectively. For a certain total carrier density, how it is distributed among n HH , n LH , and n SO can be determined by solving the Schrödinger equation and Poisson equation simultaneously from the following equations (A7) to (A10). I asked for it.

ここで、iは、重い正孔バンドHH、軽い正孔バンドLH、スピン軌道スプリットオフバンドSOでの状態を代表していて、その何れかを表わす。
は表面垂直方向の有効質量(m HH*、m LH*、m SO*)、m// は表面平行方向の有効質量(m HH*、m LH*、m SO*)、eφ(z)はポテンシャルエネルギー、E は固有エネルギー(i=HH,LH,SOの第nサブバンドの最高エネルギー)、Ψ は固有エネルギーE に対応する表面垂直方向の波動関数、Eはフェルミレベル、n はi=HH,LH,SOの第nサブバンドを満たすホールの面キャリア密度、およびn2Dはトータルのホールキャリア密度である。
Here, i represents a state in a heavy hole band HH, a light hole band LH, or a spin-orbit split-off band SO.
m z i is the effective mass in the direction perpendicular to the surface (m z HH* , m z LH* , m z SO* ), m // i is the effective mass in the direction parallel to the surface (m c HH* , m c LH* , m cSO * ), eφ(z) is the potential energy, E n i is the eigenenergy (i = the highest energy of the nth subband of HH, LH, SO), Ψ n i is the surface corresponding to the eigenenergy E n i The wave function in the vertical direction, E F is the Fermi level, n n i is the areal carrier density of holes satisfying the n-th subband of i=HH, LH, SO, and n 2D is the total hole carrier density.

計算に使ったパラメータは以下のとおりである。
温度 T=300 K
ダイヤモンドの比誘電率 ε=5.7
密度 ρ=3515 kgm-3
縦音響フォノン速度 u=17536ms-1
変形ポテンシャル Dac=8eV
二乗平均平方根(RMS)表面ラフネス Δ=0.25nm
表面ラフネスの横方向の緩和長 L=2nm
負の電荷の表面からの距離 d=0
表面に平行方向の有効質量 m
重い正孔バンド m HH*=0.299m
軽い正孔バンド m LH*=0.503m
スピン軌道スプリットオフバンド m SO*=0.375m
(mは静止質量)
表面に垂直方向の有効質量 m
重い正孔バンド m HH*=0.763m
軽い正孔バンド m LH*=0.248m
スピン軌道スプリットオフバンド m SO*=0.375m
スピン軌道ギャップエネルギー ΔSO=6meV
ドナー密度 N=1.76×1016cm-3(0.1ppm)
The parameters used in the calculation are as follows.
Temperature T=300K
Diamond dielectric constant ε S =5.7
Density ρ=3515 kgm -3
Longitudinal acoustic phonon velocity u l =17536ms -1
Deformation potential D ac =8eV
Root mean square (RMS) surface roughness Δ=0.25nm
Lateral relaxation length of surface roughness L=2nm
Distance from the surface of negative charge d=0
Effective mass in the direction parallel to the surface m c *
Heavy hole band m c HH* =0.299m 0
Light hole band m c LH* =0.503m 0
Spin-orbit split-off band m c SO* =0.375m 0
(m 0 is static mass)
Effective mass in the direction perpendicular to the surface m z *
Heavy hole band m z HH* =0.763m 0
Light hole band m z LH* =0.248m 0
Spin-orbit split-off band m z SO* =0.375m 0
Spin-orbit gap energy Δ SO =6meV
Donor density N D =1.76×10 16 cm −3 (0.1 ppm)

図19から、半導体層として水素終端ダイヤモンドを、またゲート絶縁膜33としてh-BNを用い、水素終端層を形成してからh-BNを貼り合わせるまでの環境を真空および大気圧のArガスとして作製されたFET(MIS型半導体装置)は、2×1011cm-2から6×1012cm-2のホール(Hall)密度領域で、5×10cm-1-1以上という高いホール(Hall)移動度が得られることがわかる。
このホール(Hall)移動度は、同構造で水素終端層を形成してからh-BNを貼り合わせるまでの環境が大気の下で作製されたFETのそれに比べ約2倍である。また、非特許文献5で開示された(図19に示された)これまでに報告されたダイヤモンドFETの移動度と大気に晒された水素終端ダイヤモンドの表面伝導の移動度に比べ大幅に高いものである。
また、音響フォノン、表面ラフネスおよび表面電荷不純物の効果を取り込んで計算されるシミュレーション結果と実験結果を比較すると、本発明のFETの実験結果は、表面電荷不純物が5×1011cm-2のときの理論計算とよく一致していることがわかる。このことから、本発明の半導体層として水素終端ダイヤモンドを、またゲート絶縁膜33としてh-BNを用い、水素終端層を形成してからh-BNを貼り合わせるまでの環境を真空および大気圧のArガスとして作製された実施例1のFETの表面電荷不純物は、約5×1011cm-2と考えられる。さらに、この表面電荷不純物が1×1011cm-2に低減された場合は、上記の2×1011cm-2から6×1012cm-2のキャリア密度領域で、1×10cm-1-1以上という高い移動度が得られると理論計算される。
実施例1のFETは、キャリア密度が1012~1013cm-2領域において、ダイヤモンド半導体層22とゲート絶縁体層23との界面に存在する表面電荷による移動度の抑制が少なく、ダイヤモンド半導体材料のもつ高移動度特性が引き出せて、移動度の高いものとなる。
From FIG. 19, hydrogen-terminated diamond is used as the semiconductor layer, h-BN is used as the gate insulating film 33, and the environment from forming the hydrogen-terminated layer to bonding the h-BN is vacuum and Ar gas at atmospheric pressure. The fabricated FET (MIS type semiconductor device) has a hall density range of 2×10 11 cm −2 to 6×10 12 cm −2 and a high voltage of 5×10 2 cm 2 V −1 s −1 or more. It can be seen that high Hall mobility can be obtained.
This Hall mobility is about twice as high as that of an FET manufactured in the same structure in an atmosphere environment from the formation of the hydrogen termination layer to the bonding of h-BN. Furthermore, the mobility of diamond FETs reported so far as disclosed in Non-Patent Document 5 (shown in FIG. 19) is significantly higher than the mobility of surface conduction of hydrogen-terminated diamond exposed to the atmosphere. It is.
Furthermore, when comparing the experimental results with the simulation results calculated by incorporating the effects of acoustic phonons, surface roughness, and surface charge impurities, the experimental results of the FET of the present invention show that when the surface charge impurities are 5 × 10 11 cm -2 It can be seen that the result is in good agreement with the theoretical calculation. From this, it can be seen that hydrogen-terminated diamond is used as the semiconductor layer of the present invention and h-BN is used as the gate insulating film 33, and the environment from forming the hydrogen-terminated layer to bonding the h-BN is set to vacuum and atmospheric pressure. The surface charge impurity of the FET of Example 1 fabricated as Ar gas is believed to be approximately 5×10 11 cm −2 . Furthermore, when this surface charge impurity is reduced to 1×10 11 cm −2 , the carrier density range from 2×10 11 cm −2 to 6×10 12 cm −2 described above is 1×10 3 cm 2 . It is theoretically calculated that a high mobility of V −1 s −1 or more can be obtained.
In the FET of Example 1, in the carrier density range of 10 12 to 10 13 cm -2 , the mobility is less suppressed by the surface charge existing at the interface between the diamond semiconductor layer 22 and the gate insulator layer 23, and the diamond semiconductor material The high mobility characteristics of the material can be brought out, resulting in high mobility.

図20に、作製したMIS型半導体装置201のドレイン電流密度のドレイン電圧依存性を示す。ここで、ゲート長Lは8μm、ゲート幅Lは0.8μm、h―BNからなるゲート絶縁膜33の膜厚は23nmである。測定温度は300Kとし、ゲート電圧Vは-10Vとした。ヒステリシスが僅かに認められるが、p型で良好なFET動作が得られている。 FIG. 20 shows the drain voltage dependence of the drain current density of the manufactured MIS type semiconductor device 201. Here, the gate length L G is 8 μm, the gate width L W is 0.8 μm, and the thickness of the gate insulating film 33 made of h-BN is 23 nm. The measurement temperature was 300K, and the gate voltage VG was -10V. Although a slight hysteresis is observed, good p-type FET operation is obtained.

図21に、ソース-ドレイン電圧VDSが-10Vのときのドレイン電流密度のゲート電圧V依存性を示す。ゲート長L、ゲート幅L、ゲート絶縁膜33の膜厚および測定温度は図20の場合と同じである。この結果から、6桁以上の高いON/OFF比が得られ、またゲート電圧Vが0Vのときのドレイン電流密度は4×10-4mA・mm-1より小さいことがわかる。作製したMIS型半導体装置201は、消費電力の少ないFETであることが確認された。 FIG. 21 shows the dependence of the drain current density on the gate voltage V G when the source-drain voltage V DS is -10V. The gate length L G , the gate width L W , the thickness of the gate insulating film 33 and the measurement temperature are the same as in the case of FIG. 20 . The results show that a high ON/OFF ratio of six orders of magnitude or more is obtained, and that the drain current density when the gate voltage V G is 0 V is smaller than 4×10 −4 mA·mm −1 . It was confirmed that the manufactured MIS type semiconductor device 201 is an FET with low power consumption.

図22に、相互コンダクタンスgのゲート電圧V依存性を示す。この場合も、ゲート長L、ゲート幅L、ゲート絶縁膜33の膜厚、ソース-ドレイン電圧VDSおよび測定温度は図21の場合と同じである。作製したMIS型半導体装置201は、良好な相互コンダクタンスgの特性を有することがわかる。 FIG. 22 shows the dependence of mutual conductance g m on gate voltage V G. In this case as well, the gate length L G , gate width L W , film thickness of the gate insulating film 33, source-drain voltage V DS and measurement temperature are the same as in the case of FIG. 21. It can be seen that the manufactured MIS type semiconductor device 201 has good mutual conductance g m characteristics.

図23に、ゲート電圧Vとドレイン電流Iの関係を示す。また、この実測データを基にドレイン電流の平方根|I1/2のゲート電圧V依存性をプロットした結果を図24に示す。ここで、ゲート長Lは8μm、ゲート幅Lは0.8μm、h―BNからなるゲート絶縁膜33の膜厚は23nmである。測定温度は300Kとし、ドレイン電圧Vは-10Vとした。
この結果から、しきい値電圧VTHは-0.792Vと算出され、実施例1で作製したMIS型半導体装置201はノーマリーオフ動作をすることが実証された。
FIG. 23 shows the relationship between gate voltage VG and drain current ID . Furthermore, FIG. 24 shows the result of plotting the gate voltage V G dependence of the square root |I D | 1/2 of the drain current based on this measured data. Here, the gate length L G is 8 μm, the gate width L W is 0.8 μm, and the thickness of the gate insulating film 33 made of h-BN is 23 nm. The measurement temperature was 300K, and the drain voltage VD was -10V.
From this result, the threshold voltage V TH was calculated to be -0.792V, and it was verified that the MIS type semiconductor device 201 manufactured in Example 1 performs normally-off operation.

本発明により、耐圧や耐熱性などの材料特性に優れるダイヤモンド半導体を用いて、キャリア移動度(ホール移動度)が高く、かつ待機時の消費電力が少なくて省エネルギーに資するMIS型半導体装置を提供することが可能になる。
このため、本発明は、高温環境で利用可能なロジック回路、高温環境で利用可能なインバーターなどのパワーデバイスを例とした大電力、高周波、高温対応の半導体装置の道を切り開くものとなっており、産業上大いに利用されることが期待される。
The present invention provides an MIS type semiconductor device that uses a diamond semiconductor with excellent material properties such as withstand voltage and heat resistance, has high carrier mobility (hole mobility), and consumes little power during standby, contributing to energy saving. becomes possible.
Therefore, the present invention paves the way for semiconductor devices that can handle high power, high frequency, and high temperatures, such as logic circuits that can be used in high-temperature environments, and power devices such as inverters that can be used in high-temperature environments. It is expected that it will be widely used in industry.

11:炭素
12:水素
13:ホウ素
14:窒素
21:ダイヤモンド基板
22:ダイヤモンド半導体層
23:ゲート絶縁体層(ゲート絶縁膜)
23a:絶縁膜
24:導電体層(ゲート電極)
25:絶縁膜
25a:絶縁膜
26:低抵抗化層
27:ゲート電極配線
28:ソース電極およびその電極配線
29:ドレイン電極及びその電極配線
31:ダイヤモンド基板
32:水素終端層
33:ゲート絶縁膜(ゲート絶縁体h-BN)
33a:絶縁膜
34:ゲート電極(グラファイト)
35:導電膜
35a:導電膜
36:導電膜
36a:導電膜
37:ソース電極
37:ドレイン電極
42:低抵抗化層
43:酸素終端層
43a:酸素終端層
51,52,53:レジストパターン
61:絶縁膜(素子分離用h-BN)
62:導電膜(電極配線)
62a:導電膜
62:ゲート電極配線(ボンディングパッド配線)
62:ソース電極配線(ボンディングパッド配線)
62:ドレイン電極配線(ボンディングパッド配線)
71:酸素終端と水素終端の領域の境界
101:MIS型半導体装置
201:MIS型半導体装置
1001:処理装置
1002:処理装置
1011:水素終端処理チャンバー
1012:ゲートバルブ
1013:ターボポンプ
1014:バルブ
1015:配管
1016:スクロールポンプ
1017:バルブ
1018:配管
1019:バルブ
1020:バラトロン真空計
1022:バルブ
1023:プロセスガス
1024:ゲートバルブ
1025:試料搬送・一時保管室
1026:ゲートバルブ
1027:搬送中間室
1028:フランジ
1029:試料搬送ロッド
1031:貼り合わせ処理室(グローブボックス)
1032:仕切り扉
1034:パスボックス
1035:バルブ
1036:配管
1037:スクロールポンプ
1038:バルブ
1039:圧力計
1040:不活性ガス循環精製機(Arガス循環精製機)
1041:バルブ
1042:配管
1043:ゲートバルブ
1044:バルブ
1045:配管
1052:Arガスシリンダー
1053:配管
1054:バルブ
1055:バルブ
1061:排気量調整バルブ
1062:配管
1063:真空計
1071:配管
1072:バルブ
1073:フランジ
1074:ベローズ配管
1075:ターボ排気セット
1101:チャンバー
1102:アングルバルブ
1103:ターボポンプ
1104:バルブ
1105:スクロールポンプ
1106:バルブ
1107:配管
1108:バルブ
1109:ベローズ配管
1110:バルブ
1111:ベローズ配管
1112:真空計
E1:水素終端処理部
E2:試料搬送部
E3:貼り合わせ処理部
E4:真空排気系
11: Carbon 12: Hydrogen 13: Boron 14: Nitrogen 21: Diamond substrate 22: Diamond semiconductor layer 23: Gate insulator layer (gate insulator film)
23a: Insulating film 24: Conductor layer (gate electrode)
25: Insulating film 25a: Insulating film 26: Low resistance layer 27: Gate electrode wiring 28: Source electrode and its electrode wiring 29: Drain electrode and its electrode wiring 31: Diamond substrate 32: Hydrogen termination layer 33: Gate insulating film ( Gate insulator h-BN)
33a: Insulating film 34 G : Gate electrode (graphite)
35: Conductive film 35a: Conductive film 36: Conductive film 36a: Conductive film 37 S : Source electrode 37 D : Drain electrode 42: Low resistance layer 43: Oxygen termination layer 43a: Oxygen termination layer 51, 52, 53: Resist pattern 61: Insulating film (h-BN for element isolation)
62: Conductive film (electrode wiring)
62a: Conductive film 62 G : Gate electrode wiring (bonding pad wiring)
62 S : Source electrode wiring (bonding pad wiring)
62 D : Drain electrode wiring (bonding pad wiring)
71: Boundary between oxygen termination and hydrogen termination regions 101: MIS type semiconductor device 201: MIS type semiconductor device 1001: Processing device 1002: Processing device 1011: Hydrogen termination processing chamber 1012: Gate valve 1013: Turbo pump 1014: Valve 1015: Piping 1016: Scroll pump 1017: Valve 1018: Piping 1019: Valve 1020: Baratron vacuum gauge 1022: Valve 1023: Process gas 1024: Gate valve 1025: Sample transport/temporary storage chamber 1026: Gate valve 1027: Transport intermediate chamber 1028: Flange 1029: Sample transport rod 1031: Bonding processing chamber (glove box)
1032: Partition door 1034: Pass box 1035: Valve 1036: Piping 1037: Scroll pump 1038: Valve 1039: Pressure gauge 1040: Inert gas circulation purifier (Ar gas circulation purifier)
1041: Valve 1042: Piping 1043: Gate valve 1044: Valve 1045: Piping 1052: Ar gas cylinder 1053: Piping 1054: Valve 1055: Valve 1061: Displacement adjustment valve 1062: Piping 1063: Vacuum gauge 1071: Piping 1072: Valve 1073 : Flange 1074: Bellows piping 1075: Turbo exhaust set 1101: Chamber 1102: Angle valve 1103: Turbo pump 1104: Valve 1105: Scroll pump 1106: Valve 1107: Piping 1108: Valve 1109: Bellows piping 1110: Valve 1111: Bellows piping 1112 : Vacuum gauge E1: Hydrogen termination processing section E2: Sample transport section E3: Bonding processing section E4: Vacuum exhaust system

Claims (7)

半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたp型のMIS型半導体装置であって、
前記半導体層は少なくとも前記絶縁体層と接する部分の一部が水素終端されたダイヤモンドからなり、
閾値電圧VTHが負電圧であり、
前記半導体層と前記絶縁体層との界面に存在する荷電不純物の密度が0cm -2 以上5×10 11 cm -2 以下である、MIS型半導体装置。
A p-type MIS semiconductor device comprising a semiconductor layer, an insulator layer, and a conductor layer, the insulator layer being sandwiched between the semiconductor layer and the conductor layer,
The semiconductor layer is made of diamond in which at least a portion of the portion in contact with the insulator layer is hydrogen-terminated,
the threshold voltage V TH is a negative voltage;
A MIS type semiconductor device , wherein a density of charged impurities existing at an interface between the semiconductor layer and the insulator layer is 0 cm -2 or more and 5×10 11 cm -2 or less .
前記半導体層と前記絶縁体層との界面に存在する荷電不純物の密度が0cm-2以上1×1011cm-2以下である、請求項1記載のMIS型半導体装置。 The MIS type semiconductor device according to claim 1 , wherein the density of charged impurities present at the interface between the semiconductor layer and the insulator layer is 0 cm -2 or more and 1×10 11 cm -2 or less. 前記絶縁体層は窒化ホウ素からなる、請求項1または2記載のMIS型半導体装置。 3. The MIS type semiconductor device according to claim 1 , wherein said insulating layer is made of boron nitride. 前記絶縁体層は窒化ホウ素の単結晶からなる、請求項1から3の何れか1記載のMIS型半導体装置。 4. The MIS type semiconductor device according to claim 1 , wherein said insulating layer is made of a single crystal of boron nitride. 半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたp型のMIS型半導体装置であって、 A p-type MIS semiconductor device comprising a semiconductor layer, an insulator layer, and a conductor layer, the insulator layer being sandwiched between the semiconductor layer and the conductor layer,
前記半導体層は少なくとも前記絶縁体層と接する部分の一部が水素終端されたダイヤモンドからなり、 The semiconductor layer is made of diamond in which at least a portion of the portion in contact with the insulator layer is hydrogen-terminated,
閾値電圧V Threshold voltage V THT.H. が負電圧であり、is a negative voltage,
前記半導体層における移動度が5×10 The mobility in the semiconductor layer is 5×10 2 cmcm 2 V -1-1 s -1-1 以上3.8×10More than 3.8×10 3 cmcm 2 V -1-1 s -1-1 以下である、MIS型半導体装置。The following MIS type semiconductor device.
前記絶縁体層は六方晶窒化ホウ素(h-BN)からなる、請求項1から5の何れか1記載のMIS型半導体装置。 6. The MIS type semiconductor device according to claim 1 , wherein said insulating layer is made of hexagonal boron nitride (h-BN). 前記導電体層はグラファイトからなる、請求項1から6の何れか1記載のMIS型半導体装置。 7. The MIS type semiconductor device according to claim 1, wherein said conductor layer is made of graphite.
JP2019166729A 2019-09-13 2019-09-13 MIS type semiconductor device Active JP7373838B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019166729A JP7373838B2 (en) 2019-09-13 2019-09-13 MIS type semiconductor device
JP2023178336A JP2023179710A (en) 2019-09-13 2023-10-16 Manufacturing method of MIS type semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019166729A JP7373838B2 (en) 2019-09-13 2019-09-13 MIS type semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023178336A Division JP2023179710A (en) 2019-09-13 2023-10-16 Manufacturing method of MIS type semiconductor device

Publications (2)

Publication Number Publication Date
JP2021044460A JP2021044460A (en) 2021-03-18
JP7373838B2 true JP7373838B2 (en) 2023-11-06

Family

ID=74861770

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019166729A Active JP7373838B2 (en) 2019-09-13 2019-09-13 MIS type semiconductor device
JP2023178336A Pending JP2023179710A (en) 2019-09-13 2023-10-16 Manufacturing method of MIS type semiconductor device

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023178336A Pending JP2023179710A (en) 2019-09-13 2023-10-16 Manufacturing method of MIS type semiconductor device

Country Status (1)

Country Link
JP (2) JP7373838B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115160025B (en) * 2022-06-07 2023-04-11 中国电子科技集团公司第五十五研究所 Method for preparing heterojunction based on diamond surface terminal

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243314A (en) 2002-02-20 2003-08-29 Nippon Telegr & Teleph Corp <Ntt> Method of manufacturing diamond film and method of manufacturing electronic device using it
JP2005347680A (en) 2004-06-07 2005-12-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2008539575A (en) 2005-04-29 2008-11-13 エレメント シックス リミテッド Diamond transistor and manufacturing method thereof
JP2017050485A (en) 2015-09-04 2017-03-09 国立研究開発法人物質・材料研究機構 Manufacturing method for hydrogenation diamond misfet having normally-off characteristics
JP2018078254A (en) 2016-11-11 2018-05-17 国立研究開発法人物質・材料研究機構 Diamond semiconductor device, logic device using the same, and method of manufacturing diamond semiconductor device
JP2019125771A (en) 2018-01-11 2019-07-25 国立研究開発法人物質・材料研究機構 Mis-type semiconductor device and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243314A (en) 2002-02-20 2003-08-29 Nippon Telegr & Teleph Corp <Ntt> Method of manufacturing diamond film and method of manufacturing electronic device using it
JP2005347680A (en) 2004-06-07 2005-12-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2008539575A (en) 2005-04-29 2008-11-13 エレメント シックス リミテッド Diamond transistor and manufacturing method thereof
JP2017050485A (en) 2015-09-04 2017-03-09 国立研究開発法人物質・材料研究機構 Manufacturing method for hydrogenation diamond misfet having normally-off characteristics
JP2018078254A (en) 2016-11-11 2018-05-17 国立研究開発法人物質・材料研究機構 Diamond semiconductor device, logic device using the same, and method of manufacturing diamond semiconductor device
JP2019125771A (en) 2018-01-11 2019-07-25 国立研究開発法人物質・材料研究機構 Mis-type semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
JP2021044460A (en) 2021-03-18
JP2023179710A (en) 2023-12-19

Similar Documents

Publication Publication Date Title
TW552712B (en) Insulating gate AlGaN/GaN HEMT
JP7262435B2 (en) semiconductor equipment
US7989261B2 (en) Fabricating a gallium nitride device with a diamond layer
US20160284813A1 (en) Semiconductor device and method of manufacturing the same
US8530886B2 (en) Nitride gate dielectric for graphene MOSFET
Kambayashi et al. High quality SiO2/Al2O3 gate stack for GaN metal–oxide–semiconductor field-effect transistor
JP7160318B2 (en) Semiconductor device and method for manufacturing semiconductor device
TWI520341B (en) Thick aln inter-layer for iii-nitride layer on silicon substrate
JP2023179710A (en) Manufacturing method of MIS type semiconductor device
JP5520432B2 (en) Manufacturing method of semiconductor transistor
JP7101980B2 (en) MIS type semiconductor device and its manufacturing method
Wang et al. Performance optimization of atomic layer deposited ZnO thin-film transistors by vacuum annealing
JP7191322B2 (en) Semiconductor substrate manufacturing method
Fu et al. − 10 V threshold voltage high-performance normally-OFF C–Si diamond MOSFET FORMED by p+-diamond-first and silicon molecular beam deposition approaches
Fu et al. Normally-off oxidized Si-terminated (111) diamond MOSFETs via ALD-Al 2 O 3 gate insulator with drain current density over 300 mA/mm
CN109728087B (en) Method for preparing low-ohmic contact GaN-based HEMT based on nanosphere mask
JP6757928B2 (en) Manufacturing method of semiconductor device and semiconductor manufacturing device used for this
Jang et al. Improved dielectric properties of BeO thin films grown by plasma enhanced atomic layer deposition
Zhang et al. The role of hybrid dielectric interfaces in improving the performance of multilayer InSe transistors
JP7162833B2 (en) Semiconductor device manufacturing method
Uesugi et al. Improvement of Channel Mobility of GaN‐MOSFETs With Thermal Treatment for Recess Surface
TW201306135A (en) Method for preparing semiconductor substrate and semiconductor substrate
US10083831B2 (en) Substrate and electronic device
JP2007234986A (en) Gan field effect transistor including aln barrier layer, and method of manufacturing such field effect transistor
CN109904227A (en) Diamond base field-effect transistor of low work function conductive grid and preparation method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230919

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231017

R150 Certificate of patent or registration of utility model

Ref document number: 7373838

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150