JP7373675B2 - Extraction device, extraction method, and storage medium for defect patterns to be inspected - Google Patents
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Description
本発明は、半導体製造技術分野に関し、特に、検査対象の欠陥パターンの抽出装置、抽出方法及び記憶媒体に関するものである。 TECHNICAL FIELD The present invention relates to the field of semiconductor manufacturing technology, and in particular to an extraction device, an extraction method, and a storage medium for defect patterns to be inspected.
ウェハの製造過程においては、３極トランジスター、ダイオード、キャパシタンス、抵抗及び金属層の様々な物理的な部材は、微細なパターンの形でウェハの表面上又は表面層に形成している。半導体ウェハ又はマスクの上の微細なパターンに対して欠陥検査を行う際、業界においては、通常、全面検査の方法及び検査範囲を絞りこむ方法を実施する。全面検査の方法は、検査装置から出力された全ての欠陥パターンを検査するが、検査時間が膨大になる課題がある。検査範囲を絞り込む方法は、選択された欠陥パターンを検査し、選択されない欠陥パターンを検査しない。検査範囲を絞り込む方法は、検査時間は、短縮できるが、事前にどの欠陥パターンかを選択して（即ち、検査の意味のある欠陥パターンを選択して）検査するかを決定する必要がある。 During the wafer manufacturing process, various physical components such as triode transistors, diodes, capacitances, resistors, and metal layers are formed in fine patterns on or in surface layers of the wafer. When defect inspection is performed on a fine pattern on a semiconductor wafer or a mask, the industry usually performs a full-surface inspection method and a method of narrowing down the inspection range. In the full-surface inspection method, all defect patterns output from the inspection device are inspected, but there is a problem in that the inspection time is enormous. The method of narrowing down the inspection range is to inspect selected defect patterns and not inspect defect patterns that are not selected. Although the method of narrowing down the inspection range can shorten the inspection time, it is necessary to select in advance which defect pattern to inspect (that is, select a defect pattern that is meaningful to inspect).
検査範囲を絞り込む方法（即ち、検査の意味のある欠陥パターンを選択する方法）は、検査装置から出力された欠陥パターンからウェハ上のニューサンス欠陥（ｎｕｉｓａｎｃｅ ｄｅｆｅｃｔ）を識別し、それを検査対象から外すことで、検査の数を絞ることができる。ニューサンス欠陥（ｎｕｉｓａｎｃｅ ｄｅｆｅｃｔ）とは、許容可能と判断された欠陥のことである。従来技術（例えば、日本特許公報 第５６２８６５６号など）においては、ウェハ及びマスクをデザインする際のデザイナインテントデータ（ｄｅｓｉｇｎｅｒ ｉｎｔｅｎｔ ｄａｔａ）を用いて真に検査の意味のある欠陥パターンを選び出すという方法が使われている。 The method of narrowing down the inspection range (that is, the method of selecting meaningful defect patterns for inspection) is to identify nuisance defects on the wafer from the defect pattern output from the inspection equipment, and remove them from the inspection target. By removing it, you can narrow down the number of tests. A nuisance defect is a defect that is determined to be acceptable. In the conventional technology (for example, Japanese Patent Publication No. 5628656), there is a method of selecting defect patterns that are truly meaningful for inspection using designer intent data when designing wafers and masks. It is used.
図１は、従来技術による、検査範囲を絞り込む方法に基づいて検査対象の欠陥パターンの欠陥抽出のモードを実現する模式図である。図１に示すように、符号１０は、レチクルにより決定された検査必要データを示し、符号２０は、デザイナインテントデータを示し、符号２２は、レチクル上の許容可能な欠陥を判定することを示し、符号２４は、レチクルの座標をウェハの座標に変換することを示し、符号２６は、レチクルを用いてウェハにパターン形成することを示し、符号２８は、ウェハの検査を示し、符号３０は、ウェハ上のニューサンス欠陥を識別することを示し、符号３２は、ウェハ上の実際の欠陥からニューサンス欠陥を分離することを示し、符号３４は、実際の欠陥を表すデータを処理することを示し、符号３６は、ウェハの二次元マップを生成することを示し、符号３８は、ニューサンス欠陥（ｎｕｉｓａｎｃｅ ｄｅｆｅｃｔ）が半導体装置の歩留まりに影響をするかどうかを判定することを示し、符号４０は、許容可能な欠陥が正確に分類されたかどうかを判定することを示し、符号４２は、レチクル内の検査対象の欠陥パターンを分析し、当該ウェハをリワークし又は廃棄しなければならないかどうかを判定することを示す。 FIG. 1 is a schematic diagram for realizing a defect extraction mode of a defect pattern to be inspected based on a method of narrowing down the inspection range according to the prior art. As shown in FIG. 1, numeral 10 indicates inspection required data determined by the reticle, numeral 20 indicates designer intent data, and numeral 22 indicates determining acceptable defects on the reticle. , 24 indicates converting reticle coordinates to wafer coordinates, 26 indicates patterning on a wafer using the reticle, 28 indicates wafer inspection, and 30, 32 indicates identifying nuisance defects on the wafer; 32 indicates separating nuisance defects from actual defects on the wafer; and 34 indicates processing data representative of the actual defects. , numeral 36 indicates generating a two-dimensional map of the wafer, numeral 38 indicates determining whether a nuisance defect affects the yield of the semiconductor device, and numeral 40 indicates: 42 indicates determining whether acceptable defects have been accurately classified; numeral 42 analyzes the inspected defect pattern within the reticle to determine whether the wafer must be reworked or discarded; Show that.
しかしながら、上述した方法は、全ての欠陥パターンをデザイナインテントデータで解析し、判定を行う必要がある。検査装置から出力される欠陥パターンの数及びデータ量は、膨大であるため、その解析にも時間が掛かるという問題があった。上記のように、現状技術では、検査する意味のある欠陥パターンを効率よく短時間で検出することが難しいという課題が有った。 However, in the above-described method, it is necessary to analyze all defect patterns using designer intent data and make a determination. Since the number of defect patterns and the amount of data outputted from the inspection device are enormous, there is a problem in that it takes time to analyze them. As described above, with the current technology, there is a problem in that it is difficult to efficiently detect defect patterns that are meaningful to inspect in a short time.
また、従来技術においては、上述したデザイナインテントデータをニューサンス欠陥かどうかの判断材料に使う他に、レチクルの印刷性をシミュレーションするプログラムの結果、電気的特性のシミュレーションの結果をニューサンス欠陥（ｎｕｉｓａｎｃｅ ｄｅｆｅｃｔ）かどうかの判断材料に使っており、即ち、デザイナインテントデータ、レチクルの印刷性をシミュレーションするプログラムの結果及び電気的特性のシミュレーションの結果等をニューサンス欠陥かどうかの判断材料に使っているが、上述した方法では、それ以外の製造工程における物理的な危険箇所をニューサンス欠陥かどうかの判断材料に使っていなかった。 Furthermore, in the conventional technology, in addition to using the above-mentioned designer intent data as a basis for determining whether a nuisance defect is a nuisance defect, the results of a program that simulates the printability of a reticle and the results of a simulation of electrical characteristics are used to identify a nuisance defect ( In other words, designer intent data, the results of a program that simulates reticle printability, the results of a simulation of electrical characteristics, etc. are used to determine whether a defect is a nuisance defect. However, the method described above does not use physical danger points in other manufacturing processes to determine whether or not there is a nuisance defect.
本発明は、検査範囲を絞り込むことで高速な検査対象の欠陥パターンの抽出装置及び方法を提供することを目的とする。入力のデザインレイアウトデータをベースにし、デザインレイアウトデータの解析及び半導体製造工程をシミュレーションするプログラムを利用することで危険箇所を予め抽出し検査装置から出力される欠陥パターンの検査重要度を判定するので、解析時間を大幅に削減することができる。 An object of the present invention is to provide an apparatus and method for extracting a defect pattern to be inspected at high speed by narrowing down the inspection range. Based on the input design layout data, we use a program that analyzes the design layout data and simulates the semiconductor manufacturing process to extract dangerous areas in advance and determine the inspection importance of the defect patterns output from the inspection equipment. Analysis time can be significantly reduced.
上述した目的を実現するために、本発明の技術案は、検査対象の欠陥パターンの抽出装置を提供する。当該検査対象の欠陥パターンの抽出装置は、前記検査対象の欠陥パターンを読み取るための欠陥検査結果読み取りモジュールと、前記欠陥パターンを受け取り、前記欠陥パターンを解析する欠陥検査結果解析モジュールと、前記検査対象のオリジナルデザインレイアウトを受け取るレイアウトデータ読み取りモジュールと、
前記オリジナルデザインレイアウトを解析するレイアウトデータ解析モジュールと、
前記オリジナルデザインレイアウトの前記デザインノード情報に基づいてデザインルールの制約限界でレイアウトされたパターンを第一の種類の危険箇所として抽出するルールベース解析モジュールと、
半導体製造工程の物理モデルによる、前記第一の種類の危険箇所を含むオリジナルデザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出する物理シミュレーション実行解析モジュールと、前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしたのち、グルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成するパターンマッチング実行解析モジュールと、前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定するデータ処理解析モジュールと、を含む。
In order to achieve the above object, the technical solution of the present invention provides an apparatus for extracting a defect pattern to be inspected. The extraction device for the defect pattern of the inspection target includes a defect inspection result reading module for reading the defect pattern of the inspection target, a defect inspection result analysis module that receives the defect pattern and analyzes the defect pattern, and a defect inspection result reading module for reading the defect pattern of the inspection target. a layout data reading module that receives the original design layout of the
a layout data analysis module that analyzes the original design layout;
a rule-based analysis module that extracts a pattern laid out within the constraint limit of a design rule as a first type of dangerous location based on the design node information of the original design layout;
Using a physical model of the semiconductor manufacturing process, we perform simulation predictions on the original design layout that includes the first type of hazardous locations, determine locations where manufacturing defects may occur, and identify areas around the location of defects. A physical simulation execution analysis module that extracts a layout pattern that cuts out the influence range of the physical model as a second type of dangerous area, and a physical simulation execution analysis module that extracts a layout pattern that cuts out the influence range of the physical model as a second type of dangerous area, and a physical simulation execution analysis module that extracts a layout pattern that cuts out the influence range of the physical model, and Pattern matching execution analysis that matches the second type of dangerous locations using the method of matching grouping of dangerous locations, then groups them, and merges candidate patterns in the same group into one to form a candidate pattern set. a module that receives the defective pattern and determines the inspection importance of a defect in a corresponding portion of the defective pattern by comparing all candidate patterns in the candidate pattern set with the corresponding portion of the defective pattern; and a data processing analysis module for making a determination.
更に、前記半導体製造工程の物理モデルは、レイアウトパターンをウェハの上に焼き付けるリソグラフィ工程モデル、パターン形成されたものに対して、個々の形状を完成させるエッチング工程モデルとウェハ表面を研磨する化学的機械式研磨（ＣＭＰ）工程モデルの中の一つを少なくとも含む。 Furthermore, the physical model of the semiconductor manufacturing process includes a lithography process model that prints a layout pattern onto a wafer, an etching process model that completes the individual shapes after pattern formation, and a chemical machine that polishes the wafer surface. The method includes at least one of the model polishing (CMP) process models.
更に、前記危険箇所をマッチングしグルーピングする方式は、形状が完全一致であるパターンを同じと見なしグループ化する第一の種類の方式、形状が類似するパターンを類似すると見なしグループ化する第二の種類の方式とグルーピングされた同じ組から代表パターンを選択する第三の種類の方式のうちの一つの種類又は複数の種類を含む。 Furthermore, the methods of matching and grouping the dangerous areas include a first type of method in which patterns with completely matching shapes are considered to be the same and grouped together, and a second type of method in which patterns with similar shapes are considered to be similar and grouped together. and one or more of a third type of method for selecting a representative pattern from the same grouped set.
更に、前記検査対象の欠陥パターンの抽出装置は、前記データ処理解析モジュールに接続し、前記候補パターンセットの中の全ての候補パターンを記憶する記憶モジュールを更に含む。 Furthermore, the apparatus for extracting a defect pattern to be inspected further includes a storage module connected to the data processing analysis module and storing all candidate patterns in the candidate pattern set.
上述した目的を実現するために、本発明のもう一つの技術案は、検査対象の欠陥パターンの抽出方法を提供する。当該検査対象の欠陥パターンの抽出方法は、ルールベースの中のデザインノードパラメータに基づいて第一の種類の危険箇所抽出ルールを指定するステップＳ１と、前記検査対象の設計時にＣＡＤなどで作成されたオリジナルデザインレイアウトを受け取るステップＳ２と、前記オリジナルデザインレイアウトのデザインノード情報に基づき、ルールベースの中のデザインルールの制約限界でレイアウトされたパターンを、前記オリジナルデザインレイアウトの中の第一の種類の危険箇所を抽出するステップＳ３と、半導体製造工程の物理モデルに基づく、デザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出形成するステップＳ４と、前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしたのちグルーピングするステップＳ５と、マッチングの結果、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成するステップＳ６と、欠陥検査装置から出力された欠陥パターンを読み込むステップＳ７と、前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定するステップＳ８と、を含む。 In order to achieve the above object, another technical solution of the present invention provides a method for extracting a defect pattern to be inspected. The extraction method for the defect pattern of the inspection target includes a step S1 of specifying a first type of dangerous spot extraction rule based on the design node parameters in the rule base, and a step S1 of specifying a first type of dangerous spot extraction rule based on the design node parameters in the rule base, and Step S2 of receiving an original design layout; and based on the design node information of the original design layout, a pattern laid out with the constraint limit of the design rule in the rule base is assigned a first type of risk in the original design layout. Step S3 of extracting locations, performing simulation prediction on the design layout based on the physical model of the semiconductor manufacturing process, determining locations where manufacturing defects may occur, and creating a physical model around the location of the defect. step S4 of extracting and forming a layout pattern obtained by cutting out the influence range of the area as a second type of dangerous place; A step S5 in which the dangerous spots are matched and grouped using a matching grouping method for dangerous spots, and a step S6 in which candidate patterns in the same group are merged into one as a result of the matching to form a candidate pattern set. a step S7 of reading a defect pattern output from a defect inspection device; receiving the defect pattern and comparing all candidate patterns in the candidate pattern set with corresponding portions of the defect pattern; and step S8 of determining the inspection importance of defects in the corresponding portions of the pattern.
更に、検査対象の欠陥パターンの抽出方法は、前記検査重要度に基づき、検査重要度の高い前記候補パターンに対応する前記欠陥パターンの中の相応する部分を優先検査パターンとし、その後、それぞれの他の前記候補パターンに対応する前記欠陥パターンの中の相応する部分を順に検査するステップを更に含む。 Furthermore, the method for extracting a defect pattern to be inspected is based on the inspection importance level, and sets a corresponding portion of the defect pattern corresponding to the candidate pattern with a high inspection importance level as a priority inspection pattern, and then selects each other as a priority inspection pattern. The method further includes sequentially inspecting corresponding portions of the defective pattern corresponding to the candidate pattern.
上述した目的を実現するために、本発明のもう一つの技術案は、コンピュータ可読媒体を提供する。当該コンピュータ可読媒体は、コンピュータにより実行可能な検査対象の欠陥パターンの抽出プログラムを記憶し、前記コンピュータにインストールされて実行され、前記検査装置から出力される検査対象の欠陥パターンに対して重要度の高い検査対象の欠陥パターンの選択を行う。前記コンピュータは、前記検査対象の欠陥パターンを読み取って解析することと、前記検査対象のオリジナルデザインレイアウトを読み取って解析することと、ルールベースでデザインノードに基づいてデザインルールの制約限界でレイアウトされたパターンを第一の種類の危険箇所として抽出することと、半導体製造工程の物理モデルにより、前記第一の種類の危険箇所を含むデザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出形成することと、前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしたのちグルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成することと、前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定することと、を含むプログラムを実行する。 In order to realize the above objectives, another technical solution of the present invention provides a computer readable medium. The computer-readable medium stores a computer-executable defect pattern extraction program to be inspected, is installed and executed in the computer, and is configured to determine the degree of importance for the defect pattern to be inspected output from the inspection device. Select defective patterns that are highly inspectable. The computer is configured to read and analyze a defect pattern of the object to be inspected, read and analyze an original design layout of the object to be inspected, and to create a layout according to the constraint limits of the design rules based on design nodes in a rule-based manner. By extracting the pattern as a first type of hazardous area and using a physical model of the semiconductor manufacturing process, simulation predictions are performed for the design layout that includes the first type of hazardous area, and the possibility of manufacturing defects occurring. Determine the location where the problem occurs, extract and form a layout pattern that cuts out the area of influence of the physical model around the location of the problem as the second type of hazardous location, and For each type of dangerous place and all the second type of dangerous places extracted by the simulation, the dangerous place matching grouping method is used to match and group them, and candidate patterns in the same group are merged into one. forming a candidate pattern set; receiving the defect pattern; and determining a corresponding portion of the defect pattern by comparing all candidate patterns in the candidate pattern set with corresponding portions of the defect pattern. and determining the inspection importance of the defect.
上述した技術案から分かるように、本発明は、検査対象の欠陥パターンの抽出装置、抽出方法及び記憶媒体を提供し、入力のデザインレイアウトデータをベースにし、デザインレイアウトデータの解析及び半導体製造工程をシミュレーションするプログラムを利用することで危険箇所を予め抽出しておき、欠陥検査からの欠陥パターンと比較し重要度を判定することで、欠陥パターン全てをそれぞれニューサンス欠陥（ｎｕｉｓａｎｃｅ ｄｅｆｅｃｔ）かどうかを判定する必要がなく、検査が必要な重要度の高い欠陥パターンを見つける解析時間を大幅に削減することができる。 As can be seen from the above-mentioned technical proposal, the present invention provides an extraction device, an extraction method, and a storage medium for a defect pattern to be inspected, and analyzes the design layout data and performs the semiconductor manufacturing process based on input design layout data. By using a simulation program to extract dangerous areas in advance and comparing them with defect patterns from defect inspection to determine their importance, it is possible to determine whether each defect pattern is a nuisance defect. This can significantly reduce the analysis time needed to find defect patterns of high importance that require inspection.
また、本発明は、製造工程の中のリソグラフィシミュレーション結果を用いて検査対象の欠陥パターンの検査重要度を判定するだけではなく、他の製造工程（例えば、エッチング、化学的機械式研磨ＣＭＰ）のシミュレーション結果も反映することができ、即ち、リソグラフィ工程以外の製造工程のシミュレーション結果を合わせることで、検査対象の欠陥パターンの検査重要度をより効率よく抽出して判定することができる。 In addition, the present invention not only determines the inspection importance of a defect pattern to be inspected using lithography simulation results in the manufacturing process, but also enables other manufacturing processes (e.g., etching, chemical mechanical polishing CMP). The simulation results can also be reflected, that is, by combining the simulation results of manufacturing processes other than the lithography process, the inspection importance of the defect pattern to be inspected can be extracted and determined more efficiently.
以下、図面を参照しながら、本発明の具体的な実施形態を更に詳しく説明する。 Hereinafter, specific embodiments of the present invention will be described in more detail with reference to the drawings.
本発明の実施形態においては、図２は、本発明による検査対象の欠陥パターンの抽出装置の一つの好ましい実施形態の構造模式図である。図に示すように、当該抽出装置は、欠陥検査結果読み取りモジュールと、欠陥検査結果解析モジュールと、レイアウトデータ読み取りモジュールと、レイアウトデータ解析モジュールと、ルールベース解析モジュールと、物理シミュレーション実行解析モジュールと、パターンマッチング実行解析モジュールと、データ処理解析モジュールと、データ処理解析モジュールとディスプレイとの間に接続される画面表示制御モジュールと、データ処理解析モジュールとキーボードとの間に接続されるキーボード制御モジュールとを含む。 In an embodiment of the present invention, FIG. 2 is a schematic structural diagram of one preferred embodiment of an apparatus for extracting a defect pattern to be inspected according to the present invention. As shown in the figure, the extraction device includes a defect inspection result reading module, a defect inspection result analysis module, a layout data reading module, a layout data analysis module, a rule base analysis module, a physical simulation execution analysis module, A pattern matching execution analysis module, a data processing analysis module, a screen display control module connected between the data processing analysis module and the display, and a keyboard control module connected between the data processing analysis module and the keyboard. include.
本発明の実施形態においては、欠陥検査結果読み取りモジュールは、検査対象の欠陥パターンを読み取るために用いられる。欠陥検査結果解析モジュールは、欠陥検査結果を受け取って欠陥パターンを読み取り、欠陥パターンを解析するために用いられる。 In an embodiment of the present invention, a defect inspection result reading module is used to read a defect pattern to be inspected. The defect inspection result analysis module is used to receive defect inspection results, read defect patterns, and analyze the defect patterns.
図２に示すように、レイアウトデータ読み取りモジュールは、前記検査対象のオリジナルデザインレイアウトを受け取るために用いられる。レイアウトデータ解析モジュールは、入力されたオリジナルデザインレイアウトデータを受け取って解析する。オリジナルデザインレイアウトとは、大規模集積回路（Ｌａｒｇｅ－ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＬＳＩと略称される）のデザインにより生成された積層パターンデータを意味し、レイアウト用のＣＡＤを使って作成される。当該積層パターンデータは、通常、ＧＤＳ又はＯＡＳＩＳ等のフォーマットで記載されるデータであっても良い。 As shown in FIG. 2, a layout data reading module is used to receive the original design layout to be inspected. The layout data analysis module receives and analyzes input original design layout data. The original design layout refers to stacked pattern data generated by designing a large-scale integrated circuit (LSI), and is created using layout CAD. The lamination pattern data may be data written in a format such as GDS or OASIS.
ルールベース解析モジュールは、デザインノード（ｄｅｓｉｇｎ ｎｏｄｅ）情報に基づいてデザインルールの制約限界でレイアウトされたパターンを見つけ出し第一の種類の危険箇所を取得する。 The rule-based analysis module finds a pattern laid out with the constraint limit of the design rule based on the design node information and obtains a first type of dangerous location.
図３は、本発明の実施形態によるルールベースの中のデザインノード情報に基づいて第一の種類の危険箇所抽出ルールを指定する模式図である。本実施形態においては、標準デザインノードが４０ｎｍのレイアウトとし、そのレイアウトパターンの幅が４０ｎｍ、間隔が４０ｎｍと８０ｎｍの２つのパターンが存在する。このとき、デザインノード限界のパターンは間隔が４０ｎｍとなり第一の種類の危険箇所として抽出される。本例ではデザインノード限界のレイアウトを対象としているが、それ以上の寸法（例えば１０％の範囲４０ｎｍであれば４４ｎｍまで）を危険箇所として抽出しても良い。 FIG. 3 is a schematic diagram for specifying a first type of dangerous spot extraction rule based on design node information in a rule base according to an embodiment of the present invention. In this embodiment, the layout has a standard design node of 40 nm, and there are two layout patterns with a width of 40 nm and an interval of 40 nm and 80 nm. At this time, the pattern at the design node limit has an interval of 40 nm and is extracted as a first type of dangerous location. Although this example targets a layout with a design node limit, dimensions larger than that (for example, up to 44 nm in a 10% range of 40 nm) may be extracted as dangerous locations.
図３に示すように、左の図は、二本の配線の間隔が４０ｎｍであり、右の図は、二本の配線の間隔が８０ｎｍであり、比較すると、間隔が４０ｎｍである二本の配線の間は、欠陥が現れる可能性が比較的大きく、間隔が８０ｎｍである二本の配線の間は、欠陥が現れる可能性が比較的小さい。 As shown in Figure 3, the left diagram shows two wires with a spacing of 40 nm, and the right diagram shows two wires with a spacing of 80 nm. There is a relatively high possibility that a defect will appear between the wires, and a relatively small possibility that a defect will appear between two wires with a spacing of 80 nm.
図４は、本発明の実施形態において抽出ルールに基づいてオリジナルデザインレイアウトから第一の種類の危険箇所を抽出する模式図である。図に示すように、左の図は、オリジナルデザインレイアウトの配線であり、右の図は、抽出された危険箇所を追加したデザインレイアウトである。 FIG. 4 is a schematic diagram for extracting a first type of dangerous location from an original design layout based on an extraction rule in an embodiment of the present invention. As shown in the figure, the diagram on the left is the wiring of the original design layout, and the diagram on the right is the design layout with the extracted dangerous locations added.
図２に示すように、本発明の実施例においては、物理シミュレーション実行解析モジュールは、半導体製造工程の物理モデルにより、第一の種類の危険箇所を含むデザインレイアウトに対してシミュレーション予測を行い、第二の種類の危険箇所を抽出し、第二の種類の危険箇所を含むシミュレーション結果パターンを形成する。 As shown in FIG. 2, in the embodiment of the present invention, the physical simulation execution analysis module performs simulation prediction for the design layout including the first type of hazardous area using the physical model of the semiconductor manufacturing process, and Two types of dangerous spots are extracted, and a simulation result pattern including the second type of dangerous spots is formed.
様々な半導体製造工程があることは、当業者にとって明らかである。ウェハのデザイン過程において又はパターンをウェハに焼き付ける前には、出来上がったウェハが歩留まりの要求を満たすように、通常、ウェハ製造を実行する各工程に対してモデル化のシミュレーションを行う必要がある。 It will be apparent to those skilled in the art that there are a variety of semiconductor manufacturing processes. During the wafer design process or prior to printing a pattern onto the wafer, modeling simulations typically need to be performed for each step of the wafer fabrication process to ensure that the resulting wafer meets yield requirements.
本発明の実施形態においては、シミュレーションソフトウェアの中の物理モデルを用いて複数の半導体製造工程が経過した後のデザインレイアウトパターンの変化をシミュレーションし、デザインレイアウトの中の製造上不具合を発生する可能性のある場所を決定し、その周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出することによって、第二の種類の危険箇所を含むシミュレーション結果パターンを形成する。また、データ処理解析モジュールと接続する記憶モジュールにより、第二の種類の危険箇所を含むシミュレーション結果パターンを格納することもできる。 In an embodiment of the present invention, a physical model in simulation software is used to simulate changes in a design layout pattern after a plurality of semiconductor manufacturing processes, and the possibility of manufacturing defects in the design layout is simulated. By determining a certain location and extracting a layout pattern that cuts out the influence range of the physical model around the location as the second type of dangerous location, a simulation result pattern including the second type of dangerous location is formed. Furthermore, a storage module connected to the data processing analysis module can also store simulation result patterns including the second type of hazardous locations.
図５は、本発明の実施形態において物理モデルを用いて半導体製造工程をシミュレーションする模式図である。なお、左の図は、化学的機械式研磨（ＣＭＰ）工程の模式図であり、図に示すように、化学的機械式研磨（ＣＭＰ）工程を実行する装置は、研磨ヘッド、ドレッサ、研磨パッド及びスラリー等を含み、化学的機械式研磨（ＣＭＰ）工程においては、スラリーを流しながら、研磨パッドによりパターン化された後のウェハの表面を研磨する。真ん中の図は、ドライエッチング工程の模式図であり、右の図は、リソグラフィ工程の模式図である。 FIG. 5 is a schematic diagram simulating a semiconductor manufacturing process using a physical model in an embodiment of the present invention. The figure on the left is a schematic diagram of the chemical mechanical polishing (CMP) process. As shown in the figure, the equipment that executes the chemical mechanical polishing (CMP) process includes a polishing head, a dresser, and a polishing pad. In a chemical mechanical polishing (CMP) process, the surface of a wafer that has been patterned with a polishing pad is polished while flowing the slurry. The middle diagram is a schematic diagram of the dry etching process, and the right diagram is a schematic diagram of the lithography process.
本発明の実施形態においては、半導体製造工程の物理モデルは、レイアウトパターンをウェハの上に焼き付けるリソグラフィ工程モデル、パターン形成されたものに対して、個々の形状を完成させるエッチング工程モデルとウェハ表面を研磨する化学的機械式研磨（ＣＭＰ）工程モデルの中の一つを少なくとも含む。当然ながら、本発明の実施形態においては、他の物理モデルを選択しても良く、ここでは、限定されない。 In an embodiment of the present invention, the physical model of the semiconductor manufacturing process includes a lithography process model in which a layout pattern is printed onto a wafer, an etching process model in which each pattern is completed, and a wafer surface is The method includes at least one chemical mechanical polishing (CMP) process model for polishing. Of course, other physical models may be selected in embodiments of the invention and are not limited here.
図２に示すように、第二の種類の危険箇所を含むシミュレーション結果パターンが得られた後、パターンマッチング実行解析モジュールは、前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしたのちグルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成する。好ましくは、当該候補パターンは、データ処理解析モジュールと接続する記憶モジュールに格納することができる。 As shown in Figure 2, after obtaining a simulation result pattern that includes the second type of hazardous locations, the pattern matching execution analysis module executes the simulation with all the first type of hazardous locations extracted using the rule base. All extracted second-type dangerous spots are matched and grouped using a matching grouping method for dangerous spots, and candidate patterns in the same group are merged into one to form a candidate pattern set. Preferably, the candidate patterns can be stored in a storage module that is connected to the data processing and analysis module.
本発明の実施形態においては、危険箇所をマッチングしグルーピングする方式は、形状が完全一致であるパターンを同じと見なしグループ化する第一の種類の方式、形状が類似するパターンを類似すると見なしグループ化する第二の種類の方式とグルーピングされた同じ組から代表パターンを選択する第三の種類の方式のうちの一つの種類又は複数の種類を含むことができる。 In the embodiment of the present invention, the methods of matching and grouping dangerous areas include the first type of method, in which patterns with completely matching shapes are considered to be the same and grouped together, and patterns with similar shapes are considered to be similar and grouped together. and a third type of method of selecting a representative pattern from the same grouped set.
具体的には、図６は、本発明の実施形態において候補パターンをマッチングしフィルタリングするプロセスの模式図である。図に示すように、上の図は、危険箇所を含むシミュレーション結果パターンから出力された複数の候補パターンセットの中の二つの候補パターンである。左と右の候補パターンは、ほぼ同じであり、二つの候補パターンがマッチングされグルーピングされた後、一つの組に配分されるはずである。 Specifically, FIG. 6 is a schematic diagram of a process for matching and filtering candidate patterns in an embodiment of the invention. As shown in the figure, the upper figure shows two candidate patterns among a plurality of candidate pattern sets output from simulation result patterns including dangerous locations. The left and right candidate patterns are almost the same, and after the two candidate patterns are matched and grouped, they should be distributed into one set.
図２に示すように、データ処理解析モジュールは、欠陥パターンを受け取り、候補パターンセットの中の全ての候補パターンを欠陥パターンの相応する部分と比較することによって、欠陥パターンの中の相応する部分の欠陥の検査重要度を判定する。言い換えれば、検査重要度の高い候補パターンに対応する欠陥パターンの中の相応する部分を優先検査パターンとし、その後、それぞれの他の候補パターンに対応する欠陥パターンの中の相応する部分を順に検査することができる。 As shown in FIG. 2, the data processing analysis module receives the defective pattern and determines the corresponding portion of the defective pattern by comparing all candidate patterns in the candidate pattern set with the corresponding portion of the defective pattern. Determine the inspection importance of defects. In other words, the corresponding part of the defective pattern corresponding to the candidate pattern with high inspection importance is set as the priority inspection pattern, and then the corresponding part of the defective pattern corresponding to each other candidate pattern is sequentially inspected. be able to.
以下、本発明の実施形態による検査対象の欠陥パターンの抽出方法を纏めて詳しく説明する。図７は、本発明の実施形態において検査対象の欠陥パターンの抽出方法のフローチャート模式図である。 Hereinafter, a method for extracting a defect pattern to be inspected according to an embodiment of the present invention will be summarized and explained in detail. FIG. 7 is a schematic flowchart of a method for extracting a defect pattern to be inspected in the embodiment of the present invention.
検査対象の欠陥パターンの抽出方法は、ルールベースの中のデザインノードパラメータに基づいて第一の種類の危険箇所抽出ルールを指定するステップＳ１と、前記検査対象の設計時にＣＡＤなどで作成されたオリジナルデザインレイアウトを受け取るステップＳ２と、前記オリジナルデザインレイアウトのデザインノード情報に基づき、ルールベースの中のデザインルールの制約限界でレイアウトされたパターンを第一の種類の危険箇所を抽出するステップＳ３と、半導体製造工程の物理モデルにより、デザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出形成するステップＳ４と、前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしたのちグルーピングするステップＳ５と、マッチングの結果、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成するステップＳ６と、欠陥検査装置から出力された欠陥パターンを読み込むステップＳ７と、前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定するステップＳ８と、を含む。 The method for extracting a defect pattern to be inspected includes a step S1 in which a first type of hazardous spot extraction rule is specified based on design node parameters in the rule base, and an original created using CAD or the like when designing the inspection target. a step S2 of receiving a design layout; a step S3 of extracting a first type of hazardous area from a pattern laid out according to the constraint limit of the design rule in the rule base based on the design node information of the original design layout; Using the physical model of the manufacturing process, we perform simulation predictions on the design layout, determine locations where manufacturing defects may occur, and create a layout pattern that cuts out the area of influence of the physical model around the location of the defect. Step S4 of extracting and forming the second type of dangerous spots, and forming the dangerous spots for all the first type of dangerous spots extracted using the rule base and all the second type of dangerous spots extracted by the simulation. Step S5 of performing grouping after matching using a matching grouping method; Step S6 of merging candidate patterns in the same group into one as a result of matching to form a candidate pattern set; and determining defects output from the defect inspection device. a step S7 of reading a pattern; receiving the defective pattern; and determining the defects in the corresponding part of the defective pattern by comparing all candidate patterns in the candidate pattern set with the corresponding part of the defective pattern; Step S8 of determining the inspection importance level is included.
更に、検査対象の欠陥パターンの抽出方法は、前記検査重要度に基づき、検査重要度の高い前記候補パターンに対応する前記欠陥パターンの中の相応する部分を優先検査パターンとし、その後、それぞれの他の前記候補パターンに対応する前記欠陥パターンの中の相応する部分を順に検査するステップＳ９を更に含む。 Furthermore, the method for extracting a defect pattern to be inspected is based on the inspection importance level, and sets a corresponding portion of the defect pattern corresponding to the candidate pattern with a high inspection importance level as a priority inspection pattern, and then selects each other as a priority inspection pattern. The method further includes step S9 of sequentially inspecting corresponding portions of the defective pattern corresponding to the candidate pattern.
また、本発明の実施形態においては、コンピュータ可読媒体を更に提供する。当該コンピュータ可読媒体は、コンピュータにより実行可能な検査対象の欠陥パターンの抽出プログラムを記憶し、コンピュータにインストールされて実行され、検査装置から出力される検査対象の欠陥パターンに対して、重要度の高い検査対象の欠陥パターンの選択を行う。 Embodiments of the invention further provide a computer readable medium. The computer-readable medium stores a computer-executable defect pattern extraction program to be inspected, is installed on the computer and executed, and is designed to extract a defect pattern of high importance to the defect pattern to be inspected output from the inspection device. Select the defect pattern to be inspected.
前記コンピュータは、前記検査対象の欠陥パターンを読み取って解析することと、前記検査対象のオリジナルデザインレイアウトを読み取って解析することと、ルールベースでデザインノードに基づいてデザインルールの制約限界でレイアウトされたパターンを第一の種類の危険箇所として抽出することと、半導体製造工程の物理モデルに基づく、前記危険箇所を含むデザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、その周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出形成することと、前記ルールベースに基づいて抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしたのちグルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成することと、前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定することと、とを含むプログラムを実行する。 The computer is configured to read and analyze a defect pattern of the object to be inspected, read and analyze an original design layout of the object to be inspected, and to create a layout according to the constraint limits of the design rules based on design nodes in a rule-based manner. Extracting the pattern as the first type of hazardous area, and performing simulation prediction on the design layout including the hazardous area based on the physical model of the semiconductor manufacturing process, to identify locations where manufacturing defects may occur. , and extract and form a layout pattern that cuts out the influence range of the surrounding physical model as a second type of dangerous place, and all the first type of dangerous places extracted based on the rule base. All the second type of dangerous spots extracted in the simulation are matched and grouped using the matching grouping method of dangerous spots, and candidate patterns in the same group are merged into one to form a candidate pattern set. and determining the inspection importance of a defect in a corresponding portion of the defect pattern by receiving the defect pattern and comparing all candidate patterns in the candidate pattern set with the corresponding portion of the defect pattern. and executing a program including:
上述した内容は、本発明の好ましい実施形態に過ぎない。これらの実施形態は、本発明の特許請求の範囲を制限しない。本発明の明細書及び図面の内容を用いて行われた等価構造の変化は、同じ理由で何れも本発明の特許請求の範囲に属する。 What has been described above are only preferred embodiments of the present invention. These embodiments do not limit the scope of the claimed invention. For the same reason, all equivalent structural changes made using the contents of the specification and drawings of the invention fall within the scope of the claims of the invention.
Claims (10)
前記欠陥パターンを受け取り、前記欠陥パターンを解析する欠陥検査結果解析モジュールと、
前記検査対象のオリジナルデザインレイアウトを受け取るレイアウトデータ読み取りモジュールと、
受け取られた前記オリジナルデザインレイアウトを解析するレイアウトデータ解析モジュールと、
前記オリジナルデザインレイアウトのデザインノード情報に基づいてルールベースの中のデザインルールの制約限界でレイアウトされたパターンを第一の種類の危険箇所として抽出するルールベース解析モジュールと、
半導体製造工程の物理モデルに基づく、前記危険箇所を含むデザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出する物理シミュレーション実行解析モジュールと、
前記ルールベースに基づいて抽出したすべての第一の種類の危険箇所とシミュレーションに基づいて抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしグルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成するパターンマッチング実行解析モジュールと、
前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定するデータ処理解析モジュールとを含むことを特徴とする検査対象の欠陥パターンの抽出装置。 a defect inspection result reading module for reading a defect pattern to be inspected;
a defect inspection result analysis module that receives the defect pattern and analyzes the defect pattern;
a layout data reading module that receives the original design layout to be inspected;
a layout data analysis module that analyzes the received original design layout;
a rule-based analysis module that extracts a pattern laid out under the constraint limit of a design rule in a rule base as a first type of dangerous location based on design node information of the original design layout;
Based on the physical model of the semiconductor manufacturing process, we perform simulation predictions on the design layout including the above-mentioned hazardous areas, determine the locations where manufacturing defects may occur, and determine the influence range of the physical model around the location of the defect. a physical simulation execution analysis module that extracts a layout pattern cut out as a second type of dangerous location;
Matching and grouping all the first type of dangerous spots extracted based on the rule base and all the second type of dangerous spots extracted based on the simulation using a method of matching grouping of dangerous spots, a pattern matching execution analysis module that merges candidate patterns in the same group into one to form a candidate pattern set;
data for receiving the defect pattern and determining the inspection importance of a defect in a corresponding portion of the defect pattern by comparing all candidate patterns in the candidate pattern set with the corresponding portion of the defect pattern; An apparatus for extracting a defect pattern to be inspected, comprising a processing analysis module.
形状が完全一致であるパターンを同じと見なしグループ化する第一の種類の方式、
形状が類似するパターンを類似すると見なしグループ化する第二の種類の方式、及び、
グルーピングされた同じ組から代表パターンを選択する第三の種類の方式のうちの一つの種類又は複数の種類を含むことを特徴とする請求項１に記載の検査対象の欠陥パターンの抽出装置。 The method of matching and grouping the dangerous areas is as follows:
The first type of method, in which patterns whose shapes completely match are considered to be the same and grouped together;
A second type of method in which patterns having similar shapes are considered to be similar and grouped, and
2. The apparatus for extracting a defect pattern to be inspected according to claim 1, further comprising one or more types of the third type of method for selecting a representative pattern from the same grouped set.
前記検査対象のオリジナルデザインレイアウトを受け取って解析するステップと、
前記オリジナルデザインレイアウトのデザインノード情報に基づいてルールベースの中のデザインルールの制約限界でレイアウトされたパターンを危険箇所として抽出するステップと、
半導体製造工程の物理モデルに基づく、第一の種類の危険箇所を含むオリジナルデザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出するステップと、
前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしグルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成するステップと、
前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定するステップとを含むことを特徴とする検査対象の欠陥パターンの抽出方法。 a step of reading and analyzing a defect pattern to be inspected;
receiving and analyzing the original design layout to be inspected;
extracting a pattern laid out within the constraint limit of a design rule in a rule base as a dangerous location based on design node information of the original design layout;
Based on the physical model of the semiconductor manufacturing process, we perform simulation predictions on the original design layout that includes the first type of hazardous areas, determine the locations where manufacturing defects may occur, and a step of extracting a layout pattern obtained by cutting out the influence range of the physical model as a second type of dangerous place;
All the first type of dangerous spots extracted using the rule base and all the second type of dangerous spots extracted by the simulation are matched and grouped using the method of matching grouping of dangerous spots. merging the candidate patterns into one to form a candidate pattern set;
receiving the defect pattern and determining the inspection importance of a defect in a corresponding portion of the defect pattern by comparing all candidate patterns in the candidate pattern set with the corresponding portion of the defect pattern; A method for extracting a defect pattern to be inspected, the method comprising:
形状が完全一致であるパターンを同じと見なしグループ化する第一の種類の方式、
形状が類似するパターンを類似すると見なしグループ化する第二の種類の方式、及び、
グルーピングされた同じ組から代表パターンを選択する第三の種類の方式のうちの一つの種類又は複数の種類を含むことを特徴とする請求項６に記載の検査対象の欠陥パターンの抽出方法。 In the apparatus for extracting a defect pattern to be inspected according to claim 1, the method of matching and grouping the dangerous spots includes:
The first type of method, in which patterns whose shapes completely match are considered to be the same and grouped together;
A second type of method in which patterns having similar shapes are considered to be similar and grouped, and
7. The method for extracting a defect pattern to be inspected according to claim 6, further comprising one or more types of the third type of method for selecting a representative pattern from the same grouped set.
前記コンピュータは、
前記検査対象の欠陥パターンを読み取って解析することと、前記検査対象のオリジナルデザインレイアウトを受け取って解析することと、
前記オリジナルデザインレイアウトのデザインノード情報に基づいてルールベースの中のデザインルールの制約限界でレイアウトされたパターンを第一の種類の危険箇所として抽出することと、
半導体製造工程の物理モデルに基づく、前記第一の種類の危険箇所を含むデザインレイアウトに対してシミュレーション予測を行い、製造上不具合を発生する可能性のある場所を決定し、不具合の場所の周辺の物理モデルの影響範囲を切り取ったレイアウトパターンを第二の種類の危険箇所として抽出形成することと、
前記ルールベースで抽出したすべての第一の種類の危険箇所とシミュレーションで抽出したすべての第二の種類の危険箇所に対して、危険箇所のマッチンググルーピングの方法でマッチングしグルーピングし、同じグループの中の候補パターンを一つに合併し、候補パターンセットを形成することと、
前記欠陥パターンを受け取り、前記候補パターンセットの中の全ての候補パターンを前記欠陥パターンの相応する部分と比較することによって、前記欠陥パターンの中の相応する部分の欠陥の検査重要度を判定することとを含むプログラムを実行することを特徴とするコンピュータ可読媒体。 A computer-executable extraction program for defect patterns to be inspected is stored, and is installed and executed in the computer to extract defect patterns to be inspected that have high importance with respect to defect patterns to be inspected outputted from the inspection device. A computer-readable medium for making a selection, the computer-readable medium comprising:
The computer includes:
reading and analyzing a defect pattern of the inspection target; receiving and analyzing an original design layout of the inspection target;
Extracting a pattern laid out under the constraint limit of a design rule in a rule base as a first type of dangerous location based on design node information of the original design layout;
Based on a physical model of the semiconductor manufacturing process, a simulation prediction is performed on a design layout that includes the first type of hazardous area, the location where a manufacturing defect may occur is determined, and the surrounding area of the defect location is determined. Extracting and forming a layout pattern that cuts out the area of influence of the physical model as a second type of dangerous area;
All the first type of dangerous spots extracted using the rule base and all the second type of dangerous spots extracted by the simulation are matched and grouped using the method of matching grouping of dangerous spots. merging the candidate patterns into one to form a candidate pattern set;
receiving the defect pattern and determining an inspection importance of a defect in a corresponding portion of the defect pattern by comparing all candidate patterns in the candidate pattern set with the corresponding portion of the defect pattern; A computer-readable medium configured to execute a program comprising:
形状が完全一致であるパターンを同じと見なしグループ化する第一の種類の方式、
形状が類似するパターンを類似すると見なしグループ化する第二の種類の方式、及び、
グルーピングされた同じ組から代表パターンを選択する第三の種類の方式のうちの一つの種類又は複数の種類を含むことを特徴とする請求項９に記載の検査対象の欠陥パターンの抽出方法。 The method of matching and grouping the dangerous areas is as follows:
The first type of method, in which patterns whose shapes completely match are considered to be the same and grouped together;
A second type of method in which patterns having similar shapes are considered to be similar and grouped, and
10. The method for extracting a defect pattern to be inspected according to claim 9, further comprising one or more types of the third type of method for selecting a representative pattern from the same grouped set.
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112255479B (en) * | 2020-10-12 | 2021-12-21 | 安徽来福电子科技有限公司 | Shunt performance test system |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251766A (en) | 2007-03-30 | 2008-10-16 | Hitachi High-Technologies Corp | Method of observing defect of semiconductor device, and equipment therefor |
| JP2008300670A (en) | 2007-05-31 | 2008-12-11 | Hitachi High-Technologies Corp | Data processor, and data processing method |
| JP2009105292A (en) | 2007-10-25 | 2009-05-14 | Hitachi High-Technologies Corp | Device, method and program for determining pattern to be evaluated and pattern evaluation system |
| US20140310670A1 (en) | 2010-01-30 | 2014-10-16 | Synopsys, Inc. | Failure analysis and inline defect characterization |
| JP2017032998A (en) | 2008-06-11 | 2017-02-09 | ケーエルエー−テンカー・コーポレーションKla−Tencor Corporation | Methods for detecting design and process defects on wafer, reviewing defects on wafer, selecting one or more features within design for use as process monitoring features, or some combinations thereof |
| JP2017524963A (en) | 2014-06-10 | 2017-08-31 | エーエスエムエル ネザーランズ ビー．ブイ． | Computational wafer inspection |
| US20180293334A1 (en) | 2017-04-05 | 2018-10-11 | Elite Semiconductor, Inc. | Intelligent caa failure pre-diagnosis method and system for design layout |
| JP2019129169A (en) | 2018-01-22 | 2019-08-01 | 株式会社日立ハイテクノロジーズ | Image evaluation method and image evaluation device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040912A (en) * | 1998-09-30 | 2000-03-21 | Advanced Micro Devices, Inc. | Method and apparatus for detecting process sensitivity to integrated circuit layout using wafer to wafer defect inspection device |
| JP5081590B2 (en) * | 2007-11-14 | 2012-11-28 | 株式会社日立ハイテクノロジーズ | Defect observation classification method and apparatus |
| CN101710582B (en) * | 2009-04-03 | 2011-05-18 | 深超光电（深圳）有限公司 | Layout structure for promoting pixel defection detectivity of thin film transistor substrate |
| JP2013178176A (en) * | 2012-02-28 | 2013-09-09 | Sharp Corp | Defect detection method, defect detection device, and method of manufacturing semiconductor substrate |
| CN103606529B (en) * | 2013-10-23 | 2016-08-24 | 上海华力微电子有限公司 | A kind of method and device promoting defect classification accuracy |
| JP2017021671A (en) * | 2015-07-13 | 2017-01-26 | Ａｌｉｔｅｃｓ株式会社 | Design layout data correction method, design layout data correction program, and design layout data correction device |
| US10133838B2 (en) * | 2017-01-30 | 2018-11-20 | Dongfang Jingyuan Electron Limited | Guided defect detection of integrated circuits |
| TWI671838B (en) * | 2018-07-17 | 2019-09-11 | 敖翔科技股份有限公司 | Semiconductor fab's defect operating system and apparatus |
| CN109596638B (en) * | 2018-10-26 | 2022-05-06 | 中国科学院光电研究院 | Defect detection method and device for patterned wafer and mask |
-
2020
- 2020-03-20 CN CN202010201826.XA patent/CN111429426B/en active Active
- 2020-05-19 WO PCT/CN2020/090993 patent/WO2021184525A1/en active Application Filing
- 2020-05-19 JP JP2022553623A patent/JP7373675B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251766A (en) | 2007-03-30 | 2008-10-16 | Hitachi High-Technologies Corp | Method of observing defect of semiconductor device, and equipment therefor |
| JP2008300670A (en) | 2007-05-31 | 2008-12-11 | Hitachi High-Technologies Corp | Data processor, and data processing method |
| JP2009105292A (en) | 2007-10-25 | 2009-05-14 | Hitachi High-Technologies Corp | Device, method and program for determining pattern to be evaluated and pattern evaluation system |
| JP2017032998A (en) | 2008-06-11 | 2017-02-09 | ケーエルエー−テンカー・コーポレーションKla−Tencor Corporation | Methods for detecting design and process defects on wafer, reviewing defects on wafer, selecting one or more features within design for use as process monitoring features, or some combinations thereof |
| US20140310670A1 (en) | 2010-01-30 | 2014-10-16 | Synopsys, Inc. | Failure analysis and inline defect characterization |
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