JP7364824B1 - Field effect transistor and its manufacturing method, and sputtering target material for field effect transistor manufacturing - Google Patents
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Abstract
２５０℃以下のガラス転移点を有する基材と、該基材上に設けられた酸化物半導体層とを備えた電界効果トランジスタである。前記酸化物半導体層は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成される。添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素である。各元素の原子比が式（１）ないし（３）の全てを満たす。０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８（１）；０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６（２）；０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５（３）The present invention is a field effect transistor including a base material having a glass transition point of 250° C. or lower and an oxide semiconductor layer provided on the base material. The oxide semiconductor layer is made of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X). The additive element (X) is at least one element selected from tantalum (Ta), strontium (Sr), and niobium (Nb). The atomic ratio of each element satisfies all of formulas (1) to (3). 0.4≦(In+X)/(In+Zn+X)≦0.8(1); 0.2≦Zn/(In+Zn+X)≦0.6(2); 0.001≦X/(In+Zn+X)≦0.015( 3)
Description
本発明は電界効果トランジスタ及びその製造方法に関する。また本発明は、電界効果トランジスタ製造用スパッタリングターゲット材に関する。 The present invention relates to a field effect transistor and a method for manufacturing the same. The present invention also relates to a sputtering target material for manufacturing field effect transistors.
フラットパネルディスプレイ（以下「ＦＰＤ」ともいう。）に使用される薄膜トランジスタ（以下「ＴＦＴ」ともいう。）の技術分野においては、ＦＰＤの高機能化に伴い、従来のアモルファスシリコンに代わってＩｎ－Ｇａ－Ｚｎ複合酸化物（以下「ＩＧＺＯ」ともいう。）に代表される酸化物半導体が注目されており、実用化が進んでいる。ＩＧＺＯは、高い電界効果移動度と低いリーク電流を示すという利点を有する。近年ではＦＰＤの更なる高機能化が進むに従い、ＩＧＺＯが示す電界効果移動度よりも更に高い電界効果移動度を示す材料が提案されている。 In the technical field of thin film transistors (hereinafter also referred to as "TFT") used in flat panel displays (hereinafter also referred to as "FPD"), In-Ga is replacing the conventional amorphous silicon as FPDs become more sophisticated. Oxide semiconductors represented by -Zn composite oxide (hereinafter also referred to as "IGZO") are attracting attention and are being put into practical use. IGZO has the advantage of exhibiting high field effect mobility and low leakage current. In recent years, as FPDs have become more sophisticated, materials have been proposed that exhibit field-effect mobility even higher than that of IGZO.
ＦＰＤの一つであるフレキシブルディスプレイは、薄い、軽い、柔軟であるといった機能により幅広い応用展開が可能であるとして近年注目されている。特に表示素子に有機ＥＬを使用したフレキシブル有機ＥＬディスプレイ（ＯＬＥＤ）はバックライトを必要としないことから、原理的にフレキシブルディスプレイに適している。 Flexible displays, which are one type of FPD, have been attracting attention in recent years because they are thin, light, and flexible and can be used in a wide range of applications. In particular, flexible organic EL displays (OLEDs) that use organic EL as display elements do not require a backlight, and are therefore suitable in principle for flexible displays.
フレキシブルディスプレイを構成する重要な部材の一つとして、柔軟性のある基材が挙げられる。フレキシブルディスプレイに使用される基材としては、ポリエチレンテレフタレート及びポリエチレンナフタレートなどのプラスチックフィルムが、薄く、軽量であり、しかも柔軟性に優れることから適している。しかしプラスチックフィルムは耐熱性に課題がある。基材上にＴＦＴを形成するためには、成膜後に、電気特性改善のためにポストアニール処理が求められるところ、プラスチックフィルムのような耐熱性の低い基材を用いた場合にはポストアニール処理を低温で行う必要がある。しかしＩＧＺＯからなる膜を、低温でポストアニール処理すると、当該膜が低抵抗化を起こし、半導体として機能させることが難しくなる。そこで特許文献１においては、ＩＧＺＯ系酸化物半導体薄膜の製造において、低温でのポストアニール処理に起因する低抵抗化が起こらないようにする技術が提案されている。 A flexible base material is one of the important members constituting a flexible display. Plastic films such as polyethylene terephthalate and polyethylene naphthalate are suitable as base materials for flexible displays because they are thin, lightweight, and have excellent flexibility. However, plastic films have problems with heat resistance. In order to form a TFT on a base material, post-annealing treatment is required after film formation to improve electrical properties, but when using a base material with low heat resistance such as a plastic film, post-annealing treatment is required. must be carried out at low temperatures. However, when a film made of IGZO is subjected to post-annealing at a low temperature, the resistance of the film decreases, making it difficult to function as a semiconductor. Therefore, Patent Document 1 proposes a technique for preventing a decrease in resistance caused by post-annealing treatment at a low temperature in manufacturing an IGZO-based oxide semiconductor thin film.
特許文献１に記載の技術によれば、低温でポストアニール処理を行ってもＩＧＺＯ系薄膜の低抵抗化は防止されるが、ポストアニール処理後の薄膜は、その電界効果移動度が低いことから、該薄膜を上述したＯＬＥＤを駆動させるための半導体として用いるには不十分である。
したがって本発明の課題は、前述した従来技術が有する種々の欠点を解消し得る電界効果トランジスタ及びその製造方法を提供することにある。According to the technique described in Patent Document 1, even if post-annealing is performed at a low temperature, lowering of the resistance of the IGZO-based thin film is prevented, but the thin film after post-annealing has low field effect mobility. , it is insufficient to use the thin film as a semiconductor for driving the above-mentioned OLED.
Therefore, an object of the present invention is to provide a field effect transistor and a method for manufacturing the same that can overcome the various drawbacks of the prior art described above.
本発明は、２５０℃以下のガラス転移点を有する基材又はフレキシブル配線板に用いられる基材と、該基材上に設けられた酸化物半導体層とを備えた、電界効果トランジスタであって、
前記酸化物半導体層は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たす電界効果トランジスタ（式中のＸは、前記添加元素の含有比の総和とする。）を提供するものである。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）The present invention is a field effect transistor comprising a base material having a glass transition point of 250° C. or lower or a base material used for a flexible wiring board, and an oxide semiconductor layer provided on the base material,
The oxide semiconductor layer is composed of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
The present invention provides a field effect transistor in which the atomic ratio of each element satisfies all of formulas (1) to (3) (X in the formula is the sum of the content ratios of the additive elements).
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
また本発明は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物からなるスパッタリングターゲット材を用い（添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素である。）、酸素濃度が２１ｖｏｌ％以上４９ｖｏｌ％以下である雰囲気下に、フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材に対してスパッタリングを行い、前記ターゲット材に由来する酸化物半導体を形成し、
前記酸化物半導体を５０℃以上２５０℃以下でアニール処理する、工程を有する電界効果トランジスタの製造方法を提供するものである。Further, the present invention uses a sputtering target material made of an oxide containing indium (In) element, zinc (Zn) element, and additive element (X) (additive element (X) is tantalum (Ta) element, strontium (Sr) and niobium (Nb) element), in an atmosphere with an oxygen concentration of 21 vol% or more and 49 vol% or less, as a base material used for a flexible wiring board or a glass transition temperature of 250°C or less. Performing sputtering on a base material having dots to form an oxide semiconductor derived from the target material,
The present invention provides a method for manufacturing a field effect transistor, which includes a step of annealing the oxide semiconductor at a temperature of 50° C. or higher and 250° C. or lower.
更に本発明は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たすスパッタリングターゲット材であって、
フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材上に設けられ且つ前記スパッタリングターゲット材に由来する酸化物半導体層、を備えた電界効果トランジスタの製造用スパッタリングターゲット材を提供するものである。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）Furthermore, the present invention is composed of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A sputtering target material in which the atomic ratio of each element satisfies all of formulas (1) to (3),
A sputtering target material for manufacturing a field effect transistor, comprising an oxide semiconductor layer derived from the sputtering target material and provided on a base material used for a flexible wiring board or a base material having a glass transition point of 250 ° C. or less. This is what we provide.
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
以下本発明を、その好ましい実施形態に基づき説明する。本発明は電界効果トランジスタ（以下「ＦＥＴ」ともいう。）に関するものである。本発明のＦＥＴは、基材と、該基材上に設けられた酸化物半導体層とを備えて構成されている。
本発明のＦＥＴは、後述するとおり、好適には、スパッタリング法によって基材上に酸化物半導体層を形成する工程と、酸化物半導体層を形成した後に、電気特性改善のためにポストアニールする工程と、を備えた方法によって製造される。一般に、酸化物半導体層を形成後に、ポストアニールする場合、従来の酸化物半導体層は、高温で処理しなければならないため、耐熱性の低い基材が変形ないし溶融してしまうことから、素子として機能させることができない。しかし本発明によれば、耐熱性が十分に高くない材料、例えばフレキシブル配線板に用いられる材料や、ガラス転移点が低い材料（例えば２５０℃以下のガラス転移点を有する材料）を基材として用いた場合であっても、スパッタリングによって膜を形成した後、比較的低い温度によってアニールすることが可能となることから、酸化物半導体層を形成することが可能である。The present invention will be described below based on its preferred embodiments. The present invention relates to a field effect transistor (hereinafter also referred to as "FET"). The FET of the present invention includes a base material and an oxide semiconductor layer provided on the base material.
As described later, the FET of the present invention preferably includes a step of forming an oxide semiconductor layer on a base material by a sputtering method, and a step of post-annealing to improve electrical characteristics after forming the oxide semiconductor layer. Manufactured by a method comprising: Generally, when post-annealing is performed after forming an oxide semiconductor layer, conventional oxide semiconductor layers must be treated at high temperatures, which deforms or melts the base material with low heat resistance, making it difficult to use as an element. I can't make it work. However, according to the present invention, materials that do not have sufficiently high heat resistance, such as materials used for flexible wiring boards, or materials with a low glass transition temperature (for example, materials with a glass transition temperature of 250°C or lower) can be used as the base material. Even in the case where a film is formed by sputtering, annealing can be performed at a relatively low temperature, so that an oxide semiconductor layer can be formed.
図１には、本発明のＦＥＴの一実施形態が模式的に示されている。なお、同図に示す構造のＦＥＴは、本発明の実施形態の一例であり、本発明のＦＥＴが同図に示す構造のものに限定されないことは言うまでもない。
同図に示すＦＥＴ１は、基材１０の一面に形成されている。基材１０の一面にはチャネル層２０、ソース電極３０及びドレイン電極３１が配置されており、これを覆うようにゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、ゲート電極５０が配置されている。そして最も上部に保護層６０が配置されている。この構造を有するＦＥＴ１において、例えばチャネル層２０が、酸化物半導体層から構成されている。したがって、本発明にいう「基材上に設けられた酸化物半導体層」とは、（ｉ）基材の表面に接して設けられた別の一又は二以上の層を介して酸化物半導体層が設けられている場合と、（ｉｉ）酸化物半導体層が、基材の表面に接して設けられている場合との双方を包含する。FIG. 1 schematically shows an embodiment of the FET of the present invention. Note that the FET having the structure shown in the figure is an example of an embodiment of the present invention, and it goes without saying that the FET of the present invention is not limited to the structure shown in the figure.
The FET 1 shown in the figure is formed on one surface of a base material 10. A channel layer 20, a source electrode 30, and a drain electrode 31 are arranged on one surface of the base material 10, and a gate insulating film 40 is formed to cover them. A gate electrode 50 is arranged on the gate insulating film 40. A protective layer 60 is disposed at the top. In the FET 1 having this structure, for example, the channel layer 20 is made of an oxide semiconductor layer. Therefore, the "oxide semiconductor layer provided on the base material" as referred to in the present invention means (i) an oxide semiconductor layer provided through another one or more layers provided in contact with the surface of the base material. and (ii) the case where the oxide semiconductor layer is provided in contact with the surface of the base material.
本発明のＦＥＴにおける酸化物半導体層（以下、本発明のＦＥＴにおける酸化物半導体層のことを便宜的に「本発明の酸化物半導体層」ともいう。）は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成されるものである。添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも一つの元素からなる。本発明の酸化物半導体層は、これを構成する金属元素としてＩｎ、Ｚｎ及び添加元素（Ｘ）を含むものであるが、本発明の効果を損なわない範囲で、これらの元素の他に、意図的に又は不可避的に、微量元素を含んでいてもよい。微量元素としては、例えば後述する有機添加物に含まれる元素やターゲット材製造時に混入するボールミル等のメディア原料が挙げられる。本発明の酸化物半導体層に含まれる微量元素としては、例えばＦｅ、Ｃｒ、Ｎｉ、Ａｌ、Ｓｉ、Ｗ、Ｚｒ、Ｎａ、Ｍｇ、Ｋ、Ｃａ、Ｔｉ、Ｙ、Ｇａ、Ｓｎ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＰｂ等が挙げられる。それらの含有量は、本発明の酸化物半導体層が含む、Ｉｎ、Ｚｎ及びＸを含む酸化物の合計質量に対して、各々通常１００質量ｐｐｍ（以下「ｐｐｍ」ともいう。）以下であることが好ましく、より好ましくは８０ｐｐｍ以下、更に好ましくは５０ｐｐｍ以下である。これらの微量元素の合計量は５００ｐｐｍ以下であることが好ましく、より好ましくは３００ｐｐｍ以下、更に好ましくは１００ｐｐｍ以下である。本発明の酸化物半導体層に微量元素が含まれる場合は、前記合計質量には微量元素の質量も含まれる。 The oxide semiconductor layer in the FET of the present invention (hereinafter, the oxide semiconductor layer in the FET of the present invention is also referred to as "the oxide semiconductor layer of the present invention" for convenience) contains indium (In) element, zinc ( It is composed of an oxide containing an element (Zn) and an additive element (X). The additive element (X) consists of at least one element selected from tantalum (Ta), strontium (Sr), and niobium (Nb). The oxide semiconductor layer of the present invention contains In, Zn, and an additive element (X) as metal elements constituting the layer, but other than these elements may be intentionally added to the extent that the effects of the present invention are not impaired. Alternatively, it may unavoidably contain trace elements. Examples of trace elements include elements contained in organic additives to be described later, and media raw materials such as ball mills that are mixed in during the production of the target material. Examples of trace elements contained in the oxide semiconductor layer of the present invention include Fe, Cr, Ni, Al, Si, W, Zr, Na, Mg, K, Ca, Ti, Y, Ga, Sn, Ba, La, Examples include Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, and Pb. Their content is usually 100 mass ppm (hereinafter also referred to as "ppm") or less, based on the total mass of oxides containing In, Zn, and X, which are included in the oxide semiconductor layer of the present invention. is preferable, more preferably 80 ppm or less, still more preferably 50 ppm or less. The total amount of these trace elements is preferably 500 ppm or less, more preferably 300 ppm or less, still more preferably 100 ppm or less. When the oxide semiconductor layer of the present invention contains a trace element, the total mass also includes the mass of the trace element.
本発明の酸化物半導体層は、これを構成する金属元素、すなわちＩｎ、Ｚｎ及びＸの原子比が特定の範囲であることが、本発明のＦＥＴの性能が向上する点から好ましい。
具体的には、Ｉｎ及びＸに関しては以下の式（１）で表される原子比を満たすことが好ましい（式中のＸは、前記添加元素の含有比の総和とする。以下、式（２）及び（３）についても同じである。）。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
Ｚｎに関しては以下の式（２）で表される原子比を満たすことが好ましい。
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
Ｘに関しては以下の式（３）で表される原子比を満たすことが好ましい。
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）In the oxide semiconductor layer of the present invention, it is preferable that the atomic ratio of the metal elements constituting the layer, that is, In, Zn, and X, is within a specific range from the viewpoint of improving the performance of the FET of the present invention.
Specifically, it is preferable that In and ) and (3).)
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
Regarding Zn, it is preferable that the atomic ratio expressed by the following formula (2) is satisfied.
0.2≦Zn/(In+Zn+X)≦0.6 (2)
Regarding X, it is preferable that the atomic ratio expressed by the following formula (3) is satisfied.
0.001≦X/(In+Zn+X)≦0.015 (3)
酸化物半導体層におけるＩｎ、Ｚｎ及びＸの原子比が前記の式（１）ないし（３）の全てを満たすことで、本発明のＦＥＴは、高い電界効果移動度、低いリーク電流及び０Ｖに近いしきい電圧を示すものとなる。これらの利点を一層顕著なものとする観点から、Ｉｎ及びＸに関しては下記の式（１－２）ないし（１－６）を満たすことが更に好ましい。
０．４３≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．７９ （１－２）
０．４８≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．７８ （１－３）
０．５３≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．７５ （１－４）
０．５４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．７４ （１－５）
０．５８≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．７０ （１－６）Since the atomic ratio of In, Zn, and X in the oxide semiconductor layer satisfies all of the above formulas (1) to (3), the FET of the present invention has high field effect mobility, low leakage current, and close to 0V. This indicates the threshold voltage. From the viewpoint of making these advantages even more remarkable, it is more preferable that In and X satisfy the following formulas (1-2) to (1-6).
0.43≦(In+X)/(In+Zn+X)≦0.79 (1-2)
0.48≦(In+X)/(In+Zn+X)≦0.78 (1-3)
0.53≦(In+X)/(In+Zn+X)≦0.75 (1-4)
0.54≦(In+X)/(In+Zn+X)≦0.74 (1-5)
0.58≦(In+X)/(In+Zn+X)≦0.70 (1-6)
前記と同様の観点から、Ｚｎに関しては下記の式（２－２）ないし（２－６）を満たすことが更に好ましく、Ｘに関しては下記の式（３－２）ないし（３－５）を満たすことが更に好ましい。 From the same viewpoint as above, it is more preferable for Zn to satisfy the following formulas (2-2) to (2-6), and for X to satisfy the following formulas (3-2) to (3-5). More preferably.
０．２１≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．５７ （２－２）
０．２２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．５２ （２－３）
０．２５≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．４７ （２－４）
０．２６≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．４６ （２－５）
０．３０≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．４２ （２－６）
０．００１５≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１３ （３－２）
０．００２＜Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１２ （３－３）
０．００２５≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１０ （３－４）
０．００３≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．００９ （３－５）0.21≦Zn/(In+Zn+X)≦0.57 (2-2)
0.22≦Zn/(In+Zn+X)≦0.52 (2-3)
0.25≦Zn/(In+Zn+X)≦0.47 (2-4)
0.26≦Zn/(In+Zn+X)≦0.46 (2-5)
0.30≦Zn/(In+Zn+X)≦0.42 (2-6)
0.0015≦X/(In+Zn+X)≦0.013 (3-2)
0.002<X/(In+Zn+X)≦0.012 (3-3)
0.0025≦X/(In+Zn+X)≦0.010 (3-4)
0.003≦X/(In+Zn+X)≦0.009 (3-5)
添加元素（Ｘ）は、上述のとおりＴａ、Ｓｒ及びＮｂから選択される１種以上が用いられる。これらの元素は、それぞれ単独で用いることができ、あるいは２種以上を組み合わせて用いることもできる。特に添加元素（Ｘ）としてＴａを用いることが、本発明のＦＥＴの総合的な性能の観点、及び酸化物半導体層をスパッタリング法によって製造するときに用いられるスパッタリングターゲット材を製造する上での経済性の点から好ましい。
これらの添加元素のうち、Ｔａ、Ｓｒ及びＮｂのいずれか１種類を用いることが、本発明の所期の効果が十分に奏される点から好ましく、特に好ましくはＴａ又はＮｂのみを用い、とりわけ好ましくはＴａのみを用いる。ただしＴａ、Ｓｒ及びＮｂの３種類を用いてもよい。As the additive element (X), one or more selected from Ta, Sr, and Nb is used as described above. These elements can be used alone or in combination of two or more. In particular, the use of Ta as the additive element (X) is advantageous from the viewpoint of the overall performance of the FET of the present invention and from the economic point of view of manufacturing the sputtering target material used when manufacturing the oxide semiconductor layer by the sputtering method. Preferable from the viewpoint of sex.
Among these additive elements, it is preferable to use any one of Ta, Sr and Nb in order to fully achieve the desired effects of the present invention, and it is particularly preferable to use only Ta or Nb, especially Preferably only Ta is used. However, three types of Ta, Sr and Nb may be used.
本発明のＦＥＴは、上述の（１）ないし（３）の関係に加えて、ＩｎとＸとの原子比に関して以下の式（４）を満たすことが、本発明のターゲット材から形成される酸化物半導体素子の電界効果移動度を一層高める点、及び０Ｖに近いしきい電圧を示す点から好ましい。
０．９７０≦Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９９ （４）The FET of the present invention requires that, in addition to the relationships (1) to (3) above, the atomic ratio of In and X satisfies the following formula (4). This is preferable because it further increases the field effect mobility of the semiconductor device and exhibits a threshold voltage close to 0V.
0.970≦In/(In+X)≦0.999 (4)
式（４）から明らかなとおり、本発明のＦＥＴにおいては、Ｉｎの量に対して極めて少量のＸを用いることで、ＦＥＴの電界効果移動度が高くなる。このことは本発明者が初めて見いだしたものである。 As is clear from equation (4), in the FET of the present invention, by using an extremely small amount of X relative to the amount of In, the field effect mobility of the FET is increased. This was discovered for the first time by the inventor.
本発明のＦＥＴの電界効果移動度が一層高くなる観点、及び０Ｖに近いしきい電圧を示す観点から、ＩｎとＸとの原子比は以下の式（４－２）ないし（４－４）を満たすことが更に好ましい。
０．９８０≦Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９７ （４－２）
０．９９０≦Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９５ （４－３）
０．９９０＜Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９３ （４－４）From the viewpoint of further increasing the field effect mobility of the FET of the present invention and from the viewpoint of exhibiting a threshold voltage close to 0V, the atomic ratio of In and It is more preferable that the conditions are satisfied.
0.980≦In/(In+X)≦0.997 (4-2)
0.990≦In/(In+X)≦0.995 (4-3)
0.990<In/(In+X)≦0.993 (4-4)
本発明のＦＥＴにおける酸化物半導体層は、Ｉｎ、Ｚｎ、添加元素Ｘ及び酸素を含み、それに加えて他の元素を含んでいてもよいが、ＦＥＴの電界効果移動度が一層高くなる観点からは、前記酸化物半導体層は、Ｉｎ、Ｚｎ、添加元素Ｘ及び酸素を含み、残部不可避不純物からなることが好ましい。 The oxide semiconductor layer in the FET of the present invention contains In, Zn, the additive element Preferably, the oxide semiconductor layer contains In, Zn, an additive element X, and oxygen, with the remainder being unavoidable impurities.
本発明の酸化物半導体層に含まれる各金属の割合は、例えばＸ線光電子分光法（ＸＰＳ：Ｘ－Ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）や、ＩＣＰ発光分光測定によって測定される。 The proportion of each metal contained in the oxide semiconductor layer of the present invention is measured, for example, by X-Ray Photoelectron Spectroscopy (XPS) or ICP emission spectroscopy.
本発明のＦＥＴの電界効果移動度の値が大きいことは、該ＦＥＴの伝達特性が良好となることに起因するＦＰＤの高機能化の点から好ましい。詳細には本発明のＴＦＴは、その電界効果移動度（ｃｍ２／Ｖｓ）が、２０ｃｍ２／Ｖｓ以上であることが好ましく、３０ｃｍ２／Ｖｓ以上であることが更に好ましく、５０ｃｍ２／Ｖｓ以上であることがより好ましく、６０ｃｍ２／Ｖｓ以上であることが一層好ましく、７０ｃｍ２／Ｖｓ以上であることが更に一層好ましく、８０ｃｍ２／Ｖｓ以上であることがより一層好ましく、１００ｃｍ２／Ｖｓ以上であることが特に好ましい。電界効果移動度の値は大きければ大きいほど、ＦＰＤの高機能化の点から好ましいが、電界効果移動度が２００ｃｍ２／Ｖｓ程度に高ければ、十分に満足すべき程度の性能が得られる。
電界効果移動度を更に高める観点から、本発明のＦＥＴにおける酸化物半導体層はアモルファス構造を有することが好ましい。It is preferable that the field effect mobility of the FET of the present invention has a large value from the viewpoint of improving the functionality of the FPD due to the good transfer characteristics of the FET. In detail, the field effect mobility (cm 2 /Vs) of the TFT of the present invention is preferably 20 cm 2 /Vs or more, more preferably 30 cm 2 /Vs or more, and more preferably 50 cm 2 /Vs or more. It is more preferably 60 cm 2 /Vs or more, even more preferably 70 cm 2 /Vs or more, even more preferably 80 cm 2 /Vs or more, and even more preferably 100 cm 2 /Vs or more. It is particularly preferable that The larger the value of the field effect mobility, the more preferable it is from the standpoint of improving the functionality of the FPD, but if the field effect mobility is as high as about 200 cm 2 /Vs, a sufficiently satisfactory level of performance can be obtained.
From the viewpoint of further increasing field effect mobility, the oxide semiconductor layer in the FET of the present invention preferably has an amorphous structure.
本発明のＦＥＴにおける基材は、フレキシブル配線板に用いられる材料から構成されているか又は２５０℃以下のガラス転移点を有する材料から構成されている。これらの材料から構成される基材を用いることは、本発明のＦＥＴを用いて例えばフレキシブルディスプレイを容易に製造できる点から有利である。
基材を構成する材料としては、樹脂基材が好ましく、例えばポリエステル系高分子、シリコーン系高分子、アクリル系高分子、ポリオレフィン系高分子、及びこれらの共重合体からなる群より選択される一種又は二種以上が挙げられる。またこれら樹脂基材は２５０℃以下のガラス転移点を有する材料から構成されていることがより好ましい。これらの材料は例えばフィルムの形態をしている。The base material in the FET of the present invention is made of a material used for flexible wiring boards, or is made of a material having a glass transition point of 250° C. or lower. Using a base material made of these materials is advantageous in that, for example, a flexible display can be easily manufactured using the FET of the present invention.
The material constituting the base material is preferably a resin base material, such as one selected from the group consisting of polyester polymers, silicone polymers, acrylic polymers, polyolefin polymers, and copolymers thereof. Or two or more types can be mentioned. Further, it is more preferable that these resin base materials are made of a material having a glass transition point of 250° C. or lower. These materials are, for example, in the form of films.
基材を構成する材料の具体例としては、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリフェニレンスルファイド（ＰＰＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスチレン（ＰＳ）、ポリエーテルサルフォン（ＰＥＳ）、ポリカーボネート（ＰＣ）、トリアセチルセルロース（ＴＡＣ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリシラン（ｐｏｌｙｓｉｌａｎｅ）、ポリシロキサン（ｐｏｌｙｓｉｌｏｘａｎｅ）、ポリシラザン（ｐｏｌｙｓｉｌａｚａｎｅ）、ポリカルボシラン（ｐｏｌｙｃａｒｂｏｓｉｌａｎｅ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ）、ポリメタクリレート（ｐｏｌｙｍｅｔｈａｃｒｙｌａｔｅ）、ポリメチルアクリレート（ｐｏｌｙｍｅｔｈｙｌａｃｒｙｌａｔｅ）、ポリエチルアクリレート（ｐｏｌｙｅｔｈｙｌａｃｒｙｌａｔｅ）、ポリエチルメタクリレート（ｐｏｌｙｅｔｈｙｌｍｅｔａｃｒｙｌａｔｅ）、シクロオレフィンコポリマー（ＣＯＣ）、シクロオレフィンポリマー（ＣＯＰ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリアセタール（ＰＯＭ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリ塩化ビニル（ＰＶＣ）、ポリビニリデンフルオライド（ＰＶＤＦ）、パーフルオロアルキル高分子（ＰＦＡ）及びスチレンアクリルニトリルコポリマー（ＳＡＮ）などが挙げられる。これらの材料は一種を単独で用いることができ、あるいは二種以上を組み合わせて用いることができる。 Specific examples of materials constituting the base material include polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyetheretherketone (PEEK), polystyrene (PS), and polyethersulfone ( PES), polycarbonate (PC), triacetylcellulose (TAC), polybutylene terephthalate (PBT), polysilane, polysiloxane, polysilazane, polycarbosilane, polyacrylate (polyacrylate) , polymethacrylate, polymethylacrylate, polyethylacrylate, polyethylmethacrylate, cycloolefin copolymer (COC), cycloolefin Polymer (COP), polyethylene (PE), polypropylene (PP) ), polymethyl methacrylate (PMMA), polyacetal (POM), polytetrafluoroethylene (PTFE), polyvinyl chloride (PVC), polyvinylidene fluoride (PVDF), perfluoroalkyl polymer (PFA) and styrene acrylonitrile copolymer (SAN), etc. These materials can be used alone or in combination of two or more.
本発明によれば、基材上への酸化物半導体層の形成に、後述するターゲット材を用いたスパッタリング法を用いることで、フレキシブル配線板に用いられる材料、換言すれば耐熱性が十分に高くない材料から構成される基材であっても、電界効果移動度が高い酸化物半導体層を首尾よく形成できる。この観点から、基材として、ガラス転移点が好ましくは２５０℃以下、更に好ましくは２００℃以下、一層好ましくは１８０℃以下である材料から構成されるものを用いることが可能である。一方で、アニール工程における最低限の耐熱性保持の観点から、典型的には、基材を構成する材料のガラス転移点は０℃以上が好ましく、２５℃以上がより好ましく、８０℃以上であることが更に好ましく、８５℃以上であることが一層好ましく、９０℃以上であることが更に一層好ましい。基材のガラス転移点の測定方法は以下に述べるとおりである。 According to the present invention, by using a sputtering method using a target material described below to form an oxide semiconductor layer on a base material, the material used for flexible wiring boards, in other words, has sufficiently high heat resistance. An oxide semiconductor layer with high field effect mobility can be successfully formed even if the base material is made of a material that does not have the following properties. From this point of view, it is possible to use a substrate made of a material whose glass transition point is preferably 250°C or lower, more preferably 200°C or lower, even more preferably 180°C or lower. On the other hand, from the viewpoint of maintaining minimum heat resistance in the annealing process, typically, the glass transition point of the material constituting the base material is preferably 0°C or higher, more preferably 25°C or higher, and more preferably 80°C or higher. The temperature is more preferably 85°C or higher, even more preferably 90°C or higher. The method for measuring the glass transition point of the substrate is as described below.
〔ガラス転移点の測定法〕
本発明において、ガラス転移点はＪＩＳ－Ｋ－７１２１－１９８７（プラスチックの転移温度測定方法）に準拠し、ＤＴＡ法により求める。測定装置としては、典型的には、ＮＥＴＺＳＣＨ社製ＳＴＡ ２５００ Ｒｅｇｕｌｕｓ等を用いて、中間点ガラス転移温度を測定する。[Measurement method of glass transition point]
In the present invention, the glass transition point is determined by the DTA method in accordance with JIS-K-7121-1987 (method for measuring transition temperature of plastics). The midpoint glass transition temperature is typically measured using a measuring device such as STA 2500 Regulus manufactured by NETZSCH.
本発明のＦＥＴにおける基材は、フレキシブル性を高める観点から、その厚みが１μｍ以上５００μｍ以下であることが好ましく、１μｍ以上３００μｍ以下であることが更に好ましく、１μｍ以上１００μｍ以下であることが一層好ましい。
同様の観点から、本発明のＦＥＴにおける基材は、熱膨張係数が、５ｐｐｍ／℃以上８０ｐｐｍ／℃以下であることが好ましく、５ｐｐｍ／℃以上５０ｐｐｍ／℃以下であることが更に好ましく、５ｐｐｍ／℃以上２０ｐｐｍ／℃以下であることが一層好ましい。From the viewpoint of improving flexibility, the thickness of the base material in the FET of the present invention is preferably 1 μm or more and 500 μm or less, more preferably 1 μm or more and 300 μm or less, and even more preferably 1 μm or more and 100 μm or less. .
From the same viewpoint, the base material in the FET of the present invention preferably has a thermal expansion coefficient of 5 ppm/°C or more and 80 ppm/°C or less, more preferably 5 ppm/°C or more and 50 ppm/°C or less, and 5 ppm/°C or more. It is more preferable that it is not less than 0.degree. C. and not more than 20 ppm/.degree.
本発明によれば、本発明のＦＥＴを備えた半導体装置も提供される。本明細書において半導体装置とは、半導体特性を利用することで機能し得る装置全般のことであり、例えば電気光学装置、半導体回路及び電子機器はすべて半導体装置である。特に本発明の半導体装置は、ＦＰＤに用いられる薄膜トランジスタとして有用である。 According to the present invention, a semiconductor device including the FET of the present invention is also provided. In this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics; for example, electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices. In particular, the semiconductor device of the present invention is useful as a thin film transistor used in FPD.
次に、本発明のＦＥＴの好適な製造方法について説明する。本発明のＦＥＴは、公知のフォトリソグラフィー法を用いて製造することができ、特に本発明の酸化物半導体層を製造する場合には、後述するスパッタリングターゲット材を用い、以下の条件でスパッタリングを行うことができる。
スパッタリング法については、例えばＤＣスパッタリング法を用いることができる。
スパッタリング時の基材の温度は、例えば１０℃以上２５０℃以下に設定することができる。また基材のガラス転移点を超えない基材温度でスパッタリングをしてもよい。
スパッタリング時の到達真空度は例えば０．００１Ｐａ未満に設定することができる。
スパッタガス（雰囲気）としては例えばＡｒとＯ２との混合ガスを用いることができる。この場合、スパッタガスにおけるＯ２ガス濃度は２１ｖｏｌ％以上４９ｖｏｌ％以下、特に２２ｖｏｌ％以上４５ｖｏｌ％以下に設定することができる。Ｏ２ガス濃度をこの範囲に設定することで、スパッタ層を首尾よく半導体化することができる。
スパッタガス圧は例えば０．１Ｐａ以上３Ｐａ以下に設定することができる。
スパッタリング電力は例えば０．１Ｗ／ｃｍ２以上１０Ｗ／ｃｍ２以下に設定することができる。Next, a preferred method for manufacturing the FET of the present invention will be described. The FET of the present invention can be manufactured using a known photolithography method. In particular, when manufacturing the oxide semiconductor layer of the present invention, sputtering is performed using the sputtering target material described below under the following conditions. be able to.
As for the sputtering method, for example, a DC sputtering method can be used.
The temperature of the base material during sputtering can be set, for example, to 10° C. or higher and 250° C. or lower. Furthermore, sputtering may be performed at a substrate temperature that does not exceed the glass transition point of the substrate.
The ultimate degree of vacuum during sputtering can be set, for example, to less than 0.001 Pa.
As the sputtering gas (atmosphere), for example, a mixed gas of Ar and O 2 can be used. In this case, the O 2 gas concentration in the sputtering gas can be set to 21 vol% or more and 49 vol% or less, particularly 22 vol% or more and 45 vol% or less. By setting the O 2 gas concentration within this range, the sputtered layer can be successfully converted into a semiconductor.
The sputtering gas pressure can be set to, for example, 0.1 Pa or more and 3 Pa or less.
The sputtering power can be set to, for example, 0.1 W/cm 2 or more and 10 W/cm 2 or less.
以上の条件でスパッタリングを行うことで、耐熱性が十分に高くない材料から構成される基材であっても、その上に酸化物半導体層を首尾よく製造できる。 By performing sputtering under the above conditions, even if the base material is made of a material that does not have sufficiently high heat resistance, an oxide semiconductor layer can be successfully manufactured on the base material.
スパッタリング法によって酸化物半導体層が形成されたら、該酸化物半導体層をアニール処理することが好ましい。アニール処理の目的は、該酸化物半導体層に所期の性能を付与することにある。この目的のために、アニール処理の温度は５０℃以上２５０℃以下であることが好ましく、８０℃以上２００℃以下であることが更に好ましく、１００℃以上１８０℃以下であることが一層好ましく、１００℃以上１５０℃以下であることがより一層好ましい。アニール処理の時間は、１分以上１８０分以下であることが好ましく、２分以上１２０分以下であることが更に好ましく、３分以上６０分以下であることが一層好ましい。アニールの雰囲気は、大気圧を含む酸素雰囲気などであることが好ましい。
酸化物半導体層に対するアニール処理は、該酸化物半導体層の形成直後に行うことができる。あるいは、酸化物半導体層を形成した後に更に別の層を一又は二以上形成し、その後にアニール処理を行ってもよい。After the oxide semiconductor layer is formed by a sputtering method, it is preferable to perform an annealing treatment on the oxide semiconductor layer. The purpose of the annealing treatment is to impart desired performance to the oxide semiconductor layer. For this purpose, the temperature of the annealing treatment is preferably 50°C or more and 250°C or less, more preferably 80°C or more and 200°C or less, even more preferably 100°C or more and 180°C or less, and even more preferably 100°C or more and 200°C or less. It is even more preferable that the temperature is 150° C. or higher and 150° C. or lower. The time for the annealing treatment is preferably 1 minute or more and 180 minutes or less, more preferably 2 minutes or more and 120 minutes or less, and even more preferably 3 minutes or more and 60 minutes or less. The annealing atmosphere is preferably an oxygen atmosphere containing atmospheric pressure.
Annealing treatment for the oxide semiconductor layer can be performed immediately after the oxide semiconductor layer is formed. Alternatively, after forming the oxide semiconductor layer, one or more other layers may be formed, and then annealing treatment may be performed.
スパッタリング法によって本発明の酸化物半導体層を製造する場合、理論的には、スパッタリングに用いるターゲット材の組成がそのまま酸化物半導体層の組成に反映される。つまりターゲット材に由来する酸化物半導体層が形成される。したがって、上述した組成を有する本発明の酸化物半導体層を形成するためには、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物からなるスパッタリングターゲット材（添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素である。）を用いればよい。すなわち、このスパッタリングターゲット材は、フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材上に設けられ且つ該スパッタリングターゲット材に由来する酸化物半導体層を備えたＦＥＴの製造に好適に用いられるものである。以下の説明では、ＦＥＴ製造用のスパッタリングターゲット材のことを便宜的に「本発明のターゲット材」ともいう。 When manufacturing the oxide semiconductor layer of the present invention by a sputtering method, theoretically, the composition of the target material used for sputtering is directly reflected in the composition of the oxide semiconductor layer. In other words, an oxide semiconductor layer derived from the target material is formed. Therefore, in order to form the oxide semiconductor layer of the present invention having the above-mentioned composition, it is necessary to use a sputtering target material (additional element (X) is at least one element selected from tantalum (Ta), strontium (Sr), and niobium (Nb).) may be used. That is, this sputtering target material is provided on a base material used for a flexible wiring board or a base material having a glass transition point of 250° C. or lower, and is used for manufacturing an FET including an oxide semiconductor layer derived from the sputtering target material. It is suitable for use in In the following description, the sputtering target material for FET manufacturing is also referred to as the "target material of the present invention" for convenience.
具体的には、各元素の原子比が以下の式（１）ないし（３）の全てを満たすＦＥＴ製造用スパッタリングターゲット材（式中のＸは、前記添加元素の含有比の総和とする。）を用いればよい。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）Specifically, a sputtering target material for FET manufacturing in which the atomic ratio of each element satisfies all of the following formulas (1) to (3) (X in the formula is the sum of the content ratios of the additional elements). You can use
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
前記ＦＥＴ製造用スパッタリングターゲット材は、該ターゲット材を構成する各元素の原子比が、式（４）を更に満たすことが好適である。
０．９７０≦Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９９ （４）It is preferable that the sputtering target material for FET manufacturing has an atomic ratio of each element constituting the target material that further satisfies formula (4).
0.970≦In/(In+X)≦0.999 (4)
前記の式（１）－（４）の好ましい範囲は、本発明の酸化物半導体層について上述した範囲、すなわち式（１－２）から（４－４）と同じである。 The preferred ranges of the above formulas (1) to (4) are the same as the ranges described above for the oxide semiconductor layer of the present invention, that is, the formulas (1-2) to (4-4).
本発明のターゲット材は、上述したとおりＩｎ、Ｚｎ及びＸを含む酸化物から構成されている。この酸化物は、Ｉｎの酸化物、Ｚｎの酸化物又はＸの酸化物であり得る。あるいはこの酸化物は、Ｉｎ、Ｚｎ及びＸからなる群から選択される任意の２種以上の元素の複合酸化物であり得る。複合酸化物の具体的な例としては、Ｉｎ－Ｚｎ複合酸化物、Ｚｎ－Ｔａ複合酸化物、Ｉｎ－Ｔａ複合酸化物、Ｉｎ－Ｎｂ複合酸化物、Ｚｎ－Ｎｂ複合酸化物、Ｉｎ－Ｓｒ複合酸化物、Ｚｎ－Ｓｒ複合酸化物、Ｉｎ－Ｚｎ－Ｔａ複合酸化物、Ｉｎ－Ｚｎ－Ｎｂ複合酸化物、Ｉｎ－Ｚｎ－Ｓｒ複合酸化物等が挙げられるが、これらに限られるものではない。 The target material of the present invention is composed of an oxide containing In, Zn, and X as described above. This oxide can be an oxide of In, an oxide of Zn or an oxide of X. Alternatively, this oxide may be a composite oxide of two or more elements selected from the group consisting of In, Zn, and X. Specific examples of composite oxides include In-Zn composite oxide, Zn-Ta composite oxide, In-Ta composite oxide, In-Nb composite oxide, Zn-Nb composite oxide, and In-Sr composite oxide. Examples include, but are not limited to, Zn-Sr composite oxide, In-Zn-Ta composite oxide, In-Zn-Nb composite oxide, In-Zn-Sr composite oxide, and the like.
本発明のターゲット材は、特にＩｎの酸化物であるＩｎ２Ｏ３相及びＩｎとＺｎとの複合酸化物であるＺｎ３Ｉｎ２Ｏ６相を含むことが、該ターゲット材の密度及び強度を高め且つ抵抗を低減させる観点から好ましい。本発明のターゲット材がＩｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相を含むことは、本発明のターゲット材を対象としたＸ線回折（以下「ＸＲＤ」ともいう。）測定によってＩｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相が観察されるか否かによって判断できる。なお、本発明におけるＩｎ２Ｏ３相は微量にＺｎ元素を含み得る。In particular, the target material of the present invention increases the density and strength of the target material by containing In 2 O 3 phase, which is an oxide of In, and Zn 3 In 2 O 6 phase, which is a composite oxide of In and Zn. It is preferable from the viewpoint of increasing the height and reducing the resistance. The fact that the target material of the present invention contains 3 In 2 O phases and 6 Zn 3 In 2 O phases can be confirmed by X-ray diffraction (hereinafter also referred to as " XRD ") measurement of the target material of the present invention. This can be determined by whether three phases and six Zn 3 In 2 O phases are observed. Note that the In 2 O 3 phase in the present invention may contain a trace amount of Zn element.
詳細には、Ｘ線源としてＣｕＫα線を用いたＸＲＤ測定においてＩｎ２Ｏ３相は２θ＝３０．３８°以上３０．７８°以下の範囲にメインピークが観察される。Ｚｎ３Ｉｎ２Ｏ６相は２θ＝３４．００°以上３４．４０°以下の範囲にメインピークが観察される。Specifically, in an XRD measurement using CuKα rays as an X-ray source, a main peak of the In 2 O three- phase is observed in the range of 2θ=30.38° or more and 30.78° or less. The main peak of the Zn 3 In 2 O 6 phase is observed in the range of 2θ=34.00° or more and 34.40° or less.
更に本発明のターゲット材においては、Ｉｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相の双方に添加元素（Ｘ）が含まれることが好ましい。とりわけ、ターゲット材全体に均質に添加元素（Ｘ）が分散して含まれると、本発明のターゲット材から形成される酸化物半導体に一様に添加元素（Ｘ）が含まれることになり、均質な酸化物半導体膜を得ることができる。Ｉｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相の双方に添加元素（Ｘ）が含まれることは、例えばエネルギー分散型Ｘ線分光法（以下「ＥＤＸ」ともいう。）などにより測定することができる。Further, in the target material of the present invention, it is preferable that the additive element (X) is contained in both the In 2 O 3 phase and the Zn 3 In 2 O 6 phase. In particular, if the additive element (X) is uniformly dispersed and contained throughout the target material, the additive element (X) will be uniformly contained in the oxide semiconductor formed from the target material of the present invention, and the additive element (X) will be homogeneously contained. An oxide semiconductor film can be obtained. The presence of the additive element (X) in both the In 2 O 3 phase and the Zn 3 In 2 O 6 phase can be determined by, for example, energy dispersive X-ray spectroscopy (hereinafter also referred to as "EDX"). can.
ＸＲＤ測定によって本発明のターゲット材にＩｎ２Ｏ３相が観察される場合、Ｉｎ２Ｏ３相はその結晶粒のサイズが特定の範囲を満たすことが、本発明のターゲット材の密度及び強度を高め且つ抵抗を低減させる点から好ましい。詳細には、Ｉｎ２Ｏ３相の結晶粒のサイズは、３．０μｍ以下であることが好ましく、２．７μｍ以下であることが更に好ましく、２．５μｍ以下であることが一層好ましい。結晶粒のサイズは小さいほど好ましく下限値は特に定めるものではないが、通常０．１μｍ以上である。When an In 2 O 3 phase is observed in the target material of the present invention by XRD measurement, the crystal grain size of the In 2 O 3 phase satisfies a specific range, which increases the density and strength of the target material of the present invention. It is preferable from the viewpoint of increasing the height and reducing the resistance. Specifically, the size of the crystal grains of the In 2 O 3 phase is preferably 3.0 μm or less, more preferably 2.7 μm or less, and even more preferably 2.5 μm or less. The smaller the crystal grain size is, the more preferable it is, and the lower limit is not particularly determined, but is usually 0.1 μm or more.
ＸＲＤ測定によって本発明のターゲット材にＺｎ３Ｉｎ２Ｏ６相が観察される場合、Ｚｎ３Ｉｎ２Ｏ６相に関しても、その結晶粒のサイズが特定の範囲を満たすことが、本発明のターゲット材の密度及び強度を高め且つ抵抗を低減させる点から好ましい。詳細には、Ｚｎ３Ｉｎ２Ｏ６相の結晶粒のサイズは、３．９μｍ以下であることが好ましく、３．５μｍ以下であることがより好ましく、３．０μｍ以下であることが更に好ましく、２．５μｍ以下であることが一層好ましく、２．３μｍ以下であることが更に一層好ましく、２．０μｍ以下であることが特に好ましく、１．９μｍ以下であることがとりわけ好ましい。結晶粒のサイズは小さいほど好ましく下限値は特に定めるものではないが、通常０．１μｍ以上である。When a Zn 3 In 2 O 6 phase is observed in the target material of the present invention by XRD measurement, it is necessary that the crystal grain size of the Zn 3 In 2 O 6 phase also satisfies a specific range. This is preferable because it increases the density and strength of the material and reduces the resistance. In detail, the size of the crystal grains of the Zn 3 In 2 O 6 phase is preferably 3.9 μm or less, more preferably 3.5 μm or less, even more preferably 3.0 μm or less, It is more preferably 2.5 μm or less, even more preferably 2.3 μm or less, particularly preferably 2.0 μm or less, and particularly preferably 1.9 μm or less. The smaller the crystal grain size is, the more preferable it is, and the lower limit is not particularly determined, but is usually 0.1 μm or more.
Ｉｎ２Ｏ３相の結晶粒のサイズ及びＺｎ３Ｉｎ２Ｏ６相の結晶粒のサイズを上述した範囲に設定するには、例えば後述する方法によってターゲット材を製造すればよい。
Ｉｎ２Ｏ３相の結晶粒のサイズ及びＺｎ３Ｉｎ２Ｏ６相の結晶粒のサイズは、本発明のターゲット材を走査型電子顕微鏡（以下「ＳＥＭ」ともいう。）によって観察することで測定される。具体的な測定方法は後述する実施例において詳述する。In order to set the crystal grain size of the In 2 O 3 phase and the crystal grain size of the Zn 3 In 2 O 6 phase to the above-mentioned ranges, the target material may be manufactured, for example, by the method described below.
The size of the crystal grains of the In 2 O 3 phase and the crystal grain size of the Zn 3 In 2 O 6 phase were measured by observing the target material of the present invention with a scanning electron microscope (hereinafter also referred to as "SEM"). be done. A specific measuring method will be explained in detail in the examples described later.
本発明のターゲット材は、Ｉｎ、Ｚｎ、添加元素Ｘ及び酸素を含み、それに加えて他の元素を含んでいてもよいが、前記ターゲット材を用いて製造されるＦＥＴの電界効果移動度が一層高くなる観点からは、前記ターゲット材は、Ｉｎ、Ｚｎ、添加元素Ｘ及び酸素を含み、残部不可避不純物からなることが好ましい。 The target material of the present invention contains In, Zn, an additive element From the viewpoint of increasing the temperature, it is preferable that the target material contains In, Zn, the additive element X, and oxygen, with the remainder being unavoidable impurities.
次に、本発明のターゲット材の好適な製造方法について説明する。本製造方法においては、ターゲット材の原料となる酸化物粉末を所定の形状に成形して成形体を得て、この成形体を焼成することで、焼結体からなるターゲット材を得る。成形体を得るには、当該技術分野においてこれまで知られている方法、例えば鋳込み成形法を採用することができる。特にＣＩＰ成形法を採用することが、緻密なターゲット材を製造し得る点から好ましい。 Next, a preferred method for manufacturing the target material of the present invention will be described. In this manufacturing method, an oxide powder serving as a raw material for a target material is molded into a predetermined shape to obtain a molded body, and this molded body is fired to obtain a target material made of a sintered body. To obtain the molded body, methods known in the art, such as cast molding, can be employed. In particular, it is preferable to employ the CIP molding method since it is possible to manufacture a dense target material.
ＣＩＰ成形法においては、鋳込み成形法において用いたスラリーと同様のスラリーを噴霧乾燥して乾燥粉末を得る。得られた乾燥粉末を型に充填してＣＩＰ成形を行う。 In the CIP molding method, a slurry similar to that used in the cast molding method is spray-dried to obtain a dry powder. The obtained dry powder is filled into a mold and subjected to CIP molding.
このようにして成形体が得られたら、次にこれを焼成する。成形体の焼成は一般に酸素含有雰囲気中で行うことができる。特に大気雰囲気中で焼成することが簡便である。焼成温度は１２００℃以上１６００℃以下であることが好ましく、１３００℃以上１５００℃以下であることが更に好ましく、１３５０℃以上１４５０℃以下であることが一層好ましい。焼成時間は、１時間以上１００時間以下であることが好ましく、２時間以上５０時間以下であることが更に好ましく、３時間以上３０時間以下であることが一層好ましい。昇温速度は５℃／時間以上５００℃／時間以下であることが好ましく、１０℃／時間以上２００℃／時間以下であることが更に好ましく、２０℃／時間以上１００℃／時間以下であることが一層好ましい。 Once the molded body is obtained in this way, it is then fired. Firing of the compact can generally be carried out in an oxygen-containing atmosphere. In particular, it is convenient to perform firing in an air atmosphere. The firing temperature is preferably 1200°C or more and 1600°C or less, more preferably 1300°C or more and 1500°C or less, and even more preferably 1350°C or more and 1450°C or less. The firing time is preferably 1 hour or more and 100 hours or less, more preferably 2 hours or more and 50 hours or less, and even more preferably 3 hours or more and 30 hours or less. The temperature increase rate is preferably 5°C/hour or more and 500°C/hour or less, more preferably 10°C/hour or more and 200°C/hour or less, and 20°C/hour or more and 100°C/hour or less. is more preferable.
成形体の焼成においては、焼成過程においてＩｎとＺｎとの複合酸化物、例えばＺｎ５Ｉｎ２Ｏ８の相が生成する温度を一定時間維持することが、焼結の促進及び緻密なターゲット材の生成の観点から好ましい。詳細には、原料粉末にＩｎ２Ｏ３粉及びＺｎＯ粉が含まれている場合、昇温に従いこれらが反応してＺｎ５Ｉｎ２Ｏ８の相が生成し、その後Ｚｎ４Ｉｎ２Ｏ７の相へ変化し、Ｚｎ３Ｉｎ２Ｏ６の相へと変化する。特にＺｎ５Ｉｎ２Ｏ８の相が生成する際に体積拡散が進み緻密化が促進されることから、Ｚｎ５Ｉｎ２Ｏ８の相を確実に生成させることが好ましい。このような観点から、焼成の昇温過程において、温度を１０００℃以上１２５０℃以下の範囲で一定時間維持することが好ましく、１０５０℃以上１２００℃以下の範囲で一定時間維持することが更に好ましい。維持する温度は、必ずしもある特定の一点の温度に限られるものではなく、ある程度の幅を有する温度範囲であってもよい。具体的には、１０００℃以上１２５０℃以下の範囲から選ばれるある特定の温度をＴ（℃）とするとき、１０００℃以上１２５０℃以下の範囲に含まれる限り、例えばＴ±１０℃であってもよく、好ましくはＴ±５℃であり、より好ましくはＴ±３℃であり、更に好ましくはＴ±１℃である。この温度範囲を維持する時間は、好ましくは１時間以上４０時間以下であり、更に好ましくは２時間以上２０時間以下である。When firing a compact, maintaining a temperature at which a complex oxide of In and Zn, for example, a phase of Zn 5 In 2 O 8 is generated during the firing process, for a certain period of time promotes sintering and creates a dense target material. Preferable from the viewpoint of production. Specifically, when the raw material powder contains In 2 O 3 powder and ZnO powder, as the temperature increases, these react to form a phase of Zn 5 In 2 O 8 , and then a phase of Zn 4 In 2 O 7 is formed. phase and changes to the phase of Zn 3 In 2 O 6 . In particular, when the Zn 5 In 2 O 8 phase is generated, volumetric diffusion progresses and densification is promoted, so it is preferable to reliably generate the Zn 5 In 2 O 8 phase. From this point of view, in the heating process of firing, it is preferable to maintain the temperature in the range of 1000° C. or more and 1250° C. or less for a certain period of time, and it is more preferable to maintain the temperature in the range of 1050° C. or more and 1200° C. or less for a certain period of time. The temperature to be maintained is not necessarily limited to the temperature at one specific point, but may be within a temperature range having a certain degree of width. Specifically, when T (°C) is a specific temperature selected from the range of 1000°C to 1250°C, as long as it is within the range of 1000°C to 1250°C, for example T ± 10°C. It is preferably T±5°C, more preferably T±3°C, and even more preferably T±1°C. The time for maintaining this temperature range is preferably 1 hour or more and 40 hours or less, more preferably 2 hours or more and 20 hours or less.
このようにして得られたターゲット材は、研削加工などにより、所定の寸法に加工することができる。これを基材に接合することでスパッタリングターゲットが得られる。ターゲット材の形状に特に制限はなく、従来公知の形状、例えば平板型及び円筒形などを採用することができる。 The target material obtained in this way can be processed into predetermined dimensions by grinding or the like. A sputtering target can be obtained by bonding this to a base material. There is no particular restriction on the shape of the target material, and conventionally known shapes such as a flat plate shape and a cylindrical shape can be adopted.
以上、本発明をその好ましい実施形態に基づき説明したが、本発明は前記実施形態に制限されない。 Although the present invention has been described above based on its preferred embodiments, the present invention is not limited to the above embodiments.
上述した実施形態に関し、本発明は更に以下の電界効果トランジスタ及びその製造方法並びに電界効果トランジスタ製造用スパッタリングターゲット材を開示する。
〔１〕 ２５０℃以下のガラス転移点を有する基材と、該基材上に設けられた酸化物半導体層とを備えた、電界効果トランジスタであって、
前記酸化物半導体層は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たす電界効果トランジスタ（式中のＸは、前記添加元素の含有比の総和とする。）。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）Regarding the embodiments described above, the present invention further discloses the following field effect transistor, method for manufacturing the same, and sputtering target material for manufacturing the field effect transistor.
[1] A field effect transistor comprising a base material having a glass transition point of 250° C. or lower and an oxide semiconductor layer provided on the base material,
The oxide semiconductor layer is composed of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A field effect transistor in which the atomic ratio of each element satisfies all of formulas (1) to (3) (X in the formula is the sum of the content ratios of the additional elements).
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
〔２〕 フレキシブル配線板に用いられる基材と、該基材上に設けられた酸化物半導体層とを備えた、電界効果トランジスタであって、
前記酸化物半導体層は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たす電界効果トランジスタ（式中のＸは、前記添加元素の含有比の総和とする。）。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）
〔３〕 前記添加元素（Ｘ）が、タンタル（Ｔａ）元素又はニオブ（Ｎｂ）元素である、〔１〕又は〔２〕に記載の電界効果トランジスタ。
〔４〕 前記添加元素（Ｘ）が、タンタル（Ｔａ）元素である、〔３〕に記載の電界効果トランジスタ。
〔５〕 前記酸化物半導体層を構成する各元素の原子比が、式（４）を更に満たす、〔１〕ないし〔４〕のいずれか一に記載の電界効果トランジスタ。
０．９７０≦Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９９ （４）
〔６〕 前記電界効果トランジスタの電界効果移動度が２０ｃｍ２／Ｖｓ以上である、〔１〕ないし〔５〕のいずれか一に記載の電界効果トランジスタ。[2] A field effect transistor comprising a base material used for a flexible wiring board and an oxide semiconductor layer provided on the base material,
The oxide semiconductor layer is composed of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A field effect transistor in which the atomic ratio of each element satisfies all of formulas (1) to (3) (X in the formula is the sum of the content ratios of the additional elements).
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
[3] The field effect transistor according to [1] or [2], wherein the additive element (X) is a tantalum (Ta) element or a niobium (Nb) element.
[4] The field effect transistor according to [3], wherein the additive element (X) is a tantalum (Ta) element.
[5] The field effect transistor according to any one of [1] to [4], wherein the atomic ratio of each element constituting the oxide semiconductor layer further satisfies formula (4).
0.970≦In/(In+X)≦0.999 (4)
[6] The field effect transistor according to any one of [1] to [5], wherein the field effect transistor has a field effect mobility of 20 cm 2 /Vs or more.
〔７〕 前記電界効果トランジスタの電界効果移動度が３０ｃｍ２／Ｖｓ以上である、〔６〕に記載の電界効果トランジスタ。
〔８〕 前記電界効果トランジスタの電界効果移動度が５０ｃｍ２／Ｖｓ以上である、〔７〕に記載の電界効果トランジスタ。
〔９〕 前記基材がポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリフェニレンスルファイド（ＰＰＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスチレン（ＰＳ）、ポリエーテルサルフォン（ＰＥＳ）、ポリカーボネート（ＰＣ）、トリアセチルセルロース（ＴＡＣ）、シクロオレフィンポリマー（ＣＯＰ）である、〔１〕ないし〔８〕のいずれか一に記載の電界効果トランジスタ。
〔１０〕 インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物からなるスパッタリングターゲット材を用い（添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素である。）、酸素濃度が２１ｖｏｌ％以上４９ｖｏｌ％以下である雰囲気下に、フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材に対してスパッタリングを行い、前記ターゲット材に由来する酸化物半導体を形成し、
前記酸化物半導体を５０℃以上２５０℃以下でアニール処理する、工程を有する電界効果トランジスタの製造方法。
〔１１〕 前記添加元素（Ｘ）が、タンタル（Ｔａ）元素又はニオブ（Ｎｂ）元素である、〔１０〕に記載の製造方法。[7] The field effect transistor according to [6], wherein the field effect transistor has a field effect mobility of 30 cm 2 /Vs or more.
[8] The field effect transistor according to [7], wherein the field effect transistor has a field effect mobility of 50 cm 2 /Vs or more.
[9] The base material is polyethylene naphthalate (PEN), polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyetheretherketone (PEEK), polystyrene (PS), polyethersulfone (PES), polycarbonate ( The field effect transistor according to any one of [1] to [8], which is a polyolefin polymer (PC), triacetyl cellulose (TAC), or a cycloolefin polymer (COP).
[10] Using a sputtering target material made of an oxide containing indium (In) element, zinc (Zn) element, and additive element (X) (additive element (X) is tantalum (Ta) element, strontium (Sr) element, and (at least one element selected from the element niobium (Nb)), a base material used for a flexible wiring board or a glass transition point of 250°C or less in an atmosphere with an oxygen concentration of 21 vol% or more and 49 vol% or less. performing sputtering on a base material having the target material to form an oxide semiconductor derived from the target material;
A method for manufacturing a field effect transistor, comprising the step of annealing the oxide semiconductor at a temperature of 50° C. or more and 250° C. or less.
[11] The manufacturing method according to [10], wherein the additional element (X) is a tantalum (Ta) element or a niobium (Nb) element.
〔１２〕 前記添加元素（Ｘ）が、タンタル（Ｔａ）元素である、〔１１〕に記載の製造方法。
〔１３〕 前記ターゲット材における各元素の原子比が式（１）ないし（３）の全てを満たす、〔１０〕ないし〔１２〕のいずれか一に記載の製造方法（式中のＸは、前記添加元素の含有比の総和とする。）。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）
〔１４〕 インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たすスパッタリングターゲット材であって、
フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材上に設けられ且つ前記スパッタリングターゲット材に由来する酸化物半導体層、を備えた電界効果トランジスタの製造用スパッタリングターゲット材。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）
〔１５〕 前記添加元素（Ｘ）が、タンタル（Ｔａ）元素又はニオブ（Ｎｂ）元素である、〔１４〕に記載のスパッタリングターゲット材。
〔１６〕 前記添加元素（Ｘ）が、タンタル（Ｔａ）元素である、〔１５〕に記載のスパッタリングターゲット材。[12] The manufacturing method according to [11], wherein the additional element (X) is a tantalum (Ta) element.
[13] The manufacturing method according to any one of [10] to [12], wherein the atomic ratio of each element in the target material satisfies all of formulas (1) to (3) (X in the formula (This is the sum of the content ratios of added elements.)
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
[14] Consisting of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A sputtering target material in which the atomic ratio of each element satisfies all of formulas (1) to (3),
A sputtering target material for manufacturing a field effect transistor, comprising an oxide semiconductor layer derived from the sputtering target material and provided on a base material used for a flexible wiring board or a base material having a glass transition point of 250° C. or lower.
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
[15] The sputtering target material according to [14], wherein the additive element (X) is a tantalum (Ta) element or a niobium (Nb) element.
[16] The sputtering target material according to [15], wherein the additive element (X) is a tantalum (Ta) element.
〔１７〕 前記電界効果トランジスタの製造用スパッタリングターゲット材がＩｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相を含む、〔１４〕ないし〔１６〕のいずれか一に記載の電界効果トランジスタの製造用スパッタリングターゲット材。
〔１８〕 Ｉｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相の双方に添加元素（Ｘ）が含まれる、〔１７〕に記載の電界効果トランジスタの製造用スパッタリングターゲット材。
〔１９〕 Ｉｎ２Ｏ３相の結晶粒のサイズが０．１μｍ以上３．０μｍ以下であり、
Ｚｎ３Ｉｎ２Ｏ６相の結晶粒のサイズが０．１μｍ以上３．９μｍ以下である、〔１７〕又は〔１８〕に記載の電界効果トランジスタの製造用スパッタリングターゲット材。
〔２０〕 〔１〕ないし〔９〕のいずれか一に記載の電界効果トランジスタを用いた半導体装置。[17] The sputtering target material for producing a field-effect transistor according to any one of [14] to [16], wherein the sputtering target material for producing a field-effect transistor includes three phases of In 2 O and six phases of Zn 3 In 2 O. Sputtering target material.
[18] The sputtering target material for manufacturing a field effect transistor according to [17], wherein the additive element (X) is contained in both the In 2 O 3 phase and the Zn 3 In 2 O 6 phase.
[19] The size of the crystal grains of the In 2 O 3 phase is 0.1 μm or more and 3.0 μm or less,
The sputtering target material for manufacturing a field effect transistor according to [17] or [18], wherein the size of the crystal grains of the Zn 3 In 2 O 6 phase is 0.1 μm or more and 3.9 μm or less.
[20] A semiconductor device using the field effect transistor according to any one of [1] to [9].
以下、実施例により本発明を更に詳細に説明する。しかしながら本発明の範囲は、かかる実施例に制限されない。 Hereinafter, the present invention will be explained in more detail with reference to Examples. However, the scope of the invention is not limited to such examples.
〔実施例１〕
Ｉｎ２Ｏ３粉末と、ＺｎＯ粉末と、Ｔａ２Ｏ５粉末とを、ＩｎとＺｎとＴａとの原子比が、以下の表１に示す値となるようにしたターゲット材を用いて、図１に示すＦＥＴ１をフォトリソグラフィー法により作製した。
ＦＥＴ１の作製においては、基材１０としてポリエチレンナフタレートフィルム（東洋紡株式会社製テオネックス（登録商標））（ガラス転移点：１５５℃）を用いた。基材１０上に、ソース電極３０及びドレイン電極３１としてＭｏ薄膜を、ＤＣスパッタリング装置を用いて成膜し、上述の方法で得られたターゲット材を使用して、下記の条件でスパッタリング成膜を行い、厚さ約３０ｎｍのチャネル層２０を成膜した。
・成膜装置：ＤＣスパッタリング装置トッキ株式会社製ＳＭＬ－４６４
・到達真空度：１×１０－４Ｐａ未満
・スパッタガス：Ａｒ／Ｏ２混合ガス
・スパッタガス圧：０．４Ｐａ
・Ｏ２ガス濃度：以下の表１に示すとおり。
・基材温度：室温
・スパッタリング電力：３Ｗ／ｃｍ２
次に、ゲート絶縁膜４０としてＳｉＯｘ薄膜を下記の条件で成膜した。
・成膜装置：プラズマＣＶＤ装置サムコ株式会社製ＰＤ－２２０２Ｌ
・成膜ガス：ＳｉＨ４／Ｎ２Ｏ／Ｎ２混合ガス
・成膜圧力：１１０Ｐａ
・基材温度：１５０℃
次に、ゲート電極５０としてＭｏ薄膜を、前記ＤＣスパッタリング装置を用いて成膜した。
保護層６０として、ＳｉＯｘ薄膜を、前記プラズマＣＶＤ装置を用いて成膜した。最後に、１５０℃でアニール処理を実施した。アニール処理の時間は６０分とした。このようにしてＦＥＴ１を製造した。
得られたＦＥＴ１におけるチャネル層２０の組成がターゲット材の組成と同じであることを、Ｘ線光電子分光法（ＸＰＳ：Ｘ－ＲａｙＰｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって確認している（以下の実施例及び比較例についても同じである。）。ＸＰＳは、試料表面にＸ線を照射することで生じる光電子エネルギーを測定し、試料の構成元素と、その電子状態を分析できる測定方法である。したがって、表１に示す各元素の組成は、チャネル層２０とターゲット材とで同一である。[Example 1]
In 2 O 3 powder, ZnO powder, and Ta 2 O 5 powder were prepared using a target material in which the atomic ratios of In, Zn, and Ta were as shown in Table 1 below. FET 1 shown in Figure 1 was fabricated by photolithography.
In producing the FET 1, a polyethylene naphthalate film (Teonex (registered trademark) manufactured by Toyobo Co., Ltd.) (glass transition point: 155° C.) was used as the base material 10. A Mo thin film was formed as a source electrode 30 and a drain electrode 31 on the base material 10 using a DC sputtering device, and sputtering film formation was performed under the following conditions using the target material obtained by the above method. A channel layer 20 having a thickness of about 30 nm was formed.
・Film forming equipment: DC sputtering equipment SML-464 manufactured by Tokki Co., Ltd.
・Ultimate vacuum: less than 1×10 −4 Pa ・Sputter gas: Ar/O 2 mixed gas ・Sputter gas pressure: 0.4 Pa
・O2 gas concentration: As shown in Table 1 below.
・Substrate temperature: Room temperature ・Sputtering power: 3W/cm 2
Next, a SiOx thin film was formed as the gate insulating film 40 under the following conditions.
・Film deposition equipment: Plasma CVD equipment Samco Co., Ltd. PD-2202L
・Film-forming gas: SiH 4 /N 2 O/N 2 mixed gas ・Film-forming pressure: 110 Pa
・Base material temperature: 150℃
Next, a Mo thin film was formed as the gate electrode 50 using the DC sputtering apparatus.
As the protective layer 60, a SiOx thin film was formed using the plasma CVD apparatus described above. Finally, annealing treatment was performed at 150°C. The annealing treatment time was 60 minutes. In this way, FET1 was manufactured.
It has been confirmed by X-Ray Photoelectron Spectroscopy (XPS) that the composition of the channel layer 20 in the obtained FET 1 is the same as the composition of the target material (the following Examples and Comparative Examples also apply). are the same). XPS is a measurement method that can analyze the constituent elements of a sample and their electronic states by measuring the photoelectron energy generated by irradiating the sample surface with X-rays. Therefore, the composition of each element shown in Table 1 is the same in the channel layer 20 and the target material.
〔実施例２ないし１２及び比較例１ないし１５〕
実施例１において、ＩｎとＺｎとＴａ、又はＩｎとＺｎとＮｂとの原子比が、以下の表１及び表２に示す値となるように各原料粉末を混合してターゲット材を製造した。また、スパッタリングを、以下の表１及び表２に示す条件で行った。これら以外は実施例１と同様にしてＦＥＴ１を得た。[Examples 2 to 12 and Comparative Examples 1 to 15]
In Example 1, target materials were manufactured by mixing raw material powders such that the atomic ratios of In, Zn, and Ta, or In, Zn, and Nb became the values shown in Tables 1 and 2 below. In addition, sputtering was performed under the conditions shown in Tables 1 and 2 below. FET 1 was obtained in the same manner as in Example 1 except for the above.
〔評価１〕
実施例及び比較例で得られたターゲット材についてＳＥＭ観察を行い、以下の方法でＩｎ２Ｏ３相の結晶粒のサイズ及びＺｎ３Ｉｎ２Ｏ６相の結晶粒のサイズを測定した。それらの結果を以下の表１及び表２に示す。
日立ハイテクノロジーズ製の走査型電子顕微鏡ＳＵ３５００を用いて、ターゲット材の表面をＳＥＭ観察するとともに、結晶の構成相や結晶形状の評価を行った。
具体的には、ターゲット材を切断して得られた切断面を、エメリー紙＃１８０、＃４００、＃８００、＃１０００、＃２０００を用いて段階的に研磨し、最後にバフ研磨して鏡面に仕上げた。鏡面仕上げ面をＳＥＭ観察した。結晶形状の評価では、倍率１０００倍、８７．５μｍ×１２５μｍの範囲のＢＳＥ－ＣＯＭＰ像を無作為に１０視野撮影しＳＥＭ像を得た。
得られたＳＥＭ像を、画像処理ソフトウェア：ＩｍａｇｅＪ １．５１ｋ（ｈｔｔｐ：／／ｉｍａｇｅＪ．ｎｉｈ．ｇｏｖ／ｉｊ／、提供元：アメリカ国立衛生研究所（ＮＩＨ：Ｎａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅｓ ｏｆ Ｈｅａｌｔｈ））によって解析した。具体的な手順は以下のとおりである。
ＳＥＭ像撮影時に用いたサンプルを、１１００℃で１時間サーマルエッチングを施し、ＳＥＭ観察を行うことで図２に示す粒界が現れた画像を得た。得られた画像に対し、先ずＩｎ２Ｏ３相（図２中、白く見える領域Ａ）の粒界に沿って描画を行った。すべての描画が完了した後、粒子解析を実施（Ａｎａｌｙｚｅ→Ａｎａｌｙｚｅ Ｐａｒｔｉｃｌｅｓ）して、各粒子における面積を得た。その後、得られた各粒子における面積から、面積円相当径を算出した。１０視野において算出された全粒子の面積円相当径の算術平均値を、Ｉｎ２Ｏ３相の結晶粒のサイズとした。続いてＺｎ３Ｉｎ２Ｏ６相の粒界に沿って描画を行い、同様に解析を施すことによって得られた各粒子における面積から、面積円相当径を算出した。１０視野において算出された全粒子の面積円相当径の算術平均値を、Ｚｎ３Ｉｎ２Ｏ６相の結晶粒のサイズとした。
また、サーマルエッチング前の粒界のないＢＳＥ－ＣＯＭＰ像について、粒子解析を行うことで総面積におけるＩｎ２Ｏ３相の面積の比率を算出した。１０視野において算出された全粒子のそれらの算術平均値を、Ｉｎ２Ｏ３相面積率とした。また１００からＩｎ２Ｏ３相面積率を差し引くことで、Ｚｎ３Ｉｎ２Ｏ６相面積率を算出した。[Rating 1]
SEM observation was performed on the target materials obtained in Examples and Comparative Examples, and the size of the crystal grains of the In 2 O 3 phase and the crystal grain size of the Zn 3 In 2 O 6 phase were measured by the following method. The results are shown in Tables 1 and 2 below.
Using a scanning electron microscope SU3500 manufactured by Hitachi High Technologies, the surface of the target material was observed by SEM, and the constituent phases and crystal shapes of the crystals were evaluated.
Specifically, the cut surface obtained by cutting the target material is polished step by step using emery paper #180, #400, #800, #1000, and #2000, and finally buffed to a mirror finish. Finished. The mirror-finished surface was observed by SEM. For evaluation of crystal shape, SEM images were obtained by randomly photographing 10 visual fields of BSE-COMP images in an area of 87.5 μm x 125 μm at a magnification of 1000 times.
The obtained SEM image was analyzed using image processing software: ImageJ 1.51k (http://imageJ.nih.gov/ij/, provided by the National Institutes of Health (NIH)). The specific steps are as follows.
The sample used for taking the SEM image was subjected to thermal etching at 1100° C. for 1 hour, and an image showing the grain boundaries shown in FIG. 2 was obtained by performing SEM observation. First, drawing was performed on the obtained image along the grain boundaries of the In 2 O 3 phase (area A that appears white in FIG. 2). After all drawings were completed, particle analysis was performed (Analyze→Analyze Particles) to obtain the area of each particle. Thereafter, the area circle equivalent diameter was calculated from the area of each particle obtained. The arithmetic mean value of the area circle equivalent diameters of all the particles calculated in 10 fields of view was taken as the size of the crystal grains of the In 2 O 3 phase. Subsequently, drawing was performed along the grain boundaries of the Zn 3 In 2 O 6 phase, and the area circle equivalent diameter was calculated from the area of each particle obtained by performing the same analysis. The arithmetic mean value of the area circle-equivalent diameters of all the particles calculated in 10 visual fields was taken as the size of the crystal grains of the Zn 3 In 2 O 6 phase.
Furthermore, the ratio of the area of the In 2 O 3 phase to the total area was calculated by performing particle analysis on the BSE-COMP image without grain boundaries before thermal etching. The arithmetic mean value of all the particles calculated in 10 fields of view was taken as the In 2 O three- phase area ratio. Furthermore, the Zn 3 In 2 O 6 - phase area ratio was calculated by subtracting the In 2 O 3- phase area ratio from 100.
〔評価２〕
実施例及び比較例で得られたＦＥＴ１について、ドレイン電圧Ｖｄ＝５Ｖでの伝達特性の測定を行った。測定した伝達特性は、電界効果移動度μ（ｃｍ２／Ｖｓ）、ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ）値（Ｖ／ｄｅｃ）及びしきい電圧Ｖｔｈ（Ｖ）である。伝達特性は、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ株式会社製Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ａｎａｌｙｚｅｒ Ｂ１５００Ａによって測定した。測定結果を表１及び表２に示す。なお表に示していないが、各実施例で得られたＦＥＴ１のチャネル層２０がアモルファス構造であることをＸＲＤ測定によって本発明者は確認している。
電界効果移動度とは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）動作の飽和領域において、ドレイン電圧を一定としたときのゲート電圧に対するドレイン電流の変化から求めたチャネル移動度のことであり、値が大きいほど伝達特性が良好である。
ＳＳ値とは、しきい電圧近傍でドレイン電流を１桁上昇させるのに必要なゲート電圧のことであり、値が小さいほど伝達特性が良好である。
しきい電圧とは、ドレイン電極に正電圧をかけ、ゲート電極に正負いずれかの電圧をかけたときにドレイン電流が流れ、１ｎＡとなった場合の電圧であり、値が０Ｖに近いことが好ましい。詳細には、－２Ｖ以上であることが更に好ましく、－１Ｖ以上であることが一層好ましく、０Ｖ以上であることが更に一層好ましい。また、３Ｖ以下であることが更に好ましく、２Ｖ以下であることが一層好ましく、１Ｖ以下であることが更に一層好ましい。具体的には、－２Ｖ以上３Ｖ以下であることが更に好ましく、－１Ｖ以上２Ｖ以下であることが一層好ましく、０Ｖ以上１Ｖ以下であることが更に一層好ましい。[Evaluation 2]
The transfer characteristics of the FETs 1 obtained in the examples and comparative examples were measured at a drain voltage of Vd=5V. The measured transfer characteristics are field effect mobility μ (cm 2 /Vs), SS (Subthreshold Swing) value (V/dec), and threshold voltage Vth (V). The transfer characteristics were measured using Semiconductor Device Analyzer B1500A manufactured by Agilent Technologies. The measurement results are shown in Tables 1 and 2. Although not shown in the table, the inventor has confirmed by XRD measurement that the channel layer 20 of the FET 1 obtained in each example has an amorphous structure.
Field-effect mobility is the channel mobility determined from the change in drain current with respect to gate voltage when the drain voltage is constant in the saturation region of MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) operation. , the larger the value, the better the transfer characteristics.
The SS value is the gate voltage required to increase the drain current by one order of magnitude near the threshold voltage, and the smaller the value, the better the transfer characteristics.
The threshold voltage is the voltage when a drain current flows and becomes 1 nA when a positive voltage is applied to the drain electrode and either a positive or negative voltage is applied to the gate electrode, and the value is preferably close to 0 V. . Specifically, it is more preferably -2V or more, even more preferably -1V or more, and even more preferably 0V or more. Further, it is more preferably 3V or less, even more preferably 2V or less, and even more preferably 1V or less. Specifically, it is more preferably -2V or more and 3V or less, even more preferably -1V or more and 2V or less, and even more preferably 0V or more and 1V or less.
表１及び表２に示す結果から明らかなとおり、各実施例で得られたＦＥＴ１は、フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材上で優れた伝達特性を示していることが分かる。一方、比較例では電界効果移動度μ、しきい電圧Ｖｔｈ、ＳＳ値のいずれもが不良であり、良好な伝達特性が得られなかった。「不良」とは、チャネル層が導体化又は絶縁化してしまい、良好な伝達特性が得られず、電界効果トランジスタとして機能しなかったことを意味する。
なお、表に示していないが、実施例のターゲット材においては、Ｉｎ２Ｏ３相及びＺｎ３Ｉｎ２Ｏ６相の双方に添加元素（Ｘ）が含まれることを、ＥＤＸ測定によって本発明者は確認している。As is clear from the results shown in Tables 1 and 2, the FET 1 obtained in each example has excellent transfer characteristics on a substrate used for a flexible wiring board or a substrate having a glass transition temperature of 250°C or lower. You can see what it shows. On the other hand, in the comparative example, the field effect mobility μ, threshold voltage Vth, and SS value were all poor, and good transfer characteristics could not be obtained. "Defective" means that the channel layer became conductive or insulated, so that good transfer characteristics could not be obtained and the transistor did not function as a field effect transistor.
Although not shown in the table, the inventor of the present invention confirmed by EDX measurement that the additive element (X) is contained in both the In 2 O 3 phase and the Zn 3 In 2 O 6 phase in the target material of the example. has been confirmed.
本発明によれば、耐熱性の低い基材上に形成されていながらも、高い電界効果移動度を有する電界効果トランジスタ及びその製造方法が提供される。また本発明によれば、そのような電界効果トランジスタの製造に好適なスパッタリングターゲット材が提供される。
本発明に係るターゲット材を用いてスパッタリングを行うと、従来のターゲット材を用いた場合に比較して、スパッタリング後に低温でポストアニール処理しても、高い電界効果移動度を有することが可能であることから、十分な電界効果移動度を示さない不良品の発生を抑制することができ、延いては、廃棄物の発生を低減することができる。つまり、それら廃棄物の処分におけるエネルギーコストを削減することが可能となる。また低温でのポストアニール工程自体が製造時のエネルギーコストを低減することも可能としている。このことは天然資源の持続可能な管理及び効率的な利用、並びに脱炭素（カーボンニュートラル）化を達成することにつながる。According to the present invention, there is provided a field effect transistor having high field effect mobility even though it is formed on a base material with low heat resistance, and a method for manufacturing the same. Further, according to the present invention, a sputtering target material suitable for manufacturing such a field effect transistor is provided.
When sputtering is performed using the target material according to the present invention, it is possible to have high field effect mobility even when post-annealing is performed at a low temperature after sputtering, compared to when using a conventional target material. Therefore, it is possible to suppress the generation of defective products that do not exhibit sufficient field effect mobility, and in turn, it is possible to reduce the generation of waste. In other words, it is possible to reduce the energy cost in disposing of such waste. Additionally, the low-temperature post-annealing process itself makes it possible to reduce energy costs during manufacturing. This will lead to sustainable management and efficient use of natural resources, as well as achieving carbon neutrality.
Claims (20)
前記酸化物半導体層は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たす電界効果トランジスタ（式中のＸは、前記添加元素の含有比の総和とする。）。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）A field effect transistor comprising a base material having a glass transition point of 250° C. or lower and an oxide semiconductor layer provided on the base material,
The oxide semiconductor layer is composed of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A field effect transistor in which the atomic ratio of each element satisfies all of formulas (1) to (3) (X in the formula is the sum of the content ratios of the additional elements).
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
前記酸化物半導体層は、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素及び添加元素（Ｘ）を含む酸化物から構成され、
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たす電界効果トランジスタ（式中のＸは、前記添加元素の含有比の総和とする。）。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）A field effect transistor comprising a base material used for a flexible wiring board and an oxide semiconductor layer provided on the base material,
The oxide semiconductor layer is composed of an oxide containing an indium (In) element, a zinc (Zn) element, and an additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A field effect transistor in which the atomic ratio of each element satisfies all of formulas (1) to (3) (X in the formula is the sum of the content ratios of the additional elements).
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
０．９７０≦Ｉｎ／（Ｉｎ＋Ｘ）≦０．９９９ （４）The field effect transistor according to claim 1 or 2, wherein an atomic ratio of each element constituting the oxide semiconductor layer further satisfies formula (4).
0.970≦In/(In+X)≦0.999 (4)
前記酸化物半導体を５０℃以上２５０℃以下でアニール処理する、工程を有する電界効果トランジスタの製造方法。Using a sputtering target material made of an oxide containing indium (In) element, zinc (Zn) element, and additive element (X) (the additive element (X) is tantalum (Ta) element, strontium (Sr) element, and niobium (Nb) element). ), a base material used for a flexible wiring board or a base material having a glass transition point of 250° C. or lower, in an atmosphere with an oxygen concentration of 21 vol% or more and 49 vol% or less. performing sputtering on the target material to form an oxide semiconductor derived from the target material,
A method for manufacturing a field effect transistor, comprising the step of annealing the oxide semiconductor at a temperature of 50° C. or more and 250° C. or less.
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）The manufacturing method according to any one of claims 10 to 12, wherein the atomic ratio of each element in the target material satisfies all of formulas (1) to (3) (X in the formula represents the content of the additional element). (The sum of the ratios.)
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
添加元素（Ｘ）はタンタル（Ｔａ）元素、ストロンチウム（Ｓｒ）元素及びニオブ（Ｎｂ）元素から選ばれる少なくとも１種の元素であり、
各元素の原子比が式（１）ないし（３）の全てを満たすスパッタリングターゲット材であって、
フレキシブル配線板に用いられる基材又は２５０℃以下のガラス転移点を有する基材上に設けられ且つ前記スパッタリングターゲット材に由来する酸化物半導体層、を備えた電界効果トランジスタの製造用スパッタリングターゲット材。
０．４≦（Ｉｎ＋Ｘ）／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．８ （１）
０．２≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．６ （２）
０．００１≦Ｘ／（Ｉｎ＋Ｚｎ＋Ｘ）≦０．０１５ （３）It is composed of an oxide containing indium (In) element, zinc (Zn) element and additive element (X),
The additive element (X) is at least one element selected from tantalum (Ta) element, strontium (Sr) element and niobium (Nb) element,
A sputtering target material in which the atomic ratio of each element satisfies all of formulas (1) to (3),
A sputtering target material for manufacturing a field effect transistor, comprising an oxide semiconductor layer derived from the sputtering target material and provided on a base material used for a flexible wiring board or a base material having a glass transition point of 250° C. or lower.
0.4≦(In+X)/(In+Zn+X)≦0.8 (1)
0.2≦Zn/(In+Zn+X)≦0.6 (2)
0.001≦X/(In+Zn+X)≦0.015 (3)
Ｚｎ３Ｉｎ２Ｏ６相の結晶粒のサイズが０．１μｍ以上３．９μｍ以下である、請求項１７に記載の電界効果トランジスタの製造用スパッタリングターゲット材。The size of the crystal grains of the In 2 O 3 phase is 0.1 μm or more and 3.0 μm or less,
The sputtering target material for manufacturing a field effect transistor according to claim 17, wherein the size of crystal grains of the Zn 3 In 2 O 6 phase is 0.1 μm or more and 3.9 μm or less.
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