JP7354452B2 - メモリデバイスのためのブロックファミリベースのエラー回避 - Google Patents

メモリデバイスのためのブロックファミリベースのエラー回避 Download PDF

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Description

本開示の実施形態は、一般に、メモリサブシステムに関し、より詳細には、メモリデバイスのためのブロックファミリベースのエラー回避に関する。
メモリサブシステムは、データを格納する１つまたは複数のメモリデバイスを含み得る。メモリデバイスは、例えば、不揮発性メモリデバイスおよび揮発性メモリデバイスであり得る。一般に、ホストシステムは、メモリデバイスにデータを格納するため、およびメモリデバイスからデータを取得するために、メモリサブシステムを利用し得る。
本開示は、以下に提供される詳細な説明から、および本開示のいくつかの実施形態の添付の図面からより完全に理解される。
本開示のいくつかの実施形態によるメモリサブシステムを含む例示的なコンピューティングシステムを示す図である。 本開示のいくつかの実施形態による、３レベルメモリセルによって呈される遅い電荷損失によって引き起こされる時間的な電圧シフトを概略的に示す図である。 本開示のいくつかの実施形態による、閾値電圧オフセットの、プログラム後の時間（ｔｉｍｅ ａｆｔｅｒ ｐｒｏｇｒａｍ）（すなわち、ブロックがプログラムされてから経過した時間期間に対する依存を示す例示的なグラフを描写する図である。 本開示の実施形態による、所定の閾値電圧オフセットビンのセットを概略的に示す図である。 本開示の実施形態によって動作するメモリサブシステムコントローラのブロックファミリマネージャコンポーネントによって実装されるブロックファミリ管理動作を概略的に示す図である。 本開示の実施形態による、較正のためにブロックファミリを選択することを概略的に示す図である。 本開示の実施形態による、ブロックおよび／またはパーティションをブロックファミリと関連付けるためのメモリサブシステムコントローラによって管理される例示的なメタデータを概略的に示す図である。 本開示のいくつかの実施形態によって動作するメモリサブシステムコントローラによって実装されるブロックファミリ管理の例示的な方法８００のフロー図である。 本開示のいくつかの実施形態によって動作するメモリサブシステムコントローラによって読み出し動作を実施する例示的な方法８００のフロー図である。 本開示の実施形態が動作することができる例示的なコンピュータシステムのブロック図である。
本開示の実施形態は、メモリデバイスのためのブロックファミリベースのエラー回避を対象とする。メモリサブシステムは、ストレージデバイス、メモリモジュール、またはストレージデバイスおよびメモリモジュールのハイブリッドであり得る。ストレージデバイスおよびメモリモジュールの例は、図１と併せて以下に説明される。一般に、ホストシステムは、データを格納するメモリデバイスなど、１つまたは複数のコンポーネントを含むメモリサブシステムを利用し得る。ホストシステムは、メモリサブシステムに格納されるべきデータを提供し得、メモリサブシステムから取得されるべきデータを要求し得る。
メモリサブシステムは、ホストシステムによって提供されるデータを格納するために、異なるタイプの不揮発性メモリデバイスおよび／または揮発性メモリデバイスの任意の組み合わせを含む１つまたは複数のメモリデバイスを利用し得る。いくつかの実施形態において、不揮発性メモリデバイスは、否定論理積（ＮＡＮＤ）タイプのフラッシュメモリデバイスによって提供され得る。不揮発性メモリデバイスの他の例は、図１と併せて以下に説明される。不揮発性メモリデバイスは、１つまたは複数のダイのパッケージである。各ダイは、１つまたは複数のプレーンからなり得る。プレーンは、論理単位（ＬＵＮ）へのグループであり得る。いくつかのタイプの不揮発性メモリデバイス（例えば、ＮＡＮＤデバイス）では、各プレーンは、物理的なブロックのセットからなる。各ブロックは、ページのセットからなる。各ページは、メモリセル（「セル」）のセットからなる。セルは、情報を格納する電子回路である。
データ操作は、メモリサブシステムによって実施され得る。データ操作は、ホストによって開始される操作であり得る。例えば、ホストシステムは、メモリサブシステムに対してデータ操作（例えば、書き込み、読み出し、消去など）を開始することができる。ホストシステムは、メモリサブシステムにおいてメモリデバイス上にデータを格納するため、およびメモリサブシステム上のメモリデバイスからデータを読み出すためなど、アクセス要求（例えば、書き込みコマンド、読み出しコマンド）をメモリサブシステムに送信することができる。ホスト要求によって指定されるような読み出されるべきデータまたは書き込まれるべきデータは、以後、「ホストデータ」と称される。ホスト要求は、ホストデータのための論理アドレス情報（例えば、論理ブロックアドレス（ＬＢＡ）、名前空間）を含み得、これは、ホストシステムがホストデータと関連付ける場所である。論理アドレス情報（例えば、ＬＢＡ、名前空間）は、ホストデータについてのメタデータの一部であり得る。メタデータはまた、エラー処理データ（例えば、ＥＣＣ符号語パリティ符号）、データバージョン（例えば、書き込まれたデータの時期を区別するために使用される）、有効ビットマップ（そのＬＢＡまたは論理転送装置が有効データを含む）などを含み得る。
メモリデバイスは、複数のメモリセルを含み、これらの各々が、メモリセルタイプに応じて、１つまたは複数のビットの情報を格納することができる。メモリセルは、メモリセルにある電圧を印加することによってプログラムされ（書き込まれ）得、これにより、電荷がメモリセルによって保持されることになり、したがって、メモリセルによって生成される電圧分布の調節を可能にする。さらには、メモリセルによって格納される電荷の量を正確に制御することは、異なる論理レベルに対応する複数の閾値電圧レベルを確立することを可能にし、したがって、単一のメモリセルが複数ビットの情報を格納することを効果的に可能にする：２ｎ個の異なる閾値電圧レベルで動作されるメモリセルは、ｎビットの情報を格納することができる。本明細書における「閾値電圧」とは、２つの論理レベルに対応する２つの隣り合う電圧分布間の境界を規定する電圧レベルを指すものとする。したがって、読み出し動作は、単一レベルセルのための２つの論理レベル間および多レベルセルのための複数の論理レベル間を区別するために、メモリセルによって呈される測定された電圧を１つまたは複数の参照電圧レベルと比較することによって実施され得る。
遅い電荷損失として知られる現象に起因して、メモリセルの閾値電圧は、セルの電荷が低下しているとやがて変化し、これは、「時間的な電圧シフト」と称される（低下している電荷が、電圧分布をより低い電圧レベルの方へ電圧軸に沿ってシフトさせるため）。閾値電圧は、最初（メモリセルがプログラムされた直後）は急速に変化し、次いで、セルプログラミング事象から経過した時間に対してほぼ線形対数的に減速する。したがって、遅い電荷損失によって引き起こされる時間的な電圧シフトを軽減することができないということは、読み出し動作における増大されたビット誤り率をもたらし得る。
しかしながら、様々な一般的な実装形態は、時間的な電圧シフトに適切に対処することができないか、または、高いビット誤り率をもたらす、および／もしくは他の欠点を呈する、不効率な戦略を採用するかのいずれかである。本開示の実施形態は、ブロックファミリベースのエラー回避戦略を採用するメモリサブシステムを実装し、したがって、メモリサブシステムによって呈されるビット誤り率を著しく改善することによって、上記および他の欠陥に対処する。
本開示の実施形態によると、時間的な電圧シフトが、ブロックファミリによってグループ化されたプログラムされたブロックに対して選択的に追跡され、特定のブロックファミリとのブロックアフィリエーションに基づく適切な電圧オフセットが、読み出し動作を実施するためにベース読み出しレベルに適用される。本明細書における「ブロックファミリ」とは、指定の時間窓および指定の温度窓内でプログラムされているブロックのセットを指すものとする。プログラミング後に経過した時間および温度は、時間的な電圧シフトに影響を及ぼす主な因子であるため、単一のブロックファミリ内のすべてのブロックおよび／またはパーティションは、メモリセル内で同様の閾値電圧分布を呈すると推定され、したがって、読み出し動作のためにベース読み出しレベルに適用されるべき同じ電圧オフセットを必要とする。本明細書における「ベース読み出しレベル」とは、プログラミングの直後にメモリセルによって呈される初期閾値電圧レベルを指すものとする。いくつかの実装形態において、ベース読み出しレベルは、メモリデバイスのメタデータに格納され得る。
ブロックファミリは、ブロックプログラミング事象に対して非同期的に創出され得る。例示的な例において、指定の時間期間（例えば、既定の数の分）が最後のブロックファミリの創出から経過した、または、メモリセルの基準温度が指定の閾値の値よりも多く変化したときはいつも、新たなブロックファミリが創出され得る。メモリサブシステムコントローラは、１つまたは複数のブロックと、それらのブロックがプログラムされている際に関連付けられる、アクティブブロックファミリの識別子を管理することができる。
メモリサブシステムコントローラは、全ブロックファミリの各ダイを所定の閾値電圧オフセットビンのうちの１つと関連付けるために、較正プロセスを周期的に実施することができ、そしてこの所定の閾値電圧オフセットビンは、読み出し動作のために適用されるべき電圧オフセットと関連付けられる。ブロックのブロックファミリとの、ならびに、ブロックファミリおよびダイの閾値電圧オフセットビンとの関連性は、メモリサブシステムコントローラによって管理されるそれぞれのメタデータテーブルに格納され得る。
読み出しコマンドを受信すると、メモリサブシステムコントローラは、本明細書内で以下により詳細に説明されるように、読み出しコマンドによって指定された論理ブロックアドレス（ＬＢＡ）によって識別されたブロックと関連付けられたブロックファミリを識別し、ブロックファミリとブロックが存在するダイとに関連付けられた閾値電圧オフセットビンを識別し、閾値電圧オフセットビンと関連付けられた閾値電圧オフセットをベース読み出しレベルに追加的に適用することによって新たな閾値電圧を計算し、新たな閾値電圧を使用して読み出し動作を実施することができる。
したがって、本開示のいくつかの実施形態に従って実装されるシステムおよび方法の利点は、限定されるものではないが、本明細書内で以下により詳細に説明されるように、同様の電圧分布を呈すると推定されるブロックのグループ（ブロックファミリ）を追跡するメタデータを管理し、ブロックの、それらのブロックのブロックファミリ関連性に基づく、限られたサブセットに対して較正動作を選択的に実施することによって、読み出し動作におけるビット誤り率を改善することを含む。
図１は、本開示のいくつかの実施形態によるメモリサブシステム１１０を含む例示的なコンピューティングシステム１００を示す。メモリサブシステム１１０は、１つもしくは複数の揮発性メモリデバイス（例えば、メモリデバイス１４０）、１つもしくは複数の不揮発性メモリデバイス（例えば、メモリデバイス１３０）、またはそのようなものの組み合わせなどの媒体を含み得る。
メモリサブシステム１１０は、ストレージデバイス、メモリモジュール、またはストレージデバイスおよびメモリモジュールのハイブリッドであり得る。ストレージデバイスの例としては、ソリッドステートドライブ（ＳＳＤ）、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、埋め込み型マルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、セキュアデジタル（ＳＤ）カード、およびハードディスクドライブ（ＨＤＤ）が挙げられる。メモリモジュールの例としては、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、および様々なタイプの不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）が挙げられる。
コンピューティングシステム１００は、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、輸送手段（例えば、航空機、ドローン、列車、自動車、または他の運輸機関）、モノのインターネット（ＩｏＴ）が可能なデバイス、埋め込み型コンピュータ（例えば、輸送手段、産業機器、またはネットワーク化された商用デバイスに含まれるもの）、またはメモリおよび処理デバイス（例えば、プロセッサ）を含むそのようなコンピューティングデバイスなどの、コンピューティングデバイスであり得る。
コンピューティングシステム１００は、１つまたは複数のメモリサブシステム１１０に結合されるホストシステム１２０を含み得る。いくつかの実施形態において、ホストシステム１２０は、異なるタイプのメモリサブシステム１１０に結合される。図１は、１つのメモリサブシステム１１０に結合されたホストシステム１２０の一例を示す。本明細書で使用される場合、「～に結合される」または「～と結合される」は、一般的に、コンポーネント間の接続を指し、これは、有線またはワイヤレスにしろ、電気、光学、磁気などの接続を含め、間接通信接続または直接通信接続（例えば、介在するコンポーネントなし）であり得る。
ホストシステム１２０は、プロセッサチップセット、およびプロセッサチップセットによって実行されるソフトウェアスタックを含み得る。プロセッサチップセットは、１つまたは複数のコア、１つまたは複数のキャッシュ、メモリコントローラ（例えば、ＮＶＤＩＭＭコントローラ）、およびストレージプロトコルコントローラ（例えば、ＰＣＩｅコントローラ、ＳＡＴＡコントローラ）を含み得る。ホストシステム１２０は、例えば、メモリサブシステム１１０にデータを書き込み、メモリサブシステム１１０からデータを読み出すために、メモリサブシステム１１０を使用する。
ホストシステム１２０は、物理的なホストインターフェースを介してメモリサブシステム１１０に結合され得る。物理的なホストインターフェースの例としては、限定されるものではないが、シリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）インターフェース、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバチャネル、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、ダブルデータレート（ＤＤＲ）メモリバス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、デュアルインラインメモリモジュール（ＤＩＭＭ）インターフェース（例えば、ダブルデータレート（ＤＤＲ）をサポートするＤＩＭＭソケットインターフェース）、オープンＮＡＮＤフラッシュインターフェース（ＯＮＦＩ）、ダブルデータレート（ＤＤＲ）、低電力ダブルデータレート（ＬＰＤＤＲ）などが挙げられる。物理的なホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを送信するために使用され得る。ホストシステム１２０はさらに、メモリサブシステム１１０がＰＣＩｅインターフェースによってホストシステム１２０と結合されるとき、コンポーネント（例えば、メモリデバイス１３０）にアクセスするためにＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）インターフェースを利用し得る。物理的なホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で制御信号、アドレス信号、データ信号、および他の信号を渡すためのインターフェースを提供し得る。図１は、例としてメモリサブシステム１１０を示す。一般に、ホストシステム１２０は、同じ通信接続、複数の別個の通信接続、および／または通信接続の組み合わせを介して、複数のメモリサブシステムにアクセスし得る。
メモリデバイス１３０、１４０は、異なるタイプの不揮発性メモリデバイスおよび／または揮発性メモリデバイスの任意の組み合わせを含み得る。揮発性メモリデバイス（例えば、メモリデバイス１４０）は、限定されるものではないが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）であってもよい。
不揮発性メモリデバイス（例えば、メモリデバイス１３０）のいくつかの例としては、否定論理積（ＮＡＮＤ）タイプのフラッシュメモリ、および不揮発性メモリセルのクロスポイントアレイである３次元クロスポイント（「３Ｄクロスポイント」）メモリデバイスなど書き込みインプレイスメモリが挙げられる。不揮発性メモリのクロスポイントアレイは、積層可能なクロスグリッドデータアクセスアレイと併せて、バルク抵抗の変化に基づいてビット格納を実施し得る。加えて、多くのフラッシュベースのメモリと対照的に、クロスポイント不揮発性メモリは、書き込みインプレイス動作を実施することができ、ここでは、不揮発性メモリセルは、不揮発性メモリセルが先に消去されることなく、プログラムされ得る。ＮＡＮＤタイプのフラッシュメモリとしては、例えば、２次元ＮＡＮＤ（２Ｄ ＮＡＮＤ）、および３次元ＮＡＮＤ（３Ｄ ＮＡＮＤ）が挙げられる。
メモリデバイス１３０の各々は、メモリセルの１つまたは複数のアレイを含み得る。メモリセルの１つのタイプ、例えば、単一レベルセル（ＳＬＣ）は、セルあたり１ビットを格納することができる。多レベルセル（ＭＬＣ）、３レベルセル（ＴＬＣ）、および４レベルセル（ＱＬＣ）などの他のタイプのメモリセルは、セルあたり複数ビットを格納することができる。いくつかの実施形態において、メモリデバイス１３０の各々は、ＳＬＣ、ＭＬＣ、ＴＬＣ、ＱＬＣ、またはそのようなものの任意の組み合わせなどのメモリセルの１つまたは複数のアレイを含み得る。いくつかの実施形態において、特定のメモリデバイスは、メモリセルのＳＬＣ部分、およびＭＬＣ部分、ＴＬＣ部分、またはＱＬＣ部分を含み得る。メモリデバイス１３０のメモリセルは、データを格納するために使用されるメモリデバイスの論理単位を指し得るページとしてグループ化され得る。いくつかのタイプのメモリ（例えば、ＮＡＮＤ）では、ページは、ブロックを形成するためにグループ化され得る。
不揮発性メモリセルの３ＤクロスポイントアレイおよびＮＡＮＤタイプのメモリ（例えば、２Ｄ ＮＡＮＤ、３Ｄ ＮＡＮＤ）などの不揮発性メモリデバイスが説明されるが、メモリデバイス１３０は、リードオンリメモリ（ＲＯＭ）、相変化メモリ（ＰＣＭ）、自己選択メモリ、他のカルコゲナイドベースのメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルク（ＳＴＴ）－ＭＲＡＭ、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、酸化物ベースのＲＲＡＭ（ＯｘＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、および電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）など、任意の他のタイプの不揮発性メモリに基づき得る。
メモリサブシステムコントローラ１１５（または簡略のためコントローラ１１５）は、メモリデバイス１３０においてデータを読み出すこと、データを書き込むこと、またはデータを消去することなどの動作、および他のそのような動作を実施するために、メモリデバイス１３０と通信することができる。メモリサブシステムコントローラ１１５は、１つもしくは複数の集積回路および／もしくは個別部品、バッファメモリ、またはそれらの組み合わせなどのハードウェアを含み得る。ハードウェアは、本明細書に説明される動作を実施するために専用（例えば、ハードコードされた）論理を有するデジタル回路を含み得る。メモリサブシステムコントローラ１１５は、マイクロコントローラ、特殊目的論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）など）、または他の好適なプロセッサであり得る。
メモリサブシステムコントローラ１１５は、ローカルメモリ１１９に格納された命令を実行するように構成されるプロセッサ１１７（例えば、処理デバイス）を含み得る。示された例において、メモリサブシステムコントローラ１１５のローカルメモリ１１９は、メモリサブシステム１１０とホストシステム１２０との間の通信を処理することを含む、メモリサブシステム１１０の動作を制御する様々なプロセス、動作、論理フロー、およびルーチンを実施するための命令を格納するように構成される埋め込み型メモリを含む。
いくつかの実施形態において、ローカルメモリ１１９は、メモリポインタ、取り出したデータなどを格納するメモリレジスタを含み得る。ローカルメモリ１１９は、マイクロコードを格納するためのリードオンリメモリ（ＲＯＭ）も含み得る。図１の例示的なメモリサブシステム１１０は、コントローラ１１５を含んで示されているが、本開示の別の実施形態において、メモリサブシステム１１０は、コントローラ１１５を含まず、代わりに、外部制御（例えば、外部ホストによって、またはメモリサブシステムとは別個のプロセッサもしくはコントローラによって提供される）に依拠し得る。
一般に、メモリサブシステムコントローラ１１５は、ホストシステム１２０からコマンドまたは動作を受信することができ、メモリデバイス１３０への所望のアクセスを達成するために、そのコマンドまたは動作を命令または適切なコマンドへと変換することができる。メモリサブシステムコントローラ１１５は、ウェアレベリング動作、ガベージコレクション動作、エラー検出および誤り訂正符号（ＥＣＣ）動作、暗号化動作、キャッシング動作、ならびに、論理アドレス（例えば、論理ブロックアドレス（ＬＢＡ）、名前空間）とメモリデバイス１３０と関連付けられる物理アドレス（例えば、物理ブロックアドレス）との間のアドレス変換など、他の動作を担当し得る。メモリサブシステムコントローラ１１５は、ホストインターフェース回路をさらに含み、この物理的なホストインターフェースを介してホストシステム１２０と通信し得る。ホストインターフェース回路は、ホストシステムから受信したコマンドを、メモリデバイス１３０にアクセスするためのコマンド命令へと変換し、ならびにメモリデバイス１３０と関連付けられた応答を、ホストシステム１２０のための情報へと変換し得る。
いくつかの実装形態において、メモリサブシステム１１０は、ストライピングスキームを使用することができ、これに従って、全データペイロード（例えば、ユーザデータ）は、ペイロードがダイのサブセット全体に分布するように、メモリデバイス１３０（例えば、ＮＡＮＤタイプのフラッシュメモリデバイス）の複数のダイを利用する一方で、残りの１つまたは複数のダイは、誤り訂正情報（例えば、パリティビット）を格納するために使用される。したがって、ストライピングスキームを使用してメモリデバイスのダイのセットにわたって分布するブロックのセットは、本明細書では「スーパーブロック」と称される。
メモリサブシステム１１０は、示されない追加の回路またはコンポーネントも含み得る。いくつかの実施形態において、メモリサブシステム１１０は、キャッシュまたはバッファ（例えば、ＤＲＡＭ）、およびコントローラ１１５からアドレスを受信し、メモリデバイス１３０にアクセスするためにそのアドレスを復号することができるアドレス回路（例えば、行デコーダおよび列デコーダ）を含み得る。
いくつかの実施形態において、メモリデバイス１３０は、メモリデバイス１３０の１つまたは複数のメモリセルに対して動作を実行するためにメモリサブシステムコントローラ１１５と併せて動作するローカルメディアコントローラ１３５を含む。外部コントローラ（例えば、メモリサブシステムコントローラ１１５）は、メモリデバイス１３０を外部から管理する（例えば、メモリデバイス１３０に対して媒体管理動作を実施する）ことができる。いくつかの実施形態において、メモリデバイス１３０は、被管理メモリデバイスであり、これは、同じメモリデバイスパッケージ内の媒体管理のためのローカルコントローラ（例えば、ローカルコントローラ１３５）と組み合わされた生（ｒａｗ）のメモリデバイスである。被管理メモリデバイスの例は、被管理ＮＡＮＤ（ＭＮＡＮＤ）デバイスである。
メモリサブシステム１１０は、ブロックファミリマネージャコンポーネント１１３を含み、これは、本開示の実施形態による、ブロックファミリベースのエラー回避戦略を実装するために使用され得る。いくつかの実施形態において、コントローラ１１５は、ブロックファミリマネージャコンポーネント１１３の少なくとも一部分を含む。例えば、コントローラ１１５は、本明細書内に説明される動作を実施するために、ローカルメモリ１１９に格納された命令を実行するように構成されるプロセッサ１１７（処理デバイス）を含み得る。いくつかの実施形態において、ブロックファミリマネージャコンポーネント１１３は、ホストシステム１２０、アプリケーション、またはオペレーティングシステムの一部である。ブロックファミリマネージャコンポーネント１１３は、本明細書内で以下により詳細に説明されるように、メモリデバイス１３０と関連付けられたブロックファミリを管理することができる。
図２は、３レベルメモリセルによって呈される遅い電荷損失によって引き起こされる時間的な電圧シフトを概略的に示す。図２の例示的な例は３レベルセルを利用するが、単一レベルセルおよび多レベルセルに対して、同じ観察がなされ得、したがって、遅い電荷損失を補償するために、同じ矯正的な対策が適用可能である。
本明細書内で上に記載されるように、メモリセルは、メモリセルにある電圧を印加することによってプログラムされ（書き込まれ）得、これにより、電荷がメモリセルによって保持されることになり、したがって、メモリセルによって生成される電圧分布の調節を可能にする。メモリセルによって格納される電荷の量を正確に制御することは、異なる論理レベルに対応する複数の閾値電圧レベルを確立することを可能にし、したがって、単一のメモリセルが複数ビットの情報を格納することを効果的に可能にする：２ｎ個の異なる閾値電圧レベルで動作されるメモリセルは、ｎビットの情報を格納することができる。
図２では、各グラフ２２０Ａ～２２０Ｎは、対応する論理レベル（ＴＬＣの場合、「０００」から「１１１」）を符号化するために、それぞれの書き込みレベル（分布の中間点にあると想定され得る）によってプログラムされるメモリセルによって生成される電圧分布を示す。隣り合う分布（２つの異なる論理レベルに対応する）間を区別するために、閾値レベルを下回る測定された電圧が、隣り合う分布の対の１つの分布と関連付けられる一方、閾値レベル以上である測定された電圧が、隣り合う分布の対の別の分布と関連付けられるように、閾値電圧レベル（破線の垂直線によって示される）が規定される。
それぞれ、プログラミングの直後およびプログラミングの４４０時間後の時間期間を反映する、例示的なチャート２１０および２３０を比較することから見られるように、電圧分布は、遅い電荷損失に起因してやがて変化し、これにより、破線の垂直線によって示される閾値電圧レベルの値がドリフトすることになる。本開示の様々な実施形態において、時間的な電圧シフトが、ブロックファミリによってグループ化されたプログラムされたブロックに対して選択的に追跡され、特定のブロックファミリとのブロックアフィリエーションに基づく適切な電圧オフセットが、読み出し動作を実施するためにベース読み出しレベルに適用される。
図３は、閾値電圧オフセット３１０の、プログラム後の時間３２０（すなわち、ブロックがプログラムされてから経過した時間期間に対する依存を示す例示的なグラフ３００を描写する。図３によって概略的に示されるように、メモリデバイスのブロックは、各ブロックファミリが、指定の時間窓および指定の温度窓内でプログラムされている１つまたは複数のブロックを含むように、ブロックファミリ３３０Ａ～３３０Ｎへとグループ化される。本明細書内で上に記載されるように、プログラミング後に経過した時間および温度は、時間的な電圧シフトに影響を及ぼす主な因子であるため、単一のブロックファミリ３１０内のすべてのブロックおよび／またはパーティションは、メモリセル内で同様の閾値電圧分布を呈すると推定され、したがって、読み出し動作のために同じ電圧オフセットを必要とする。
ブロックファミリは、ブロックプログラミング事象に対して非同期的に創出され得る。例示的な例において、指定の時間期間（例えば、既定の数の分）が最後のブロックファミリの創出から経過したときはいつも、または、指定の時間間隔で更新されるメモリセルの基準温度が現在のブロックファミリの創出から指定の閾値の値よりも多く変化したときはいつも、図１のメモリサブシステムコントローラ１１５は、新たなブロックファミリを創出することができる。
新たに創出されたブロックファミリは、ビン０と関連付けられ得る。次いで、メモリサブシステムコントローラは、全ブロックファミリの各ダイを所定の閾値電圧オフセットビン（図３の例示的な例ではビン０～７）のうちの１つと関連付けるために、較正プロセスを周期的に実施することができ、そしてこの所定の閾値電圧オフセットビンは、読み出し動作のために適用されるべき電圧オフセットと関連付けられる。ブロックのブロックファミリとの、ならびに、ブロックファミリおよびダイの閾値電圧オフセットビンとの関連性は、メモリサブシステムコントローラによって管理されるそれぞれのメタデータテーブルに格納され得る。
図４は、本開示の実施形態による、所定の閾値電圧オフセットビンのセット（ビン０からビン９）を概略的に示す。図４によって概略的に示されるように、閾値電圧オフセットグラフは、各ビンが既定の範囲の閾値電圧オフセットに対応するように、複数の閾値電圧オフセットビンへと細分され得る。図４の例示的な例は、１０個のビンを規定するが、他の実装形態において、様々な他の数のビンを用いることができる（例えば、６４個のビン）。周期的に実施された較正プロセスに基づいて、メモリサブシステムコントローラは、全ブロックファミリの各ダイを閾値電圧オフセットビンと関連付け、このことは、本明細書内で以下により詳細に説明されるように、読み出し動作を実施するために、ベース電圧読み出しレベルに適用されるべき閾値電圧オフセットのセットを規定する。
図５は、本開示の実施形態によって動作するメモリサブシステムコントローラのブロックファミリマネージャコンポーネントによって実装されるブロックファミリ管理動作を概略的に示す。図５によって概略的に示されるように、ブロックファミリマネージャ５１０は、カーソル５３０Ａ～５３０Ｋの１つまたは複数のブロックと、それらのブロックがプログラムされている際に関連付けられる、アクティブブロックファミリの識別子５２０をメモリ変数内で管理することができる。本明細書における「カーソル」とは、データが書き込まれているメモリデバイス上の場所を幅広く指すものとする。
メモリサブシステムコントローラは、ブロックファミリの創出時間を追跡するために、電力オン分（ＰＯＭ：ｐｏｗｅｒ ｏｎ ｍｉｎｕｔｅｓ）クロックを利用し得る。いくつかの実装形態において、コントローラが様々な低電力状態にあるときに動作し続ける、あまり精密でないクロックをＰＯＭクロックに加えて利用することができ、その結果、ＰＯＭクロックは、低電力状態からコントローラウェイクアップしたとき、あまり精密でないクロックに基づいて更新される。
したがって、各ブロックファミリを初期化したとき、現在の時間５４０が、ブロックファミリ開始時間５５０としてメモリ変数に格納される。ブロックがプログラムされる際、現在の時間５４０は、ブロックファミリ開始時間５５０と比較される。現在の時間５４０およびブロックファミリ開始時間５５０の差が指定の時間期間（例えば、既定の数の分）以上であるという検出に応答して、アクティブブロックファミリ識別子５２０を格納するメモリ変数は、次のブロックファミリ番号（例えば、次の順次の整数番号）を格納するように更新され、ブロックファミリ開始時間５５０を格納するメモリ変数は、現在の時間５４０を格納するように更新される。
ブロックファミリマネージャ５１０はまた、各メモリデバイスの選択されたダイの高および低基準温度を格納するための２つのメモリ変数を管理することができる。各ブロックファミリを初期化したとき、高温度５６０および低温度５７０変数が、メモリデバイスの選択されたダイの現在の温度の値を格納する。動作中、アクティブブロックファミリ識別子５２０が同じままである間、温度測定値が、周期的に獲得され、格納された高温度５６０および低温度５７０値と比較され、これらの高温度５６０および低温度５７０値は、それに応じて更新され、温度測定値が、高温度変数５６０によって格納された値以上であることを見いだされることがあれば、この高温度変数５６０は、その温度測定値を格納するように更新され、逆に、温度測定値が、低温度変数５７０によって格納された値を下回ることを見いだされることがあれば、この低温度変数５７０は、その温度測定値を格納するように更新される。
ブロックファミリマネージャ５１０はさらに、高温度５６０と低温度５７０との間の差を周期的に計算することができる。高温度５６０と低温度５７０との間の差が指定の温度閾値以上であるという決定に応答して、ブロックファミリマネージャ５１０は、新たなアクティブブロックファミリを創出することができ、アクティブブロックファミリ識別子５２０を格納するメモリ変数は、次のブロックファミリ番号（例えば、次の順次の整数番号）を格納するように更新され、ブロックファミリ開始時間５５０を格納するメモリ変数は、現在の時間５４０を格納するように更新され、高温度５６０および低温度５７０変数は、メモリデバイスの選択されたダイの現在の温度の値を格納するように更新される。
ブロックをプログラムする時間において、メモリサブシステムコントローラは、ブロックを現在アクティブなブロックファミリと関連付ける。各ブロックの対応するブロックファミリとの関連性は、図７に関して本明細書内で以下により詳細に説明されるように、ブロックファミリメタデータ５８０によって反映される。
本明細書内で上に記載されるように、周期的に実施された較正プロセスに基づいて、メモリサブシステムコントローラは、全ブロックファミリの各ダイを閾値電圧オフセットビンと関連付け、このことは、読み出し動作を実施するために、ベース電圧読み出しレベルに適用されるべき閾値電圧オフセットのセットを規定する。較正プロセスは、較正されているブロックファミリ内の指定の数のランダムに選択されたブロックに対して、異なる閾値電圧オフセットを利用して読み出し動作を実施すること、および読み出し動作の誤り率を最小限にする閾値電圧オフセットを選定することを伴う。
図６は、本開示の実施形態による、較正のためにブロックファミリを選択することを概略的に示す。図６によって概略的に示されるように、遅い電荷損失に起因して、現在のビンの任意の他のブロックファミリよりも前に次のビンに移動するのは、最も古いブロックファミリであるため、メモリサブシステムコントローラは、各ビン内の最も古いブロックファミリ（例えば、ビン０内のブロックファミリ６１０、および、ビン１内のブロックファミリ６２０）に較正動作を制限することができる。
図７は、本開示の実施形態による、ブロックおよび／またはパーティションをブロックファミリと関連付けるためのメモリサブシステムコントローラによって管理される例示的なメタデータを概略的に示す。図７によって概略的に示されるように、メモリサブシステムコントローラは、スーパーブロックテーブル７１０、ブロックテーブル７２０、およびオフセットテーブル７３０を管理することができる。
スーパーブロックテーブル７１０の各記録は、指定したスーパーブロックおよびパーティション組み合わせと関連付けられたブロックファミリを指定する。いくつかの実装形態において、スーパーブロックテーブル記録は、指定したスーパーブロックおよびパーティション組み合わせと関連付けられた時間および温度値をさらに含み得る。
ファミリテーブル７２０は、ファミリテーブル７２０の各記録が、記録のインデックスによって参照されるブロックファミリについて、ブロックファミリのそれぞれのダイと関連付けられた閾値電圧オフセットビンのセットを指定するように、ブロックファミリ番号によりインデックスされる。言い換えると、ファミリテーブル７２０の各記録は、ベクトルを含み、ベクトルの各要素が、ベクトル要素のインデックスにより参照されるダイと関連付けられた閾値電圧オフセットビンを指定する。ブロックファミリダイと関連付けられるべき閾値電圧オフセットビンは、本明細書内で上により詳細に説明されるように、較正プロセスによって決定され得る。
最後に、オフセットテーブル７３０は、ビン番号によってインデックスされる。オフセットテーブル７３０の各記録は、閾値電圧オフセットビンと関連付けられた閾値電圧オフセットのセット（例えば、ＴＬＣ、ＭＬＣ、および／またはＳＬＣのための）を指定する。
メタデータテーブル７１０～７３０は、図１の１つまたは複数のメモリデバイス１３０に格納され得る。いくつかの実装形態において、メタデータテーブルの少なくとも一部は、図１のメモリサブシステムコントローラ１１５のローカルメモリ１１９においてキャッシュされ得る。
動作中、読み出しコマンドを受信すると、メモリサブシステムコントローラは、読み出しコマンドによって指定された論理ブロックアドレス（ＬＢＡ）に対応する物理アドレスを決定する。物理ブロック番号およびダイ識別子などの物理アドレスの構成要素は、メタデータテーブルウォークを実施するために利用され、まず、スーパーブロックテーブル７１０が、物理ブロック番号に対応するブロックファミリ識別子を識別するために使用され、次いで、ブロックファミリ識別子が、ブロックファミリおよびダイと関連付けられた閾値電圧オフセットビンを決定するために、ファミリテーブル７２０へのインデックスとして使用され、最後に、識別された閾値電圧オフセットビンが、ビンに対応する閾値電圧オフセットを決定するために、オフセットテーブル７３０へのインデックスとして使用される。メモリサブシステムコントローラは、次いで、要求された読み出し動作を実施するために、識別された閾値電圧オフセットをベース電圧読み出しレベルに追加的に適用することができる。
図７の例示的な例において、スーパーブロックテーブル７１０は、スーパーブロック０のパーティション０をブロックファミリ４にマッピングし、これは、ダイ０がビン３にマッピングされることを決定するために、ファミリテーブル７２０へのインデックスとして利用される。後者の値は、ビン３のための閾値電圧オフセット値を決定するためにオフセットテーブルへのインデックスとして使用される。
図８は、本開示のいくつかの実施形態によって動作するメモリサブシステムコントローラによって実装されるブロックファミリ管理の例示的な方法８００のフロー図である。方法８００は、ハードウェア（例えば、処理デバイス、回路、専用論理、プログラマブル論理、マイクロコード、デバイスのハードウェア、集積回路など）、ソフトウェア（例えば、処理デバイス上で実行される（ｒｕｎまたはｅｘｅｃｕｔｅｄ）命令）、またはそれらの組み合わせを含み得る処理論理によって実施され得る。いくつかの実施形態において、方法８００は、図１のブロックファミリマネージャコンポーネント１１３によって実施される。特定のシーケンスまたは順序で示されるが、別段の記載のない限り、動作の順序は修正され得る。したがって、示された実施形態は、単に例として理解されるべきであり、示された動作は、異なる順序で実施され得る一方で、いくつかの動作が並行して実施され得る。加えて、１つまたは複数の動作は、いくつかの実施形態において、省略され得る。したがって、全実施形態においてすべての示された動作が必要とされるわけではなく、他のプロセスフローが可能である。
動作８１０では、メモリサブシステムコントローラの処理デバイスは、ブロックファミリを初期化し、ブロックファミリの識別子をメモリ変数に格納する。
動作８１５では、処理デバイスは、ブロックファミリと関連付けられたタイマを初期化する。
動作８２０では、処理デバイスは、メモリデバイスの選択されたダイ（例えば、ランダムに選択されたダイ）の現在の温度を格納するための、ブロックファミリと関連付けられた低温度および高温度を初期化する。
動作８２５での、高温度値と低温度値との間の差が指定の温度閾値の値以上であるという決定に応答して、方法は、動作８３５に分岐し、さもなければ、処理は、動作８３０において継続する。
動作８３０での、ブロックファミリと関連付けられたタイマの値が指定のタイムアウト値以上であるという決定に応答して、処理デバイスは、動作８３５で、ブロックファミリを閉じ得、さもなければ、方法は、動作８２５に戻るようにループする。
動作８３５を実施することに応答して、方法は、動作８１０に戻るようにループする。
動作８５０～８７０は、動作８１０～８６０に対して非同期的に実施される。例示的な例において、動作８１０～８３５は、第１の処理スレッドによって実施され、動作８５０～８７０は、第２の処理スレッドによって実施される。
動作８５０では、処理デバイスは、メモリデバイスの選択されたダイにおける温度測定値を受信する。
動作８５５での、受信された温度測定値が、格納された高温度値以上であるという決定に応答して、処理デバイスは、動作８６０で、受信された温度測定値を格納するように高温度値を更新する。
動作８６５での、受信された温度測定値が、格納された低温度値を下回るという決定に応答して、処理デバイスは、動作８７０で、受信された温度測定値を格納するように低温度値を更新する。
図９は、本開示のいくつかの実施形態によって動作するメモリサブシステムコントローラによって読み出し動作を実施する例示的な方法のフロー図である。方法９００は、ハードウェア（例えば、処理デバイス、回路、専用論理、プログラマブル論理、マイクロコード、デバイスのハードウェア、集積回路など）、ソフトウェア（例えば、処理デバイス上で実行される（ｒｕｎまたはｅｘｅｃｕｔｅｄ）命令）、またはそれらの組み合わせを含み得る処理論理によって実施され得る。いくつかの実施形態において、方法９００は、図１のブロックファミリマネージャコンポーネント１１３によって実施される。特定のシーケンスまたは順序で示されるが、別段の記載のない限り、動作の順序は修正され得る。したがって、示された実施形態は、単に例として理解されるべきであり、示された動作は、異なる順序で実施され得る一方で、いくつかの動作が並行して実施され得る。加えて、１つまたは複数の動作は、いくつかの実施形態において、省略され得る。したがって、全実施形態においてすべての示された動作が必要とされるわけではなく、他のプロセスフローが可能である。
動作９１０では、メモリサブシステムコントローラの処理デバイスは、論理ブロックの識別子を指定する読み出しコマンドを受信する。
動作９２０では、処理デバイスは、論理ブロックの識別子を、メモリデバイスに格納された物理ブロックの物理アドレス（ＰＡ）へと変換する。例示的な例において、変換は、メモリデバイスと関連付けられた論理対物理（Ｌ２Ｐ）テーブルにおいて論理ブロック識別子（論理ブロックアドレスまたはＬＢＡとも称される）をルックアップすることによって実施される。Ｌ２Ｐテーブルは、各マッピング記録がＬＢＡを対応する物理アドレスにマッピングするように、複数のマッピング記録を含む。フラッシュメモリデバイスでは、物理アドレスは、チャネル識別子、ダイ識別子、ページ識別子、プレーン識別子、および／またはフレーム識別子を含み得る。
動作９３０では、処理デバイスは、メモリデバイスと関連付けられたブロックファミリメタデータに基づいて、物理アドレスと関連付けられたブロックファミリを識別する。例示的な例において、処理デバイスは、物理アドレスと関連付けられたブロックファミリを識別するために、図７のスーパーブロックテーブル７１０を利用する。
動作９４０では、処理デバイスは、ブロックファミリおよびメモリデバイスダイと関連付けられた閾値電圧オフセットを決定する。例示的な例において、処理デバイスは、ブロックファミリ識別子およびダイ識別子の組み合わせに対応するビン識別子を決定するために、図７のブロックファミリテーブル７２０を利用する。処理デバイスは、次いで、識別された閾値電圧オフセットビンに対する閾値電圧オフセットを決定するために、図７のオフセットテーブル７３０を利用する。
動作９５０では、処理デバイスは、識別された閾値電圧オフセットを、メモリデバイスと関連付けられたベース読み出しレベル電圧に適用することによって、修正された閾値電圧を計算する。本明細書内で上に記載されるように、ベース読み出しレベル電圧は、メモリデバイスのメタデータエリアに格納され得る。
動作９６０では、処理デバイスは、要求された読み出し動作を実施するために、計算された修正された閾値電圧を利用する。動作９６０を完了することに応答して、方法は終結する。
図１０は、コンピュータシステムの例示的なマシン１０００を示し、このコンピュータシステム内で、本明細書内で論じられた方法論のうちの任意の１つまたは複数をマシンに実施させるための命令のセットが実行され得る。いくつかの実施形態において、コンピュータシステム１０００は、メモリサブシステム（例えば、図１のメモリサブシステム１１０）を含むか、これに結合されるか、もしくはこれを利用するか、またはコントローラの動作を実施するために（例えば、図１のブロックファミリマネージャコンポーネント１１３に対応する動作を実施するためにオペレーティングシステムを実行するために）使用され得る、ホストシステム（例えば、図１のホストシステム１２０）に対応する。代替の実施形態において、マシンは、ＬＡＮ、イントラネット、エクストラネット、および／またはインターネット内の他のマシンに接続（例えば、ネットワーク化）され得る。マシンは、ピアツーピア（または分散）ネットワーク環境内のピアマシンとして、またはクラウドコンピューティングインフラストラクチャもしくは環境内のサーバもしくはクライアントマシンとして、クライアント－サーバネットワーク環境内のサーバまたはクライアントマシンの能力内で動作することができる。
マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブ電化製品、サーバ、ネットワークルータ、スイッチもしくはブリッジ、またはそのマシンによって取られるべき行動を指定する命令のセットを実行することができる（順次またはその他の方法で）任意のマシンであってもよい。さらに、単一のマシンが示されるが、用語「マシン」はまた、本明細書で論じられる方法論のうちの任意の１つまたは複数を実施するために命令のセット（または複数のセット）を個々に、またはまとめて実行するマシンの任意の集合を含むと見なされるものとする。
例示的なコンピュータシステム１０００は、バス１０３０を介して互いと通信する、処理デバイス１００２、メインメモリ１００４（例えば、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはＲａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）など）、スタティックメモリ１０１０（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、およびデータストレージシステム１０１８を含む。
処理デバイス１００２は、マイクロプロセッサ、中央処理装置、または同様のものなどの１つまたは複数の汎用処理デバイスを表す。より詳細には、処理デバイスは、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、または他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサであり得る。処理デバイス１００２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、または同様のものなど、１つまたは複数の特別目的処理デバイスであり得る。処理デバイス１００２は、本明細書内で論じられる動作およびステップを実施するための命令１０２８を実行するように構成される。コンピュータシステム１０００は、ネットワーク１０２０を通じて通信するためにネットワークインターフェースデバイス１０１２をさらに含み得る。
データストレージシステム１０１８は、命令１０２８の１つもしくは複数のセット、または本明細書内に説明される方法論もしくは機能のうちの任意の１つまたは複数を具現化するソフトウェアが格納されるマシン可読記憶媒体１０２４（コンピュータ可読媒体としても知られる）を含み得る。命令１０２８はまた、コンピュータシステム１０００によるその実行中、メインメモリ１００４内に、および／または処理デバイス１００２内に、完全に、または少なくとも部分的に存在し得、メインメモリ１００４および処理デバイス１００２もまた、マシン可読記憶媒体を構成する。マシン可読記憶媒体１０２４、データストレージシステム１０１８、および／またはメインメモリ１００４は、図１のメモリサブシステム１１０に対応し得る。
１つの実施形態において、命令１０２８は、図１のブロックファミリマネージャコンポーネント１１３に対応する機能性を実装するための命令を含む。マシン可読記憶媒体１０２４は、単一の媒体であると例示的な実施形態においては示されるが、用語「マシン可読記憶媒体」は、命令の１つまたは複数のセットを格納する単一の媒体または複数の媒体を含むと見なされるものとする。用語「マシン可読記憶媒体」はまた、マシンによる実行のための命令のセットを格納または符号化することができる、および本開示の方法論のうちの任意の１つまたは複数をマシンに実施させる、任意の媒体を含むと見なされるものとする。用語「マシン可読記憶媒体」は、したがって、限定されるものではないが、ソリッドステートメモリ、光学媒体、および磁気媒体を含むと見なされるものとする。
先行する詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する動作のアルゴリズムおよび象徴的表現に関して提示されている。これらのアルゴリズムの説明および表現は、それらの作用の要旨を当業者に最も効果的に伝えるためにデータ処理技術において当業者により使用される方法である。アルゴリズムは、ここでは、および一般的には、所望の結果をもたらす動作の自己無撞着シーケンスであると考えられる。動作は、物理量の物理的処理を必要とするものである。通常、必須ではないが、これらの量は、格納される、組み合わされる、比較される、および別途処理されることができる電気または磁気信号の形態をとる。原則的には共通使用の理由から、これらの信号をビット、値、要素、符号、文字、項、数字、または同様のものと呼ぶことが時には簡便であることが証明されている。
しかしながら、これらのすべておよび同様の用語は、適切な物理量と関連付けられるべきであり、これらの量に適用される簡便なラベルにすぎないということに留意しておくべきである。本開示は、コンピュータシステムのレジスタおよびメモリ内の物理（電子）量として表されるデータを、操作して、コンピュータシステムメモリもしくはレジスタまたは他のそのような情報ストレージシステム内の物理量として同様に表される他のデータへと変換する、コンピュータシステム、または同様の電子コンピューティングデバイスの行為およびプロセスを指し得る。
本開示はまた、本明細書内の動作を実施するための装置に関する。この装置は、意図した目的のために特別に構築され得るか、またはそれは、コンピュータに格納されるコンピュータプログラムによって選択的に起動または再構成される汎用コンピュータを含み得る。そのようなコンピュータプログラムは、限定されるものではないが、フロッピディスク、光学ディスク、ＣＤ－ＲＯＭ、および光磁気ディスクを含む任意のタイプのディスク、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光学カード、または電子命令を格納するのに好適な任意のタイプの媒体などのコンピュータ可読記憶媒体に格納され得、これらの各々がコンピュータシステムバスに結合される。
本明細書内に提示されるアルゴリズムおよびディスプレイは、任意の特定のコンピュータまたは他の装置に本質的に関連するものではない。様々な汎用システムが、本明細書内の教示に従ってプログラムと共に使用され得るか、またはそれは、本方法を実施するためにより専門化された装置を構築するのに簡便であることを証明し得る。様々なこれらのシステムの構造は、以下の説明に明記されるように見える。加えて、本開示は、任意の特定のプログラミング言語に関連して説明されるものではない。様々なプログラミング言語が本明細書内に説明されるような本開示の教示を実装するために使用され得るということを理解されたい。
本開示は、本開示に従ってプロセスを実施するようにコンピュータシステム（または他の電子デバイス）をプログラムするために使用され得る、命令が格納されているマシン可読媒体を含み得るコンピュータプログラム製品、またはソフトウェアとして提供され得る。マシン可読媒体は、マシン（例えば、コンピュータ）によって読むことが可能な形態で情報を格納するための任意の機構を含む。いくつかの実施形態において、マシン可読（例えば、コンピュータ可読）媒体は、リードオンリメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなど、マシン（例えば、コンピュータ）可読記憶媒体を含む。
先述の明細書において、本開示の実施形態は、それらの特定の例示的な実施形態に関して説明されている。様々な修正が、それらに対して、以下の請求項に明記されるような本開示の実施形態の幅広い趣旨および範囲から逸脱することなくなされ得ることは明らかである。したがって、本明細書および図面は、制限的意味よりもむしろ例示的意味と考えられるべきである。

Claims (20)

  1. メモリデバイスと、
    前記メモリデバイスに動作可能に結合される処理デバイスと
    を備えるシステムであって、前記処理デバイスは、
    メモリデバイスと関連付けられたブロックファミリを初期化すること、
    前記ブロックファミリと関連付けられたタイムアウトを初期化すること、
    前記メモリデバイスに存在するブロックをプログラムすることに応答して、前記ブロックを前記ブロックファミリと関連付けること、および
    前記タイムアウトの満了を検出することに応答して、前記ブロックファミリを閉じること
    を行う、システム。
  2. 前記ブロックを前記ブロックファミリと関連付けることは、
    ブロックファミリメタデータに、前記ブロックを前記ブロックファミリと関連付ける記録を付け加えることをさらに含む、請求項１に記載のシステム。
  3. 前記処理デバイスは、
    前記メモリデバイスにおける基準温度を使用して、低温度および高温度を初期化すること、
    前記高温度と前記低温度との間の差が指定の閾値温度値以上であるという決定に応答して、前記ブロックファミリを閉じることをさらに行う、請求項１に記載のシステム。
  4. 前記処理デバイスは、
    前記ブロックファミリの第２の基準温度を受信すること、
    前記第２の基準温度が前記高温度以上であるという決定に応答して、前記第２の基準温度を格納するように前記高温度を更新すること、および
    前記第２の基準温度が前記低温度を下回るという決定に応答して、前記第２の基準温度を格納するように前記低温度を更新することをさらに行う、請求項３に記載のシステム。
  5. 前記処理デバイスは、
    前記ブロックファミリを閉じることに応答して、新たなブロックファミリを初期化することをさらに行う、請求項１に記載のシステム。
  6. 前記処理デバイスは、
    前記ブロックファミリを創出することに応答して、前記ブロックファミリを第１の閾値電圧オフセットビンと関連付けることをさらに行う、請求項１に記載のシステム。
  7. 前記処理デバイスは、
    トリガ事象を検出することに応答して、前記ブロックファミリを第２の閾値電圧オフセットビンと関連付けることを、前記第１の閾値電圧オフセットビンと関連付けられた最も古いブロックファミリを較正することによって行うことをさらに行う、請求項６に記載のシステム。
  8. 前記処理デバイスは、
    前記ブロックファミリと関連付けられた閾値電圧オフセットを決定すること、および
    前記閾値電圧オフセットを、前記メモリデバイスと関連付けられたベース読み出しレベル電圧に適用することによって、修正された閾値電圧を計算すること、
    前記修正された閾値電圧を使用して、前記ブロックファミリのブロックからデータを読み出すことをさらに行う、請求項１に記載のシステム。
  9. 処理デバイスによって、論理ブロックの識別子を指定する読み出しコマンドを受信すること、
    前記論理ブロックの前記識別子を、メモリデバイスに格納された物理ブロックの物理アドレスへと変換することであって、前記物理アドレスはメモリデバイスダイの識別子を含む、変換すること、
    前記メモリデバイスと関連付けられたブロックファミリメタデータに基づいて、前記物理アドレスと関連付けられたブロックファミリを識別すること、
    前記ブロックファミリおよび前記メモリデバイスダイと関連付けられた閾値電圧オフセットを決定すること、
    前記閾値電圧オフセットを、前記メモリデバイスダイと関連付けられたベース読み出しレベル電圧に適用することによって、修正された閾値電圧を計算すること、ならびに
    前記修正された閾値電圧を使用して、前記物理ブロックからデータを読み出すことを含む、方法。
  10. 前記ブロックファミリは、指定の時間窓または指定の温度窓のうちの少なくとも１つ内でプログラムされている複数のブロックを含む、請求項９に記載の方法。
  11. 前記ブロックファミリメタデータは、複数の記録を含む第１のテーブルを含み、前記複数の記録のうちの１つの記録は、前記物理ブロックを前記ブロックファミリと関連付ける、請求項９に記載の方法。
  12. 前記ブロックファミリメタデータは、複数の記録を含む第２のテーブルを含み、前記複数の記録のうちの１つの記録は、前記ブロックファミリの複数のダイをそれぞれの閾値電圧オフセットビンと関連付ける、請求項９に記載の方法。
  13. 前記ブロックファミリメタデータは、複数の記録を含む第３のテーブルを含み、前記複数の記録のうちの１つの記録は、閾値電圧オフセットビンを、読み出し動作を実施するためにそれぞれのベース電圧読み出しレベルに適用されるべき１つまたは複数の閾値電圧と関連付ける、請求項９に記載の方法。
  14. 処理デバイスによって、メモリデバイスと関連付けられたブロックファミリを初期化すること、
    前記ブロックファミリと関連付けられたタイムアウトを初期化すること、
    前記メモリデバイスにおける基準温度を使用して、低温度および高温度を初期化すること、
    前記メモリデバイスに存在するブロックをプログラムすることに応答して、前記ブロックを前記ブロックファミリと関連付けること、ならびに
    前記タイムアウトの満了を検出すること、または、前記高温度と前記低温度との間の差が指定の閾値温度値以上であるという決定のうちの少なくとも１つに応答して、前記ブロックファミリを閉じることを含む、方法。
  15. 前記ブロックを前記ブロックファミリと関連付けることは、
    ブロックファミリメタデータに、前記ブロックを前記ブロックファミリと関連付ける記録を付け加えることをさらに含む、請求項１４に記載の方法。
  16. 前記ブロックファミリの第２の基準温度を受信すること、
    前記第２の基準温度が前記高温度以上であるという決定に応答して、前記第２の基準温度を格納するように前記高温度を更新すること、および
    前記第２の基準温度が前記低温度を下回るという決定に応答して、前記第２の基準温度を格納するように前記低温度を更新することをさらに含む、請求項１４に記載の方法。
  17. 前記ブロックファミリを閉じることに応答して、新たなブロックファミリを初期化することをさらに含む、請求項１４に記載の方法。
  18. 前記ブロックファミリを創出することに応答して、前記ブロックファミリを第１の閾値電圧オフセットビンと関連付けることをさらに含む、請求項１４に記載の方法。
  19. 前記ブロックファミリを第２の閾値電圧オフセットビンと関連付けることを、前記第１の閾値電圧オフセットビンと関連付けられた最も古いブロックファミリを較正することによって行うことをさらに含む、請求項１８に記載の方法。
  20. 前記処理デバイスは、
    前記ブロックファミリと関連付けられた閾値電圧オフセットを決定すること、および
    前記閾値電圧オフセットを、前記メモリデバイスと関連付けられたベース読み出しレベル電圧に適用することによって、修正された閾値電圧を計算すること、
    前記修正された閾値電圧を使用して、前記ブロックファミリのブロックからデータを読み出すことをさらに行う、請求項１４に記載の方法。
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