JP7338876B2 - 混合信号コンピューティングのためのシステムおよび方法 - Google Patents

Description

［関連出願の相互参照］
本出願は、２０１７年９月１５日出願の米国仮特許出願第６２／５５９，３５４号の利益を主張し、その全体は参照により本明細書に組み込まれる。

本明細書の本発明は、一般に集積回路のアーキテクチャ分野に関し、より詳細には、新規の有用な混合信号集積回路および集積回路のアーキテクチャ分野の混合信号を計算する方法に関する。

今日、人工知能の様々な実装形態が、多くの技術分野で革新の契機になっている。人工知能（ＡＩ）システムおよび人工知能のモデル（アルゴリズムを含む）は、機械学習（深層学習）、推論、推理能力、および機械の大規模データ処理能力（例えば、コンピュータおよび／またはコンピューティングサーバ）を可能にする多くのシステムアーキテクチャおよびモデルによって定義される。これらのＡＩシステムおよびモデルは、自然言語処理、画像認識、企画立案、意思決定などの１つまたは複数の特定のタスクを行うために、集中的に訓練されることが多い。例えば、これらのＡＩシステムおよびモデルのサブセットは、人工ニューラルネットワークモデルを含む。人工ニューラルネットワークモデルの訓練は、多くの場合、使用前にモデルの関連するニューラルネットワークアルゴリズムを微調整するために、訓練周期全体で数千時間と何テラバイトもの訓練データとを必要とする可能性がある。

しかし、訓練が終わると、ニューラルネットワークモデルまたはニューラルネットワークアルゴリズムを素早く展開して、訓練周期中に使用されるより大きい訓練データに比べると比較的小さいデータセットに基づいて推論して、特定タスクを成し遂げることができる（例えば、音声入力データからの音声を認識して）。小さいデータセットに戻づくニューラルネットワークモデルまたはニューラルネットワークアルゴリズムによる推論は、ニューラルネットワークが計算して、正しい回答になる、または環境についての兆候になるものについての予言になり得る。

さらに、ニューラルネットワークモデルまたはニューラルネットワークアルゴリズムは、訓練フェーズで要求したのと同じ量の計算源を要求しない可能性があるが、その分野のニューラルネットワークモデルまたはニューラルネットワークアルゴリズムを展開して、重要な回路区域、エネルギー、および計算力を要求し続けて、データおよび推論を分類するか、または結果を予言する。なぜなら、ニューラルネットワークモデルを実装するとき、ニューラルネットワークモデルまたはニューラルネットワークアルゴリズムを実装する多くの伝統的なコンピュータおよびシステムは、電力および増加したデータ処理速度の計算のために必要な多くの回路を収容するためにより大型化する傾向があるからであり、回路のサイズが大きいため、多くの回路の電力を計算できるようにより多くのエネルギーが要求される。

人工知能モデル、すなわち、ニューラルネットワークモデルを実装するためのこれらの伝統的なコンピュータおよびシステムは、分散型コンピューティングシステム（例えば、クラウド）において、または多くのオンサイトコンピューティングサービスを使用するときなど、遠隔コンピューティングに適する可能性がある。しかし、これらの遠隔人工知能処理システムを遠隔、エッジコンピューティングデバイスまたはフィールド機器用に推論を計算する際に使用するとき、レイテンシの問題が明白である。すなわち、これらの伝統的な遠隔システムが、遠隔フィールド機器で使用される推論を生成するためにニューラルネットワークモデルの実装を求める場合、遠隔フィールド機器からの入力データを受信する際に回避不能な遅延が存在する。入力データは、バンド幅が変動してネットワーク上で転送されることが必要な場合が多いので、続いて遠隔コンピューティングシステムによって生成される推論は、同じか、または類似のネットワークを介して、遠隔フィールド機器に返信される必要がある。

ＡＩ処理システムをフィールドレベルで（例えば、局所的に遠隔フィールド機器で）実装することは、一部のレイテンシの課題を解決するための提案された解決策であってもよい。しかし、一部のこれらの伝統的なＡＩコンピュータおよびシステムをエッジデバイスで実装する試み（例えば、遠隔フィールド機器）は、データを処理し、推論を生成する際に使用されるコンピューティングシステムの要求される複雑なアーキテクチャにより、上述のように、相当な量のエネルギーを消費する多くの回路を備える、かさばるシステムをもたらす恐れがある。したがって、追加のないこうした提案は、現在の技術で実行できないおよび／また持続できない可能性がある。

したがって、大きく、かさばる（エッジ）デバイスにならず、レイテンシを低減し、省エネルギーでもありながら、リアルタイムまたはほぼリアルタイムで必要な計算パワーを有して予言または推論をする、フィールドの局所に（例えば、ローカルＡＩ）かつエッジデバイスで使用されることが好ましい人工知能モデルを実装する展開可能なシステムに対するニーズがある。

本出願の以下に記載された実施形態は、ＡＩおよび機械学習を実装する伝統的なシステムおよび集積回路アーキテクチャの不備を処理することが可能なこうした先進的かつ改善された集積回路および実装技術を提供する。

一実施形態では、混合信号集積回路は、デジタル入力に基づく複数のアナログ基準信号を生成する基準信号源であって、基準信号源の出力端末が電気的に共有信号経路に接続され、基準信号源が複数のアナログ基準信号を共有信号経路に供給する、基準信号源と、それぞれが、共有信号経路を経由して基準信号源から複数のアナログ基準信号を収集し、所定数のクロックサイクルにわたる複数の電荷の合計を貯蔵する、共有信号経路に沿って配置された複数のローカル信号アキュムレータおよび共有信号経路に電気的に接続された入力端末を有する複数のローカル信号アキュムレータのそれぞれと、を含む。

一実施形態では、複数のローカル信号アキュムレータはそれぞれ、エネルギー貯蔵デバイスへの複数の電荷のそれぞれを増大するまたは減少するための１つまたは複数のバイアス信号入力または制御信号入力をさらに受信する。

一実施形態では、複数のローカル信号アキュムレータそれぞれの出力端末は、ニューラルネットワーク実装の複数の入力端末のうちの一入力端末に電気的に接続され、複数のローカル信号アキュムレータはそれぞれ、複数の電荷の合計をニューラルネットワーク実装の複数の入力端末のうちの一入力端末に出力する。

一実施形態では、ニューラルネットワーク実装の複数の出力端末はそれぞれ、複数のアナログデジタル変換器それぞれの入力端末に電気的に接続され、ニューラルネットワーク実装の複数の出力端末はそれぞれ、アナログ出力信号を複数のアナログデジタル変換器のそれぞれの内部ノードに供給する。

一実施形態では、複数のローカル信号アキュムレータのそれぞれの出力端末は、複数のアナログデジタル変換器のそれぞれの内部ノードの入力端末に電気的に接続され、複数のアナログデジタル変換器はそれぞれ、バイナリバイアス信号をエネルギー貯蔵デバイスへの複数の電荷のそれぞれを増大するまたは減少するための複数のローカル信号アキュムレータのそれぞれに出力する。

一実施形態では、複数のローカルアキュムレータはそれぞれ、共有信号経路を経由して提供された複数のアナログ基準信号に基づいて発生した複数の電流電荷を複製する一対のカレントミラーおよび複数の電荷の合計を貯蔵するエネルギー貯蔵デバイスを備えるデジタルアナログ変換機を備える。

一実施形態では、複数のローカルアキュムレータはそれぞれ、エネルギー貯蔵デバイスおよびエネルギー貯蔵デバイスでの連続するクロックサイクルにわたる複数の電荷を統合する増幅器を備えるデジタルアナログ変換器を備える。

一実施形態では、基準信号源は、バイナリ加重アナログ基準信号を発生させるバイナリ加重デジタルアナログ変換器を備え、複数のアナログ基準信号は、所定数のクロックサイクルにわたって値が変動する複数のバイナリ加重アナログ基準信号を備え、複数のローカルアキュムレータはそれぞれ、所定数のクロックサイクルの各クロックサイクルに対する複数のバイナリ加重アナログ基準信号に基づいてエネルギー貯蔵デバイスの複数の電荷を合計する。

一実施形態では、基準信号源は、Ｎが複数のビットを表すＮビットのバイナリ加重デジタルアナログ変換器を備え、そこでは、所定数のクロックサイクルは、Ｎクロックサイクルに等しく、複数のローカルアキュムレータはそれぞれ、Ｎクロックサイクルにわたり複数の電荷を合計する。

一実施形態では、複数のローカルアキュムレータはそれぞれ、複数のアナログ基準信号のそれぞれに基づいて電流電荷を発生させるプログラム可能な電流源を備える。

一実施形態では、基準信号源は、複数のアナログ基準信号を発生させる回路を含む単一グローバルデジタルアナログ変換器を備え、複数のローカルアキュムレータは、単一グローバルデジタルアナログ変換器の回路とは別の回路を有する複数のローカルデジタルアナログ変換器を備える。

一実施形態では、基準信号源は、温度計符号化アナログ基準信号を発生させる温度計符号化グローバルデジタルアナログ変換器を備え、複数のアナログ基準信号は、定数値を有する複数の温度計符号化アナログ基準信号を含み、複数のローカルアキュムレータはそれぞれ、所定数のクロックサイクルの各クロックサイクルに対する複数の温度計符号化アナログ基準信号に基づいてエネルギー貯蔵デバイスの複数の電荷の合計を貯蔵する。

一実施形態では、基準信号源は、組み合わされて高解像度アナログ基準信号を発生させる２つ以上の信号基準源を備える分割型グローバル信号基準源を備え、複数のアナログ基準信号は、複数の高解像度アナログ基準信号を含み、複数のローカルアキュムレータはそれぞれ、所定数のクロックサイクルの各クロックサイクルに対する複数の高解像度アナログ基準信号に基づいてエネルギー貯蔵デバイスの複数の電荷の合計を貯蔵する。

一実施形態では、共有信号経路は、共有信号経路に沿った別の位置の複数のローカルアキュムレータそれぞれを接続する多重接続を有する単一導電信号線を備える。

一実施形態では、基準源によって発生した複数のアナログ基準信号は、複数の電圧基準信号を含み、複数のローカルアキュムレータはそれぞれ、複数の電圧基準信号を複数の電流電荷に変換する。

一実施形態では、基準信号源は、複数の電流源のうちの１つの電流源の選択に基づいて電流基準信号を発生させる電流源グローバルデジタルアナログ変換器を備え、複数のアナログ基準信号は、複数の電流基準信号を含み、複数のローカルアキュムレータはそれぞれ、所定数のクロックサイクルの各クロックサイクルに対する複数の電流基準信号に基づいてエネルギー貯蔵デバイスの複数の電荷の合計を貯蔵する。

一実施形態では、混合信号コンピューティング回路を実装する方法は、グローバル基準信号源が、複数のローカルアキュムレータに共有信号通信経路に沿って複数のアナログ基準信号を供給すること、複数のアナログ基準信号に基づいて複数のローカルアキュムレータのそれぞれで複数の電荷を生成すること、複数のローカルアキュムレータがそれぞれ、所定の期間にわたって複数のローカルアキュムレータのそれぞれに関連付けられたエネルギー貯蔵デバイスに複数の電荷のそれぞれを加えるかまたは減らすこと、および、複数のローカルアキュムレータがそれぞれ、複数の電荷の合計に基づいて出力すること、を含む。

一実施形態では、共有信号経路は、共有信号経路に沿った別の位置の複数のローカルアキュムレータのそれぞれの入力端末を接続する多重接続を有する単一導電信号線を含み、複数のローカルアキュムレータはそれぞれ、グローバル基準限の下流の共有信号経路に沿って連続的に配置される。

一実施形態では、複数のローカル信号アキュムレータのそれぞれの出力端末は、ニューラルネットワーク実装の複数の入力端末のうちの一入力端末に電気的に接続され、複数のローカル信号アキュムレータはそれぞれ、複数の電荷の合計をニューラルネットワーク実装の複数の入力端末のうちの一入力端末に出力する。

一実施形態では、ニューラルネットワーク実装の複数の出力端末はそれぞれ、複数のローカルアナログデジタル変換器のそれぞれの入力端末に電気的に接続され、ニューラルネットワーク実装の複数の出力端末はそれぞれ、アナログ出力信号を複数のローカルアナログデジタル変換器のそれぞれのサブ回路に供給し、複数のローカル信号アキュムレータのそれぞれの出力端末は、複数のローカルアナログデジタル変換器のそれぞれのサブ回路の入力端末と電気的に通信する。

図１は、本出願の１つまたは複数の実施形態による集積回路１００の概略図を示す。 図１Ａ～図１Ｂは、本出願の１つまたは複数の実施形態によるシステム１００の１つ以上の部分の実装形態を示す。 図１Ａ～図１Ｂは、本出願の１つまたは複数の実施形態によるシステム１００の１つ以上の部分の実装形態を示す。 図２は、本出願の１つまたは複数の実施形態による方法２００を示す。 図３は、本出願の１つまたは複数の実施形態による混合信号コンピューティングのためのシステムの実装形態を示す。 図３Ａは、本出願の１つまたは複数の実施形態による図３の混合信号コンピューティングのためのシステムの特定の実装形態を示す。 図４は、本出願の１つまたは複数の実施形態による集積回路のサブシステムの概略図を示す。

本出願の好ましい実施形態の以下の説明は、本発明をこれらの好ましい実施形態に制限することを意図するものではなく、むしろ当業者がこれらの発明を作製し使用できるようにすることを意図する。

［概要］
計算集約的プログラムまたはアプリケーション（例えば、深層ニューラルネットワークアルゴリズム）などを実装する際に使用される伝統的な集積回路では、通常の集積回路（ＩＣ）アーキテクチャは、大きい面積および電力を必要とする比較的大きい回路を含んで、計算を実行および実施する。これは デジタル信号を処理することは（例えば、バイナリ信号）、大きくて電力消費の激しい回路の実装を要求する場合が多いためである。したがって、人工知能モデルなどの多くの技術的な計算集約的なプログラムの実装に対して、デジタル信号を処理するためのこれらの大型回路を有する結果としてのコンピュータＩＣもまた、大きくて、したがって、空間が制限されたエッジデバイスなどを含むことにあまり適していない。

さらに、ニューラルネットワークモデルなどの計算集約的アプリケーションを実装する集積回路の大多数の計算量は、 数千から数万の行列乗算を実施するものである。さらに、ニューラルネットワークモデルのためのデジタル信号の処理では、２つの数の製品が計算され、その後、その製品はアキュムレータに追加される積和演算も実施され得る。したがって、デジタル回路のみ、または主としてデジタル回路を使用して、ニューラルネットワークモデルを実装する場合、結果としてのデジタル回路は、計算を実施して大量のエネルギーを消費し、神経細胞用重み係数および多くの積和演算の結果として生じる生成物を貯蔵する。

計算のために必要な電力を低減するための技術的な解決策として、計算集約的プロセスができる集積回路の全体的なサイズは、面積効率およびエネルギー効率を達成するため様々な他の電気回路構成の集積回路と並んで極めて面積効率の良いデジタルアナログ変換器（ＤＡＣ）を使用して（根本的に大きい、または面積集約的な標準ＤＡＣではなくて）実装できる混合信号コンピューティングアーキテクチャを提供することを含む。しかし、計算集約的実装のための伝統的なＤＡＣを用いて実装できる集積回路は、マッチングを達成しかつ要求される速度および雑音性能を達成するために非常に多くのＤＡＣ（例えば、数千のＤＡＣ）を必ず必要とする可能性がある。したがって、ＤＡＣアーキテクチャの伝統的な実装は、集積回路が要求するエネルギーおよびその全体的なサイズを低減するために有用であり得るが、計算集約的ＡＩプログラムおよびアプリケーションを処理するために必要であり得る多くのＤＡＣにより、ＤＡＣアーキテクチャのこれらの伝統的な実装は、適していない可能性がある。

しかし、本出願の実施形態は、動作可能に通信し、複数のローカル（出力）ＤＡＣの制御であるグローバル（基準信号源）ＤＡＣを様々な形態で実装することにより、少なくとも上述の技術的課題を解決する。本明細書に記載の実施形態は、チップ上で非常に大きい面積を費やさずに、多くの正確なＤＡＣの作成を可能にすることにより、混合信号コンピューティングアーキテクチャに関する根本的な技術的課題を解決するように機能する。対照的に、デバイスのサイズに関して低い束縛を要求する様々な構成部品のマッチングの制約により、計算集約的なプログラムを実装する最新のＤＡＣなどは、通常大きくなる可能性がある。この技術的課題は、ＤＡＣの解像度が６～８ビットを越えると、さらに明らか、かつ解決しがたくなる。その結果、これらの伝統的なＤＡＣは、ＤＡＣのアーキテクチャで雑音や速度が考慮されると、エネルギー効率およびサイズ効率の点で良好でない可能性がある。

本出願の実施形態では、グローバル（基準）ＤＡＣは、ローカル（ミラー）ＤＡＣのそれぞれに対する信号源として（一部の実施形態では、基準信号源のみ）機能する。好ましい実施形態では、ローカルＤＡＣは、複数のクロックサイクルにわたってグローバルＤＡＣによって発生したアナログ基準信号を連続的に蓄積するように機能する。こうした実施形態では、ローカルＤＡＣのそれぞれによる蓄積は、新しいまたは全体的な出力（例えば、基準信号の蓄積を表す電荷）を供給するコンデンサ上または他のエネルギー貯蔵デバイス上にある。

したがって、各ローカルＤＡＣは、通常基準信号を供給するそれぞれの専用の基準デバイスを必要とするので、上述の方法でグローバルＤＡＣおよび複数のローカルＤＡＣを実装することにより、ローカルＤＡＣを動作させるために必要な多くの高精密基準デバイスの低減が可能になる。伝統的なＤＡＣでは、基準信号の発生ならびに出力回路は、一般に単一の大きいＤＡＣに組み込まれ得る。したがって、本出願のいくつかの実施形態では、グローバルＤＡＣは、複数のローカルＤＡＣのそれぞれに信号伝達し、それによって正確なＤＡＣを実装するマッチング要求を改善する正確な源（ソース）、より具体的には、複数のローカル出力ＤＡＣを動作させるための複数の基準信号源ＤＡＣに対する要求（例えば、１対１のマッチを除く）を提供するように機能する。したがって、ＤＡＣのアーキテクチャ面積の低減を達成でき、エッジコンピューティングデバイスなどが入力データの源で局所的にＡＩ計算することを含む複雑でコンピュータ集約的な動作を実施することを可能にするコンピュータ効率および電力効率が達成され得る。

１．混合信号コンピューティングのためのシステム
図１に示すように、計算集約的なプログラムおよび／またはアプリケーションのための混合信号コンピューティングを実施するシステム１００は、グローバル基準発生器１１０、複数のローカルアキュムレータ１２０、および共有信号経路１２５を含む。一部の実施形態では、図１Ａに示すように、ローカルアキュムレータ１２０はそれぞれ、エネルギー貯蔵デバイス１２２およびカレントミラー１２４を含み得る。一部の実施形態では、追加で、または代替で、図１Ｂに示すように、ローカルアキュムレータ１２０はそれぞれ、エネルギー貯蔵デバイスおよび増幅器１２６を含み得る。システム１００は、その全体が参照により本明細書に組み込まれる米国仮特許出願第６２／６９４，３５５号に記載されるように、より包括的なシステムに実装され得るのが好ましい。

システム１００は、好ましくはデジタルアナログ変換器の典型的な機能を少なくとも２つの構成要素デバイスに二分割するように機能する。いくつかの実施形態では、第１の構成要素は、グローバル基準発生器１１０へのデジタル入力に基づいて、電流などの１つまたは複数の（アナログ）基準信号を定義するかまたは発生させるように機能するグローバル基準発生器１１０を含む。一部の実施形態では、グローバル基準発生器１１０は、その全体が参照により本明細書に組み込まれる米国仮特許出願第６２／６４４，９０８号に記載されるように実装できるバイナリ加重グローバル基準発生器を含み得る。いくつかの実施形態では、第２の構成要素は、グローバル基準発生器１１０から基準信号を共有信号経路１２５経由で受信するように機能する１組のローカル蓄積デバイスを含み、一部の実施形態では、決められた時間にわたって（例えば、所定数のクロックサイクルにわたって）基準信号の値の演算機能（例えば、足し算、引き算）などの基準信号の一部の統合を実施するようにさらに機能する。本出願の実施形態のいくつかと同様に、演算機能（例えば、合計）および／または増加および減少機能は、ローカルアキュムレータ１２０で受信されたバイアス信号または制御入力信号によって動作することができる。バイアス信号または制御信号入力は、専用バイアス発生器もしくはバイアス入力源、制御プロセッサ、コンパレータ、および／またはグローバル基準発生器１１０を含む任意の適切なバイアス入力源または制御信号入力源によって発生し得る。

一部の実施形態では、追加で、または代替で、システム１００は、複数のローカルアキュムレータ１２０のそれぞれに、その出力値を動作させるために、差動信号入力を発生させ、かつ提供するように機能し得る。こうした実施形態では、システム１００は、差動対の信号としてアナログ基準信号および／または制御入力信号を複数のローカルアキュムレータそれぞれに、２つの相補信号を介して、電気的に送信するように機能し得る。

システム１００は、小さい、ローカル蓄積デバイスのセットを含む第２の構成要素に対して、第１の構成要素を大きくでき、正確な基準信号を発生できるようにすることによって、少なくとも上述の構成で、規模の効率性および面積の効率性を達成するように（例えば、小さい集積回路を作る）機能する。すなわち、第１の構成要素の面積および電力（マッチして、雑音を制限する）が、ここで償却される。したがって、システム１００は、極めて高い面積効率および電力効率を持ちながら、計算集約的動作を実施できる集積回路アーキテクチャを可能にする。

グローバル基準発生器１１０は、複数のローカルアキュムレータ１２０のそれぞれに対して基準信号を発生させるように機能する。グローバル基準発生器１１０は、本明細書では、グローバル信号源と呼ばれる場合がある。好ましくは、グローバル基準発生器１１０は、図３に示すように、グローバルデジタルアナログ変換器（ＤＡＣ）を備える。こうした場合では、グローバルＤＡＣは、外部源、上流層、上流デバイスなどからのデジタル信号（例えば、二進数または入力）を入力として受信するように機能でき、アナログ基準信号 （例えば、電圧または電流信号）を複数のローカルＤＡＣに出力するように機能できる。グローバル基準発生器１１０がデジタルアナログ変換器を備える１つまたは複数の実施形態では、システム１００は、抵抗ラダーＤＡＣ、Ｒ－２ＲラダーＤＡＣ、電流源ＤＡＣ、バイナリ加重ＤＡＣ、体温計符号化ＤＡＣ、分割型ＤＡＣ、乗算ＤＡＣ、ハイブリッドＤＡＣなどを含むがそれに限定されない任意の適切な型の種類のデジタルアナログ変換器を実装するように機能し得る。

１つまたは複数の実施形態では、グローバル源発生器１１０は、単純化デジタルアナログ変換器を備え、したがって、通常、２５６ビットまたはアナログ出力レベルを出力できる完全なデジタルアナログ変換器でなくてもよい。むしろ、１つまたは複数の好ましい実施形態では、グローバル源発生器１１０の構成は、ＤＡＣとして実装された場合、ＤＡＣが、８レベルだけを出力する（すなわち、少ない電流および／または抵抗源を有する８ビットＤＡＣ）ことができるように制限されてもよい。こうしたグローバル基準発生器１１０の単純化された構造および／または構成は、制限された出力レベルを有するＤＡＣとして実装された場合、小さい足跡を有する集積回路の実装、したがって、より小さい回路サイズによるより低い電力使用が可能になる。しかし、１つまたは複数の実施形態では、グローバル基準発生器として制限された（回路）ＤＡＣを使用するのが好ましいが、任意の適切な型および／またはサイズのＤＡＣならびに任意の数の出力レベルを有するＤＡＣを使用することが可能であってもよいことに留意するべきである。

したがって、グローバルＤＡＣは、アナログ基準信号をグローバルＤＡＣで受信したデジタル入力に基づいて、ローカルアキュムレータ（例えば、ローカルＤＡＣ）に供給するように機能し得る。追加で、または代替で、グローバル基準発生器１１０によって発生し、各ローカルアキュムレータに送信された基準信号は、ローカルアキュムレータ１２０の機能を制御するか、または動作させるために使用できる、電流または電圧などのアナログ基準信号であってもよい。したがって、グローバル基準発生器１１０によって提供されるグローバル基準信号は、ローカルアキュムレータ１２０を互いにならびに同じグローバル基準発生器１１０に動作可能に接続する共有信号経路１２５（例えば、共有、または共通のケーブル）を介してローカルアキュムレータ１２０に送信されるのが好ましい。

共有信号経路１２５は、下流のグローバル基準発生器１１０の出力端末から、そのそれぞれの入力端末で接続される複数のローカルアキュムレータのそれぞれに延びるのが好ましい。最終出力回路（例えば、アナログデジタル変換器など）。追加で、または代替で、複数のローカルアキュムレータ１２０はそれぞれ、連続的に配置されてもよく、または共有信号経路１２５に沿って位置付けられてもよい。共有信号経路１２５は、グローバル基準発生器１１０の出力端末および複数のローカルアキュムレータ１２０のそれぞれの各入力端末に接続されるのが好ましい。

図３を参照すると、図は、複数のローカルＤＡＣ （ＬＤＡＣ）が、１つまたは複数のアナログ基準信号を単一のグローバルＤＡＣ（ＧＤＡＣ）（例えば、グローバル基準発生器１１０）から受信するように機能し、結果として、各ＬＤＡＣが、ニューラルネットワーク実装に出力するニューラルネットワーク実装のグローバルＤＡＣツーローカルＤＡＣアーキテクチャの一実装形態を示す。この実装形態では、各ＬＤＡＣによって発生した出力は、ニューラルネットワーク実装のそれぞれの入力端末に入力として受信され得る。こうした実装形態では、各ＬＤＡＣの出力端末は、ニューラルネットワーク実装のそれぞれの入力端末に電気的に接続され得る（直接（例えば、介在ノードなしで）または間接的に）。追加で、または代替で、複数のバイアス入力（例えば、Ａ＿入力、Ｂ＿入力、Ｃ＿入力など）は、各ＬＤＡＣの増加機能または減少機能を操舵するまたは方向付けるように機能する複数のＬＤＡＣそれぞれに提供され得る。例えば、一実施形態では、したがって、各ローカルＤＡＣで受信され得るニューラルネットワーク実装の入力端末へのバイアス入力源（例えば、専用バイアス入力源またはグローバル基準源）のローカル入力（例えば、Ａ＿入力、Ｂ＿入力など）は、一定量の電荷を発生させる調整可能抵抗器（プログラム可能電流源）に加えることができる。調整可能抵抗器の各列が組み合わせて（ニューラルネットワークの）ニューロン列として作用して、ニューロン列のそれぞれの調整可能な抵抗器で発生した電流出力は、図３Ａに示すように集められて（合算されて）、単一の集合した電流（例えば、ニューロン出力）を形成できる。追加で、または代替で、集合した電流出力は、アナログデジタル変換器または任意の他の適切な出力回路を使用してデジタル出力に変換されてもよい。

図４を参照すると、図４は、ニューラルネットワーク実装（または任意の計算集約的実装形態、任意のパラレルデータ処理ネットワーク、および／または任意の適切な出力源）からの出力がアナログデジタル変換器に入力として進む別の実装形態（図３～図３Ａの実装形態に関連する）を示す。この実装形態の一実施形態では、ニューラルネットワーク実装は、それぞれが、それぞれのニューロン出力（すなわち、ニューロン列出力）を生成する複数のニューラルネットワーク列を含み得る。この実施形態では、複数のアナログデジタル変換器（ＡＤＣ）は、ニューラルネットワーク実装の各ニューロン列からのそれぞれのニューロン出力を受信するように配置できる。

追加で、または代替で、複数のローカルＡＤＣ４１０はそれぞれ、ローカルＤＡＣ４２０および内部ノード４３０と共に構成され得るか、またはそれらと共に設計され得る。したがって、こうした実装形態では、グローバルＤＡＣツーローカルＤＡＣアーキテクチャは、複数のローカルＡＤＣ４１０がそれぞれ、ローカルＤＡＣを含み、ローカルＤＡＣの各入力端末が、１つまたは複数の基準信号をグローバルＤＡＣ４１５から受信する共有信号経路に沿って配置され得るように、複数のローカルＡＤＣ４１０と共に実装されてもよい。一部の実施形態では、グローバルＤＡＣ４１５は、グローバル基準発生器１１０と同一であってもよく、それにより、複数のローカルアキュムレータ１２０および複数のローカルＤＡＣ４２０に対する基準信号は、同じ信号源から起きる。ローカルＡＤＣのそれぞれの内部ノード４３０は、コンパレータ回路、増幅器、および／または任意の適切なサブ回路を含んでもよいが、それに限定されないことに留意されたい。１つまたは複数の好ましい実施形態では、内部ノード４３０はコンパレータ回路などを含む。

動作の際には、複数のローカルＡＤＣ４１０はそれぞれ、ニューラルネットワーク実装のそれぞれのニューロン列からアナログニューロン出力を受信し、アナログニューロン出力をデジタル（すなわち、二進値）に変換するように機能し得る。対応するように、 各ローカルＤＡＣ４２０は、各ローカルＤＡＣ４２０がローカルＡＤＣ４１０の内部ノード４３０に供給するように機能し得るグローバルＤＡＣ４１５からの基準信号を受信するように機能し得る。したがって、ローカルＤＡＣ４２０からのニューロン出力および基準信号に基づいて、各ローカルＡＤＣ４１０は、二進出力を発生させるように機能し得る。一部の実施形態では、各ローカルＡＤＣ４１０によって発生した二進出力は、ローカルＤＡＣ４２０に関連付けられたローカルコンデンサまたは記憶デバイスの電荷を増大または減少させるための各ローカルＡＤＣ４２０のそれぞれのローカルＤＡＣ４２０へのバイアス入力信号であってよい。

したがって、ニューラルネットワークモデルを実装するために使用される典型的なデジタル回路では、行列乗算の計算は、デジタル値（二進値）を使用して実施される。比較すると、混合信号コンピューティングアーキテクチャを実装するシステム１００の実施形態では、行列乗算の計算は、電流（アナログ）ドメインで実施され、それにより、システムによる電力消費で５０倍（５０×）以上の改善が可能になる。すなわち、システム１００は、５０倍以上電力消費を下げるように機能する。

一般に、グローバル基準発生器１１０は、より良いマッチングおよび雑音性能を備えた高速アナログ設計で構成され得る。追加で、または代替で、グローバル基準発生器１１０の構成は、グローバル基準発生器１１０がアナログ基準信号を生成でき、また、グローバル基準発生器１１０が複数のローカルアキュムレータ１２０のそれぞれに対して大きくなる基準信号発生デバイスおよび／または回路を含み得る。追加で、または代替で、グローバル基準発生器１１０は、基準信号を順次（例えば、１つずつ）または同時に（例えば、クロックサイクル毎に多重信号）送信するように構成され得る。グローバル基準発生器１１０は、本明細書で考えられるか、そうでなければ当業者に既知の任意の適切な方法で、基準信号を発生し、かつ／または送信するように構成され得ることに留意されたい。

共有信号経路１２５は、単一の（導電性）信号線、信号トレース、または複数のローカルアキュムレータ１２０への多重接続を有する信号経路であってよい。共有信号経路は、グローバル基準発生器１１０から、それに接続されるかまたは共有信号経路１２５に沿って位置付けられる複数のローカルアキュムレータ１２０のそれぞれへ、基準信号の伝送を可能にするように機能するのが好ましい。共有信号経路１２５は、共有信号経路１２５に沿って伝送されるグローバル基準発生器１１０ から生じる任意の基準信号がコピーされるか、そうでなければ、共有信号経路１２５に接続されたローカルアキュムレータ１２０のそれぞれによって反映され得るように構成され得る。

一実装形態では、共有信号経路１２５は、グローバル基準発生器１１０によって使用されて、連続した（アナログ）基準信号を提供できる。したがって、こうした実装形態では、共有信号経路１２５は、単一のビット基準信号をクロックサイクル毎にローカルアキュムレータ１２０に供給するように機能し得る。例えば、グローバル基準発生器１１０が、３ビットＤＡＣなどを含む場合、共有信号経路１２５は、３ビットのそれぞれを個別に、順次に複数のローカルアキュムレータ１２０のそれぞれに、好ましくは、３クロックサイクルで提供できる。このように、共有信号経路１２５は、単一信号源（例えば、グローバル基準発生器）が、ローカルアキュムレータ１２０のそれぞれの専用信号源の代わりに、正確な基準信号を多重ローカルアキュムレータに提供できるようにする。こうした構成の技術的利点は、計算集約的アプリケーションおよび／またはプログラム（例えば、ニューラルネットワークモデルなど）を実装する相当により小さい回路である。

ローカルアキュムレータ１２０は、アナログ出力を図３Ａに示すなどのローカル出力受信器（例えば、ローカルアナログデジタル変換器）などに発生させるように機能し得る。好ましい実施形態では、複数のローカルアキュムレータ１２０は、グローバル基準発生器１１０からのグローバル基準信号を使用して、いくつかのクロックサイクルにわたってアナログ出力を発生させるように機能し得る複数のローカルデジタルアナログ変換器（ＬＤＡＣ）を備える。グローバル基準発生器１１０の基準信号発生モードに応じて、複数のローカルアキュムレータ１２０は、アナログ出力を単一クロックサイクルにわたって生成できることに留意されたい。各ＬＤＡＣの基準信号は、グローバル基準発生器１１０によって供給される可能性があり、一般に、基準信号発生デバイスおよび／または回路は、大きいため、ＬＤＡＣの構成は、一般に基準信号発生デバイスを除く可能性がある。結果として、この構成により、ＬＤＡＣが、集積回路のプリント回路基板またはパネル上で費やすサイズおよび面積をかなり小さくすることができる。例えば、グローバルＤＡＣに比べて、ＬＤＡＣは、１０～２０倍以上サイズおよび面積を小さくできる。これは、集積回路またはコンピュータチップの大きな面積効率および電力効率を可能にする。しかし、一部の実施形態では、以下でより詳細に論じるように、複数のＬＤＡＣのそれぞれは、 結果として生じる基準信号を出力するように機能する１つまたは複数の種類の基準信号の蓄積／集合／合計／再構成回路を含むことができることを留意されたい。すなわち、一部の実施形態では、ローカルアキュムレータ１２０（またはＬＤＡＣ）は、基準信号を蓄積するように機能できると同時に、一部の変形例では、ローカルアキュムレータがエネルギー貯蔵デバイスを増やす／減らす、またはグローバル基準発生器１１０の符号化スキームおよび各ローカルアキュムレータ１２０の構成に基づいて合計機能を実施することもできる。

上述のように、複数のローカルアキュムレータ１２０はそれぞれ、エネルギー貯蔵デバイス１２２、カレントミラー１２４、および、一部の実施形態では、コンパレータ回路を含み得る。エネルギー貯蔵デバイス１２２は、局所的にローカルアキュムレータ１２０で電流または電圧値を含むアナログエネルギー値などのエネルギー値を貯蔵するように機能するのが好ましい。好ましくは、エネルギー貯蔵デバイス１２２は、コンデンサを備えるが、エネルギー貯蔵デバイス１２２は、連続して動作するフラッシュトランジスタなどの任意の適切な電気エネルギー貯蔵要素であってよい。一部の実施形態では、複数のローカルアキュムレータ１２０はそれぞれ、１つまたは複数の信号入力（例えば、順次入力）に基づいて、エネルギー貯蔵デバイス１２２に対して演算機能を実施するように機能し得る。したがって、ローカルアキュムレータ１２０は、受信した基準信号の値に応じてエネルギー貯蔵デバイス１２２に電荷を加える、かつ／または減らすように機能し得る。各ローカルアキュムレータ１２０は、追加で、または代替で、１つまたは複数の信号入力に基づいてコンデンサの（電圧）電荷を統合するように機能してもよい。

複数のローカルアキュムレータ１２０のそれぞれのカレントミラー１２４は、共有信号経路１２５を通じて提供された基準電流信号を複製する、またはコピーするように機能する。具体的には、一部の実施形態では、グローバル基準発生器１１０は、共有信号経路１２５を経由して基準電流信号を提供するように機能する。基準電流信号は、共有信号経路１２５に接続され、それに沿って位置付けられた各ローカルアキュムレータ１２０によって受信され得る。したがって、カレントミラー１２４を各ローカルアキュムレータ１２０で使用して、ローカルアキュムレータ１２０は、出力信号を発生させる、または蓄積するため基準電流信号（例えば、グローバル基準信号）をコピーするように機能する。

好ましい実施形態では、カレントミラー１２４は、ローディングにかかわらず、出力電流を一定に維持しながら一回路の別の能動デバイスの電流を制御することによって、１つの能動デバイスを介して電流をコピーするように設計された回路を含む。カレントミラー１２４は、（グローバル基準発生器１１０が、一定のまたは変動するグローバル基準信号を提供するかどうかに応じて）変動する信号電流または一定の信号電流をコピーし、回路へバイアス電流および／またはアクティブロードを提供するように機能し得る。好ましくは、カレントミラー１２４を定義する回路は、ほとんどの実施形態で、（理想的には）電流の方向を逆にするように機能すると同時に、電流制御型電流源であってもよい反転電流増幅器を含む。しかし、電流ミラーは、基準電流信号をコピーする任意の適切な回路を含むことができることに留意されたい。

図１Ａを参照すると、グローバル基準発生器１１０が、ローカルアキュムレータ１２０内の２つのカレントミラー１２４に対してバイアス電圧（例えば、グローバル基準信号）を発生させるように機能するローカルアキュムレータ１２０の一実装形態が、図示される。グローバル基準発生器１１０によって提供されるバイアス電圧は、カレントミラー１２４内でコピーされた電流が加重されるように、発生され得る。例えば、システム１００のグローバル基準発生器１１０のバイナリ加重実装形態では、グローバル基準発生器１１０によって発生したバイアス電圧は、クロックサイクル毎に更新され得る。このように、カレントミラー１２４内のコピーされた電流は、二進法で変化する。この実装形態では、連続入力などが、ローカルアキュムレータ１２０のエネルギー貯蔵デバイス１２２ （コンデンサ）上の一部の電荷に加えられてもよく、一部の電荷は、エネルギー貯蔵デバイス１２２から減ぜられてもよい。エネルギー貯蔵デバイス１２２に加えられるか、またはそこから減らされる電荷の量は、ローカルアキュムレータ１２０内のコピーされた電流の機能であるのが好ましく、コピーされた電流は、二進法で変化するので、加えられた電荷または減らされた電荷は、同様の方法または同じ方法で変化するように機能する。したがって、Ｎビット（例えば、８ビット）のグローバルＤＡＣなどに対して、Ｎ（例えば、Ｎ＝８）クロックサイクルは、要求された出力をローカルＤＡＣで作成するように要求される。

システム１００の一変形実装形態では、ローカルアキュムレータ１２０は、ＬＤＡＣとして実装された場合、グローバル基準発生器１１０（温度計符号化グローバル基準発生器）によって提供された温度計符号化基準信号に基づいてエネルギー貯蔵デバイス１２２上の電荷を加える／減らすように機能する。こうした変形実装形態では、エネルギー貯蔵デバイス１２２から加えられたまたは減らされた電荷の量は、各クロックサイクルで一定であってよい。こうした実装形態では、Ｎビットのグローバル基準発生器１１０に対して、２^Ｎサイクルは、要求された出力をローカルアキュムレータ１２０（ＬＤＡＣ）で作成するように要求される。

追加で、さらなる実装形態では、２つ以上のグローバル基準発生器（または２つ以上のＤＡＣ）が組み合わされて、要求された性能（例えば、より正確な基準信号発生、より良いマッチング、より高性能な雑音性能など）を提供し、高解像度アナログ基準信号（例えば、解像度閾値を満たすか、または超える解像度および／または精度を有するアナログ信号）を発生させるために、単一の、より解像度の高いグローバル基準発生器１１０を達成する分割型グローバル基準発生器１１０が実装され得る。使用においては、より解像度の高いグローバル基準発生器の異なる区分を使用して、これらの異なる区分の出力が、組み合わされて単一出力を達成できる様々な信号発生作業を扱うことができる。１つまたは複数の実施形態では、分割型グローバル基準発生器が、８つの電流源を含む２つのバイナリ加重ＤＡＣの組み合わせを使用して実装され得る。こうした実施形態では、２つのバイナリ加重ＤＡＣはそれぞれ、要求された電流値の半分を各積分器またはローカルアキュムレータ１２０に出力できるので、各ローカルアキュムレータに２度積分させる。結果として生じるこうした構成の技術的優位は、分割型グローバル基準発生器の各バイナリ加重ＤＡＣによって生成されたより精度の高い電流値による全体的なミスマッチの低減であり得る。

追加で、または代替で、システム１００は、一部の実施形態では、複数のローカルアキュムレータ１２０の出力回路からの出力を受信するように機能する複数のアナログデジタル変換器（ＡＤＣ）（図示せず）を含み得る。具体的には、一部の実施形態では、ローカルアキュムレータ１２０がコンデンサなどの充分な（貯蔵された）電荷値を達成すると、この電荷値は、それをアナログ基準信号と比べることによってアナログ入力信号を二進出力に変換するローカルＡＤＣに対応するアナログ基準信号を出力できるか、または定義できる。こうした実施形態では、その全体が参照により本明細書に組み込まれる米国特許出願第１５，８９０，４０２号に記載されるように、各ローカルＡＤＣは、二進出力を判定するか、または発生させる目的でアナログ入力信号を基準信号と比較するために使用され得るコンパレータ回路を含んでもよい。

本明細書に記載のグローバルＤＡＣツーローカルＤＡＣアーキテクチャと同様に、グローバル基準信号発生器（例えば、グローバルＡＤＣ）からローカルＡＤＣへのアーキテクチャが実装されてもよい。こうした実装形態では、複数のローカルＡＤＣが、共有共通信号経路を通じて１つまたは複数の基準信号をグローバルＡＤＣから提供され得る。こうした構成は、回路アーキテクチャのより小さい面積、エネルギー効率（例えば、より低い電力消費）などを含むいくつかの技術的利点を同様に達成できる。

図１Ｂを参照すると、グローバル基準発生器１１０が、ローカルアキュムレータ１２０の増幅器ベースの積分器に対してバイアス電圧（例えば、グローバル基準信号）を発生させるように機能するローカルアキュムレータ１２０の一実装形態が図示される。こうした実装形態の技術的優位は、単一電流源（２つの電流源よりも）を備えたローカルアキュムレータ１２０を可能にすることを含む。増幅器ベースの積分器を備えたローカルアキュムレータ１２０の好ましい構成では、（トランジスタ）スイッチが、オンオフ状態を作動させる場合に起きる電荷注入の効果を低減するダミー経路が実装されてもよい。こうした構成は、追加のトランジスタで達成され得る。

追加で、または代替で、バイアスｎ－チャンネルＭＯＳＦＥＴ（ｎｍｏｓ）のゲートなどは、（グローバル基準発生器１１０からのバイアスに接続されるのでなく）接地されてもよい。ローカルアキュムレータ１２０のこの構成のスイッチの１つまたは複数のドレーンは、以下の方法で接続されてもよく、すなわち、左の（写し）スイッチのドレーンは、右のスイッチのドレーンに接続されてもよく、右の（写し）スイッチのドレーンは、左のスイッチのドレーンに接続されてもよい。

２．混合信号コンピューティングのための方法
図２に示すように、方法２００は、共有信号通信経路に沿って送信されるグローバルアナログ基準信号を提供することＳ２１０、グローバルアナログ基準信号を共有信号通信経路Ｓ２１５を経由して送信すること、複数のローカルアキュムレータのそれぞれでグローバルアナログ基準信号を複製することＳ２２０、および、複数のローカルアキュムレータのそれぞれで出力信号を発生させることＳ２３０を含む。

方法２００は、グローバルＤＡＣなどのグローバル基準発生器が１つまたは複数のグローバル基準信号を共有信号通信経路に沿って提供できるように機能する。共有信号通信経路に沿って、方法１００は、ローカルＤＡＣなどのそれに接続されたいずれのローカルアキュムレータも１つまたは複数のアナロググローバル基準信号をコピーして、最終出力を発生させるのを可能にする。したがって、方法１００では、各グローバルＤＡＣに対して、多重ローカルＤＡＣのそれぞれで出力信号を発生させる目的で、基準信号のためグローバルＤＡＣに依存する多重ローカルＤＡＣがあってもよい。

共有信号通信経路に沿って送信される基準信号を提供することを含むＳ２１０は、デジタル（バイナリ）入力信号を使用して、アナログ基準信号を複数のローカルアキュムレータに発生させるように機能する。一例では、グローバルＤＡＣが、共有信号通信経路を経由して複数のローカルＤＡＣのそれぞれに（例えば、ローカルアキュムレータ１２０）伝播し得るグローバルアナログ基準信号に変換するバイナリまたはデジタル信号入力入力は、グローバルＤＡＣ（例えば、グローバル基準発生器１１０）で受信され得る。グローバルアナログ基準信号が複数のローカルＤＡＣそれぞれに送信されるクロックサイクル数は、グローバルＤＡＣの構成（例えば、ビット構成および／または信号符号化スキーム）次第であってよい。

第１の実装形態では、グローバルＤＡＣが、バイナリ加重アナログ基準信号発生器を含む場合、グローバルＤＡＣは、Ｎクロックサイクルにわたって送信される１つの基準信号（例えば、経時的二進合計）を発生させるように構成され得る。こうした実装形態では、各ローカルＤＡＣで出力信号を発生させるのに充分なアナログ基準信号を送信するために、Ｎクロックサイクルまでかかる（ＮはグローバルＤＡＣのＮビットにマッチする）可能性がある。追加で、または代替で、ログ（Ｎ）ビットグローバルＤＡＣは、出力信号レベルがバイナリ加重であるとき、または場合に使用され得る。例として、８ビットＤＡＣは、０～２５５の信号レベルを発生させるように機能できるが、グローバルＤＡＣのため、信号レベル０、１、２、４、８、１６、３２、６４、および１２８だけが、要求されてよい。したがって、驚くほど信号出力レベルが低減する。出力信号レベルが２進間隔（すなわち、バイナリ加重出力）であったとしても、たった８の出力信号レベルである。

第２の実装形態では、グローバルＤＡＣが、非バイナリ加重アナログ基準信号発生器を含む場合、各ローカルＤＡＣで出力信号を発生させるのに充分なアナログ基準信号を送信するために２^Ｎサイクルまでかかる（ＮはグローバルＤＡＣのＮビットにマッチする）可能性がある。

第３の実装形態では、グローバルＤＡＣは、単一のサイクルにわたって送信されるＮ基準信号を発生させるように構成され得る。この方法では、ローカルＤＡＣでの出力変換時間は、かなり低減され、ローカルＤＡＣは、コンデンサなどのエネルギー貯蔵デバイスに追加の機能を実施することを制限され得る。

第４の実装形態では、グローバルＤＡＣは、ｃｅｉｌ（Ｎ／Ｍ）サイクルにわたりＭ基準信号を発生させるように構成され得る。この方法では、グローバルＤＡＣによって発生したアナログ基準信号は、各ローカルＤＡＣに対で送信され得る。

追加で、様々な符号化スキームが、ローカルＤＡＣで最終出力信号を達成するために方法１００を介して実装することができる。例えば、温度計符号化、二進符号化、分割符号化、対数符号化などのうちの１つ以上が、実装され得る。一部の実施形態では、様々な符号化スキームのうちの１つ以上は、グローバルＤＡＣの様々なおよび／または組み合わせが、様々な符号化スキームの中から選択された１つまたは複数の符号化の種類にしたがって、基準信号を発生させるように機能する組み合わせで実装され得る。一例では、少なくとも２つのグローバルＤＡＣを有するシステムでは、少なくとも２つのグローバルＤＡＣはそれぞれ、基準信号をそれに関連付けられた複数のローカルＤＡＣに提供するように機能し、２つのグローバルＤＡＣのうちの第１は、温度計符号化にしたがって基準信号を発生させるように設計することができ、少なくとも２つのグローバルＤＡＣの第２は、バイナリ加重符号化を用いて基準信号を発生させるように設計できる。本明細書に記載のグローバルＤＡＣは、任意の既知の、組み合わせ、または合理的な符号化スキームを使用できてもよいことに留意されたい。

追加で、または代替で、Ｓ２１０は、グローバルＤＡＣを使用して一定しているかまたは固定化された多重アナログ基準信号を提供すること、変動する、または変化する、または経時的に（例えば、二進合計）単一のアナログ基準信号を提供すること、経時的に変動するなどの多重アナログ信号を提供することを含む、任意の適切な方法で信号を提供および／または送信するように機能し得る。

一実装形態では、Ｓ２１０は、クロックサイクル毎に発生されるパルス幅および／またはパルス数の変動を可能にするパルス変調器などを有するグローバル基準発生器を実装するように機能し得る。したがって、１つまたは複数の実施形態では、Ｓ２１０は、ローカルＤＡＣなどのローカルアキュムレータが、エネルギー貯蔵デバイス（コンデンサなど）に貯蔵された電荷（電圧）を相応して変更（増大または低減）できるクロックサイクル中のパルス幅を増大および／または低減するように機能し得る。追加で、または代替で、Ｓ２１０は、ローカルＤＡＣなどのローカルアキュムレータが、エネルギー貯蔵デバイス（コンデンサなど）に貯蔵された電荷（電圧）を相応して変更（増大または低減）できるクロックサイクル中の複数のパルスを増大および／または低減するように機能し得る。

追加で、Ｓ２１５は、共有のまたは共通の信号通信経路上に基準信号を提供するように機能し得る。好ましい実施形態では、グローバルＤＡＣで始まる共有信号通信経路は、複数のローカルＤＡＣのそれぞれに延びることができ、それにより、グローバルＤＡＣを複数のローカルＤＡＣのそれぞれと動作可能に信号通信させる。この方法では、グローバルＤＡＣによって発生した各基準信号は、共有信号経路に沿った複数のローカルＤＡＣのそれぞれに沿って進むことができる。

グローバルアナログ基準信号を複製するように機能するＳ２２０は、共有信号通信経路に沿って送信されたグローバルアナログ基準信号をコピーするように機能する。具体的には、各ローカルＤＡＣは、ローカルＤＡＣによって実装されると、グローバルＤＡＣによって提供されたグローバルアナログ基準信号または電荷（電圧または電流のいずれか）をコピーするように機能する、カレントミラーを含むことができる。

グローバルＤＡＣで実装された符号化スキームまたは信号送信方法に応じて、Ｓ２２０は、共有信号通信経路に沿ってグローバルＤＡＣと信号通信する各ローカルＤＡＣのエネルギー貯蔵デバイス（例えば、コンデンサ）上にグローバルアナログ基準信号（または結果として生じる電荷）を蓄積するように機能する。具体的には、Ｓ２２０は、ローカルアキュムレータのコンデンサに電荷を加えるか、またはそこから電荷を減らすように機能する。Ｓ２２０は、電荷ポンプ回路を用いること、パルス電流源を用いること、積分増幅器（例えば、積分器）を用いることを含む任意の適切な方法で電荷を貯蔵し、または発生させるように機能し得る。

一部の実施形態では、複数のローカルＤＡＣのそれぞれが、所定数のクロックサイクルにわたるエネルギー貯蔵デバイス上の電荷を貯蔵および／または統合する方法は、複数のローカルＤＡＣのそれぞれでの１つまたは複数のバイアス入力信号に基づく。したがって、Ｓ２２０は、電荷が、エネルギー貯蔵デバイス（例えば、コンデンサなど）上の電荷に加えられるべきか、またはそれから減らされるべきかをローカルＤＡＣに示す、バイアス入力源（例えば、グローバルバイアス入力源または発生器）からの１つまたは複数のバイアス入力信号を複数のローカルＤＡＣのぞれぞれで受信するように追加で機能し得る。

出力電荷を発生させることを含むＳ２３０は、グローバル基準発生器から１つまたは複数のグローバルアナログ基準信号に基づいて電荷の合計または蓄積を出力するように機能する。ローカルＤＡＣ（例えば、ローカルアキュムレータ）のエネルギー貯蔵デバイスが、コンデンサを備える場合、Ｓ２３０は、様々な方法で結果として生じるコンデンサの電荷を出力するように機能し得る。

一実装形態では、Ｓ２３０は、コンデンサを出力先に（端末）接続し、合計のまたは蓄積されたコンデンサの電荷（電流または電圧）を出力先に直接出力するように機能し得る。

第２の実装形態では、Ｓ２３０は、コンデンサを（フラッシュ）トランジスタなどの電流源の入力端末に接続し、コンデンサの電荷を電流源の入力に出力するように機能し得る。追加で、または代替で、第３の実装形態では、Ｓ２３０は、コンデンサを調整可能な抵抗器の入力に接続し、コンデンサの電荷を調整可能な抵抗器の入力に出力するように機能し得る。

追加で、または代替で、さらなる実装形態では、グローバルＤＡＣのアナログ信号基準を使用して、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）などの不揮発性メモリデバイスのパルス書き込みを実施できる。こうした実装形態では、Ｓ２３０で発生した出力は、電流信号またはインピーダンスを含んでもよい。

方法２００は、本発明および／またはその範囲内で本発明の実施形態を達成するため任意の適切な順序で実装できるか、本明細書に記載の本開示に照らして容易に考えられ得る例示的な方法であることを理解されたい。したがって、順序および工程のステップは、本明細書に記載の例示的な順序に制限されるべきではない。

好ましい実施形態およびその変形の方法は、コンピュータ可読媒体の格納するコンピュータ可読命令を受信するように構成された機械として少なくとも部分的に具現化でき、かつ／または実施できる。命令は、リソグラフィシステムならびにそれにより実装されるプロセッサおよび／またはコントローラの１つまたは複数の部分と統合されるのが好ましいコンピュータ実行可能構成要素によって実行されるのが好ましい。コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、フラッシュメモリ、ＥＥＰＲＯＭ、光デバイス（ＣＤまたはＤＶＤ）、ハードドライブ、フロッピドライブ、あるいは任意の適切なデバイスなどの任意の適切なコンピュータ可読媒体に格納できる。コンピュータ実行可能構成要素は、汎用プロセッサまたは特定用途向けプロセッサであるのが好ましいが、任意の適切な専用ハードウェアまたはハードウェア／ファームウェア組み合わせデバイスが、その命令を代替でまたは追加で実行してもよい。

簡潔さのため省略するが、好ましい実施形態は、本明細書に記載の様々な方法、装置、およびシステムの全ての組み合わせおよび順列を含む。

以下の特許請求の範囲に定義される本発明の範囲から逸脱しないかぎり、本発明の好ましい実施形態に修正および変更がなされ得ることが、上述の詳細な説明ならびに図面および特許請求の範囲から、当業者であればわかるであろう。

Claims (18)

1. 混合信号集積回路であって、
   デジタル入力に基づいて、複数のアナログ基準信号を発生させる基準信号源であって、
   前記基準信号源の出力端末が、共有信号経路に電気的に接続され、前記基準信号源が前記複数のアナログ基準信号を前記共有信号経路に供給する、基準信号源と、
   前記共有信号経路に沿って配置された複数のローカル信号アキュムレータおよび前記共有信号経路に電気的に接続された入力端末を有する前記複数のローカル信号アキュムレータのそれぞれであって、前記複数のローカル信号アキュムレータのそれぞれが、
   前記複数のアナログ基準信号を前記基準信号源から前記共有信号経路経由で収集し、
   所定数のクロックサイクルにわたる複数の電荷の合計を貯蔵する、複数のローカル信号アキュムレータのそれぞれと、を備える混合信号集積回路。
2. 前記複数のローカル信号アキュムレータのそれぞれがさらに、
   エネルギー貯蔵デバイスへの前記複数の電荷のそれぞれを増大するまたは減少させるための１つまたは複数のバイアス信号入力または制御信号入力を受信する、請求項１に記載の混合信号集積回路。
3. 前記複数のローカル信号アキュムレータのそれぞれの出力端末が、ニューラルネットワーク実装の複数の入力端末の一入力端末に電気的に接続され、
   前記複数のローカル信号アキュムレータがそれぞれ、前記ニューラルネットワーク実装の前記複数の入力端末の一入力端末に前記複数の電荷の合計を出力する、請求項１に記載の混合信号集積回路。
4. 前記ニューラルネットワーク実装の複数の出力端末がそれぞれ、複数のローカルアナログデジタル変換器それぞれの入力端末に電気的に接続され、
   前記ニューラルネットワーク実装の前記複数の出力端末がそれぞれ、前記複数のローカルアナログデジタル変換器それぞれの内部ノードにアナログ出力信号を供給する、請求項３に記載の混合信号集積回路。
5. 前記複数のローカル信号アキュムレータのそれぞれの出力端末が、前記複数のローカルアナログデジタル変換器のそれぞれの前記内部ノードの入力端末に電気的に接続され、
   前記複数のローカルアナログデジタル変換器がそれぞれ、バイナリバイアス信号をエネルギー貯蔵デバイスへの前記複数の電荷のそれぞれを増大するまたは減少させるための前記複数のローカル信号アキュムレータのそれぞれに出力する、請求項４に記載の混合信号集積回路。
6. 前記複数のローカル信号アキュムレータがそれぞれ、
   前記共有信号経路を経由して提供された前記複数のアナログ基準信号に基づいて発生した複数の電荷を複製する一対のカレントミラーと、
   前記複数の電荷の合計を貯蔵するエネルギー貯蔵デバイスと、を備えるデジタルアナログ変換器を備える、請求項１に記載の混合信号集積回路。
7. 前記複数のローカル信号アキュムレータがそれぞれ、
   エネルギー貯蔵デバイスと、
   前記エネルギー貯蔵デバイスでの連続するクロックサイクルにわたる前記複数の電荷を統合する増幅器と、を備えるデジタルアナログ変換器を備える、請求項１に記載の混合信号集積回路。
8. 前記基準信号源が、バイナリ加重アナログ基準信号を発生させるバイナリ加重デジタルアナログ変換器を備え、
   前記複数のアナログ基準信号が、所定数のクロックサイクルにわたって値が変動する複数のバイナリ加重アナログ基準信号を備え、
   前記複数のローカル信号アキュムレータがそれぞれ、前記所定数のクロックサイクルの各クロックサイクルに対する前記複数のバイナリ加重アナログ基準信号に基づいてエネルギー貯蔵デバイス上の前記複数の電荷を合計する、請求項１に記載の混合信号集積回路。
9. 前記基準信号源が、Ｎが複数のビットを表すＮビットのバイナリ加重デジタルアナログ変換器を備え、前記所定数のクロックサイクルが、Ｎクロックサイクルに等しく、
   前記複数のローカル信号アキュムレータはそれぞれ、Ｎクロックサイクルにわたり前記複数の電荷を合計する、請求項１に記載の混合信号集積回路。
10. 前記複数のローカル信号アキュムレータはそれぞれ、前記複数のアナログ基準信号のそれぞれに基づいて電流電荷を発生させるプログラム可能な電流源を備える、請求項１に記載の混合信号集積回路。
11. 前記基準信号源が、前記複数のアナログ基準信号を発生させる回路を含む単一グローバルデジタルアナログ変換器を備え、
    前記複数のローカル信号アキュムレータが、前記単一グローバルデジタルアナログ変換器の回路とは別の回路を有する複数のローカルデジタルアナログ変換器を備える、請求項１に記載の混合信号集積回路。
12. 前記基準信号源が、温度計符号化アナログ基準信号を発生させる温度計符号化グローバルデジタルアナログ変換器を備え、前記複数のアナログ基準信号が、一定の値を有する複数の温度計符号化アナログ基準信号を備え、
    前記複数のローカル信号アキュムレータがそれぞれ、前記所定数のクロックサイクルの各クロックサイクルに対する前記複数の温度計符号化アナログ基準信号に基づいてエネルギー貯蔵デバイス上の前記複数の電荷の合計を貯蔵する、請求項１に記載の混合信号集積回路。
13. 前記基準信号源が、組み合わされて高解像度アナログ基準信号を発生させる２つ以上の信号基準源を備える分割型グローバル信号基準源を備え、前記複数のアナログ基準信号が、複数の高解像度アナログ基準信号を備え、
    前記複数のローカル信号アキュムレータがそれぞれ、前記所定数のクロックサイクルの各クロックサイクルに対する前記複数の高解像度アナログ基準信号に基づいてエネルギー貯蔵デバイス上の前記複数の電荷の合計を貯蔵する、請求項１に記載の混合信号集積回路。
14. 前記共有信号経路が、前記共有信号経路に沿った別の位置の前記複数のローカル信号アキュムレータのそれぞれを接続する多重接続を有する単一導電信号線を備える、請求項１に記載の混合信号集積回路。
15. 前記基準信号源によって発生した前記複数のアナログ基準信号が、複数の電圧基準信号を含み、
    前記複数のローカル信号アキュムレータがそれぞれ、前記複数の電圧基準信号を複数の電荷に変換する、請求項１に記載の混合信号集積回路。
16. 前記基準信号源が、複数の電流源の一電流源の選択に基づいて電流基準信号を発生させる電流源グローバルデジタルアナログ変換器を備え、前記複数のアナログ基準信号が、複数の電流基準信号を備え、
    前記複数のローカル信号アキュムレータがそれぞれ、前記所定数のクロックサイクルの各クロックサイクルに対する前記複数の電流基準信号に基づいてエネルギー貯蔵デバイス上の前記複数の電荷の合計を貯蔵する、請求項１に記載の混合信号集積回路。
17. 混合信号コンピューティング回路を実装する方法であって、
    グローバル基準信号源によって、複数のローカル信号アキュムレータに共有信号通信経路に沿って複数のアナログ基準信号を供給することと、
    前記複数のローカル信号アキュムレータのそれぞれで前記複数のアナログ基準信号に基づいて複数の電荷を生成することと、
    前記複数のローカル信号アキュムレータのそれぞれによって、所定の期間にわたり前記複数のローカル信号アキュムレータのそれぞれに関連付けられたエネルギー貯蔵デバイスに前記複数の電荷のそれぞれを加えるかまたは減らすことと、
    前記複数のローカル信号アキュムレータのそれぞれによって、前記複数の電荷の合計に基づいて出力を発生させることと、を含み、
    前記複数のローカル信号アキュムレータのそれぞれの出力端末が、ニューラルネットワーク実装の複数の入力端末の一入力端末に電気的に接続され、
    前記複数のローカル信号アキュムレータのそれぞれが、前記ニューラルネットワーク実装の前記複数の入力端末の前記一入力端末に前記複数の電荷の合計を出力し、
    前記ニューラルネットワーク実装の複数の出力端末のそれぞれが、複数のローカルアナログデジタル変換器のそれぞれの入力端末に電気的に接続され、
    前記ニューラルネットワーク実装の前記複数の出力端末のそれぞれが、前記複数のローカルアナログデジタル変換器のそれぞれのサブ回路にアナログ出力信号を供給し、
    前記複数のローカル信号アキュムレータのそれぞれの出力端末が、前記複数のローカルアナログデジタル変換器のそれぞれの前記サブ回路の入力端末と電気的に通信する、方法。
18. 前記共有信号通信経路が、前記共有信号通信経路に沿った別の位置の前記複数のローカル信号アキュムレータのそれぞれの入力端末を接続する多重接続を有する単一導電信号線を備え、
    前記複数のローカル信号アキュムレータがそれぞれ、前記グローバル基準信号源の下流の前記共有信号通信経路に沿って連続的に配置される、請求項１７に記載の方法。

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