JP7317727B2 - 複数のチップ間の通信をサポートする方法、装置、電子機器およびコンピューター記憶媒体 - Google Patents

複数のチップ間の通信をサポートする方法、装置、電子機器およびコンピューター記憶媒体 Download PDF

Info

Publication number
JP7317727B2
JP7317727B2 JP2020002569A JP2020002569A JP7317727B2 JP 7317727 B2 JP7317727 B2 JP 7317727B2 JP 2020002569 A JP2020002569 A JP 2020002569A JP 2020002569 A JP2020002569 A JP 2020002569A JP 7317727 B2 JP7317727 B2 JP 7317727B2
Authority
JP
Japan
Prior art keywords
chips
chip
module
inter
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020002569A
Other languages
English (en)
Other versions
JP2021005356A (ja
Inventor
レン，シァンルン
ヂュ，フェァフェイ
チェン，チンシュ
ヂャオ，ヂービャオ
ゴン，シァオヂャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Baidu Netcom Science and Technology Co Ltd
Kunlunxin Technology Beijing Co Ltd
Original Assignee
Beijing Baidu Netcom Science and Technology Co Ltd
Kunlunxin Technology Beijing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Baidu Netcom Science and Technology Co Ltd, Kunlunxin Technology Beijing Co Ltd filed Critical Beijing Baidu Netcom Science and Technology Co Ltd
Publication of JP2021005356A publication Critical patent/JP2021005356A/ja
Application granted granted Critical
Publication of JP7317727B2 publication Critical patent/JP7317727B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/109—Integrated on microchip, e.g. switch-on-chip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7835—Architectures of general purpose stored program computers comprising a single central processing unit without memory on more than one IC chip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17306—Intercommunication techniques
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/25—Routing or path finding in a switch fabric
    • H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/55—Prevention, detection or correction of errors
    • H04L49/557—Error correction, e.g. fault recovery or fault tolerance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L61/00—Network arrangements, protocols or services for addressing or naming
    • H04L61/50—Address allocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/805—Real-time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N5/00—Computing arrangements using knowledge-based models
    • G06N5/04—Inference or reasoning models
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Multi Processors (AREA)
  • Information Transfer Systems (AREA)
  • Hardware Redundancy (AREA)
  • Computer And Data Communications (AREA)

Description

本開示の実施例は、コンピュータ分野に係り、具体的に、多数のチップの間の通信をサポートする方法、装置、電子デバイスおよびコンピューター読取り可能記憶媒体に関する。
コンピュータ技術の発展につれて、人工知能応用が演算能力への需要が高くなっていく。技術と消費電力などの制限のため、一つのチップ（例えば人工知能チップ、ＧＰＵなど）の演算能力はもう処理速度への要求を満たさなくなる。そこで、人工知能応用の需要を満たすように、複数のチップを互いに接続してチップのネットワークを組み立てる必要がある。したがって、高帯域幅かつ低遅延を図るために、チップ間の通信（即ちチップ間通信）を最適化しなければならない。
また、人工知能応用のそれぞれの演算子及びアルゴリズムによって、帯域幅と遅延需要も違うようになっている。それぞれのネットトポロジー構造も異なった帯域幅と遅延を有する。それぞれのネットワークトポロジー、特に動的トポロジー変更をどのようにサポートするかは、チップ間通信のチャレンジの一つとなっている。
本願の実施例により、複数のチップ間の通信をサポートする方案を提供している。
本願の第一態様では、複数チップ間の通信をサポートする方法を提供している。該方法は、ホストで管理されている複数のチップの識別情報を確定するステップと、複数のチップはそれぞれのチップ間通信用のチップ間通信インターフェースによって接続されているステップとを含んでよい。該方法は、複数のチップのうちの一つまたは複数のチップに、一つまたは複数のチップのチップ間通信インターフェースに接続される他のチップの識別情報を取得させるステップも含んでよい。該方法は、一つまたは複数のチップのホストと通信するための管理インターフェースによって、他のチップの識別情報を取得して、複数のチップ間の接続関係を確定するステップをさらに含んでよい。
本願の第二態様では、複数チップ間の通信をサポートする装置であって、ホストで管理されている複数のチップの識別情報を確定する識別情報確定モジュールであって、前記複数のチップは、それぞれのチップ間通信用のチップ間通信インターフェースによって接続されている識別情報確定モジュールと、複数のチップのうちの一つまたは複数のチップに、前記一つまたは複数のチップのチップ間通信インターフェースに接続される他のチップの識別情報を取得させるチップ指示モジュールと、前記一つまたは複数のチップの、ホストと通信するための管理インターフェースによって、前記他のチップの識別情報を取得して、前記複数のチップ間の接続関係を確定する接続関係確定モジュールと、を備える装置を提供する。
本願の第三態様では、一つまたは複数のプロセッサーと、一つまたは複数のプログラムを記憶する記憶装置とを備えるデバイスを提供しており、一つまたは複数のプログラムが一つまたは複数のプロセッサーによって実行されると、一つまたは複数のプロセッサーに本願の第一態様の方法を実現させている。
本願の第四態様では、コンピュータが読み取り可能な記憶媒体を提供している。この記憶媒体にコンピュータプログラムが記憶され、該プログラムがプロセッサーによって実行されると、本願の第一態様の方法が実現されている。
なお、発明概要に記載される内容は、本開示の実施例の肝心または重要な特徴を限定するためではなく、本開示の範囲を制限するものでもないことは理解すべきである。本開示の他の特徴は下記の記載で理解しやすくなっている。
図面及び下記の詳細な説明によって、本開示の各実施例の上記特徴及び他の特徴、メリットと態様はより明らかになっている。図面において、同様または似ている符号が同様または似ている素子を示す。
本開示の複数の実施例による例示チップのインターフェース配置を示す概略図である。 本開示の複数の実施例において実現可能な例示チップネットワークを示す概略図である。 本開示の実施例による複数のチップ間の通信をサポートするプロセスを示すフローチャートである。 本開示の実施例による接続される他のチップの識別情報を取得するためのプロセスを示すフローチャートである。 本開示の実施例による複数のチップ間の通信をサポートする装置を示す概略ブロック図である。 本開示の複数の実施例を実施可能なコンピュータデバイスを示すブロック図である。
以下は図面を参照して本開示の実施例をより詳細に説明する。図面に本開示の幾つかの実施例が示されているが、理解すべき点として、次のことがある。本開示はそれぞれの形式で実現することができ、そして、ここで記載される実施例に制限されるものと解釈すべきではなく、逆に、これらの実施例は、本開示をより徹底的かつ完全に理解するためのものである。理解すべき点として、次のことがある。本開示の図面及び実施例が例示的な役割を果たしており、本開示の保護範囲を制限するためのものではない。
本開示の実施例の記載において、「備える」及び類似した用語は開放性的に含むと解釈すべき、即ち「備えるが制限されるものではない」。「基づく」は「少なくとも部分的に基づく」と解釈すべきである。「一つの実施例」または「該実施例」は「少なくとも一つの実施例」と解釈すべきである。「第一」、「第二」は異なったものまたは同じなものを指してよい。以下は他の明確な定義と示唆される定義を含むかもしれない。
上述したように、迅速・高効率かつ低コストでチップネットワークの接続関係を取得するための複数のチップ間の通信をサポートする方法が望まれている。したがって、チップネットワークのトポロジー構造に対する動的変更をサポートして、さらに、帯域幅を大きくしかつ遅延を低くするために、必要に応じてトポロジー構造を変える。従来のチップネットワークにおけるチップ間通信技術は主にチップネットワークの固定トポロジー構造に用いられるので、チップネットワークのトポロジー構造は柔軟なものではなく、また帯域幅が足りない問題が常にある。
本開示の実施例によれば、複数のチップ間の通信をサポートする方案が提出されている。該方案では、中央処理装置（ＣＰＵ）などのホストが管理されている例えば人工知能チップの複数のチップを列挙して、これらのチップに番号を付けることができる。それから、ＣＰＵはそれぞれ接続認識操作を実行するよう各チップを指示する。例示として、チップは各ポートの状態情報を読み可能にされており、状態情報がアクティブな場合、所定のアドレス範囲を設定し、かつ該アドレス範囲内の特定アドレスにテストデータを送信し、また戻ってきた応答データを待つ。この応答データを受信してから、該ポートと通信する他のチップの番号を該応答データから取得する。ＣＰＵは各チップで集められた接続情報をまとめて、任意チップネットワークの物理接続情報を得ることができる。任意のチップネットワークの物理接続情報を取得した後、業務需要に応じて各チップ間の論理的接続関係を動的に配置して、所望のトポロジー構造を得ることができる。
本開示の複数の実施例におけるチップネットワークのトポロジー構造及びその構築プロセスをより詳しく記載するために、まずチップネットワークを簡単に説明する必要がある。図１Ａは本開示の複数の実施例による例示チップ１００のインターフェース配置を示す概略図である。図１Ａに示される通り、チップ１００は複数のインターフェースを含み、例えば管理インターフェース１１０及びチップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３。管理インターフェース１１０はチップ１００を管理するもの、例えばＣＰＵのホストと通信するためのものであり、通常、ホストの配置情報の受信とチップ１００の接続情報の送信に用いられている。例示として、管理インターフェース１１０はＰＣＩｅインターフェースであってよい。また、チップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３はいずれもホストに管理されている他のチップとのチップ間通信に用いられている。例示として、チップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３はＣＣＩＸ（キャッシュコヒーレンシ相互接続プロトコル）インターフェースであってよい。
チップネットワークは、複数のチップがチップ間通信インターフェースの間の直接な物理的接続によって構成したネットワークである。図１Ｂは本開示の複数の実施例において実現可能な例示チップネットワーク１００’を示す概略図である。図１Ｂに示される通り、ボックスごとに一つのチップを表している。各チップはチップネットワーク１００’での唯一のチップ識別情報を有しており、例えば、各チップの参考番号１０１、１０２、１０３、１０４、１０５、１０６、１０７と１０８でそれぞれのチップの識別情報を表してよい。理解すべきことは、識別情報の具体的な例示は概略的であり、制限のためのものではなく、そしてチップごとの識別情報は、数字で表されるように制限されるものではない。
チップネットワーク１００’におけるいずれのチップは一つまたは複数の他のチップと直接な物理接続をもつことができる。説明すべきことは、チップネットワーク１００’は一つの基板に集積されている複数のチップからなることができ、チップでコントロールされているデバイス内の複数のチップがデータ伝送路を通じて接続されて構成されてもよい。そのため、一つの基板に集積されている二つのチップのリード（例えば図１におけるチップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３）は直接に接続されており、或いは、二つのデバイスのチップのインターフェース（例えば図１におけるチップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３）はデータ伝送路で接続されている。つまり、二つのチップ間の接続が、二者の間に対応したインターフェースで接続することだと理解してよい。例えば、チップ１０１からチップ１０２に情報を送信する場合、具体的には、チップ１０１はそれ自身の、チップ１０２と接続するインターフェースＣ１を介して、チップ１０２に情報を送信する、ということになる。
なお、チップ間通信技術の詳細を強調するために、本開示の図１Ｂには、チップごとの管理インターフェース１１０と例えばＣＰＵのホストとの通信プロセスが示されていないことは理解すべきである。例示として、チップ１０１、１０２、１０３と１０４は例えばＰＣＩｅインターフェースの管理インターフェース１１０を介して、ＰＣＩｅスイッチモジュール（示されない。）と通信することができ、ひいてはＰＣＩｅスイッチモジュールによってホストと通信する。ほぼ同じく、チップ１０５、１０６、１０７と１０８は例えばＰＣＩｅインターフェースの管理インターフェース１１０を介して、別のＰＣＩｅスイッチモジュール（示されない。）と通信することもでき、ひいては別のＰＣＩｅスイッチモジュールによってホストと通信する。代替的または付加的には、チップ１０１、１０２、１０３、１０４、１０５、１０６、１０７と１０８はそれぞれの管理インターフェース１１０を介して、ホストと直接に通信することもできる。
上記の技術案におけるチップ１００とチップネットワーク１００’は例示に用いられるものだけであり、本発明を限定するものではない。理解すべき点として、チップの配置、特にチップインターフェースの配置はさまざまであってよいため、チップネットワークのトポロジー構造はより複雑になってもよい。そこで、本開示の保護範囲から外れない限り、チップ１００とチップネットワーク１００’に対していろいろな変更を行ってもよい。上記技術案のメカニズムをより明確に解釈するために、以下は図２を参照しながら、複数のチップ間の接続関係を確定するプロセスをより詳しく説明する。
図２は本開示の実施例による複数のチップ間の通信をサポートするプロセス２００を示すフローチャートである。説明の便宜上、図１Ａと図１Ｂを参照しながらプロセス２００を説明する。
２１０では、ホストで管理されている複数のチップの識別情報を確定することができ、この複数のチップは、それぞれのチップ間通信に用いられるチップ間通信インターフェースで接続されている。例示として、ホストはその管理した全てのチップを列挙してこれらチップの識別情報を確定することができ、例えば、図１Ｂにおけるチップ１０１、１０２、１０３、１０４、１０５、１０６、１０７と１０８、そしてこれらのチップはそれぞれのチップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３によって接続されてよく、すでにチップネットワーク１００’を形成している。
２２０では、各チップのうちの一つまたは複数のチップが、該一つまたは複数のチップのチップ間通信インターフェースと接続した他のチップの識別情報を得るように、これらのチップに認識指示を出すことが可能である。例示として、全てのチップがその接続した他のチップの識別情報を得る操作を実行するように、ホストはその管理した全てのチップに指示を発送することができる。代替的または付加的に、ホストはその管理した作動状態にあるチップだけに前記認識指示を発送してもよい。例えば人工知能チップのチップネットワークの特殊性のため、各チップ間の接続関係は通常極めて複雑となり、各チップを通じて、チップ間通信インターフェースから着手して、テスト信号の送信と応答信号の受信によって、チップネットワークの詳細な接続関係を高効率に得ることができる。この認識操作は各チップのチップ間通信インターフェースから起こされるので、該チップ間通信インターフェースに接続したチップの具体的なインターフェースを検知しなくてもよい（該インターフェースも同じ認識操作を行うからである。）。
幾つかの実施例において、もっと完全かつ自動化的な情報伝送プロセスを用いて接続した他のチップの識別情報を取得してよい。図３は本開示の実施例による接続される他のチップの識別情報を取得するためのプロセス３００を示すフローチャートである。
３１０では、一つまたは複数のチップでそのチップ間通信インターフェースの状態情報を得ることができる。例示として、各チップ内のマイクロコントロールユニットＭＣＵはチップ間通信インターフェースＣ０、Ｃ１、Ｃ２とＣ３の状態を読み取ることが可能である。
３２０では、状態情報がアクティブかどうかを判断できる。説明すべき点として、チップ間通信インターフェースがアクティブ状態であれば、該チップ間通信インターフェースが他のチップのチップ間通信インターフェースと物理的に接続されることが表されており、しかし、チップ間通信インターフェースが非アクティブ状態であれば、該チップ間通信インターフェースが他のチップのチップ間通信インターフェースと物理的に接続されないことが表されている。該チップ間通信インターフェースが非アクティブ状態であれば、このインターフェースに対して操作を行わいとする。該チップ間通信インターフェースがアクティブ状態であれば、３３０へ進む。
３３０では、該チップ間通信インターフェースが該チップ間通信インターフェースと接続した他のチップへテストデータを送信する。幾つかの実施例において、まず該チップ間通信インターフェースに対して所定のアドレス範囲（例えば、ＢＡＲ0アドレス）を配置し、それから、他のチップにおけるこの所定アドレス範囲内にあるアドレスにテストデータを送信する。例示として、該アドレスにＨｅｌｌｏデータパケットを発送してよい。即ち、まず書き込みストア命令を発送し、かつ書き込まれたデータは特定のデータであり、例えば０ｘａ１ａ１、それから該アドレスに読み取りストア命令を送信する。
３４０では、読み取りストア命令を特定のアドレスに発送したので、この時のチップは返信を待つようになり、ひいては前記テストデータの応答データを受信する。例示として、該応答データはＡＣＫパケットであり、かつ該応答データは接続関係をもつ他のチップの識別情報を含んでいる。
一つのチップがそれと接続される他のチップの識別情報を取得するプロセス３００を詳細に説明した後に、図２に戻って、複数のチップ間の接続関係を確定するプロセス２００を検討し続ける。各チップがそれ自身と接続される他のチップの識別情報を取得するように指示した後、プロセス２００から２３０へ進む。
２３０では、該一つまたは複数のチップのホストと通信するための管理インターフェース１１０を介して前記他のチップの識別情報を取得して、複数のチップ間の接続関係を確定してよい。例示として、各チップが接続認識の操作を終わらせた後、認識操作の完了をホストに通知するために中断情報をホストに送信してよい。それから、ホストは各チップの例えばＰＣＩｅの管理インタフェース１１０によって各チップで取得した接続情報を読み取ることができる。さらに、ホストはその管理される各チップ間の物理的な接続関係を確定できる。こうして、例えばＣＰＵのホストはその管理される各チップ間の物理的な接続関係を確定できる。
幾つかの実施例において、ホストは確定された各チップ間の接続関係を接続マトリクスに記憶してよい。例示として、図１Ｂに示される通り、チップ１０１は接続認識操作を介して次のことが確定できる。即ち、チップ間通信インターフェースＣ０がチップ１０６に接続され、チップ間通信インターフェースＣ１がチップ１０２に接続され、チップ間通信インターフェースＣ２がチップ１０４に接続され、チップ間通信インターフェースＣ３がチップ１０３に接続されている。同様に、チップ１０２は接続認識操作を介して次のことが確定できる。即ち、チップ間通信インターフェースＣ０がチップ１０４に接続され、チップ間通信インターフェースＣ１がチップ１０５に接続され、チップ間通信インターフェースＣ２がチップ１０３に接続され、チップ間通信インターフェースＣ３がチップ１０１に接続されている。チップ１０３は接続認識操作を介して次のことが確定できる。即ち、チップ間通信インターフェースＣ０がチップ１０２に接続され、チップ間通信インターフェースＣ１がチップ１０８に接続され、チップ間通信インターフェースＣ２がチップ１０１に接続され、チップ間通信インターフェースＣ３がチップ１０４に接続されている。
これによって類推して、表１に示したマトリクスを構築することができる。
表１では、最上部の行はチップごとの四つのチップ間通信インターフェースの番号であり、一番左側の列は各チップの識別情報（ＩＤ）であり、その他のデータは各チップの相応なインターフェースと接続した対応チップの識別情報である。表１のような接続マトリクスを構築することにより、ホストは各チップの物理的接続関係を容易に得ることができる。代替的にまたは付加的に、この接続マトリクスはこれらチップのそれ自身のチップ間通信インターフェースの状態情報と帯域幅情報の少なくとも一つをさらに含んでいる。例えばＣＰＵのホストは各種情報を含んだ接続マトリクスを確定してメンテナンスすることによって、その管理した各チップ間の接続状況をより詳しく把握して、次のチップネットワークトポロジーの動的配置を便利にさせることができる。
幾つかの実施例において、該一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知することもできる。例示として、検知した接続故障が修復可能であれば、該接続故障を修復し、かつ修復の結果を報告する。検知した接続故障が修復できなければ、該一つまたは複数のチップのチップ間通信インターフェースで伝送される作業を別のチップ間通信インターフェースに切り替え、かつこの接続故障を報告する。こうして、各チップの間に接続故障が発生しても、修復あるいは直接に作業を移すことによって、チップネットワークに続いて作動させることができ、そして、ホストに報告することによって、ホストがそのメンテメンスされる接続マトリクスへの更新を便利にさせることもできる。
幾つかの実施例において、確定したチップの数に基づいて複数のチップの接続関係を列挙し、かつ、列挙した接続関係のうち、ユーザーが指定した接続関係に基づいてこれらのチップを配置することもできる。例示として、前記接続マトリクスに記録される各チップ間の物理的接続関係に基づいて実現可能な全ての論理的接続方式を列挙してよい。例えば、上記表１の物理的接続関係により、少なくともチップの二つの論理的接続方式を列挙することができ、即ち、１０１＜-＞１０４＜-＞１０３＜-＞１０２＜-＞１０５＜-＞１０８＜-＞１０７＜-＞１０６＜-＞１０１と、１０１＜-＞１０２＜-＞１０４＜-＞１０７＜-＞１０５＜-＞１０６＜-＞１０８＜-＞１０３＜-＞１０１である。さらに、その中から一つの論理的接続方式を選んで具体的な演算作業を実行する。
本開示の前記実施例では、ホストは中央処理装置ＣＰＵであってよく、そしてチップはシステムレベルチップＳｏＣであってよい。
従来の技術に比べて、本開示の方案は各チップのチップ間通信インターフェースでそれと接続したチップを確定することよって、ＣＰＵ側で該チップネットワークの物理的接続マトリクスを構築かつメンテナンスすることができる。こうして、チップネットワーク接続の故障検知及びチップネットワークトポロジーの動的配置を便利にさせる。また、各チップの論理的接続トポロジーの柔軟な配置を実現可能にされるため、必要に応じてトポロジー構造におけるチップ個数及び接続方式を変えることができ、したがって該チップネットワークの帯域幅を高くしかつ遅延を低くすることができる。
上記の内容は、例示場面におけるチップ間の接続関係の例示を検討したものである。しかし、理解すべき点として、これらの場面の記載はただ例示の方式で本開示の実施例を説明するだけである。必要に応じて、異なる或いはほぼ同じな場面では、異なる策略を選ぶことができる。さらに留意すべき点として、本開示の技術案は実質的に人工知能チップ分野の応用に限らず、本開示の技術案は、大量の業務をマルチチップで協働して処理すべくその他の分野に応用されても、上記内容に言及される各種メリットを持っている。
図４は本開示の実施例による複数のチップ間の通信をサポートする装置を示す概略ブロック図である。図４に示される通り、装置４００は、ホストで管理されている複数のチップの識別情報を確定する識別情報確定モジュール４１０と、該複数のチップはチップ間通信に用いられるそれぞれのチップ間通信インターフェースによって接続されていることと、該複数のチップのうちの一つまたは複数のチップに、一つまたは複数のチップのチップ間通信インターフェースに接続される他のチップの識別情報を取得させるチップ指示モジュール４２０と、該一つまたは複数のチップのホストと通信するための管理インターフェース１１０によって、他のチップの識別情報を取得して、該複数のチップ間の接続関係を確定する接続関係確定モジュール４３０とを備える。
幾つかの実施例において、チップ指示モジュール４２０は、該一つまたは複数のチップのチップ間通信インターフェースの状態情報を取得する状態情報読取りモジュールと、状態情報がアクティブとなるに応じて、該一つまたは複数のチップのチップ間通信インターフェースから、複数のチップのうちの、該チップ間通信インターフェースと接続される他のチップにテストデータを送信するテストデータ送信モジュールと、テストデータの、前記他のチップの識別情報を含む応答データを受信する応答データ受信モジュールとをさらに含んでよい。
幾つかの実施例において、テストデータ送信モジュールは、該一つまたは複数のチップのチップ間通信インターフェースに対して所定アドレス範囲を設定するアドレス範囲設定モジュールと、他のチップにおける所定アドレス範囲内にあるアドレスにテストデータを送信する送信サブモジュールとをさらに含んでよい。
幾つかの実施例において、装置４００は、確定された各チップ間の接続関係を接続マトリクスに記憶する接続関係記憶モジュールをさらに含んでよい。接続マトリクスは、複数のチップのそれぞれのチップ間通信インターフェースの状態情報と帯域幅情報の少なくとも一つをさらに含んでよい。
幾つかの実施例において、装置４００は、該一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知する第一故障検知モジュールと、検知した接続故障が修復可能となるに応じて、該接続故障を修復する修復モジュールと、修復の結果を報告する修復結果報告モジュールとをさらに含んでよい。
幾つかの実施例において、装置４００は、該一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知する第二故障検知モジュールと、検知した接続故障が修復不可能となるに応じて、一つまたは複数のチップのチップ間通信インターフェースで伝送される作業を付加チップ間通信インターフェースに切り替える作業切り替えモジュールと、接続故障を報告する接続故障報告モジュールとをさらに含んでよい。
幾つかの実施例において、装置４００は、確定した複数のチップの数に基づいて複数のチップの接続関係を列挙する接続関係列挙モジュールと、列挙した接続関係のうち、ユーザーが指定した接続関係に基づいて複数のチップを配置するチップ配置モジュールとをさらに備えてよい。
幾つかの実施例において、前記ホストは中央処理装置ＣＰＵであってよく、そして前記複数のチップはシステムレベルチップＳｏＣであってよい。
図５は本開示の実施例を実施可能な例示デバイス５００を示す概略ブロック図である。デバイス５００は、読み取り専用メモリ（ＲＯＭ）に記憶されるコンピュータープログラム指示或いは記憶ユニット５０８からランダムアクセスメモリ（ＲＡＭ）に読み込まれるコンピュータープログラム指示に基づいて、各種の適切な動作と処理を行う中央処理ユニット（ＣＰＵ）５０１を備えている。ＲＡＭ５０３では、デバイス５００の操作に必要な各種のプログラムとデータを記憶してよい。ＣＰＵ５０１、ＲＯＭ５０２及びＲＡＭ５０３はバス５０４で互いに接続されている。入力／出力（Ｉ／ｏ）インターフェース５０５もバス５０４に接続されている。
デバイス５００の複数の部材はＩ／ｏインターフェース５０５に接続されており、キーボード、マウスなどの入力ユニット５０６と、各種類型のディスプレイ、スピーカーなどの出力ユニット５０７と、磁気ディスク、ディスクなどの記憶ユニット５０８と、ランカード、モデム、無線通信トランシーバーなどの通信ユニット５０９とを備えている。通信ユニット５０９は、デバイス５００がインターネットのようなコンピュータネットワークおよび／または各種の電信ネットワークを介してその他のデバイスと情報／データを交換するのを許可する。
処理ユニット５０１は上記内容に記載される各方法と処理を実行する。例えばプロセス２００または３００である。例えば、幾つかの実施例において、プロセス２００または３００はコンピューターソフトウェアプログラムとして実現可能であり、それはデバイスで読取り可能な媒体、例えば記憶ユニット５０８に有形的に含まれている。幾つかの実施例では、コンピュータープログラムの一部或いは全部は、ＲＯＭ５０２および／または通信ユニット５０９を介してデバイス５００に読み込まれおよび／または取り付けられている。コンピュータープログラムがＲＡＭ５０３に読み込まれてＣＰＵ５０１で実行されるとき、上記内容に記載されるプロセス３００の一つまたは複数のステップを実行してよい。代替的に、ＣＰＵ５０１は他のいずれの適切な方式（例えば、ファームウェア）によってプロセス２００または３００を実行するように配置されてよい。
上記内容に記載される機能は少なくとも部分的に一つまたは複数のハードウェア論理部材で実行されてよい。例えば、制限的なものではおらず、使用してよい例示類型のハードウェア論理部材はフィールドプラグラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準製品（ＡＳＳＰ）、システムオンチップ（ＳＯＣ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）などを含んでいる。
本開示の方法を実施するためのプログラムコードは、一つまたは複数のプログラミング言語の任意の組み合わせで書かれてよい。これらのプログラムコードは通用コンピューター、専用コンピューターまたは他のプログラマブルデータ処理装置のプロセッサやコントローラーに提供されてよく、プログラムコードはプロセッサやコントローラーに実行されると、フローチャートと／又はブロック図に規定される機能／操作が施されるようにしている。プログラムコードは完全でマシンに実行され、部分的にマシンで実行され、独立なソフトウェアパッケージとして部分的にマシンで実行されかつ部分的にリモートマシンで実行され、或いは、完全にリモートマシンやサーバで実行されてよい。
本開示では、マシン読み取り可能媒体は有形的なものであってよく、指示実行システム、装置またはデバイスが使用し、或いは、指示実行システム、装置またはデバイスと組み合わせて使用するためのプログラムを含または記憶することができる。マシン読み取り可能媒体はマシン読み取り可能信号媒体やマシン読み取り可能記憶媒体であってよい。マシン読み取り可能媒体は、電子的、磁気的、光学的、電磁的、赤外線の、半導体システム、装置またはデバイス、或いは前記内容の任意の適切な組み合わせを含んでいてよいが、これらに限るものではない。マシン読み取り可能記憶媒体のさらなる具体的な例示としては、一つまたは複数のラインによる電気的な接続、携帯用コンピューターディスク、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、光ファイバー、携帯用コンパクトディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、光学記憶デバイス、磁気記憶デバイス、または前記内容の任意の適切な組み合わせが挙げられている。
なお、各操作を特定の順序で記載しているが、次のように理解すべきである。即ち、このように操作して示された特定の順序または順序で実行すると要求し、或いは、所望の結果を果たすために図面で示される全ての操作を実行すべくと要求する。一定の環境の下で、マルチ任務と並行処理はメリットがあるかもしれない。同じように、上記論述で若干の具体的な実現詳細が含まれているが、本開示の範囲に対する制限と解釈すべきではない。単独な実施例に記載される特徴は、組み合わせて一つの実現に実現されてよい。逆に、一つの実現に記載れる各種特徴は、単独で或いは任意の適切なサブ組み合わせの方式で複数の実現に実現されていてもよい。
構造的特徴および／または方法論理動作に特定した記載で本主題を記述しているが、添付した特許請求の範囲に限定される主題は、必ずしも上記内容に記載される特定の特徴や動作とは限らないと理解すべきである。逆に、上記内容に記載される特定の特徴と動作はただ特許請求の範囲を実現するための例示形式にすぎない。

Claims (17)

  1. 複数のチップ間の通信をサポートする方法であって、前記複数のチップは、それぞれのチップ間通信用のチップ間通信インターフェースを介して他のチップと接続され、各チップはいずれもそれぞれの管理インターフェースを介してホストと直接通信を行い、前記方法は、
    識別情報確定モジュールが、前記ホストによって管理されている前記複数のチップの識別情報を確定するステップと、
    チップ指示モジュールが、前記複数のチップのうちの一つまたは複数のチップに、前記一つまたは複数のチップの前記チップ間通信インターフェースに接続される他のチップの識別情報を取得させるように指示するステップと、
    接続関係確定モジュールが、前記一つまたは複数のチップの前記管理インターフェースを介して、前記他のチップの識別情報を取得して、前記複数のチップ間の物理接続関係を確定するステップと、
    接続マトリクス構築モジュールが、前記複数のチップ間の物理接続関係を表す接続マトリクスを構築するステップであって、前記接続マトリクスには少なくとも前記複数のチップの前記チップ間通信インターフェースの状態情報が含まれる、ステップと、を含む方法。
  2. 前記複数のチップのうちの前記一つまたは複数のチップに、前記他のチップの識別情報を取得させるステップは、
    前記複数のチップの状態情報読取りモジュールが、前記一つまたは複数のチップのチップ間通信インターフェースの状態情報を取得するステップと、
    前記複数のチップのテストデータ送信モジュールが、前記状態情報がアクティブとなることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースから、前記複数のチップのうちの、前記チップ間通信インターフェースと接続される他のチップにテストデータを送信するステップと、
    前記複数のチップの応答データ受信モジュールが、前記テストデータの、前記他のチップの識別情報を含む応答データを受信するステップと、を含む、請求項１に記載の方法。
  3. 前記他のチップに前記テストデータを送信するステップは、
    前記複数のチップのアドレス範囲設定モジュールが、前記一つまたは複数のチップのチップ間通信インターフェースに対して所定アドレス範囲を設定するステップと、
    前記複数のチップの送信サブモジュールが、前記他のチップにおける前記所定アドレス範囲内にあるアドレスに前記テストデータを送信するステップと、を含む、請求項２に記載の方法。
  4. 接続関係記憶モジュールが、確定された前記各チップ間の接続関係を接続マトリクスに記憶するステップ、をさらに含み、
    前記接続マトリクスは、帯域幅情報をさらに含む、請求項１に記載の方法。
  5. 第一故障検知モジュールが、前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知するステップと、
    修復モジュールが、検知した前記接続故障が修復可能となることに応答して、前記接続故障を修復するステップであって、前記修復の結果を修復結果報告モジュールが報告する、ステップと、をさらに含む、請求項１に記載の方法。
  6. 第二故障検知モジュールが、前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知するステップと、
    作業切り替えモジュールが、検知した前記接続故障が修復不可能となることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースで伝送される作業を別のチップ間通信インターフェースに切り替えるステップと、
    接続故障報告モジュールが前記接続故障を報告するステップと、をさらに含む、請求項１に記載の方法。
  7. 前記ホストは中央処理装置ＣＰＵであり、そして前記複数のチップはシステムレベルチップＳｏＣである、請求項１に記載の方法。
  8. 複数のチップの間の通信をサポートする装置であって、前記複数のチップは、それぞれのチップ間通信用のチップ間通信インターフェースを介して他のチップと接続され、各チップはいずれもそれぞれの管理インターフェースを介してホストと直接通信し、前記装置は、
    前記ホストによって管理されている前記複数のチップの識別情報を確定する識別情報確定モジュールと、
    前記複数のチップのうちの一つまたは複数のチップに、前記一つまたは複数のチップの前記チップ間通信インターフェースに接続される他のチップの識別情報を取得させるチップ指示モジュールと、
    前記一つまたは複数のチップの前記管理インターフェースを介して、前記他のチップの識別情報を取得して、前記複数のチップ間の物理接続関係を確定する接続関係確定モジュールと、
    前記複数のチップ間の物理接続関係を表す接続マトリクスを構築する接続マトリクス構築モジュールであって、前記接続マトリクスには少なくとも前記複数のチップの前記チップ間通信インターフェースの状態情報が含まれる、接続マトリクス構築モジュールと、を備える装置。
  9. 前記複数のチップは、
    前記一つまたは複数のチップのチップ間通信インターフェースの状態情報を取得する状態情報読取りモジュールと、
    前記状態情報がアクティブとなることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースから、前記複数のチップのうちの、該チップ間通信インターフェースと接続される他のチップにテストデータを送信するテストデータ送信モジュールと、
    前記テストデータの、前記他のチップの識別情報を含む応答データを受信する応答データ受信モジュールを備える、請求項８に記載の装置。
  10. 前記複数のチップの前記テストデータ送信モジュールは、
    前記一つまたは複数のチップのチップ間通信インターフェースに対して所定アドレス範囲を設定するアドレス範囲設定モジュールと、
    前記他のチップにおける所定アドレス範囲内にあるアドレスに前記テストデータを送信する送信サブモジュールと、を含む、請求項９に記載の装置。
  11. 確定された前記各チップ間の接続関係を前記接続マトリクスに記憶する接続関係記憶モジュールをさらに含み、
    前記接続マトリクスは、帯域幅情報をさらに含む、請求項８に記載の装置。
  12. 前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知する第一故障検知モジュールと、
    検知した前記接続故障が修復可能となることに応答して、前記接続故障を修復する修復モジュールと、
    前記修復の結果を報告する修復結果報告モジュールと、をさらに含む、請求項８に記載の装置。
  13. 前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知する第二故障検知モジュールと、
    検知した前記接続故障が修復不可能となることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースで伝送される作業を別のチップ間通信インターフェースに切り替える作業切り替えモジュールと、
    前記接続故障を報告する接続故障報告モジュールとをさらに含む、請求項８に記載の装置。
  14. 前記ホストは中央処理装置ＣＰＵであり、そして前記複数のチップはシステムレベルチップＳｏＣである、請求項８に記載の装置。
  15. 電子デバイスであって、
    一つまたは複数のプロセッサーと、
    一つまたは複数のプログラムを記憶する記憶装置と、を備え、
    前記一つまたは複数のプログラムが一つまたは複数のプロセッサーによって実行されると、前記一つまたは複数のプロセッサーはホストとして請求項１～７のいずれか１項に記載の方法を実現する電子デバイス。
  16. コンピュータが読み取り可能記憶媒体であって、
    コンピュータプログラムが記憶されており、
    前記プログラムがプロセッサーによって実行されると、前記プロセッサーはホストとして請求項１～７のいずれか１項に記載の方法を実現するコンピュータが読み取り可能記憶媒体。
  17. コンピュータプログラムであって、
    前記コンピュータプログラムがプロセッサーによって実行されると、前記プロセッサーはホストとして請求項１～７のいずれか１項に記載の方法を実現するコンピュータプログラム。
JP2020002569A 2019-06-25 2020-01-10 複数のチップ間の通信をサポートする方法、装置、電子機器およびコンピューター記憶媒体 Active JP7317727B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910554661.1 2019-06-25
CN201910554661.1A CN112131174A (zh) 2019-06-25 2019-06-25 支持在多个芯片之间通信的方法、装置、电子设备和计算机存储介质

Publications (2)

Publication Number Publication Date
JP2021005356A JP2021005356A (ja) 2021-01-14
JP7317727B2 true JP7317727B2 (ja) 2023-07-31

Family

ID=68848115

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020002569A Active JP7317727B2 (ja) 2019-06-25 2020-01-10 複数のチップ間の通信をサポートする方法、装置、電子機器およびコンピューター記憶媒体

Country Status (5)

Country Link
US (1) US11163714B2 (ja)
EP (1) EP3758317B1 (ja)
JP (1) JP7317727B2 (ja)
KR (1) KR102350379B1 (ja)
CN (1) CN112131174A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114691591B (zh) * 2020-12-31 2024-06-28 中科寒武纪科技股份有限公司 片间通信的电路、方法和系统
CN113132168B (zh) * 2021-04-29 2023-02-24 上海阵量智能科技有限公司 一种基于PCIe的网络传输配置方法和装置
CN113570049B (zh) * 2021-07-23 2024-05-28 上海新氦类脑智能科技有限公司 多snn芯片互联的相对寻址方法、装置、设备和介质
CN115994115B (zh) * 2023-03-22 2023-10-20 成都登临科技有限公司 芯片控制方法、芯片组及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109376116A (zh) 2019-01-16 2019-02-22 上海燧原智能科技有限公司 芯片网络的拓扑结构的构建方法及芯片节点

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06231095A (ja) 1993-01-31 1994-08-19 Hitachi Ltd 多段結合網のデ−タ処理システム
US20020152060A1 (en) * 1998-08-31 2002-10-17 Tseng Ping-Sheng Inter-chip communication system
US6687862B1 (en) * 2000-09-15 2004-02-03 Hewlett-Packard Development Company, L.P. Apparatus and method for fast memory fault analysis
WO2006053587A1 (en) * 2004-11-22 2006-05-26 Freescale Semiconductor, Inc. Integrated circuit and a method for testing a multi-tap integrated circuit
US8705344B2 (en) 2006-11-14 2014-04-22 Cisco Technology, Inc. Graceful failover of a principal link in a fiber-channel fabric
US8145880B1 (en) 2008-07-07 2012-03-27 Ovics Matrix processor data switch routing systems and methods
CN101964718B (zh) 2009-07-23 2015-09-16 中兴通讯股份有限公司 以太网双归链路保护切换方法及系统
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9558143B2 (en) * 2014-05-09 2017-01-31 Micron Technology, Inc. Interconnect systems and methods using hybrid memory cube links to send packetized data over different endpoints of a data handling device
CN105450555B (zh) * 2014-09-26 2018-11-30 杭州华为数字技术有限公司 一种片上网络系统，及片上网络通信链路的建立方法
US10474597B2 (en) * 2015-08-03 2019-11-12 Marvell World Trade Ltd. Systems and methods for performing unknown address discovery in a MoChi space
US20180019976A1 (en) * 2016-07-14 2018-01-18 Intel Corporation System, Apparatus And Method For Massively Scalable Dynamic Multipoint Virtual Private Network Using Group Encryption Keys
CN107894914A (zh) * 2016-09-30 2018-04-10 华为技术有限公司 缓存一致性处理方法和装置
US10789153B2 (en) * 2018-04-03 2020-09-29 Xilinx, Inc. Debug controller circuit
JP7167687B2 (ja) 2018-12-18 2022-11-09 富士通株式会社 情報処理装置、情報処理方法および情報処理プログラム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109376116A (zh) 2019-01-16 2019-02-22 上海燧原智能科技有限公司 芯片网络的拓扑结构的构建方法及芯片节点

Also Published As

Publication number Publication date
KR20210000648A (ko) 2021-01-05
EP3758317B1 (en) 2022-07-27
US20200409895A1 (en) 2020-12-31
JP2021005356A (ja) 2021-01-14
KR102350379B1 (ko) 2022-01-18
CN112131174A (zh) 2020-12-25
US11163714B2 (en) 2021-11-02
EP3758317A1 (en) 2020-12-30

Similar Documents

Publication Publication Date Title
JP7317727B2 (ja) 複数のチップ間の通信をサポートする方法、装置、電子機器およびコンピューター記憶媒体
TWI364663B (en) Configurable pci express switch and method controlling the same
CN110489365B (zh) 交换设备、外围部件互连高速系统及其初始化方法
US20180026912A1 (en) Methods and apparatus for composite node malleability for disaggregated architectures
JP5763873B2 (ja) データ処理システムの複数のルート複合体間の通信のために共用メモリを初期設定するための方法、コンピュータ・プログラム、およびデータ処理システム
US20150261698A1 (en) Memory system, memory module, memory module access method, and computer system
WO2019233322A1 (zh) 资源池的管理方法、装置、资源池控制单元和通信设备
WO2016135875A1 (ja) 情報処理装置
MX2012005934A (es) Disco de estado solido (ssd) multi-interfaz, metodo de procesamiento y sistema del mismo.
JP2008171413A (ja) データ処理システム内で第１のホスト・システムと第２のホスト・システムとの間で通信するための方法、プログラム、およびシステム（ソケット接続および共用メモリを使用するホスト・システム間の通信のためのシステムおよび方法）
JP2008152783A (ja) データ処理システム内で第１のホスト・システムと第２のホスト・システムとの間で通信するための方法、プログラム、およびシステム（トランザクション・プロトコルおよび共用メモリを使用するホスト・システム間の通信のためのシステムおよび方法）
JP2008152786A (ja) データ処理システム内で１つまたは複数のエンドポイントの第１の物理機能から第２の物理機能に仮想機能を移行するための方法、プログラム、およびシステム（単一ルート・ステートレス仮想機能の移行のためのシステムおよび方法）
JP2008152787A (ja) データ処理システム内で実行中の通信ファブリックにコンポーネントをホット・プラグするための方法、プログラム、およびシステム（実行中のＰＣＩｅファブリックにおける新しいコンポーネントのホット・プラグ／除去のためのシステムおよび方法）
US8793424B2 (en) Switch apparatus
US10534541B2 (en) Asynchronous discovery of initiators and targets in a storage fabric
WO2010072113A1 (zh) 一种存储方法、存储系统及控制器
CN115586964A (zh) 资源共享装置、资源管理装置及资源管理方法
CN107209725A (zh) 处理写请求的方法、处理器和计算机
US20220342832A1 (en) Expander i/o module discovery and management system
WO2016101856A1 (zh) 数据访问方法及装置
US10887183B1 (en) System and method for topological redundancy
EP3959611A1 (en) Intra-device notational data movement system
WO2023186143A1 (zh) 一种数据处理方法、主机及相关设备
US11093422B2 (en) Processor/endpoint communication coupling configuration system
WO2022007644A1 (zh) 多处理器系统及配置多处理器系统的方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200827

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200827

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210806

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20211018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220801

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220801

C11 Written invitation by the commissioner to file amendments

Free format text: JAPANESE INTERMEDIATE CODE: C11

Effective date: 20220819

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220920

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220921

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20221125

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20221129

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20221213

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20230106

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20230221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230719

R150 Certificate of patent or registration of utility model

Ref document number: 7317727

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150