JP7317727B2 - 複数のチップ間の通信をサポートする方法、装置、電子機器およびコンピューター記憶媒体 - Google Patents
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Description
図面及び下記の詳細な説明によって、本開示の各実施例の上記特徴及び他の特徴、メリットと態様はより明らかになっている。図面において、同様または似ている符号が同様または似ている素子を示す。
これによって類推して、表1に示したマトリクスを構築することができる。
Claims (17)
- 複数のチップ間の通信をサポートする方法であって、前記複数のチップは、それぞれのチップ間通信用のチップ間通信インターフェースを介して他のチップと接続され、各チップはいずれもそれぞれの管理インターフェースを介してホストと直接通信を行い、前記方法は、
識別情報確定モジュールが、前記ホストによって管理されている前記複数のチップの識別情報を確定するステップと、
チップ指示モジュールが、前記複数のチップのうちの一つまたは複数のチップに、前記一つまたは複数のチップの前記チップ間通信インターフェースに接続される他のチップの識別情報を取得させるように指示するステップと、
接続関係確定モジュールが、前記一つまたは複数のチップの前記管理インターフェースを介して、前記他のチップの識別情報を取得して、前記複数のチップ間の物理接続関係を確定するステップと、
接続マトリクス構築モジュールが、前記複数のチップ間の物理接続関係を表す接続マトリクスを構築するステップであって、前記接続マトリクスには少なくとも前記複数のチップの前記チップ間通信インターフェースの状態情報が含まれる、ステップと、を含む方法。 - 前記複数のチップのうちの前記一つまたは複数のチップに、前記他のチップの識別情報を取得させるステップは、
前記複数のチップの状態情報読取りモジュールが、前記一つまたは複数のチップのチップ間通信インターフェースの状態情報を取得するステップと、
前記複数のチップのテストデータ送信モジュールが、前記状態情報がアクティブとなることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースから、前記複数のチップのうちの、前記チップ間通信インターフェースと接続される他のチップにテストデータを送信するステップと、
前記複数のチップの応答データ受信モジュールが、前記テストデータの、前記他のチップの識別情報を含む応答データを受信するステップと、を含む、請求項1に記載の方法。 - 前記他のチップに前記テストデータを送信するステップは、
前記複数のチップのアドレス範囲設定モジュールが、前記一つまたは複数のチップのチップ間通信インターフェースに対して所定アドレス範囲を設定するステップと、
前記複数のチップの送信サブモジュールが、前記他のチップにおける前記所定アドレス範囲内にあるアドレスに前記テストデータを送信するステップと、を含む、請求項2に記載の方法。 - 接続関係記憶モジュールが、確定された前記各チップ間の接続関係を接続マトリクスに記憶するステップ、をさらに含み、
前記接続マトリクスは、帯域幅情報をさらに含む、請求項1に記載の方法。 - 第一故障検知モジュールが、前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知するステップと、
修復モジュールが、検知した前記接続故障が修復可能となることに応答して、前記接続故障を修復するステップであって、前記修復の結果を修復結果報告モジュールが報告する、ステップと、をさらに含む、請求項1に記載の方法。 - 第二故障検知モジュールが、前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知するステップと、
作業切り替えモジュールが、検知した前記接続故障が修復不可能となることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースで伝送される作業を別のチップ間通信インターフェースに切り替えるステップと、
接続故障報告モジュールが前記接続故障を報告するステップと、をさらに含む、請求項1に記載の方法。 - 前記ホストは中央処理装置CPUであり、そして前記複数のチップはシステムレベルチップSoCである、請求項1に記載の方法。
- 複数のチップの間の通信をサポートする装置であって、前記複数のチップは、それぞれのチップ間通信用のチップ間通信インターフェースを介して他のチップと接続され、各チップはいずれもそれぞれの管理インターフェースを介してホストと直接通信し、前記装置は、
前記ホストによって管理されている前記複数のチップの識別情報を確定する識別情報確定モジュールと、
前記複数のチップのうちの一つまたは複数のチップに、前記一つまたは複数のチップの前記チップ間通信インターフェースに接続される他のチップの識別情報を取得させるチップ指示モジュールと、
前記一つまたは複数のチップの前記管理インターフェースを介して、前記他のチップの識別情報を取得して、前記複数のチップ間の物理接続関係を確定する接続関係確定モジュールと、
前記複数のチップ間の物理接続関係を表す接続マトリクスを構築する接続マトリクス構築モジュールであって、前記接続マトリクスには少なくとも前記複数のチップの前記チップ間通信インターフェースの状態情報が含まれる、接続マトリクス構築モジュールと、を備える装置。 - 前記複数のチップは、
前記一つまたは複数のチップのチップ間通信インターフェースの状態情報を取得する状態情報読取りモジュールと、
前記状態情報がアクティブとなることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースから、前記複数のチップのうちの、該チップ間通信インターフェースと接続される他のチップにテストデータを送信するテストデータ送信モジュールと、
前記テストデータの、前記他のチップの識別情報を含む応答データを受信する応答データ受信モジュールを備える、請求項8に記載の装置。 - 前記複数のチップの前記テストデータ送信モジュールは、
前記一つまたは複数のチップのチップ間通信インターフェースに対して所定アドレス範囲を設定するアドレス範囲設定モジュールと、
前記他のチップにおける所定アドレス範囲内にあるアドレスに前記テストデータを送信する送信サブモジュールと、を含む、請求項9に記載の装置。 - 確定された前記各チップ間の接続関係を前記接続マトリクスに記憶する接続関係記憶モジュールをさらに含み、
前記接続マトリクスは、帯域幅情報をさらに含む、請求項8に記載の装置。 - 前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知する第一故障検知モジュールと、
検知した前記接続故障が修復可能となることに応答して、前記接続故障を修復する修復モジュールと、
前記修復の結果を報告する修復結果報告モジュールと、をさらに含む、請求項8に記載の装置。 - 前記一つまたは複数のチップのチップ間通信インターフェースによって接続故障を検知する第二故障検知モジュールと、
検知した前記接続故障が修復不可能となることに応答して、前記一つまたは複数のチップのチップ間通信インターフェースで伝送される作業を別のチップ間通信インターフェースに切り替える作業切り替えモジュールと、
前記接続故障を報告する接続故障報告モジュールとをさらに含む、請求項8に記載の装置。 - 前記ホストは中央処理装置CPUであり、そして前記複数のチップはシステムレベルチップSoCである、請求項8に記載の装置。
- 電子デバイスであって、
一つまたは複数のプロセッサーと、
一つまたは複数のプログラムを記憶する記憶装置と、を備え、
前記一つまたは複数のプログラムが一つまたは複数のプロセッサーによって実行されると、前記一つまたは複数のプロセッサーはホストとして請求項1~7のいずれか1項に記載の方法を実現する電子デバイス。 - コンピュータが読み取り可能記憶媒体であって、
コンピュータプログラムが記憶されており、
前記プログラムがプロセッサーによって実行されると、前記プロセッサーはホストとして請求項1~7のいずれか1項に記載の方法を実現するコンピュータが読み取り可能記憶媒体。 - コンピュータプログラムであって、
前記コンピュータプログラムがプロセッサーによって実行されると、前記プロセッサーはホストとして請求項1~7のいずれか1項に記載の方法を実現するコンピュータプログラム。
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