JP7310608B2 - エッチング方法及び半導体の製造方法 - Google Patents

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Description

本発明はエッチング方法及び半導体の製造方法に関する。
半導体の製造工程においては、レジストや有機膜やカーボン膜をマスクとして、積層されたシリコン酸化物層とシリコン窒化物層とを有する積層膜を、エッチングガスを用いてエッチングすることにより、コンタクトホール等のホール(貫通孔)を形成する工程がある。このようなホールの形成においては、そのホールの入り口部分が閉塞する形状となるネッキングや、ホールの長さ方向中間部が樽型形状となるボーイングが生じやすい。
また、Si-N結合はSi-O結合に比べて結合エネルギーが弱いので、シリコン窒化物層のエッチング速度がシリコン酸化物層のエッチング速度よりも大きくなる傾向がある。そのため、高アスペクト比のホールを形成する深掘りエッチングを上記の積層膜に対して施した場合には、シリコン酸化物層が厚さ方向にエッチングされる速度よりも、シリコン窒化物層が厚さ方向に直交する面方向にエッチングされる速度の方が大きくなるので、シリコン窒化物層が面方向に過剰にエッチングされて、エッチング形状の異常が生じるおそれがあった。
さらに、高アスペクト比のホールでは、深部にエッチングガスが届きにくいために、エッチング速度が低下しやすい。
特に近年は、半導体装置の微細化に伴い、コンタクトホールの径はより小さくなり、そのアスペクト比は増大する傾向にある。よって、微細径、高アスペクト比のコンタクトホールを、エッチング速度を低下させることなく、略垂直でネッキングやボーイングの少ない良好な形状で形成する技術が求められている。
例えば特許文献1には、1,3,3,3-テトラフルオロプロペン(CF3CHCHF)、炭素数2~5の不飽和パーフルオロカーボン、酸化性ガス、及び不活性ガスからなるエッチングガスを用いて、上記の積層膜をシリコン窒化物層とシリコン酸化物層とのエッチング速度を同等に制御しながらエッチングする方法が開示されている。
また、特許文献2には、ブロモトリフルオロメタン(CF3Br)といった、原子番号が大きいハロゲン元素、炭素及びフッ素を有するガスをエッチングガスとして使用することで、異方性エッチングガスから生成されたプラズマをホールの底部に到達させることが記載されている。
さらに、特許文献3には、1-ブロモ-3,3,3-トリフルオロプロピン(CF3CCBr)といった、原子番号が大きいハロゲン元素、炭素及びフッ素と三重結合を有するガスをエッチングガスとして使用するエッチング方法が記載されている。
さらに、特許文献4には、ブロモトリフルオロエチレン(CBrFCF2)をシリコン酸化膜のエッチングに使用する方法が記載されている。しかしながら、ブロモトリフルオロエチレンをシリコン窒化膜のエッチングに使用した報告はない。
日本国特許公開公報 2017年第50529号 日本国特許公開公報 2013年第70098号 日本国特許公開公報 2011年第176293号 日本国特許公開公報 平成5年第152255号
しかしながら、上記の従来技術には、微細径、高アスペクト比のコンタクトホールを形成する場合には、そのコンタクトホールの深部においてエッチング速度が低下するという問題があった。また、堆積効果が弱いために、ホールの長さ方向中間部が樽型形状となるボーイングが生じやすいという問題があった。さらに、炭素数が少ないフッ素化プロピン類は安定性が低く取扱いが難しいという問題があった。
本発明は、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度を同程度に制御することができ、且つ、高アスペクト比のホールであっても高いエッチング速度で良好な形状に形成することができるエッチング方法及び半導体の製造方法を提供することを課題とする。
前記課題を解決するため、本発明の一態様は以下の[1]~[5]の通りである。
[1] 積層されたシリコン酸化物層とシリコン窒化物層とを有する積層膜を備える被処理体を、化学式C2x(3-x)Br(前記化学式中のxは0、1、又は2である)で表される不飽和ハロンを含有するエッチングガスにより処理して、前記シリコン酸化物層と前記シリコン窒化物層との両方をエッチングするエッチング工程を備えるエッチング方法。
[2] 前記不飽和ハロンがブロモトリフルオロエチレン、(E)-1-ブロモ-2-フルオロエチレン、及び1-ブロモ-1-フルオロエチレンからなる群より選ばれる少なくとも一つである[1]に記載のエッチング方法。
[3] 前記エッチングガスが不活性ガスをさらに含有する[1]又は[2]に記載のエッチング方法。
[4] 前記エッチング工程においては、前記エッチングガスをプラズマ化して得られるプラズマガスを用いてエッチングする[1]~[3]のいずれか一項に記載のエッチング方法。
[5] [1]~[4]のいずれか一項に記載のエッチング方法でエッチングを行うことを含む半導体の製造方法。
本発明のエッチング方法及び半導体の製造方法によって、積層されたシリコン酸化物層とシリコン窒化物層とを有する積層膜を備える被処理体をエッチングすれば、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度を同程度に制御することができ、且つ、高アスペクト比のホールであっても高いエッチング速度で良好な形状に形成することができる。
本発明の一実施形態に係るエッチング方法を説明する被処理体の断面図である。 実施例及び比較例に用いた試験片の構造を説明する模式図である。 エッチング速度の測定結果を示すグラフである。 エッチング速度比の測定結果を示すグラフである。 アスペクト比の測定結果を示すグラフである。 サイドエッチ率の測定結果を示すグラフである。
本発明の一実施形態について以下に説明する。なお、本実施形態は本発明の一例を示したものであって、本発明は本実施形態に限定されるものではない。また、本実施形態には種々の変更又は改良を加えることが可能であり、その様な変更又は改良を加えた形態も本発明に含まれ得る。
本実施形態のエッチング方法は、積層されたシリコン酸化物層(SiOy層)とシリコン窒化物層とを有する積層膜を備える被処理体を、化学式C2x(3-x)Br(化学式中のxは0、1、又は2である)で表される不飽和ハロンを含有するエッチングガスにより処理して、シリコン酸化物層とシリコン窒化物層との両方をエッチングするエッチング工程を備える。
本実施形態のエッチング方法によって、積層されたシリコン酸化物層とシリコン窒化物層とを有する積層膜を備える被処理体をエッチングすれば、エッチング条件等により、シリコン酸化物層のエッチング速度に対するシリコン窒化物層のエッチング速度の比([シリコン窒化物層のエッチング速度]/[シリコン酸化物層のエッチング速度])を0.8以上1.5未満の間で任意に制御することができる。よって、本実施形態のエッチング方法によれば、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度を同程度に制御することが可能であり、シリコン酸化物層のエッチング速度に対するシリコン窒化物層のエッチング速度の比は0.9以上1.2未満とすることが好ましい。
また、本実施形態のエッチング方法によれば、高アスペクト比のホールであっても、次に述べる堆積効果によって高いエッチング速度で良好な形状に形成することができる。
詳述すると、化学式C2x(3-x)Brで表される不飽和ハロンは、分子内に二重結合を有しているので、プラズマ中で重合して高分子化する。そして、生成した高分子がコンタクトホール等のホール(貫通孔)の側壁に堆積して、保護膜を形成する。この堆積効果によって等方的なエッチングが抑制されるので、略垂直でネッキングやボーイングの少ない良好な形状のホールを形成することができる。
また、化学式C2x(3-x)Brで表される不飽和ハロンは、分子内にフッ素原子よりも重い臭素原子を有するので、高アスペクト比のホールであってもエッチングガスがホールの深部まで到達しやすい。そのため、高アスペクト比のホールであってもエッチング速度の低下が起こりにくく、高いエッチング速度でのエッチングが可能である。
化学式C2x(3-x)Brで表される不飽和ハロンの種類は特に限定されるものではないが、ブロモトリフルオロエチレン(CBrFCF2)、(E)-1-ブロモ-2-フルオロエチレン(CHBrCHF)、及び1-ブロモ-1-フルオロエチレン(CBrFCH2)からなる群より選ばれる少なくとも一つを用いることができる。
エッチングガスには、化学式C2x(3-x)Brで表される不飽和ハロンとともに不活性ガスを含有させてもよい。不活性ガスを共存させながらエッチングを行うことにより、マスクに対してシリコン酸化物層及びシリコン窒化物層を選択的に且つ高いエッチング速度でエッチングすることができる。不活性ガスの種類は特に限定されるものではないが、ヘリウム(He)、アルゴン(Ar)、ネオン(Ne)、クリプトン(Kr)、キセノン(Xe)、窒素(N)があげられる。これら不活性ガスは1種を単独で使用してもよいし、2種以上を併用してもよい。これらの不活性ガスの中では、取扱いの容易性の観点でアルゴンが好ましい。また、不活性ガスを含有させて不飽和ハロンを希釈する場合には、希釈比率は、例えば、体積比で、前記不飽和ハロン:不活性ガス=1:99~80:20とすることができ、好ましくは5:95~50:50とすることができ、さらに好ましくは5:95~20:80とすることができる。
また、エッチング工程において採用されるエッチング方法は特に限定されるものではないが、エッチングガスをプラズマ化して得られるプラズマガスを用いてエッチングするプラズマエッチング法を採用することができる。
エッチングに使用されるプラズマには、プラズマ容量結合型プラズマ(CCP:Capacitively Coupled Plasma)、電子サイクロトン共鳴プラズマ(ECP:Electron Cyclotron resonance Plasma)、ヘリコン波励起プラズマ(HWP:Helicon Wave Plasma)、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)、マイクロ波励起表面波プラズマ(SWP:Surface Wave Plasma)などがある。
このような本実施形態のエッチング方法は、例えば三次元NAND型フラッシュメモリの製造過程中の一工程である、シリコン窒化物層とシリコン酸化物層が基板上に交互に多数積層された積層膜に対して厚さ方向に延びる貫通孔を形成する工程において使用可能である。
積層されたシリコン酸化物層とシリコン窒化物層とを有する積層膜を備える被処理体を、本実施形態のエッチング方法によりエッチングして、積層膜に貫通孔を形成する方法の一例を、図1を参照しながら説明する。
図1は、積層膜5に貫通孔9が形成された被処理体の断面図であるが、この被処理体は、シリコン窒化物層3とシリコン酸化物層2が交互に多数(図1の例では3層ずつ)積層された積層膜5が、半導体基板1の上に設けられて構成されている。なお、半導体基板1の直上には積層膜5のシリコン酸化物層2が積層されている。
積層膜5の最上層のシリコン窒化物層3の上には、パターンが形成されたマスク7が被覆されており、本実施形態のエッチング方法によりエッチングを行うと、マスク7から露出する積層膜5がエッチングされて貫通孔9が形成される。
本実施形態のエッチング方法は、シリコン窒化物層3のエッチング速度とシリコン酸化物層2のエッチング速度を同程度に制御することが可能であるので、積層膜5に貫通孔9を形成する際には、貫通孔9の内面に露出するシリコン窒化物層3が面方向(厚さ方向に直交する方向)に過剰にエッチングされることが抑制される。よって、アスペクト比20を超えるような高アスペクト比の貫通孔9を形成する深掘りエッチングを積層膜5に対して施した場合でも、図1に示すように、積層膜5の積層構造の崩壊やエッチング形状異常を生じることなく貫通孔9を形成することができる。なおかつ、アスペクト比20を超えるような高アスペクト比の貫通孔9を形成する深掘りエッチングを積層膜5に対して施した場合でも、高いエッチング速度を保ちながら良好な形状の貫通孔9を形成することができる。
以下に実施例及び比較例を示して、本発明をより詳細に説明する。
参考例1
図2を参照しつつ参考例1の試験片の製造方法を説明する。プラズマ化学気相成長法により、図示しないSi基板上にシリコン窒化物からなるシリコン化合物層21を成膜した。シリコン化合物層21の膜厚は2000nmとした。次に、シリコン化合物層21上にフォトレジストドットパターンマスク23を形成して、試験片Aを得た。ドットパターンの開口部23aの直径は50nm~200nmとした。また、フォトレジストドットパターンマスク23の膜厚は1000nmとした。
次に、シリコン窒化物からなるシリコン化合物層21に代えてシリコン酸化物からなるシリコン化合物層21をSi基板上に成膜する点以外は上記と同様にして、試験片Bを得た。
これらの試験片A、Bに対して誘導結合型プラズマエッチング(ICPエッチング)を施し、シリコン化合物層21(シリコン窒化物層又はシリコン酸化物層)をエッチングしてホールを形成した。エッチング条件は以下の通りである。
エッチング装置:サムコ株式会社製のICPエッチング装置RIE-200iP
エッチング時間:10分間
ICP電力 :500W
バイアス電力 :200W
圧力 :2Pa
エッチングガス:ブロモトリフルオロエチレン(以下「BTFE」と記す)1体積部とアルゴン9体積部との混合ガス
エッチングガスの流量:100SCCM
エッチングが終了したら、Si基板、シリコン化合物層21、及びフォトレジストドットパターンマスク23の積層方向に沿う平面で試験片A、Bをそれぞれ切断し、その断面を日本電子株式会社製の電界放出形走査電子顕微鏡(FE-SEM装置)により観察した。そして、その観察結果から、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
エッチング速度は、フォトレジストドットパターンマスク23に被覆された被覆部と開口部23aとにおけるシリコン化合物層21の膜厚差(すなわち、図2におけるエッチング深さc)とエッチング時間とから算出した。また、ホールのアスペクト比は、開口部23aの径bとエッチング深さcの比c/bである。さらに、ホールのサイドエッチ率は、ホールの側壁の削れ量aと開口部23aの径bの比a/bである。なお、ホールの側壁の削れ量aとは、図2に示すように、略垂直に延びるホールの側壁が削れてホールの長さ方向中間部が樽型形状となった場合に、削れた部分のホールの長さ方向に直交する方向の長さを意味する。
〔実施例2〕
エッチングガス中の不飽和ハロンをBTFEから1-ブロモ-1-フルオロエチレン(以下、「1B1FE」と記す)に代えた点以外は、参考例1と同様にしてエッチング及び顕微鏡観察を行い、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
〔実施例3〕
エッチングガス中の不飽和ハロンをBTFEから(E)-1-ブロモ-2-フルオロエチレン(以下、「1B2FE」と記す)に代えた点以外は、参考例1と同様にしてエッチング及び顕微鏡観察を行い、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
〔比較例1〕
エッチングガスを(E)-1,3,3,3-テトラフルオロプロペン(以下、「HFO-1234ze」と記す)1体積部と酸素ガス1体積部とアルゴン8体積部との混合ガスに代えた点以外は、参考例1と同様にしてエッチング及び顕微鏡観察を行い、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
〔比較例2〕
エッチングガスをHFO-1234ze1体積部とヘキサフルオロプロペン(C36)0.5体積部と酸素ガス0.6体積部とアルゴン7.9体積部との混合ガスに代えた点以外は、参考例1と同様にしてエッチング及び顕微鏡観察を行い、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
〔比較例3〕
エッチングガスをブロモトリフルオロメタン(CBrF3)に代えた点以外は、参考例1と同様にしてエッチング及び顕微鏡観察を行い、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
〔比較例4〕
エッチングガスを四フッ化炭素(CF4)に代えた点以外は、参考例1と同様にしてエッチング及び顕微鏡観察を行い、シリコン化合物層21(シリコン窒化物層及びシリコン酸化物層)のエッチング速度と、形成されたホールのアスペクト比及びサイドエッチ率とをそれぞれ測定した。
Figure 0007310608000001
参考例1、実施例2、3及び比較例1~4の結果を、表1及び図3~6のグラフに示す。表1及び図3~6のグラフから明らかなように、FとBrとを有するエチレン誘導体を含有するエッチングガスを使用してエッチングを行った参考例1、実施例2、3は、比較例1~4に比べて、高アスペクト比のホールを高いエッチング速度で形成できており、且つ、サイドエッチ率が低く良好な形状のホールを形成できている。さらに、参考例1、実施例2、3は、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度が同程度に制御されている。
比較例1は、サイドエッチ率は低かったものの、高アスペクト比のホールを形成する際のエッチング速度が十分ではなかった。また、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度との差が大きかった。
比較例2は、サイドエッチ率が低く、比較例1に比べるとシリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度とが同程度になってはいるものの、高アスペクト比のホールを形成する際のエッチング速度が十分ではなかった。
比較例3は、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度が同程度に制御されており、高アスペクト比のホールを形成する際のエッチング速度も良好なレベルであったものの、サイドエッチ率が高かった。
比較例4は、シリコン窒化物層のエッチング速度とシリコン酸化物層のエッチング速度との差が大きく、サイドエッチ率も高かった。
1 半導体基板
2 シリコン酸化物層
3 シリコン窒化物層
5 積層膜
7 マスク
9 貫通孔
21 シリコン化合物層
23 フォトレジストドットパターンマスク
23a 開口部

Claims (4)

  1. 積層されたシリコン酸化物層とシリコン窒化物層とを有する積層膜を備える被処理体を、(E)-1-ブロモ-2-フルオロエチレン及び1-ブロモ-1-フルオロエチレンからなる群より選ばれる少なくとも一つである不飽和ハロンを含有するエッチングガスにより処理して、前記シリコン酸化物層と前記シリコン窒化物層との両方を、前記シリコン酸化物層のエッチング速度に対する前記シリコン窒化物層のエッチング速度の比が0.8以上1.5未満となるようにエッチングするエッチング工程を備えるエッチング方法。
  2. 前記エッチングガスが不活性ガスをさらに含有する請求項1に記載のエッチング方法。
  3. 前記エッチング工程においては、前記エッチングガスをプラズマ化して得られるプラズマガスを用いてエッチングする請求項1又は請求項2に記載のエッチング方法。
  4. 請求項1~3のいずれか一項に記載のエッチング方法でエッチングを行うことを含む半導体の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113784776B (zh) * 2019-08-06 2024-03-19 株式会社力森诺科 气体处理方法和气体处理装置
US20240038546A1 (en) * 2020-08-31 2024-02-01 Showa Denko K.K. Plasma etching method and method for manufacturing semiconductor element
WO2023100476A1 (ja) * 2021-12-02 2023-06-08 株式会社レゾナック デポジション膜の形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038864A (ja) 2010-08-05 2012-02-23 Toshiba Corp 半導体装置の製造方法
JP2017103388A (ja) 2015-12-03 2017-06-08 東京エレクトロン株式会社 プラズマエッチング方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US176293A (en) 1876-04-18 Improvement in grain-binders
US152255A (en) 1874-06-23 Improvement in transplanters
JPH01304731A (ja) * 1988-06-01 1989-12-08 Matsushita Electric Ind Co Ltd エッチング方法とエッチドミラーとエッチング装置
JP3160961B2 (ja) 1991-10-02 2001-04-25 ソニー株式会社 ドライエッチング方法
US6660643B1 (en) * 1999-03-03 2003-12-09 Rwe Schott Solar, Inc. Etching of semiconductor wafer edges
CN101625966A (zh) 2008-07-11 2010-01-13 东京毅力科创株式会社 基板处理方法
JP2010041028A (ja) * 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
SG173283A1 (en) 2010-01-26 2011-08-29 Semiconductor Energy Lab Method for manufacturing soi substrate
JP2014041849A (ja) 2010-06-24 2014-03-06 Nippon Zeon Co Ltd プラズマ反応用ガス及びその利用
US20150357200A1 (en) * 2012-12-27 2015-12-10 Zeon Corporation Dry etching method
JP6788177B2 (ja) * 2015-05-14 2020-11-25 セントラル硝子株式会社 ドライエッチング方法、ドライエッチング剤及び半導体装置の製造方法
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038864A (ja) 2010-08-05 2012-02-23 Toshiba Corp 半導体装置の製造方法
JP2017103388A (ja) 2015-12-03 2017-06-08 東京エレクトロン株式会社 プラズマエッチング方法

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