JP7309951B2 - マスタ、スレーブ、マスタスレーブ通信システム、オンチップインターコネクトシステム、マスタを動作させる方法、スレーブを動作させる方法、マスタスレーブ通信システムを動作させる方法、およびオンチップインターコネクトシステムを動作させる方法 - Google Patents

Description

本発明は、マスタ、スレーブ、マスタスレーブ通信システム、オンチップインターコネクトシステム、マスタを動作させる方法、スレーブを動作させる方法、マスタスレーブ通信システムを動作させる方法、およびオンチップインターコネクトシステムを動作させる方法に関する。

多くの機能が単独のチップ上に供給されるいわゆるオンチップシステム（例示的なシステムについては図１を参照されたい）の今日のマルチコアユニット（ＭＣＵ）では、能動的な機能装置、例えばＣＰＵ、直接的なメモリアクセスまたは高速通信の機能と、受動的な機能装置、例えばメモリの機能、通信機能、および能動的な機能によって設定および制御されて能動的な機能によって利用されるその他のシステム機能と、が提供される。

これらの機能装置間のオンチップ通信にはオンチップインターコネクト、すなわち対応する通信プロトコルを備えた、チップ上に形成される接続構造が利用される。

能動的な機能装置は、インターコネクトに接続されたマスタによって提供され、受動的な機能装置は、スレーブによって提供される。

インターコネクトにより、マスタは、スレーブにアクセス可能である。インターコネクトのベースを成すのは、通信プロトコル、例えばＡＸＩ、ＡＨＢ、ＳＲＩ、ＦＰＩまたはこれに類するものと、インターコネクトに接続されているそれぞれのスレーブについて、どのアドレスによってマスタが、スレーブおよびそれらのリソース（例えば、レジスタ、メモリ、外部リソース）にアクセスできるかを記述するアドレス割り当てとである。さらに、アクセスのどのタイプが、どのアクセス権限で、それぞれのアドレスを読み出しまた書き込めるかを定義する必要があり、また接続されているマスタとスレーブとの間の通信を制御し、かつ例えば線路１１０およびマルチプレクサ１０８を用いて、（通信調停、アドレスパスおよびデータパス、デバッグサポートなどのために）コネクションを実現するバスネットワークを定義する必要がある。

インターコネクトは、例えば、ワンマスタインターコネクトとして、マルチマスタインターコネクトとして、またはクロスバーベースのインターコネクトとして形成されていてよい。

マルチマスタインターコネクトでは、これに接続されたすべてのマスタおよびスレーブは、バスネットワークの本質的な部分を互いに共有することができ、例えば、同じアドレスフェーズ信号および／または読み出しデータフェーズ信号および書き込みデータフェーズ信号を受信することができる。このことが意味するのは、それぞれの時点に１つのアドレスフェーズだけ、１つの読み出しデータフェーズだけおよび／または１つの書き込みデータフェーズだけが存在できることである。

クロスバーベースのインターコネクトでは、複数のマスタが同時に複数のスレーブにアクセス可能である。しかしながら同じスレーブへの同時のアクセス問合せは、上の場合と同様に順次に処理される。

他にもさらに、例えば、スレーブから成る種々異なるグループへの並列アクセスをマスタが有し得るいわゆるマルチレイヤインターコネクトとして複数のマルチマスタインターコネクトが形成される場合には、中間形態が存在する。システムインターコネクトは、多くの場合に、部分的に相異なるプロトコルを有する複数のインターコネクトによって構築されていてよく、これらのインターコネクトは、ブリッジを介して、透過なシステムインターコネクトに接続されていてよい。

マスタスレーブアクセスは一般に、３つのフェーズで経過する（例証のために、ＦＰＩプロトコルにしたがうマスタスレーブアクセスにおける例示的な時間経過を示す図４も参照されたい）、すなわち１つのフェーズは、マスタが、（マルチマスタインターコネクトにおいて）インターコネクトアクセスを要求するか、または（クロスバーインターコネクトにおいて）スレーブへのアクセスを要求する問合せフェーズである。インターコネクトアービタは、同じリソースに複数のアクセス要求がある場合、通信調停を行う（すなわち、アクセスの順番について決定を行う）。別の１つのフェーズは、アドレスフェーズであり、このアドレスフェーズでは、マスタは、インターコネクトアービタから許可を入手しておりかつ実行されるべき（場合によって並列の）トランザクションについての複数の情報パケット、例えば、トランザクションのタイプがどれであるか（例えば、これが、読み出しおよび／または書き込みであるか否か、およびＯＰコード）と、アドレスと、デバッグおよびトラッキングのためおよびアクセス制御のためのトランザクションＩＤと、アドレスフェーズの開始および終了を示すための制御信号とを伝送する。さらに別のフェーズは、１つまたは複数のデータフェーズであり、データフェーズは一般に、並列に伝送可能な複数の個別情報、例えば、読み出しデータ／書き込みデータと、トランザクションＩＤと、誤り、例外または有効なデータ伝送を示すためのアクティブスレーブからアクティブマスタへのアクセス権限コードと、データ伝送の遅延または中断のための付加的な制御信号その他を有する。

使用されるプロトコルタイプに応じて、例えばクロスバープロトコルでは、問合せフェーズとアドレスフェーズとを組み合わせることができる。

動作信頼性が不可欠である応用において必要になり得るのは、アクティブマスタ（すなわち、インターコネクトを用いてアクティブスレーブと現在、データ交換を行っているマスタ）から、バスネットワークを用いてアクティブスレーブに伝送する際に、データ伝送を損ない得るあらゆる誤りを識別することである。

これを保証するために、バスネットワークの（完全または部分的な）二重化およびロックステップモードが、確かに理論的には考えられ得るが、これに伴う比較的大きな所要スペースおよび増大するエネルギ消費のゆえに非常時には受け入れられない。

したがって今日では好ましくは、アドレスフェーズおよびデータフェーズ中に伝送される情報全体の、誤り検出符号を用いた保護が用いられる。

この際には情報の送信側は、誤り検出符号（"Error detection code"を表すＥＤＣ）を生成して、情報に並行してまたは情報に対して時間をずらして、バスネットワークによって誤り検出符号を伝送することができる。

次に受信側は、受信された情報と、受信されたＥＤＣとを比較し、これによって誤りを識別することができる。

問合せ信号または許可信号のような個別制御信号もＥＤＣによって、例えばパリティビット、二重化またはこれに類するものによって補足することができる。

しかしながら、今日ではロックステップがなければ十分に保護されない局面が存在し、これは、意図しないまたは誤った複数のトランザクションであり、これらのトランザクションは、個別トランザクション情報の混合物（例えばデータフェーズデータおよびデータフェーズ制御情報）に基づき、これらの個別トランザクション情報は、それぞれ個別に（例えば、データ、ハンドシェーク信号およびスレーブ受領コードによって）ＥＤＣ保護されているが、プロトコル制限に起因して、トランザクションに一意に対応付けることができない。このことの例は、別々にＥＤＣ保護される読み出しデータ、読み出しデータトランザクションＩＤおよび読み出しデータハンドシェーク信号である。

バスネットワークにおけるマルチプレクサ構造１０８が一時的に誤って接続されている例示的なケースでは、誤った情報がマスタもしくはスレーブに伝達されてしまうという事態が起こり得る。ロックステップサポートを備えた冗長なバスネットワークが設けられている場合であっても、２つのサイクルの遅延で、ロックステップロジックによって誤りが識別され得る前に、最初に情報が誤って送達されて処理されてしまうことが起こり得る。このような状況は、システム内での誤転送を阻止しようとする、信頼性について目標の設定と相容れないことになり得る。

類似のタイプの誤動作は、ＥＤＣ保護されていないロジックが誤りを有する場合にも発生し得る。例えば、マスタおよび／またはスレーブが、アドレスフェーズ制御信号もしくはデータフェーズ制御信号を送信したい場合に、または例えば、ロックステップ保護されていないマスタが、意図せずにではあるが正しい問合せを送信する場合に、バスネットワークにシグナリングするために、マスタおよび／またはスレーブが、出力イネーブル信号を使用する場合に発生し得る。

図２には、例えばＦＰＩバス（Flexible Peripheral Interconnect Bus）を形成することができる（例えばバスネットワークの）インターコネクト１１０によって接続されている２つのマスタ１０２（アクティブマスタ１０２Ａおよび非アクティブマスタ１０２ｎＡ）と、２つのスレーブ１０４（アクティブスレーブ１０４Ａおよび非アクティブスレーブ１０４ｎＡ）と、を有するマスタスレーブシステム１００の概略図が示されている。

すべてのマスタ１０２およびすべてのスレーブは、有効なトランザクション情報（すなわち正しいＥＤＣデータを含めて）をそれらの出力レジスタに有し、このことは、切換速度を、ひいてはエネルギ消費を低く維持するのに有利である。

通信調停の後、非アクティブマスタ１０２ｎＡの出力レジスタによってアドレスフェーズ情報が、誤って転送される例示的な状況が、（１）によってマーキングされている。これは、トランザクション実装およびバスネットワーク実装のタイプに応じ、場合によってはアクティブスレーブ１０４Ａによって識別されないことがある。

非アクティブマスタ１０２ｎＡの出力レジスタによって制御情報が、誤って転送される例示的な状況が、（２）によってマーキングされている。これは、誤った書き込みデータが気付かれずにアクティブマスタ１０２Ａによって受け取られるしまうことに結び付くことがある。

非アクティブスレーブ１０４ｎＡの出力レジスタによって制御情報またはデータ情報が、誤ってアクティブマスタ１０２Ａに転送される例示的な状況が、（３）によってマーキングされている。このことは、データが読み出される際に、これが誤って読み出されてしまったことが識別されないことに結び付くことがある。その理由は、例えば、誤った「読み出されたデータは有効」信号、またはスレーブの出力レジスタから誤って読み出されたデータが、そのようなものと識別されないからであり、なぜならば、例えば、前のアクセスにより、正しいトランザクションＩＤが依然として出力レジスタに存在するからである。

種々異なる実施例では、誤り状態もしくは誤動作の改善された識別を備えたマスタスレーブシステムを有するマスタスレーブ通信システム（略してマスタスレーブシステム）もしくはオンチップインターコネクトシステム（システムオンチップとも称される）が、そのために付加的にチップ面を必要とすることなく設けられる。

種々異なる実施例では、改善された、かつコスト的に効率的な誤り検出のために、最適化されたＥＤＣデフォルト値を有するマスタスレーブシステムもしくはシステムオンチップが提供される。

マスタスレーブシステムもしくはシステムオンチップは、種々異なる実施例では、上で説明した誤動作を識別し、ひいては動作信頼性を高めることができる。

本発明の実施例を図面に示し、以下で詳しく説明する。

従来技術によるマスタスレーブシステムの概略図である。 従来技術によるマスタスレーブシステムの別の概略図である。 種々異なる実施例によるマスタスレーブシステムの概略図である。 ＦＰＩプロトコルによるデータ伝送過程の概略図である。 種々異なる実施例にしたがって、マスタスレーブシステムを動作させる方法の流れ図である。 種々異なる実施例にしたがって、マスタスレーブシステムを動作させる別の方法の流れ図である。

以下の詳細な説明では、添付の図面を参照する。これらの図面は、本願の一部を形成し、またこれらの図面には、本発明を実施することができる特定の実施形態が、説明のために示されている。この点に関して、例えば、「上方に」、「下方に」、「前方に」、「後方に」、「前方のもの」、「後方のもの」などの方向の用語は、説明される図の向きを基準にして使用される。実施形態の複数のコンポーネントは、いくつかの異なる向きで位置決め可能であるため、方向の用語は、説明のために使用され、決して制限的なものではない。本発明の権利保護範囲を逸脱することなく、他の実施形態を利用し、構造的または論理的な変更を行えることは当然のことである。特に別に明記しない限り、本明細書で説明される種々異なる例示的な実施形態の特徴的構成が互いに組み合わせ可能であることは当然のことである。したがって以下の詳しい説明は、制限的な意味で理解されるべきでなく、本発明の権利保護範囲は、添付の特許請求の範囲によって定められる。

本明細書の枠内において、「接合される」、「接続される」および「結合される」という用語は、直接的な接合も間接的な接合も表すために使用され、直接的または間接的な接続、ならびに直接的または間接的な結合を表すために使用される。図面において、同一または類似の要素には、目的にかなう限り、同じ参照符号が付されている。

本明細書において、インターコネクトおよびインタフェースという用語は、マスタとスレーブとの間のデータ交換接続について、交換可能に使用される。

本発明では、誤り検出符号（Error Detection Code、ＥＤＣ）について言及する。択一的または付加的には、誤り検出符号の代わりに、一般に、誤り検出に加えてある程度の誤り訂正も可能にする誤り訂正符号（Error Correction Code、ＥＣＣ）が使用可能である。

上で説明したようにそれぞれのマスタ１０２およびそれぞれのスレーブ１０４は、マスタ１０２がアクティブマスタ１０２Ａになる、もしくはスレーブ１０４がアクティブスレーブ１０４Ａになるときに伝送されるトランザクション情報を記憶するための出力データメモリ（例えば、出力レジスタ）を有する。出力データメモリは、図２では（その機能にしたがって）書きこまれた矩形のボックスとして示されており、この矩形のボックスは、少なくともインターコネクト１１０の方向も指している矢印に接続されている。

マスタ１０２もしくはスレーブが非アクティブである限り、出力データメモリには、最後のトランザクションについて書き入れられた値が、またはデフォルト値が満たされており、正しく対応付けられたＥＤＣ値が、同じ出力データメモリか、または例えば独立したＥＤＣ出力データメモリに同様に記憶されている。

上で図４に関連して説明したように、アクティブマスタ１０２Ａとアクティブスレーブ１０４Ａとの間のトランザクション情報が、非アクティブマスタ１０２ｎＡもしくは非アクティブスレーブ１０４ｎＡの出力データメモリの（ＥＤＣ訂正器による）情報によって置き換えられるか、または融合されてしまうことが起こり得る。

コネクションエラーおよび／またはデータ入力誤りは、上で説明したように、データが正しいという結果をＥＤＣ検査が示しているため、発見されないままになる可能性がある。例えば、誤って伝送される読み出し準備完了では、予想されない時点に旧いデータが読み出されるが、誤りとして識別されないことが起こり得る。というのはこの旧いデータが、所属の正しいＥＤＣと共に、依然として出力データメモリにあり、したがってＥＤＣ検査はデータを有効にするためである。

上で説明した発見されない誤動作もしくは誤り状態および類似のものを容易に阻止するために、種々異なる実施例では、マスタもしくはスレーブの設定を変更し、これにより、このマスタもしくはスレーブが、アクティブマスタもしくはアクティブスレーブでない場合には、このマスタもしくはスレーブが、そのそれぞれの出力データメモリに、無効なデータＥＤＣ組み合わせをつねに記憶しているようにする。

これにより、種々異なる実施例において達成できるのは、（例えば誤りのある出力要求の際に、例えばこれについて応答として）出力データメモリからデータが誤って伝送される場合であっても、受信側においてデータが無効として識別されることである。

種々異なる実施例では、マスタが、アクティブマスタでない、例えば、アドレスフェーズもしくはデータフェーズについてのアクティブマスタでないか、もしくは送信しないように構成されている場合にはつねに、マスタが、無効なデータＥＤＣ組み合わせを記憶している（すなわち、データ、ＥＤＣデータまたは両者が、データが無効であるという結果をＥＤＣ検査が示すように変更される）ようにプロトコルの補足が行われる。

種々異なる実施例では、スレーブが、アクティブスレーブでない場合、例えば、データフェーズについてのアクティブスレーブでないか、もしくは送信しないように構成されている場合にはつねに、スレーブが、無効なデータＥＤＣ組み合わせを記憶している（すなわち、データ、ＥＤＣデータまたは両者が、データが無効であるという結果をＥＤＣ検査が示すように変更される）ようにプロトコルの補足が行われる。

したがって種々異なる実施例において達成できるのは、アクティブマスタまたはアクティブスレーブのトランザクション情報が、非アクティブマスタもしくは非アクティブスレーブの出力データメモリ値によって置き換えられてしまうことに結び付く、バスネットワークにおける誤動作が、直ちに発見されることである。

意図しないまたは誤ったトランザクションが実行されることになる、（マスタもしくはスレーブ内外に、マスタスレーブシステムの内外に要因を有し得る）このタイプの誤りは、バスネットワークの構造およびインプリメントについての詳細を知る必要なく識別される。したがって、対応するロックステップインプリメンテーションを備えたインターコネクトアドレスおよびデータパスの冗長な実施は、不要である。

非アクティブマスタもしくは非アクティブスレーブの監視も省略可能である。

マルチマスタインターコネクトの場合であっても、このタイプの誤りは、（例えば、ＡＮＤ結合による「出力イネーブル」によって制御される）バスネットワークにおける複数の出力信号の論理結合を知ることなく、種々異なる実施例にしたがって識別される。

さらに、それぞれのフェーズについてただ１つのマスタおよびスレーブがアクティブである複数の実施例において、またクロスバーインターコネクトにおいても、特に一意のトランザクション識別子（トランザクションＩＤ）に関連して、マルチマスタインターコネクトについて付加的にカバーを行うことができる。

種々異なる実施例では、付加的な誤り検出は、（特に所要スペースおよびエネルギ消費についての）付加的なコストなしに実現されかつ容易に検証可能である。

マスタスレーブシステムもしくはシステムオンチップの信頼性は、トランザクション情報の受信側が、誤りを直ちに識別し、システムにおける誤りの順送りを直ちに阻止できることによって高めることができる。

図３には、種々異なる実施例にしたがい、マスタスレーブシステム３００の概略図が示されている。

マスタスレーブシステム３００は、少なくとも１つのマスタ３０２、例えばＣＰＵ、直接的なメモリアクセス、高速通信または類似のものを有していてよい。よりよく区別するために、アクティブマスタには参照符号３０２Ａが、非アクティブマスタには参照符号３０２ｎＡが付されている。

マスタスレーブシステム３００はさらに、少なくとも１つのスレーブ３０４、例えば、メモリ、通信機能または類似のものを有していてよい。よりよく区別するために、アクティブスレーブには参照符号３０４Ａが、非アクティブスレーブには参照符号３０４ｎＡが付されている。

少なくとも１つのマスタ３０２は、少なくとも１つのマスタ出力データメモリを有していてよい。マスタ出力データメモリは、図３では、アクティブマスタ３０２Ａにおいて、また非アクティブマスタ３０２ｎＡにおいて、（その機能にしたがって）書きこまれた矩形のボックスとして示されており、この矩形のボックスは、少なくともインターコネクト３１０の方向も指している矢印に接続されている。マスタ３０２を指している矢印に接続されているボックスは、マスタ入力レジスタである。両向き矢印を有するボックスは、マスタ入力データメモリもマスタ出力データメモリも有する。マスタ出力データメモリは、ＥＤＣエンコーダに、マスタ入力レジスタは、ＥＤＣデコーダに、またマスタ入／出力データメモリは、ＥＤＣエンコーダおよびＥＤＣデコーダに接続されている。

マスタスレーブシステム３００はさらに、少なくとも１つのマスタ３０２と少なくとも１つのスレーブ３０４とを接続するインタフェース３１０を有する。インタフェース３１０は、データ伝送プロトコルにしたがって、例えばＡＸＩ、ＡＨＢ、ＳＲＩ、ＦＰＩまたはこれに類するものにしたがい、少なくとも１つのマスタ３０２と少なくとも１つのスレーブ３０４との間で双方向にデータ伝送を提供するように構成されていてよい。

少なくとも１つのマスタ３０２、少なくとも１つのスレーブ３０４およびインタフェース３１０は、共通のチップ上に構成されていてよく、したがってオンチップシステムとも称されるシステムオンチップを形成していてよい。

少なくとも１つのマスタ３０２は、種々異なる実施例では、送信モードにおいて（この場合にマスタ３０２は、アクティブマスタ３０２Ａとして送信の準備が完了している）、インタフェース３１０を用いた伝送のために、出力データと所属の誤り検出データとから成る有効な組み合わせをマスタ出力データメモリに記憶するように構成されていてよい。出力データおよび所属の誤り検出データは、同じマスタ出力データメモリに記憶されていてよいか、もしくは記憶可能であり、または別のマスタ出力データメモリに記憶されていてよいか、もしくは記憶可能である。

誤り検出データは、実質的に既知の仕方で出力データから、例えば、パリティ検査として、反復符号として、リードソロモン符号として、ハミング符号または類似のものとして形成可能である。

少なくとも１つのマスタ３０２はさらに、非送信モードにおいて（この場合にマスタ３０２は、非アクティブマスタ３０２ｎＡであるか、またはアクティブマスタ３０２Ａとして送信の準備が完了していない）、少なくとも１つのマスタ出力データメモリに、出力データと所属の誤り検出データとから成る無効な組み合わせを記憶するように構成されていてよい。

種々異なる実施例では、少なくとも１つのスレーブ３０４は、少なくとも１つのスレーブ出力データメモリを有していてよい。スレーブ出力データメモリは、図３では、アクティブスレーブ３０４Ａにおいて、また非アクティブスレーブ３０４ｎＡにおいて、（その機能にしたがって）書きこまれた矩形のボックスとして示されており、この矩形のボックスは、少なくともインターコネクト３１０の方向も指している矢印に接続されている。スレーブ３０４を指している矢印に接続されているボックスは、スレーブ入力レジスタである。両向き矢印を有するボックスは、スレーブ入力データメモリもスレーブ出力データメモリも有する。スレーブ出力データメモリは、ＥＤＣエンコーダに、スレーブ入力レジスタは、ＥＤＣデコーダに、またスレーブ入／出力データメモリは、ＥＤＣエンコーダおよびＥＤＣデコーダに接続されている。

少なくとも１つのスレーブ３０４は、送信モードにおいて（この場合にスレーブ３０４は、アクティブスレーブ３０４Ａとして送信の準備が完了している）、インタフェース３１０を用いた伝送のために、出力データと所属の誤り検出データとから成る有効な組み合わせをスレーブ出力データメモリに記憶するように構成されていてよい。出力データおよび所属の誤り検出データは、同じスレーブ出力データメモリに記憶されていてよいか、もしくは記憶可能であり、または別のスレーブ出力データメモリに記憶されていてよいか、もしくは記憶可能である。

誤り検出データは、実質的に既知の仕方で出力データから、例えば、パリティ検査として、反復符号として、リードソロモン符号として、ハミング符号または類似のものとして形成可能である。

少なくとも１つのスレーブ３０４はさらに、非送信モードにおいて（この場合にスレーブ３０４は、非アクティブスレーブ３０４ｎＡであるか、またはアクティブスレーブ３０４Ａとして送信の準備が完了していない）、少なくとも１つのスレーブ出力データメモリに、出力データと所属の誤り検出データとから成る無効な組み合わせを記憶するように構成されていてよい。

種々異なる実施例では、マスタスレーブシステム３００は、少なくとも１つのマスタ３０２も、説明した少なくとも１つのスレーブ３０４も有する。

出力データと所属の誤り検出データとから成る無効な組み合わせは、種々異なる実施例において、例えば、マスタ出力データメモリもしくはスレーブ出力データメモリからのデータ伝送が以前にすでに行われている場合、以前に記憶されている、出力データと所属の誤り検出データとから成る有効な組み合わせから、誤り検出データの少なくとも１つのビットおよび／または出力データの少なくとも１つのビットの変更、例えば反転によって形成可能である。

少なくとも１つのビットの変更は、ＥＤＣを用いたデータの妥当性の検査の際に、データが誤りを有することが決定できることが保証されるように行うことが可能である。

データまたはＥＤＣデータにおける個々のビットの変更、例えば反転は、極めて簡単かつ余りエネルギを使用せずにデータＥＤＣ組み合わせを無効にする選択肢であり得る。

より高いエネルギコストを伴う選択肢は、誤り検出データのすべてのビットを反転しかつ出力データのすべてのビットを保持すること、もしくは逆に出力データのすべてのビットを反転しかつ誤り検出データのすべてのビットを保持することであってよいが、これらは、場合によっては、より高い確実性でデータＥＤＣ組み合わせを無効にすることに結び付く。

種々異なる実施例では、出力データのあらかじめ定められた複数のビットおよび／またはＥＤＣデータのあらかじめ定められた複数のビットを変更する、例えば反転することができる。

種々異なる実施例では、少なくとも１つのスレーブ３０４（例えば複数のスレーブ）はさらに、受信モードにおいて、インタフェース３１０を用いてデータおよび所属の誤り検出データを受信し、所属の誤り検出データを用いてデータを検証するように構成されていてよく、誤りの結果としてスレーブ３０４において（例えば、非送信モードの少なくとも１つのマスタ３０２から）受信されるデータが無効と識別される。

スレーブ３０４は、無効なデータを受信したことが確定された際に、あらかじめ定められた処理、例えば、受信したデータを無視する、警告を送信する、または類似のことを実行するように構成されていてよい。

少なくとも１つのマスタ３０２（例えば複数のマスタ３０２）は、受信モードにおいて、インタフェース３１０を用いてデータおよび所属の誤り検出データを受信し、所属の誤り検出データを用いてデータを検証するように構成されていてよく、誤りの結果としてマスタ３０２において（例えば、非送信モードの少なくとも１つのスレーブ３０４から）受信されるデータが無効と識別される。

マスタ３０２は、無効なデータを受信したことが確定された際に、あらかじめ定められた処理、例えば、受信したデータを無視する、警告を送信する、または類似のことを実行するように構成されていてよい。

種々異なる実施例では、マスタ３０２もしくはスレーブ３０４は、制御信号データ、アドレスデータ、およびデータフェーズにおけるデータに関連するＥＤＣデータが、使用されるインターコネクトプロトコルについて重要でない場合に、無効なデータ／ＥＤＣ組み合わせをその出力データメモリに記憶するように構成されていてよい。

使用される通信プロトコルに応じて、バスネットワークによって持続的に評価される信号、例えば、アービタへのマスタ問合せ（インタフェース３１０／インターコネクトアクセスによる問合せ）または類似の信号が設けられていてよい。これに対応して、対応する出力データメモリには、有効なデータが持続的に満たされなければならない。

マスタ３０２についての対応する制御信号の名前は、異なっていてよい。マルチマスタインターコネクトプロトコルでは、マスタ３０２とアービタとの間で固有の問合せ信号および許可信号が定義されることが多く、このことは、問合せ信号に持続的に有効なデータＥＤＣ組み合わせが満たされなければならないことを意味する。

クロスバーベースのインターコネクトプロトコルでは、問合せフェーズとアドレスフェーズとが一致していることが多く、これにより、マスタ３０２は、例えば、「アドレス有効」信号を用いてアクセス問合せを送信し、「アドレス準備完了」信号を用いて確認を受け取る。このことは、マスタ３０２およびスレーブが持続的に、有効なＥＤＣと共に「アドレス有効」もしくは「アドレス準備完了」を準備しなければならないことを意味し得る。

それぞれのインターコネクト仕様により、制御信号、アドレス信号および／またはデータ信号が、マスタ３０２、スレーブ３０４およびアービタによって「無視される」モードにあるフェーズについての詳細が定義される。

種々異なる実施例によれば、データＥＤＣ組み合わせは、これらが、定期的に（例えば、バスネットワークまたは接続されたマスタ３０２またはスレーブ３０４によって）評価されるように構成されていない場合には、つねに無効にされるべきであるため、このことは、上で説明されたフェーズにも当てはまる。

マスタ３０２、スレーブ３０４およびアービタは当然のことながら、その特性が異なっていてよく、例えば、これらが、評価されるべき出力情報を供給しないそれぞれの時間間隔において、無効なデータＥＤＣデータ組み合わせをそれらの出力データメモリに供給するか否かは異なっていてよく、このことは、特に、コネクションエラーがいつ発生し得るかを予測できない場合に、好ましい変形形態になり得る。

択一的にはマスタ３０２、スレーブ３０４およびアービタは、特定の時間にのみ、またはデータ／ＥＤＣ出力データメモリの一部にのみ、無効な組み合わせを供給してよい。

これにより、例えば、インプリメントを簡略化することができるか、または特定のバスプロトコル状況において、広範囲にわたっては誤りを予想できない事態を考慮に入れることができる。

種々異なる実施例では、データが無効化され、しかも、対応付けられたそのＥＤＣに関してだけではなく、付加的に予想される値に関しても無効にされるような仕方で、データＥＤＣ組み合わせの無効化を行うことができる。

例えば、無効なアドレス、無効なトランザクションＩＤ、および／またはインターコネクトプロトコルに応じて無効な（通例、アドレスフェーズ中にトランザクションのタイプを示す）ＯＰコード、および／または無効な制御信号組み合わせを、マスタ出力データメモリもしくはスレーブ出力データメモリに書き込むことができるが、これらは、使用されるインターコネクトプロトコルには重要ではない。

一般にＥＤＣの無効化が好ましい。というのは、この無効化は、最小の付加的な切換速度を伴い（例えば、ただ１つのＥＤＣビットを切り換えるので十分である）、有効データまたはアドレスにおける制限についての問題、または新たな特徴を実現するためにあらかじめリザーブされたコードが利用される場合のプロトコル更新に関する問題を回避することができる。

マスタ３０２が送信フェーズに移行し、これにより、データがその出力データメモリにおいて関係するようになると、これらの出力データメモリには、有効なデータＥＤＣ組み合わせが満たされる。

無効化のためにどのデータが変更されたかに応じて、この変化は、元に戻すことが可能である。

図３には（図２に類似して）、マスタスレーブシステム３００が、種々異なる実施例にしたがって、図２に関連して説明した誤りをどのように回避するかが示されている。

図３では、無効なデータＥＤＣ組み合わせが満たされているすべての出力データメモリが、破線の枠によって強調されている。このことは、非アクティブマスタ３０２ｎＡの出力データメモリおよび非アクティブスレーブ３０４ｎＡの出力データメモリに該当する。

選択されたプロトコルにしたがってデータを伝送するように構成されていない場合、すべてのマスタ３０２およびすべてのスレーブ３０４が、それらの出力データメモリに無効なデータＥＤＣ組み合わせを記憶することにより、上で説明した誤り状況が発見され、この際にはビット切換速度の増大は、無視可能であってよい。例えば、ＥＤＣデータのＬＳＢ（Least Significant Bit）だけを切り換えるので十分であってよい。

図３にもマーキングされている（１）で説明する誤り状況についてこのことが意味するのは、通信調停の後、誤りを有するアドレスフェーズ情報が、アクティブマスタ３０２Ａとは別のそれぞれのマスタにより、誤りを有すると識別されることである。

（２）で説明する誤り状況では、非アクティブマスタ３０２ｎＡによって誤って送信されたそれぞれの制御信号は、この制御信号を受信するアクティブスレーブ３０４Ａにより、誤りを有すると識別される。

（３）で説明する誤り状況では、非アクティブスレーブ３０４ｎＡによって誤って送信されたそれぞれの制御信号は、誤りを有すると識別され、非アクティブスレーブ３０４ｎＡの出力データメモリから伝送された誤ったデータは、このデータを受信するアクティブマスタ３０２Ａにおいて、誤りを有すると識別される。

種々異なる実施例では、インターコネクトプロトコル補足が提供され、このインターコネクトプロトコル補足では、保護される情報（アドレスフェーズ、データフェーズ、制御情報）が、使用されるインターコネクトプロトコルにとって重要でない場合、接続されたすべてのマスタもしくはスレーブにより、データとＥＤＣ情報とから成る無効な組み合わせが、出力データメモリに供給される。これにより、情報の受信側に可能になるのは、非アクティブマスタまたは非アクティブスレーブからのコネクションエラーに起因して、無効な情報がこれらに到達する状況において、誤りを発見することである。

図５には、少なくとも１つのマスタ出力データメモリを備えた少なくとも１つのマスタ、少なくとも１つのスレーブ、および、少なくとも１つのマスタと少なくとも１つのスレーブとを接続するインタフェースを有するマスタスレーブシステムを動作させる方法の流れ図５００が示されている。

この方法は、マスタの送信モードにおいて、インタフェースを用いた伝送のために、出力データと所属の誤り検出データとから成る有効な組み合わせをマスタ出力データメモリに記憶すること（５１０）と、マスタの非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを少なくとも１つのマスタ出力データメモリに記憶すること（５２０）とを有していてよい。

図６には、少なくとも１つのスレーブ出力データメモリを備えた少なくとも１つのスレーブ、少なくとも１つのマスタ、および、少なくとも１つのマスタと少なくとも１つのスレーブとを接続するインタフェースを有するマスタスレーブシステムを動作させる方法の流れ図６００が示されている。

この方法は、スレーブの送信モードにおいて、インタフェースを用いた伝送のために、出力データと所属の誤り検出データとから成る有効な組み合わせをスレーブ出力データメモリに記憶すること（６１０）と、スレーブの非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを少なくとも１つのスレーブ出力データメモリに記憶すること（６２０）とを有していてよい。

以下ではまとめて、いくつかの実施例を示す。

実施例１は、マスタスレーブ通信システムのマスタである。マスタスレーブシステムは、少なくとも１つのマスタと少なくとも１つのスレーブとを接続するインタフェースを有する。少なくとも１つのマスタは、送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、少なくとも１つのマスタはさらに、非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するように構成されており、マスタは、選択的にマスタ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをマスタ出力データメモリに記憶するように構成されている。

実施例２は、マスタスレーブ通信システムのスレーブである。マスタスレーブ通信システムは、スレーブと少なくとも１つのマスタとを接続するインタフェースを有する。少なくとも１つのスレーブは、送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、少なくとも１つのスレーブはさらに、非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するように構成されており、スレーブは、選択的にスレーブ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをスレーブ出力データメモリに記憶するように構成されている。

実施例３は、実施例１記載の少なくとも１つのマスタと、少なくとも１つのスレーブと、を有するマスタスレーブ通信システムであり、少なくとも１つのスレーブは、送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、少なくとも１つのスレーブはさらに、非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するように構成されており、スレーブは、選択的にスレーブ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをスレーブ出力データメモリに記憶するように構成されている。

実施例４は、実施例２記載のスレーブと、少なくとも１つのマスタと、を有するマスタスレーブ通信システムであり、少なくとも１つのマスタは、送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせをマスタ出力データメモリに伝送するように構成されており、少なくとも１つのマスタはさらに、非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するように構成されており、マスタは、選択的にマスタ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをマスタ出力データメモリに記憶するように構成されている。

実施例５は、実施例３または４のいずれか１つに記載のマスタスレーブ通信システムであり、出力データと所属の誤り検出データとから成る無効な組み合わせは、出力データと所属の誤り検出データとから成る有効な組み合わせから、誤り検出データの少なくとも１つのビットおよび／または出力データの少なくとも１つのビットを変更することによって生成される。

実施例６は、実施例３から５までのいずれか１つに記載のマスタスレーブ通信システムであり、出力データと所属の誤り検出データとから成る無効な組み合わせは、出力データと所属の誤り検出データとから成る有効な組み合わせから、誤り検出データの少なくとも１つのビットおよび／または出力データの少なくとも１つのビットを反転することによって生成される。

実施例７は、実施例６記載のマスタスレーブ通信システムであり、出力データと所属の誤り検出データとから成る無効な組み合わせは、出力データと所属の誤り検出データとから成る有効な組み合わせから、誤り検出データのすべてのビットを反転しかつ出力データのすべてのビット保持することによって生成される。

実施例８は、実施例６記載のマスタスレーブ通信システムであり、出力データと所属の誤り検出データとから成る無効な組み合わせは、出力データと所属の誤り検出データとから成る有効な組み合わせから、出力データのすべてのビットを反転しかつ誤り検出データのすべてのビットを保持することによって生成される。

実施例９は、実施例３から８までのいずれか１つに記載のマスタスレーブ通信システムであり、少なくとも１つのスレーブはさらに、受信モードにおいて、インタフェースを用いて、データおよび所属の誤り検出データを受信し、所属の誤り検出データを用いて、データを検証するように構成されており、スレーブにおいて、誤りの結果として、非送信モードの少なくとも１つのマスタから受信されるデータが無効と識別される。

実施例１０は、実施例３から９までのいずれか１つに記載のマスタスレーブ通信システムであり、少なくとも１つのマスタはさらに、受信モードにおいて、インタフェースを用いて、データおよび所属の誤り検出データを受信し、所属の誤り検出データを用いてデータを検証するように構成されており、マスタにおいて、誤りの結果として、非送信モードの少なくとも１つのスレーブから受信されるデータが無効と識別される。

実施例１１は、実施例３から１０までのいずれか１つに記載のマスタスレーブ通信システムであり、少なくとも１つのマスタは、複数のマスタを有し、複数のマスタのそれぞれは選択的に、少なくとも１つのマスタ出力データメモリを有する。

実施例１２は、実施例３から１１までのいずれか１つに記載のマスタスレーブ通信システムであり、少なくとも１つのスレーブは、複数のスレーブを有し、複数のスレーブのそれぞれは選択的に、少なくとも１つのスレーブ出力データメモリを有する。

実施例１３は、実施例３から１２までのいずれか１つに記載のマスタスレーブ通信システムであって、インターコネクトプロトコルにしたがって、マスタとスレーブとの間のデータ伝送を実行するように構成されているマスタスレーブ通信システムである。

実施例１４は、実施例３から１３までのいずれか１つに記載のマスタスレーブ通信システムを有するオンチップインターコネクトシステムであり、少なくとも１つのマスタ、少なくとも１つのスレーブおよびインタフェースが共通のチップ上に構成されている。

実施例１５は、インタフェースによって少なくとも１つのスレーブに接続されているマスタを動作させる方法であり、この方法は、マスタの送信モードにおいて、インタフェースを用いて、マスタ出力データメモリに、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送することと、マスタの非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力することとを有し、マスタは、選択的にマスタ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをマスタ出力データメモリに記憶するように構成されている。

実施例１６は、インタフェースによって少なくとも１つのマスタに接続されているスレーブを動作させる方法であり、この方法は、スレーブの送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送することと、スレーブの非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力することとを有し、スレーブは、選択的にスレーブ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをスレーブ出力データメモリに記憶するように構成されている。

実施例１７は、実施例１５にしたがってマスタを動作させることを有する、マスタスレーブ通信システムを動作させる方法であり、さらにスレーブの送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送することと、スレーブの非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力することとを有し、スレーブは、選択的にスレーブ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをスレーブ出力データメモリに記憶するように構成されている。

実施例１８は、実施例１６にしたがってスレーブを動作させることを有する、マスタスレーブ通信システムを動作させる方法であり、さらにマスタの送信モードにおいて、インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送することと、マスタの非送信モードにおいて、誤りのある出力要求の際に、出力データと所属の誤り検出データとから成る無効な組み合わせを出力することとを有し、マスタは、選択的にマスタ出力データメモリを有し、かつ送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを、また非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせをマスタ出力データメモリに記憶するように構成されている。

実施例１９は、実施例１７または１８のいずれか１つに記載の方法であり、出力データと所属の誤り検出データとから成る無効な組み合わせの生成は、誤り検出データの少なくとも１つのビットを変更すること、および／または誤り検出データと出力データとの有効な組み合わせの出力データの少なくとも１つのビットを変更することを有する。

実施例２０は、実施例１７から１９までのいずれか１つに記載の方法であり、出力データと所属の誤り検出データとから成る無効な組み合わせの生成は、誤り検出データの少なくとも１つのビットを反転すること、および／または誤り検出データと出力データとの有効な組み合わせの出力データの少なくとも１つのビットを反転することを有する。

実施例２１は、実施例２０記載の方法であり、出力データと所属の誤り検出データとから成る無効な組み合わせの生成は、誤り検出データのすべてのビットを反転することと、出力データのすべてのビットを保持することとを有する。

実施例２２は、実施例２０記載の方法であり、出力データと所属の誤り検出データとから成る無効な組み合わせの生成は、出力データのすべてのビットを反転することと、誤り検出データのすべてのビットを保持することとを有する。

実施例２３は、実施例１７から２２までのいずれか１つに記載の方法であって、さらに、スレーブの受信モードにおいて、インタフェースを用いて、データおよび所属の誤り検出データをスレーブにおいて受信することと、所属の誤り検出データを用いてデータを検証することとを有する方法であり、スレーブにおいて、誤りの結果として、非送信モードの少なくとも１つのマスタから受信されるデータを無効と識別する。

実施例２４は、実施例１７から２３までのいずれか１つに記載の方法であって、さらに、マスタの受信モードにおいて、インタフェースを用いて、データおよび所属の誤り検出データをマスタにおいて受信することと、所属の誤り検出データを用いてデータを検証することとを有する方法であり、マスタにおいて、誤りの結果として、非送信モードの少なくとも１つのスレーブから受信されるデータを無効と識別する。

実施例２５は、実施例１７から２４までのいずれか１つに記載の方法であり、少なくとも１つのマスタは、複数のマスタを有し、複数のマスタのそれぞれは選択的に、少なくとも１つのマスタ出力データメモリを有する。

実施例２６は、実施例１７から２５までのいずれか１つに記載の方法であり、少なくとも１つのスレーブは、複数のスレーブを有し、複数のスレーブのそれぞれは選択的に、少なくとも１つのスレーブ出力データメモリを有する。

実施例２７は、実施例１７から２６までのいずれか１つに記載の方法であり、インターコネクトプロトコルに基づいて、マスタとスレーブとの間のデータ伝送を行う。

実施例２８は、少なくとも１つのマスタ、少なくとも１つのスレーブおよびインタフェースが共通のチップ上に構成されているオンチップインターコネクトシステムを動作させる方法であり、この方法は、実施例１７から２７までのいずれか１つに記載の、マスタスレーブ通信システムを動作させる方法を有する。

上記の装置の別の有利な実施形態は、方法の説明から明らかになり、またこの逆も成り立つ。

Claims (24)

1. 少なくとも１つのマスタ、および、前記少なくとも１つのマスタと少なくとも１つのスレーブとを接続するインタフェースを有するマスタスレーブ通信システムのマスタであって、
   前記少なくとも１つのマスタは、送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、
   前記少なくとも１つのマスタは、非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するようにさらに構成されている、
   マスタスレーブ通信システムのマスタ。
2. 少なくとも１つのスレーブ、および、少なくとも１つのマスタと前記少なくとも１つのスレーブとを接続するインタフェースを有するマスタスレーブ通信システムのスレーブであって、
   前記少なくとも１つのスレーブは、送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、
   前記少なくとも１つのスレーブは、非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するようにさらに構成されている、
   マスタスレーブ通信システムのスレーブ。
3. 請求項１記載のマスタと、少なくとも１つのスレーブと、を有するマスタスレーブ通信システムであって、
   前記少なくとも１つのスレーブは、送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、
   前記少なくとも１つのスレーブは、非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するようにさらに構成されている、
   マスタスレーブ通信システム。
4. 請求項２記載のスレーブと、少なくとも１つのマスタと、を有するマスタスレーブ通信システムであって、
   前記少なくとも１つのマスタは、送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するように構成されており、
   前記少なくとも１つのマスタは、非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するようにさらに構成されている、
   マスタスレーブ通信システム。
5. 出力データと所属の誤り検出データとから成る前記無効な組み合わせは、出力データと所属の誤り検出データとから成る前記有効な組み合わせから、前記誤り検出データの少なくとも１つのビットおよび／または前記出力データの少なくとも１つのビットを変更することによって生成される、
   請求項３または４項記載のマスタスレーブ通信システム。
6. 出力データと所属の誤り検出データとから成る前記無効な組み合わせは、出力データと所属の誤り検出データとから成る前記有効な組み合わせから、前記誤り検出データの少なくとも１つのビットおよび／または前記出力データの少なくとも１つのビットを反転することによって生成される、
   請求項３から５までのいずれか１項記載のマスタスレーブ通信システム。
7. 出力データと所属の誤り検出データとから成る前記無効な組み合わせは、出力データと所属の誤り検出データとから成る前記有効な組み合わせから、前記誤り検出データのすべてのビットを反転しかつ前記出力データのすべてのビットを保持することによって生成される、
   請求項６記載のマスタスレーブ通信システム。
8. 出力データと所属の誤り検出データとから成る前記無効な組み合わせは、出力データと所属の誤り検出データとから成る前記有効な組み合わせから、前記出力データのすべてのビットを反転しかつ前記誤り検出データのすべてのビットを保持することによって生成される、
   請求項６記載のマスタスレーブ通信システム。
9. 前記少なくとも１つのスレーブは、受信モードにおいて、前記インタフェースを用いて、データおよび所属の誤り検出データを受信し、所属の前記誤り検出データを用いて、前記データを検証するようにさらに構成されており、前記スレーブにおいて、誤りの結果として、前記非送信モードの前記少なくとも１つのマスタから受信されるデータが無効と識別される、
   請求項３から８までのいずれか１項記載のマスタスレーブ通信システム。
10. 前記少なくとも１つのマスタは、受信モードにおいて、前記インタフェースを用いて、データおよび所属の誤り検出データを受信し、所属の前記誤り検出データを用いて前記データを検証するようにさらに構成されており、前記マスタにおいて、誤りの結果として、前記非送信モードの前記少なくとも１つのスレーブから受信されるデータが無効と識別される、
    請求項３から９までのいずれか１項記載のマスタスレーブ通信システム。
11. 前記少なくとも１つのマスタは、複数のマスタを有する、
    請求項３から１０までのいずれか１項記載のマスタスレーブ通信システム。
12. 前記少なくとも１つのスレーブは、複数のスレーブを有する、
    請求項３から１１までのいずれか１項記載のマスタスレーブ通信システム。
13. 請求項３から１２までのいずれか１項記載のマスタスレーブ通信システムを有するオンチップインターコネクトシステムであって、
    前記少なくとも１つのマスタ、前記少なくとも１つのスレーブおよび前記インタフェースは、共通のチップ上に構成されている、
    オンチップインターコネクトシステム。
14. インタフェースによって少なくとも１つのスレーブに接続されているマスタを動作させる方法であって、前記方法は、
    前記マスタの送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するステップと、
    前記マスタの非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するステップと、
    を有する方法。
15. インタフェースによって少なくとも１つのマスタに接続されているスレーブを動作させる方法であって、前記方法は、
    前記スレーブの送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するステップと、
    前記スレーブの非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するステップと、
    を有する方法。
16. マスタスレーブ通信システムを動作させる方法であって、前記方法は、
    請求項１４にしたがってマスタを動作させるステップと、
    前記スレーブの送信モードにおいて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するステップと、
    前記スレーブの非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するステップと、
    を有する方法。
17. マスタスレーブ通信システムを動作させる方法であって、前記方法は、
    請求項１５にしたがってスレーブを動作させるステップと、
    前記マスタの送信モードにおいて、前記インタフェースを用いて、出力データと所属の誤り検出データとから成る有効な組み合わせを伝送するステップと、
    前記マスタの非送信モードにおいて、出力データと所属の誤り検出データとから成る無効な組み合わせを出力するステップと、
    を有する方法。
18. 出力データと所属の誤り検出データとから成る前記無効な組み合わせの生成は、前記誤り検出データの少なくとも１つのビットを変更すること、および／または、前記誤り検出データと前記出力データとの前記有効な組み合わせの前記出力データの少なくとも１つのビットを変更することを有する、
    請求項１６または１７記載の方法。
19. 出力データと所属の誤り検出データとから成る前記無効な組み合わせの生成は、前記誤り検出データの少なくとも１つのビットを反転すること、および／または、前記誤り検出データと前記出力データとの前記有効な組み合わせの前記出力データの少なくとも１つのビットを反転することを有する、
    請求項１６から１８までのいずれか１項記載の方法。
20. 出力データと所属の誤り検出データとから成る前記無効な組み合わせの前記生成は、前記誤り検出データのすべてのビットを反転することと、前記出力データのすべてのビットを保持することと、を有する、
    請求項１９記載の方法。
21. 出力データと所属の誤り検出データとから成る前記無効な組み合わせの前記生成は、前記出力データのすべてのビットを反転することと、前記誤り検出データのすべてのビットを保持することと、を有する、
    請求項１９記載の方法。
22. 前記方法は、
    前記スレーブの受信モードにおいて、前記インタフェースを用いて、データおよび所属の誤り検出データを前記スレーブにおいて受信するステップと、
    前記所属の誤り検出データを用いて前記データを検証するステップと、
    をさらに有し、
    前記スレーブにおいて、誤りの結果として、前記非送信モードの前記少なくとも１つのマスタから受信されるデータを無効と識別する、
    請求項１５または１７記載の方法。
23. 前記方法は、
    前記マスタの受信モードにおいて、前記インタフェースを用いて、データおよび所属の誤り検出データを前記マスタにおいて受信するステップと、
    前記所属の誤り検出データを用いて前記データを検証するステップと、
    をさらに有し、
    前記マスタにおいて、誤りの結果として、前記非送信モードの前記少なくとも１つのスレーブから受信されるデータを無効と識別する、
    請求項１４または１６記載の方法。
24. 少なくとも１つのマスタ、少なくとも１つのスレーブおよびインタフェースが共通のチップ上に構成されているオンチップインターコネクトシステムを動作させる方法であって、前記方法は、
    請求項１６から２３までのいずれか１項記載の、マスタスレーブ通信システムを動作させる方法を有する、
    方法。

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