JP7304712B2 - semiconductor equipment - Google Patents
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Description
本発明は、発振信号を生成する半導体装置に関する。 The present invention relates to a semiconductor device that generates an oscillation signal.
従来、水晶振動子と組み合わされて発振信号を生成する発振回路が知られている。従来の半導体ＩＣには、ＩＣの動作基準となるクロック信号を生成するために、このような発振回路が備えられることも多い。 2. Description of the Related Art Conventionally, an oscillation circuit that generates an oscillation signal in combination with a crystal oscillator is known. Conventional semiconductor ICs are often provided with such an oscillation circuit in order to generate a clock signal that serves as an operation reference for the IC.
従来の発振回路の一般的な構成は、例えば特許文献１に開示されている。このような発振回路は、水晶振動子と組み合わされることで水晶発振回路を構成し、ＣＭＯＳインバータ、帰還抵抗、振幅制限抵抗、および負荷容量を有する。
A general configuration of a conventional oscillator circuit is disclosed in
しかしながら、従来の発振回路では、何らかの原因によりＩＣの電源電圧が低下した場合に、ＣＭＯＳインバータの電源電圧も低下することにより、水晶発振回路の発振マージンが低下する問題があった。発振マージンが低下すると、発振が停止し易くなる。 However, in the conventional oscillator circuit, when the power supply voltage of the IC drops for some reason, the power supply voltage of the CMOS inverter also drops, resulting in a reduction in the oscillation margin of the crystal oscillator circuit. As the oscillation margin decreases, oscillation tends to stop.
上記状況に鑑み、本発明は、水晶発振回路の発振マージンの低下を抑制できる半導体装置を提供することを目的とする。 In view of the above situation, it is an object of the present invention to provide a semiconductor device capable of suppressing a decrease in the oscillation margin of a crystal oscillation circuit.
上記目的を達成するために本発明の半導体装置は、水晶振動子を用いて発振信号の生成動作を行う発振回路と、ゲイン制御部と、を備え、前記発振回路は、第１インバータ段と、前記第１インバータ段と入力端および出力端を共通とする第２インバータ段と、を有し、前記ゲイン制御部は、前記第２インバータ段の有効・無効を切替えるゲイン制御信号を生成する構成としている（第１の構成）。 In order to achieve the above object, a semiconductor device according to the present invention includes an oscillation circuit that generates an oscillation signal using a crystal oscillator, and a gain control section, wherein the oscillation circuit includes a first inverter stage, A second inverter stage having an input terminal and an output terminal common to the first inverter stage, wherein the gain control unit generates a gain control signal for switching between enabling and disabling the second inverter stage. (first configuration).
また、上記第１の構成において、当該半導体装置に印加される第１電源電圧を監視する電源電圧ＵＶＬＯ部をさらに備え、前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部によりＵＶＬＯが検知されると、前記第２インバータ段を有効とする前記ゲイン制御信号を生成することとしてもよい（第２の構成）。 Further, in the above-described first configuration, a power supply voltage UVLO section that monitors the first power supply voltage applied to the semiconductor device is further provided, and when the power supply voltage UVLO section detects UVLO, the gain control section The gain control signal may be generated to enable the second inverter stage (second configuration).
また、上記第２の構成において、前記電源電圧ＵＶＬＯ部は、前記第１電源電圧と上側ＵＶＬＯ解除電圧との比較、および前記第１電源電圧と下側ＵＶＬＯ解除電圧との比較を行い、前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部により上側ＵＶＬＯが検知されると、前記第２インバータ段を有効とする前記ゲイン制御信号を生成することとしてもよい（第３の構成）。 In the second configuration, the power supply voltage UVLO unit compares the first power supply voltage with an upper UVLO release voltage, and compares the first power supply voltage with a lower UVLO release voltage. The control unit may generate the gain control signal that enables the second inverter stage when the power supply voltage UVLO unit detects the upper UVLO (third configuration).
また、上記第３の構成において、前記発振信号をカウントしてカウント結果としてリセット解除信号を出力するカウンタをさらに備え、前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部により上側ＵＶＬＯが検知された場合、前記電源電圧ＵＶＬＯ部により下側ＵＶＬＯが検知された場合、前記リセット解除信号がリセット状態を示す場合、の少なくともいずれかの場合に、前記第２インバータ段を有効とする前記ゲイン制御信号を生成し、前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部により上側ＵＶＬＯ解除が検知され、且つ、前記電源電圧ＵＶＬＯ部により下側ＵＶＬＯ解除が検知され、且つ、前記リセット解除信号がリセット解除状態を示す場合、前記第２インバータ段を無効とする前記ゲイン制御信号を生成することとしてもよい（第４の構成）。 Further, in the above third configuration, a counter that counts the oscillation signal and outputs a reset release signal as a count result is further provided, and the gain control section, when the upper UVLO is detected by the power supply voltage UVLO section, generating the gain control signal to enable the second inverter stage when at least one of when a lower UVLO is detected by the power supply voltage UVLO unit and when the reset release signal indicates a reset state; When the power supply voltage UVLO unit detects release of the upper UVLO, the power supply voltage UVLO unit detects release of the lower UVLO, and the reset release signal indicates a reset release state, The gain control signal may be generated to disable the second inverter stage (fourth configuration).
また、上記第１から第４のいずれかの構成において、前記発振信号をカウントしてカウント結果としてリセット解除信号を出力するカウンタをさらに備え、前記ゲイン制御部は、前記リセット解除信号がリセット状態を示す場合、前記第２インバータ段を有効とする前記ゲイン制御信号を生成することとしてもよい（第５の構成）。 Further, in any one of the first to fourth configurations, a counter that counts the oscillation signal and outputs a reset release signal as a count result is further provided, and the gain control unit is configured such that the reset release signal indicates a reset state. In this case, the gain control signal may be generated to enable the second inverter stage (fifth configuration).
また、上記第１から第５のいずれかの構成において、前記第１電源電圧に基づいて第２電源電圧を生成して、前記第２電源電圧を前記第１インバータ段および前記第２インバータ段へ供給するＬＤＯをさらに備えることとしてもよい（第６の構成）。 In any one of the first to fifth configurations, a second power supply voltage is generated based on the first power supply voltage, and the second power supply voltage is supplied to the first inverter stage and the second inverter stage. It is also possible to further include an LDO for supplying (sixth configuration).
また、上記第６の構成において、前記第２電源電圧を監視するＬＤＯ用ＵＶＬＯ部をさらに備え、前記ＬＤＯ用ＵＶＬＯ部から出力されるＵＶＬＯ解除信号としてのイネーブル信号に基づき、前記第１インバータ段の有効・無効が切替えられることとしてもよい（第７の構成）。 Further, in the sixth configuration, an LDO UVLO unit for monitoring the second power supply voltage is further provided, and based on an enable signal as a UVLO cancellation signal output from the LDO UVLO unit, the first inverter stage Valid/invalid may be switched (seventh configuration).
また、上記第７の構成において、前記イネーブル信号が無効を示す場合、前記ゲイン制御部は、前記第２インバータ段を無効とする前記ゲイン制御信号を生成することとしてもよい（第８の構成）。 In the seventh configuration, when the enable signal indicates invalidity, the gain control section may generate the gain control signal that invalidates the second inverter stage (eighth configuration). .
また、上記第１から第８のいずれかの構成において、テスト駆動部をさらに備え、前記発振回路は、前記第１インバータ段および前記第２インバータ段と入力端および出力端を共通とする第３インバータ段をさらに有し、前記テスト駆動部は、テスト信号に基づき、前記第３インバータ段の有効・無効を切替えるテスト駆動信号を生成することとしてもよい（第９の構成）。 In any one of the first to eighth configurations, a test driving section is further provided, and the oscillation circuit is a third inverter having an input terminal and an output terminal common to the first inverter stage and the second inverter stage. An inverter stage may be further provided, and the test drive section may generate a test drive signal for switching between valid and invalid of the third inverter stage based on the test signal (ninth configuration).
また、上記いずれかの半導体装置は、特に車載用であることが好ましい。 Moreover, any one of the semiconductor devices described above is preferably for vehicle use.
本発明の半導体装置によれば、水晶発振回路の発振マージンの低下を抑制できる。 According to the semiconductor device of the present invention, it is possible to suppress the deterioration of the oscillation margin of the crystal oscillation circuit.
以下に本発明の一実施形態について図面を参照して説明する。なお、以下に記載する具体的な電圧値は、説明の便宜上のものであり、一例に過ぎない。 An embodiment of the present invention will be described below with reference to the drawings. It should be noted that the specific voltage values described below are for convenience of explanation and are merely examples.
＜１．ＰＭＩＣの構成＞
図１は、本発明の一実施形態に係るＰＭＩＣ（パワーマネジメントＩＣ）１の全体構成を示す概略的なブロック図である。ＰＭＩＣ１は、複数の電源回路を備えており、例えば車載用ＳＯＣ（System On Chip）への電源供給を行う。
<1. Configuration of PMIC>
FIG. 1 is a schematic block diagram showing the overall configuration of a PMIC (power management IC) 1 according to one embodiment of the invention. The PMIC 1 includes a plurality of power supply circuits, and supplies power to an in-vehicle SOC (System On Chip), for example.
ＰＭＩＣ１は、ＤＣ／ＤＣコントローラ２Ａ～２Ｇと、昇降圧コンバータ３と、リファレンスブロック４と、ＶＣＣ下側ＵＶＬＯ(Under Voltage Lock Out)部５Ａと、ＶＣＣ上側ＵＶＬＯ部５Ｂと、Ｖ１５_ＬＤＯ（Low Dropout）６と、ロジック部７と、クロック生成部８の各要素を１チップに集積化して備える半導体装置である。
The
ＤＣ／ＤＣコントローラ２Ａ～２Ｃは、マルチフェーズ電源用のＰＷＭコントローラである。マルチフェーズ電源は、複数の電源回路を並列接続し、当該電源回路を位相をずらして動作させるものであり、出力電流の増大やスイッチング周波数を高める等の効果を得ることができる。
The DC/
より具体的に、ＤＣ／ＤＣコントローラ２Ａに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＡとインダクタＬＡとの直列接続構成が複数（例えば６個）設けられ、各インダクタＬＡの出力端が接続されるノードに出力コンデンサＣＡの一端が接続される。なお、ドライバＭＯＳは、ＭＯＳＦＥＴのブリッジ構成と当該ＭＯＳＦＥＴを駆動するドライバとからなる。ＤＣ／ＤＣコントローラ２Ａは、ドライバＭＯＳ１０ＡのドライバへＰＷＭ信号を出力し、各ＭＯＳＦＥＴをスイッチング制御する。
More specifically, in correspondence with the DC/
ＤＣ／ＤＣコントローラ２Ｂに対応したドライバＭＯＳ１０Ｂ、インダクタＬＢ、および出力コンデンサＣＢの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＢとインダクタＬＢとの直列接続構成の個数は、例えば３個である。
The configurations of the
ＤＣ／ＤＣコントローラ２Ｃに対応したドライバＭＯＳ１０Ｃ、インダクタＬＣ、および出力コンデンサＣＣの構成も上記ＤＣ／ＤＣコントローラ２Ａについてと同様であり、ドライバＭＯＳ１０ＣとインダクタＬＣとの直列接続構成の個数は、２個である。
The configuration of the
ＤＣ／ＤＣコントローラ２Ｄに対応して、ＩＣ外部においては、ドライバＭＯＳ１０ＤとインダクタＬＤとが直列に接続され、インダクタＬＤの出力端に出力コンデンサＣＤの一端が接続される。ＤＣ／ＤＣコントローラ２Ｄは、ドライバＭＯＳ１０ＤのドライバへＰＷＭ信号を出力する。
Corresponding to the DC/
ＤＣ／ＤＣコントローラ２Ｅに対応したドライバＭＯＳ１０Ｅ、インダクタＬＥ、および出力コンデンサＣＥ、ＤＣ／ＤＣコントローラ２Ｆに対応したドライバＭＯＳ１０Ｆ、インダクタＬＦ、および出力コンデンサＣＦ、ＤＣ／ＤＣコントローラ２Ｇに対応したドライバＭＯＳ１０Ｇ、インダクタＬＧ、および出力コンデンサＣＧについても上記ＤＣ／ＤＣコントローラ２Ｄについてと同様である。
昇降圧コンバータ３には、ＩＣ外部に配置されるインダクタＬ１および出力コンデンサＣ２が接続される。昇降圧コンバータ３は、入力されるＤＣ電圧を所定のＤＣ出力電圧へ昇圧または降圧するＤＣ／ＤＣコンバータである。
The buck-
電源電圧ＶＣＣは、ＰＭＩＣ１の電源電圧であり、例えばバッテリーによってＩＣ外部からＰＭＩＣ１に印加される。電源電圧ＶＣＣは、３．３Ｖであるとして以下説明する。
A power supply voltage VCC is a power supply voltage for the
リファレンスブロック４は、電源電圧ＶＣＣに基づいてバンドギャップ電圧Ｖｂｇを生成する基準電圧回路である。バンドギャップ電圧Ｖｂｇは、１．２Ｖであるとして以下説明する。
The
ＶＣＣ下側ＵＶＬＯ部５ＡおよびＶＣＣ上側ＵＶＬＯ部５Ｂは、電源電圧ＶＣＣを監視し、電源電圧ＶＣＣの投入時に電源電圧ＶＣＣが所定のＵＶＬＯ解除電圧に達するまでは内部回路をスタンバイ状態にし、誤動作を防止する回路である。
VCC
ＶＣＣ下側ＵＶＬＯ部５Ａは、電源電圧ＶＣＣを下側ＵＶＬＯ解除電圧と比較し、比較結果として下側ＵＶＬＯ解除信号ＵＶＬを出力する。ＶＣＣ上側ＵＶＬＯ部５Ｂは、電源電圧ＶＣＣを上側ＵＶＬＯ解除電圧と比較し、比較結果として上側ＵＶＬＯ解除信号ＵＶＨを出力する。上側ＵＶＬＯ解除電圧は、下側ＵＶＬＯ解除電圧よりも高い値である。
The VCC
Ｖ１５_ＬＤＯ６は、電源電圧ＶＣＣを、出力電圧Ｖ１５に変換するリニアレギュレータである。Ｖ１５_ＬＤＯ６の出力端には、ＩＣ外部に配置されるコンデンサＣ１が接続される。出力電圧Ｖ１５は、ロジック部７等の内部回路用の電源電圧であり、１．５Ｖであるとして以下説明する。
V15_LDO6 is a linear regulator that converts the power supply voltage VCC to the output voltage V15. A capacitor C1 arranged outside the IC is connected to the output terminal of V15_LDO6. The output voltage V15 is a power supply voltage for internal circuits such as the
ロジック部７は、ＰＭＩＣ１の各部を制御する。ロジック部７は、後述する図２で示すＯＴＰ ＲＯＭ７１を有する。ＯＴＰ ＲＯＭ（One Time Programmable ROM）７１は、１回のみ書き込みが可能で消去不可能なメモリであり、後述するトリミング設定等の各種情報が記憶される。
The
クロック生成部８は、クロック用ＬＤＯ８１および発振回路８２を有し、ＩＣ外部に配置された水晶振動子Ｘを用いてクロック信号ＸＣＬＫを生成する。クロック用ＬＤＯ８１は、電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。クロック用ＬＤＯ８１の出力端には、ＩＣ外部に配置されるコンデンサＣ３が接続される。
The
出力電圧ＶＣＬＫは、発振回路８２の電源電圧として発振回路８２に印加される。なお、電源電圧ＶＣＣを直接、発振回路８２の電源電圧とせずにＬＤＯを用いているのは、電源電圧ＶＣＣは、ＩＣ外部におけるドライバＭＯＳ１０Ａ～１０Ｇの入力電圧としても用いられるためノイズが生じ易く、仮に電源電圧ＶＣＣを発振回路８２の電源電圧とすると発振信号の生成に悪影響を及ぼすからである。
The output voltage VCLK is applied to the
発振回路８２は、水晶振動子Ｘとから水晶発振回路を構成し、発振信号ＯＳを生成する。発振信号ＯＳに基づきクロック信号ＸＣＬＫが生成される。
The
クロック信号ＸＣＬＫは、ロジック部７、ＤＣ／ＤＣコントローラ２Ａ～２Ｇおよび昇降圧コンバータ３等の動作に用いられる。
The clock signal XCLK is used to operate the
また、クロック生成部８は、リアルタイムクロック（ＲＴＣ）信号ＲＴＣＣＬＫのＩＣ外部への出力も行う。
The
以上がＰＭＩＣ１の全体構成であるが、例えば、昇降圧コンバータ３の出力電圧を入力とするＬＤＯをさらにＰＭＩＣに備えてもよい。
The overall configuration of the
＜２．クロック生成部について＞
次に、クロック生成部８の詳細について述べる。図２は、クロック生成部８の構成をより具体的に示す図である。
<2. About the clock generator>
Next, the details of the
クロック生成部８は、クロック用ＬＤＯ８１と、発振回路８２と、インバータ８３と、レベルシフタ８４と、カウンタ８５と、ゲイン制御部８６と、テスト駆動部８７と、レベルシフタ８８と、ＡＮＤ回路８９Ａと、ＯＲ回路８９Ｂと、アンプＡＰと、を備える。
The
クロック用ＬＤＯ８１は、入力される電源電圧ＶＣＣに基づいて出力電圧ＶＣＬＫを生成するリニアレギュレータである。出力電圧ＶＣＬＫは、発振回路８２の電源電圧として用いられる。クロック用ＬＤＯ８１は、ＤＡＣ（Ｄ／Ａコンバータ）８１１を有する。出力電圧ＶＣＬＫが出力されるクロック用ＬＤＯ８１の出力端には、外部端子Ｔ１を介してＩＣ外部のコンデンサＣ３が接続される。
The
図３は、クロック用ＬＤＯ８１の具体的な構成を示す回路図である。図３に示すように、クロック用ＬＤＯ８１は、エラーアンプ８１Ａと、ＭＯＳトランジスタ８１Ｂと、抵抗Ｒ８１，Ｒ８２と、ＤＡＣ８１１と、を有する。
FIG. 3 is a circuit diagram showing a specific configuration of the
ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタ８１Ｂのドレインには、電源電圧ＶＣＣが印加される。ＭＯＳトランジスタ８１Ｂのソースは、抵抗Ｒ８１の一端に接続される。抵抗Ｒ８１の他端は、抵抗Ｒ８２の一端に接続される。抵抗Ｒ８２の他端は、グランド電位の印加端に接続される。抵抗Ｒ８１と抵抗Ｒ８２とが接続されるノードは、エラーアンプ８１Ａの反転入力端（－）に接続される。エラーアンプ８１Ａの非反転入力端（＋）には、ＤＡＣ８１１から出力される出力電圧ＯＵＴが参照電圧として入力される。エラーアンプ８１Ａは、電源電圧ＶＣＣを印加される。
A power supply voltage VCC is applied to the drain of the
ＭＯＳトランジスタ８１Ｂのソースと抵抗Ｒ８１の一端とが接続されるノードＮ８１に出力電圧ＶＣＬＫが生成される。ノードＮ８１の電圧を抵抗Ｒ８１，Ｒ８２によって分圧した電圧が出力電圧ＯＵＴと一致するようにＭＯＳトランジスタ８１Ｂが制御され、出力電圧ＶＣＬＫは、出力電圧ＯＵＴと抵抗Ｒ８１，Ｒ８２に応じた一定電圧に制御される。
Output voltage VCLK is generated at node N81 where the source of
ＤＡＣ８１１は、図２にも示すようにロジック部７から入力されるトリミングビットデータＴＢ１をＤ／Ａ変換することで、アナログ信号である出力電圧ＯＵＴを出力する。トリミングビットデータＴＢ１は、ここでは一例として８ビットのデータとしており、ＤＡＣ８１１は、８ビットのコードをアナログ信号へ変換することができる。製造バラツキを考慮してトリミングビットデータＴＢ１を設定することにより、出力電圧ＯＵＴをトリミング設定し、出力電圧ＶＣＬＫを精度良く生成することができる。
As shown in FIG. 2, the DAC 811 D/A converts the trimming bit data TB1 input from the
ＤＡＣ８１１には、リファレンスブロック４で生成されるバンドギャップ電圧Ｖｂｇが印加される。バンドギャップ電圧Ｖｂｇは、ＤＡＣ８１１のイネーブル信号やＤＡＣ８１１の動作に用いられる。
A bandgap voltage Vbg generated in the
また、ＶＣＣ下側ＵＶＬＯ部５Ａから出力される下側ＵＶＬＯ解除信号ＵＶＬは、クロック用ＬＤＯ８１に入力される。下側ＵＶＬＯ解除信号ＵＶＬは、ＬＤＯにおけるエラーアンプおよび出力段のイネーブル信号である。
Further, the lower UVLO release signal UVL output from the VCC
また、図２に示すＶ１５_ＬＤＯ６は、入力される電源電圧ＶＣＣ（＝３．３Ｖ）に基づいて出力電圧Ｖ１５（＝１．５Ｖ）を生成するリニアレギュレータである。Ｖ１５_ＬＤＯ６は、図３で説明したクロック用ＬＤＯ８１の構成と同様であり、ＤＡＣ８１１に相当するＤＡＣ６１を有している。ＤＡＣ６１は、ロジック部７から入力されるトリミングビットデータＴＢ２をＤ／Ａ変換し、アナログ信号をエラーアンプに出力する。製造バラツキを考慮してトリミングビットデータＴＢ２を設定することにより、アナログ信号をトリミング設定し、出力電圧Ｖ１５を１．５Ｖに精度良く生成することができる。
Further, V15_LDO6 shown in FIG. 2 is a linear regulator that generates an output voltage V15 (=1.5V) based on the input power supply voltage VCC (=3.3V). V15_LDO6 has the same configuration as the clock LDO81 described in FIG. The DAC 61 D/A converts the trimming bit data TB2 input from the
また、ＤＡＣ６１には、リファレンスブロック４で生成されるバンドギャップ電圧Ｖｂｇが印加される。バンドギャップ電圧Ｖｂｇは、ＤＡＣ６１のイネーブル信号やＤＡＣの動作に用いられる。
Also, the bandgap voltage Vbg generated by the
また、ＶＣＣ下側ＵＶＬＯ部５Ａから出力される下側ＵＶＬＯ解除信号ＵＶＬは、Ｖ１５_ＬＤＯ６に入力される。下側ＵＶＬＯ解除信号ＵＶＬは、ＬＤＯにおけるエラーアンプおよび出力段のイネーブル信号である。
Also, the lower UVLO release signal UVL output from the VCC
また、図２に示すように、発振回路８２は、インバータ回路８２１、帰還抵抗Ｒｆ、振幅制限抵抗Ｒｄ、およびスイッチＳＷを有し、出力電圧ＶＣＬＫを電源電圧として駆動される。
Further, as shown in FIG. 2, the
インバータ回路８２１の出力端は、スイッチＳＷおよび帰還抵抗Ｒｆを介してインバータ回路８２１の入力端に接続される。インバータ回路８２１の入力端は、外部端子Ｔ２を介してＩＣ外部の負荷容量Ｃ１１に接続される。インバータ回路８２１の出力端とスイッチＳＷとが接続されるノードには、振幅制限抵抗Ｒｄの一端が接続される。振幅制限抵抗Ｒｄの他端は、外部端子Ｔ３を介してＩＣ外部の負荷容量Ｃ１２に接続される。外部端子Ｔ２と負荷容量Ｃ１１とが接続されるノードと、外部端子Ｔ３と負荷容量Ｃ１２とが接続されるノードとの間には、水晶振動子Ｘが接続される。発振回路８２は、水晶振動子Ｘおよび負荷容量Ｃ１１，Ｃ１２と組み合わされて水晶発振回路を構成する。
The output end of
このような構成により、出力電圧ＶＣＬＫが電源電圧としてインバータ回路８２１に印加されてスイッチＳＷがオンの状態で、インバータ回路８２１からパルス状の発振信号ＯＳが出力される。なお、スイッチＳＷのオンオフは、クロック用ＬＤＯ８１に含まれるＵＶＬＯ部８１２から出力されるＵＶＬＯ解除信号としてのイネーブル信号ＥＮによって制御される。
With such a configuration, the output voltage VCLK is applied to the
発振回路８２から出力される発振信号ＯＳは、出力電圧ＶＣＬＫを電源電圧とするインバータ８３に入力される。インバータ８３の出力は、出力電圧Ｖ１５を出力側電源電圧とするレベルシフタ８４に入力される。レベルシフタ８４によってレベルシフトされた後の信号がクロック信号ＸＣＬＫとして出力される。
An oscillation signal OS output from the
出力電圧Ｖ１５を電源電圧とするカウンタ８５は、クロック信号ＸＣＬＫをカウントし、カウント結果としてリセット解除信号ＲＥをロジック部７へ出力する。ロジック部７は、リセット解除信号ＲＥによってリセット解除状態とリセット状態とを切替えられる。
The
出力電圧Ｖ１５を出力側電源電圧とするレベルシフタ８８は、イネーブル信号ＥＮをレベルシフトしてＡＮＤ回路８９Ａの第１入力端へ出力する。レベルシフタ８８は、Ｖ１５_ＬＤＯ６に含まれる不図示のＵＶＬＯ部から出力されるＵＶＬＯ解除信号ＵＶ１５によってリセット状態とリセット解除状態とを切替えられる。
The
ＡＮＤ回路８９Ａの第２入力端には、下側ＵＶＬＯ解除信号ＵＶＬが入力される。ＡＮＤ回路８９Ａの第３入力端には、ＯＲ回路８９Ｂの出力が入力される。ＯＲ回路８９Ｂの一方の入力端には、リセット解除信号ＲＥが入力され、他方の入力端には、上側ＵＶＬＯ解除信号ＵＶＨが入力される。カウンタ８５は、ＡＮＤ回路８９Ａの出力によってリセット状態とリセット解除状態とを切替えられる。
A lower UVLO release signal UVL is input to the second input terminal of the AND
ゲイン制御部８６は、下側ＵＶＬＯ解除信号ＵＶＬ、上側ＵＶＬＯ解除信号ＵＶＨ、リセット解除信号ＲＥ、およびイネーブル信号ＥＮの各レベルに応じて、ゲイン制御信号ＧＣを生成する。ゲイン制御部８６は、ゲイン制御信号ＧＣを用いてインバータ回路８２１を制御することにより、発振回路８２のゲインを制御する。
The
テスト駆動部８７は、ロジック部７から出力されるテスト信号ＴＳおよびイネーブル信号ＥＮの各レベルに応じて、テスト駆動信号ＴＤを生成する。テスト駆動部８７は、テスト駆動信号ＴＤを用いてインバータ回路８２１を制御することにより、発振回路８２のゲインを制御する。
The
なお、発振回路８２、ゲイン制御部８６、およびテスト駆動部８７の各構成の詳細については後述する。
Details of each configuration of the
また、クロック信号ＸＣＬＫは、ロジック部７に含まれる不図示の分周器によって周波数を分周されてＲＴＣ信号ＲＴＣＣとされる。ＲＴＣ信号ＲＴＣＣは、クロック生成部８内へ入力されて、アンプＡＰを経由してＲＴＣ信号ＲＴＣＣＬＫとして外部端子Ｔ４よりＩＣ外部へ出力される。
Further, the clock signal XCLK is frequency-divided by a frequency divider (not shown) included in the
＜３．発振回路の構成＞
図４は、発振回路８２の一構成例を示す回路図である。
<3. Configuration of Oscillation Circuit>
FIG. 4 is a circuit diagram showing a configuration example of the
図４に示すように、発振回路８２に含まれるインバータ回路８２１は、第１インバータ段ＩＶ１と、第２インバータ段ＩＶ２と、第３インバータ段ＩＶ３と、を有する。
As shown in FIG. 4, the
第１インバータ段ＩＶ１は、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ１およびＭＯＳトランジスタＰＭ２と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ１およびＭＯＳトランジスタＮＭ２と、を有する。 The first inverter stage IV1 has MOS transistors PM1 and PM2 formed of p-channel MOSFETs, and MOS transistors NM1 and NM2 formed of n-channel MOSFETs.
ＭＯＳトランジスタＰＭ１のソースは、出力電圧ＶＣＬＫの印加端に接続される。ＭＯＳトランジスタＰＭ１のドレインは、ＭＯＳトランジスタＰＭ２のソースに接続される。ＭＯＳトランジスタＰＭ２のドレインは、ＭＯＳトランジスタＮＭ１のドレインに接続される。ＭＯＳトランジスタＮＭ１のソースは、ＭＯＳトランジスタＮＭ２のドレインに接続される。ＭＯＳトランジスタＮＭ２のソースは、グランド電位の印加端に接続される。 The source of the MOS transistor PM1 is connected to the application terminal of the output voltage VCLK. The drain of MOS transistor PM1 is connected to the source of MOS transistor PM2. The drain of MOS transistor PM2 is connected to the drain of MOS transistor NM1. The source of MOS transistor NM1 is connected to the drain of MOS transistor NM2. The source of the MOS transistor NM2 is connected to the ground potential application terminal.
第２インバータ段ＩＶ２は、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ１１およびＭＯＳトランジスタＰＭ１２と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ１１およびＭＯＳトランジスタＮＭ１２と、を有する。 The second inverter stage IV2 has MOS transistors PM11 and PM12 formed of p-channel MOSFETs, and MOS transistors NM11 and NM12 formed of n-channel MOSFETs.
第３インバータ段ＩＶ３は、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ２１およびＭＯＳトランジスタＰＭ２２と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ２１およびＭＯＳトランジスタＮＭ２２と、を有する。 The third inverter stage IV3 has MOS transistors PM21 and PM22 formed of p-channel MOSFETs, and MOS transistors NM21 and NM22 formed of n-channel MOSFETs.
上述した第１インバータ段ＩＶ１についての接続構成は、第２インバータ段ＩＶ２および第３インバータ段ＩＶ３も同様である。すなわち、ＭＯＳトランジスタＰＭ１、ＰＭ１１、およびＰＭ２１の各ソースは、出力電圧ＶＣＬＫの印加端に接続される。つまり、各インバータ段ＩＶ１～ＩＶ３の各高電位端は、出力電圧ＶＣＬＫの印加端に共通接続される。また、ＭＯＳトランジスタＮＭ２、ＮＭ１２、およびＮＭ２２の各ソースは、グランド電位の印加端に接続される。すなわち、各インバータ段ＩＶ１～ＩＶ３の各低電位端は、グランド電位の印加端に共通接続される。 The connection configuration for the first inverter stage IV1 described above is the same for the second inverter stage IV2 and the third inverter stage IV3. That is, the sources of the MOS transistors PM1, PM11, and PM21 are connected to the application terminal of the output voltage VCLK. That is, the high potential terminals of the inverter stages IV1 to IV3 are commonly connected to the application terminal of the output voltage VCLK. Each source of the MOS transistors NM2, NM12, and NM22 is connected to the ground potential application terminal. That is, the low potential ends of the inverter stages IV1 to IV3 are commonly connected to the ground potential application end.
また、ＭＯＳトランジスタＰＭ１のゲートとＭＯＳトランジスタＮＭ２のゲートとの接続ノードは、第１インバータ段ＩＶ１の入力端となる。ＭＯＳトランジスタＰＭ１１のゲートとＭＯＳトランジスタＮＭ１２のゲートとの接続ノードは、第２インバータ段ＩＶ２の入力端となる。ＭＯＳトランジスタＰＭ２１のゲートとＭＯＳトランジスタＮＭ２２のゲートとの接続ノードは、第３インバータ段ＩＶ３の入力端となる。そして、各インバータ段ＩＶ１～ＩＶ３の各入力端は、端子Ｔ２に共通接続される。 A connection node between the gate of the MOS transistor PM1 and the gate of the MOS transistor NM2 is the input terminal of the first inverter stage IV1. A connection node between the gate of the MOS transistor PM11 and the gate of the MOS transistor NM12 is the input terminal of the second inverter stage IV2. A connection node between the gate of the MOS transistor PM21 and the gate of the MOS transistor NM22 is the input terminal of the third inverter stage IV3. Each input end of each inverter stage IV1 to IV3 is commonly connected to a terminal T2.
また、ＭＯＳトランジスタＰＭ２のドレインとＭＯＳトランジスタＮＭ１のドレインとの接続ノードは、第１インバータ段ＩＶ１の出力端となる。ＭＯＳトランジスタＰＭ１２のドレインとＭＯＳトランジスタＮＭ１１のドレインとの接続ノードは、第２インバータ段ＩＶ２の出力端となる。ＭＯＳトランジスタＰＭ２２のドレインとＭＯＳトランジスタＮＭ２１のドレインとの接続ノードは、第３インバータ段ＩＶ３の出力端となる。そして、各インバータ段ＩＶ１～ＩＶ３の各出力端は、振幅制限抵抗Ｒｄの一端とスイッチＳＷの一端に共通接続される。 A connection node between the drain of the MOS transistor PM2 and the drain of the MOS transistor NM1 is the output end of the first inverter stage IV1. A connection node between the drain of the MOS transistor PM12 and the drain of the MOS transistor NM11 is the output end of the second inverter stage IV2. A connection node between the drain of the MOS transistor PM22 and the drain of the MOS transistor NM21 is the output terminal of the third inverter stage IV3. Each output end of each inverter stage IV1 to IV3 is commonly connected to one end of the amplitude limiting resistor Rd and one end of the switch SW.
スイッチＳＷは、ｐチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＰＭ３と、ｎチャネルＭＯＳＦＥＴで構成されるＭＯＳトランジスタＮＭ３とからなる。ＭＯＳトランジスタＰＭ３のソースとＭＯＳトランジスタＮＭ３のドレインとが接続されるノードは、振幅制限抵抗Ｒｄの一端に接続される。ＭＯＳトランジスタＰＭ３のドレインとＭＯＳトランジスタＮＭ３のソースとが接続されるノードは、帰還抵抗Ｒｆの一端に接続される。 The switch SW is composed of a MOS transistor PM3 composed of a p-channel MOSFET and a MOS transistor NM3 composed of an n-channel MOSFET. A node where the source of the MOS transistor PM3 and the drain of the MOS transistor NM3 are connected is connected to one end of the amplitude limiting resistor Rd. A node where the drain of the MOS transistor PM3 and the source of the MOS transistor NM3 are connected is connected to one end of the feedback resistor Rf.
イネーブル信号ＥＮは、インバータ８２１Ｃを介してＭＯＳトランジスタＰＭ３のゲートおよびＭＯＳトランジスタＰＭ２のゲートに入力される。また、イネーブル信号ＥＮは、インバータ８２１Ｃおよびインバータ８２１Ｄを介してＭＯＳトランジスタＮＭ３のゲートおよびＭＯＳトランジスタＮＭ１のゲートに入力される。
Enable signal EN is input to the gates of MOS transistors PM3 and PM2 via
これにより、イネーブル信号ＥＮがＨｉｇｈの場合は、ＭＯＳトランジスタＰＭ３およびＮＭ３はともにオンとされるので、スイッチＳＷはオンとなる。また、この場合、ＭＯＳトランジスタＰＭ２およびＮＭ１はともにオンとされる。すなわち、第１インバータ段ＩＶ１の機能が有効となる。 As a result, when the enable signal EN is High, both the MOS transistors PM3 and NM3 are turned on, so that the switch SW is turned on. In this case, both MOS transistors PM2 and NM1 are turned on. That is, the function of the first inverter stage IV1 is enabled.
一方、イネーブル信号ＥＮがＬｏｗの場合は、ＭＯＳトランジスタＰＭ３およびＮＭ３はともにオフとされるので、スイッチＳＷはオフとなる。また、この場合、ＭＯＳトランジスタＰＭ２およびＮＭ１はともにオフとされる。すなわち、第１インバータ段ＩＶ１の機能が無効となる。 On the other hand, when the enable signal EN is Low, both the MOS transistors PM3 and NM3 are turned off, so the switch SW is turned off. In this case, both MOS transistors PM2 and NM1 are turned off. That is, the function of the first inverter stage IV1 is disabled.
すなわち、イネーブル信号ＥＮのレベルに応じて、第１インバータ段ＩＶ１および発振回路８２の機能の有効・無効が切替えられる。
That is, enable/disable of the functions of the first inverter stage IV1 and the
また、ゲイン制御部８６により生成されるゲイン制御信号ＧＣは、直接的にＭＯＳトランジスタＮＭ１１のゲートに入力されるとともに、インバータ８２１Ａを介してＭＯＳトランジスタＰＭ１２のゲートに入力される。
Also, the gain control signal GC generated by the
これにより、ゲイン制御信号ＧＣがＨｉｇｈの場合は、ＭＯＳトランジスタＰＭ１２およびＮＭ１１はともにオンとされ、第２インバータ段ＩＶ２の機能が有効となる。一方、ゲイン制御信号ＧＣがＬｏｗの場合は、ＭＯＳトランジスタＰＭ１２およびＮＭ１１はともにオフとされ、第２インバータ段ＩＶ２の機能が無効となる。 As a result, when the gain control signal GC is High, both the MOS transistors PM12 and NM11 are turned on, enabling the function of the second inverter stage IV2. On the other hand, when the gain control signal GC is Low, both the MOS transistors PM12 and NM11 are turned off, disabling the function of the second inverter stage IV2.
すなわち、ゲイン制御信号ＧＣのレベルに応じて、第２インバータ段ＩＶ２の機能の有効・無効が切替えられる。イネーブル信号ＥＮによって第１インバータ段ＩＶ１を有効としつつ、ゲイン制御信号ＧＣによって第２インバータ段ＩＶ２を有効とすれば、発振回路８２のゲインを上昇させることができる。
That is, enable/disable of the function of the second inverter stage IV2 is switched according to the level of the gain control signal GC. By enabling the first inverter stage IV1 with the enable signal EN and enabling the second inverter stage IV2 with the gain control signal GC, the gain of the
また、テスト駆動部８７により生成されるテスト駆動信号ＴＤは、直接的にＭＯＳトランジスタＮＭ２１のゲートに入力されるとともに、インバータ８２１Ｂを介してＭＯＳトランジスタＰＭ２２のゲートに入力される。
Also, the test drive signal TD generated by the
これにより、テスト駆動信号ＴＤがＨｉｇｈの場合は、ＭＯＳトランジスタＰＭ２２およびＮＭ２１はともにオンとされ、第３インバータ段ＩＶ３の機能が有効となる。一方、テスト駆動信号ＴＤがＬｏｗの場合は、ＭＯＳトランジスタＰＭ２２およびＮＭ２１はともにオフとされ、第３インバータ段ＩＶ３の機能が無効となる。 As a result, when the test drive signal TD is High, both the MOS transistors PM22 and NM21 are turned on, enabling the function of the third inverter stage IV3. On the other hand, when the test drive signal TD is Low, both the MOS transistors PM22 and NM21 are turned off, disabling the function of the third inverter stage IV3.
すなわち、テスト駆動信号ＴＤのレベルに応じて、第３インバータ段ＩＶ３の機能の有効・無効が切替えられる。これにより、通常使用時はテスト駆動信号ＴＤをＨｉｇｈとして第３インバータ段ＩＶ３を有効とし、テスト時にテスト駆動信号ＴＤをＬｏｗとして第３インバータ段ＩＶ３を無効とすることができる。 That is, enable/disable of the function of the third inverter stage IV3 is switched according to the level of the test drive signal TD. As a result, the test drive signal TD can be set to High to enable the third inverter stage IV3 during normal use, and the test drive signal TD can be set to Low during testing to disable the third inverter stage IV3.
＜４．ゲイン制御部の構成＞
図５は、ゲイン制御部８６の一構成例を示す回路図である。ゲイン制御部８６は、ＡＮＤ回路８６Ａと、ＮＡＮＤ回路８６Ｂと、ＮＡＮＤ回路８６Ｃと、インバータ８６Ｄと、を有する。
<4. Configuration of Gain Control Section>
FIG. 5 is a circuit diagram showing a configuration example of the
ＡＮＤ回路８６Ａの一方の入力端には、下側ＵＶＬＯ解除信号ＵＶＬが入力され、他方の入力端には上側ＵＶＬＯ解除信号ＵＶＨが入力される。ＡＮＤ回路８６Ａの出力は、ＮＡＮＤ回路８６Ｂの一方の入力端に入力される。ＮＡＮＤ回路８６Ｂの他方の入力端には、リセット解除信号ＲＥが入力される。
The lower UVLO release signal UVL is input to one input terminal of the AND
ＮＡＮＤ回路８６Ｂの出力は、ＮＡＮＤ回路８６Ｃの一方の入力端に入力される。ＮＡＮＤ回路８６Ｃの他方の入力端には、イネーブル信号ＥＮが入力される。ＮＡＮＤ回路８６Ｃの出力は、インバータ８６Ｄの入力端に入力される。インバータ８６Ｄの出力は、ゲイン制御信号ＧＣとなる。
The output of
このような構成により、イネーブル信号ＥＮがＬｏｗの場合は、ＮＡＮＤ回路８６Ｂの出力信号Ａ１のレベルに関わらず、ゲイン制御信号ＧＣはＬｏｗとなる。
With such a configuration, when the enable signal EN is Low, the gain control signal GC is Low regardless of the level of the output signal A1 of the
一方、イネーブル信号ＥＮがＨｉｇｈの場合は、出力信号Ａ１のレベルがそのままゲイン制御信号ＧＣのレベルとなる。すなわち、下側ＵＶＬＯ解除信号ＵＶＬ、上側ＵＶＬＯ解除信号ＵＶＨ、およびリセット解除信号ＲＥに基づく制御が有効となる。 On the other hand, when the enable signal EN is High, the level of the output signal A1 becomes the level of the gain control signal GC as it is. That is, control based on the lower UVLO release signal UVL, the upper UVLO release signal UVH, and the reset release signal RE becomes effective.
下側ＵＶＬＯ解除信号ＵＶＬ、上側ＵＶＬＯ解除信号ＵＶＨ、およびリセット解除信号ＲＥの少なくともいずれかがＬｏｗとなった場合、出力信号Ａ１はＨｉｇｈとなるので、イネーブル信号ＥＮがＨｉｇｈの場合、ゲイン制御信号ＧＣはＨｉｇｈとなる。このとき、上述したように、第１インバータ段ＩＶ１と第２インバータ段ＩＶ２がともに有効となり、発振回路８２のゲインは上昇する。
When at least one of the lower UVLO release signal UVL, the upper UVLO release signal UVH, and the reset release signal RE becomes Low, the output signal A1 becomes High. Therefore, when the enable signal EN is High, the gain control signal GC becomes High. At this time, as described above, both the first inverter stage IV1 and the second inverter stage IV2 are enabled, and the gain of the
一方、下側ＵＶＬＯ解除信号ＵＶＬ、上側ＵＶＬＯ解除信号ＵＶＨ、およびリセット解除信号ＲＥの全てがＨｉｇｈとなった場合、出力信号Ａ１はＬｏｗとなるので、イネーブル信号ＥＮがＨｉｇｈの場合、ゲイン制御信号ＧＣはＬｏｗとなる。このとき、上述したように、第２インバータ段ＩＶ２は無効となり、発振回路８２のゲインは低下する。
On the other hand, when the lower UVLO release signal UVL, the upper UVLO release signal UVH, and the reset release signal RE all become High, the output signal A1 becomes Low. Therefore, when the enable signal EN is High, the gain control signal GC becomes Low. At this time, as described above, the second inverter stage IV2 is disabled and the gain of the
＜５．テスト駆動部の構成＞
図６は、テスト駆動部８７の一構成例を示す回路図である。テスト駆動部８７は、インバータ８７Ａと、ＮＡＮＤ回路８７Ｂと、インバータ８７Ｃと、を有する。
<5. Configuration of test driver>
FIG. 6 is a circuit diagram showing a configuration example of the
インバータ８７Ａの入力端には、テスト信号ＴＳが入力される。インバータ８７Ａの出力は、ＮＡＮＤ回路８７Ｂの一方の入力端に入力される。ＮＡＮＤ回路８７Ｂの他方の入力端には、イネーブル信号ＥＮが入力される。ＮＡＮＤ回路８７Ｂの出力は、インバータ８７Ｃの入力端に入力される。インバータ８７Ｃの出力は、テスト駆動信号ＴＤとなる。
A test signal TS is input to the input terminal of the
イネーブル信号ＥＮがＬｏｗの場合は、インバータ８７Ａの出力信号Ｓ１のレベルに関わらず、テスト駆動信号ＴＤはＬｏｗとなる。
When the enable signal EN is Low, the test drive signal TD is Low regardless of the level of the output signal S1 of the
一方、イネーブル信号ＥＮがＨｉｇｈの場合は、出力信号Ｓ１のレベルがそのままテスト駆動信号ＴＤのレベルとなる。すなわち、テスト信号ＴＳに基づく制御が有効となる。 On the other hand, when the enable signal EN is High, the level of the output signal S1 becomes the level of the test drive signal TD as it is. That is, the control based on the test signal TS becomes effective.
テスト信号ＴＳがＨｉｇｈの場合、出力信号Ｓ１はＬｏｗとなるので、イネーブル信号ＥＮがＨｉｇｈの場合、テスト駆動信号ＴＤはＬｏｗとなる。この場合、第３インバータ段ＩＶ３は無効となる。 When the test signal TS is High, the output signal S1 is Low. Therefore, when the enable signal EN is High, the test drive signal TD is Low. In this case, the third inverter stage IV3 is disabled.
一方、テスト信号ＴＳがＬｏｗの場合、出力信号Ｓ１はＨｉｇｈとなるので、イネーブル信号ＥＮがＨｉｇｈの場合、テスト駆動信号ＴＤはＨｉｇｈとなる。この場合、第３インバータ段ＩＶ３は有効となる。 On the other hand, when the test signal TS is Low, the output signal S1 becomes High, so when the enable signal EN is High, the test drive signal TD becomes High. In this case, the third inverter stage IV3 is enabled.
＜６．起動時およびシャットダウン時の動作＞
次に、ＰＭＩＣ１の起動時およびシャットダウン時の動作について、図７に示すタイミングチャートを用いて説明する。図７は、ＰＭＩＣ１の起動時およびシャットダウン時の各信号の波形例を示すタイミングチャートである。なお、図７に示すＸＴＡＬ_ＯＵＴは、外部端子Ｔ３の信号である。
<6. Operation at Startup and Shutdown>
Next, the operation of the
まず、タイミングｔ１でＰＭＩＣ１に電源電圧ＶＣＣが投入されると、電源電圧ＶＣＣが立ち上がりを開始し、それとともにバンドギャップ電圧Ｖｂｇも立ち上がる。 First, when the power supply voltage VCC is applied to the PMIC1 at timing t1, the power supply voltage VCC starts to rise, and the bandgap voltage Vbg also rises accordingly.
その後、タイミングｔ２で電源電圧ＶＣＣが下側ＵＶＬＯ解除電圧ＶｔｈＬに達すると、ＶＣＣ下側ＵＶＬＯ部５Ａにより下側ＵＶＬＯ解除信号ＵＶＬがＨｉｇｈに切替えられ、下側ＵＶＬＯが解除される。これにより、Ｖ１５_ＬＤＯ６およびクロック用ＬＤＯ８１が起動され、出力電圧Ｖ１５、ＶＣＬＫがともに立ち上がりを開始する。
After that, when the power supply voltage VCC reaches the lower UVLO release voltage VthL at timing t2, the VCC
その後、タイミングｔ３で出力電圧ＶＣＬＫがＵＶＬＯ部８１２用のＵＶＬＯ解除電圧ＵＶＬＯ_ｔｈまで達すると、ＵＶＬＯ部８１２によりイネーブル信号ＥＮがＨｉｇｈに切替えられ、ＵＶＬＯを解除される。すると、スイッチＳＷがオンとなるとともに第１インバータ段ＩＶ１が有効とされ、発振回路８２が起動される。このとき、リセット解除信号ＲＥは未だＬｏｗであるので、ゲイン制御部８６によりゲイン制御信号ＧＣはＨｉｇｈとされる。これにより、第２インバータ段ＩＶ２が有効とされる。従って、発振回路８２のゲインが上昇される。
After that, when the output voltage VCLK reaches the UVLO release voltage UVLO_th for the
なお、電源電圧ＶＣＣが上側ＵＶＬＯ解除電圧ＶｔｈＨに達すると、ＶＣＣ上側ＵＶＬＯ部５Ｂにより上側ＵＶＬＯ解除信号ＵＶＨがＨｉｇｈに切替えられ、上側ＵＶＬＯが解除される。
When the power supply voltage VCC reaches the upper UVLO release voltage VthH, the VCC
出力電圧Ｖ１５が所定電圧まで達してＶ１５_ＬＤＯ６用のＵＶＬＯが解除されると、ＵＶＬＯ解除信号ＵＶ１５（図２）によってレベルシフタ８８はリセット解除状態となる。この状態でイネーブル信号ＥＮがＨｉｇｈであると、レベルシフタ８８からＨｉｇｈの信号がＡＮＤ回路８９Ａへ出力される。このとき、下側ＵＶＬＯ解除信号ＵＶＬおよび上側ＵＶＬＯ解除信号ＵＶＨがともにＨｉｇｈであれば、ＡＮＤ回路８９Ａの出力はＨｉｇｈとなり、カウンタ８５はリセット解除状態とされる。
When the output voltage V15 reaches a predetermined voltage and the UVLO for V15_LDO6 is released, the UVLO release signal UV15 (FIG. 2) puts the
発振回路８２の起動後にタイミングｔ４でパルス状のクロック信号ＸＣＬＫの生成が開始されると、カウンタ８５によるカウントが開始される。カウンタ８５により所定数パルス分のクロック信号ＸＣＬＫがカウントされると、カウンタ８５はリセット解除信号ＲＥをＨｉｇｈとする（タイミングｔ５）。
When generation of the pulse-shaped clock signal XCLK is started at timing t4 after the
すると、下側ＵＶＬＯ解除信号ＵＶＬ、上側ＵＶＬＯ解除信号ＵＶＨ、およびリセット解除信号ＲＥは全てＨｉｇｈとなるので、ゲイン制御信号ＧＣはＬｏｗとされる。これにより、第２インバータ段ＩＶ２は無効とされ、発振回路８２のゲインは低下する。
Then, since the lower UVLO release signal UVL, the upper UVLO release signal UVH, and the reset release signal RE all become High, the gain control signal GC becomes Low. This disables the second inverter stage IV2 and reduces the gain of the
このように、ＰＭＩＣ１の起動時には、ゲイン制御信号ＧＣによって一時的に発振回路８２のゲインを上昇させるので、水晶発振回路の発振マージンを上昇させることができ、発振を行い易くすることができる。
As described above, when the
ＰＭＩＣ１の起動後に、何らかの原因により電源電圧ＶＣＣが下降を開始し、タイミングｔ６で電源電圧ＶＣＣが上側ＵＶＬＯ解除電圧ＶｔｈＨに達すると、上側ＵＶＬＯ解除信号ＵＶＨがＬｏｗとされて上側ＵＶＬＯが検知される。これにより、ゲイン制御信号ＧＣはＨｉｇｈとされ、第２インバータ段ＩＶ２が有効とされる。従って、発振回路８２のゲインが上昇される。以降、上側ＵＶＬＯ解除信号ＵＶＨはＬｏｗを維持されるので、ゲイン制御信号ＧＣはＨｉｇｈを維持される。なお、上側ＵＶＬＯ解除信号ＵＶＨがＬｏｗとされても、リセット解除信号ＲＥはＨｉｇｈであるので、カウンタ８５はリセットされない。
After the
その後、タイミングｔ７で電源電圧ＶＣＣが下側ＵＶＬＯ解除信号ＶｔｈＬに達すると、下側ＵＶＬＯ解除信号ＵＶＬがＬｏｗとされて下側ＵＶＬＯが検知される。これにより、Ｖ１５_ＬＤＯ６およびクロック用ＬＤＯ８１は無効とされる。従って、タイミングｔ７から出力電圧Ｖ１５、ＶＣＬＫは下降を開始する。 After that, when the power supply voltage VCC reaches the lower UVLO release signal VthL at timing t7, the lower UVLO release signal UVL is set to Low and the lower UVLO is detected. As a result, V15_LDO6 and clock LDO81 are invalidated. Therefore, the output voltages V15 and VCLK start falling from timing t7.
また、このとき、ＡＮＤ回路８９Ａの出力はＬｏｗとなり、カウンタ８５はリセット状態となり、リセット解除信号ＲＥがＬｏｗとなる。これにより、ロジック部７は、シャットダウンシーケンスを開始する。
At this time, the output of the AND
その後、出力電圧ＶＣＬＫの低下により、タイミングｔ８で出力電圧ＶＣＬＫがＵＶＬＯ解除電圧ＵＶＬＯ_ｔｈに達すると、ＵＶＬＯ部８１２によりイネーブル信号ＥＮはＬｏｗとされる。これにより、発振回路８２は無効とされ、発振が停止される。
After that, when the output voltage VCLK reaches the UVLO release voltage UVLO_th at timing t8 due to the decrease in the output voltage VCLK, the
このように、電源電圧ＶＣＣが低下して、クロック用ＬＤＯ８１による出力電圧ＶＣＬＫが低下した場合でも、ゲイン制御信号ＧＣによって発振回路８２のゲインの低下が抑制され、水晶発振回路の発振マージンの低下が抑制され、発振の停止を発生しにくくすることができる。
As described above, even when the power supply voltage VCC drops and the output voltage VCLK from the
＜７．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
<7. Others>
Although the embodiments of the present invention have been described above, various modifications can be made to the embodiments within the scope of the present invention.
本発明は、例えば、ＰＭＩＣに利用することができる。 The invention can be used, for example, in PMICs.
１ ＰＭＩＣ
２Ａ～２Ｇ ＤＣ／ＤＣコントローラ
３ 昇降圧コンバータ
４ リファレンスブロック
５Ａ ＶＣＣ下側ＵＶＬＯ部
５Ｂ ＶＣＣ上側ＵＶＬＯ部
６ Ｖ１５_ＬＤＯ
７ ロジック部
７１ ＯＴＰ ＲＯＭ
８ クロック生成部
８１ クロック用ＬＤＯ
８１１ ＤＡＣ
８１２ ＵＶＬＯ部
８２ 発振回路
８２１ インバータ回路
Ｘ 水晶振動子
Ｒｆ 帰還抵抗
Ｒｄ 振幅制限抵抗
ＳＷ スイッチ
Ｃ１１，Ｃ１２ 負荷容量
８３ インバータ
８４ レベルシフタ
８５ カウンタ
８６ ゲイン制御部
８７ テスト駆動部
８８ レベルシフタ
８９Ａ ＡＮＤ回路
８９Ｂ ＯＲ回路
1 PMICs
2A to 2G DC/
7
8
811 DAC
812
Claims (6)
前記第２インバータ段の有効・無効を切替えるゲイン制御信号を生成するゲイン制御部と、
前記発振信号をカウントしてカウント結果としてリセット解除信号を出力するカウンタと、
前記第１電源電圧を監視する電源電圧ＵＶＬＯ部と、
前記第１電源電圧に基づいて前記第２電源電圧を生成する電源電圧生成部と、
を備え、
前記電源電圧ＵＶＬＯ部は、前記第１電源電圧と上側ＵＶＬＯ解除電圧との比較、および前記第１電源電圧と前記上側ＵＶＬＯ解除電圧よりも低い下側ＵＶＬＯ解除電圧との比較を行い、
前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部により上側ＵＶＬＯが検知されると、前記第２インバータ段を有効とする前記ゲイン制御信号を生成し、
前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部により前記上側ＵＶＬＯが検知された場合、前記電源電圧ＵＶＬＯ部により下側ＵＶＬＯが検知された場合、前記リセット解除信号がリセット状態を示す場合、の少なくともいずれかの場合に、前記第２インバータ段を有効とすることで前記発振回路のゲインを上昇させる前記ゲイン制御信号を生成し、
前記ゲイン制御部は、前記電源電圧ＵＶＬＯ部により上側ＵＶＬＯ解除が検知され、且つ、前記電源電圧ＵＶＬＯ部により下側ＵＶＬＯ解除が検知され、且つ、前記リセット解除信号がリセット解除状態を示す場合、前記第２インバータ段を無効とすることで前記発振回路のゲインを低下させる前記ゲイン制御信号を生成し、
前記下側ＵＶＬＯが検知された場合、前記電源電圧生成部が無効となり、
前記下側ＵＶＬＯ解除が検知された場合、前記電源電圧生成部が起動される、半導体装置。 a first inverter stage supplied with a second power supply voltage based on the first power supply voltage applied to the semiconductor device; and an input terminal and an output terminal shared with the first inverter stage to which the second power supply voltage is supplied. an oscillation circuit having a second inverter stage and performing an operation of generating an oscillation signal using a crystal oscillator;
a gain control unit that generates a gain control signal that switches between enabling and disabling the second inverter stage ;
a counter that counts the oscillation signal and outputs a reset release signal as a count result;
a power supply voltage UVLO unit that monitors the first power supply voltage;
a power supply voltage generator that generates the second power supply voltage based on the first power supply voltage;
with
The power supply voltage UVLO unit compares the first power supply voltage with an upper UVLO release voltage and compares the first power supply voltage with a lower UVLO release voltage lower than the upper UVLO release voltage,
wherein the gain control unit generates the gain control signal to enable the second inverter stage when an upper UVLO is detected by the power supply voltage UVLO unit;
The gain control section detects at least one of when the upper UVLO is detected by the power supply voltage UVLO section, when the lower UVLO is detected by the power supply voltage UVLO section, and when the reset release signal indicates a reset state. generating the gain control signal for increasing the gain of the oscillator circuit by enabling the second inverter stage;
When the power supply voltage UVLO unit detects release of the upper UVLO, the power supply voltage UVLO unit detects release of the lower UVLO, and the reset release signal indicates a reset release state, the gain control unit controls the generating the gain control signal that reduces the gain of the oscillator circuit by disabling a second inverter stage;
if the lower UVLO is detected, the power supply voltage generator is disabled;
The semiconductor device according to claim 1, wherein the power supply voltage generation unit is activated when the release of the lower UVLO is detected .
前記ＬＤＯ用ＵＶＬＯ部から出力されるＵＶＬＯ解除信号としてのイネーブル信号に基づき、前記第１インバータ段の有効・無効が切替えられる、請求項１または請求項２に記載の半導体装置。 Further comprising an LDO UVLO unit that monitors the second power supply voltage,
3. The semiconductor device according to claim 1, wherein enabling/disabling of said first inverter stage is switched based on an enable signal as a UVLO release signal output from said LDO UVLO unit.
前記発振回路は、前記第１インバータ段および前記第２インバータ段と入力端および出力端を共通とする第３インバータ段をさらに有し、
前記テスト駆動部は、テスト信号に基づき、前記第３インバータ段の有効・無効を切替えるテスト駆動信号を生成する、請求項１から請求項４のいずれか１項に記載の半導体装置。 further comprising a test drive,
The oscillator circuit further includes a third inverter stage having an input terminal and an output terminal common to the first inverter stage and the second inverter stage,
5. The semiconductor device according to claim 1, wherein said test driver generates a test drive signal for switching between enabling and disabling said third inverter stage based on a test signal.
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