JP7300814B2 - 信号処理装置及び信号処理方法 - Google Patents
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Description
BX=β2・X
X’=BX+δi・|U|2
DX=δi/X’
S=U・DX
δo=BX・DX
X←X’
Uo=Ui-Z・X
(IC計算アルゴリズム(2))
X←conj(S)・Uo+X
Uo=Ui-Z・X
(1)所望信号及びリファレンスの入力
(2)バウンダリーセルの計算開始及び出力
(3)インターナルセルの第1の計算開始及び出力
(4)インターナルセルの第2の計算開始及び出力
(5)シストリックアレイの入力信号の入れ替え
(6)インターナルセルの第1の計算開始及び出力
(7)計算結果出力
所望信号及びリファレンスの入力処理は、図5に示したRLSシストリックアレイプロセッサ300においては、リファレンス(U0~U2)及び所望信号(D)を入力する処理である。本実施形態におけるRLSシストリックアレイプロセッサ200では、図10~図12において、符号501で示す処理に相当する。
バウンダリーセルの計算開始及び出力は、図5に示したRLSシストリックアレイプロセッサ300においては、バウンダリーセル301-1、301-2、301-3での演算を行う処理である。本実施形態におけるRLSシストリックアレイプロセッサ200では、図10~図12において、符号502で示す処理に相当する。符号502では、バウンダリーセル素子201を動作状態にする信号(BC_en)がハイレベルになり、バウンダリーセル素子201により、演算が行われる。バウンダリーセル素子201の演算は、図6に示したようなアルゴリズムの演算である。
インターナルセルの第1の計算開始及び出力は、図5に示したRLSシストリックアレイプロセッサ300において、インターナルセル302-1~302-6での演算を行う処理である。インターナルセルでの演算は、図7に示したように、2つのアルゴリズムの演算がある。
Uo=Ui-Z・X
(IC計算アルゴリズム(2))
X←conj(S)・Uo+X
インターナルセルの第1の計算開始及び出力は、図5に示したRLSシストリックアレイプロセッサ300においては、インターナルセル302-1~302-6でのIC計算アルゴリズム(2)の演算を行う処理である。図7に示したように、IC計算アルゴリズム(2)は、バウンダリーセルの演算を待って行う必要がある。本実施形態におけるRLSシストリックアレイプロセッサ200では、図10~図12において、符号504で示す処理に相当する。符号504では、インターナルセル素子202のICアルゴリズム(2)を動作状態にする信号(IC2_en)がハイレベルになり、インターナルセル素子202により、ICアルゴリズム(2)の演算が行われる。これにより、各セルの内部状態変数(X)が求められる。
シストリックアレイの入力信号の入れ替え処理は、図8に示したように、アレイを後退するように、信号を入れ替える処理である。本実施形態におけるRLSシストリックアレイプロセッサ200では、図10~図12において、符号505の配列から、符号506で示す配列に入れ替える処理に相当する。
インターナルセルの第1の計算開始及び出力は、図8おけるインターナルセル302-4、302-5、302-1での演算処理を示す処理に相当する。本実施形態におけるRLSシストリックアレイプロセッサ200では、図10~図12において、符号507で示す処理に相当する。符号507では、インターナルセル素子202のICアルゴリズム(1)を動作状態にする信号(IC1_en)がハイレベルになり、インターナルセル素子202により、ICアルゴリズム(1)の演算が行われる。これにより、図12に示したような演算が行われる。
計算結果出力の処理は、図8における係数Wを出力する処理に相当する。本実施形態におけるRLSシストリックアレイプロセッサ200では、図10~図12において、符号508で示す処理に相当する。
Claims (4)
- QR分解により信号の近似モデルを推定する信号処理装置であって、
バウンダリーセルの演算を行うバウンダリーセル素子と、インターナルセルの演算を行うインターナルセル素子と、前記バウンダリーセル素子及び前記インターナルセル素子を制御するコントローラとを備え、
複数のバウンダリーセル及び複数のインターナルセルを並べてシストリックアレイを配設した際のバウンダリーセルの演算及びインターナルセルの演算を、前記バウンダリーセル素子及び前記インターナルセル素子により時分割で行うものであり、
前記インターナルセルの演算は、前記QR分解に基づく演算を第1シストリックアレイによって行う第1の演算と前記QR分解の結果に基づいて係数を求める処理を第2シストリックアレイによって行う第2の演算とからなり、前記第2シストリックアレイは、前記第1シストリックアレイの行と列とが入れ替えられ、前記行の並び順が逆であるとともに前記列の並び順が逆であり、前記第2シストリックアレイのインターナルセルの内部状態の初期値は、前記第1シストリックアレイの内部状態が用いられるものであり、前記インターナルセル素子は、前記第1の演算と前記第2の演算とを独立して演算する
ようにした信号処理装置。 - 前記インターナルセル素子は、前記バウンダリーセルの演算結果が得られる前に、前記第1の演算を開始するようにした請求項1に記載の信号処理装置。
- 前記インターナルセル素子は、前記バウンダリーセルの演算結果が得られた後に、前記第2の演算を開始するようにした請求項1に記載の信号処理装置。
- QR分解により信号の近似モデルを推定する信号処理方法であって、
バウンダリーセルの演算を行うバウンダリーセル素子と、インターナルセルの演算を行うインターナルセル素子とを設け、
複数のバウンダリーセル及び複数のインターナルセルを並べてシストリックアレイを配設した際のバウンダリーセルの演算を、前記バウンダリーセル素子により時分割で行う工程と、
前記複数のバウンダリーセル及び複数のインターナルセルを並べてシストリックアレイを配設した際のインターナルセルの演算を、前記インターナルセル素子により時分割で行う工程とを含み、
前記インターナルセルの演算は、前記QR分解に基づく演算を第1シストリックアレイによって行う第1の演算と前記QR分解の結果に基づいて係数を求める処理を第2シストリックアレイによって行う第2の演算とからなり、前記第2シストリックアレイは、前記第1シストリックアレイの行と列とが入れ替えられ、前記行の並び順が逆であるとともに前記列の並び順が逆であり、前記第2シストリックアレイのインターナルセルの内部状態の初期値は、前記第1シストリックアレイの内部状態が用いられるものであり、前記インターナルセル素子は、前記第1の演算と前記第2の演算とを独立して演算する
を含む信号処理方法。
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JP2018140116A JP7300814B2 (ja) | 2018-07-26 | 2018-07-26 | 信号処理装置及び信号処理方法 |
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JP2018140116A JP7300814B2 (ja) | 2018-07-26 | 2018-07-26 | 信号処理装置及び信号処理方法 |
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JP2020017883A JP2020017883A (ja) | 2020-01-30 |
JP7300814B2 true JP7300814B2 (ja) | 2023-06-30 |
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ID=69580635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2018140116A Active JP7300814B2 (ja) | 2018-07-26 | 2018-07-26 | 信号処理装置及び信号処理方法 |
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JP (1) | JP7300814B2 (ja) |
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-
2018
- 2018-07-26 JP JP2018140116A patent/JP7300814B2/ja active Active
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