JP7295968B2

JP7295968B2 - 再構成可能な計算装置

Info

Publication number: JP7295968B2
Application number: JP2021552843A
Authority: JP
Inventors: イー．デューブ，ラッセル
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 2019-03-07
Filing date: 2020-03-02
Publication date: 2023-06-21
Anticipated expiration: 2040-03-02
Also published as: CN113597601A; KR20210126120A; WO2020180787A1; TW202103020A; US20200285603A1; EP3935512A1; TWI832982B; JP2022523830A; IL286138A; US10983948B2

Description

本発明は、再構成可能な計算装置及びそれを備えたコンピューティング・クラスタに関する。

フィールド・プログラマブル・ゲートアレイ（FPGA）のようなプログラマブル要素は、高性能コンピューティング（HPC）タスクのために使用される。しかしながら、これらのプログラマブル要素を従来のHPCフォームファクタとともにパッケージングするための便利なアプローチは存在しなかった。さらに、大量の高速データストリームを効率的に摂取し、次いで処理された結果をHPCクラスタ・ネットワーク・ファブリック上で効果的に往復転送するための統合メカニズムは存在しなかった。これらの制限は、HPC又はクラスタ・コンピューティング環境におけるストリーム・コンピューティングのために、FPGAのような非汎用コンピューティング要素の能力を利用することを困難にしている。

現在、ストリーム・コンピューティングは、HPCタスクを実行するために、非効率的な統合スキームを使用するカスタムハードウェア又は商用の入手可能な（COTS）ハードウェアを大量に必要とする。HPCクラスタに統合されたプログラマブル・ロジック又はFPGAの最も一般的な用途は、COTSラックサーバ用のアドイン・ボードとしてパッケージ化されている。これらのアプローチは、I/O容量が限られており、クラスタファブリック統合能力を持たない。カードケージスタイルの組み込みコンピューティング環境に実装されたOpenVPX（及び他のフォームファクタ）回路カードアセンブリは、多数の外部接続I/O及び堅牢なクラスタ・ファブリック・インタフェースを効率的に処理することができない。

必要なのは、クラスタ・コンピューティング環境におけるプログラマブル・ロジック要素の配備の改善である。

本開示の一態様では、再構成可能な計算装置（RCA ）(100)は、エンクロージャ(104)；前記エンクロージャに設けられたネットワーク・ファブリック・インターフェース(116)；エンクロージャに用意されているデータI/Oインターフェース(112)；及びエンクロージャに備えられた第1計算タイル(136)；を含み、前記第１計算タイルは：前記ネットワーク・ファブリック・インタフェースに結合され、ネットワーク・ファブリックへとデータを送信し、前記ネットワーク・ファブリックを介してデータを受信するように構成されたネットワーク・ファブリック・インタフェースデバイス(308)；前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに結合され、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つから受信された入力データを処理し、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに出力データを提供するように構成される再構成可能な処理要素（RPE）であり、前記出力データは受信された前記入力データの関数である、再構成可能な処理要素（RPE）(304)；を有する。

RCAは、前記エンクロージャに設けられ、前記第１計算タイルに結合されたデイジー・チェーン・ポート(128)；を含んでよく、前記デイジー・チェーン・ポートは、前記第１計算タイルを別のRCA上の計算タイルに結合するように動作可能である。

本発明の他の特徴において、コンピューティング・クラスタが、ラック；及び前記ラックに搭載された複数の再構成可能な計算装置（RCA）(100)；を含み、前記RCAの各々は：エンクロージャ(104)；前記エンクロージャに設けられたネットワーク・ファブリック・インターフェース；エンクロージャに用意されているデータI/Oインターフェース(112)；及びエンクロージャに備えられた第1計算タイル(136)；を含み、前記第１計算タイルは：前記ネットワーク・ファブリック・インタフェースに結合され、前記ネットワーク・ファブリックにデータを送信し、前記ネットワーク・ファブリックを介してデータを受信するように構成されたネットワーク・ファブリック・インタフェース・デバイス(308)；前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに結合され、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つから受信された入力データを処理し、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに出力データを提供するように構成される再構成可能な処理要素（RPE）であり、前記出力データは受信された前記入力データの関数である、再構成可能な処理要素（RPE）(304)；を有する。

本開示の種々の態様が、添付の図面を参照して本明細書中で議論される。図面を簡単かつ明瞭にするために、図面に示されている要素は、必ずしも正確に又は縮尺通りに描かれていないことが理解されるであろう。例えば、素子のいくつかの寸法は、明瞭化のために他の素子に対して誇張されてもよく、又はいくつかの物理的構成要素が一つの機能ブロック又は素子に含まれてもよい。さらに、適切と考えられる場合には、対応する要素又は類似の要素を示すために、図面の間で同じ参照番号を繰り返すことができる。しかし、明瞭にするために、すべての構成要素がすべての図面でラベル付けされているわけではない。図面は、例示及び説明の目的で提供されるものであり、本開示の限界の定義として意図されたものではない。

本開示の態様に従った再構成可能な計算装置機器の斜視図である。図１の再構成可能な計算装置の概略図である。本開示の態様に従った計算タイルの機能ブロック図である。

以下の詳細な説明では、本開示の側面を完全に理解するために詳細が記載される。これらは、これらの特定の詳細のいくつかなしに実施され得ることが、当業者によって理解されるであろう。他の例では、周知の方法、手順、構成要素及び構造は、本開示の特徴を不明瞭にしないように詳細に記載されていないことがある。

本開示は、それが実施可能であるか、又は種々の方法で実施され得るか、又は実施されるので、以下の説明に記載され、又は図面に示される構成及び構成要素又はステップの詳細な配置に限定されないことが理解されるべきである。また、本明細書で使用される句及び用語は、説明のためのものに過ぎず、限定とみなされるべきではないことを理解すべきである。

特定の特徴は、明確にするために、別々の実装のコンテキストで説明され、単一の実装で組み合わせて提供されてもよい。逆に、種々の特徴、すなわち、簡潔のために、単一の実装のコンテキストで説明されるが、別々に、又は任意の適切なサブ－組み合わせで提供されてもよい。

本開示の一態様では、再構成可能なコンピューティング・アプライアンス（RCA）パッケージは、市販の、すなわち標準化された１９インチ・ラックと互換性のある、例えばFPGAに限定されるわけではないが、再構成可能な処理要素又はプログラマブル・ロジック・デバイスを、簡単に統合するために既知の１９インチ・ラック形態を使用することができる。HPCを使用する他の実装、例えば、地上移動環境を使用する実装は、異なるラックフォームファクタを使用することもあれば、ラックマウントではないこともあり、液体冷却及び／又は頑丈なパッケージオプションを必要とすることもある。

有利には、RCAは、本開示の態様によれば、I/O、例えば、１０GB、４０GB又は１００GBのイーサネットを提供し、プログラマブル論理を使用する処理のために直接アクセス可能である。これにより、非汎用処理要素を用いた高データレートストリームの効率的な処理が可能となる。これらのプログラマブル要素の数は、処理に必要とされる所望のI/O量に応じてスケーリングすることができる。１つ以上のRCAユニット間のこれらのI/Oリンクは、所望のプログラマブル機能に応じて、様々な構成でチェーン接続又は接続することができる。

RCA内のプログラマブル要素は、InfiniBand、RoCE、イーサネット、又はOmnipathのような、リモート直接メモリアクセス（RDMA）が可能なHPCクラスタファブリックへの接続を含む。これらの接続は、RCAプログラマブル論理素子と他のHPC処理リソースとの間の高速で低遅延のデータ転送を可能にする。

次に、図１を参照すると、本開示の態様に従った再構成可能な計算装置（Reconfigurable Computing Appliance, RCA）１００が、エンクロージャ１０４、例えば、標準１９インチのラック寸法に対応するものを含む。フロントパネル１０８が、複数のフロントエンドデータ入力/出力（I/O）、すなわち、双方向インターフェース又はポート１１２を含む。ポート１１２は、RCA １００の外部の１つ以上のソースから入力データを受信するか、或いはそれらへ出力データを提供するように準備されたものである。フロントパネル１０８はまた、複数のネットワーク・ファブリックI/Oポート１１６を含む。ネットワーク・ファブリックI/Oポート１１６はまた、HPCネットワーク・ファブリックに結合するように準備されたものである。データI/Oポート１１２は、１つのアプローチにおいて、１０GBイーサネットネットワークで動作するように構成されてもよい。HPCネットワーク・ファブリックは、例えば、非限定的に、InfiniBand、RoCE、イーサネット又はOmnipathのような、Remote Direct Memory Access （RDMA）が可能なHPCクラスタファブリックの１つであってもよい。フロントパネル１０８はまた、少なくとも１つの制御ポート１２０、１つ以上のジャンパー・ポート（jumper port）１２４、１つ以上のデイジー・チェーン・ポート（daisy-chain
port）１２８及びオン/オフスイッチ１３２を含んでもよい。制御ポート１２０、ジャンパー・ポート１２４及びデイジー・チェーン・ポート１２８の各々は双方向的である。本開示の一態様では、ネットワーク・ファブリックI/Oポート１１６、データI/Oポート１１２、制御ポート１２０、ジャンパー・ポート１２４、デイジー・チェーン・ポート１２８、又はオン/オフスイッチ１３２の一部を、エンクロージャの後部１３０に設けることができる。

以下に詳細を説明する１つ以上の計算タイル（computing tiles）１３６が、エンクロージャ１０４内に設けられている。各計算タイル１３６は、図２に示すように、１つ又は複数のデータI/Oポート１１２、ファブリックI/Oポート１１６及びジャンパー・ポート１２４に結合されてもよい。RCA １００は、所定の計算タイル１３６が、データI/Oポート１１２又はファブリックI/Oポート１１６のいずれにも結合されていない（すなわち、別の計算タイル１３６にのみ結合されている）；データI/Oポート１１２及びファブリックI/Oポート１１６のうち一方又は他方にのみ結合されている；及び/又は別の計算タイル１３６に結合されている；又はデータI/Oポート１１２及びファブリックI/Oポート１１６の両方及び/又は別の計算タイル１３６に結合されている；ように構成されていてもよいことに留意されたい。各計算タイル１３６は、適切なジャンパー・ケーブル２０４（図２）をジャンパー・ポート１２４に接続することによって、RCA １００内の別の計算タイル１３６と結合／分離することができる。ジャンパー・ケーブル２０４及びジャンパー・ポート１２４は、タイル１３６間でデータを通信するための経路を提供する。したがって、外部ジャンパー・ケーブル２０４は、異なる使用の場合に対する再構成及びカスタマイズを可能にする。

さらに、タイルが、RCA １００の内部にある接続２２０を介して別のタイルに接続することができ、この場合エンクロージャ１０４の外側の接続を含まない。

さらに、１つのRCA １００が、デイジー・チェーン・ポート１２８及び適切なケーブル配線２０８を介して、別のRCA １００と結合されてもよい。当業者は、例えば、電源、ファン等の他の装置、及びタイルを操作するために必要な対応する支持装置もまた、図示しないが、RCA １００内に存在することを理解する。しかしながら、これらの他のデバイスは、本開示の態様と密接な関係はない。

次に、図３を参照すると、各計算タイル１３６は、少なくとも１つの再構成可能な処理要素（Reconfigurable Processing Element, RPE）３０４、例えば、FPGAを含むが、これに限定されない。RPE ３０４は、HPCネットワーク・ファブリックとインターフェースするように構成された対応するネットワーク・ファブリック・インターフェースデバイス（Network Fabric Interface device, NFID）３０８に結合される。NFIデバイス３０８は、１つの非限定的な例において、HPCネットワーク・ファブリックへのインターフェースとして機能するために、既知の技術に従って提供され、構成される特定用途向けIC（Application Specific IC, ASIC）である。

支持コントローラ３１２が、各計算タイル１３６に組み込まれ、RPE ３０４及びASIC ３０８に結合されてもよい。各計算タイル上の支持コントローラ３１２は、一般に、他のタスクの中でも、RPE ３０４及びASIC ３０８の動作を調整すると共に、RCA １００内の他の計算タイルと通信するようにプログラムされる。支持コントローラ３１２は、当業者には理解されるように、CPU、ROM、RAM、I/Oインターフェースなどを含むことができる。

RPE ３０４は、１つのアプローチにおいて、上述のフロントパネル接続を介して既知の技術によりプログラムされ、ソフトウェアベースの解決策を超える処理能力を提供する。変形的には、RPE ３０４は、支持コントローラ３１２へのインターフェース、予めプログラムされたメモリ、又はJoint Test Action Group (JTAG)業界標準に準拠したもののような別のインターフェースを介してプログラムされてもよい。複数のRPEを含む計算タイル１３６上では、各RPEは、同じ構成でプログラミングされてもよく、或いは各RPEは、計算タイル１３６上の他のRPEとは異なる構成でプログラミングされてもよい。

さらに、複数の計算タイル１３６を有するRCA １００において、１つの計算タイル１３６から次の計算タイル１３６まで、それぞれのRPEのプログラミング、すなわち、構成に相違があり得る。有利には、計算タイル１３６は、意図された動作のためにカスタマイズされた方法で提供することができる。

かくして、本開示の態様は、汎用コンピューティングソリューションと同様の方法で、コンピューティングファブリック上のネイティブな参加者として、計算タイル及びそれぞれのRPEを介して、プログラマブル論理ソリューションを提供する。I/Oポートのプラグ構成を通じて利用可能な再構成可能なI/Oメカニズムは、RCA内のプログラマブル要素のアレイを適用することによって、例えば、いくつか名前を挙げるだけで、レーダ信号処理及び機械学習のような、異なる処理ニーズを満たすための柔軟性を提供する。さらに、トレイ、モジュール、又はラックフォームファクタは、COTS又は組み込みコンピューティングインフラストラクチャへの適用及び統合を容易にする。

上述のシステム及び方法の種々の態様は、デジタル電子回路、コンピュータのハードウェア、ファームウェア、及び/又はソフトウェアの組み合わせ及びサブ－コンビネーションで実施することができる。この実装は、例えば、コンピュータ・プログラム製品、すなわち、有形情報キャリアに具現化されたコンピュータ・プログラム、データ処理装置の動作を制御するための機械可読記憶装置、又はプログラマブルプロセッサ、コンピュータ及び/又は複数のコンピュータを含むことができる。

コンピュータ・プログラムは、コンパイルされた言語及び/又は解釈された言語を含むプログラミング言語の任意の形態で書くことができ、コンピュータ・プログラムは、独立型プログラムとして、又はコンピュータ環境での使用に適したサブルーチン、要素、及び/又は他のユニットとして、任意の形態で展開することができる。コンピュータ・プログラムは、１つのコンピュータ又は１つのサイトの複数のコンピュータで実行されるように配備することができる。

本開示は、単なる例示として提供され、本開示の範囲を限定することを意図しない、その態様の非限定的な詳細な説明を使用して説明されたことが理解されるべきである。１つの態様に関して説明される特徴及び/又はステップは、他の態様とともに使用され得、開示のすべての態様が、特定の図に示されるか、又は態様の１つに関して説明されるすべての特徴及び/又はステップを有するわけではない。記載される態様のバリエーションが、当業者によって生じるであろう。

上記の態様のいくつかは、本開示に不可欠ではなく、例として記載される構造、行為、及び行為の構造、又は詳細を含むことに留意されたい。本明細書に記載されている構造及び/又は作用は、当該技術分野で知られているように、構造又は作用が異なる場合でも、同じ機能を実行する等価物によって置き換えることができ、例えば、本開示のプロセッサによって実行されると記載されている機能の少なくとも一部を実行するための複数の専用装置の使用がある。したがって、本開示の範囲は、特許請求の範囲で使用される要素及び制限によってのみ限定される。

本開示の多くの変更及び修正は、前述の説明を読んだ後に当業者に明らかになるであろうが、説明のために示され、記載された特定の態様は、決して、限定的であるとは考えられないことが理解されるべきである。さらに、発明の主題は特定の態様を参照して説明されてきたが、本開示の精神及び範囲内の変形が当業者に生じるであろう。前述の実施例は、単に説明のために提供されたにすぎず、決して本開示を制限するものではないことに留意されたい。

本開示は、特定の手段、材料及び態様に関して本明細書に記載されたが、本開示は、本明細書に開示された詳細に限定されることを意図するものではなく、むしろ、本開示は、添付の特許請求の範囲の範囲内にあるような、全ての機能的に等価な構造、方法及び用途に及ぶ。当業者は、本開示の範囲から逸脱することなく、開示された実施形態に種々の修正及び変更を加えることができる。

Claims

再構成可能な計算装置であって：
エンクロージャ；
前記エンクロージャに設けられたネットワーク・ファブリック・インターフェース；
前記エンクロージャに用意されているデータI/Oインターフェース；及び
前記エンクロージャに備えられた第１計算タイル；
前記エンクロージャに備えられた第２計算タイル；
前記エンクロージャ上に設けられ、前記第１計算タイルに結合された第１ジャンパー・ポート；
前記エンクロージャ上に設けられ、前記第２計算タイルに結合された第２ジャンパー・ポート；
前記第１計算タイルに組み込まれた第１支持コントローラ；及び
前記第２計算タイルに組み込まれた第２支持コントローラ；
を含み、
前記第１ジャンパー・ポート及び前記第２ジャンパー・ポートは、前記第１計算タイルと前記第２計算タイルを一緒に結合するために互いに結合することができ；
前記第１支持コントローラ及び前記第２支持コントローラは、前記第１計算タイル及び前記第２計算タイルが互いに通信するようにプログラム可能であり、
前記第１計算タイルは：
前記ネットワーク・ファブリック・インタフェースに結合され、ネットワーク・ファブリックへとデータを送信し、前記ネットワーク・ファブリックを介してデータを受信するように構成されたネットワーク・ファブリック・インタフェースデバイス；
前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに結合され、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つから受信された入力データを処理し、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに出力データを提供するように構成される再構成可能な処理要素（RPE）であり、前記出力データは受信された前記入力データの関数である、再構成可能な処理要素（RPE）；
を有する、
再構成可能な計算装置。
請求項１に記載の再構成可能な計算装置であって、さらに：
前記エンクロージャに設けられ、前記第１計算タイルに結合されたデイジー・チェーン・ポート；
を含み、
前記デイジー・チェーン・ポートは、前記第１計算タイルを別のRCA上の計算タイルに結合するように動作可能である、
再構成可能な計算装置。
前記ネットワーク・ファブリック・インターフェース・デバイスはASICである、請求項１に記載の再構成可能な計算装置。
前記再構成可能な処理要素（RPE）はフィールド・プログラマブル・ゲートアレイ（FPGA）である、請求項１に記載の再構成可能な計算装置。
前記第１計算タイルが、第１RPE及び第２RPEを含み；かつ、
前記第１RPEは第１構成にあり、前記第２RPEは前記第１構成とは異なる第２構成にある、
請求項１に記載の再構成可能な計算装置。
請求項１に記載の再構成可能な計算装置であって：
前記第１計算タイル上の前記再構成可能な処理要素（RPE）は第１構成にあり、前記第２計算タイル上の前記再構成可能な処理要素（RPE）は前記第１構成とは異なる第２構成にある、
ことを特徴とする再構成可能な計算装置。
請求項６に記載の再構成可能な計算装置であって、さらに：
前記第１ジャンパー・ポートに結合された第１端部と、前記第２ジャンパー・ポートに結合された第２端部とを有するジャンパー・ケーブル、
を含む再構成可能な計算装置。
コンピューティング・クラスタであって：
ラック；及び
前記ラックに搭載された複数の再構成可能な計算装置（RCA）；
を含み、
前記RCAの少なくとも一つは：
エンクロージャ；
前記エンクロージャに設けられたネットワーク・ファブリック・インターフェース；
前記エンクロージャに用意されているデータI/Oインターフェース；及び
前記エンクロージャに備えられた第１計算タイル及び第２計算タイル；
前記エンクロージャ上に設けられ、前記第１計算タイルに結合された第１ジャンパー・ポート；
前記エンクロージャ上に設けられ、前記第２計算タイルに結合された第２ジャンパー・ポート；
前記第１計算タイルに組み込まれた第１支持コントローラ；及び
前記第２計算タイルに組み込まれた第２支持コントローラ；
を含み、
前記第１ジャンパー・ポート及び前記第２ジャンパー・ポートは、前記第１計算タイルと前記第２計算タイルを一緒に結合するために互いに結合することができ；
前記第１支持コントローラ及び前記第２支持コントローラは、前記第１計算タイル及び前記第２計算タイルが互いに通信するようにプログラム可能であり、
前記第１計算タイル及び前記第２計算タイルの各々は：
前記ネットワーク・ファブリック・インタフェースに結合され、ネットワーク・ファブリックにデータを送信し、前記ネットワーク・ファブリックを介してデータを受信するように構成されたネットワーク・ファブリック・インタフェース・デバイス；
前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに結合され、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つから受信された入力データを処理し、前記ネットワーク・ファブリック・インターフェース・デバイス及び前記データI/Oインターフェースのうちの少なくとも１つに出力データを提供するように構成される再構成可能な処理要素（RPE）であり、前記出力データは受信された前記入力データの関数である、再構成可能な処理要素（RPE）；
を有する、
コンピューティング・クラスタ。
請求項８に記載のコンピューティング・クラスタであって、前記RCAの各々が：
前記エンクロージャに設けられ、前記第１計算タイル及び前記第２計算タイルのうちの１つの計算タイルに結合されたデイジー・チェーン・ポート；
を含み、
前記デイジー・チェーン・ポートは、前記１つの計算タイルを別のRCA上の計算タイルに結合するように動作可能である、
コンピューティング・クラスタ。
前記ネットワーク・ファブリック・インターフェース・デバイスはASICである、請求項８に記載のコンピューティング・クラスタ。
少なくとも１つの前記再構成可能な処理要素（RPE）はフィールド・プログラマブル・ゲートアレイ（FPGA）である、請求項８に記載のコンピューティング・クラスタ。
前記第１計算タイル及び前記第２計算タイルのうちの少なくとも１つの計算タイルが、第１RPE及び第２RPEを含み；かつ、
前記第１RPEは第１構成にあり、前記第２RPEは前記第１構成とは異なる第２構成にある、
請求項８に記載のコンピューティング・クラスタ。
請求項８に記載のコンピューティング・クラスタであって、
前記第１計算タイル上の前記再構成可能な処理要素（RPE）は第１構成にあり、前記第２計算タイル上の前記再構成可能な処理要素（RPE）は前記第１構成とは異なる第２構成にある、
ことを特徴とするコンピューティング・クラスタ。
請求項１３に記載のコンピューティング・クラスタであって、
前記少なくとも１つの前記RCAが、
前記第１ジャンパー・ポートに結合された第１端部と、前記第２ジャンパー・ポートに結合された第２端部とを有するジャンパー・ケーブル、
を含むコンピューティング・クラスタ。