JP7284191B2 - データ処理ネットワーク内の転送プロトコル - Google Patents
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Description
102 処理コアクラスタ(Request Node(RN))
104 コヒーレント相互接続
106 入力/出力(I/O)要求側ノード(RN-I)
108 ネットワーク
112 I/Oデバイス
114 メモリまたは記憶デバイス
116 メモリコントローラ
118 Home Node(HN)
120 Home Node(HN)
202 垂直バー
204 垂直バー
206 Read要求
208 要求されたデータ
210 完了確認(CompAck)メッセージ
302 垂直バー
304 垂直バー
306 垂直バー
308 Read要求
310 ReadNoSnp要求
312 データビート
314 データビート
316 データビート
318 データビート
320 CompAck
322 CompAck
402 垂直バー
404 垂直バー
406 垂直バー
408 垂直バー
410 垂直バー
412 ReadShared要求
414 ReadNoSnpメッセージ
416 CompData0
418 CompData3
420 CompAckメッセージ
422 CompAckメッセージ
424 CompAckメッセージ
RN1 Request Node
RN2 Request Node
RN3 Request Node
Claims (19)
- データ処理ネットワーク内のデータ転送の方法であって、
前記データ処理ネットワークのRequest Nodeによって、前記ネットワーク内の第1のアドレスのデータを読み取る要求を送るステップであって、前記要求が、コヒーレント相互接続を介して、前記第1のアドレスに関連する前記データ処理ネットワークのHome Nodeに送られる、ステップと、
前記Request Nodeによって、前記コヒーレント相互接続を介して、要求したデータの複数のデータビートを受信するステップであって、前記複数のデータビートのうちの最初のデータビートが第1の時刻に受信され、前記複数のデータビートのうちの最後のデータビートが、前記第1の時刻の後の第2の時刻に受信される、ステップと、
前記最初のデータビートを受信したことに応答して、前記Request Nodeが前記コヒーレント相互接続を介して前記Home Nodeに確認メッセージを送るステップと、
前記Home Nodeに前記確認メッセージを送った後に、前記Request Nodeが前記Home Nodeから前記第1のアドレスについてのスヌープメッセージを受諾するステップと
を含む、方法。 - 前記Home Nodeから受信された前記第1のアドレスのデータを求めるスヌープ要求が前記第1の時刻と前記第2の時刻との間の時間枠内に受信されたとき、前記Request Nodeによって前記スヌープ要求をバッファリングするステップをさらに含む、請求項1に記載の方法。
- 前記複数のデータビートのうちの前記最後のデータビートの後の前記スヌープ要求が前記Request Nodeによって受信されたことに応答して、前記Request Nodeがデータを送るステップをさらに含む、請求項2に記載の方法。
- 前記第1のアドレスのデータを求めるスヌープ要求が前記Request Nodeによって前記第1の時刻と前記第2の時刻との間の時間枠内に受信されたことに応答して、
前記Request Nodeによって受信された、要求されたデータのデータビートを前記Request Nodeによって転送するステップをさらに含む、請求項1に記載の方法。 - 前記複数のデータビートが、前記Request Nodeによって、前記コヒーレント相互接続を介して、前記データ処理ネットワークのSlave Nodeから、前記データ処理ネットワークの別のRequest Nodeから、または前記Home Nodeから受信される、請求項1から4のいずれか一項に記載の方法。
- 前記Home Nodeによって、前記コヒーレント相互接続を介して前記Slave Nodeから前記Request Nodeに送られるべきデータを要求するステップをさらに含む、請求項5に記載の方法。
- スヌープメッセージが前記Home Nodeから前記別のRequest Nodeにおいて受信されたことに応答して、前記複数のデータビートが前記別のRequest Nodeから送られる、請求項5または6に記載の方法。
- 前記第1のアドレスのデータを求めるスヌープ要求が前記Request Nodeによって前記第1の時刻と前記第2の時刻との間の時間枠内に受信されたことに応答して、
前記スヌープ要求が「snoop once」要求でも、「無効化型」要求でもないとき、受信されたデータを使用し、修正し、キャッシュするように前記Request Nodeを構成するステップと、
前記スヌープ要求が「snoop once」要求であるとき、前記受信されたデータを使用し、前記受信されたデータを「共有」状態にキャッシュするが、前記データを修正しないように前記Request Nodeを構成するステップと、
前記スヌープ要求が「無効化型」要求であるとき、前記データを使用するがキャッシュしないように前記Request Nodeを構成するステップと
をさらに含む、請求項1に記載の方法。 - データ処理ネットワーク内のデータ転送の方法であって、
第1の時刻に、前記データ処理ネットワークのHome Nodeによって、前記ネットワーク内の第1のアドレスのデータを読み取る要求を受信するステップであって、前記要求が、コヒーレント相互接続を介して、前記データ処理ネットワークのRequest Nodeから送られ、前記Home Nodeが前記第1のアドレスに関連付けられる、ステップと、
前記Home Nodeによって、前記データ処理ネットワーク内の要求されたデータのコピーの存在に応じて、前記第1のアドレスの前記データについてのコヒーレンスアクションを実施するステップと、
前記Home Nodeによって、前記要求されたデータを複数のデータビートで前記Request Nodeへ送信させるステップと、
第2の時刻に、前記Home Nodeによって、前記複数のデータビートのうちの最初のビートの受信を確認する確認メッセージを前記Request Nodeから受信するステップと、
前記第1の時刻と前記第2の時刻との間の時間枠において、前記Home Nodeが前記第1のアドレスのデータを求めるいかなるスヌープ要求も前記Request Nodeに送らないステップと、
前記第2の時刻の後に、前記Home Nodeが、前記第1のアドレスのデータを求めるスヌープ要求を前記Request Nodeに送ることを可能にするステップと
を含む、方法。 - 前記Home Nodeによって、前記要求を受信したことに応答して、前記Request Nodeからの読取り要求に前記Home Nodeのリソースを割り振るステップと、
前記Home Nodeによって、前記複数のデータビートのうちの前記最初のビートの受信を確認する前記確認メッセージを前記Request Nodeから受信したことに応答して、前記Home Nodeの前記リソースを解放するステップと
をさらに含む、請求項9に記載の方法。 - 前記Home Nodeによって、前記データ処理ネットワーク内の前記要求されたデータの1つまたは複数の場所を決定するステップと、
前記要求されたデータが前記Home Nodeのキャッシュ内に記憶されるとき、前記Home Nodeによって、前記コヒーレント相互接続を介して前記Request Nodeに前記複数のデータビートを転送するステップと、
前記要求されたデータが別のノードに記憶されるとき、前記Home Nodeによって、前記データ処理ネットワークの前記別のノードに要求を送るステップと
をさらに含む、請求項9または10に記載の方法。 - 前記別のノードが、前記要求されたデータのコピーを有する別のRequest Node、または前記データ処理ネットワークのSlave Nodeを含む、請求項11に記載の方法。
- 共有データリソースにアクセスするように構成された1つまたは複数のRequest Nodeと、
前記共有データリソースのデータについてのPoint of Coherencyを提供するHome Nodeと、
前記1つまたは複数のRequest Nodeと前記Home Nodeとの間を結合するように構成されたコヒーレント相互接続と
を備えるデータ処理ネットワークであって、
前記1つまたは複数のRequest NodeのうちのRequest Nodeが、
前記共有データリソース内の第1のアドレスのデータを読み取る要求を前記Home Nodeに送るステップと、
要求したデータの複数のデータビートを受信するステップであって、前記複数のデータビートのうちの最初のデータビートが第1の時刻に受信され、前記複数のデータビートのうちの最後のデータビートが、前記第1の時刻の後の第2の時刻に受信される、ステップと、
前記最初のデータビートを受信したことに応答して、前記Home Nodeに確認メッセージを送るステップと、
前記Home Nodeに前記確認メッセージを送った後に、前記Home Nodeからスヌープメッセージを受諾するステップと
を含む方法を実施するように構成され、
前記Home Nodeが、
第3の時刻に、前記第1のアドレスのデータを読み取る前記要求を受信するステップと、
前記データ処理ネットワーク内の要求されたデータのコピーの場所に応じて、前記第1のアドレスの前記データについてのコヒーレンスアクションを実施するステップと、
前記要求されたデータを前記複数のデータビートとして前記Request Nodeへ送信させるステップと、
第4の時刻に、前記複数のデータビートのうちの前記最初のビートの受信を確認する前記確認メッセージを前記Request Nodeから受信するステップと、
前記第3の時刻と前記第4の時刻との間の時間枠において、前記Home Nodeが、前記第1のアドレスのデータを求めるいかなるスヌープ要求も前記Request Nodeに送らないステップと、
前記第4の時刻の後に、前記第1のアドレスのデータを求めるスヌープ要求を前記Request Nodeに送ることを可能にするステップと
を含む方法を実施するように構成される、データ処理ネットワーク。 - 前記スヌープ要求が前記第1の時刻と前記第2の時刻との間の時間枠内で受信されたとき、前記Request Nodeが、前記第1のアドレスの前記データを求める前記Home Nodeからのスヌープ要求をバッファリングするようにさらに構成される、請求項13に記載のデータ処理ネットワーク。
- 前記複数のデータビートのうちの前記最後のデータビートが受信された後、前記Request Nodeが、前記スヌープ要求に応答してデータを送るようにさらに構成される、請求項14に記載のデータ処理ネットワーク。
- 前記第1の時刻と前記第2の時刻との間の時間枠内で受信された前記第1のアドレスの前記データを求める前記Home Nodeからのスヌープ要求に応答して、前記Request Nodeが、前記要求されたデータのデータビートが受信されたときにそれを転送するようにさらに構成される、請求項13または14に記載のデータ処理ネットワーク。
- 前記Home Nodeがさらに、前記要求を受信したことに応答して、前記Request Nodeからの読取り要求に前記Home Nodeのリソースを割り振るように構成され、前記複数のデータビートのうちの最初のビートの受信を確認する前記確認メッセージを前記Request Nodeから受信したことに応答して前記リソースを解放するように構成される、請求項13から16のいずれか一項に記載のデータ処理ネットワーク。
- ハードウェア記述言語の命令を記憶する非一時的コンピュータ可読媒体であって、前記命令が、請求項13から17のいずれか一項に記載のデータ処理ネットワークを記述する、非一時的コンピュータ可読媒体。
- 請求項13から17のいずれか一項に記載のデータ処理ネットワークの構成要素および接続性のネットリストを記憶する、非一時的コンピュータ可読媒体。
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---|---|---|---|---|
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US11741028B1 (en) * | 2022-05-20 | 2023-08-29 | Qualcomm Incorporated | Efficiently striping ordered PCIe writes across multiple socket-to-socket links |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002533812A (ja) | 1998-12-21 | 2002-10-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コヒーレンシ維持のための柔軟なプローブ/プローブ応答経路制御 |
JP2012074036A (ja) | 2010-09-28 | 2012-04-12 | Arm Ltd | ライトバック順序付けによるコヒーレンス制御 |
JP2013041581A (ja) | 2011-08-08 | 2013-02-28 | Arm Ltd | 同時保留中データアクセスリクエストのためのデータハザード処理 |
JP2013041582A (ja) | 2011-08-08 | 2013-02-28 | Arm Ltd | スヌープフィルタおよび非包括的共有キャッシュメモリ |
JP2017510921A (ja) | 2014-03-12 | 2017-04-13 | シリコン グラフィックス インターナショナル コーポレイション | 高性能コンピュータシステムにおけるプロトコル対立を解決する装置および方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0718772A1 (en) * | 1994-12-14 | 1996-06-26 | International Business Machines Corporation | Method to improve bus latency and to allow burst transfers of unknown length |
US5893160A (en) * | 1996-04-08 | 1999-04-06 | Sun Microsystems, Inc. | Deterministic distributed multi-cache coherence method and system |
US5864671A (en) * | 1996-07-01 | 1999-01-26 | Sun Microsystems, Inc. | Hybrid memory access protocol for servicing memory access request by ascertaining whether the memory block is currently cached in determining which protocols to be used |
US5887138A (en) * | 1996-07-01 | 1999-03-23 | Sun Microsystems, Inc. | Multiprocessing computer system employing local and global address spaces and COMA and NUMA access modes |
US7234029B2 (en) * | 2000-12-28 | 2007-06-19 | Intel Corporation | Method and apparatus for reducing memory latency in a cache coherent multi-node architecture |
US6954829B2 (en) * | 2002-12-19 | 2005-10-11 | Intel Corporation | Non-speculative distributed conflict resolution for a cache coherency protocol |
US7856534B2 (en) * | 2004-01-15 | 2010-12-21 | Hewlett-Packard Development Company, L.P. | Transaction references for requests in a multi-processor network |
US7779210B2 (en) * | 2007-10-31 | 2010-08-17 | Intel Corporation | Avoiding snoop response dependency |
US8250311B2 (en) * | 2008-07-07 | 2012-08-21 | Intel Corporation | Satisfying memory ordering requirements between partial reads and non-snoop accesses |
US8799586B2 (en) * | 2009-09-30 | 2014-08-05 | Intel Corporation | Memory mirroring and migration at home agent |
US8775904B2 (en) * | 2011-12-07 | 2014-07-08 | International Business Machines Corporation | Efficient storage of meta-bits within a system memory |
CN103036717B (zh) * | 2012-12-12 | 2015-11-04 | 北京邮电大学 | 分布式数据的一致性维护系统和方法 |
US10120809B2 (en) * | 2015-09-26 | 2018-11-06 | Intel Corporation | Method, apparatus, and system for allocating cache using traffic class |
CN106713250B (zh) * | 2015-11-18 | 2019-08-20 | 杭州华为数字技术有限公司 | 基于分布式系统的数据访问方法和装置 |
-
2018
- 2018-07-05 US US16/027,864 patent/US10917198B2/en active Active
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2019
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002533812A (ja) | 1998-12-21 | 2002-10-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | コヒーレンシ維持のための柔軟なプローブ/プローブ応答経路制御 |
JP2012074036A (ja) | 2010-09-28 | 2012-04-12 | Arm Ltd | ライトバック順序付けによるコヒーレンス制御 |
JP2013041581A (ja) | 2011-08-08 | 2013-02-28 | Arm Ltd | 同時保留中データアクセスリクエストのためのデータハザード処理 |
JP2013041582A (ja) | 2011-08-08 | 2013-02-28 | Arm Ltd | スヌープフィルタおよび非包括的共有キャッシュメモリ |
JP2017510921A (ja) | 2014-03-12 | 2017-04-13 | シリコン グラフィックス インターナショナル コーポレイション | 高性能コンピュータシステムにおけるプロトコル対立を解決する装置および方法 |
Also Published As
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---|---|
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