JP7282675B2 - アウトオブオーダキャッシュリターン - Google Patents
アウトオブオーダキャッシュリターン Download PDFInfo
- Publication number
- JP7282675B2 JP7282675B2 JP2019531774A JP2019531774A JP7282675B2 JP 7282675 B2 JP7282675 B2 JP 7282675B2 JP 2019531774 A JP2019531774 A JP 2019531774A JP 2019531774 A JP2019531774 A JP 2019531774A JP 7282675 B2 JP7282675 B2 JP 7282675B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- cache access
- return
- queue
- wavefront
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—3D [Three Dimensional] image rendering
- G06T15/005—General purpose rendering architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/22—Employing cache memory using specific memory technology
- G06F2212/225—Hybrid cache memory, e.g. having both volatile and non-volatile portions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/45—Caching of specific data in cache memory
- G06F2212/455—Image or video data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/601—Reconfiguration of cache memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/62—Details of cache specific to multiprocessor cache arrangements
- G06F2212/621—Coherency control relating to peripheral accessing, e.g. from DMA or I/O device
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Graphics (AREA)
- Computing Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Description
本願は、2016年12月13日に出願された米国特許出願第15/377,998号の利益を主張するものであり、この内容は参照により本明細書に完全に記載されているものとして援用される。
Claims (20)
- アウトオブオーダキャッシュリターンを実行する方法であって、
キャッシュシステムが、前記キャッシュシステム内に存在する複数のリターンオーダリングキューのうち第1リターンオーダリングキューの先頭にある第1エントリが、単一命令複数データユニットで実行されるウェーブフロントへのリターンに利用可能であると判別することであって、前記第1エントリは、第1キャッシュアクセス要求に対応し、前記第1リターンオーダリングキューは、テクスチャサンプラ操作キャッシュアクセスタイプを含む第2キャッシュアクセスタイプではなく、前記テクスチャサンプラ操作キャッシュアクセスタイプを含まない第1キャッシュアクセスタイプのキャッシュアクセス要求のエントリを記憶し、前記複数のリターンオーダリングキューのうち第2リターンオーダリングキューは、第1キャッシュアクセスタイプではなく、第2キャッシュアクセスタイプのキャッシュアクセス要求のエントリを記憶する、ことと、
前記キャッシュシステムが、前記判別したことに応じて、前記第1キャッシュアクセス要求よりも古い前記第2リターンオーダリングキューのエントリに対応するキャッシュアクセス要求が前記ウェーブフロントへのリターンに利用可能になるのを待つことなく、前記第1エントリに対応するキャッシュリターンを前記ウェーブフロントに送ることと、を含む、
方法。 - 前記第1キャッシュアクセスタイプは、読み出しタイプ及び書き込みタイプのうち何れかを含む、
請求項1の方法。 - 前記読み出しタイプは、メモリシステムに対してデータを要求し、応答としてデータを受信するアクセスタイプを含み、
前記書き込みタイプは、データを前記メモリシステムに書き込み、応答として肯定応答信号を受信するアクセスタイプを含み、
前記テクスチャサンプラ操作キャッシュアクセスタイプは、テクスチャ座標を介してテクスチャデータを要求し、応答として前記テクスチャデータを受信するアクセスタイプを含む、
請求項2の方法。 - 前記テクスチャサンプラ操作キャッシュアクセスタイプは、前記テクスチャ座標を1つ以上のメモリアドレスに変換することと、前記1つ以上のメモリアドレスからデータをフェッチすることと、前記フェッチされたデータを解凍することと、前記フェッチされたデータにフィルタリングを適用することと、のうち1つ以上を要求するアクセスタイプを含む、
請求項3の方法。 - 前記複数のリターンオーダリングキューのモードを選択することであって、前記モードは、前記複数のリターンオーダリングキュー内のリターンオーダリングキューの数と、前記複数のリターンオーダリングキューの各々に記憶され、オーダリングされる1つ以上のキャッシュアクセスタイプと、を定義する、ことを含む、
請求項1の方法。 - 前記複数のリターンオーダリングキューは、モノリシックメモリ内に記憶された仮想キューを含み、前記仮想キューは、前記選択されたモードに適応するようにサイズ変更可能である、
請求項5の方法。 - 各仮想キューの先頭から対応する物理キューの先頭にエントリをコピーすることを含み、
前記第1エントリに対応するキャッシュリターンを前記ウェーブフロントに送ることは、
前記第1リターンオーダリングキューに対応する物理キューの先頭からエントリを除去することと、
前記物理キューの次に古いエントリを、前記物理キューの先頭になるように変更することと、
エントリを、前記第1リターンオーダリングキューから、前記第1リターンオーダリングキューに対応する前記物理キューにコピーすることと、を含む、
請求項6の方法。 - 前記ウェーブフロントにおいてキャッシュアクセスタイプに基づくバリア命令を実行することを含む、
請求項1の方法。 - 前記キャッシュアクセスタイプに基づくバリア命令を実行することは、
特定のキャッシュアクセスタイプの未処理のキャッシュアクセスが完了するまで前記ウェーブフロントをストールさせることを含む、
請求項8の方法。 - アウトオブオーダキャッシュリターンを実行するための計算ユニットであって、
ウェーブフロントを実行するように構成された単一命令複数データユニットと、
キャッシュシステムと、を備え、
前記キャッシュシステムは、
第1リターンオーダリングキューと、第2リターンオーダリングキューと、を含む複数のリターンオーダリングキューを記憶することであって、前記第1リターンオーダリングキューは、テクスチャサンプラ操作キャッシュアクセスタイプを含む第2キャッシュアクセスタイプではなく、前記テクスチャサンプラ操作キャッシュアクセスタイプを含まない第1キャッシュアクセスタイプのキャッシュアクセス要求のエントリを記憶し、前記第2リターンオーダリングキューは、第1キャッシュアクセスタイプではなく、第2キャッシュアクセスタイプのキャッシュアクセス要求のエントリを記憶する、ことと、
前記第1リターンオーダリングキューの先頭にある第1エントリが、前記ウェーブフロントへのリターンに利用可能であると判別することであって、前記第1エントリは、第1キャッシュアクセス要求に対応する、ことと、
前記判別したことに応じて、前記第1キャッシュアクセス要求よりも古い前記第2リターンオーダリングキューのエントリに対応するキャッシュアクセス要求が前記ウェーブフロントへのリターンに利用可能になるのを待つことなく、前記第1エントリに対応するキャッシュリターンを前記ウェーブフロントに送ることと、を行うように構成されている、
計算ユニット。 - 前記第1キャッシュアクセスタイプは、読み出しタイプ及び書き込みタイプのうち何れかを含む、
請求項10の計算ユニット。 - 前記読み出しタイプは、メモリシステムに対してデータを要求し、応答としてデータを受信するアクセスタイプを含み、
前記書き込みタイプは、データを前記メモリシステムに書き込み、応答として肯定応答信号を受信するアクセスタイプを含み、
前記テクスチャサンプラ操作キャッシュアクセスタイプは、テクスチャ座標を介してテクスチャデータを要求し、応答として前記テクスチャデータを受信するアクセスタイプを含む、
請求項11の計算ユニット。 - 前記テクスチャサンプラ操作キャッシュアクセスタイプは、前記テクスチャ座標を1つ以上のメモリアドレスに変換することと、前記1つ以上のメモリアドレスからデータをフェッチすることと、前記フェッチされたデータを解凍することと、前記フェッチされたデータにフィルタリングを適用することと、のうち1つ以上を要求するアクセスタイプを含む、
請求項12の計算ユニット。 - 前記キャッシュシステムは、
前記複数のリターンオーダリングキューのモードを選択することであって、前記モードは、前記複数のリターンオーダリングキュー内のリターンオーダリングキューの数と、前記複数のリターンオーダリングキューの各々に記憶され、オーダリングされる1つ以上のキャッシュアクセスタイプと、を定義する、ことを行うように構成されている、
請求項10の計算ユニット。 - 前記複数のリターンオーダリングキューは、モノリシックメモリ内に記憶された仮想キューを含み、前記仮想キューは、前記選択されたモードに適応するようにサイズ変更可能である、
請求項14の計算ユニット。 - 前記キャッシュシステムは、
各仮想キューの先頭から対応する物理キューの先頭にエントリをコピーすることを行うように構成されており、
前記第1エントリに対応するキャッシュリターンを前記ウェーブフロントに送ることは、
前記第1リターンオーダリングキューに対応する物理キューの先頭からエントリを除去することと、
前記物理キューの次に古いエントリを、前記物理キューの先頭になるように変更することと、
エントリを、前記第1リターンオーダリングキューから、前記第1リターンオーダリングキューに対応する前記物理キューにコピーすることと、を含む、
請求項15の計算ユニット。 - 前記ウェーブフロントは、
キャッシュアクセスタイプに基づくバリア命令を実行するように構成されている、
請求項10の計算ユニット。 - 前記ウェーブフロントは、前記キャッシュアクセスタイプに基づくバリア命令を実行することに応じて、特定のキャッシュアクセスタイプの未処理のキャッシュアクセスが完了するまでストールされる、
請求項17の計算ユニット。 - 計算ユニットを含むアクセラレーテッド処理デバイスと、
前記計算ユニット内のウェーブフロントを前記アクセラレーテッド処理デバイスに実行させるように構成されたプロセッサと、を備え、
前記計算ユニットは、
前記ウェーブフロントを実行するように構成された単一命令複数データユニットと、
キャッシュシステムと、を備え、
前記キャッシュシステムは、
第1リターンオーダリングキューと、第2リターンオーダリングキューと、を含む複数のリターンオーダリングキューを記憶することであって、前記第1リターンオーダリングキューは、テクスチャサンプラ操作キャッシュアクセスタイプを含む第2キャッシュアクセスタイプではなく、前記テクスチャサンプラ操作キャッシュアクセスタイプを含まない第1キャッシュアクセスタイプのキャッシュアクセス要求のエントリを記憶し、前記第2リターンオーダリングキューは、第1キャッシュアクセスタイプではなく、第2キャッシュアクセスタイプのキャッシュアクセス要求のエントリを記憶する、ことと、
前記第1リターンオーダリングキューの先頭にある第1エントリが、前記ウェーブフロントへのリターンに利用可能であると判別することであって、前記第1エントリは、第1キャッシュアクセス要求に対応する、ことと、
前記判別したことに応じて、前記第1キャッシュアクセス要求よりも古い前記第2リターンオーダリングキューのエントリに対応するキャッシュアクセス要求が前記ウェーブフロントへのリターンに利用可能になるのを待つことなく、前記第1エントリに対応するキャッシュリターンを前記ウェーブフロントに送ることと、を行うように構成されている、
コンピュータシステム。 - 前記第1キャッシュアクセスタイプは、読み出しタイプ及び書き込みタイプのうち何れかを含む、
請求項19のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/377,998 | 2016-12-13 | ||
US15/377,998 US10198789B2 (en) | 2016-12-13 | 2016-12-13 | Out-of-order cache returns |
PCT/US2017/062889 WO2018111515A1 (en) | 2016-12-13 | 2017-11-21 | Out-of-order cache returns |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020513631A JP2020513631A (ja) | 2020-05-14 |
JP7282675B2 true JP7282675B2 (ja) | 2023-05-29 |
Family
ID=62489433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019531774A Active JP7282675B2 (ja) | 2016-12-13 | 2017-11-21 | アウトオブオーダキャッシュリターン |
Country Status (6)
Country | Link |
---|---|
US (1) | US10198789B2 (ja) |
EP (1) | EP3555751A4 (ja) |
JP (1) | JP7282675B2 (ja) |
KR (1) | KR102480787B1 (ja) |
CN (1) | CN110036375B (ja) |
WO (1) | WO2018111515A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9378560B2 (en) * | 2011-06-17 | 2016-06-28 | Advanced Micro Devices, Inc. | Real time on-chip texture decompression using shader processors |
US10157125B2 (en) * | 2016-03-31 | 2018-12-18 | EMC IP Holding Company LLC | Write cache acknowledgement system and method |
US10558418B2 (en) * | 2017-07-27 | 2020-02-11 | Advanced Micro Devices, Inc. | Monitor support on accelerated processing device |
CN110223214B (zh) * | 2019-06-10 | 2023-04-11 | 西安芯瞳半导体技术有限公司 | 一种降低纹理单元访问量的方法、装置及计算机存储介质 |
US20220171717A1 (en) * | 2020-12-01 | 2022-06-02 | Advanced Micro Devices, Inc. | Adaptive out of order arbitration for numerous virtual queues |
CN116521097B (zh) * | 2023-07-03 | 2023-09-08 | 摩尔线程智能科技(北京)有限责任公司 | 存储器访问电路及存储器访问方法、集成电路和电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002539509A (ja) | 1999-01-08 | 2002-11-19 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
JP2004145838A (ja) | 2002-10-25 | 2004-05-20 | Sony Corp | 画像処理装置 |
JP2007316859A (ja) | 2006-05-24 | 2007-12-06 | Sony Computer Entertainment Inc | マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 |
US20130262776A1 (en) | 2012-03-29 | 2013-10-03 | Ati Technologies Ulc | Managing Coherent Memory Between an Accelerated Processing Device and a Central Processing Unit |
US20140223111A1 (en) | 2013-02-01 | 2014-08-07 | International Business Machines Corporation | Managing out-of-order memory command execution from multiple queues while maintaining data coherency |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6237067B1 (en) * | 1998-08-31 | 2001-05-22 | International Business Machines Corporation | System and method for handling storage consistency conflict |
US6601151B1 (en) * | 1999-02-08 | 2003-07-29 | Sun Microsystems, Inc. | Apparatus and method for handling memory access requests in a data processing system |
US6426753B1 (en) | 1999-07-01 | 2002-07-30 | Microsoft Corporation | Cache memory for high latency and out-of-order return of texture data |
US7127574B2 (en) | 2003-10-22 | 2006-10-24 | Intel Corporatioon | Method and apparatus for out of order memory scheduling |
US8713263B2 (en) | 2010-11-01 | 2014-04-29 | Advanced Micro Devices, Inc. | Out-of-order load/store queue structure |
CN102662634B (zh) * | 2012-03-21 | 2014-10-29 | 杭州中天微系统有限公司 | 非阻塞发射和执行的存储器访问执行装置 |
EP2862062B1 (en) | 2012-06-15 | 2024-03-06 | Intel Corporation | A virtual load store queue having a dynamic dispatch window with a distributed structure |
US20140156975A1 (en) * | 2012-11-30 | 2014-06-05 | Advanced Micro Devices, Inc. | Redundant Threading for Improved Reliability |
CN103593306A (zh) * | 2013-11-15 | 2014-02-19 | 浪潮电子信息产业股份有限公司 | 一种协议处理器Cache控制单元的设计方法 |
KR102444240B1 (ko) * | 2015-07-29 | 2022-09-16 | 삼성전자주식회사 | 텍스쳐 처리 방법 및 장치 |
-
2016
- 2016-12-13 US US15/377,998 patent/US10198789B2/en active Active
-
2017
- 2017-11-21 WO PCT/US2017/062889 patent/WO2018111515A1/en unknown
- 2017-11-21 KR KR1020197016319A patent/KR102480787B1/ko active IP Right Grant
- 2017-11-21 EP EP17880877.0A patent/EP3555751A4/en active Pending
- 2017-11-21 CN CN201780075517.9A patent/CN110036375B/zh active Active
- 2017-11-21 JP JP2019531774A patent/JP7282675B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002539509A (ja) | 1999-01-08 | 2002-11-19 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
JP2004145838A (ja) | 2002-10-25 | 2004-05-20 | Sony Corp | 画像処理装置 |
JP2007316859A (ja) | 2006-05-24 | 2007-12-06 | Sony Computer Entertainment Inc | マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 |
US20130262776A1 (en) | 2012-03-29 | 2013-10-03 | Ati Technologies Ulc | Managing Coherent Memory Between an Accelerated Processing Device and a Central Processing Unit |
US20140223111A1 (en) | 2013-02-01 | 2014-08-07 | International Business Machines Corporation | Managing out-of-order memory command execution from multiple queues while maintaining data coherency |
Also Published As
Publication number | Publication date |
---|---|
JP2020513631A (ja) | 2020-05-14 |
KR20190087450A (ko) | 2019-07-24 |
CN110036375A (zh) | 2019-07-19 |
KR102480787B1 (ko) | 2022-12-23 |
US10198789B2 (en) | 2019-02-05 |
CN110036375B (zh) | 2023-11-03 |
US20180165790A1 (en) | 2018-06-14 |
EP3555751A1 (en) | 2019-10-23 |
WO2018111515A1 (en) | 2018-06-21 |
EP3555751A4 (en) | 2020-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7282675B2 (ja) | アウトオブオーダキャッシュリターン | |
US11200724B2 (en) | Texture processor based ray tracing acceleration method and system | |
US8327071B1 (en) | Interprocessor direct cache writes | |
JP6918919B2 (ja) | 自動的にコンパイルされたコンピュートシェーダを用いるプリミティブカリング | |
JP7253507B2 (ja) | 仮想化アクセラレーテッド処理デバイスの早期仮想化コンテキストスイッチ | |
US10002455B2 (en) | Optimized depth buffer cache apparatus and method | |
JP7122396B2 (ja) | グラフィックスパイプラインにおけるメモリ使用削減のためのコンパイラ支援技法 | |
US10915359B2 (en) | Variable latency request arbitration | |
KR20190078086A (ko) | 프리페칭된 그래픽스 데이터를 이용하여 타일 기반 렌더링을 수행하는 방법 및 장치 | |
JP7121019B2 (ja) | アウトオブオーダのピクセルシェーダのエクスポート | |
JP2023525725A (ja) | データ圧縮の方法及び装置 | |
JP7245179B2 (ja) | 仮想化デバイス用のファームウェアの変更 | |
US20210304488A1 (en) | Sampling for partially resident textures | |
CN110832457B (zh) | 用于虚拟化加速处理装置的提前虚拟化上下文切换 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201110 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220303 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220719 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221017 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20221115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230309 |
|
C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20230309 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20230322 |
|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20230328 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230425 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230517 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7282675 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |