JP7275572B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method of manufacturing a semiconductor device.

シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を製造可能な半導体材料として注目を集めている。また、従来、ワイドバンドギャップ半導体を用いたパワー半導体装置では、スイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）においてトレンチゲート構造が採用されている。 Semiconductors with a wider bandgap than silicon (Si) (hereafter referred to as wide bandgap semiconductors) are attracting attention as semiconductor materials that can be used to manufacture next-generation power semiconductor devices with low on-voltage, high-speed characteristics, and excellent high-temperature characteristics. Collecting. Conventionally, in a power semiconductor device using a wide bandgap semiconductor, a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) which is a switching device: a MOS type with an insulated gate consisting of a three-layer structure of metal-oxide-semiconductor A trench gate structure is adopted in a field effect transistor).

トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。 A trench gate structure is a MOS gate structure in which a MOS gate is embedded in a trench formed on the front surface of a semiconductor substrate (semiconductor chip). A channel (inversion layer) is formed in For this reason, compared with a planar gate structure in which a channel is formed along the front surface of a semiconductor substrate, the density of unit cells (components of an element) per unit area can be increased, and the current density per unit area can be increased. can be increased, which is advantageous in terms of cost. A planar gate structure is a MOS gate structure in which a flat MOS gate is provided on the front surface of a semiconductor substrate.

また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。 In addition, as the current density of the device is increased, the rate of temperature rise corresponding to the occupied volume of the unit cell becomes higher, causing problems such as bonding wire peeling. In order to achieve this, a double-sided cooling structure is required. The double-sided cooling structure is a structure in which the heat generated in the semiconductor substrate is released from both sides of the semiconductor substrate to improve the heat dissipation of the entire semiconductor substrate. In the double-sided cooling structure, the heat generated in the semiconductor substrate is dissipated from the cooling fins that are in contact with the back surface of the semiconductor substrate through the metal base plate, and the terminals are connected at one end to the front surface of the semiconductor substrate. Heat is dissipated through the pin from the metal bar to which the other end of the terminal pin is joined.

さらに信頼性を向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている（例えば、下記特許文献１参照。）。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。 In order to further improve reliability, the device has a highly functional structure in which highly functional sections such as a current sensing section, a temperature sensing section, and an overvoltage protection section are arranged on the same semiconductor substrate as the vertical MOSFET, which is the main semiconductor element. has been proposed (see, for example, Patent Document 1 below). In the case of a highly functional structure, in order to stably form the highly functional part, the active region is separated from the unit cell of the main semiconductor element and adjacent to the edge termination region, and only the highly functional part is arranged. is provided. The active region is a region through which a main current flows when the main semiconductor device is turned on. The edge termination region is a region for alleviating the electric field on the front surface side of the semiconductor substrate to maintain the breakdown voltage (withstand voltage). The withstand voltage is the limit voltage at which the element does not malfunction or break down.

また、大電流化に伴い、メイン半導体素子の並列接続が必要になる。メイン半導体素子を並列接続する場合に、各素子の特性にばらつきがあると、素子間で発振が生じる場合がある。この発振を抑制するために、メイン半導体素子にポリシリコン（ｐｏｌｙ－Ｓｉ）などの抵抗を内蔵し、その抵抗をゲートに接続する構成が用いられる。 In addition, parallel connection of the main semiconductor elements becomes necessary as the current increases. When the main semiconductor elements are connected in parallel, if there are variations in the characteristics of each element, oscillation may occur between the elements. In order to suppress this oscillation, a configuration is used in which a resistor such as polysilicon (poly-Si) is incorporated in the main semiconductor element and the resistor is connected to the gate.

従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１０は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１０には、各電極パッドのレイアウトを示す。図１０に示す従来の半導体装置は、半導体基板１１０にメイン半導体素子である縦型のＭＯＳＦＥＴ１１１を有する。ＭＯＳＦＥＴ１１１の単位セル（不図示）は活性領域１０１に設けられている。活性領域１０１は、周囲をエッジ終端領域１０２に囲まれている。 A conventional semiconductor device using silicon carbide (SiC) as a wide bandgap semiconductor will be described as an example. FIG. 10 is a plan view showing a layout of a conventional semiconductor device viewed from the front surface side of the semiconductor substrate. FIG. 10 shows the layout of each electrode pad. The conventional semiconductor device shown in FIG. 10 has a vertical MOSFET 111 as a main semiconductor element on a semiconductor substrate 110 . A unit cell (not shown) of the MOSFET 111 is provided in the active region 101 . Active region 101 is surrounded by edge termination region 102 .

活性領域１０１において、半導体基板１１０のおもて面には、ソースパッド１２１ａ、ゲートパッド１２１ｃおよびゲート抵抗パッド１２１ｅが設けられている。保護膜１４９ａ，１４９ｃは、それぞれソースパッド１２１ａおよびゲートパッド１２１ｃ上に開口部を有して設けられている。めっき膜１４７ａ，１４７ｃは、それぞれ保護膜１４９ａ，１４９ｃの開口部に設けられ、それぞれソースパッド１２１ａおよびゲートパッド１２１ｃと接する。 In the active region 101, the front surface of the semiconductor substrate 110 is provided with a source pad 121a, a gate pad 121c and a gate resistance pad 121e. Protective films 149a and 149c are provided with openings on source pad 121a and gate pad 121c, respectively. Plated films 147a and 147c are provided in openings of protective films 149a and 149c, respectively, and are in contact with source pad 121a and gate pad 121c, respectively.

ゲートコンタクト領域１２６は、半導体基板１１０のおもて面上に設けられており、ゲートパッド１２１ｃと電気的に接続された金属電極と、ゲートランナー１２１ｄと電気的に接続された金属電極と、これらの金属電極を接続するゲート抵抗１２６ａと、を有する。これにより、ゲートパッド１２１ｃは、ゲート抵抗１２６ａを介してゲートランナー１２１ｄと電気的に接続されている。 The gate contact region 126 is provided on the front surface of the semiconductor substrate 110, and includes a metal electrode electrically connected to the gate pad 121c, a metal electrode electrically connected to the gate runner 121d, and a metal electrode electrically connected to the gate runner 121d. and a gate resistor 126a connecting the metal electrodes of the . Thereby, the gate pad 121c is electrically connected to the gate runner 121d through the gate resistor 126a.

ゲートランナー１２１ｄは、半導体基板１１０のおもて面上において、活性領域１０１とエッジ終端領域１０２との境界に沿って設けられ、活性領域１０１の周囲を囲む。そして、ゲートランナー１２１ｄは、ＭＯＳＦＥＴ１１１のすべての単位セルのゲート電極（不図示）と電気的に接続されている。 Gate runner 121 d is provided along the boundary between active region 101 and edge termination region 102 on the front surface of semiconductor substrate 110 to surround active region 101 . The gate runner 121 d is electrically connected to gate electrodes (not shown) of all unit cells of the MOSFET 111 .

ゲート抵抗パッド１２１ｅは、ゲート抵抗１２６ａの抵抗値を測定するための電極パッドであり、ゲートコンタクト領域１２６を介してゲートパッド１２１ｃと電気的に接続されている。したがって、ゲート抵抗パッド１２１ｅは、ゲート抵抗１２６ａを介してゲートパッド１２１ｃと電気的に接続されている。 The gate resistance pad 121e is an electrode pad for measuring the resistance value of the gate resistance 126a, and is electrically connected to the gate pad 121c through the gate contact region 126. As shown in FIG. Therefore, gate resistance pad 121e is electrically connected to gate pad 121c through gate resistance 126a.

これにより、例えば、半導体基板１１０の製造（ウエハプロセス）後に、ゲート抵抗パッド１２１ｅとゲートパッド１２１ｃにそれぞれ電圧測定器の正負の端子を接触させて電流を流すことにより、ゲート抵抗１２６ａの抵抗値を測定できる。ゲート抵抗パッド１２１ｅは、略矩形状の平面形状を有するＭＯＳＦＥＴ１１１の４隅の１つ（例えば図１０における右下）に、エッジ終端領域１０２と隣接するように形成される。 As a result, for example, after the semiconductor substrate 110 is manufactured (wafer process), the positive and negative terminals of a voltage measuring device are brought into contact with the gate resistor pads 121e and 121c, respectively, and a current is passed, thereby increasing the resistance value of the gate resistor 126a. can be measured. The gate resistor pad 121e is formed adjacent to the edge termination region 102 at one of the four corners of the MOSFET 111 having a substantially rectangular planar shape (eg, lower right in FIG. 10).

特開２０１７－０７９３２４号公報JP 2017-079324 A

上述した従来の半導体装置（例えば図１０参照）では、半導体材料としてワイドバンドギャップ半導体を用いているため、半導体材料としてシリコンを用いた場合と比べて、エッジ終端領域１０２の幅ｗ１０１を１／５倍以上１／２倍以下程度狭くすることができる。またエッジ終端領域１０２の厚さ（半導体基板１１０の厚さ）を１／２倍以上薄くすることができる。エッジ終端領域１０２の幅ｗ１０１を狭くしたりエッジ終端領域１０２の厚さを薄くしたりすることで、ＭＯＳＦＥＴ１１１の低オン抵抗（ＲｏｎＡ）化が可能である。 In the above-described conventional semiconductor device (see, for example, FIG. 10), a wide bandgap semiconductor is used as the semiconductor material. It can be narrowed by about twice or more and ½ times or less. Also, the thickness of the edge termination region 102 (thickness of the semiconductor substrate 110) can be reduced by half or more. By narrowing the width w101 of the edge termination region 102 and thinning the thickness of the edge termination region 102, the on-resistance (RonA) of the MOSFET 111 can be reduced.

しかしながら、エッジ終端領域１０２の幅ｗ１０１を狭くしたり、エッジ終端領域１０２の厚さを薄くしたりすることで、ＭＯＳＦＥＴ１１１のオフ時にｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合（不図示）からチップ端部側へ半導体基板１１０のおもて面に平行な方向（横方向）に伸びる空乏層の容量（ｐｎ接合容量）が増加する。 However, by narrowing the width w101 of the edge termination region 102 or thinning the thickness of the edge termination region 102, a pn junction (not shown) between the p-type base region and the n − -type drift region is formed when the MOSFET 111 is turned off. ) to the chip edge side in the direction (lateral direction) parallel to the front surface of the semiconductor substrate 110 (pn junction capacitance) increases.

このため、ＭＯＳＦＥＴ１１１のスイッチング時（特にＭＯＳＦＥＴ１１１のオフ時）に例えばサージ等のノイズにより微小時間でドレイン－ソース間電圧が変化（以下、ｄｖ／ｄｔサージとする）すると、ｐｎ接合容量に流れる変位電流（Ｃ×ｄｖ／ｄｔ）が著しく大きくなる。この変位電流は、特に高温においてＭＯＳＦＥＴ１１１に電圧を印加した際に大きくなる。 For this reason, when the drain-source voltage changes (hereinafter referred to as dv/dt surge) in a minute time due to noise such as a surge during switching of the MOSFET 111 (especially when the MOSFET 111 is turned off), a displacement current flowing through the pn junction capacitance (C×dv/dt) becomes significantly larger. This displacement current increases when a voltage is applied to the MOSFET 111, especially at high temperatures.

ＭＯＳＦＥＴ１１１のオフ時、変位電流は、エッジ終端領域１０２から活性領域１０１へ向かって流れ、活性領域１０１のｐ型ベース領域からソース電極へと引き抜かれる。ここで、ゲート抵抗パッド領域１１２は、ｎ+型ソース領域等が配置されていないことで、活性領域１０１の他の部分よりもｐ型ベース領域の面積が多くなっている。 When MOSFET 111 is turned off, displacement current flows from edge termination region 102 toward active region 101 and is extracted from the p-type base region of active region 101 to the source electrode. Here, in the gate resistor pad region 112, the area of the p-type base region is larger than that of the other portions of the active region 101 because the n + -type source region and the like are not arranged.

これにより、特に、ゲート抵抗パッド領域１１２に変位電流が集中するが、ゲート抵抗パッド領域１１２では、上述したようにゲート抵抗パッド１２１ｅがエッジ終端領域１０２との境界に隣接して配置されていることで、変位電流が引き抜かれない。このため、変位電流が集中することにより、ＭＯＳＦＥＴ１１１のスイッチング時などに、エッジ終端領域１０２のゲート抵抗パッド領域１１２との境界付近で素子が破壊に至る虞がある。 As a result, the displacement current particularly concentrates in the gate resistor pad region 112. In the gate resistor pad region 112, the gate resistor pad 121e is arranged adjacent to the boundary with the edge termination region 102 as described above. , no displacement current is drawn. Therefore, due to concentration of the displacement current, there is a possibility that the element may be destroyed near the boundary between the edge termination region 102 and the gate resistor pad region 112 when the MOSFET 111 is switched.

この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域における破壊耐性の向上を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device and a method of manufacturing a semiconductor device capable of improving the breakdown resistance in the edge termination region in order to solve the above-described problems of the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域が設けられる。終端領域は、前記活性領域を囲む。第１の第２導電型領域は、前記活性領域における前記半導体基板の第１主面側の表面層に設けられる。第１の絶縁ゲート型電界効果トランジスタは、前記第１の第２導電型領域をベース領域とする。第１のソースパッドは、前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続される。第２の第２導電型領域は、前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に設けられる。ゲート配線は、前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続される。前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドは、前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続される。電極パッドは、前記半導体基板の第１主面に前記終端領域と離して設けられ、前記抵抗を介して前記ゲートパッドと電気的に接続される。第２のソースパッドは、前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、少なくとも一部が前記第２の第２導電型領域と接するように設けられ、前記第１のソースパッドと電気的に接続される。前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記第１のソースパッドの電位に固定された電位を有する。前記第２の第２導電型領域は、前記第２のソースパッドを介して前記第１のソースパッドの電位に固定されている。
In order to solve the above problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following features. An active region is provided in a semiconductor substrate of a first conductivity type made of a semiconductor having a wider bandgap than silicon and through which a main current flows. A termination region surrounds the active region. A first second-conductivity-type region is provided in a surface layer on the first main surface side of the semiconductor substrate in the active region. The first insulated gate field effect transistor uses the first second conductivity type region as a base region. A first source pad is electrically connected to the source electrode of the first insulated gate field effect transistor. The second second-conductivity-type region is provided at a different position from the first second-conductivity-type region in the surface layer on the first main surface side of the semiconductor substrate in the active region. A gate wiring is electrically connected to the gate electrode of the first insulated gate field effect transistor. A gate pad of the first insulated gate field effect transistor is provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor. An electrode pad is provided on the first main surface of the semiconductor substrate, separated from the termination region, and electrically connected to the gate pad via the resistor. A second source pad is provided between the electrode pad and the termination region on the first main surface of the semiconductor substrate so that at least a portion of the second source pad is in contact with the second second conductivity type region. It is electrically connected to one source pad. The second second conductivity type region is provided between the electrode pad and the termination region and has a potential fixed to the potential of the first source pad. The second second conductivity type region is fixed to the potential of the first source pad through the second source pad.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域が設けられる。終端領域は、前記活性領域を囲む。第１の第２導電型領域は、前記活性領域における前記半導体基板の第１主面側の表面層に設けられる。第１の絶縁ゲート型電界効果トランジスタは、前記第１の第２導電型領域をベース領域とする。第１のソースパッドは、前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続される。第２の第２導電型領域は、前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に設けられる。ゲート配線は、前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続される。前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドは、前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続される。電極パッドは、前記半導体基板の第１主面に前記終端領域と離して設けられ、前記抵抗を介して前記ゲートパッドと電気的に接続される。第２の絶縁ゲート型電界効果トランジスタは、前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に設けられ、前記第２の第２導電型領域をベース領域とし、前記第１のソースパッドと電気的に接続された第２のソースパッドを有する。前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記第１のソースパッドの電位に固定された電位を有する。前記第２の第２導電型領域は、前記第２の絶縁ゲート型電界効果トランジスタを介して前記第１のソースパッドの電位に固定されている。In order to solve the above problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following features. An active region is provided in a semiconductor substrate of a first conductivity type made of a semiconductor having a wider bandgap than silicon and through which a main current flows. A termination region surrounds the active region. A first second-conductivity-type region is provided in a surface layer on the first main surface side of the semiconductor substrate in the active region. The first insulated gate field effect transistor uses the first second conductivity type region as a base region. A first source pad is electrically connected to the source electrode of the first insulated gate field effect transistor. The second second-conductivity-type region is provided at a different position from the first second-conductivity-type region in the surface layer on the first main surface side of the semiconductor substrate in the active region. A gate wiring is electrically connected to the gate electrode of the first insulated gate field effect transistor. A gate pad of the first insulated gate field effect transistor is provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor. An electrode pad is provided on the first main surface of the semiconductor substrate, separated from the termination region, and electrically connected to the gate pad via the resistor. A second insulated gate field effect transistor is provided between the electrode pad and the termination region on the first main surface of the semiconductor substrate, has the second second conductivity type region as a base region, and has the second conductivity type region as a base region. It has a second source pad electrically connected to the one source pad. The second second conductivity type region is provided between the electrode pad and the termination region and has a potential fixed to the potential of the first source pad. The second second conductivity type region is fixed to the potential of the first source pad via the second insulated gate field effect transistor.

また、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、前記活性領域を囲む終端領域と、を備える半導体装置の製造方法であって、次の特徴を有する。前記活性領域における前記半導体基板の第１主面側の表面層に第１の第２導電型領域を形成する工程を含む。前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタを形成する工程を含む。前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続された第１のソースパッドを形成する工程を含む。前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に第２の第２導電型領域を形成する工程を含む。前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線を形成する工程を含む。前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドを形成する工程を含む。前記半導体基板の第１主面に前記終端領域と離して、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドを形成する工程を含む。前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、少なくとも一部が前記第２の第２導電型領域と接するように、前記第１のソースパッドと電気的に接続された第２のソースパッドを形成する工程を含む。前記第２の第２導電型領域を形成する工程では、前記第２の第２導電型領域を、前記電極パッドと前記終端領域との間に、前記第１のソースパッドの電位に固定された電位を有するように形成し、前記第２の第２導電型領域は、前記第２のソースパッドを介して前記第１のソースパッドの電位に固定されている。A method of manufacturing a semiconductor device according to the present invention includes: an active region provided in a semiconductor substrate of a first conductivity type made of a semiconductor having a bandgap wider than that of silicon and through which a main current flows; a termination region surrounding the active region; and has the following features. forming a first second conductivity type region in a surface layer of the active region on the first main surface side of the semiconductor substrate; forming a first insulated gate field effect transistor having the first second conductivity type region as a base region; forming a first source pad electrically connected to the source electrode of the first insulated gate field effect transistor; forming a second second-conductivity-type region at a position different from the first second-conductivity-type region in the surface layer on the first main surface side of the semiconductor substrate in the active region. forming a gate wiring electrically connected to the gate electrode of the first insulated gate field effect transistor; forming a gate pad of the first insulated gate field effect transistor provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor; forming an electrode pad electrically connected to the gate pad through the resistor on the first main surface of the semiconductor substrate apart from the termination region; electrically connected to the first source pad between the electrode pad and the termination region on the first main surface of the semiconductor substrate such that at least a portion thereof is in contact with the second second conductivity type region; forming second source pads. In the step of forming the second second-conductivity-type region, the second second-conductivity-type region is fixed to the potential of the first source pad between the electrode pad and the termination region. The second second conductivity type region is fixed to the potential of the first source pad through the second source pad.

また、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、前記活性領域を囲む終端領域と、を備える半導体装置の製造方法であって、次の特徴を有する。前記活性領域における前記半導体基板の第１主面側の表面層に第１の第２導電型領域を形成する工程を含む。前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタを形成する工程を含む。前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続された第１のソースパッドを形成する工程を含む。前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に第２の第２導電型領域を形成する工程を含む。前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線を形成する工程を含む。前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドを形成する工程を含む。前記半導体基板の第１主面に前記終端領域と離して、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドを形成する工程を含む。前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に設けられ、前記第２の第２導電型領域をベース領域とし、前記第１のソースパッドと電気的に接続された第２のソースパッドを有する第２の絶縁ゲート型電界効果トランジスタを形成する工程を含む。前記第２の第２導電型領域を形成する工程では、前記第２の第２導電型領域を、前記電極パッドと前記終端領域との間に、前記第１のソースパッドの電位に固定された電位を有するように形成し、前記第２の第２導電型領域は、前記第２の絶縁ゲート型電界効果トランジスタを介して前記第１のソースパッドの電位に固定されている。

A method of manufacturing a semiconductor device according to the present invention includes: an active region provided in a semiconductor substrate of a first conductivity type made of a semiconductor having a bandgap wider than that of silicon and through which a main current flows; a termination region surrounding the active region; and has the following features. forming a first second conductivity type region in a surface layer of the active region on the first main surface side of the semiconductor substrate; forming a first insulated gate field effect transistor having the first second conductivity type region as a base region; forming a first source pad electrically connected to the source electrode of the first insulated gate field effect transistor; forming a second second-conductivity-type region at a position different from the first second-conductivity-type region in the surface layer on the first main surface side of the semiconductor substrate in the active region. forming a gate wiring electrically connected to the gate electrode of the first insulated gate field effect transistor; forming a gate pad of the first insulated gate field effect transistor provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor; forming an electrode pad electrically connected to the gate pad through the resistor on the first main surface of the semiconductor substrate apart from the termination region; provided between the electrode pad and the termination region on the first main surface of the semiconductor substrate, using the second second conductivity type region as a base region, and electrically connected to the first source pad Forming a second insulated gate field effect transistor having a second source pad. In the step of forming the second second-conductivity-type region, the second second-conductivity-type region is fixed to the potential of the first source pad between the electrode pad and the termination region. The second second conductivity type region is fixed to the potential of the first source pad via the second insulated gate field effect transistor.

上述した発明によれば、エッジ終端領域から活性領域へ流れ込む変位電流を引き抜き、活性領域における変位電流の集中を抑制することができる。 According to the invention described above, the displacement current flowing into the active region from the edge termination region can be extracted, and the concentration of the displacement current in the active region can be suppressed.

本発明にかかる半導体装置および半導体装置の製造方法によれば、エッジ終端領域における破壊耐性の向上を図ることができるという効果を奏する。 According to the semiconductor device and the method for manufacturing a semiconductor device according to the present invention, it is possible to improve the breakdown resistance in the edge termination region.

図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 1 is a plan view showing the layout of the semiconductor device according to the first embodiment viewed from the front surface side of the semiconductor substrate. 図２は、図１の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along section lines A-A' and B-B' in FIG. 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その１）である。FIG. 3 is a cross-sectional view (part 1) showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その２）である。FIG. 4 is a cross-sectional view (part 2) showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その３）である。FIG. 5 is a cross-sectional view (part 3) showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その４）である。FIG. 6 is a cross-sectional view (part 4) showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その５）である。FIG. 7 is a cross-sectional view (No. 5) showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図（その６）である。FIG. 8 is a cross-sectional view (No. 6) showing a state in the middle of manufacturing the semiconductor device according to the first embodiment. 図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 9 is a plan view showing the layout of the semiconductor device according to the second embodiment when viewed from the front surface side of the semiconductor substrate. 図１０は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。FIG. 10 is a plan view showing a layout of a conventional semiconductor device viewed from the front surface side of the semiconductor substrate.

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。 Preferred embodiments of a semiconductor device and a method of manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In this specification and the accompanying drawings, layers and regions prefixed with n or p mean that electrons or holes are majority carriers, respectively. Also, + and - attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached, respectively. In the following description of the embodiments and accompanying drawings, the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted. Also, in this specification, in the notation of the Miller index, "-" means a bar attached to the index immediately after it, and adding "-" before the index indicates a negative index.

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、半導体基板（半導体チップ）１０に配置された各素子の電極パッドのレイアウトを示す。 (Embodiment 1)
The semiconductor device according to the first embodiment is configured using a semiconductor having a wider bandgap than silicon (Si) (referred to as a wide bandgap semiconductor). The structure of the semiconductor device according to the first embodiment will be described using, for example, silicon carbide (SiC) as a wide bandgap semiconductor. FIG. 1 is a plan view showing the layout of the semiconductor device according to the first embodiment viewed from the front surface side of the semiconductor substrate. FIG. 1 shows the layout of electrode pads of each element arranged on a semiconductor substrate (semiconductor chip) 10 .

図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０にメイン半導体素子（第１の絶縁ゲート型電界効果トランジスタ）１１を有する。メイン半導体素子１１は、オン状態で縦方向（半導体基板１０の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セルで構成され、主動作を行う。単位セルとは、素子の機能単位である。半導体基板１０の深さ方向Ｚと直交し、かつ互いに直交する２つの方向を方向Ｘ，Ｙとする。 The semiconductor device according to the first embodiment shown in FIG. 1 has a main semiconductor element (first insulated gate field effect transistor) 11 on a semiconductor substrate 10 made of silicon carbide. The main semiconductor element 11 is a vertical MOSFET in which a drift current flows in the vertical direction (the depth direction Z of the semiconductor substrate 10) in the ON state. . A unit cell is a functional unit of a device. Two directions that are perpendicular to the depth direction Z of the semiconductor substrate 10 and that are perpendicular to each other are defined as directions X and Y. As shown in FIG.

メイン半導体素子１１は、周囲をエッジ終端領域（終端領域）２に囲まれた活性領域１の有効領域（ＭＯＳゲートとして機能する領域）に設けられている。活性領域１の有効領域は、メイン半導体素子１１のオン時に主電流が流れる領域である。活性領域１の有効領域において、半導体基板１０のおもて面上にはメイン半導体素子１１のソースパッド２１ａが設けられている。 A main semiconductor element 11 is provided in an effective region (region functioning as a MOS gate) of an active region 1 surrounded by an edge termination region (termination region) 2 . The effective region of the active region 1 is the region through which the main current flows when the main semiconductor element 11 is turned on. A source pad 21 a of the main semiconductor element 11 is provided on the front surface of the semiconductor substrate 10 in the effective region of the active region 1 .

ソースパッド２１ａは、例えば矩形状の平面形状を有する。または、ソースパッド２１ａは、例えば後述のゲートパッド２１ｃの３辺を囲む形状を有してもよい。第１保護膜４９ａは、ソースパッド２１ａ上に開口部を有して設けられている。めっき膜４７ａは、第１保護膜４９ａの開口部に設けられ、ソースパッド２１ａと接する。 The source pad 21a has, for example, a rectangular planar shape. Alternatively, the source pad 21a may have a shape surrounding three sides of a gate pad 21c, which will be described later, for example. The first protective film 49a is provided with an opening on the source pad 21a. The plated film 47a is provided in the opening of the first protective film 49a and is in contact with the source pad 21a.

エッジ終端領域２は、活性領域１とチップ（半導体基板１０）側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域２には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２の幅ｗ１は、例えば５０μｍ程度であってもよい。 The edge termination region 2 is a region between the active region 1 and the side surface of the chip (semiconductor substrate 10). area. In the edge termination region 2, for example, a p-type region forming a guard ring or a junction termination extension (JTE) structure, a field plate, a breakdown voltage structure (not shown) such as RESURF are arranged. The withstand voltage is the limit voltage at which the element does not malfunction or break down. The width w1 of the edge termination region 2 may, for example, be of the order of 50 μm.

半導体基板１０のおもて面上のうちソースパッド２１ａと異なる部分には、ソースパッド２１ａおよびエッジ終端領域２と離して、メイン半導体素子１１のゲートパッド２１ｃが設けられている。ゲートパッド２１ｃは例えば略矩形状の平面形状を有する。保護膜４９ｃは、ゲートパッド２１ｃ上に開口部を有して設けられている。めっき膜４７ｃは、保護膜４９ｃの開口部に設けられ、ゲートパッド２１ｃと接する。ゲートパッド２１ｃは、１つ以上のゲートコンタクト領域２６を介してゲートランナー（ゲート配線）２１ｄと電気的に接続されている。 A gate pad 21c of the main semiconductor element 11 is provided separately from the source pad 21a and the edge termination region 2 on a portion of the front surface of the semiconductor substrate 10 different from the source pad 21a. The gate pad 21c has, for example, a substantially rectangular planar shape. The protective film 49c is provided with an opening on the gate pad 21c. The plated film 47c is provided in the opening of the protective film 49c and is in contact with the gate pad 21c. The gate pad 21c is electrically connected to a gate runner (gate wiring) 21d through one or more gate contact regions 26. As shown in FIG.

ゲートコンタクト領域２６は、半導体基板１０のおもて面上に設けられており、ゲートパッド２１ｃと電気的に接続された金属電極と、ゲートランナー２１ｄと電気的に接続された金属電極と、これらの金属電極を接続するゲート抵抗２６ａと、を有する。したがって、ゲートパッド２１ｃは、ゲート抵抗２６ａを介してゲートランナー２１ｄと電気的に接続されている。ゲート抵抗２６ａは、例えばポリシリコン（ｐｏｌｙ－Ｓｉ）により形成される。ゲートコンタクト領域２６の幅ｗ２は、例えば１０μｍ程度であってもよい。 The gate contact region 26 is provided on the front surface of the semiconductor substrate 10, and includes a metal electrode electrically connected to the gate pad 21c, a metal electrode electrically connected to the gate runner 21d, and a metal electrode electrically connected to the gate runner 21d. and a gate resistor 26a connecting the metal electrodes of the . Therefore, gate pad 21c is electrically connected to gate runner 21d via gate resistor 26a. The gate resistor 26a is made of, for example, polysilicon (poly-Si). The width w2 of the gate contact region 26 may be, for example, approximately 10 μm.

ゲートランナー２１ｄは、半導体基板１０のおもて面上において、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。そして、ゲートランナー２１ｄは、メイン半導体素子１１のすべての単位セルのゲート電極３９ａ（図２参照）と電気的に接続されている。 Gate runner 21 d is provided along the boundary between active region 1 and edge termination region 2 on the front surface of semiconductor substrate 10 to surround active region 1 . The gate runners 21d are electrically connected to the gate electrodes 39a (see FIG. 2) of all the unit cells of the main semiconductor element 11. As shown in FIG.

また、活性領域１には、エッジ終端領域２に隣接してゲート抵抗パッド領域１２が設けられている。ゲート抵抗パッド領域１２には、ゲート抵抗パッド（電極パッド）２１ｅおよび引き抜き構造２１ｆが設けられている。ゲート抵抗パッド２１ｅは例えば略矩形状の平面形状を有する。また、ゲート抵抗パッド２１ｅは、１つ以上のゲート抵抗コンタクト領域２７を介してゲートランナー２１ｄと電気的に接続されている。ゲート抵抗コンタクト領域２７は、半導体基板１０のおもて面上に設けられている。図１に示す例のように、ゲート抵抗コンタクト領域２７は、ゲートランナー２１ｄの４辺のうちゲートコンタクト領域２６が接続される辺（図１における下の辺）に接続されることが好ましいが、このような構成に限らない。例えば、ゲート抵抗コンタクト領域２７は、ゲートランナー２１ｄの４辺のうち図１における右の辺に接続されてもよい。 A gate resistor pad region 12 is also provided in the active region 1 adjacent to the edge termination region 2 . The gate resistor pad region 12 is provided with a gate resistor pad (electrode pad) 21e and a drawing structure 21f. The gate resistor pad 21e has, for example, a substantially rectangular planar shape. Also, the gate resistor pad 21 e is electrically connected to the gate runner 21 d via one or more gate resistor contact regions 27 . A gate resistor contact region 27 is provided on the front surface of the semiconductor substrate 10 . As in the example shown in FIG. 1, the gate resistance contact region 27 is preferably connected to the side (lower side in FIG. 1) to which the gate contact region 26 is connected among the four sides of the gate runner 21d. The configuration is not limited to such a configuration. For example, the gate resistor contact region 27 may be connected to the right side in FIG. 1 among the four sides of the gate runner 21d.

具体的には、ゲート抵抗パッド２１ｅは、ゲートコンタクト領域２６のうちゲートランナー２１ｄの側の金属電極と電気的に接続されている。したがって、ゲート抵抗パッド２１ｅは、ゲート抵抗２６ａを介してゲートパッド２１ｃと電気的に接続されている。これにより、例えば、半導体基板１０の製造（ウエハプロセス）後に、ゲート抵抗パッド２１ｅとゲートパッド２１ｃにそれぞれ電圧測定器の正負の端子を接触させて電流を流すことにより、ゲート抵抗２６ａの抵抗値を測定することができる。 Specifically, the gate resistance pad 21e is electrically connected to the metal electrode of the gate contact region 26 on the side of the gate runner 21d. Therefore, gate resistance pad 21e is electrically connected to gate pad 21c through gate resistance 26a. As a result, for example, after the semiconductor substrate 10 is manufactured (wafer process), the resistance value of the gate resistor 26a can be determined by bringing the positive and negative terminals of a voltage measuring device into contact with the gate resistor pads 21e and 21c, respectively, and applying a current. can be measured.

ゲート抵抗パッド２１ｅは、ゲート抵抗パッド領域１２においてゲートランナー２１ｄと離して設けられており、ゲート抵抗パッド２１ｅとゲートランナー２１ｄとの間には引き抜き構造２１ｆが設けられている。ゲート抵抗パッド２１ｅとゲートランナー２１ｄとの間には、ゲート抵抗パッド２１ｅの下部も含まれてもよい（例えば図２参照）。引き抜き構造２１ｆは、エッジ終端領域２から活性領域１へ流れ込む変位電流を引き抜く機能を有する。引き抜き構造２１ｆの具体例については後述する（例えば図２，図９参照）。 The gate resistance pad 21e is provided apart from the gate runner 21d in the gate resistance pad region 12, and the extraction structure 21f is provided between the gate resistance pad 21e and the gate runner 21d. A lower portion of the gate resistor pad 21e may also be included between the gate resistor pad 21e and the gate runner 21d (see, eg, FIG. 2). The extraction structure 21 f has the function of extracting the displacement current flowing from the edge termination region 2 to the active region 1 . A specific example of the extraction structure 21f will be described later (see FIGS. 2 and 9, for example).

なお、図１においては、図２に示す端子ピン４８ａ，４８ｂ、第２保護膜５０ａ，５０ｂ、はんだ層５３ａ，５３ｂ、めっき膜４７ｂおよび第１保護膜４９ｂの図示を省略している。 1, the terminal pins 48a and 48b, the second protective films 50a and 50b, the solder layers 53a and 53b, the plated film 47b and the first protective film 49b shown in FIG. 2 are omitted.

次に、上述したメイン半導体素子１１、ゲート抵抗パッド領域１２およびエッジ終端領域２の断面構造の一例について説明する。図２は、図１の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す断面図である。図２には、図１のゲート抵抗パッド領域１２からエッジ終端領域２の一部に至る切断線Ａ－Ａ’における断面構造と、図１のメイン半導体素子１１の切断線Ｂ－Ｂ’における断面構造と、を示す。また、メイン半導体素子１１の隣接する２つの単位セルのみを示し、それらの単位セルのチップ（半導体基板１０）中央部側に隣接するメイン半導体素子１１の他の単位セルの図示を省略する。 Next, an example of the cross-sectional structure of the main semiconductor element 11, the gate resistor pad region 12 and the edge termination region 2 will be described. FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along section lines A-A' and B-B' in FIG. FIG. 2 shows a cross-sectional structure taken along line AA' extending from the gate resistor pad region 12 to a part of the edge termination region 2 in FIG. shows the structure and Also, only two adjacent unit cells of the main semiconductor element 11 are shown, and other unit cells of the main semiconductor element 11 adjacent to the central portion of the chip (semiconductor substrate 10) of those unit cells are omitted.

メイン半導体素子１１は、半導体基板１０のおもて面（図２における上側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板３１上に、それぞれｎ-型ドリフト領域３２およびｐ型ベース領域（第１の第２導電型領域および第２の第２導電型領域）３４ａ，３４ｂとなるｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順にエピタキシャル成長させることにより形成される。ベース領域とは、縦型ＭＯＳＦＥＴにおいてチャネルが形成される領域である。ＭＯＳゲートは、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成される。 The main semiconductor element 11 is a vertical MOSFET having a MOS gate with a trench gate structure on the front surface (the upper surface in FIG. 2) of the semiconductor substrate 10 . Semiconductor substrate 10 includes n − -type drift region 32 and p-type base region (first second conductivity type region and second second conductivity type region) 34a, respectively, on n + -type starting substrate 31 made of silicon carbide. , 34b are formed by sequentially epitaxially growing an n − -type silicon carbide layer 71 and a p-type silicon carbide layer 72 . A base region is a region in which a channel is formed in a vertical MOSFET. The MOS gate comprises a p-type base region 34a, an n + -type source region 35a, a p ++ -type contact region 36a, a trench 37a, a gate insulating film 38a and a gate electrode 39a.

具体的には、トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２（ｐ型ベース領域３４ａ）を貫通してｎ-型炭化珪素層７１に達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行で、かつ図２における奥行方向である方向Ｙ（図１における縦方向）に延びるストライプ状に配置されている（不図示）。 Specifically, the trench 37a penetrates the p-type silicon carbide layer 72 (p-type base region 34a) in the depth direction Z from the front surface of the semiconductor substrate 10 (the surface of the p-type silicon carbide layer 72). It reaches the n − -type silicon carbide layer 71 . The depth direction Z is the direction from the front surface to the back surface of the semiconductor substrate 10 . The trenches 37a are arranged, for example, in stripes extending in a direction Y (vertical direction in FIG. 1) that is parallel to the front surface of the semiconductor substrate 10 and is the depth direction in FIG. 2 (not shown).

トレンチ３７ａは、例えば、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。トレンチ３７ａの内部には、トレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａが設けられ、ゲート絶縁膜３８ａ上にトレンチ３７ａの内部に埋め込むようにゲート電極３９ａが設けられている。１つのトレンチ３７ａ内のゲート電極３９ａと、ゲート電極３９ａを挟んで隣り合うメサ領域（隣り合うトレンチ３７ａ間の領域）と、でメイン半導体素子１１の１つの単位セルが構成される。 The trenches 37a may be arranged in a matrix when viewed from the front surface side of the semiconductor substrate 10, for example. A gate insulating film 38a is provided inside the trench 37a along the inner wall of the trench 37a, and a gate electrode 39a is provided on the gate insulating film 38a so as to fill the inside of the trench 37a. One unit cell of the main semiconductor element 11 is composed of the gate electrode 39a in one trench 37a and the mesa regions (regions between the adjacent trenches 37a) adjacent to each other with the gate electrode 39a interposed therebetween.

ｎ-型炭化珪素層７１のソース側（ソースパッド２１ａ側）の表面層には、ｐ型炭化珪素層７２（ｐ型ベース領域３４ａ，３４ｂ）に接するようにｎ型電流拡散領域３３ａ，３３ｂが設けられている。ｎ型電流拡散領域３３ａ，３３ｂは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。 In the surface layer of the n - -type silicon carbide layer 71 on the source side (source pad 21a side), n-type current diffusion regions 33a and 33b are formed so as to be in contact with the p-type silicon carbide layer 72 (p-type base regions 34a and 34b). is provided. The n-type current spreading regions 33a and 33b are so-called current spreading layers (CSL) that reduce spreading resistance of carriers.

ｎ型電流拡散領域３３ａ，３３ｂは、ｐ型ベース領域３４ａとの界面から、トレンチ３７ａの底面よりもドレイン側（ドレイン電極５１側）に深い位置に達する。ｎ-型炭化珪素層７１の、ｎ型電流拡散領域３３ａ，３３ｂ以外の部分がｎ-型ドリフト領域３２である。ｎ型電流拡散領域３３ａの内部には、第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａがそれぞれ選択的に設けられていてもよい。第１ｐ+型領域６１ａは、トレンチ３７ａの底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ３７ａの底面コーナー部とは、トレンチ３７ａの底面と側壁との境界である。 The n-type current diffusion regions 33a and 33b reach deeper positions on the drain side (drain electrode 51 side) than the bottom surface of the trench 37a from the interface with the p-type base region 34a. A portion of n − -type silicon carbide layer 71 other than n-type current diffusion regions 33 a and 33 b is n − -type drift region 32 . A first p + -type region 61a and a second p + -type region 62a may be selectively provided inside the n-type current diffusion region 33a. The first p + -type region 61a covers at least the bottom surface of the bottom surface and bottom surface corner portions of the trench 37a. The bottom corner portion of the trench 37a is the boundary between the bottom and side walls of the trench 37a.

また、第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａとｎ型電流拡散領域３３ａとの界面よりもドレイン側に深い位置に、ｐ型ベース領域３４ａと離して配置されている。第２ｐ+型領域６２ａは、隣り合うトレンチ３７ａ間（メサ領域）に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離して設けられ、かつｐ型ベース領域３４ａに接する。第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合は、トレンチ３７ａの底面よりもドレイン側に深い位置に形成されている。 Further, the first p + -type region 61a is arranged at a position deeper on the drain side than the interface between the p-type base region 34a and the n-type current diffusion region 33a, apart from the p-type base region 34a. The second p + -type region 62a is provided between the adjacent trenches 37a (mesa regions), separated from the first p + -type region 61a and the trenches 37a, and in contact with the p-type base region 34a. A pn junction between the first p + -type region 61a and the second p + -type region 62a and the n-type current diffusion region 33a (or the n − -type drift region 32) is formed at a position deeper on the drain side than the bottom of the trench 37a. there is

ｎ型電流拡散領域３３ａを設けずに、第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａがｎ-型ドリフト領域３２の内部に設けられていてもよい。第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａのドレイン側端部の深さ位置は、第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合がトレンチ３７ａの底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１ｐ+型領域６１ａおよび第２ｐ+型領域６２ａにより、トレンチ３７ａの底面に沿った部分でゲート絶縁膜３８ａに高電界が印加されることを防止することができる。 The first p + -type region 61a and the second p + -type region 62a may be provided inside the n − -type drift region 32 without providing the n-type current diffusion region 33a. The depth positions of the drain-side ends of the first p + -type region 61a and the second p + -type region 62a are the same as the first p + -type region 61a and the second p + -type region 62a and the n-type current diffusion region 33a (or the n − -type drift region). It is sufficient that the pn junction with the region 32) is located deeper on the drain side than the bottom of the trench 37a, and various changes are possible according to the design conditions. The first p + -type region 61a and the second p + -type region 62a can prevent a high electric field from being applied to the gate insulating film 38a along the bottom surface of the trench 37a.

ｐ型炭化珪素層７２の内部には、互いに接するようにｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ，３６ｂがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁のゲート絶縁膜３８ａに接し、トレンチ３７ａの側壁のゲート絶縁膜３８ａを介してゲート電極３９ａに対向する。メイン半導体素子１１において、ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ以外の部分がｐ型ベース領域３４ａである。ゲート抵抗パッド領域１２において、ｐ型炭化珪素層７２の全体がｐ型ベース領域３４ｂである。 Inside p-type silicon carbide layer 72, n + -type source region 35a and p ++ -type contact regions 36a and 36b are selectively provided so as to be in contact with each other. The n + -type source region 35a is in contact with the gate insulating film 38a on the sidewall of the trench 37a and faces the gate electrode 39a via the gate insulating film 38a on the sidewall of the trench 37a. In main semiconductor element 11, the portion of p-type silicon carbide layer 72 other than n + -type source region 35a and p ++ -type contact region 36a is p-type base region 34a. In gate resistor pad region 12, the entire p-type silicon carbide layer 72 is p-type base region 34b.

層間絶縁膜４０は、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に設けられている。すべてのゲート電極３９ａは、図２において図示を省略する部分でゲートランナー２１ｄを介してゲートパッド２１ｃ（図１参照）に電気的に接続されている。層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して基板おもて面に達するコンタクトホール４０ａが設けられている。 The interlayer insulating film 40 is provided over the entire front surface of the semiconductor substrate 10 so as to cover the gate electrode 39a. All the gate electrodes 39a are electrically connected to gate pads 21c (see FIG. 1) through gate runners 21d at portions not shown in FIG. The interlayer insulating film 40 is provided with a contact hole 40a that penetrates the interlayer insulating film 40 in the depth direction Z and reaches the front surface of the substrate.

ソースパッド（ソース電極）２１ａは、コンタクトホール４０ａ内において半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）にオーミック接触し、かつ層間絶縁膜４０によりゲート電極３９ａと電気的に絶縁されている。ソースパッド２１ａは、例えば、ニッケルシリサイド（ＮｉＳｉ）膜４１ａ、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびアルミニウム（Ａｌ）合金膜４６ａを有する。 Source pad (source electrode) 21a is in ohmic contact with semiconductor substrate 10 (n + -type source region 35a and p ++ -type contact region 36a) in contact hole 40a, and is electrically connected to gate electrode 39a by interlayer insulating film 40. insulated to The source pad 21a includes, for example, a nickel silicide (NiSi) film 41a, a first titanium nitride (TiN) film 42a, a first titanium (Ti) film 43a, a second TiN film 44a, a second Ti film 45a and an aluminum (Al) alloy film. 46a.

第１ＴｉＮ膜４２ａは、層間絶縁膜４０を覆うように設けられ、深さ方向Ｚに層間絶縁膜４０を介してゲート電極３９ａに対向する。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａを形成するための熱処理において、ニッケル（Ｎｉ）が層間絶縁膜４０内に拡散することを防止する。 The first TiN film 42a is provided so as to cover the interlayer insulating film 40 and faces the gate electrode 39a in the depth direction Z with the interlayer insulating film 40 interposed therebetween. The first TiN film 42a prevents nickel (Ni) from diffusing into the interlayer insulating film 40 during the heat treatment for forming the NiSi film 41a.

ＮｉＳｉ膜４１ａは、コンタクトホール４０ａにおいて半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）とオーミック接触している。また、ＮｉＳｉ膜４１ａは、層間絶縁膜４０によってゲート電極３９ａと電気的に絶縁されている。ＮｉＳｉ膜４１ａは、半導体基板１０の、コンタクトホール４０ａに露出する部分（コンタクトホール４０ａの底面）上にのみ設けられている。ＮｉＳｉ膜４１ａに代えて、例えばチタンシリサイド（ＴｉＳｉ）膜が設けられていてもよい。 The NiSi film 41a is in ohmic contact with the semiconductor substrate 10 (the n + -type source region 35a and the p ++ -type contact region 36a) at the contact hole 40a. Also, the NiSi film 41a is electrically insulated from the gate electrode 39a by the interlayer insulating film 40 . The NiSi film 41a is provided only on the portion of the semiconductor substrate 10 exposed to the contact hole 40a (bottom surface of the contact hole 40a). A titanium silicide (TiSi) film, for example, may be provided instead of the NiSi film 41a.

第１Ｔｉ膜４３ａおよび第２ＴｉＮ膜４４ａは、層間絶縁膜４０上から半導体基板１０のおもて面上にわたって設けられ、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａを覆う。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａ上に設けられている。Ａｌ合金膜４６ａは、コンタクトホール４０ａを埋め込むように、第２Ｔｉ膜４５ａ上に設けられている。第１Ｔｉ膜４３ａ、第２Ｔｉ膜４５ａおよび第２ＴｉＮ膜４４ａは、第１ＴｉＮ膜４２ａによる機能以外の機能を得るためのバリアメタルである。 The first Ti film 43a and the second TiN film 44a are provided over the interlayer insulating film 40 and the front surface of the semiconductor substrate 10 to cover the first TiN film 42a and the NiSi film 41a. The second Ti film 45a is provided on the second TiN film 44a. The Al alloy film 46a is provided on the second Ti film 45a so as to fill the contact hole 40a. The first Ti film 43a, the second Ti film 45a and the second TiN film 44a are barrier metals for obtaining functions other than the function of the first TiN film 42a.

Ａｌ合金膜４６ａは、電気伝導性に優れ、かつ化学的安定性を有するアルミニウムを主成分とする金属膜である。Ａｌ合金膜４６ａは、例えば、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜、アルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜またはアルミニウム－銅（Ａｌ－Ｃｕ）膜であってもよい。Ａｌ合金膜４６ａに代えて、アルミニウム膜を設けてもよい。ソースパッド２１ａには、めっき膜４７ａおよびはんだ層５３ａを介して、端子ピン４８ａの一方の端部が接合されている。 The Al alloy film 46a is a metal film whose main component is aluminum, which has excellent electrical conductivity and chemical stability. The Al alloy film 46a may be, for example, an aluminum-silicon (Al--Si) film, an aluminum-silicon-copper (Al--Si--Cu) film, or an aluminum-copper (Al--Cu) film. An aluminum film may be provided instead of the Al alloy film 46a. One end of the terminal pin 48a is joined to the source pad 21a via the plating film 47a and the solder layer 53a.

端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体チップ（半導体基板１０）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。すなわち、端子ピン４８ａは、例えばソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８ａは所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。 The other end of the terminal pin 48 a is joined to a metal bar (not shown) arranged to face the front surface of the semiconductor substrate 10 . The other end of the terminal pin 48a is exposed outside a case (not shown) in which the semiconductor chip (semiconductor substrate 10) is mounted, and is electrically connected to an external device (not shown). That is, the terminal pin 48a serves as an external connection terminal for extracting the potential of the source pad 21a to the outside, for example. The terminal pin 48a is a rod-shaped (cylindrical) wiring member having a predetermined diameter, and is soldered to the plating film 47a while standing substantially perpendicular to the front surface of the semiconductor substrate 10. As shown in FIG.

めっき膜４７ａは、高温度条件下（例えば２００℃以上３００℃以下）においてもソースパッド２１ａとの密着性が高く、ワイヤボンディングに比べて剥離しにくい。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。例えば、ソースパッド２１ａを覆うように第１保護膜４９ａが設けられており、第１保護膜４９ａの開口部にめっき膜４７ａおよびはんだ層５３ａを介して端子ピン４８ａが接合されている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１保護膜４９ａおよび第２保護膜５０ａは例えばポリイミド膜である。 The plating film 47a has high adhesion to the source pad 21a even under high temperature conditions (for example, 200° C. or more and 300° C. or less), and is less likely to peel off than wire bonding. A portion of the surface of the source pad 21a other than the plated film 47a is covered with a first protective film 49a. For example, a first protective film 49a is provided to cover the source pad 21a, and the terminal pin 48a is joined to the opening of the first protective film 49a via the plating film 47a and the solder layer 53a. A boundary between the plated film 47a and the first protective film 49a is covered with a second protective film 50a. The first protective film 49a and the second protective film 50a are, for example, polyimide films.

ドレイン電極５１は、半導体基板１０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、ドレインパッド５２が設けられている。ドレインパッド５２は、金属ベース板（不図示）にはんだ接合され、その金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板１０で発生した熱が、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される両面冷却構造が構成されている。 The drain electrode 51 is in ohmic contact with the entire back surface of the semiconductor substrate 10 (the back surface of the n + -type starting substrate 31, which is the n + -type drain region). A drain pad 52 is provided on the drain electrode 51 . The drain pad 52 is soldered to a metal base plate (not shown) and at least partially contacts the base portion of the cooling fin (not shown) through the metal base plate. The heat generated in the semiconductor substrate 10 is dissipated from the fin portion of the cooling fin that is in contact with the back surface of the semiconductor substrate 10 via the metal base plate, and the metal that joins the terminal pins 48a on the front surface of the semiconductor substrate 10. A double-sided cooling structure is constructed in which heat is dissipated from the bars.

ゲート抵抗電極（第１電極）２５は、ゲート絶縁膜３８ｂ上に設けられ、例えばポリシリコンにより形成される。ゲート抵抗電極２５は、図１に示したゲート抵抗コンタクト領域２７と接続されている。これにより、ゲート抵抗パッド２１ｅがゲート抵抗電極２５を介してゲートランナー２１ｄに接続される。半導体基板１０におけるゲート抵抗パッド領域１２のおもて面上に設けられたゲート絶縁膜３８ｂおよび層間絶縁膜８０は、開口部であるコンタクトホール４０ｂを有している。コンタクトホール４０ｂは図１に示した引き抜き構造２１ｆの一例である。具体的には、ゲート抵抗パッド領域１２に形成されたソースパッド２１ｂは、活性領域１のソースパッド２１ａに接続されているとともに、コンタクトホール４０ｂ内にも設けられている。したがって、ソースパッド２１ｂのうちコンタクトホール４０ｂ内に設けられた部分はｐ型ベース領域３４ｂ（例えばｐ++型コンタクト領域３６ｂ）それにより、ｐ型ベース領域３４ｂはソースパッド２１ｂを介してソースパッド２１ａに電気的に接続されている。 The gate resistance electrode (first electrode) 25 is provided on the gate insulating film 38b and is made of polysilicon, for example. Gate resistor electrode 25 is connected to gate resistor contact region 27 shown in FIG. As a result, the gate resistance pad 21e is connected to the gate runner 21d through the gate resistance electrode 25. As shown in FIG. Gate insulating film 38b and interlayer insulating film 80 provided on the front surface of gate resistor pad region 12 in semiconductor substrate 10 have a contact hole 40b as an opening. Contact hole 40b is an example of extraction structure 21f shown in FIG. Specifically, the source pad 21b formed in the gate resistor pad region 12 is connected to the source pad 21a of the active region 1 and is also provided inside the contact hole 40b. Therefore, the portion of the source pad 21b provided in the contact hole 40b is the p-type base region 34b (for example, the p ++- type contact region 36b). is electrically connected to

すなわち、ｐ型ベース領域３４ｂの電位は、ソースパッド２１ａの電位に固定される。このため、エッジ終端領域２から活性領域１（メイン半導体素子１１やゲート抵抗パッド領域１２）へ流れ込む変位電流をソースパッド２１ａの側へ引き抜くことができる。図２に示す例では、ゲート抵抗パッド２１ｅには、メイン半導体素子１１のソースパッド２１ａと同様に、めっき膜４７ｂおよびはんだ層５３ｂを介して端子ピン４８ｂが接合されている。符号８０は層間絶縁膜であり、符号４９ｂは第１保護膜であり、符号５０ｂは第２保護膜である。ただし、例えば上述したゲート抵抗２６ａの抵抗値の測定が半導体基板１０のモジュール化後に不要な場合は、端子ピン４８ｂ、はんだ層５３ｂ、第２保護膜５０ｂ、めっき膜４７ｂおよび第１保護膜４９ｂなどを設けなくてもよい。 That is, the potential of the p-type base region 34b is fixed to the potential of the source pad 21a. Therefore, the displacement current flowing from the edge termination region 2 to the active region 1 (the main semiconductor element 11 and the gate resistor pad region 12) can be extracted to the source pad 21a side. In the example shown in FIG. 2, a terminal pin 48b is joined to the gate resistor pad 21e via a plating film 47b and a solder layer 53b, similarly to the source pad 21a of the main semiconductor element 11. As shown in FIG. Reference numeral 80 denotes an interlayer insulating film, reference numeral 49b denotes a first protective film, and reference numeral 50b denotes a second protective film. However, for example, if the measurement of the resistance value of the gate resistor 26a described above is unnecessary after the semiconductor substrate 10 is modularized, the terminal pin 48b, the solder layer 53b, the second protective film 50b, the plating film 47b, the first protective film 49b, etc. may not be provided.

このように、ゲート抵抗電極２５およびｐ型ベース領域３４ｂは、ゲート抵抗パッド２１ｅの電位に固定されている。これにより、ゲート抵抗電極２５は、メイン半導体素子１１のオフ時にエッジ終端領域２からゲート抵抗パッド領域１２へ流れ込む変位電流を引き抜く引き抜き構造２１ｆとして機能する。このため、ゲート抵抗パッド領域１２における変位電流の集中を抑制し、エッジ終端領域２のゲート抵抗パッド領域１２との境界付近における破壊耐性の向上を図ることができる。 Thus, the gate resistance electrode 25 and the p-type base region 34b are fixed at the potential of the gate resistance pad 21e. Thus, the gate resistance electrode 25 functions as a drawing structure 21f for drawing displacement current flowing from the edge termination region 2 to the gate resistance pad region 12 when the main semiconductor element 11 is turned off. Therefore, it is possible to suppress the concentration of the displacement current in the gate resistance pad region 12 and improve the breakdown resistance in the vicinity of the boundary between the edge termination region 2 and the gate resistance pad region 12 .

次に、実施の形態にかかる半導体装置の製造方法について、図２～図８を参照して説明する。図３～図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３～図８には、半導体基板１０に製造されるすべての素子のうち、メイン半導体素子１１のみを示す。まず、図３に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。 Next, a method for manufacturing a semiconductor device according to the embodiment will be described with reference to FIGS. 2 to 8. FIG. 3 to 8 are cross-sectional views showing states in the middle of manufacturing the semiconductor device according to the first embodiment. 3 to 8 show only the main semiconductor device 11 among all the devices manufactured on the semiconductor substrate 10. FIG. First, as shown in FIG. 3, an n + -type starting substrate (semiconductor wafer) 31 made of silicon carbide is prepared.

ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板３１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。耐圧１２００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は例えば１０μｍ程度であってもよい。 The n + -type starting substrate 31 may be, for example, a nitrogen (N)-doped silicon carbide single crystal substrate. The front surface of the n + -type starting substrate 31 may be, for example, the (0001) plane, the so-called Si plane. Next, on the front surface of n + -type starting substrate 31, n − -type silicon carbide layer 71 doped with nitrogen at a concentration lower than that of n + -type starting substrate 31 is epitaxially grown. In the case of a withstand voltage of 1200V class, the thickness t1 of the n − -type silicon carbide layer 71 may be, for example, about 10 μm.

次に、図４に示すように、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の表面層に、第１ｐ+型領域６１ａおよびｐ+型領域（以下、ｐ+型部分領域とする）９１をそれぞれ選択的に形成する。このｐ+型部分領域９１は、活性領域１の有効領域において第２ｐ+型領域６２ａの一部である。 Next, as shown in FIG. 4, a first p + -type region 61a and a p + -type region (hereinafter referred to as a p + -type region 61a) are formed in the surface layer of the n − -type silicon carbide layer 71 by photolithography and ion implantation of a p-type impurity such as aluminum. , p + -type partial regions) 91 are selectively formed. This p + -type partial region 91 is part of the second p + -type region 62 a in the effective region of the active region 1 .

活性領域１の有効領域において、第１ｐ+型領域６１ａとｐ+型部分領域９１とは、ｎ+型出発基板３１のおもて面に平行な方向に交互に繰り返し配置される。第１ｐ+型領域６１ａおよびｐ+型部分領域９１は、ゲート抵抗パッド領域１２には形成されない。 In the effective region of active region 1 , first p + -type regions 61 a and p + -type partial regions 91 are alternately and repeatedly arranged in a direction parallel to the front surface of n + -type starting substrate 31 . First p + type region 61 a and p + type partial region 91 are not formed in gate resistor pad region 12 .

隣り合う第１ｐ+型領域６１ａとｐ+型部分領域９１との間の距離ｄ１２は、例えば１．５μｍ程度であってもよい。第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さｄ１１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。 A distance d12 between the adjacent first p + -type region 61a and p + -type partial region 91 may be, for example, about 1.5 μm. The depth d11 and impurity concentration of the first p + -type region 61a and p + -type partial region 91 may be, for example, about 0.5 μm and about 5.0×10 18 /cm 3 , respectively.

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、活性領域１の有効領域およびゲート抵抗パッド領域１２のそれぞれにおいて、ｎ-型炭化珪素層７１の表面層にｎ型領域（以下、ｎ型部分領域とする）９２を形成する。このｎ型部分領域９２は、活性領域１の有効領域においてｎ型電流拡散領域３３ａの一部であり、ゲート抵抗パッド領域１２においてｎ型電流拡散領域３３ｂの一部である。 Next, by photolithography and ion implantation of an n-type impurity such as nitrogen, an n-type region (hereinafter referred to as an n-type region) is formed in the surface layer of the n − -type silicon carbide layer 71 in each of the effective region of the active region 1 and the gate resistor pad region 12 . , n-type partial regions) 92 are formed. This n-type partial region 92 is part of n-type current diffusion region 33 a in the effective region of active region 1 and part of n-type current diffusion region 33 b in gate resistor pad region 12 .

ｎ型部分領域９２の不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。ｎ-型炭化珪素層７１の、ｎ型部分領域９２よりもドレイン側の部分がｎ-型ドリフト領域３２となる。このとき、第１ｐ+型領域６１ａおよびｐ+型部分領域９１の深さｄ１１に対してｎ型部分領域９２の深さｄ１３を種々変更することで、ｎ型電流拡散領域３３ａに対する第２ｐ+型領域６２ａのドレイン側端部の深さが決まる。 The impurity concentration of n-type partial region 92 may be, for example, approximately 1.0×10 17 /cm 3 . A portion of n − -type silicon carbide layer 71 closer to the drain than n-type partial region 92 becomes n − -type drift region 32 . At this time, by varying the depth d13 of the n-type partial region 92 with respect to the depth d11 of the first p + -type region 61a and the p + -type partial region 91, the second p + -type with respect to the n-type current diffusion region 33a The depth of the drain-side end of region 62a is determined.

例えば、第２ｐ+型領域６２ａのドレイン側端部をｎ型電流拡散領域３３ａよりもドレイン側で終端させる場合には、ｎ型部分領域９２の深さを第１ｐ+型領域６１ａおよびｐ+型部分領域９１よりも浅くすればよい。この場合、ｎ型部分領域９２の深さは、例えば０．４μｍ程度であってもよい。ｎ型部分領域９２と、第１ｐ+型領域６１ａおよびｐ+型部分領域９１と、の形成順序を入れ替えてもよい。 For example, when the drain-side end of the second p + -type region 62a is terminated on the drain side of the n-type current diffusion region 33a, the depth of the n-type partial region 92 is set equal to that of the first p + -type region 61a and the p + -type region. It may be made shallower than the partial region 91 . In this case, the depth of n-type partial region 92 may be, for example, about 0.4 μm. The formation order of the n-type partial region 92, the first p + -type region 61a and the p + -type partial region 91 may be changed.

次に、図５に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。ｎ-型炭化珪素層７１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層７１の表面層）７１ａからｎ+型出発基板３１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。 Next, as shown in FIG. 5, an n − -type silicon carbide layer doped with an n-type impurity such as nitrogen is epitaxially grown on the n − -type silicon carbide layer 71 to a thickness t2 of 0.5 μm, for example. The thickness of n − -type silicon carbide layer 71 is increased. The impurity concentration of n − -type silicon carbide layer 71 is uniform in the depth direction from the thickened portion (surface layer of n − -type silicon carbide layer 71 ) 71 a to the boundary with n + -type starting substrate 31 . For example, it may be about 3.0×10 15 /cm 3 .

次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向にｐ+型部分領域９１に対向する部分に、ｐ+型部分領域９１に達する深さでｐ+型部分領域９３を選択的に形成する。ｐ+型部分領域９３の幅および不純物濃度は、例えばｐ+型部分領域９１と略同じである。ｐ+型部分領域９１，９３が深さ方向に連結されることで、第２ｐ+型領域６２ａが形成される。ｐ+型部分領域９１，９３はゲート抵抗パッド領域１２には形成されない。 Next, by photolithography and ion implantation of a p-type impurity such as aluminum, a portion of the portion 71a of the n − -type silicon carbide layer 71, which is increased in thickness, faces the p + -type partial region 91 in the depth direction. A p + -type partial region 93 is selectively formed with a depth reaching p + -type partial region 91 . The width and impurity concentration of the p + -type partial region 93 are substantially the same as those of the p + -type partial region 91, for example. The second p + -type region 62a is formed by connecting the p + -type partial regions 91 and 93 in the depth direction. P + -type partial regions 91 and 93 are not formed in gate resistor pad region 12 .

次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型部分領域９２に達する深さでｎ型部分領域９４を形成する。ｎ型部分領域９４の不純物濃度は、ｎ型部分領域９２と略同じである。ｎ型部分領域９２，９４が深さ方向に連結されることで、ｎ型電流拡散領域３３ａ，３３ｂが形成される。ｐ+型部分領域９３とｎ型部分領域９４との形成順序を入れ替えてもよい。 Next, by photolithography and ion implantation of an n-type impurity such as nitrogen, for example, over the entire active region, the thickened portion 71a of the n − -type silicon carbide layer 71 reaches a depth reaching the n-type partial region 92 . to form an n-type partial region 94 . The impurity concentration of n-type partial region 94 is substantially the same as that of n-type partial region 92 . By connecting n-type partial regions 92 and 94 in the depth direction, n-type current diffusion regions 33a and 33b are formed. The formation order of the p + -type partial region 93 and the n-type partial region 94 may be exchanged.

次に、図６に示すように、ｎ-型炭化珪素層７１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。 Next, as shown in FIG. 6, a p-type silicon carbide layer 72 doped with a p-type impurity such as aluminum is epitaxially grown on the n − -type silicon carbide layer 71 . The thickness t3 and impurity concentration of p-type silicon carbide layer 72 may be, for example, approximately 1.3 μm and approximately 4.0×10 17 /cm 3 , respectively. Thus, a semiconductor substrate (semiconductor wafer) 10 is formed by sequentially depositing an n − -type silicon carbide layer 71 and a p-type silicon carbide layer 72 on the n + -type starting substrate 31 .

次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、メイン半導体素子１１のｎ+型ソース領域３５ａを選択的に形成する。ｎ+型ソース領域３５ａは、ゲート抵抗パッド領域１２には形成されない。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、ｎ+型ソース領域３５ａに接してｐ++型コンタクト領域３６ａを選択的に形成する。また、ｐ++型コンタクト領域３６ａとともにゲート抵抗パッド領域１２にもｐ++型コンタクト領域３６ｂを設けることが望ましい。ｐ++型コンタクト領域３６ｂを設けることにより、コンタクトホール４０ｂにおけるコンタクト抵抗を低減することができる。 Next, the n + -type source region 35a of the main semiconductor element 11 is selectively formed in the surface layer of the p-type silicon carbide layer 72 by photolithography and ion implantation of an n-type impurity such as phosphorus (P). The n + -type source region 35 a is not formed in the gate resistor pad region 12 . Next, by photolithography and ion implantation of a p-type impurity such as aluminum, p ++ -type contact regions 36a are selectively formed in the surface layer of the p-type silicon carbide layer 72 in contact with the n + -type source regions 35a. . Further, it is desirable to provide the p ++ type contact region 36b in the gate resistance pad region 12 as well as the p ++ type contact region 36a. By providing the p ++ type contact region 36b, the contact resistance in the contact hole 40b can be reduced.

ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ，３６ｂの形成順序を入れ替えてもよい。ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ以外の部分がｐ型ベース領域３４ａ，３４ｂとなる。すなわち、ゲート抵抗パッド領域１２においてはｐ型炭化珪素層７２の全域がｐ型ベース領域３４ｂとなる。 The formation order of the n + -type source region 35a and the p ++ -type contact regions 36a and 36b may be changed. Portions of p-type silicon carbide layer 72 other than n + -type source region 35a and p ++ -type contact region 36a serve as p-type base regions 34a and 34b. That is, in the gate resistor pad region 12, the entire p-type silicon carbide layer 72 becomes the p-type base region 34b.

上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。また、上述したメイン半導体素子１１以外の半導体基板１０に配置されるすべての素子の拡散領域を、後述する活性化アニール前に形成してもよい。半導体基板１０に配置されるすべての素子のうち、導電型、不純物濃度および拡散深さの同じ領域は同時に形成すればよい。 In each ion implantation described above, for example, a resist film or an oxide film may be used as an ion implantation mask. Also, the diffusion regions of all the elements arranged on the semiconductor substrate 10 other than the main semiconductor element 11 described above may be formed before activation annealing, which will be described later. Of all the elements arranged on the semiconductor substrate 10, regions having the same conductivity type, impurity concentration and diffusion depth may be formed at the same time.

次に、イオン注入で形成したすべての拡散領域（第１ｐ+型領域６１ａ、第２ｐ+型領域６２ａ、ｎ型電流拡散領域３３ａ，３３ｂ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ，３６ｂ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。 Next, all diffusion regions formed by ion implantation (the first p + -type region 61a, the second p + -type region 62a, the n-type current diffusion regions 33a and 33b, the n + -type source region 35a and the p ++ -type contact region 36a , 36b), a heat treatment (activation annealing) is performed at a temperature of, for example, about 1700° C. for about 2 minutes to activate the impurities. Activation annealing may be performed once after all diffusion regions are formed, or may be performed each time a diffusion region is formed by ion implantation.

次に、図７に示すように、フォトリソグラフィおよびエッチングにより、活性領域１の有効領域において、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３ａの内部の第１ｐ+型領域６１ａに達するトレンチ３７ａを形成する。 Next, as shown in FIG. 7, in the effective region of the active region 1, n-type current diffusion is performed through the n + -type source region 35a and the p-type base region 34a of the main semiconductor element 11 by photolithography and etching. A trench 37a is formed to reach the first p + -type region 61a inside the region 33a.

トレンチ３７ａは、半導体基板１０のおもて面側から見て、例えば、半導体基板１０のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていてもよいし、マトリクス状のレイアウトに配置されていてもよい。トレンチ３７ａを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。トレンチ３７ａは、ゲート抵抗パッド領域１２には形成されない。 When viewed from the front surface of the semiconductor substrate 10, the trenches 37a may be arranged, for example, in a striped layout extending in a direction parallel to the front surface of the semiconductor substrate 10, or in a matrix pattern. layout. For example, a resist film or an oxide film may be used as an etching mask for forming the trench 37a. Trench 37 a is not formed in gate resistor pad region 12 .

次に、図８に示すように、半導体基板１０の表面（すなわちｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ，３６ｂおよびｐ型ベース領域３４ｂの表面）およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａ，３８ｂとなる酸化膜を形成する。ゲート絶縁膜３８ａ，３８ｂは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板１０の表面およびトレンチ３７ａの内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜３８ａ，３８ｂは、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。 Next, as shown in FIG. 8, along the surface of the semiconductor substrate 10 (that is, the surfaces of the n + -type source region 35a, the p ++ -type contact regions 36a and 36b, and the p-type base region 34b) and the inner wall of the trench 37a. An oxide film is formed as the gate insulating films 38a and 38b. The gate insulating films 38a and 38b may be formed, for example, by thermally oxidizing the surface of the semiconductor substrate 10 and the inner wall of the trench 37a by heat treatment at a temperature of about 1000° C. in an oxygen (O 2 ) atmosphere. Also, the gate insulating films 38a and 38b may be films deposited by a chemical reaction of high temperature oxidation (HTO).

次に、トレンチ３７ａに埋め込むように、ゲート絶縁膜３８ａ上に例えばリンドープのポリシリコン層を堆積する。そして、そのポリシリコン層をパターニングしてゲート電極３９ａとなる部分をトレンチ３７ａの内部に残す。このとき、半導体基板１０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。 Next, for example, a phosphorus-doped polysilicon layer is deposited on the gate insulating film 38a so as to fill the trench 37a. Then, the polysilicon layer is patterned to leave a portion to be the gate electrode 39a inside the trench 37a. At this time, the polysilicon layer may be left so as to protrude outward from the front surface of the semiconductor substrate 10, or may be etched back so as to leave the polysilicon layer inside the substrate front surface. good.

次に、一般的な方法により、ゲート絶縁膜３８ｂ上にゲート抵抗電極２５を形成する。ゲート抵抗電極２５と、ゲート電極３９ａとなるポリシリコン層と、の形成順序を入れ替えてもよい。 Next, a gate resistance electrode 25 is formed on the gate insulating film 38b by a general method. The formation order of the gate resistance electrode 25 and the polysilicon layer to be the gate electrode 39a may be changed.

次に、ゲート絶縁膜３８ａ，３８ｂ、ゲート電極３９ａおよびゲート抵抗電極２５を覆うように、半導体基板１０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜４０，８０を形成する。層間絶縁膜４０，８０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。次に、層間絶縁膜４０，８０およびゲート絶縁膜３８ａをパターニングしてコンタクトホール４０ａ，４０ｂを形成し、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ，３６ｂを露出させる。 Next, interlayer insulating films 40 and 80 are formed to a thickness of about 1 μm, for example, over the entire front surface of the semiconductor substrate 10 so as to cover the gate insulating films 38 a and 38 b, the gate electrode 39 a and the gate resistance electrode 25 . The interlayer insulating films 40 and 80 may be PSG (Phospho Silicate Glass), for example. Next, the interlayer insulating films 40 and 80 and the gate insulating film 38a are patterned to form contact holes 40a and 40b to expose the n + -type source region 35a and the p ++ -type contact regions 36a and 36b.

次に、熱処理（リフロー）により層間絶縁膜４０，８０を平坦化する。次に、層間絶縁膜４０を覆うように第１ＴｉＮ膜４２ａを形成した後、フォトリソグラフィおよびエッチングにより第１ＴｉＮ膜４２ａを部分的に除去して層間絶縁膜４０の一部を覆うように残す。このとき、第１ＴｉＮ膜４２ａの、半導体基板１０のおもて面に接している部分が残らないように第１ＴｉＮ膜４２ａを部分的に除去する。例えば層間絶縁膜４０の全面を覆うように上面上のみに第１ＴｉＮ膜４２ａを残す。 Next, the interlayer insulating films 40 and 80 are planarized by heat treatment (reflow). Next, after forming a first TiN film 42a to cover the interlayer insulating film 40, the first TiN film 42a is partially removed by photolithography and etching to leave a part of the interlayer insulating film 40 covered. At this time, the first TiN film 42a is partially removed so that the portion of the first TiN film 42a in contact with the front surface of the semiconductor substrate 10 does not remain. For example, the first TiN film 42a is left only on the upper surface so as to cover the entire surface of the interlayer insulating film 40. Next, as shown in FIG.

次に、例えばスパッタリングにより、コンタクトホール４０ａの底面から層間絶縁膜４０および第１ＴｉＮ膜４２ａ上にわたってＮｉ膜を形成する。例えばスパッタリングにより、半導体基板１０の裏面全面に、Ｎｉ膜を形成する。次に、熱処理により、半導体基板１０中のＳｉ原子とＮｉ膜中のＮｉ原子とを反応させてＮｉ膜をシリサイド化し、ソースパッド２１ａとなるＮｉＳｉ膜４１ａを形成し、ドレイン電極５１となるＮｉＳｉ膜を形成する。 Next, by sputtering, for example, a Ni film is formed from the bottom surface of the contact hole 40a over the interlayer insulating film 40 and the first TiN film 42a. A Ni film is formed on the entire back surface of the semiconductor substrate 10 by, for example, sputtering. Next, by heat treatment, the Si atoms in the semiconductor substrate 10 and the Ni atoms in the Ni film are reacted to turn the Ni film into silicidation, thereby forming the NiSi film 41a that becomes the source pad 21a and the NiSi film that becomes the drain electrode 51. to form

ソースパッド２１ａをＮｉＳｉ膜４１ａに代えてＴｉＳｉ膜を形成する場合、電極材料であるＮｉ膜に代えてＴｉ膜を半導体基板１０のおもて面に形成し、そのＴｉ膜の、コンタクトホール４０ａの底面上の部分を半導体基板１０と反応させてシリサイド化する。ドレイン電極５１をＴｉＳｉ膜とする場合、電極材料であるＮｉ膜に代えてＴｉ膜を半導体基板１０の裏面に形成し、そのＮｉ膜を半導体基板１０と反応させてシリサイド化すればよい。 When a TiSi film is formed for the source pad 21a instead of the NiSi film 41a, a Ti film is formed on the front surface of the semiconductor substrate 10 instead of the Ni film as the electrode material. The portion on the bottom surface is reacted with the semiconductor substrate 10 to be silicided. When a TiSi film is used as the drain electrode 51, a Ti film is formed on the back surface of the semiconductor substrate 10 instead of the electrode material Ni film, and the Ni film is reacted with the semiconductor substrate 10 to be silicided.

次に、フォトリソグラフィおよびエッチングにより、Ｎｉ膜の、ＮｉＳｉ膜４１ａ以外の部分を除去する。次に、例えばスパッタリングにより、半導体基板１０のおもて面に沿って、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層する。次に、例えばスパッタリングにより、コンタクトホール４０ａの内部に埋め込むように、第２Ｔｉ膜４５ａ上にＡｌ合金膜４６ａを形成する。Ａｌ合金膜４６ａの厚さは、例えば５μｍ程度であってもよい。 Next, portions of the Ni film other than the NiSi film 41a are removed by photolithography and etching. Next, a first Ti film 43a, a second TiN film 44a and a second Ti film 45a are laminated in this order along the front surface of the semiconductor substrate 10 by sputtering, for example. Next, an Al alloy film 46a is formed on the second Ti film 45a by sputtering, for example, so as to fill the inside of the contact hole 40a. The thickness of the Al alloy film 46a may be, for example, about 5 μm.

次に、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面上の金属膜をパターニングしてソースパッド２１ａとなる部分を残す。これにより、ＮｉＳｉ膜４１ａ、第１ＴｉＮ膜４２ａ、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびＡｌ合金膜４６ａからなるソースパッド２１ａが形成される。 Next, by photolithography and etching, the metal film on the front surface of the semiconductor substrate 10 is patterned to leave a portion that will become the source pad 21a. Thus, the source pad 21a composed of the NiSi film 41a, the first TiN film 42a, the first Ti film 43a, the second TiN film 44a, the second Ti film 45a and the Al alloy film 46a is formed.

ソースパッド２１ａとともに、ソースパッド２１ａと同じ積層構造でゲートパッド２１ｃを形成してもよい。また、ソースパッド２１ａとともに、ソースパッド２１ａと同じ積層構造、またはＡｌ合金膜４６ａのみでソースパッド２１ｂを形成してもよい。また、ソースパッド２１ａとともに、ソースパッド２１ａと同じ積層構造でゲート抵抗パッド２１ｅを形成してもよい。また、ゲート抵抗パッド２１ｅは、ソースパッド２１ａとは別の工程で形成されてもよい。 The gate pad 21c may be formed with the same laminated structure as the source pad 21a together with the source pad 21a. Also, together with the source pad 21a, the source pad 21b may be formed with the same laminated structure as the source pad 21a, or with only the Al alloy film 46a. Also, together with the source pad 21a, the gate resistance pad 21e may be formed with the same lamination structure as the source pad 21a. Also, the gate resistor pad 21e may be formed in a process different from that of the source pad 21a.

次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド５２を形成する。 Next, for example, a Ti film, a Ni film and a gold (Au) film are sequentially laminated on the surface of the drain electrode 51 by, for example, sputtering to form the drain pad 52 .

次に、ソースパッド２１ａおよびゲート抵抗パッド２１ｅを覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングによりそのポリイミド膜を選択的に除去して、それぞれソースパッド２１ａおよびゲート抵抗パッド２１ｅを覆う第１保護膜４９ａ，４９ｂを形成するとともに、これら第１保護膜４９ａ，４９ｂを開口する。 Next, a polyimide film is formed to cover source pad 21a and gate resistor pad 21e. Next, the polyimide film is selectively removed by photolithography and etching to form first protective films 49a and 49b covering source pad 21a and gate resistor pad 21e, respectively, and these first protective films 49a and 49b. open the

次に、一般的なめっき前処理により、ソースパッド２１ａおよびゲート抵抗パッド２１ｅの、第１保護膜４９ａ，４９ｂの開口部に露出する部分をめっきに適した清浄な状態にする。次に、めっき処理により、ソースパッド２１ａおよびゲート抵抗パッド２１ｅの、第１保護膜４９ａ，４９ｂの開口部に露出する部分にそれぞれめっき膜４７ａ，４７ｂを形成する。このとき、第１保護膜４９ａ，４９ｂは、それぞれめっき膜４７ａ，４７ｂの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ，４７ｂの厚さは、例えば５μｍ程度であってもよい。 Next, the portions of the source pad 21a and the gate resistor pad 21e exposed to the openings of the first protective films 49a and 49b are made clean suitable for plating by general pre-plating treatment. Next, by plating, plating films 47a and 47b are formed on portions of the source pad 21a and the gate resistor pad 21e exposed through the openings of the first protective films 49a and 49b, respectively. At this time, the first protective films 49a and 49b function as masks for suppressing wetting and spreading of the plating films 47a and 47b, respectively. The thickness of the plating films 47a and 47b may be, for example, about 5 μm.

次に、めっき膜４７ａ，４７ｂと第１保護膜４９ａ，４９ｂとの各境界を覆う第２保護膜５０ａ，５０ｂを形成する。次に、めっき膜４７ａ，４７ｂ上に、それぞれはんだ層５３ａ，５３ｂにより端子ピン４８ａ，４８ｂを接合する。このとき、第２保護膜５０ａ，５０ｂは、はんだ層５３ａ，５３ｂの濡れ広がりを抑制するマスクとして機能する。その後、半導体ウェハをダイシング（切断）して個々のチップ状に個片化することで、図１，２に示す半導体装置が完成する。 Next, second protective films 50a and 50b are formed to cover the boundaries between the plated films 47a and 47b and the first protective films 49a and 49b. Next, terminal pins 48a and 48b are joined onto the plated films 47a and 47b by solder layers 53a and 53b, respectively. At this time, the second protective films 50a and 50b function as masks for suppressing wetting and spreading of the solder layers 53a and 53b. Thereafter, the semiconductor wafer is diced (cut) into individual chips to complete the semiconductor device shown in FIGS.

以上、説明したように、実施の形態１によれば、ゲート抵抗パッド領域において、ゲート抵抗の測定のためのゲート抵抗パッドを、エッジ終端領域から離して配置する。そして、ゲート抵抗パッドとエッジ終端領域との間に、第１のソースパッドの電位に固定されたｐ型ベース領域を配置する。 As described above, according to the first embodiment, the gate resistance pad for measuring the gate resistance is arranged apart from the edge termination region in the gate resistance pad region. A p-type base region fixed to the potential of the first source pad is arranged between the gate resistor pad and the edge termination region.

これにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を引き抜くことができる。このため、活性領域における変位電流の集中を抑制（電界を緩和）し、エッジ終端領域の活性領域との境界付近における破壊耐性の向上を図ることができる。したがって、信頼性の高い半導体装置を提供することができる。 As a result, the displacement current that flows from the edge termination region to the active region when the main semiconductor element is turned off can be extracted. Therefore, concentration of the displacement current in the active region can be suppressed (relaxing the electric field), and breakdown resistance can be improved in the vicinity of the boundary between the edge termination region and the active region. Therefore, a highly reliable semiconductor device can be provided.

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート抵抗パッド領域１２において、引き抜き構造２１ｆとして、ゲート抵抗パッド２１ｅとエッジ終端領域２との間に素子構造（第２の絶縁ゲート型電界効果トランジスタ）１３を設けた点である。 (Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be explained. FIG. 9 is a plan view showing the layout of the semiconductor device according to the second embodiment when viewed from the front surface side of the semiconductor substrate. The semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in that, in the gate resistor pad region 12, an element structure ( The point is that the second insulated gate field effect transistor) 13 is provided.

素子構造１３は、例えばメイン半導体素子１１と同じ積層構造を有する縦型ＭＯＳＦＥＴである。この場合に、例えば、素子構造１３は、上述のメイン半導体素子１１の製造工程において、メイン半導体素子１１と同時に形成されてもよい。 The element structure 13 is, for example, a vertical MOSFET having the same laminated structure as the main semiconductor element 11 . In this case, for example, the element structure 13 may be formed simultaneously with the main semiconductor element 11 in the manufacturing process of the main semiconductor element 11 described above.

具体的には、素子構造１３は、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂ、第１ｐ+型領域６１ｂ、第２ｐ+型領域６２ｂおよびソースパッド２１ｂを含む。素子構造１３のこれらの構成は、それぞれメイン半導体素子１１のｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａ、ゲート電極３９ａ、第１ｐ+型領域６１ａ、第２ｐ+型領域６２ａおよびソースパッド２１ａと同様の構成である。素子構造１３は、メイン半導体素子１１とともに縦型ＭＯＳＦＥＴとして駆動されてもよいし、素子構造１３は縦型ＭＯＳＦＥＴとしては駆動されなくてもよい。 Specifically, the element structure 13 includes an n + -type source region 35b, a p ++ -type contact region 36b, a trench 37b, a gate insulating film 38b, a gate electrode 39b, a first p + -type region 61b, and a second p + -type region 62b. and source pad 21b. These configurations of the device structure 13 are respectively the n + -type source region 35a, the p ++ -type contact region 36a, the trench 37a, the gate insulating film 38a, the gate electrode 39a, the first p + -type region 61a, and the second p + -type region 61a. It has the same configuration as the 2p + -type region 62a and the source pad 21a. Device structure 13 may be driven as a vertical MOSFET with main semiconductor device 11, or device structure 13 may not be driven as a vertical MOSFET.

ソースパッド２１ｂは、ＮｉＳｉ膜４１ｂ、第１ＴｉＮ膜４２ｂ、第１Ｔｉ膜４３ｂ、第２ＴｉＮ膜４４ｂ、第２Ｔｉ膜４５ｂおよびＡｌ合金膜４６ｂを含む。ソースパッド２１ｂのこれらの構成は、ソースパッド２１ａのＮｉＳｉ膜４１ａ、第１ＴｉＮ膜４２ａ、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびＡｌ合金膜４６ａと同様の構成である。 The source pad 21b includes a NiSi film 41b, a first TiN film 42b, a first Ti film 43b, a second TiN film 44b, a second Ti film 45b and an Al alloy film 46b. These structures of the source pad 21b are similar to those of the NiSi film 41a, the first TiN film 42a, the first Ti film 43a, the second TiN film 44a, the second Ti film 45a and the Al alloy film 46a of the source pad 21a.

ソースパッド２１ｂは、図示しない部分においてソースパッド２１ａと電気的に接続されている。したがって、ｐ型ベース領域３４ｂに素子構造１３を設けることにより、ｐ型ベース領域３４ｂの電位は、ソースパッド２１ｂの電位、すなわちソースパッド２１ａの電位に固定される。このため、エッジ終端領域２から活性領域１（メイン半導体素子１１やゲート抵抗パッド領域１２）へ流れ込む変位電流を素子構造１３において引き抜くことができる。 Source pad 21b is electrically connected to source pad 21a at a portion not shown. Therefore, by providing the element structure 13 in the p-type base region 34b, the potential of the p-type base region 34b is fixed to the potential of the source pad 21b, that is, the potential of the source pad 21a. Therefore, the displacement current flowing from the edge termination region 2 to the active region 1 (the main semiconductor device 11 and the gate resistor pad region 12) can be extracted in the device structure 13. FIG.

このように、ｐ型ベース領域３４ｂは、ソースパッド２１ｂの電位に固定されている。すなわち、素子構造１３は、メイン半導体素子１１のオフ時にエッジ終端領域２からゲート抵抗パッド領域１２へ流れ込む変位電流を引き抜く引き抜き構造２１ｆとして機能する。このため、ゲート抵抗パッド領域１２における変位電流の集中を抑制し、エッジ終端領域２のゲート抵抗パッド領域１２との境界付近における破壊耐性の向上を図ることができる。 Thus, the p-type base region 34b is fixed to the potential of the source pad 21b. That is, the device structure 13 functions as a drawing structure 21f for drawing the displacement current flowing from the edge termination region 2 to the gate resistor pad region 12 when the main semiconductor device 11 is turned off. Therefore, it is possible to suppress the concentration of the displacement current in the gate resistance pad region 12 and improve the breakdown resistance in the vicinity of the boundary between the edge termination region 2 and the gate resistance pad region 12 .

以上、説明したように、実施の形態２によれば、ゲート抵抗パッドとエッジ終端領域との間に引き抜き構造として素子構造を配置することで、実施の形態１と同様の効果を得ることができる。 As described above, according to the second embodiment, by arranging the element structure as the extraction structure between the gate resistance pad and the edge termination region, the same effects as those of the first embodiment can be obtained. .

以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、プレーナゲート型ＭＯＳＦＥＴにも適用可能である。 As described above, the present invention can be variously modified without departing from the gist of the present invention. Moreover, the present invention is applicable not only to trench gate type MOSFETs but also to planar gate type MOSFETs.

また、上述した各実施の形態では、出発基板上に炭化珪素層をエピタキシャル成長させたエピタキシャル基板を用いているが、これに限らず、炭化珪素からなる半導体基板に半導体装置を構成するすべての領域を例えばイオン注入等により形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また本発明は導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。 Further, in each of the above-described embodiments, an epitaxial substrate obtained by epitaxially growing a silicon carbide layer on a starting substrate is used. For example, it may be formed by ion implantation or the like. The present invention is also applicable to wide bandgap semiconductors (eg, gallium (Ga)) other than silicon carbide. Also, the present invention is similarly established even if the conductivity type (n-type, p-type) is reversed.

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、両面冷却構造のＭＯＳ型半導体装置に有用であり、特にエッジ終端領域の幅の狭い半導体装置に適している。 As described above, the semiconductor device and the method for manufacturing a semiconductor device according to the present invention are useful for a MOS semiconductor device having a double-sided cooling structure, and are particularly suitable for a semiconductor device having a narrow edge termination region.

ｗ１，ｗ２ 幅
ｔ３ 厚さ
ｄ１１，ｄ１３ 深さ
ｄ１２ 距離
１ 活性領域
２ エッジ終端領域
１０ 半導体基板
１１ メイン半導体素子
１２ ゲート抵抗パッド領域
１３ 素子構造
２１ａ，２１ｂ ソースパッド
２１ｃ ゲートパッド
２１ｄ ゲートランナー
２１ｅ ゲート抵抗パッド
２１ｆ 引き抜き構造
２５ ゲート抵抗電極
２６ ゲートコンタクト領域
２６ａ ゲート抵抗
２７ ゲート抵抗コンタクト領域
３１ ｎ+型出発基板
３２ ｎ-型ドリフト領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ+型ソース領域
３６ａ，３６ｂ ｐ++型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，８０ 層間絶縁膜
４０ａ，４０ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ Ａｌ合金膜
４７ａ，４７ｂ めっき膜
４８ａ，４８ｂ 端子ピン
４９ｃ 保護膜
４９ａ，４９ｂ 第１保護膜
５０ａ，５０ｂ 第２保護膜
５１ ドレイン電極
５２ ドレインパッド
５３ａ，５３ｂ はんだ層
６１ａ，６１ｂ 第１ｐ+型領域
６２ａ，６２ｂ 第２ｐ+型領域
７１ ｎ-型炭化珪素層
７２ ｐ型炭化珪素層
９１，９３ ｐ+型部分領域
９２，９４ ｎ型部分領域 w1, w2 width t3 thickness d11, d13 depth d12 distance 1 active region 2 edge termination region 10 semiconductor substrate 11 main semiconductor device 12 gate resistor pad region 13 device structure 21a, 21b source pad 21c gate pad 21d gate runner 21e gate resistor Pad 21f Extraction structure 25 Gate resistor electrode 26 Gate contact region 26a Gate resistor 27 Gate resistor contact region 31 n + type starting substrate 32 n − type drift region 33a, 33b n type current diffusion region 34a, 34b p type base region 35a, 35b n + -type source regions 36a, 36b p ++ -type contact regions 37a, 37b trenches 38a, 38b gate insulating films 39a, 39b gate electrodes 40, 80 interlayer insulating films 40a, 40b contact holes 41a, 41b NiSi films 42a, 42b first TiN Films 43a, 43b First Ti films 44a, 44b Second TiN films 45a, 45b Second Ti films 46a, 46b Al alloy films 47a, 47b Plating films 48a, 48b Terminal pins 49c Protective films 49a, 49b First protective films 50a, 50b Second Protective film 51 drain electrode 52 drain pads 53a, 53b solder layers 61a, 61b first p + -type regions 62a, 62b second p + -type regions 71 n − -type silicon carbide layer 72 p-type silicon carbide layers 91, 93 p + -type partial regions 92, 94 n-type partial region

Claims (4)

シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、
前記活性領域を囲む終端領域と、
前記活性領域における前記半導体基板の第１主面側の表面層に設けられた第１の第２導電型領域と、
前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続された第１のソースパッドと、
前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に設けられた第２の第２導電型領域と、
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線と、
前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドと、
前記半導体基板の第１主面に前記終端領域と離して設けられ、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドと、
前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、少なくとも一部が前記第２の第２導電型領域と接するように設けられ、前記第１のソースパッドと電気的に接続された第２のソースパッドと、
を備え、前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記第１のソースパッドの電位に固定された電位を有し、
前記第２の第２導電型領域は、前記第２のソースパッドを介して前記第１のソースパッドの電位に固定されている、
ことを特徴とする半導体装置。 an active region provided in a semiconductor substrate of a first conductivity type made of a semiconductor having a wider bandgap than silicon and through which a main current flows;
a termination region surrounding the active region;
a first second conductivity type region provided in a surface layer on the first main surface side of the semiconductor substrate in the active region;
a first insulated gate field effect transistor having the first second conductivity type region as a base region;
a first source pad electrically connected to the source electrode of the first insulated gate field effect transistor;
a second second-conductivity-type region provided at a different position from the first second-conductivity-type region in a surface layer on the first main surface side of the semiconductor substrate in the active region;
a gate wiring electrically connected to the gate electrode of the first insulated gate field effect transistor;
a gate pad of the first insulated gate field effect transistor provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor;
an electrode pad provided on the first main surface of the semiconductor substrate apart from the termination region and electrically connected to the gate pad through the resistor;
provided between the electrode pad and the termination region on the first main surface of the semiconductor substrate so as to be at least partially in contact with the second second conductivity type region, and electrically connected to the first source pad; a second source pad connected to
wherein said second region of second conductivity type is provided between said electrode pad and said termination region and has a potential fixed to the potential of said first source pad;
The second second conductivity type region is fixed to the potential of the first source pad via the second source pad,
A semiconductor device characterized by: シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、an active region provided in a semiconductor substrate of a first conductivity type made of a semiconductor having a wider bandgap than silicon and through which a main current flows;
前記活性領域を囲む終端領域と、a termination region surrounding the active region;
前記活性領域における前記半導体基板の第１主面側の表面層に設けられた第１の第２導電型領域と、a first second conductivity type region provided in a surface layer on the first main surface side of the semiconductor substrate in the active region;
前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタと、a first insulated gate field effect transistor having the first second conductivity type region as a base region;
前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続された第１のソースパッドと、a first source pad electrically connected to the source electrode of the first insulated gate field effect transistor;
前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に設けられた第２の第２導電型領域と、a second second-conductivity-type region provided at a different position from the first second-conductivity-type region in a surface layer on the first main surface side of the semiconductor substrate in the active region;
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線と、a gate wiring electrically connected to the gate electrode of the first insulated gate field effect transistor;
前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドと、a gate pad of the first insulated gate field effect transistor provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor;
前記半導体基板の第１主面に前記終端領域と離して設けられ、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドと、an electrode pad provided on the first main surface of the semiconductor substrate apart from the termination region and electrically connected to the gate pad through the resistor;
前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に設けられ、前記第２の第２導電型領域をベース領域とし、前記第１のソースパッドと電気的に接続された第２のソースパッドを有する第２の絶縁ゲート型電界効果トランジスタと、provided between the electrode pad and the termination region on the first main surface of the semiconductor substrate, using the second second conductivity type region as a base region, and electrically connected to the first source pad a second insulated gate field effect transistor having a second source pad;
を備え、前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記第１のソースパッドの電位に固定された電位を有し、wherein said second region of second conductivity type is provided between said electrode pad and said termination region and has a potential fixed to the potential of said first source pad;
前記第２の第２導電型領域は、前記第２の絶縁ゲート型電界効果トランジスタを介して前記第１のソースパッドの電位に固定されている、The second second conductivity type region is fixed to the potential of the first source pad via the second insulated gate field effect transistor,
ことを特徴とする半導体装置。A semiconductor device characterized by: シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、前記活性領域を囲む終端領域と、を備える半導体装置の製造方法であって、A method of manufacturing a semiconductor device comprising: an active region provided in a first conductivity type semiconductor substrate made of a semiconductor having a wider bandgap than silicon and through which a main current flows; and a termination region surrounding the active region, comprising:
前記活性領域における前記半導体基板の第１主面側の表面層に第１の第２導電型領域を形成する工程と、forming a first second conductivity type region in a surface layer of the active region on the first main surface side of the semiconductor substrate;
前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタを形成する工程と、forming a first insulated gate field effect transistor having the first second conductivity type region as a base region;
前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続された第１のソースパッドを形成する工程と、forming a first source pad electrically connected to the source electrode of the first insulated gate field effect transistor;
前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に第２の第２導電型領域を形成する工程と、forming a second second-conductivity-type region at a position different from the first second-conductivity-type region in a surface layer of the active region on the first main surface side of the semiconductor substrate;
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線を形成する工程と、forming a gate wiring electrically connected to the gate electrode of the first insulated gate field effect transistor;
前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドを形成する工程と、forming a gate pad of the first insulated gate field effect transistor provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor;
前記半導体基板の第１主面に前記終端領域と離して、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドを形成する工程と、forming an electrode pad electrically connected to the gate pad through the resistor on the first main surface of the semiconductor substrate apart from the termination region;
前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、少なくとも一部が前記第２の第２導電型領域と接するように、前記第１のソースパッドと電気的に接続された第２のソースパッドを形成する工程と、electrically connected to the first source pad between the electrode pad and the termination region on the first main surface of the semiconductor substrate such that at least a portion thereof is in contact with the second second conductivity type region; forming a second source pad;
を含み、前記第２の第２導電型領域を形成する工程では、前記第２の第２導電型領域を、前記電極パッドと前記終端領域との間に、前記第１のソースパッドの電位に固定された電位を有するように形成し、and forming the second region of the second conductivity type includes forming the second region of the second conductivity type between the electrode pad and the termination region at the potential of the first source pad. formed to have a fixed potential,
前記第２の第２導電型領域は、前記第２のソースパッドを介して前記第１のソースパッドの電位に固定されている、The second second conductivity type region is fixed to the potential of the first source pad via the second source pad,
ことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, characterized by: シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられ主電流が流れる活性領域と、前記活性領域を囲む終端領域と、を備える半導体装置の製造方法であって、
前記活性領域における前記半導体基板の第１主面側の表面層に第１の第２導電型領域を形成する工程と、
前記第１の第２導電型領域をベース領域とする第１の絶縁ゲート型電界効果トランジスタを形成する工程と、
前記第１の絶縁ゲート型電界効果トランジスタのソース電極と電気的に接続された第１のソースパッドを形成する工程と、
前記活性領域における前記半導体基板の第１主面側の表面層のうち前記第１の第２導電型領域と異なる位置に第２の第２導電型領域を形成する工程と、
前記第１の絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されたゲート配線を形成する工程と、
前記半導体基板の第１主面に設けられ、抵抗を介して前記ゲート配線と電気的に接続された、前記第１の絶縁ゲート型電界効果トランジスタのゲートパッドを形成する工程と、
前記半導体基板の第１主面に前記終端領域と離して、前記抵抗を介して前記ゲートパッドと電気的に接続された電極パッドを形成する工程と、
前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に設けられ、前記第２の第２導電型領域をベース領域とし、前記第１のソースパッドと電気的に接続された第２のソースパッドを有する第２の絶縁ゲート型電界効果トランジスタを形成する工程と、
を含み、前記第２の第２導電型領域を形成する工程では、前記第２の第２導電型領域を、前記電極パッドと前記終端領域との間に、前記第１のソースパッドの電位に固定された電位を有するように形成し、
前記第２の第２導電型領域は、前記第２の絶縁ゲート型電界効果トランジスタを介して前記第１のソースパッドの電位に固定されている、
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising: an active region provided in a first conductivity type semiconductor substrate made of a semiconductor having a wider bandgap than silicon and through which a main current flows; and a termination region surrounding the active region, comprising:
forming a first second conductivity type region in a surface layer of the active region on the first main surface side of the semiconductor substrate;
forming a first insulated gate field effect transistor having the first second conductivity type region as a base region;
forming a first source pad electrically connected to the source electrode of the first insulated gate field effect transistor;
forming a second second-conductivity-type region at a position different from the first second-conductivity-type region in a surface layer on the first main surface side of the semiconductor substrate in the active region;
forming a gate wiring electrically connected to the gate electrode of the first insulated gate field effect transistor;
forming a gate pad of the first insulated gate field effect transistor provided on the first main surface of the semiconductor substrate and electrically connected to the gate wiring via a resistor;
forming an electrode pad electrically connected to the gate pad through the resistor on the first main surface of the semiconductor substrate, separated from the termination region;
provided between the electrode pad and the termination region on the first main surface of the semiconductor substrate, using the second second conductivity type region as a base region, and electrically connected to the first source pad forming a second insulated gate field effect transistor having a second source pad;
and forming the second region of the second conductivity type includes forming the second region of the second conductivity type between the electrode pad and the termination region at the potential of the first source pad. formed to have a potential fixed at
The second second conductivity type region is fixed to the potential of the first source pad via the second insulated gate field effect transistor,
A method of manufacturing a semiconductor device, characterized by:
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