JP7272323B2 - game machine - Google Patents
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Description
本発明は、遊技機に関するものである。 The present invention relates to gaming machines.
遊技機としてパチンコ機やスロットマシンなどが知られている。例えば、パチンコ機は、遊技者に付与された遊技球を貯留する皿貯留部を遊技機前面部に備えており、当該皿貯留部に貯留された遊技球が遊技球発射装置に案内されて、遊技者の発射操作に応じて遊技領域に向けて発射される。そして、例えば遊技領域に設けられた入球部に遊技球が入球した場合に、例えば払出装置から皿貯留部に遊技球が払い出される。また、パチンコ機においては、皿貯留部として上側皿貯留部と下側皿貯留部とを備えた構成も知られており、この場合、上側皿貯留部に貯留された遊技球が遊技球発射装置に案内され、当該上側皿貯留部にて余剰となった遊技球が下側皿貯留部に排出される(例えば特許文献1参照)。
Pachinko machines, slot machines, and the like are known as game machines. For example, a pachinko machine is equipped with a plate storage section for storing game balls given to a player in the front part of the gaming machine, and the game balls stored in the plate storage section are guided to the game ball launching device, It is shot toward the game area according to the player's shooting operation. Then, for example, when a game ball enters a ball entry portion provided in the game area, the game ball is paid out from the payout device to the plate storage portion, for example. Further, in a pachinko machine, there is also known a configuration in which an upper plate storage portion and a lower plate storage portion are provided as the plate storage portions. , and surplus game balls in the upper tray storage section are discharged to the lower tray storage section (see
また、スロットマシンでは、メダルがベットされている状況でスタートレバーが操作されて新たなゲームが開始される場合に制御手段にて抽選処理が実行される。また、抽選処理が実行された場合には制御手段にて回転開始制御が実行されることによりリールの回転が開始され、当該リールの回転中にストップボタンが操作された場合には制御手段にて回転停止制御が実行されることによりリールの回転が停止される。そして、リールの回転停止後の停止結果が抽選処理の当選役に対応したものである場合には、当該当選役に対応した特典が遊技者に付与される。 Further, in the slot machine, when the start lever is operated to start a new game while medals are bet, the control means executes the lottery process. Further, when the lottery process is executed, the rotation start control is executed by the control means to start the rotation of the reel, and when the stop button is operated during the rotation of the reel, the control means Rotation of the reel is stopped by execution of rotation stop control. Then, when the stop result after the rotation of the reels is stopped corresponds to the winning combination in the lottery process, a privilege corresponding to the winning combination is given to the player.
ここで、上記例示等のような遊技機においては、情報群の送信が好適に行われる必要があり、この点について未だ改良の余地がある。 Here, in the game machines such as those exemplified above, it is necessary to suitably transmit the information group, and there is still room for improvement in this regard.
本発明は、上記例示した事情等に鑑みてなされたものであり、情報群の送信が好適に行われるようにすることが可能な遊技機を提供することを目的とするものである。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a game machine capable of suitably transmitting a group of information.
上記課題を解決すべく請求項1記載の発明は、所定情報群を送信する送信手段を備え、
前記所定情報群は、所定バイト単位の単位情報を複数含み、
前記所定情報群における先頭の前記所定バイト単位の単位情報は所定位置のビットの情報が特定ビット情報であり、
前記所定情報群における先頭以外の前記所定バイト単位の単位情報は前記所定位置のビットの情報が前記特定ビット情報以外の情報であり、
前記所定情報群には、前記先頭以外の前記所定バイト単位の単位情報として、1つ以上の所定単位情報と、当該所定情報群の受信後に当該所定単位情報における前記所定位置のビットに設定される情報が集約された集約単位情報と、が設定されていることを特徴とする。
In order to solve the above problem, the invention according to
The predetermined information group includes a plurality of unit information in units of predetermined bytes,
In the unit information of the predetermined byte unit at the beginning of the predetermined information group, information of a bit at a predetermined position is specific bit information,
In the unit information of the predetermined byte unit other than the head in the predetermined information group, the information of the bit at the predetermined position is information other than the specific bit information,
In the predetermined information group, one or more predetermined unit information as unit information of the predetermined byte unit other than the head, and set to the bit at the predetermined position in the predetermined unit information after receiving the predetermined information group. Aggregation unit information in which information is aggregated is set .
本発明によれば、情報群の送信が好適に行われるようにすることが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to perform transmission of an information group suitably.
<第1の実施形態>
以下、遊技機の一種であるパチンコ遊技機(以下、「パチンコ機」という)の第1の実施形態を、図面に基づいて詳細に説明する。図1はパチンコ機10の斜視図、図2はパチンコ機10の主要な構成を分解して示す斜視図である。なお、図2では便宜上パチンコ機10の遊技領域内の構成を省略している。
<First embodiment>
A first embodiment of a pachinko game machine (hereinafter referred to as a "pachinko machine"), which is a type of game machine, will be described in detail below with reference to the drawings. FIG. 1 is a perspective view of a
パチンコ機10は、図1に示すように、当該パチンコ機10の外殻を形成する外枠11と、この外枠11に対して前方に回動可能に取り付けられた遊技機本体12とを有する。外枠11は木製の板材を四辺に連結し構成されるものであって矩形枠状をなしている。パチンコ機10は、外枠11を島設備に取り付け固定することにより、遊技ホールに設置される。なお、パチンコ機10において外枠11は必須の構成ではなく、遊技ホールの島設備に外枠11が備え付けられた構成としてもよい。
The
遊技機本体12は、図2に示すように、内枠13と、その内枠13の前方に配置される前扉枠14と、内枠13の後方に配置される裏パックユニット15とを備えている。遊技機本体12のうち内枠13が外枠11に対して回動可能に支持されている。詳細には、正面視で左側を回動基端側とし右側を回動先端側として内枠13が前方へ回動可能とされている。
As shown in FIG. 2, the
内枠13には、前扉枠14が回動可能に支持されており、正面視で左側を回動基端側とし右側を回動先端側として前方へ回動可能とされている。また、内枠13には、裏パックユニット15が回動可能に支持されており、正面視で左側を回動基端側とし右側を回動先端側として後方へ回動可能とされている。
A
なお、遊技機本体12には、その回動先端部に施錠装置が設けられており、遊技機本体12を外枠11に対して開放不能に施錠状態とする機能を有しているとともに、前扉枠14を内枠13に対して開放不能に施錠状態とする機能を有している。これらの各施錠状態は、パチンコ機10前面にて露出させて設けられたシリンダ錠17に対して解錠キーを用いて解錠操作を行うことにより、それぞれ解除される。
The gaming machine
次に、遊技機本体12の前面側の構成について説明する。
Next, the configuration of the front side of the
内枠13は、外形が外枠11とほぼ同一形状をなす樹脂ベース21を主体に構成されている。樹脂ベース21の中央部には略楕円形状の窓孔23が形成されている。樹脂ベース21には遊技盤24が着脱可能に取り付けられている。遊技盤24は合板よりなり、遊技盤24の前面に形成された遊技領域PAが樹脂ベース21の窓孔23を通じて内枠13の前面側に露出した状態となっている。
The
ここで、遊技盤24の構成を図3に基づいて説明する。図3は遊技盤24の正面図である。
Here, the configuration of the
遊技盤24には、遊技領域PAの外縁の一部を区画するようにして内レール部25と外レール部26とが取り付けられており、これら内レール部25と外レール部26とにより誘導手段としての誘導レールが構成されている。樹脂ベース21において窓孔23の下方に取り付けられた遊技球発射機構27(図2参照)から発射された遊技球は誘導レールにより遊技領域PAの上部に案内されるようになっている。
An
ちなみに、遊技球発射機構27は、誘導レールに向けて延びる発射レール27aと、後述する上皿55aに貯留されている遊技球を発射レール27a上に供給する球送り装置27bと、発射レール27a上に供給された遊技球を誘導レールに向けて発射させる電動アクチュエータであるソレノイド27cと、を備えている。前扉枠14に設けられた発射操作装置(又は操作ハンドル)28が回動操作されることによりソレノイド27cが駆動制御され、遊技球が発射される。
Incidentally, the game
遊技盤24には、前後方向に貫通する大小複数の開口部が形成されている。各開口部には一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34、スルーゲート35、可変表示ユニット36、特図ユニット37、普図ユニット38及びラウンド表示部39等がそれぞれ設けられている。
The
スルーゲート35への入球が発生したとしても遊技球の払い出しは実行されない。一方、一般入賞口31、特電入賞装置32、第1作動口33及び第2作動口34については、入球が発生すると所定数の遊技球の払い出しが実行される。当該賞球個数について具体的には、第1作動口33への入球が発生した場合には、3個の賞球の払い出しが実行され、第2作動口34への入球が発生した場合には、1個の賞球の払い出しが実行され、一般入賞口31への入球が発生した場合には、10個の賞球の払い出しが実行され、特電入賞装置32への入球が発生した場合には、15個の賞球の払い出しが実行される。
Even if a ball enters the through
なお、上記賞球個数は任意であり、例えば、第2作動口34の方が第1作動口33よりも賞球個数が少ないものの具体的な賞球個数が上記のものとは異なる構成としてもよく、第1作動口33と第2作動口34とで賞球個数を同一としてもよく、第2作動口34の方が第1作動口33よりも賞球個数が多い構成としてもよい。
The number of prize balls is arbitrary. For example, although the number of prize balls is smaller in the
その他に、遊技盤24の最下部にはアウト口24aが設けられており、各種入賞口等に入らなかった遊技球はアウト口24aを通って遊技領域PAから排出される。また、遊技盤24には、遊技球の落下方向を適宜分散、調整等するために多数の釘24bが植設されているとともに、風車等の各種部材が配設されている。
In addition, an out port 24a is provided at the bottom of the
ここで、入球とは所定の開口部を遊技球が通過することを意味し、開口部を通過した後に遊技領域PAから排出される態様だけでなく、開口部を通過した後に遊技領域PAから排出されることなく遊技領域PAの流下を継続する態様も含まれる。但し、以下の説明では、アウト口24aへの遊技球の入球と明確に区別するために、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びスルーゲート35への遊技球の入球を、入賞とも表現する。
Here, the entry ball means that the game ball passes through a predetermined opening. A mode in which the liquid continues to flow down the game area PA without being discharged is also included. However, in the following description, in order to clearly distinguish from the entry of game balls into the out port 24a, the general winning
第1作動口33及び第2作動口34は、作動口装置としてユニット化されて遊技盤24に設置されている。第1作動口33及び第2作動口34は共に上向きに開放されている。また、第1作動口33が上方となるようにして両作動口33,34は鉛直方向に並んでいる。第2作動口34には、左右一対の可動片よりなるガイド片としての普電役物34aが設けられている。普電役物34aの閉鎖状態では遊技球が第2作動口34に入賞できず、普電役物34aが開放状態となることで第2作動口34への入賞が可能となる。
The
第2作動口34よりも遊技球の流下方向の上流側に、スルーゲート35が設けられている。スルーゲート35は縦方向に貫通した図示しない貫通孔を有しており、スルーゲート35に入賞した遊技球は入賞後に遊技領域PAを流下する。これにより、スルーゲート35に入賞した遊技球が第2作動口34へ入賞することが可能となっている。
A through
スルーゲート35への入賞に基づき第2作動口34の普電役物34aが閉鎖状態から開放状態に切り換えられる。具体的には、スルーゲート35への入賞をトリガとして内部抽選が行われるとともに、遊技領域PAにおいて遊技球が通過しない領域である右下の隅部に設けられた普図ユニット38の普図表示部38aにて絵柄の変動表示が行われる。そして、内部抽選の結果が電役開放当選であり当該結果に対応した停止結果が表示されて普図表示部38aの変動表示が終了された場合に普電開放状態へ移行する。普電開放状態では、普電役物34aが所定の態様で開放状態となる。
Based on the winning of the through
なお、普図表示部38aは、複数のセグメント発光部が所定の態様で配列されてなるセグメント表示器により構成されているが、これに限定されることはなく、液晶表示装置、有機EL表示装置、CRT又はドットマトリックス表示器等その他のタイプの表示装置によって構成されていてもよい。また、普図表示部38aにて変動表示される絵柄としては、複数種の文字が変動表示される構成、複数種の記号が変動表示される構成、複数種のキャラクタが変動表示される構成又は複数種の色が切り換え表示される構成などが考えられる。 In addition, the normal figure display unit 38a is composed of a segment display device in which a plurality of segment light emitting units are arranged in a predetermined manner, but is not limited to this, and may be a liquid crystal display device or an organic EL display device. , CRT or other type of display such as a dot matrix display. In addition, as the pattern variably displayed in the normal figure display unit 38a, a configuration in which a plurality of types of characters are variably displayed, a configuration in which a plurality of types of symbols are variably displayed, a configuration in which a plurality of types of characters are variably displayed, or A configuration in which a plurality of types of colors are switched and displayed can be considered.
普図ユニット38において、普図表示部38aに隣接した位置には、普図保留表示部38bが設けられている。遊技球がスルーゲート35に入賞した個数は最大4個まで保留され、普図保留表示部38bの点灯によってその保留個数が表示されるようになっている。
In the
第1作動口33又は第2作動口34への入賞をトリガとして当たり抽選が行われる。そして、当該抽選結果は特図ユニット37及び可変表示ユニット36の図柄表示装置41における表示演出を通じて明示される。
A winning lottery is performed with the winning of the
特図ユニット37について詳細には、特図ユニット37には、第1特図表示部37aと、第2特図表示部37bとが設けられている。第1特図表示部37aの表示領域は図柄表示装置41の表示面41aよりも狭く、同様に、第2特図表示部37bの表示領域は図柄表示装置41の表示面41aよりも狭い。さらに、第1特図表示部37aと第2特図表示部37bとを合わせた表示領域の面積も、表示面41aよりも狭い。
In detail about the
第1特図表示部37aでは、第1作動口33への入賞をトリガとして当たり抽選が行われることで絵柄の変動表示又は所定の表示が行われる。そして、抽選結果に対応した結果が表示される。また、第2特図表示部37bでは、第2作動口34への入賞をトリガとして当たり抽選が行われることで絵柄の変動表示又は所定の表示が行われる。そして、抽選結果に対応した結果が表示される。
In the first special figure display portion 37a, a variable display or a predetermined display of the pattern is performed by performing a winning lottery with the winning of the first operation opening 33 as a trigger. Then, a result corresponding to the lottery result is displayed. In addition, in the second special
なお、第1特図表示部37a及び第2特図表示部37bは、複数のセグメント発光部が所定の態様で配列されてなるセグメント表示器により構成されているが、これに限定されることはなく、液晶表示装置、有機EL表示装置、CRT又はドットマトリックス表示器等その他のタイプの表示装置によって構成されていてもよい。また、第1特図表示部37a及び第2特図表示部37bにて表示される絵柄としては、複数種の文字が表示される構成、複数種の記号が表示される構成、複数種のキャラクタが表示される構成又は複数種の色が表示される構成などが考えられる。
In addition, the first special figure display unit 37a and the second special
特図ユニット37において、第1特図表示部37a及び第2特図表示部37bに隣接した位置には、第1特図保留表示部37c及び第2特図保留表示部37dが設けられている。遊技球が第1作動口33に入賞した個数は最大4個まで保留され、第1特図保留表示部37cの点灯によってその保留個数が表示されるようになっている。また、遊技球が第2作動口34に入賞した個数は最大4個まで保留され、第2特図保留表示部37dの点灯によってその保留個数が表示されるようになっている。
In the
図柄表示装置41について詳細には、図柄表示装置41は、液晶ディスプレイを備えた液晶表示装置として構成されており、後述する表示制御装置により表示内容が制御される。なお、図柄表示装置41は、液晶表示装置に限定されることはなく、プラズマディスプレイ装置、有機EL表示装置又はCRTといった表示面を有する他の表示装置であってもよく、ドットマトリクス表示器であってもよい。
More specifically, the
図柄表示装置41では、第1作動口33への入賞に基づき第1特図表示部37aにて絵柄の変動表示又は所定の表示が行われる場合にそれに合わせて図柄の変動表示又は所定の表示が行われるとともに、第2作動口34への入賞に基づき第2特図表示部37bにて絵柄の変動表示又は所定の表示が行われる場合にそれに合わせて図柄の変動表示又は所定の表示が行われる。なお、図柄表示装置41では、第1作動口33又は第2作動口34への入賞をトリガとした表示演出だけでなく、当たり当選となった後に移行する後述の開閉実行モード中の表示演出などが行われる。
In the
図柄表示装置41にて図柄の変動表示が行われる場合の表示内容について、図4及び図5を参照して詳細に説明する。図4(a)~(j)は図柄表示装置41にて変動表示される図柄を個々に示す図であり、図5(a),(b)は図柄表示装置41の表示面41aにおける表示内容を説明するための説明図である。
The display contents when the
図4(a)~(j)に示すように、絵柄の一種である図柄は、「1」~「9」の数字が各々付された9種類の主図柄と、貝形状の絵図柄からなる副図柄とにより構成されている。より詳しくは、タコ等の9種類のキャラクタ図柄に「1」~「9」の数字がそれぞれ付されて主図柄が構成されている。 As shown in FIGS. 4(a) to 4(j), the pattern, which is one type of pattern, consists of 9 types of main patterns to which numbers "1" to "9" are respectively attached, and a shell-shaped picture pattern. It is composed of sub-patterns. More specifically, nine types of character patterns such as an octopus are assigned numbers '1' to '9' to form main patterns.
図5(a)に示すように、図柄表示装置41の表示面41aには、複数の表示領域として、上段・中段・下段の3つの図柄列Z1,Z2,Z3が設定されている。各図柄列Z1~Z3は、主図柄と副図柄が所定の順序で配列されて構成されている。詳細には、上図柄列Z1には、「1」~「9」の9種類の主図柄が数字の降順に配列されるとともに、各主図柄の間に副図柄が1つずつ配されている。下図柄列Z3には、「1」~「9」の9種類の主図柄が数字の昇順に配列されるとともに各主図柄の間に副図柄が1つずつ配されている。
As shown in FIG. 5A, the display surface 41a of the
つまり、上図柄列Z1と下図柄列Z3は18個の図柄により構成されている。これに対し、中図柄列Z2には、数字の昇順に「1」~「9」の9種類の主図柄が配列された上で「9」の主図柄と「1」の主図柄との間に「4」の主図柄が付加的に配列され、これら各主図柄の間に副図柄が1つずつ配されている。つまり、中図柄列Z2に限っては、10個の主図柄が配されて20個の図柄により構成されている。そして、表示面41aでは、これら各図柄列Z1~Z3の図柄が周期性をもって所定の向きにスクロールするように変動表示される。 That is, the upper symbol row Z1 and the lower symbol row Z3 are composed of 18 symbols. On the other hand, in the middle symbol row Z2, nine types of main symbols "1" to "9" are arranged in ascending order of numbers, and between the main symbol "9" and the main symbol "1" A main symbol of "4" is additionally arranged in the upper part, and one sub-symbol is arranged between each of these main symbols. In other words, only the middle pattern row Z2 is composed of 20 symbols with 10 main symbols arranged. On the display surface 41a, the symbols of each of the symbol rows Z1 to Z3 are variably displayed so as to scroll in a predetermined direction with periodicity.
図5(b)に示すように、表示面41aは、図柄列毎に3個の図柄が停止表示されるようになっており、結果として3×3の計9個の図柄が停止表示されるようになっている。また、表示面41aには、図5(a)に示すように、5つの有効ライン、すなわち左ラインL1、中ラインL2、右ラインL3、右下がりラインL4、右上がりラインL5が設定されている。 As shown in FIG. 5(b), the display surface 41a is designed to stop-display three symbols for each row of symbols. It's like In addition, as shown in FIG. 5A, the display surface 41a is provided with five effective lines, that is, a left line L1, a middle line L2, a right line L3, a downward-sloping line L4, and an upward-sloping line L5. .
第1作動口33又は第2作動口34への入賞に基づいて表示面41aにおいて図柄の変動表示が行われる場合には、各図柄列Z1~Z3の図柄が周期性をもって所定の向きにスクロールするように変動表示が開始される。そして、上図柄列Z1→下図柄列Z3→中図柄列Z2の順に変動表示から待機表示に切り換えられ、最終的に各図柄列Z1~Z3にて所定の図柄を静止表示した状態で終了される。また、図柄の変動表示が終了する場合、内部抽選の結果が後述する4R高確大当たり結果である場合にはいずれかの有効ラインに同一の偶数図柄の組合せが形成され、8R高確大当たり結果である場合には「7」図柄以外の同一の奇数図柄の組合せが形成され、16R高確大当たり結果である場合には「7」図柄の組合せが形成される。また、内部抽選の結果が後述する小当たり結果であった場合には、いずれかの有効ライン上に所定の図柄の組み合わせ(例えば「3・4・1」)が形成される。
When the symbols are varied and displayed on the display surface 41a based on the winning of the
なお、いずれかの作動口33,34への入賞に基づいて、いずれかの特図表示部37a,37b及び図柄表示装置41にて表示が開始され、所定の結果を表示して終了されるまでが遊技回の1回に相当する。また、図柄表示装置41における図柄の変動表示の態様は上記のものに限定されることはなく任意であり、図柄列の数、図柄列における図柄の変動表示の方向、各図柄列の図柄数などは適宜変更可能である。また、図柄表示装置41にて変動表示される絵柄は上記のような図柄に限定されることはなく、例えば絵柄として数字のみが変動表示される構成としてもよい。
In addition, based on the winning of any of the
第1作動口33への入賞に基づく当たり抽選にて大当たり当選又は小当たり当選となった場合には、特電入賞装置32への入賞が可能となる開閉実行モードへ移行する。同様に、第2作動口34への入賞に基づく当たり抽選にて大当たり当選又は小当たり当選となった場合にも、特電入賞装置32への入賞が可能となる開閉実行モードへ移行する。
When a big win or a small win is won in a winning lottery based on the winning to the
図3の説明に戻り、特電入賞装置32は、遊技盤24の背面側へと通じる図示しない大入賞口を備えているとともに、当該大入賞口を開閉する開閉扉32aを備えている。開閉扉32aは、閉鎖状態及び開放状態のいずれかに配置される。具体的には、開閉扉32aは、通常は遊技球が入賞できない閉鎖状態になっており、内部抽選において開閉実行モードへの移行に当選した場合に遊技球が入賞可能な開放状態に切り換えられるようになっている。ちなみに、開閉実行モードとは、当たり結果となった場合に移行することとなるモードである。なお、閉鎖状態では入賞が不可ではないが開放状態よりも入賞が発生しづらい状態となる構成としてもよい。
Returning to the description of FIG. 3, the special electric
ラウンド表示部39には、開閉実行モードにおいて発生するラウンド遊技の回数が表示される。ここで、開閉実行モードには大当たり当選となった場合に発生するラウンド数規定モードと、小当たり当選となった場合に発生する開閉数規定モードとが存在している。ラウンド数規定モードは、予め定められた回数のラウンド遊技を上限として実行される開閉実行モードである。ラウンド遊技とは、予め定められた上限継続時間が経過すること、及び予め定められた上限個数の遊技球が特電入賞装置32に入賞することのいずれか一方の条件が満たされるまで継続する遊技のことである。ラウンド数規定モードにて実行されるラウンド遊技の回数は、その移行の契機となった大当たり結果の種類に応じて異なる。ラウンド表示部39では、そのラウンド遊技の回数の表示又はそれに対応した表示がなされる。また、このラウンド表示部39における表示は、開閉実行モードが開始される場合に開始され、開閉実行モードが終了されて新たな遊技回が開始される場合に終了される。一方、開閉数規定モードは、ラウンド遊技が設定されておらず、特電入賞装置32の開閉回数が上限回数となること、及び予め定められた上限個数の遊技球が特電入賞装置32に入賞することのいずれか一方の条件が満たされることに基づき終了される。開閉数規定モードにおいては、ラウンド表示部39は非表示状態が維持される。
The
図6は、遊技領域PAを流下した遊技球の排出に関する構成を説明するための説明図である。 FIG. 6 is an explanatory diagram for explaining a configuration relating to discharge of game balls that have flowed down the game area PA.
既に説明したとおり、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びアウト口24aのいずれかに入球した遊技球は遊技領域PAから排出される。換言すれば、遊技球発射機構27から発射されて遊技領域PAに流入した遊技球は一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びアウト口24aのいずれかに入球することにより遊技領域PAから排出されることとなる。一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びアウト口24aのいずれかに入球した遊技球は遊技盤24の背面側に導かれる。
As already explained, a game ball entering any one of the general winning
遊技盤24の背面には、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びアウト口24aのそれぞれに対応させて排出通路部42~48が形成されている。排出通路部42~48に流入した遊技球はその流入した排出通路部42~48を流下することにより、遊技盤24の背面側において遊技盤24の下端部に導かれ図示しない排出球回収部にて回収される。そして、排出球回収部にて回収された遊技球は、遊技ホールにおいてパチンコ機10が設置された島設備の球循環装置に排出される。
On the back surface of the
各排出通路部42~48には遊技球を検知するための各種検知センサ42a~48aが設けられている。これら排出通路部42~48及び検知センサ42a~48aについて以下に説明する。一般入賞口31は既に説明したとおり4個設けられているため、それら4個のそれぞれに対応させて排出通路部42~44が存在している。この場合、最も左の一般入賞口31に対応する第1排出通路部42及びその右隣りの一般入賞口31に対応する第2排出通路部43のそれぞれに対しては1個ずつ検知センサ42a,43aが設けられている。具体的には、第1排出通路部42の途中位置に検知範囲が存在するようにして第1入賞口検知センサ42aが設けられているとともに、第2排出通路部43の途中位置に検知範囲が存在するように第2入賞口検知センサ43aが設けられている。最も左の一般入賞口31に入球した遊技球は第1排出通路部42を通過する途中で第1入賞口検知センサ42aにて検知され、その右隣りの一般入賞口31に入球した遊技球は第2排出通路部43を通過する途中で第2入賞口検知センサ43aにて検知される。また、右側2個の一般入賞口31に対しては途中位置で合流するように形成された第3排出通路部44が設けられている。当該第3排出通路部44は、2個の一般入賞口31のそれぞれに対応する入口側領域を有しているとともに、それら入口側領域が途中で合流することで1個の出口側領域を有している。第3排出通路部44における出口側領域の途中位置に検知範囲が存在するように第3入賞口検知センサ44aが設けられている。右側2個のいずれかの一般入賞口31に入球した遊技球は第3排出通路部44を通過する途中で第3入賞口検知センサ44aにて検知される。
Various detection sensors 42a to 48a for detecting game balls are provided in the
特電入賞装置32に対応させて第4排出通路部45が存在している。第4排出通路部45の途中位置に検知範囲が存在するようにして特電検知センサ45aが設けられており、特電入賞装置32に入球した遊技球は第4排出通路部45を通過する途中で特電検知センサ45aにて検知される。第1作動口33に対応させて第5排出通路部46が存在している。第5排出通路部46の途中位置に検知範囲が存在するようにして第1作動口検知センサ46aが設けられており、第1作動口33に入球した遊技球は第5排出通路部46を通過する途中で第1作動口検知センサ46aにて検知される。第2作動口34に対応させて第6排出通路部47が存在している。第6排出通路部47の途中位置に検知範囲が存在するようにして第2作動口検知センサ47aが設けられており、第2作動口34に入球した遊技球は第6排出通路部47を通過する途中で第2作動口検知センサ47aにて検知される。アウト口24aに対応させて第7排出通路部48が存在している。第7排出通路部48の途中位置に検知範囲が存在するようにしてアウト口検知センサ48aが設けられており、アウト口24aに入球した遊技球は第7排出通路部48を通過する途中でアウト口検知センサ48aにて検知される。
A fourth
なお、各種検知センサ42a~48aのうちいずれか1個の検知センサ42a~48aにて検知対象となった遊技球は他の検知センサ42a~48aの検知対象となることはない。また、スルーゲート35に対してもゲート検知センサ49aが設けられており、遊技領域PAを流下する途中でスルーゲート35を通過する遊技球はゲート検知センサ49aにて検知される。
A game ball that is detected by any one of the various detection sensors 42a to 48a will not be detected by the other detection sensors 42a to 48a. A gate detection sensor 49a is also provided for the through
各種検知センサ42a~49aとしては、いずれも電磁誘導型の近接センサが用いられているが、遊技球を個別に検知できるのであれば使用するセンサは任意である。また、各種検知センサ42a~49aは後述する主制御装置60と電気的に接続されており、各種検知センサ42a~49aの検知結果は主制御装置60に出力される。具体的には、各種検知センサ42a~49aは、遊技球を検知していない状況ではHI状態信号を出力し、遊技球を検知している状況ではLOW状態信号を出力する。なお、各種検知センサ42a~49aが、遊技球を検知していない状況ではLOW状態信号を出力し、遊技球を検知している状況ではHI状態信号を出力する構成としてもよい。
Electromagnetic induction type proximity sensors are used as the various detection sensors 42a to 49a, but any sensor can be used as long as the game balls can be detected individually. Further, the various detection sensors 42a-49a are electrically connected to a
図2に示すように、上記構成の遊技盤24が樹脂ベース21に取り付けられてなる内枠13の前面側全体を覆うようにして前扉枠14が設けられている。前扉枠14には、図1に示すように、遊技領域PAのほぼ全域を前方から視認することができるようにした窓部51が形成されている。窓部51は、略楕円形状をなし、窓パネル52が嵌め込まれている。窓パネル52は、ガラスによって無色透明に形成されているが、これに限定されることはなく合成樹脂によって無色透明に形成されていてもよく、パチンコ機10前方から窓パネル52を通じて遊技領域PAを視認可能であれば有色透明に形成されていてもよい。
As shown in FIG. 2, the
窓部51の上方には表示発光部53が設けられている。また、遊技状態に応じた効果音などが出力される左右一対のスピーカ部54が設けられている。また、窓部51の下方には、手前側へ膨出した上側膨出部55と下側膨出部56とが上下に並設されている。上側膨出部55内側には上方に開口した上皿55aが設けられており、下側膨出部56内側には同じく上方に開口した下皿56aが設けられている。上皿55aは、後述する払出装置より払い出された遊技球を一旦貯留し、一列に整列させながら遊技球発射機構27側へ導くための機能を有する。また、下皿56aは、上皿55a内にて余剰となった遊技球を貯留する機能を有する。
A display light-emitting
次に、遊技機本体12の背面側の構成について説明する。
Next, the configuration of the rear side of the gaming machine
図2に示すように、内枠13(具体的には、遊技盤24)の背面には、遊技の主たる制御を司る主制御装置60が搭載されている。図7は主制御装置60の正面図である。図7に示すように、主制御装置60は、主制御基板61が基板ボックス60aに収容されてなる。
As shown in FIG. 2, a
主制御基板61の一方の板面である素子搭載面には、主側MPU62が搭載されている。基板ボックス60aは当該基板ボックス60aの外部から当該基板ボックス60a内に収容された主側MPU62を目視することが可能となるように透明に形成されている。なお、基板ボックス60aは無色透明に形成されているが、基板ボックス60aの外部から当該基板ボックス60a内に収容された主側MPU62を目視することが可能であれば有色透明に形成されていてもよい。主制御装置60は基板ボックス60aにおいて主制御基板61の素子搭載面と対向する対向壁部60bがパチンコ機10後方を向くようにして樹脂ベース21の背面に搭載されている。したがって、遊技機本体12を外枠11に対してパチンコ機10前方に開放させて樹脂ベース21の背面を露出させることにより、基板ボックス60aの対向壁部60bを目視することが可能となるとともに当該対向壁部60bを通じて主側MPU62を目視することが可能となる。
A
基板ボックス60aは複数のケース体60cを前後に組合せることにより形成されているが、これら複数のケース体60cには、これらケース体60cの分離を阻止するとともにこれらケース体60cの分離に際してその痕跡を残すための結合部60eが設けられている。結合部60eは、略直方体形状の基板ボックス60aにおける一辺に複数並設されている。これにより、一部の結合部60eを利用してケース体60cの分離を阻止している状態において当該一部の結合部60eを破壊してケース体60cを分離したとしても、その後に別の結合部60eを結合状態とすることでケース体60cの分離を再度阻止することが可能となる。また、ケース体60cの分離に際して結合部60eが破壊されてその痕跡が残ることにより、結合部60eを目視確認することでケース体60cの分離が不正に行われているか否かを把握することが可能となる。また、基板ボックス60aにおいて結合部60eが並設された一辺とは逆の一辺にはケース体60c間の境界を跨ぐようにして封印シール60fが貼り付けられている。封印シール60fはその引き剥がしに際して粘着層がケース体60cに残る。これにより、ケース体60cの分離に際して封印シール60fが剥がされた場合にはその痕跡を残すことが可能となる。
The board box 60a is formed by assembling a plurality of
上記構成の主制御装置60において主制御基板61には、パチンコ機10の設定状態を「設定1」から「設定6」の範囲で変更する契機を生じさせるために遊技ホールの管理者が所有する設定キーが挿入されてON操作される設定キー挿入部68aと、設定キー挿入部68aに対するON操作後においてパチンコ機10の設定状態を順次変更させるために操作される更新ボタン68bと、主制御装置60の主側MPU62に設けられた後述する主側RAM65のデータをクリアするために操作されるリセットボタン68cと、遊技履歴の管理結果を報知するための第1~第3報知用表示装置69a~69cと、が設けられている。なお、パチンコ機10の設定状態は「設定1」~「設定6」の6段階に限定されることはなく複数段階であれば任意である。
In the
これら設定キー挿入部68a、更新ボタン68b、リセットボタン68c及び第1~第3報知用表示装置69a~69cはいずれも主制御基板61の素子搭載面に設けられている。また、主制御基板61の素子搭載面は既に説明したとおり基板ボックス60aの対向壁部60bと対向しているが、設定キー挿入部68a、更新ボタン68b及びリセットボタン68cは対向壁部60bにより覆われていない。つまり、対向壁部60bには設定キー挿入部68a、更新ボタン68b及びリセットボタン68cのそれぞれと対向する領域が個別の開口部とされている。これにより、基板ボックス60aの開放を要することなく、設定キー挿入部68aに設定キーを挿入することが可能であり、更新ボタン68bを押圧操作することが可能であり、リセットボタン68cを押圧操作することが可能である。
These setting key insertion portion 68a,
設定キー挿入部68aに設定キーを挿入して所定方向に回転操作することにより設定キー挿入部68aがON操作された状態となる。その状態でパチンコ機10への動作電力の供給を開始させることで(すなわち主制御装置60の主側MPU62への動作電力の供給を開始させることで)、パチンコ機10の設定状態を変更することが可能な変更可能状態となる。そして、この状態において更新ボタン68bを1回押圧操作する度にパチンコ機10の設定状態が「設定1」~「設定6」の範囲において昇順で1段階ずつ変更される。なお、「設定6」の状態で更新ボタン68bが操作された場合には「設定1」に更新される。また、設定キー挿入部68aに挿入している設定キーをON操作の位置から所定方向とは反対方向に回転操作して初期位置に復帰させることにより設定キー挿入部68aがOFF操作された状態となる。設定キー挿入部68aがOFF操作された状態となることで上記変更可能状態が終了し、その時点における設定値の状態で遊技を行うことが可能な状態となる。つまり、変更可能状態が終了した後に更新ボタン68bを操作しても設定値を変更することはできない。
By inserting the setting key into the setting key inserting portion 68a and rotating it in a predetermined direction, the setting key inserting portion 68a is turned on. By starting the supply of operating power to the
設定キー挿入部68aに対するON操作はパチンコ機10への動作電力の供給開始時(すなわち主制御装置60の主側MPU62への動作電力の供給開始時)のみ有効とされる。したがって、主制御装置60の主側MPU62において動作電力の供給開始時の処理が終了した後に設定キー挿入部68aに対するON操作を行ったとしても設定値を変更することはできない。
The ON operation for the setting key insertion portion 68a is valid only when the supply of operating power to the
パチンコ機10の設定状態は当該パチンコ機10における単位時間当たりの有利度を定めるものであり、「設定a」(aは「1」~「6」の整数)のaが大きい値ほど(すなわち設定値が高いほど)有利度が高くなる。詳細は後述するが大当たり結果の当選確率を決定する当否抽選モードとして相対的に当選確率が低くなる低確率モードと相対的に当選確率が高くなる高確率モードとが存在しており、設定値が高いほど低確率モードにおける大当たり結果の当選確率が高くなるように設定されている。一方、いずれの設定値であっても高確率モードにおける大当たり結果の当選確率は一定となっている。
The setting state of the
リセットボタン68cは上記のとおり主側RAM65のデータをクリアするために操作されるが、当該データのクリアを発生させるためにはリセットボタン68cを押圧操作した状態でパチンコ機10への動作電力の供給を開始させる必要がある(すなわち主制御装置60の主側MPU62への動作電力の供給を開始させる必要がある)。リセットボタン68cに対するON操作はパチンコ機10への動作電力の供給開始時(すなわち主制御装置60の主側MPU62への動作電力の供給開始時)のみ有効とされる。したがって、主制御装置60の主側MPU62において動作電力の供給開始時の処理が終了した後にリセットボタン68cを押圧操作したとしても主側RAM65のデータのクリアを行うことはできない。
The
第1~第3報知用表示装置69a~69cはいずれも、LEDによる表示用セグメントが7個配列されたセグメント表示器であるが、これに限定されることはなく多色発光タイプの単一の発光体であってもよく、液晶表示装置であってもよく、有機ELディスプレイであってもよい。第1~第3報知用表示装置69a~69cはいずれもその表示面が主制御基板61の素子搭載面が向く方向を向くようにして設置されているとともに、基板ボックス60aの対向壁部60bにより覆われている。この場合に、基板ボックス60aが透明に形成されていることにより、基板ボックス60aの外部から当該基板ボックス60a内に収容された第1~第3報知用表示装置69a~69cの表示面を目視することが可能となる。また、既に説明したとおり主制御装置60は基板ボックス60aにおいて主制御基板61の素子搭載面と対向する対向壁部60bがパチンコ機10後方を向くようにして樹脂ベース21の背面に搭載されているため、遊技機本体12を外枠11に対してパチンコ機10前方に開放させて樹脂ベース21の背面をパチンコ機10前方に露出させた場合には、対向壁部60bを通じて第1~第3報知用表示装置69a~69cの表示面を目視することが可能となる。
Each of the first to third
第1~第3報知用表示装置69a~69cの表示面においては「0」~「9」の数字だけではなく、アルファベット文字を含めた各種文字が表示される。第1~第3報知用表示装置69a~69cを利用して遊技履歴の管理結果が報知される。パチンコ機10の設定状態を変更することが可能な変更可能状態においては現状の設定値に対応する値が第3報知用表示装置69cにて表示される。なお、当該設定値に対応する値が第1報知用表示装置69aにて表示される構成としてもよく、第2報知用表示装置69bにて表示される構成としてもよい。また、変更可能状態となる前における設定値が第1~第3報知用表示装置69a~69cのうちの一の報知用表示装置にて表示されるとともに現状の設定値が第1~第3報知用表示装置69a~69cのうちの他の一の報知用表示装置にて表示される構成としてもよい。
On the display surfaces of the first to third
図2に示すように、主制御装置60を含めて内枠13の背面側を覆うようにして裏パックユニット15が設置されている。裏パックユニット15は、透明性を有する合成樹脂により形成された裏パック72を備えており、当該裏パック72に払出機構部73及び制御装置集合ユニット74が取り付けられている。
As shown in FIG. 2, the
払出機構部73は、遊技ホールの島設備から供給される遊技球が逐次補給されるタンク75と、当該タンク75に貯留された遊技球を払い出すための払出装置76と、を備えている。払出装置76より払い出された遊技球は、当該払出装置76の下流側に設けられた払出通路を通じて、上皿55a又は下皿56aに排出される。なお、払出機構部73には、例えば交流24ボルトの主電源が供給されるとともに、電源のON操作及びOFF操作を行うための電源スイッチを有する裏パック基板が搭載されている。
The
制御装置集合ユニット74は、払出装置76を制御する機能を有する払出制御装置77と、各種制御装置等で要する所定の電力が生成されて出力されるとともに遊技者による発射操作装置28の操作に伴う遊技球の打ち出しの制御が行われる電源・発射制御装置78と、を備えている。これら払出制御装置77と電源・発射制御装置78とは、払出制御装置77がパチンコ機10後方となるように前後に重ねて配置されている。
The control
裏パック72には、払出機構部73及び制御装置集合ユニット74以外にも、外部端子板79が設けられている。外部端子板79は、パチンコ機10の背面において裏パックユニット15の回動基端側であって上側の隅角部分に設置されている。外部端子板79は、パチンコ機10の状態を遊技ホールの管理コンピュータに認識させるために、所定の信号出力を行うとともに、遊技ホールの管理コンピュータからパチンコ機10に所定の信号を入力するための基板である。管理コンピュータは、外部端子板79を通じて主制御装置60及び払出制御装置77から各種情報を受信する。
The
<パチンコ機10の電気的構成>
図8は、パチンコ機10の電気的構成を示すブロック図である。
<Electrical Configuration of
FIG. 8 is a block diagram showing the electrical configuration of the
主制御装置60は、遊技の主たる制御を司る主制御基板61と、電源を監視する停電監視基板67と、を具備している。主制御基板61には、主側MPU62が搭載されている。主側MPU62には、制御部及び演算部を含む演算処理装置である主側CPU63の他に、主側ROM64及び主側RAM65が内蔵されている。また、主側MPU62には、後述する音声発光制御装置90に対してコマンドを送信するための第1送信回路101、払出制御装置77に対してコマンドを送信するための第2送信回路102及び払出制御装置77からコマンドを受信するための受信回路103が内蔵されている。なお、主側MPU62には、上記素子以外に、割込回路、タイマ回路、データ入出力回路、乱数発生器としての各種カウンタ回路などが内蔵されている。
The
主側ROM64は、NOR型フラッシュメモリ及びNAND型フラッシュメモリなどの記憶保持に外部からの電力供給が不要なメモリ(すなわち、不揮発性記憶手段)であり、読み出し専用として利用される。主側ROM64は、主側CPU63により実行される各種の制御プログラムや固定値データを記憶している。
The
主側RAM65は、SRAM及びDRAMなどの記憶保持に外部からの電力供給が必要なメモリ(すなわち、揮発性記憶手段)であり、読み書き両用として利用される。主側RAM65は、ランダムアクセスが可能であるとともに、同一のデータ容量で比較した場合に主側ROM64よりも読み出しに要する時間が早いものとなっている。主側RAM65は、主側ROM64内に記憶されている制御プログラムの実行に対して各種のデータなどを一時的に記憶する。
The
主側MPU62の入力側には主制御装置60に設けられた停電監視基板67及び払出制御装置77が接続されている。停電監視基板67には動作電力を供給する機能を有する電源・発射制御装置78が接続されており、主側MPU62には停電監視基板67を介して動作電力が供給される。払出制御装置77から主側CPU63に対して送信されたコマンドは受信回路103にて受信される。
An input side of the
主側MPU62の入力側には、各入球検知センサ42a~49aといった各種センサが接続されている。各入球検知センサ42a~49aには、既に説明したとおり、第1入賞口検知センサ42a、第2入賞口検知センサ43a、第3入賞口検知センサ44a、特電検知センサ45a、第1作動口検知センサ46a、第2作動口検知センサ47a、アウト口検知センサ48a及びゲート検知センサ49aが含まれる。これら入球検知センサ42a~49aの検知結果に基づいて、主側CPU63にて各入球部への入球判定が行われる。また、主側CPU63では第1作動口33への入賞に基づいて各種抽選が実行されるとともに第2作動口34への入賞に基づいて各種抽選が実行される。
The input side of the
主側MPU62の入力側には、主制御基板61に設けられた設定キー挿入部68a、更新ボタン68b及びリセットボタン68cが設けられている。設定キー挿入部68aには図示しないセンサが設けられており、当該センサにより当該設定キー挿入部68aがON操作の位置及びOFF操作の位置のいずれに配置されているのかが検知される。そして、主側CPU63はそのセンサからの検知結果に基づいて設定キー挿入部68aがON操作の位置及びOFF操作の位置のいずれに配置されているのかを特定する。更新ボタン68bには図示しないセンサが設けられており、当該センサにより更新ボタン68bが押圧操作されているか否かが検知される。そして、主側CPU63はそのセンサからの検知結果に基づいて更新ボタン68bが押圧操作されているか否かを特定する。リセットボタン68cには図示しないセンサが設けられており、当該センサによりリセットボタン68cが押圧操作されているか否かが検知される。そして、主側CPU63はそのセンサからの検知結果に基づいてリセットボタン68cが押圧操作されているか否かを特定する。
A setting key insertion portion 68a, an
主側MPU62の出力側には、停電監視基板67、払出制御装置77及び音声発光制御装置90が接続されている。払出制御装置77には、例えば、上記入球部のうち入球の発生が遊技球の払い出しに対応する賞球対応入球部に遊技球が入球したことに基づいて賞球コマンドが送信される。主側CPU63は、払出制御装置77に送信するコマンドを第2送信回路102に設定し、第2送信回路102は当該設定されたコマンドを払出制御装置77に送信する。音声発光制御装置90には、後述する通常復帰コマンド、一部クリア時の復帰コマンド、変動用コマンド、種別コマンド及びオープニングコマンドなどの各種コマンドが送信される。主側CPU63は、音声発光制御装置90に送信するコマンドを第1送信回路101に設定し、第1送信回路101は当該設定されたコマンドを音声発光制御装置90に対して送信する。
A power
主側MPU62の出力側には、特電入賞装置32の開閉扉32aを開閉動作させる特電用の駆動部32b、第2作動口34の普電役物34aを開閉動作させる普電用の駆動部34b、特図ユニット37及び普図ユニット38が接続されている。ちなみに、特図ユニット37には、第1特図表示部37a、第2特図表示部37b、第1特図保留表示部37c及び第2特図保留表示部37dが設けられているが、これらの全てが主側MPU62の出力側に接続されている。同様に、普図ユニット38には、普図表示部38a及び普図保留表示部38bが設けられているが、これらの全てが主側MPU62の出力側に接続されている。主制御基板61には各種ドライバ回路が設けられており、当該ドライバ回路を通じて主側MPU62は各種駆動部及び各種表示部の駆動制御を実行する。
On the output side of the
つまり、開閉実行モードにおいては特電入賞装置32が開閉されるように、主側CPU63において特電用の駆動部32bの駆動制御が実行される。また、普電役物34aの開放状態当選となった場合には、普電役物34aが開閉されるように、主側CPU63において普電用の駆動部34bの駆動制御が実行される。また、各遊技回に際しては、主側CPU63において第1特図表示部37a又は第2特図表示部37bの表示制御が実行される。また、普電役物34aを開放状態とするか否かの抽選結果を明示する場合に、主側CPU63において普図表示部38aの表示制御が実行される。また、第1作動口33への入賞が発生した場合、又は第1特図表示部37aにおいて変動表示が開始される場合に、主側CPU63において第1特図保留表示部37cの表示制御が実行され、第2作動口34への入賞が発生した場合、又は第2特図表示部37bにおいて変動表示が開始される場合に、主側CPU63において第2特図保留表示部37dの表示制御が実行され、スルーゲート35への入賞が発生した場合、又は普図表示部38aにおいて変動表示が開始される場合に、主側CPU63において普図保留表示部38bの表示制御が実行される。
In other words, in the opening/closing execution mode, the driving control of the special electric driving unit 32b is executed in the
主側MPU62の出力側には第1~第3報知用表示装置69a~69cが接続されている。遊技履歴の管理結果は、第1~第3報知用表示装置69a~69cにおける表示を通じて報知される。また、パチンコ機10の設定状態の変更に際しては第3報知用表示装置69cにて現状の設定値が表示される。これら第1~第3報知用表示装置69a~69cは主側CPU63により表示制御される。
The output side of the
停電監視基板67は、主制御基板61と電源・発射制御装置78とを中継し、電源・発射制御装置78から出力される最大電圧である直流安定24ボルトの電圧を監視する。払出制御装置77は、主制御装置60から受信した賞球コマンドに基づいて、払出装置76により賞球や貸し球の払出制御を行うものである。
The
電源・発射制御装置78は、例えば、遊技ホール等における商用電源(外部電源)に接続されている。そして、その商用電源から供給される外部電力に基づいて主制御基板61や払出制御装置77等に対して各々に必要な動作電力を生成するとともに、その生成した動作電力を供給する。ちなみに、電源・発射制御装置78にはバックアップ用コンデンサなどの電断時用電源部が設けられており、パチンコ機10の電源がOFF状態の場合であっても当該電断時用電源部から主制御装置60の主側RAM65及び払出制御装置77に記憶保持用の電力が供給される。また、電源・発射制御装置78は遊技球発射機構27の発射制御を担うものであり、遊技球発射機構27は所定の発射条件が整っている場合に駆動される。また、払出機構部73には既に説明したとおり電源スイッチが設けられており、電源スイッチがON操作されることによりパチンコ機10への動作電力の供給が開始され、電源スイッチがOFF操作されることによりパチンコ機10への動作電力の供給が停止される。
The power/
次に、払出制御装置77について説明する。
Next, the
払出制御装置77は、遊技球の払い出しの制御を司る払出制御基板81を具備している。払出制御基板81には、払出側MPU82が搭載されている。払出側MPU82には、制御部及び演算部を含む演算処理装置である払出側CPU83の他に、払出側ROM84及び払出側RAM85が内蔵されている。また、払出側MPU82には、主側CPU63に対してコマンドを送信するための払出側送信回路86及び主側CPU63から送信されるコマンドを受信するための払出側受信回路87が内蔵されている。なお、払出側MPU82には、上記素子以外に、割込回路、タイマ回路、データ入出力回路、乱数発生器としての各種カウンタ回路などが内蔵されている。
The
払出側ROM84は、NOR型フラッシュメモリ及びNAND型フラッシュメモリなどの記憶保持に外部からの電力供給が不要なメモリ(すなわち、不揮発性記憶手段)であり、読み出し専用として利用される。払出側ROM84は、払出側CPU83により実行される各種の制御プログラムや固定値データを記憶している。 The payout-side ROM 84 is a memory (that is, a non-volatile storage means) that does not require power supply from the outside to retain memory, such as a NOR flash memory and a NAND flash memory, and is used exclusively for reading. The payout side ROM 84 stores various control programs and fixed value data executed by the payout side CPU 83 .
払出側RAM85は、SRAM及びDRAMなどの記憶保持に外部からの電力供給が必要なメモリ(すなわち、揮発性記憶手段)であり、読み書き両用として利用される。払出側RAM85は、ランダムアクセスが可能であるとともに、同一のデータ容量で比較した場合に払出側ROM84よりも読み出しに要する時間が早いものとなっている。払出側RAM85は、払出側ROM84内に記憶されている制御プログラムの実行に対して各種のデータなどを一時的に記憶する。 The payout side RAM 85 is a memory (that is, volatile storage means) such as SRAM and DRAM that requires power supply from the outside for memory retention, and is used for both reading and writing. The payout-side RAM 85 can be randomly accessed, and takes a shorter time to read than the payout-side ROM 84 when compared with the same data capacity. The payout side RAM 85 temporarily stores various data for execution of the control program stored in the payout side ROM 84 .
次に、音声発光制御装置90について説明する。
Next, the sound
音声発光制御装置90は、主制御装置60から受信した各種コマンドに基づいて、前扉枠14に設けられた表示発光部53及びスピーカ部54を駆動制御するとともに、表示制御装置89を制御するものである。表示制御装置89は、音声発光制御装置90から受信したコマンドに基づいて、図柄表示装置41の表示制御を実行する。
The sound
音声発光制御装置90は、演出の制御を司る音声発光制御基板91を具備している。音声発光制御基板91には、音光側MPU92が搭載されている。音光側MPU92には、制御部及び演算部を含む演算処理装置である音光側CPU93の他に、音光側ROM94及び音光側RAM95が内蔵されている。また、音光側MPU92には、主側CPU63から送信されるコマンドを受信するための音光側受信回路96が内蔵されている。なお、音光側MPU92には、上記素子以外に、割込回路、タイマ回路、データ入出力回路、乱数発生器としての各種カウンタ回路などが内蔵されている。
The sound
音光側ROM94は、NOR型フラッシュメモリ及びNAND型フラッシュメモリなどの記憶保持に外部からの電力供給が不要なメモリ(すなわち、不揮発性記憶手段)であり、読み出し専用として利用される。音光側ROM94は、音光側CPU93により実行される各種の制御プログラムや固定値データを記憶している。 The sound and light side ROM 94 is a memory (that is, a non-volatile storage means) that does not require power supply from the outside to retain data such as a NOR flash memory and a NAND flash memory, and is used exclusively for reading. The sound and light side ROM 94 stores various control programs and fixed value data executed by the sound and light side CPU 93 .
音光側RAM95は、SRAM及びDRAMなどの記憶保持に外部からの電力供給が必要なメモリ(すなわち、揮発性記憶手段)であり、読み書き両用として利用される。音光側RAM95は、ランダムアクセスが可能であるとともに、同一のデータ容量で比較した場合に音光側ROM94よりも読み出しに要する時間が早いものとなっている。音光側RAM95は、音光側ROM94内に記憶されている制御プログラムの実行に対して各種のデータなどを一時的に記憶する。
The sound and
次に、主側MPU62の構成について説明する。
Next, the configuration of the
図9は主側MPU62の構成を説明するための説明図である。図9に示すように、主側MPU62は、汎用レジスタとして、Wレジスタ104a、Aレジスタ104b、Bレジスタ105a、Cレジスタ105b、Dレジスタ106a、Eレジスタ106b、Hレジスタ107a及びLレジスタ107bを備えている。これら8個の汎用レジスタは、1バイトのレジスタである。これらの汎用レジスタは、対応する2つの汎用レジスタを組み合わせることによりペアレジスタとして使用することもできる。具体的には、Wレジスタ104aとAレジスタ104bとを組み合わせて2バイトのWAレジスタ104として使用することができるとともに、Bレジスタ105aとCレジスタ105bとを組み合わせて2バイトのBCレジスタ105として使用することができる。また、Dレジスタ106aとEレジスタ106bとを組み合わせて2バイトのDEレジスタ106として使用することができるとともに、Hレジスタ107aとLレジスタ107bとを組み合わせて2バイトのHLレジスタ107として使用することができる。
FIG. 9 is an explanatory diagram for explaining the configuration of the
主側MPU62は、インデックスレジスタとして、IXレジスタ108及びIYレジスタ109を備えている。これら2つのインデックスレジスタは、2バイトのレジスタである。また、主側MPU62は、2バイトのTPレジスタ111を備えている。TPレジスタ111には、データテーブルのアドレスを指定する場合に基準となるデータテーブルの基準アドレスとして「9000H」が格納される。詳細は後述するが、当該データテーブルの基準アドレスは、主側ROM64において各種データテーブルが記憶されている領域の先頭アドレスである。TPレジスタ111に格納されたデータテーブルの基準アドレスは、データテーブルのアドレスを指定するためのデータのデータ容量を低減するために利用される。なお、TPレジスタ111に格納された基準アドレスを利用して行われるデータテーブルのアドレス指定の詳細については後述する。
The
主側MPU62は、1バイトからなるフラグレジスタを備えており、当該フラグレジスタにおける1つのビットにゼロフラグZFが設定されている。ゼロフラグZFは、演算結果が「0」であった場合に「1」がセットされるフラグである。また、フラグレジスタには、キャリフラグ、P/Vフラグ、サインフラグ及びハーフキャリフラグなども設定されている。フラグレジスタに設定されているこれらのフラグの情報は、演算命令、ローテート命令及び入出力命令などの実行結果によって変化することとなる。
The
<特定制御及び非特定制御>
主側CPU63は特定制御と非特定制御とに区別して各種制御を実行する。具体的には、遊技履歴の管理に関する制御が非特定制御とされ、遊技者による遊技操作に基づき遊技を進行させるための制御を含めて非特定制御以外の制御が特定制御とされている。
<Specific control and non-specific control>
The
特定制御について詳細には、主側CPU63への動作電力の供給が開始された場合に実行されるメイン処理(図15)による制御は全て特定制御に含まれている。タイマ割込み処理による割込みが許可されている状態においては、メイン処理(図15)に割り込むようにしてタイマ割込み処理が定期的に実行されることとなるが、当該タイマ割込み処理の各種処理のうち後述する管理用処理(ステップS518)以外の処理はいずれも特定制御に含まれる。また、管理用処理についても一部は特定制御に含まれる。
Regarding the specific control in detail, all the control by the main process (FIG. 15) executed when the supply of operating power to the
図10(a)は主側RAM65における各種エリアの設定態様を説明するための説明図である。図10(a)に示すように、主側RAM65には、「0000H」~「04B2H」のアドレスが割り当てられている。主側RAM65において各アドレスには1バイトのエリア(以下、1バイトエリアともいう。)が設定されている。なお、本明細書において、数値の後に付された「H」は当該数値が16進数で表記されていることを示す記号である。
FIG. 10(a) is an explanatory diagram for explaining how various areas are set in the
主側CPU63にて実行される制御が特定制御と非特定制御とで区別されていることに対応させて、主側RAM65においても特定制御用のワークエリア121のアドレス範囲と、非特定制御用のワークエリア122のアドレス範囲と、特定制御用のスタックエリア123のアドレス範囲と、非特定制御用のスタックエリア124のアドレス範囲とが明確に区別されている。
In correspondence with the fact that the control executed by the
具体的には、「0000H」~「02FFH」のアドレス範囲における連続する各アドレスのエリアが特定制御用のワークエリア121として設定されている。また、「0000H」~「02FFH」のアドレス範囲に連続する「0300H」~「0302H」は未使用のエリアのアドレスとなっており、その後に続けて「0303H」~「03FFH」のアドレス範囲における連続する各アドレスのエリアが非特定制御用のワークエリア122として設定されている。また、「0303H」~「03FFH」のアドレス範囲に連続する「0400H」~「0402H」のアドレス範囲は未使用のエリアのアドレスとなっており、その後に続けて「0403H」~「044FH」のアドレス範囲における連続する各アドレスのエリアが特定制御用のスタックエリア123として設定されている。また、「0403H」~「044FH」のアドレス範囲に連続する「0450H」~「0452H」のアドレス範囲は未使用のエリアのアドレスとなっており、その後に続けて「0453H」~「04AFH」のアドレス範囲における連続する各アドレスのエリアが非特定制御用のスタックエリア124として設定されている。なお、上記のような各エリアとアドレスとの関係は、主側RAM65における物理アドレス及び主側CPU63において認識されるメモリマップ上の論理アドレスの両方において設定されている。
Specifically, an area of consecutive addresses in the address range from "0000H" to "02FFH" is set as the
上記のように特定制御用のワークエリア121と、非特定制御用のワークエリア122とが区別して設定されていることにより、主側CPU63において特定制御を実行する場合と非特定制御を実行する場合とで、各種演算などを実行する場合において主側RAM65の異なるエリアが使用されることとなる。これにより、特定制御及び非特定制御のうち一方を実行する場合に他方において必要な主側RAM65の情報が消去されてしまうといった事象を発生しづらくさせることが可能となる。
Since the
特定制御用のスタックエリア123と、非特定制御用のスタックエリア124とが区別して設定されていることにより、主側CPU63において特定制御を実行する場合と非特定制御を実行する場合とで、主側CPU63のレジスタに記憶された情報を退避する場合及びプログラム上の戻り番地の情報を記憶する場合において主側RAM65の異なるエリアが使用されることとなる。これにより、特定制御及び非特定制御のうち一方を実行している状況において主側CPU63のレジスタに記憶された情報を退避する場合及びプログラム上の戻り番地の情報を記憶する場合に、他方において使用される情報が消去されてしまうといった事象を発生しづらくさせることが可能となる。ちなみに、各スタックエリア123,124への情報の書き込みに際しては主側CPU63にてプッシュ命令が行われ、各スタックエリア123,124からの情報の読み出しに際しては主側CPU63にてポップ命令が行われる。また、各スタックエリア123,124からの情報の読み出しに際しては当該スタックエリア123,124への書き込み順序が後の情報から先に読み出し対象となる。
Since the stack area 123 for specific control and the stack area 124 for non-specific control are set separately, the
ここで、主側CPU63において特定制御に対応する処理を実行する場合には、主側CPU63は特定制御用のワークエリア121及び特定制御用のスタックエリア123への情報の書き込みが可能であるとともに、特定制御用のワークエリア121及び特定制御用のスタックエリア123からの情報の読み出しが可能である。一方、主側CPU63において特定制御に対応する処理を実行する場合には、主側CPU63は非特定制御用のワークエリア122及び非特定制御用のスタックエリア124からの情報の読み出しは可能であるものの、非特定制御用のワークエリア122及び非特定制御用のスタックエリア124への情報の書き込みは不可である。これにより、特定制御に対応する処理が実行されている状況において、非特定制御に対応する処理にて利用される情報を誤って消去してしまわないようにすることが可能となる。
Here, when the
また、主側CPU63において非特定制御に対応する処理を実行する場合には、主側CPU63は非特定制御用のワークエリア122及び非特定制御用のスタックエリア124への情報の書き込みが可能であるとともに、非特定制御用のワークエリア122及び非特定制御用のスタックエリア124からの情報の読み出しが可能である。一方、主側CPU63において非特定制御に対応する処理を実行する場合には、主側CPU63は特定制御用のワークエリア121及び特定制御用のスタックエリア123からの情報の読み出しは可能であるものの、特定制御用のワークエリア121及び特定制御用のスタックエリア123への情報の書き込みは不可である。これにより、非特定制御に対応する処理が実行されている状況において、特定制御に対応する処理にて利用される情報を誤って消去してしまわないようにすることが可能となる。
When the
なお、主側RAM65にはパチンコ機10の電源遮断後においてもバックアップ電力が供給されることとなるが、当該バックアップ電力は特定制御用のワークエリア121、非特定制御用のワークエリア122、特定制御用のスタックエリア123及び非特定制御用のスタックエリア124の全てに供給される。これにより、これら特定制御用のワークエリア121、非特定制御用のワークエリア122、特定制御用のスタックエリア123及び非特定制御用のスタックエリア124に記憶された情報は、パチンコ機10の電源遮断後においてもバックアップ電力が供給されている間は記憶保持される。
Although backup power is supplied to the
図10(b)は主側ROM64におけるデータ及びプログラムの設定態様を説明するための説明図である。図10(b)に示すように、主側ROM64には、「9000H」~「9EFFH」のアドレスが割り当てられている。主側ROM64において各アドレスには1バイトのエリア(1バイトエリア)が設定されている。
FIG. 10(b) is an explanatory diagram for explaining how data and programs are set in the
主側CPU63にて実行される制御が特定制御と非特定制御とで区別されていることに対応させて、主側ROM64においても特定制御用のデータ及び特定制御用のプログラムと、非特定制御用のデータ及び非特定制御用のプログラムとが記憶されているエリアのアドレスが明確に区別されている。
In correspondence with the fact that the control executed by the
具体的には、「9000H」~「94FFH」のアドレス範囲における連続する各アドレスのエリアに特定制御用のデータが集約して記憶されている。また、「9000H」~「94FFH」のアドレス範囲に連続する「9500H」~「9502H」のアドレス範囲はデータが記憶されていない未使用のエリアのアドレスとなっており、その後に続けて「9503H」~「98FFH」のアドレス範囲における連続する各アドレスのエリアに特定制御用のプログラムが集約して記憶されている。また、「9503H」~「98FFH」のアドレス範囲に連続する「9900H」~「9902H」のアドレス範囲はデータが記憶されていない未使用のエリアのアドレスとなっており、その後に続けて「9903H」~「9BFFH」のアドレス範囲における連続する各アドレスのエリアに非特定制御用のデータが集約して記憶されている。また、「9903H」~「9BFFH」のアドレス範囲に連続する「9C00H」~「9C02H」のアドレス範囲はデータが記憶されていない未使用のエリアのアドレスとなっており、その後に続けて「9C03」~「9EFFH」のアドレス範囲における連続する各アドレスのエリアに非特定制御用のプログラムが集約して記憶されている。なお、上記のようなデータ及びプログラムとアドレスとの関係は、主側ROM64における物理アドレス及び主側CPU63において認識されるメモリマップ上の論理アドレスの両方において設定されている。
Specifically, data for specific control is collectively stored in areas of consecutive addresses in the address range of "9000H" to "94FFH". Further, the address range of "9500H" to "9502H" which is continuous with the address range of "9000H" to "94FFH" is the address of an unused area in which no data is stored, followed by "9503H". A specific control program is collectively stored in an area of each consecutive address in the address range of .about.98FFH. In addition, the address range of "9900H" to "9902H" which is continuous with the address range of "9503H" to "98FFH" is the address of an unused area in which no data is stored, followed by "9903H". Data for non-specific control are collectively stored in areas of consecutive addresses in the address range of .about.9BFFH. Further, the address range of "9C00H" to "9C02H" which is continuous with the address range of "9903H" to "9BFFH" is the address of an unused area in which data is not stored, followed by "9C03". A program for non-specific control is collectively stored in an area of each consecutive address in the address range of .about.9EFFH. The relationship between data, programs, and addresses as described above is set in both physical addresses in the
上記のように特定制御用のデータ及び特定制御用のプログラムと、非特定制御用のデータ及び非特定制御用のプログラムとが、対応する制御を実行するための処理の実行順序とは関係なく、異なる範囲のアドレスのエリアに記憶されていることにより、例えば特定制御用のデータ及び特定制御用のプログラムのみをチェックする場合にはこれら特定制御用のデータ及び特定制御用のプログラムが記憶されたアドレス範囲のエリアのみをチェックすればよく、例えば非特定制御用のデータ及び非特定制御用のプログラムのみをチェックする場合にはこれら非特定制御用のデータ及び非特定制御用のプログラムが記憶されたアドレス範囲のエリアのみをチェックすればよい。よって、データ及びプログラムを特定制御と非特定制御とで区別してチェックする場合の作業を効率的に行うことが可能となる。また、それに伴ってデータ及びプログラムを特定制御と非特定制御とで区別して修正する場合の作業を効率的に行うことが可能となる。 As described above, the specific control data and specific control program, and the non-specific control data and non-specific control program, regardless of the execution order of the processes for executing the corresponding controls, Since they are stored in areas with different ranges of addresses, for example, when only specific control data and specific control programs are to be checked, the addresses where these specific control data and specific control programs are stored are stored. It is sufficient to check only the area of the range. For example, when checking only non-specific control data and non-specific control programs, the addresses where these non-specific control data and non-specific control programs are stored are checked. Only the area of coverage needs to be checked. Therefore, it is possible to efficiently perform work when checking data and programs by distinguishing between specific control and non-specific control. Further, along with this, it becomes possible to efficiently perform the work in the case of correcting data and programs by distinguishing between specific control and non-specific control.
特定制御用のデータ及び特定制御用のプログラムが記憶されたエリアのアドレス範囲と、非特定制御用のデータ及び非特定制御用のプログラムが記憶されたエリアのアドレス範囲との間に何らデータが記憶されていない未使用のエリアのアドレス範囲が設定されていることにより、特定制御用のアドレス範囲と非特定制御用のアドレス範囲との境界をチェック作業に際して把握し易くなる。 No data is stored between the address range of the area in which the data for specific control and the program for specific control are stored and the address range of the area in which the data for non-specific control and the program for non-specific control are stored. By setting the address range of the unused area, it becomes easier to grasp the boundary between the address range for specific control and the address range for non-specific control in the checking work.
特定制御用のアドレス範囲及び非特定制御用のアドレス範囲のそれぞれにおいて、データとプログラムとが、対応する制御を実行するための処理の実行順序とは関係なく、異なる範囲のアドレスのエリアに記憶されていることにより、データとプログラムとで区別してチェックする場合の作業を効率的に行うことが可能となる。また、データが記憶されたエリアのアドレス範囲と、プログラムが記憶されたエリアのアドレス範囲との間に何らデータが記憶されていない未使用のエリアのアドレス範囲が設定されていることにより、データのアドレス範囲とプログラムのアドレス範囲との境界をチェック作業に際して把握し易くなる。 In each of the address range for specific control and the address range for non-specific control, data and programs are stored in areas of different ranges of addresses, regardless of the execution order of processes for executing the corresponding control. As a result, it becomes possible to efficiently perform work when checking data and programs separately. In addition, since the address range of an unused area in which no data is stored is set between the address range of the area in which the data is stored and the address range of the area in which the program is stored, the data cannot be stored. It becomes easy to grasp the boundary between the address range and the address range of the program in the checking work.
<主側CPU63にて各種抽選を行うための電気的構成>
次に、主側CPU63にて各種抽選を行うための電気的な構成について図11を用いて説明する。
<Electrical Configuration for Performing Various Lottery Draws by
Next, an electrical configuration for performing various lotteries by the
主側CPU63は遊技に際し各種カウンタ情報を用いて、当たり発生抽選、第1特図表示部37aの表示の設定、第2特図表示部37bの表示の設定、図柄表示装置41の図柄表示の設定、普図表示部38aの表示の設定などを行うこととしており、具体的には、図11に示すように、当たり発生の抽選に使用する当たり乱数カウンタC1と、大当たり種別を判定する際に使用する大当たり種別カウンタC2と、図柄表示装置41が外れ変動する際のリーチ発生抽選に使用するリーチ乱数カウンタC3と、当たり乱数カウンタC1の初期値設定に使用する乱数初期値カウンタC4と、各特図表示部37a,37b及び図柄表示装置41における表示継続時間を決定する変動種別カウンタC5と、を用いることとしている。さらに、第2作動口34の普電役物34aを電役開放状態とするか否かの抽選に使用する普電乱数カウンタC6を用いることとしている。なお、上記各カウンタC1~C6は、特定制御用のワークエリア121における抽選用カウンタエリア112に設けられている。
The
各カウンタC1~C6は、その更新の都度前回値に1が加算され、最大値に達した後に0に戻るループカウンタとなっている。各カウンタは短時間間隔で更新される。当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各数値情報は、第1作動口33又は第2作動口34への入賞が発生した場合に、特図保留エリア113に格納される。特図保留エリア113は、第1特図保留エリア115と、第2特図保留エリア116と、特図用の実行エリア117と、を備えている。
Each of the counters C1 to C6 is a loop counter that adds 1 to the previous value each time it is updated and returns to 0 after reaching the maximum value. Each counter is updated at short intervals. Each numerical value information of the hit random number counter C1, the jackpot type counter C2 and the reach random number counter C3 is stored in the special
第1特図保留エリア115は第1エリア115a、第2エリア115b、第3エリア115c及び第4エリア115dを備えており、第1作動口33への入賞履歴に合わせて、当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各数値情報が特図側の保留情報として、いずれかのエリア115a~115dに格納される。
The first special
この場合、第1エリア115a~第4エリア115dには、第1作動口33への入賞が複数回連続して発生した場合に、第1エリア115a→第2エリア115b→第3エリア115c→第4エリア115dの順に各数値情報が時系列的に格納されていく。このように4つのエリア115a~115dが設けられていることにより、第1作動口33への遊技球の入賞履歴が最大4個まで保留記憶されるようになっている。
In this case, in the first area 115a to the fourth area 115d, when the winning to the first operation opening 33 occurs a plurality of times in succession, the first area 115a→
なお、第1特図保留エリア115において保留記憶可能な数は、4個に限定されることはなく任意であり、2個、3個又は5個以上といったように他の複数であってもよく、単数であってもよい。
In addition, the number that can be reserved and stored in the first special
第2特図保留エリア116は第1エリア116a、第2エリア116b、第3エリア116c及び第4エリア116dを備えており、第2作動口34への入賞履歴に合わせて、当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各数値情報が特図側の保留情報として、いずれかのエリア116a~116dに格納される。
The second special
この場合、第1エリア116a~第4エリア116dには、第2作動口34への入賞が複数回連続して発生した場合に、第1エリア116a→第2エリア116b→第3エリア116c→第4エリア116dの順に各数値情報が時系列的に格納されていく。このように4つのエリア116a~116dが設けられていることにより、第2作動口34への遊技球の入賞履歴が最大4個まで保留記憶されるようになっている。
In this case, in the first area 116a to the
なお、第2特図保留エリア116において保留記憶可能な数は、4個に限定されることはなく任意であり、2個、3個又は5個以上といったように他の複数であってもよく、単数であってもよい。
In addition, the number that can be reserved and stored in the second special
特図用の実行エリア117は、いずれかの特図表示部37a,37bにて変動表示を開始する際に、特図用の当否判定や振分判定などを行う対象の保留情報が格納されるエリアである。具体的には、第1特図表示部37aの変動表示を開始する際には、第1特図保留エリア115の第1エリア115aに格納された保留情報が特図用の実行エリア117に移動される。一方、第2特図表示部37bの変動表示を開始する際には、第2特図保留エリア116の第1エリア116aに格納された保留情報が特図用の実行エリア117に移動される。
The
特図保留エリア113には、第1特図保留数カウンタ118及び第2特図保留数カウンタ119が設けられている。第1特図保留数カウンタ118は、第1特図保留エリア115に格納されている保留情報の数を主側CPU63にて把握可能とするカウンタであるとともに、第2特図保留数カウンタ119は、第2特図保留エリア116に格納されている保留情報の数を主側CPU63にて把握可能とするカウンタである。これらの特図保留数カウンタ118,119は1バイトからなり、これらの特図保留数カウンタ118,119には「0」~「4」のいずれかの数値情報が格納される。
The special
第1特図保留数カウンタ118の値は、第1特図保留エリア115に保留情報が格納される度に1加算されるとともに、当該第1特図保留エリア115に格納されていた保留情報が特図用の実行エリア117に移動された場合に1減算される。第2特図保留数カウンタ119の値は、第2特図保留エリア116に保留情報が格納される度に1加算されるとともに、当該第2特図保留エリア116に格納されていた保留情報が特図用の実行エリア117に移動された場合に1減算される。
The value of the first special figure reservation number counter 118 is incremented by 1 each time the reservation information is stored in the first special
普電乱数カウンタC6に対応した情報は、スルーゲート35への入賞が発生した場合に、普図保留エリア114に格納される。普図保留エリア114は、第1エリア125a、第2エリア125b、第3エリア125c及び第4エリア125dを備えており、スルーゲート35への入賞履歴に合わせて、普電乱数カウンタC6の数値情報が普図側の保留情報として、いずれかのエリア125a~125dに格納される。
Information corresponding to the general/universal random number counter C6 is stored in the general/universal
この場合、第1エリア125a~第4エリア125dには、スルーゲート35への入賞が複数回連続して発生した場合に、第1エリア125a→第2エリア125b→第3エリア125c→第4エリア125dの順に数値情報が時系列的に格納されていく。このように4つのエリア125a~125dが設けられていることにより、スルーゲート35への遊技球の入賞履歴が最大4個まで保留記憶されるようになっている。
In this case, in the
なお、普図保留エリア114において保留記憶可能な数は、4個に限定されることはなく任意であり、2個、3個又は5個以上といったように他の複数であってもよく、単数であってもよい。
In addition, the number that can be reserved and stored in the normal
普図保留エリア114には、普図用の実行エリア126が設けられている。普図用の実行エリア126は、普図表示部38aにて変動表示を開始する際に、サポート用の当否判定を行う対象の保留情報が格納されるエリアである。具体的には、普図表示部38aの変動表示を開始する際には、普図保留エリア114の第1エリア125aに格納された保留情報が普図用の実行エリア126に移動される。
The normal
普図保留エリア114には、普図保留数カウンタ127が設けられている。普図保留数カウンタ127は、普図保留エリア114に格納されている保留情報の数を主側CPU63にて把握可能とするカウンタである。普図保留数カウンタ127は1バイトからなり、普図保留数カウンタ127には「0」~「4」のいずれかの数値情報が格納される。普図保留数カウンタ127の値は、普図保留エリア114に保留情報が格納される度に1加算されるとともに、当該普図保留エリア114に格納されていた保留情報が普図用の実行エリア126に移動された場合に1減算される。
A general pattern reservation number counter 127 is provided in the general
上記各カウンタC1~C6について詳細に説明する。図12(a)は特定制御用のワークエリア121における各種カウンタC1~C6の設定態様を説明するための説明図であり、図12(b)は特定制御用のワークエリア121における各種最大値カウンタCN1~CN6の設定態様を説明するための説明図である。
Each of the counters C1 to C6 will be described in detail. FIG. 12(a) is an explanatory diagram for explaining the setting mode of various counters C1 to C6 in the
図12(a)に示すように、特定制御用のワークエリア121において、「0011H」のアドレスに対応する1バイトエリアに大当たり種別カウンタC2が設けられており、「0012H」のアドレスに対応する1バイトエリアにリーチ乱数カウンタC3が設けられており、「0013H」のアドレスに対応する1バイトエリアに変動種別カウンタC5が設けられており、「0014H」のアドレスに対応する1バイトエリアに普電乱数カウンタC6が設けられている。また、「0015H」~「0016H」のアドレスに対応する2バイトのエリア(以下、2バイトエリアともいう。)に当たり乱数カウンタC1が設けられているとともに、「0017H」~「0018H」のアドレスに対応する2バイトエリアに乱数初期値カウンタC4が設けられている。
As shown in FIG. 12(a), in the
具体的には、「0015H」のアドレスに対応する1バイトエリアに当たり乱数カウンタC1の下位1バイトのエリアである下位エリアが設定されているとともに、「0016H」のアドレスに対応する1バイトエリアに当該当たり乱数カウンタC1の上位1バイトのエリアである上位エリアが設定されている。また、「0017H」のアドレスに対応する1バイトエリアに乱数初期値カウンタC4の下位エリア(下位1バイトのエリア)が設定されているとともに、「0018H」のアドレスに対応する1バイトエリアに当該乱数初期値カウンタC4の上位エリア(上位1バイトのエリア)が設定されている。このように、特定制御用のワークエリア121において、これらのカウンタC1~C6は連続する「0011H」~「0018H」のアドレス範囲に設けられている。
Specifically, a lower area, which is a lower 1-byte area of the random number counter C1, is set in a 1-byte area corresponding to the address "0015H", and a 1-byte area corresponding to the address "0016H" is set. A high-order area, which is an area of the high-
大当たり種別カウンタC2の最大値は「99」であり、リーチ乱数カウンタC3の最大値は「238」であり、変動種別カウンタC5の最大値は「198」であり、普電乱数カウンタC6の最大値は「250」である。また、当たり乱数カウンタC1及び乱数初期値カウンタC4の最大値は「7999」である。 The maximum value of the jackpot type counter C2 is "99", the maximum value of the reach random number counter C3 is "238", the maximum value of the fluctuation type counter C5 is "198", and the maximum value of the general electric random number counter C6. is "250". Also, the maximum values of the winning random number counter C1 and the random number initial value counter C4 are "7999".
図12(b)に示すように、特定制御用のワークエリア121において、「0019H」のアドレスに対応する1バイトエリアには大当たり種別カウンタC2の最大値(「99」)が設定される大当たり種別用最大値カウンタCN2が設けられており、001AHのアドレスに対応する1バイトエリアにはリーチ乱数カウンタC3の最大値(「238」)が設定されるリーチ用最大値カウンタCN3が設けられており、001BHのアドレスに対応する1バイトエリアには変動種別カウンタC5の最大値(「198」)が設定される変動種別用最大値カウンタCN5が設けられており、001CHのアドレスに対応する1バイトエリアには普電乱数カウンタC6の最大値(「250」)が設定される普電用最大値カウンタCN6が設けられている。また、「001DH」~「001EH」のアドレスに対応する2バイトエリアには当たり乱数カウンタC1の最大値(「7999」)が設定される当たり用最大値カウンタCN1が設けられているとともに、「001FH」~「0020H」のアドレスに対応する2バイトエリアには乱数初期値カウンタC4の最大値(「7999」)が設定される初期値用最大値カウンタCN4が設けられている。
As shown in FIG. 12(b), in the
具体的には、001DHのアドレスに対応する1バイトエリアに当たり用最大値カウンタCN1の下位エリア(下位1バイトのエリア)が設定されているとともに、001EHのアドレスに対応する1バイトエリアに当該当たり用最大値カウンタCN1の上位エリア(上位1バイトのエリア)が設定されている。また、001FHのアドレスに対応する1バイトエリアに初期値用最大値カウンタCN4の下位エリア(下位1バイトのエリア)が設定されているとともに、0020Hのアドレスに対応する1バイトエリアに当該初期値用最大値カウンタCN4の上位エリア(上位1バイトのエリア)が設定されている。
Specifically, the lower area (lower 1-byte area) of the hit maximum value counter CN1 is set in the 1-byte area corresponding to the address 001DH, and the 1-byte area corresponding to the address 001EH. A high-order area (high-order 1-byte area) of the maximum value counter CN1 is set. In addition, the lower area (lower 1-byte area) of the initial value maximum value counter CN4 is set in the 1-byte area corresponding to the address 001FH, and the 1-byte area corresponding to the
まず、普電乱数カウンタC6について説明する。普電乱数カウンタC6は、0~250の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。普電乱数カウンタC6は定期的に更新され、スルーゲート35に遊技球が入賞したタイミングで特定制御用のワークエリア121における普図保留エリア114に格納される。そして、所定のタイミングにおいて、その格納された普電乱数カウンタC6の値によって普電役物34aを開放状態に制御するか否かの抽選が行われる。
First, the general electric random number counter C6 will be described. The general electric random number counter C6 is configured to be sequentially incremented by 1 within the range of 0 to 250, and return to "0" after reaching the maximum value. The general electric random number counter C6 is periodically updated, and stored in the general
本パチンコ機10では、普電役物34aによるサポートの態様が相互に異なるように複数種類のサポートモードが設定されている。詳細には、サポートモードには、遊技領域PAに対して同様の態様で遊技球の発射が継続されている状況で比較した場合に、第2作動口34の普電役物34aが単位時間当たりに開放状態となる頻度が相対的に高低となるように、高頻度サポートモードと低頻度サポートモードとが設定されている。
In this
高頻度サポートモードと低頻度サポートモードとでは、普電乱数カウンタC6を用いた普電開放抽選における普電開放状態当選となる確率は同一(例えば、共に4/5)となっているが、高頻度サポートモードでは低頻度サポートモードよりも、普電開放状態当選となった際に普電役物34aが開放状態となる回数が多く設定されており、さらに1回の開放時間が長く設定されている。この場合、高頻度サポートモードにおいて普電開放状態当選となり普電役物34aの開放状態が複数回発生する場合において、1回の開放状態が終了してから次の開放状態が開始されるまでの閉鎖時間は、1回の開放時間よりも短く設定されている。さらにまた、高頻度サポートモードでは低頻度サポートモードよりも、1回の普電開放抽選が行われてから次の普電開放抽選が行われる上で最低限確保される確保時間(すなわち、普図表示部38aにおける1回の表示継続時間)が短く設定されている。 In the high-frequency support mode and the low-frequency support mode, the probability of winning the general electricity open state in the general electricity open lottery using the general electricity random number counter C6 is the same (for example, 4/5 for both), but the probability is high. In the frequency support mode, the number of times the general electrical accessory 34a is in the open state when the general electrical open state is won is set more than in the low frequency support mode, and the open time for one time is set longer. there is In this case, in the high frequency support mode, when the general electric open state is won and the open state of the general electric accessory 34a occurs multiple times, the time from the end of one open state to the start of the next open state The closing time is set shorter than one opening time. Furthermore, in the high-frequency support mode, compared to the low-frequency support mode, the minimum secured time (i.e., the The duration of one display on the display section 38a) is set short.
上記のとおり、高頻度サポートモードでは、低頻度サポートモードよりも第2作動口34への入賞が発生する確率が高くなる。換言すれば、低頻度サポートモードでは、第2作動口34よりも第1作動口33への入賞が発生する確率が高くなるが、高頻度サポートモードでは、第1作動口33よりも第2作動口34への入賞が発生する確率が高くなる。
As described above, in the high-frequency support mode, the probability of winning the
なお、高頻度サポートモードを低頻度サポートモードよりも単位時間当たりに普電開放状態となる頻度を高くする上での構成は、上記のものに限定されることはなく、例えば普電開放抽選における普電開放状態当選となる確率を高くする構成としてもよい。また、1回の普電開放抽選が行われてから次の普電開放抽選が行われる上で確保される確保時間(例えば、スルーゲート35への入賞に基づき普図表示部38aにて実行される変動表示の時間)が複数種類用意されている構成においては、高頻度サポートモードでは低頻度サポートモードよりも、短い確保時間が選択され易い又は平均の確保時間が短くなるように設定されていてもよい。さらには、開放回数を多くする、開放時間を長くする、1回の普電開放抽選が行われてから次の普電開放抽選が行われる上で確保される確保時間を短くする、係る確保時間の平均時間を短くする及び当選確率を高くすることのうち、いずれか1条件又は任意の組合せの条件を適用することで、低頻度サポートモードに対する高頻度サポートモードの有利性を高めてもよい。 In addition, the configuration for making the high-frequency support mode more frequent than the low-frequency support mode to become the electric power open state per unit time is not limited to the above, for example, in the electric power open lottery A configuration may be adopted in which the probability of winning the electric power open state is increased. In addition, after one general electric open lottery is performed, the time secured for the next general electric open lottery In a configuration where multiple types of variable display time) are prepared, in the high-frequency support mode, it is easier to select a shorter reserved time than in the low-frequency support mode, or is set so that the average reserved time is shorter. good too. In addition, the number of open times is increased, the open time is lengthened, and the secured time that is secured after one electric power open lottery is held and the next electric power open lottery is held is shortened. The advantage of the high-frequency support mode over the low-frequency support mode may be increased by applying any one condition or any combination of shortening the average time of winning and increasing the probability of winning.
普電乱数カウンタC6を用いた普電開放抽選において普電開放状態当選となった場合、普電開放状態となる。当該普電開放状態は、予め定められた回数の普電役物34aの開閉が行われた場合、又は予め定められた上限個数の遊技球が第2作動口34に入賞にした場合に、終了する。これらの内容について具体的には、低頻度サポートモード及び高頻度サポートモードのいずれであっても上記上限個数は10個で共通している。一方、普電役物34aの開閉回数は低頻度サポートモードであれば1回であるのに対して、高頻度サポートモードであれば当該低頻度サポートモードの場合よりも多い複数回であり具体的には3回となっている。また、普電役物34aの1回の開放継続時間は、低頻度サポートモードであれば1秒であるのに対して、高頻度サポートモードであれば2秒となっている。 If the general power open state is won in the general power open lottery using the general power random number counter C6, the general power open state is entered. The general electric open state ends when the general electric accessory 34a is opened and closed a predetermined number of times, or when a predetermined upper limit number of game balls wins the second operation opening 34. do. More specifically, the upper limit number is 10 in both the low-frequency support mode and the high-frequency support mode. On the other hand, the number of times of opening and closing the general electric accessory 34a is one in the low-frequency support mode, whereas in the high-frequency support mode, it is more than the low-frequency support mode. 3 times. In addition, the duration of one opening of the general electric accessory 34a is 1 second in the low frequency support mode, whereas it is 2 seconds in the high frequency support mode.
次に、当たり乱数カウンタC1について説明する。当たり乱数カウンタC1は、0~7999の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。特に当たり乱数カウンタC1が1周した場合、その時点の乱数初期値カウンタC4の値が当該当たり乱数カウンタC1の初期値として読み込まれる。なお、乱数初期値カウンタC4は、当たり乱数カウンタC1と同様のループカウンタである(値=0~7999)。 Next, the winning random number counter C1 will be described. The hit random number counter C1 is configured to be incremented by 1 in order within the range of 0 to 7999, and return to "0" after reaching the maximum value. In particular, when the winning random number counter C1 makes one round, the value of the random number initial value counter C4 at that time is read as the initial value of the winning random number counter C1. The random number initial value counter C4 is a loop counter similar to the winning random number counter C1 (value=0 to 7999).
当たり乱数カウンタC1は後述するタイマ割込み処理(図26)にて定期的に更新されるとともに後述するメイン処理(図15)にて非定期的に更新される。当たり乱数カウンタC1の値は、遊技球が第1作動口33に入賞したタイミングで特定制御用のワークエリア121における第1特図保留エリア115に格納されるとともに、遊技球が第2作動口34に入賞したタイミングで特定制御用のワークエリア121における第2特図保留エリア116に格納される。
The hit random number counter C1 is periodically updated by timer interrupt processing (FIG. 26) described later, and is also irregularly updated by main processing (FIG. 15) described later. The value of the hit random number counter C1 is stored in the first special
大当たり当選となる乱数の値は、主側ROM64に当否テーブルとして記憶されている。図13は主側ROM64に記憶されている各種テーブルを説明するための説明図である。当否テーブルとして、低確率モード用の低確当否テーブル64a~64fと、高確率モード用の高確当否テーブル64gとが記憶されている。
The values of random numbers for winning the jackpot are stored in the
低確当否テーブル64a~64fは、「設定1」~「設定6」の設定状態に1対1で対応させて設けられている。つまり、パチンコ機10の設定状態が「設定1」である場合に参照される設定1用の低確当否テーブル64aと、パチンコ機10の設定状態が「設定2」である場合に参照される設定2用の低確当否テーブル64bと、パチンコ機10の設定状態が「設定3」である場合に参照される設定3用の低確当否テーブル64cと、パチンコ機10の設定状態が「設定4」である場合に参照される設定4用の低確当否テーブル64dと、パチンコ機10の設定状態が「設定5」である場合に参照される設定5用の低確当否テーブル64eと、パチンコ機10の設定状態が「設定6」である場合に参照される設定6用の低確当否テーブル64fと、が存在している。
The low certainty tables 64a to 64f are provided in one-to-one correspondence with the setting states of "setting 1" to "setting 6". That is, the low accuracy table 64a for setting 1 referred to when the setting state of the
これら低確当否テーブル64a~64fは高い設定値ほど大当たり結果の当選確率が高くなるように設定されている。具体的には、設定1用の低確当否テーブル64aには大当たり結果となる値が25個設定されている。設定1用の低確当否テーブル64aが参照された場合には1/320で大当たり結果となる。設定2用の低確当否テーブル64bには大当たり結果となる値が26個設定されている。設定2用の低確当否テーブル64bが参照された場合には約1/308で大当たり結果となる。設定3用の低確当否テーブル64cには大当たり結果となる値が27個設定されている。設定3用の低確当否テーブル64cが参照された場合には約1/296で大当たり結果となる。設定4用の低確当否テーブル64dには大当たり結果となる値が28個設定されている。設定4用の低確当否テーブル64dが参照された場合には約1/286で大当たり結果となる。設定5用の低確当否テーブル64eには大当たり結果となる値が29個設定されている。設定5用の低確当否テーブル64eが参照された場合には約1/276で大当たり結果となる。設定6用の低確当否テーブル64fには大当たり結果となる値が30個設定されている。設定6用の低確当否テーブル64fが参照された場合には約1/267で大当たり結果となる。これにより、パチンコ機10の設定状態が高い設定値である方が低確率モードにおいて大当たり結果が発生し易くなり、遊技者にとって有利となる。
These low certainty tables 64a to 64f are set so that the higher the setting value, the higher the winning probability of the jackpot result. Specifically, 25 values that result in a big win are set in the low certainty table 64a for setting 1. FIG. When the low certainty table 64a for setting 1 is referred to, 1/320 results in a big win. 26 values that result in a big win are set in the low certainty table 64b for the
一方、高確当否テーブル64gは、「設定1」~「設定6」のいずれの設定状態であっても共通となるように1種類のみ設けられている。高確当否テーブル64gは「設定1」~「設定6」のいずれの設定状態であっても低確当否テーブル64a~64fよりも大当たり結果の当選確率が高くなるように設定されている。具体的には、高確当否テーブル64gには大当たり結果となる値が266個設定されており、それ以外の値が外れ結果となる値となっている。高確当否テーブル64gが参照された場合には約1/30で大当たり結果となる。これにより、パチンコ機10の設定状態に関係なく高確率モードを低確率モードよりも有利な状態とすることが可能となる。また、最も低い設定状態である「設定1」であっても高確率モードとなることで最も高い設定状態である「設定6」の低確率モードよりも大当たり結果となる確率を高くすることが可能となる。また、高確率モードについてはパチンコ機10の設定状態による有利又は不利が生じないようにすることが可能となるとともに、高確当否テーブル64gを主側ROM64にて予め記憶するための記憶容量を抑えることが可能となる。
On the other hand, the high certainty table 64g is provided with only one type so as to be common to any setting state of "setting 1" to "setting 6". The high-probability table 64g is set so that the winning probability of the jackpot results is higher than the low-probability tables 64a-64f in any setting state of "setting 1" to "setting 6". Specifically, 266 values that result in a big hit result are set in the high probability table 64g, and the other values are values that result in a loss result. When the high certainty table 64g is referred to, a jackpot result is obtained at about 1/30. As a result, regardless of the setting state of the
低確当否テーブル64a~64f及び高確当否テーブル64gには小当たり結果となる値が40個設定されている。当否判定では1/200の確率で小当たり結果となる。当否判定において小当たり結果となる確率は、「設定1」~「設定6」において同一であるとともに、低確率モード及び高確率モードにおいて同一である。 40 small hit results are set in the low accuracy tables 64a to 64f and the high accuracy table 64g. In the success/failure determination, the result is a small hit with a probability of 1/200. The probability of a small hit result in the success/failure determination is the same in "setting 1" to "setting 6", and is also the same in the low probability mode and the high probability mode.
次に、大当たり種別カウンタC2について説明する。大当たり種別カウンタC2は、0~99の範囲内で順に「1」ずつ加算され、最大値に達した後に「0」に戻る構成となっている。大当たり種別カウンタC2は定期的に更新される。大当たり種別カウンタC2の値は、遊技球が第1作動口33に入賞したタイミングで第1特図保留エリア115に格納されるとともに、遊技球が第2作動口34に入賞したタイミングで第2特図保留エリア116に格納される。そして、この格納された大当たり種別カウンタC2の値を利用して大当たり結果の種類を振り分ける振分判定が行われる。
Next, the jackpot type counter C2 will be described. The jackpot type counter C2 is configured to be incremented by "1" in order within the range of 0 to 99, and return to "0" after reaching the maximum value. The jackpot type counter C2 is periodically updated. The value of the jackpot type counter C2 is stored in the first special
大当たり種別カウンタC2に対する大当たり結果の種類の振分先は、主側ROM64に振分テーブルとして記憶されている。振分テーブルとしては、第1特図側保留情報の振分判定に際して使用される第1特図用振分テーブル64hと、第2特図側保留情報の振分判定に際して使用される第2特図用振分テーブル64jと、が設定されている。図14(a)は第1特図用振分テーブル64hの内容を説明するための説明図であり、図14(b)は第2特図用振分テーブル64jの内容を説明するための説明図である。図14(a)及び図14(b)に示すように、振分テーブル64h,64jには、大当たり結果の種類として、4R高確大当たり結果と、8R高確大当たり結果と、16R高確大当たり結果とが設定されている。
The distribution destination of the type of the jackpot result for the jackpot type counter C2 is stored in the
4R高確大当たり結果では、ラウンド遊技が4回発生する開閉実行モードとなる。また、開閉実行モードの終了後には、開閉実行モード移行前の当否抽選モードがいずれであっても高確率モードとなるとともに開閉実行モード移行前のサポートモードがいずれであっても高頻度サポートモードとなる。これら高確率モード及び高頻度サポートモードは8回の遊技回が消化されるまで継続する。4R高確大当たり結果を契機とした開閉実行モードが終了した後に開閉実行モードが新たに発生することなく8回の遊技回が消化された場合には、当否抽選モードが低確率モードとなり、サポートモードが低頻度サポートモードとなる。 In the 4R high-probability jackpot result, it becomes an opening and closing execution mode in which round games occur four times. Further, after the opening/closing execution mode ends, the high probability mode is set regardless of whether the winning/failure lottery mode before shifting to the opening/closing execution mode is set, and the high-frequency support mode is set regardless of the support mode before shifting to the opening/closing execution mode. Become. These high-probability mode and high-frequency support mode continue until 8 game rounds are completed. After the opening/closing execution mode triggered by the 4R high-probability jackpot result is completed, when 8 game rounds are completed without the opening/closing execution mode newly occurring, the winning/failure lottery mode becomes the low-probability mode, and the support mode. is the low-frequency support mode.
8R高確大当たり結果では、ラウンド遊技が8回発生する開閉実行モードとなる。また、開閉実行モードの終了後には、開閉実行モード移行前の当否抽選モードがいずれであっても高確率モードとなるとともに開閉実行モード移行前のサポートモードがいずれであっても高頻度サポートモードとなる。これら高確率モード及び高頻度サポートモードは8回の遊技回が消化されるまで継続する。8R高確大当たり結果を契機とした開閉実行モードが終了した後に開閉実行モードが新たに発生することなく8回の遊技回が消化された場合には、当否抽選モードが低確率モードとなり、サポートモードが低頻度サポートモードとなる。 In the 8R high-probability jackpot result, it becomes an opening and closing execution mode in which round games occur eight times. Further, after the opening/closing execution mode ends, the high probability mode is set regardless of whether the winning/failure lottery mode before shifting to the opening/closing execution mode is set, and the high-frequency support mode is set regardless of the support mode before shifting to the opening/closing execution mode. Become. These high-probability mode and high-frequency support mode continue until 8 game rounds are completed. After the opening/closing execution mode triggered by the 8R high-probability jackpot result is completed, when 8 game rounds are completed without the opening/closing execution mode newly occurring, the success/failure lottery mode becomes the low-probability mode, and the support mode. is the low-frequency support mode.
16R高確大当たり結果では、ラウンド遊技が16回発生する開閉実行モードとなる。また、開閉実行モードの終了後には、開閉実行モード移行前の当否抽選モードがいずれであっても高確率モードとなるとともに開閉実行モード移行前のサポートモードがいずれであっても高頻度サポートモードとなる。これら高確率モード及び高頻度サポートモードは8回の遊技回が消化されるまで継続する。16R高確大当たり結果を契機とした開閉実行モードが終了した後に開閉実行モードが新たに発生することなく8回の遊技回が消化された場合には、当否抽選モードが低確率モードとなり、サポートモードが低頻度サポートモードとなる。 In the 16R high-probability jackpot result, it becomes an opening and closing execution mode in which round games occur 16 times. Further, after the opening/closing execution mode ends, the high probability mode is set regardless of whether the winning/failure lottery mode before shifting to the opening/closing execution mode is set, and the high-frequency support mode is set regardless of the support mode before shifting to the opening/closing execution mode. Become. These high-probability mode and high-frequency support mode continue until 8 game rounds are completed. After the opening/closing execution mode triggered by the 16R high-probability jackpot result is completed, when 8 game rounds are completed without the opening/closing execution mode newly occurring, the win/fail lottery mode becomes the low-probability mode, and the support mode. is the low-frequency support mode.
第1特図用振分テーブル64h及び第2特図用振分テーブル64jのいずれであっても振分対象となる大当たり結果の種類は4R高確大当たり結果、8R高確大当たり結果及び16R高確大当たり結果のいずれかとなっている。この場合に、第1特図用振分テーブル64hでは、図14(a)に示すように、「0~99」の大当たり種別カウンタC2の値のうち、「0~39」が4R高確大当たり結果に対応しており、「40~79」が8R高確大当たり結果に対応しており、「80~99」が16R高確大当たり結果に対応している。一方、第2特図用振分テーブル64jでは、図14(b)に示すように、「0~99」の大当たり種別カウンタC2の値のうち、「0~29」が4R高確大当たり結果に対応しており、「30~79」が8R高確大当たり結果に対応しており、「80~99」が16R高確大当たり結果に対応している。第1特図用振分テーブル64hと第2特図用振分テーブル64jとで16R高確大当たり結果が選択される確率は同一であるものの、第2特図用振分テーブル64jの場合、第1特図用振分テーブル64hよりも4R高確大当たり結果が選択される確率が低く8R高確大当たり結果が選択される確率が高く設定されている。したがって、大当たり当選となった場合に選択され得る大当たり結果の種類としては、第1特図側保留情報を契機とする場合よりも、第2特図側保留情報を契機とする場合の方が遊技者にとって有利である。 The types of jackpot results to be distributed in either the first special figure distribution table 64h or the second special figure distribution table 64j are the 4R high probability jackpot result, the 8R high probability jackpot result and the 16R high probability result. It is one of the jackpot results. In this case, in the first special figure distribution table 64h, as shown in FIG. It corresponds to the result, "40 to 79" corresponds to the 8R high probability jackpot result, and "80 to 99" corresponds to the 16R high probability jackpot result. On the other hand, in the second special figure distribution table 64j, as shown in FIG. Correspondingly, "30 to 79" corresponds to the 8R high probability jackpot result, and "80 to 99" corresponds to the 16R high probability jackpot result. Although the probability that the 16R high probability jackpot result is selected is the same between the first special figure distribution table 64h and the second special figure distribution table 64j, in the case of the second special figure distribution table 64j, the The probability that the 4R high probability jackpot result is selected is lower than the distribution table for 1 special figure 64h, and the probability that the 8R high probability jackpot result is selected is set high. Therefore, as the type of jackpot result that can be selected when the jackpot is won, the second special figure side reservation information is the trigger rather than the first special figure side reservation information. It is advantageous for those who
第1特図用振分テーブル64hは、「設定1」~「設定6」のいずれの設定状態であっても共通となるように1種類のみ設けられているとともに、第2特図用振分テーブル64jは、「設定1」~「設定6」のいずれの設定状態であっても共通となるように1種類のみ設けられている。これにより、振分判定の態様についてパチンコ機10の設定状態による有利又は不利が生じないようにすることが可能となるとともに、第1特図用振分テーブル64h及び第2特図用振分テーブル64jを主側ROM64にて予め記憶するための記憶容量を抑えることが可能となる。
The first special figure distribution table 64h is provided with only one type so that it is common to any setting state of "setting 1" to "setting 6", and the second special figure distribution table 64h Only one type of table 64j is provided so as to be common to any of the setting states of "setting 1" to "setting 6". As a result, it is possible to prevent the setting state of the
なお、パチンコ機10の設定状態に応じて振分判定の態様が相違する構成としてもよい。例えば、高い設定値ほど16R高確大当たり結果に振り分けられる確率を高くする構成としてもよく、高い設定値ほど16R高確大当たり結果又は8R高確大当たり結果に振り分けられる確率を高くする構成としてもよい。また、高い設定値ほど4R高確大当たり結果に振り分けられる確率を低くする構成としてもよく、高い設定値では4R高確大当たり結果に振り分けられないのに対して低い設定値では4R高確大当たり結果に振り分けられ得る構成としてもよい。これにより、高い設定値ほどラウンド遊技の発生回数が多くなり遊技者にとって有利になる構成とすることができる。
It should be noted that it is also possible to adopt a configuration in which the mode of distribution determination differs according to the setting state of the
次に、リーチ乱数カウンタC3について説明する。リーチ乱数カウンタC3は、0~238の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。ここで、本パチンコ機10には、図柄表示装置41における表示演出の一種として期待演出が設定されている。期待演出とは、図柄の変動表示を行うことが可能な図柄表示装置41を備え、所定の大当たり結果となる遊技回では最終的な停止結果が付与対応結果となる遊技機において、図柄表示装置41における図柄の変動表示が開始されてから停止結果が導出表示される前段階で、前記付与対応結果となり易い変動表示状態であると遊技者に思わせるための表示状態をいう。なお、付与対応結果について具体的には、いずれかの有効ライン上に同一の数字が付された図柄の組合せが停止表示される。
Next, the reach random number counter C3 will be described. The reach random number counter C3 is incremented by 1 in order within the range of 0 to 238, and returns to "0" after reaching the maximum value. Here, in the
期待演出には、リーチ表示と、リーチ表示が発生する前段階などにおいてリーチ表示の発生や付与対応結果の発生を期待させるための予告表示との2種類が設定されている。 There are two types of expectation effects: a ready-to-win display and an advance notice display for expecting the occurrence of the ready-to-win display and the occurrence of the grant correspondence result in a stage before the occurrence of the ready-to-win display.
リーチ表示には、図柄表示装置41の表示面41aに表示される複数の図柄列のうち一部の図柄列について図柄を停止表示させることで、リーチ図柄の組合せを表示し、その状態で残りの図柄列において図柄の変動表示を行う表示状態が含まれる。また、上記のようにリーチ図柄の組合せを表示した状態で、残りの図柄列において図柄の変動表示を行うとともに、その背景画面において所定のキャラクタなどを動画として表示することによりリーチ演出を行うものや、リーチ図柄の組合せを縮小表示させる又は非表示とした上で、表示面41aの略全体において所定のキャラクタなどを動画として表示することによりリーチ演出を行うものが含まれる。
In the ready-to-win display, a combination of ready-to-win symbols is displayed by stopping and displaying the symbols of some of the plurality of symbol rows displayed on the display surface 41a of the
予告表示には、図柄表示装置41の表示面41aにおいて図柄の変動表示が開始されてから、全ての図柄列Z1~Z3にて図柄が変動表示されている状況において、又は一部の図柄列であって複数の図柄列にて図柄が変動表示されている状況において、図柄列Z1~Z3上の図柄とは別にキャラクタを表示させる態様が含まれる。また、背景画面をそれまでの態様とは異なる所定の態様とするものや、図柄列Z1~Z3上の図柄をそれまでの態様とは異なる所定の態様とするものも含まれる。かかる予告表示は、リーチ表示が行われる場合及びリーチ表示が行われない場合のいずれの遊技回においても発生し得るが、リーチ表示の行われる場合の方がリーチ表示の行われない場合よりも高確率で発生するように設定されている。
In the advance notice display, after the start of the variable display of the symbols on the display surface 41a of the
リーチ表示は、最終的に同一の図柄の組合せが停止表示される遊技回では、リーチ乱数カウンタC3の値に関係なく実行される。一方、小当たり結果に対応した遊技回では、リーチ乱数カウンタC3の値に関係なく実行されない。また、外れ結果に対応した遊技回では、主側ROM64のリーチ用テーブル記憶エリアに記憶されたリーチ用テーブルを参照して所定のタイミングで取得したリーチ乱数カウンタC3の値がリーチ表示の発生に対応していると判定した場合に実行される。
The ready-to-win display is executed regardless of the value of the ready-to-win random number counter C3 in game rounds in which the same combination of symbols is finally stopped and displayed. On the other hand, in the game round corresponding to the result of the small hit, the game is not executed regardless of the value of the reach random number counter C3. In addition, in the game round corresponding to the result of losing, the value of the reach random number counter C3 obtained at a predetermined timing by referring to the reach table stored in the reach table storage area of the
一方、予告表示を行うか否かの決定は、主側CPU63において行うのではなく、音光側CPU93において行われる。この場合、音光側CPU93では、いずれかの大当たり結果又は小当たり結果に対応した遊技回の方が、外れ結果に対応した遊技回に比べ、予告表示が発生し易いこと、及び出現率の低い予告表示が発生し易いことの少なくとも一方の条件を満たすように、予告表示用の抽選処理を実行する。ちなみに、この抽選結果は、図柄表示装置41にて遊技回用の演出が実行される場合に反映される。
On the other hand, the determination of whether or not to perform the advance notice display is made not by the
次に、変動種別カウンタC5について説明する。変動種別カウンタC5は、例えば0~198の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。変動種別カウンタC5は、第1特図表示部37a又は第2特図表示部37bにおける表示継続時間と、図柄表示装置41における図柄の表示継続時間とを主側CPU63において決定する上で用いられる。具体的には、変動種別カウンタC5の値は、第1特図表示部37a又は第2特図表示部37bにおける変動表示の開始時及び図柄表示装置41による図柄の変動開始時における変動パターン決定に際して取得される。
Next, the variation type counter C5 will be described. The fluctuation type counter C5 is configured to be incremented by 1 in order within the range of 0 to 198, for example, and return to "0" after reaching the maximum value. The fluctuation type counter C5 is used for determining the display duration in the first special figure display portion 37a or the second special
<主側CPU63の処理構成について>
次に、主側CPU63にて遊技を進行させるために実行される各処理を説明する。かかる主側CPU63の処理としては大別して、電源投入に伴い起動されるメイン処理と、定期的に(本実施の形態では4ミリ秒周期で)起動されるタイマ割込み処理とがある。
<Regarding the processing configuration of the
Next, each process executed by the
<メイン処理>
まず、図15のフローチャートを参照しながらメイン処理を説明する。
<Main processing>
First, the main processing will be described with reference to the flowchart of FIG.
メイン処理では、まず電源投入ウエイト処理を実行する(ステップS101)。当該電源投入ウエイト処理では、例えばメイン処理が起動されてからウエイト用の所定時間(具体的には1秒)が経過するまで次の処理に進行することなく待機する。かかる電源投入ウエイト処理の実行期間において図柄表示装置41の動作開始及び初期設定が完了することとなる。その後、主側RAM65のアクセスを許可する(ステップS102)。
In the main process, power-on wait process is first executed (step S101). In the power-on wait process, for example, the process waits without proceeding to the next process until a predetermined wait time (specifically, one second) elapses after the main process is activated. The start of operation and initial setting of the
その後、「LD IY,0000H」という命令を実行する(ステップS103)。ステップS103では、LD命令により、主側MPU62のIYレジスタ109に特定制御用基準アドレスである「0000H」をロードする。特定制御用基準アドレスは、特定制御用の処理が実行されている状況において特定制御用のワークエリア121における「0000H」~「00FFH」のアドレスに対応するエリアを指定するアドレス指定を行うためのデータのデータ容量を低減するために利用される。図10(a)に示すように、「0000H」は、特定制御用のワークエリア121における先頭アドレスである。
After that, the command "LD IY, 0000H" is executed (step S103). In step S103, the IY register 109 of the
このように、IYレジスタ109には、特定制御用の処理であるメイン処理の開始時に特定制御用基準アドレス(「0000H」)が格納される。これにより、後述する第1LDY命令及び第2LDY命令において、「0000H」~「00FFH」のいずれかのアドレス指定を行う場合に当該アドレス指定のデータを2バイトのアドレス情報における下位1バイトのみとすることが可能となる。 Thus, the IY register 109 stores the specific control reference address (“0000H”) at the start of the main process, which is the process for specific control. As a result, in the first LDY instruction and the second LDY instruction, which will be described later, when any one of "0000H" to "00FFH" is specified, the address specification data is only the lower 1 byte in the 2-byte address information. becomes possible.
その後、「LD TP,9000H」という命令を実行する(ステップS104)。ステップS104では、LD命令により、主側MPU62のTPレジスタ111にデータテーブルの基準アドレスである「9000H」をロードする(ステップS104)。図10(b)を参照しながら既に説明したとおり、主側ROM64において特定制御用のデータは「9000H」~「94FFH」のアドレス範囲に設定されているとともに、非特定制御用のデータは「9903H」~「9BFFH」のアドレス範囲に設定されている。主側ROM64においてデータテーブルが記憶されているエリアに対応するアドレスの上位4ビットは「9H」で共通している。TPレジスタ111には、メイン処理の開始時にデータテーブルの基準アドレス(「9000H」)が格納される。これにより、後述するLDT命令において、「9000H」~「94FFH」,「9903H」~「9BFFH」のいずれかのアドレス指定を行う場合に当該アドレス指定のデータを2バイトのアドレス情報における下位12ビットのみとすることが可能となる。また、後述するLDB命令及びLDB更新命令においてTPレジスタ111に格納されているデータテーブルの基準アドレスを利用可能とすることができる。
After that, the command "LD TP, 9000H" is executed (step S104). In step S104, the LD instruction loads the TP register 111 of the
その後、設定キー挿入部68aがON操作されているか否かを判定する(ステップS105)。設定キー挿入部68aがON操作されていない場合(ステップS105:NO)、リセットボタン68cが押圧操作されているか否かを判定する(ステップS106)。リセットボタン68cが押圧操作されている場合(ステップS106:YES)には、一部クリア処理を実行する(ステップS107)。
Thereafter, it is determined whether or not the setting key insertion portion 68a is turned on (step S105). If the setting key insertion portion 68a has not been turned ON (step S105: NO), it is determined whether or not the
一部クリア処理(ステップS107)では、特定制御用のワークエリア121に設けられた設定値カウンタの情報を維持しながら、主側RAM65の各エリアを「0」クリアするとともにその「0」クリアしたエリアに対して初期設定を行う。設定値カウンタは、パチンコ機10の設定値を主側CPU63にて把握可能とするカウンタである。設定値カウンタは1バイトからなり、設定値カウンタには「設定1」~「設定6」に対応する「1」~「6」の数値情報が格納される。設定キー挿入部68aのON操作を伴わずにリセットボタン68cを押圧操作しながらパチンコ機10への動作電力の供給が開始された場合には設定値の情報(設定値カウンタに格納されている情報)についてはパチンコ機10への動作電力の供給が停止される前の状態に維持したまま主側RAM65のクリア処理が実行されるとともにそのクリア処理が実行された記憶エリアに対して初期設定が行われる。これにより、設定値の変更を要することなく主側RAM65の他のエリアを初期化させることが可能となる。
In the partial clearing process (step S107), each area of the
一部クリア処理(ステップS107)では、まず設定値カウンタの情報をWレジスタ104aに退避させる。その後、主側RAM65における「0000H」~「02FFH」のアドレスに設定されている特定制御用のワークエリア121を「0」クリアする第1クリア処理を実行するとともに、当該「0」クリア後の特定制御用のワークエリア121について初期設定を行う。その後、Wレジスタ104aに退避させた情報を設定値カウンタに書き込む。その後、主側RAM65における「0403H」~「044FH」のアドレスに設定されている特定制御用のスタックエリア123を「0」クリアする第2クリア処理を実行するとともに、当該「0」クリア後の特定制御用のスタックエリア123について初期設定を行う。その後、主側RAM65における「0303H」~「03FFH」のアドレスに設定されている非特定制御用のワークエリア122を「0」クリアする第3クリア処理を実行するとともに、当該「0」クリア後の非特定制御用のワークエリア122について初期設定を行う。その後、主側RAM65における「0453H」~「04AFH」のアドレスに設定されている非特定制御用のスタックエリア124を「0」クリアする第4クリア処理を実行するとともに、当該「0」クリア後の非特定制御用のスタックエリア124について初期設定を行う。一部クリア処理(ステップS104)における第1クリア処理では、IYレジスタ109に格納されている特定制御用基準アドレス(「0000H」)を利用して、「0」クリアの対象となるエリアの開始アドレス(「0000H」)を指定する。なお、当該第1クリア処理の詳細については後述する。
In the partial clearing process (step S107), first, the information of the set value counter is saved in the
一部クリア処理(ステップS107)では、主側MPU62の各種レジスタのうちIYレジスタ109及びTPレジスタ111以外のレジスタについて、「0」クリアを行った後に初期設定を行う。一方、IYレジスタ109に特定制御用基準アドレス(「0000H」)が設定されている状態及びTPレジスタ111にデータテーブルの基準アドレス(「9000H」)が設定されている状態は維持する。
In the partial clearing process (step S107), the registers other than the
ステップS107にて一部クリア処理を実行した後は、特定制御用のワークエリア121に設けられた一部クリアフラグに「1」をセットする(ステップS108)。一部クリアフラグは、一部クリア処理(ステップS107)が実行されたことを主側CPU63にて把握可能とするフラグである。ステップS108にて一部クリアフラグに「1」がセットされることにより、後述する復帰コマンド送信処理(ステップS113)において、一部クリア処理(ステップS107)が実行されたことに対応する復帰コマンド(一部クリア時の復帰コマンド)を音光側CPU93に対して送信することが可能となる。また、一部クリアフラグに「1」がセットされることにより、後述するクリア対応処理(ステップS120)において後述するクリア時設定処理(図22(b))を実行することが可能となる。
After executing the partial clear processing in step S107, the partial clear flag provided in the
リセットボタン68cが押圧操作されていない場合(ステップS106:NO)には、停電フラグ131a(図16(b))に「1」がセットされているか否かを判定する(ステップS109)。停電フラグ131aは特定制御用のワークエリア121に設けられており、主側CPU63への動作電力の供給が停止される場合において予め定められた停電時処理が正常に実行された場合には当該停電フラグ131aに「1」がセットされることとなる。なお、停電フラグ131aの詳細については後述する。
If the
停電フラグ131aに「1」がセットされている場合(ステップS109:YES)には、チェックサムの算出結果が電源遮断時に保存したチェックサムと一致するか否かすなわち記憶保持されたデータの有効性を判定する(ステップS110)。 If the power failure flag 131a is set to "1" (step S109: YES), it determines whether the checksum calculation result matches the checksum saved at the time of power failure, that is, the validity of the stored data. is determined (step S110).
ステップS108の処理を実行した場合、又はステップS110にて肯定判定をした場合には、パチンコ機10の設定値が正常か否かを判定する(ステップS111)。ステップS111では、特定制御用のワークエリア121に設けられた設定値カウンタの値に基づいてパチンコ機10の設定値を把握する。既に説明したとおり、設定値カウンタには「設定1」~「設定6」に対応する「1」~「6」の数値情報が格納される。ステップS111では、設定値カウンタの値が「1」~「6」のいずれかである場合に正常であると判定し、「0」又は「7」以上である場合に異常であると判定する。
When the process of step S108 is executed, or when an affirmative determination is made in step S110, it is determined whether or not the setting value of the
ステップS109~ステップS111のいずれかで否定判定をした場合には動作禁止処理を実行する。動作禁止処理では、ホール管理者等にエラーの発生を報知するためのエラー報知処理を実行した後に(ステップS112)、無限ループとなる。当該動作禁止処理は、一部クリア処理(ステップS107)又は後述する全部クリア処理(ステップS114)が実行されることにより解除される。 When a negative determination is made in any of steps S109 to S111, operation prohibition processing is executed. In the operation prohibition process, after executing an error notification process for notifying the hall manager or the like of the occurrence of an error (step S112), an infinite loop occurs. The operation prohibition process is canceled by executing the partial clear process (step S107) or the all clear process (step S114) described later.
ステップS109~ステップS111の全てにおいて肯定判定をした場合には、復帰コマンド送信処理を実行する(ステップS113)。復帰コマンド送信処理では、特定制御用のワークエリア121における一部クリアフラグに「1」がセットされている場合には音光側CPU93に対して一部クリア時の復帰コマンドを送信する。一部クリア時の復帰コマンドは一部クリア処理(ステップS107)が実行されたことを音光側CPU93に認識させるためのコマンドである。音光側CPU93は、一部クリア時の復帰コマンドを受信した場合、一部クリア処理(ステップS107)が実行されたことを報知する表示が行われるように図柄表示装置41の表示制御を行う。これにより、一部クリア処理(ステップS107)が実行されたことを遊技ホールの管理者に報知することができる。また、ステップS113における復帰コマンド送信処理では、一部クリアフラグに「1」がセットされていない場合、音光側CPU93に対して通常復帰コマンドを送信する。通常復帰コマンドは電源復帰に際して一部クリア処理(ステップS107)及び後述する全部クリア処理(ステップS114)が実行されなかったことを音光側CPU93に認識させるためのコマンドである。音光側CPU93は、通常復帰コマンドを受信した場合、電源復帰に際して一部クリア処理(ステップS107)及び全部クリア処理(ステップS114)が実行されなかったことを報知する表示が行われるように図柄表示装置41の表示制御を行う。これにより、電源復帰に際して一部クリア処理(ステップS107)及び全部クリア処理(ステップS114)が実行されなかったことを遊技ホールの管理者に報知することができる。なお、復帰コマンド送信処理の詳細については後述する。
When all of steps S109 to S111 are affirmative, return command transmission processing is executed (step S113). In the return command transmission process, when the partial clear flag in the
一方、設定キー挿入部68aがON操作されている場合(ステップS105:YES)には全部クリア処理を実行する(ステップS114)。全部クリア処理では、主側RAM65においてパチンコ機10の設定状態を示す設定値の情報が設定されたエリアも含めて、主側RAM65の全てのエリアを「0」クリアするとともにその「0」クリアしたエリアに対して初期設定を行う。つまり、パチンコ機10の設定状態を変更するための操作が行われている場合にはリセットボタン68cが押圧操作されていなくても主側RAM65の全てのエリアが「0」クリアされるとともにそのクリア処理が実行された記憶エリアに対して初期設定が行われる。なお、パチンコ機10の設定状態を変更するための操作が行われている場合であってもリセットボタン68cが押圧操作されていない場合には主側RAM65の全部クリア処理が実行されずに、パチンコ機10の設定状態を変更するための操作が行われているとともにリセットボタン68cが押圧操作されている場合に全部クリア処理が実行される構成としてもよい。
On the other hand, if the setting key inserting portion 68a is ON-operated (step S105: YES), all clear processing is executed (step S114). In the all-clearing process, all areas of the
全部クリア処理(ステップS114)では、まず主側RAM65における「0000H」~「02FFH」のアドレスに設定されている特定制御用のワークエリア121を「0」クリアする第1クリア処理を実行するとともに、当該「0」クリア後の特定制御用のワークエリア121について初期設定を行う。その後、主側RAM65における「0403H」~「044FH」のアドレスに設定されている特定制御用のスタックエリア123を「0」クリアする第2クリア処理を実行するとともに、当該「0」クリア後の特定制御用のスタックエリア123について初期設定を行う。その後、主側RAM65における「0303H」~「03FFH」のアドレスに設定されている非特定制御用のワークエリア122を「0」クリアする第3クリア処理を実行するとともに、当該「0」クリア後の非特定制御用のワークエリア122について初期設定を行う。その後、主側RAM65における「0453H」~「04AFH」のアドレスに設定されている非特定制御用のスタックエリア124を「0」クリアする第4クリア処理を実行するとともに、当該「0」クリア後の非特定制御用のスタックエリア124について初期設定を行う。全部クリア処理(ステップS114)における第1クリア処理では、IYレジスタ109に格納されている特定制御用基準アドレス(「0000H」)を利用して、「0」クリアの対象となるエリアの開始アドレス(「0000H」)を指定する。なお、当該第1クリア処理の詳細については後述する。
In the all-clearing process (step S114), a first clearing process is executed to clear "0" the specific
全部クリア処理(ステップS114)では、既に説明した一部クリア処理(ステップS107)と同様に、主側MPU62の各種レジスタのうちIYレジスタ109及びTPレジスタ111以外のレジスタについて、「0」クリアを行った後に初期設定を行う。一方、IYレジスタ109に特定制御用基準アドレス(「0000H」)が設定されている状態及びTPレジスタ111にデータテーブルの基準アドレス(「9000H」)が設定されている状態は維持する。
In the all-clearing process (step S114), as in the already-described partial clearing process (step S107), among the various registers of the
ステップS114にて全部クリア処理を実行した後は、特定制御用のワークエリア121に設けられた全部クリアフラグに「1」をセットする(ステップS115)。全部クリアフラグは、全部クリア処理(ステップS114)が実行されたことを主側CPU63にて把握可能とするフラグである。ステップS115にて全部クリアフラグに「1」がセットされることにより、後述するクリア対応処理(ステップS120)において後述するクリア時設定処理(図22(b))を実行することが可能となる。
After executing the all-clear processing in step S114, the all-clear flag provided in the
その後、音光側CPU93に対して全部クリア時の復帰コマンドを送信する(ステップS116)。全部クリア時の復帰コマンドは、電源復帰に際して全部クリア処理(ステップS114)が実行されたことを音光側CPU93に対して認識させるためのコマンドである。音光側CPU93は、全部クリア時の復帰コマンドを受信した場合、全部クリア処理(ステップS114)が実行されたことを報知する表示が行われるように図柄表示装置41の表示制御を行う。これにより、全部クリア処理(ステップS114)が実行されたことを遊技ホールの管理者に報知することができる。その後、後述する設定値更新処理を実行する(ステップS117)。
After that, a return command for clearing all is transmitted to the sound and light side CPU 93 (step S116). The all-clear recovery command is a command for making the sound and light side CPU 93 recognize that the all-clear processing (step S114) has been executed at the time of power recovery. When receiving the all-clear return command, the sound and light side CPU 93 controls the display of the
ステップS113の処理を行った場合、又はステップS117の処理を行った場合には、電源投入設定処理を実行する(ステップS118)。電源投入設定処理では、停電フラグ131aの初期化といった特定制御用のワークエリア121における所定のエリアについて初期設定を行う。なお、電源投入設定処理の詳細については後述する。
When the process of step S113 is performed, or when the process of step S117 is performed, a power-on setting process is performed (step S118). In the power-on setting process, initial setting is performed for a predetermined area in the
その後、乱数最大値設定処理を実行する(ステップS119)。乱数最大値設定処理では、最大値カウンタCN1~CN6に、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3、乱数初期値カウンタC4、変動種別カウンタC5及び普電乱数カウンタC6の最大値を設定する。その後、クリア対応処理を実行する(ステップS120)。なお、乱数最大値設定処理(ステップS119)及びクリア対応処理(ステップS120)の詳細については後述する。 Thereafter, random number maximum value setting processing is executed (step S119). In the random number maximum value setting process, the maximum value counters CN1 to CN6 are set to the maximum values of the winning random number counter C1, the jackpot type counter C2, the reach random number counter C3, the random number initial value counter C4, the fluctuation type counter C5 and the general electric random number counter C6. set. After that, a clear handling process is executed (step S120). Details of the random number maximum value setting process (step S119) and the clear handling process (step S120) will be described later.
その後、ステップS121~ステップS124の残余処理に進む。主側CPU63はタイマ割込み処理を定期的に実行する構成であるが、メイン処理が開始された段階においてはタイマ割込み処理の発生が禁止されている。このタイマ割込み処理の発生が禁止された状態はステップS120の処理が完了した後にステップS121の処理が実行されることにより解除され、タイマ割込み処理の実行が許可される。主側CPU63はタイマ割込み処理を定期的に実行する構成であるが、1のタイマ割込み処理と次のタイマ割込み処理との間に残余時間が生じることとなる。この残余時間は各タイマ割込み処理の処理完了時間に応じて変動することとなるが、かかる不規則な時間を利用してステップS121~ステップS124の残余処理を繰り返し実行する。この点、当該ステップS121~ステップS124の残余処理は非定期的に実行される非定期処理であると言える。
After that, the process proceeds to the remaining processes of steps S121 to S124. The
残余処理では、まずタイマ割込み処理の発生を禁止している状態から許可する状態へ切り換える割込み許可の設定を行う(ステップS121)。その後、タイマ割込み処理の発生を禁止するために割込み禁止の設定を行う(ステップS122)。その後、乱数初期値カウンタC4の更新を行う乱数初期値更新処理を実行する(ステップS123)。乱数初期値更新処理では、乱数初期値カウンタC4の値を1加算するとともに、当該1加算後の値が最大値である「7999」を超えた場合に乱数初期値カウンタC4の値を「0」クリアする。 In the remaining processing, first, an interrupt permission setting is performed to switch from a state in which the occurrence of timer interrupt processing is prohibited to a state in which it is permitted (step S121). Thereafter, an interrupt prohibition setting is performed to prohibit the occurrence of timer interrupt processing (step S122). Thereafter, random number initial value update processing for updating the random number initial value counter C4 is executed (step S123). In the random number initial value update process, 1 is added to the value of the random number initial value counter C4, and when the value after the 1 addition exceeds the maximum value of "7999", the value of the random number initial value counter C4 is set to "0". clear.
その後、変動種別カウンタC5の更新を行う変動用カウンタ更新処理を実行する(ステップS124)。変動用カウンタ更新処理では、変動種別カウンタC5の値を1加算するとともに、当該1加算後の値が最大値である「250」を超えた場合に変動種別カウンタC5の値を「0」クリアする。その後、ステップS121に戻り、ステップS121~ステップS124の残余処理を繰り返す。 Thereafter, a variation counter update process for updating the variation type counter C5 is executed (step S124). In the fluctuation counter update process, 1 is added to the value of the fluctuation type counter C5, and when the value after the addition of 1 exceeds the maximum value of "250", the value of the fluctuation type counter C5 is cleared to "0". . After that, the process returns to step S121, and the remaining processes of steps S121 to S124 are repeated.
次に、メイン処理(図15)のステップS118における電源投入設定処理について説明する。 Next, the power-on setting process in step S118 of the main process (FIG. 15) will be described.
図16(a)は電源投入設定処理において「0」クリア及び初期設定が行われる記憶エリアを説明するための説明図である。図16(a)に示すように、特定制御用のワークエリア121における「0001H」のアドレスには停電エリア131が設けられており、「0008H」~「0009H」のアドレスには不正監視タイマカウンタ132が設けられており、「0021H」のアドレスには不正電波検知カウンタ133が設けられており、「0022H」のアドレスには不正磁気検知カウンタ134が設けられており、「0023H」のアドレスには異常振動検知カウンタ135が設けられている。
FIG. 16(a) is an explanatory diagram for explaining a storage area where "0" clearing and initial setting are performed in the power-on setting process. As shown in FIG. 16(a), a
電源投入設定処理において「0」クリア及び初期設定が行われる記憶エリアを特定するためのアドレスの上位1バイトは「00H」で共通している。電源投入設定処理では、Dレジスタ106aに当該「00H」を設定するとともに、当該アドレスの下位1バイトをデータテーブルから読み出してEレジスタ106bに設定することによりDEレジスタ106に当該アドレスの全体(2バイト)が格納されている状態とする。そして、DEレジスタ106に格納されているアドレス情報を用いて「0」クリア及び初期設定を行うエリアを指定する。これにより、アドレス指定のために主側ROM64に記憶しておくデータのデータ容量を低減することができる。
In the power-on setting process, the high-
停電エリア131は、停電フラグ131aを含む1バイトのエリアである。図16(b)は停電エリア131のデータ構成を説明するための説明図である。図16(b)に示すように、停電エリア131における最下位ビット(第0ビット)には停電フラグ131aが設定されているとともに、停電エリア131における第1~第7ビットは未使用のビットとなっている。
The
図示は省略するが、本パチンコ機10には、不正な電波を検知するための不正電波検知センサ、不正な磁気を検知するための不正磁気検知センサ、及び異常な振動を検知するための異常振動検知センサが設けられている。これらの検知センサの検知信号は、主側MPU62の入力側に入力される。主側CPU63は、不正電波検知センサから受信する検知信号がHI状態である場合に不正な電波が検知されている状態であることを把握し、不正磁気検知センサから受信する検知信号がHI状態である場合に不正な磁気が検知されている状態であることを把握し、異常振動検知センサから受信する検知信号がHI状態である場合に異常な振動が検知されている状態であることを把握する。不正電波検知カウンタ133は、不正な電波が検知されている状態が1回の不正監視基準期間(具体的には約262秒)中に5回特定されたか否かを主側CPU63にて把握可能とするカウンタであり、不正磁気検知カウンタ134は、不正な磁気が検知されている状態が1回の不正監視基準期間中に10回特定されたか否かを主側CPU63にて把握可能とするカウンタであり、異常振動検知カウンタ135は、異常な振動が検知されている状態が1回の不正監視基準期間中に15回特定されたか否かを主側CPU63にて把握可能とするカウンタである。これらの検知カウンタ133~135は1バイトからなる。不正電波検知カウンタ133には初期値として「5」(「0101B」)が設定され、不正磁気検知カウンタ134には初期値として「10」(「1010B」)が設定され、異常振動検知カウンタ135には初期値として「15」(「1111B」)が設定される。1回の不正監視基準期間は約262秒間であり、不正監視基準期間が終了した場合には次の不正監視基準期間が開始される。つまり、不正監視基準期間は、約262秒の周期で繰り返し設定される。なお、本明細書において数値の後に付された「B」は当該数値が2進数で表記されていることを示す記号である。
Although not shown, the
不正磁気検知カウンタ134の初期値は、遊技者の持ち物に含まれていた磁性体が遊技盤24に偶然に接近した場合に誤って不正と認識されないように、不正電波検知カウンタ133の初期値よりも大きく設定されている。また、異常振動検知カウンタ135の初期値は、遊技者が偶然にパチンコ機10に接触して軽く振動した場合に誤って不正と認識されないように、不正電波検知カウンタ133の初期値及び不正磁気検知カウンタ134の初期値よりも大きく設定されている。なお、これらの検知カウンタ133~135の初期値は、上記の値に限定されることはなく、任意である。
The initial value of the fraudulent magnetism detection counter 134 is less than the initial value of the fraudulent radio wave detection counter 133 so as not to be erroneously recognized as fraud when a magnetic material contained in the player's belongings accidentally approaches the
主側CPU63は、不正な電波が検知されている状態で後述するタイマ割込み処理(図26)が実行される度に不正電波検知カウンタ133の値を1減算し、不正な磁気が検知されている状態で後述するタイマ割込み処理(図26)が実行される度に不正磁気検知カウンタ134の値を1減算し、異常な振動が検知されている状態で後述するタイマ割込み処理(図26)が実行される度に異常振動検知カウンタ135の値を1減算する。そして、これらの検知カウンタ133~135のうちいずれかの値が「0」となった場合に不正検知対応処理を実行する。不正検知対応処理では特定制御用のワークエリア121に設けられた遊技停止フラグに「1」をセットする。遊技停止フラグは、遊技の進行を停止している状態であるか否かを主側CPU63にて把握可能とするフラグである。遊技停止フラグに「1」がセットされることにより、遊技の進行を停止している状態となる。なお、不正検知対応処理の詳細については後述する。
The
不正検知対応処理は、不正な電波が検知されている状態が1回の不正監視基準期間中に5回に亘って特定された場合、不正な磁気が検知されている状態が1回の不正監視基準期間中に10回に亘って特定された場合、又は異常な振動が検知されている状態が1回の不正監視基準期間中に15回に亘って特定された場合に実行される。このため、不正電波検知センサ、不正磁気検知センサ又は異常振動検知センサから受信している検知信号のLOW状態からHI状態への立ち上がりが1回検出された場合に直ちに不正検知対応処理を実行する構成と比較して、ノイズの影響により誤って不正検知対応処理が実行されてしまう可能性を低減することができる。 In the fraud detection response process, if the state in which fraudulent radio waves are detected is specified five times during one fraud monitoring reference period, the state in which fraudulent magnetism is detected is regarded as one fraud monitoring. It is executed when it is identified 10 times during the reference period, or when the state in which abnormal vibration is detected is identified 15 times during one fraud monitoring reference period. Therefore, when the detection signal received from the fraudulent radio wave detection sensor, the fraudulent magnetism detection sensor, or the abnormal vibration detection sensor is detected to rise once from the LOW state to the HI state, the fraud detection response processing is immediately executed. , it is possible to reduce the possibility that the fraud detection handling process is erroneously executed due to the influence of noise.
不正監視タイマカウンタ132は、不正検知対応処理が実行されることなく不正監視基準期間が経過したことを主側CPU63にて把握可能とする2バイトのカウンタである。不正監視タイマカウンタ132の初期値は「0」である。不正監視タイマカウンタ132は、後述するタイマ割込み処理(図26)が実行される度に1加算され、最大値である「65535」を超えた場合に1周して「0」となる。主側CPU63は、不正監視タイマカウンタ132の値が1周する度に不正監視基準期間が経過したことを特定するとともに、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値をセットする。不正監視基準期間が経過する度にこれらの検知カウンタ133~135の初期設定を行う構成であることにより、不正監視基準期間を超える長い期間(例えば10時間)において発生したノイズの影響が蓄積することによりこれらの検知カウンタ133~135の値が「0」となってしまうことを防止することができる。
The fraud monitoring timer counter 132 is a 2-byte counter that enables the
<LDT命令>
次に、電源投入設定処理(図17(c))のプログラム内容の説明に先立ち、電源投入設定処理のプログラムに含まれているLDT命令について説明する。図17(a)はLDT命令の機械語のデータ構成を説明するための説明図であり、図17(b)はLD命令の機械語のデータ構成を説明するための説明図であり、図17(c)は電源投入設定処理のプログラム内容を説明するための説明図である。
<LDT instruction>
Next, before describing the contents of the program for the power-on setting process (FIG. 17(c)), the LDT instruction included in the program for the power-on setting process will be described. FIG. 17(a) is an explanatory diagram for explaining the data structure of the machine language of the LDT instruction, and FIG. 17(b) is an explanatory diagram for explaining the data structure of the machine language of the LD instruction. (c) is an explanatory diagram for explaining the program contents of the power-on setting process.
図17(c)に示すように、電源投入設定処理のプログラムには「LDT HL,400H」というLDT命令が含まれている。主側CPU63は、データを転送する転送命令として、LD命令に加えて、LDT命令を実行することができる。図9に示すように、主側MPU62はLDT実行回路149を備えている。LDT実行回路149は、LDT命令を実行するための専用回路である。
As shown in FIG. 17(c), the power-on setting process program includes an LDT command "LDT HL, 400H". The
LD命令の命令コードは、「LD 転送先,転送元」という構成を有している。LD命令では、「転送先」としてWレジスタ104aなどの汎用レジスタ、WAレジスタ104などのペアレジスタ又は主側RAM65の記憶エリアが設定されるとともに、「転送元」としてWレジスタ104aなどの汎用レジスタ、WAレジスタ104などのペアレジスタ、主側RAM65の記憶エリアに格納されているデータ、又は数値が設定される。
The instruction code of the LD instruction has a configuration of "LD transfer destination, transfer source". In the LD instruction, a general-purpose register such as the
LD命令では、「転送元」に設定されている2バイトの数値情報が「転送先」にロードされる。例えば、「LD HL,9400H」という命令が実行された場合には、「転送元」に設定されている「9400H」が「転送先」に設定されているHLレジスタ107にロードされる。 In the LD instruction, 2-byte numerical information set in the "source" is loaded into the "destination". For example, when the instruction "LD HL, 9400H" is executed, "9400H" set as the "source" is loaded into the HL register 107 set as the "destination".
LDT命令の命令コードは、「LDT 転送先,転送元」という構成を有している。LDT命令では、「転送先」としてHLレジスタ107が設定される。LDT命令では、「転送元」として12ビットの数値(例えば、「400H」)が設定される。なお、LDT命令の「転送先」としてWAレジスタ104、BCレジスタ105又はDEレジスタ106が設定される構成としてもよい。
The instruction code of the LDT instruction has a configuration of "LDT transfer destination, transfer source". In the LDT instruction, the
LDT命令では、「転送元」に設定されている12ビットの数値情報に対してTPレジスタ111に設定されている2バイトの数値情報を加算して得られる2バイトの数値情報が「転送先」に設定されているペアレジスタにロードされる。既に説明したとおり、本実施形態においてTPレジスタ111にはデータテーブルの基準アドレスである「9000H」が設定される。事前にTPレジスタ111に「9000H」が設定されている状態において「LDT HL,400H」が実行されることにより、上述した「LD HL,9400H」が実行される場合と同様に、HLレジスタ107に「9400H」がロードされる。
In the LDT instruction, the 2-byte numerical information obtained by adding the 2-byte numerical information set in the TP register 111 to the 12-bit numerical information set as the “transfer source” is the “transfer destination”. is loaded into the pair register set to As already explained, in the present embodiment, the
先ずLD命令の具体的な命令コードとして「LD HL,9400H」を例示しながら、LD命令の機械語のデータ構成について説明する。「LD HL,9400H」は、「9400H」という2バイトの数値情報をHLレジスタ107にロードするための命令コードである。図17(b)に示すように、LD命令の機械語には、「転送元」のデータを「転送先」にロードするように指示する指示データと、「転送先」としてHLレジスタ107を指定する転送先指定データと、「転送元」を指定する転送元指定データとが含まれている。LD命令の機械語において、指示データ及び転送先指定データの合計のデータ容量は2バイトであるとともに、転送元指定データのデータ容量は2バイトである。このように、LD命令の機械語のデータ容量は全体で4バイトである。
First, the data structure of the machine language of the LD instruction will be described while exemplifying "LD HL, 9400H" as a specific instruction code of the LD instruction. “LD HL, 9400H” is an instruction code for loading 2-byte numerical information “9400H” into the
次に、LDT命令の具体的な命令コードとして「LDT HL,400H」を例示しながら、LDT命令の機械語のデータ構成について説明する。図17(a)に示すように、LDT命令の機械語には、上述したLD命令の機械語と同様に、「転送元」のデータを「転送先」にロードするように指示する指示データと、「転送先」としてHLレジスタ107を指定する転送先指定データと、「転送元」を指定する転送元指定データとが含まれている。LDT命令の機械語において、指示データ及び転送先指定データのデータ容量の合計は4ビットであるとともに、転送元指定データのデータ容量は12ビットである。「LDT HL,400H」の場合、「転送元」として12ビットの数値情報である「400H」が設定されており、LDT命令の機械語には当該12ビットの数値情報である「400H」がそのまま転送元指定データとして含まれる。このように、LDT命令の機械語のデータ容量は全体で2バイトである。 Next, the data configuration of the machine language of the LDT instruction will be described while exemplifying "LDT HL, 400H" as a specific instruction code of the LDT instruction. As shown in FIG. 17(a), the machine language of the LDT instruction includes instruction data for instructing loading of the data of the "source" into the "destination", similar to the machine language of the LD instruction described above. , the transfer destination designating data designating the HL register 107 as the "transfer destination" and the transfer source designating data designating the "transfer source". In the machine language of the LDT instruction, the total data capacity of the instruction data and transfer destination designating data is 4 bits, and the data capacity of the transfer source designating data is 12 bits. In the case of "LDT HL, 400H", the 12-bit numerical information "400H" is set as the "transfer source", and the 12-bit numerical information "400H" is used as is in the machine language of the LDT instruction. Included as transfer source designation data. Thus, the total data capacity of the machine language of the LDT instruction is 2 bytes.
このため、TPレジスタ111に「9000H」が格納されている状態において、主側ROM64に記憶されているデータテーブルのアドレスをHLレジスタ107にロードする場合には、LD命令に代えてLDT命令を使用することにより、「転送元」のデータを「転送先」にロードする命令の機械語を2バイト低減することができる。これにより、主側ROM64におけるプログラムのデータ容量を低減することができる。
Therefore, when "9000H" is stored in the
次に、主側CPU63にて実行される電源投入設定処理のプログラム内容について図17(c)の説明図を参照しながら説明する。電源投入設定処理はメイン処理(図15)のステップS118にて実行される。図17(c)に示すように本プログラムには、行番号として「1001」~「1005」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the program contents of the power-on setting process executed by the
「1001」の行番号には「LDT HL,400H」という命令が設定されている。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「400H」は転送元として「400H」という12ビットの数値情報を設定する内容である。既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレス(「9000H」)が設定されている。このため、「LDT HL,400H」が実行されることにより、転送元として設定されている「400H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9400H」がHLレジスタ107にロードされる。主側ROM64には、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値を設定するためのデータテーブルとして第1初期化テーブル64k(図18(a))が記憶されており、「9400H」は当該第1初期化テーブル64kの開始アドレスである。なお、第1初期化テーブル64kの詳細については後述する。
The command "LDT HL, 400H" is set at the line number "1001". "LDT" is an LDT instruction by the
このように、LDT命令を利用してHLレジスタ107に第1初期化テーブル64kの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107に第1初期化テーブル64kの開始アドレスを設定する構成と比較して、電源投入設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LDT instruction to set the start address of the first initialization table 64k in the
「1002」の行番号には「XOR D,D」という命令が設定されている。「XOR」はXOR命令という排他的論理和命令であり、コンマの前後の「D」はDレジスタ106aを指定する内容である。「XOR D,D」が実行されることにより、Dレジスタ106aの値とDレジスタ106aの値との排他的論理和の演算結果がコンマの前の「D」で指定されたDレジスタ106aに設定される。具体的には、Dレジスタ106aの値に関わらず、Dレジスタ106aに「00H」が設定される。つまり、Dレジスタ106aが「0」クリアされる。図16(a)を参照しながら既に説明したとおり、電源投入設定処理の対象となるエリア及びカウンタのアドレスにおける上位1バイトは「00H」で共通している。行番号「1002」の命令は、Dレジスタ106aに当該共通の上位1バイト(「00H」)を設定するための命令である。
The command "XOR D, D" is set at the line number "1002". "XOR" is an exclusive OR instruction called an XOR instruction, and "D" before and after the comma designates the D register 106a. By executing "XOR D, D", the operation result of the exclusive OR of the value of the D register 106a and the value of the D register 106a is set in the D register 106a specified by "D" before the comma. be done. Specifically, "00H" is set in the D register 106a regardless of the value of the D register 106a. That is, the D register 106a is cleared to "0". As already described with reference to FIG. 16(a), the high-
「1003」の行番号には「CALL 4BTS10」という命令が設定されている。「4BTS10」は後述するデータ設定実行処理(図19(c))である。「CALL 4BTS10」という命令は、データ設定実行処理というサブルーチンを呼び出すための命令である。行番号「1003」では、HLレジスタ107に第1初期化テーブル64kの開始アドレスが設定されているとともにDレジスタ106aに「00H」が格納されている状態でデータ設定実行処理が実行される。既に説明したとおり、第1初期化テーブル64kは、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値を設定するためのデータテーブルである。行番号「1003」にてデータ設定実行処理が実行されることにより、不正電波検知カウンタ133には初期値として「5」が設定され、不正磁気検知カウンタ134には初期値として「10」が設定され、異常振動検知カウンタ135には初期として「15」が設定される。行番号「1003」の命令に基づいて呼び出したデータ設定実行処理のサブルーチンが終了した場合には、「1004」の行番号に進む。詳細は後述するが、行番号「1003」にてデータ設定実行処理が実行されることにより、HLレジスタ107には主側ROM64における第2初期化テーブル64m(図18(b))の開始アドレスが設定されている状態となる。第2初期化テーブル64mは、停電エリア131及び不正監視タイマカウンタ132を「0」クリアするためのデータテーブルである。なお、第2初期化テーブル64mの詳細については後述する。
The command "CALL 4BTS10" is set at the line number "1003". "4BTS10" is data setting execution processing (FIG. 19(c)), which will be described later. The instruction "CALL 4BTS10" is an instruction for calling a subroutine called data setting execution processing. At line number "1003", data setting execution processing is executed with the start address of the first initialization table 64k set in the
「1004」の行番号にも「CALL 4BTS10」という命令が設定されている。行番号「1004」では、HLレジスタ107に第2初期化テーブル64mの開始アドレスが設定されているとともにDレジスタ106aに「00H」が格納されている状態でデータ設定実行処理が実行される。行番号「1004」にてデータ設定実行処理が実行されることにより、停電エリア131及び不正監視タイマカウンタ132が「0」クリアされる。行番号「1004」の命令に基づいて呼び出したデータ設定実行処理のサブルーチンが終了した場合には、「1005」の行番号に進む。
The command "CALL 4BTS10" is also set at the line number "1004". At line number "1004", data setting execution processing is executed with the start address of the second initialization table 64m set in the
「1005」の行番号には「RET」という命令が設定されている。既に説明したとおり、電源投入設定処理はメイン処理(図15)のステップS118にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、メイン処理(図15)のステップS119に進むことになる。 A command "RET" is set at the line number "1005". As already explained, the power-on setting process is a subroutine executed in step S118 of the main process (FIG. 15). Therefore, by executing the command "RET", the process proceeds to step S119 of the main process (FIG. 15).
第1初期化テーブル64kを用いて不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135の初期設定を行う処理は、電源投入設定処理(図17(c))以外にも、後述する不正検知処理(図29(a))のステップS812における不正検知用初期化処理(図29(b))にて実行される。主側ROM64において初期化テーブルが第1初期化テーブル64k及び第2初期化テーブル64mに分けて記憶されていることにより、電源投入設定処理以外の処理において、第1初期化テーブル64kのみを利用して不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135の初期設定を行う処理を実行することが可能となっている。
The process of initializing the unauthorized radio wave detection counter 133, the unauthorized magnetism detection counter 134, and the abnormal vibration detection counter 135 using the first initialization table 64k is performed in addition to the power-on setting process (Fig. 17(c)). This is executed in the fraud detection initialization process (FIG. 29(b)) in step S812 of the fraud detection process (FIG. 29(a)). Since the initialization tables are stored separately in the first initialization table 64k and the second initialization table 64m in the
<初期化テーブル64k,64mのデータ構成>
次に、主側ROM64に記憶されている第1初期化テーブル64k及び第2初期化テーブル64mについて説明する。
<Data Configuration of Initialization Tables 64k and 64m>
Next, the first initialization table 64k and the second initialization table 64m stored in the
図18(a)は第1初期化テーブル64kのデータ構成を説明するための説明図であり、図18(b)は第2初期化テーブル64mのデータ構成を説明するための説明図である。既に説明したとおり、第1初期化テーブル64kは、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値を設定するためのデータテーブルであるとともに、第2初期化テーブル64mは、停電エリア131及び不正監視タイマカウンタ132を「0」クリアするためのデータテーブルである。
FIG. 18(a) is an explanatory diagram for explaining the data configuration of the first initialization table 64k, and FIG. 18(b) is an explanatory diagram for explaining the data configuration of the second initialization table 64m. As already explained, the first initialization table 64k is a data table for setting initial values to the fraudulent radio wave detection counter 133, the fraudulent magnetism detection counter 134, and the abnormal vibration detection counter 135, and the second initialization table 64m. is a data table for clearing the
主側ROM64において、第1初期化テーブル64kは、図18(a)に示すように「9400H」~「9405H」のアドレス範囲に記憶されているとともに、第2初期化テーブル64mは、図18(b)に示すように当該第1初期化テーブル64kのアドレス範囲に続く「9406H」~「940BH」のアドレス範囲に記憶されている。
In the
図18(a),(b)に示すように、各初期化テーブル64k,64mは、第1エリア→第2エリア→第3エリアの順番で、第1~第3エリアが繰り返されるデータ構成となっている。第1~第3エリアは1バイトのエリアである。第1エリアは、上位4ビット及び下位4ビットに「0」クリア用のデータ又は初期設定用のデータが設定されているエリアである。例えば、図18(a)に示すように、第1初期化テーブル64kにおける「9400H」のアドレスに対応する第1エリアの上位4ビットには不正電波検知カウンタ133に初期値である「5」をセットするための初期設定データ(「0101B」)が設定されているとともに、当該第1エリアの下位4ビットには不正磁気検知カウンタ134に初期値である「10」をセットするための初期設定データ(「1010B」)が設定されている。また、図18(b)に示すように、第2初期化テーブル64mにおける「9406H」のアドレスに対応する第1エリアの上位4ビットには停電エリア131を「0」クリアするための「0」クリアデータ(「0000B」)が設定されているとともに、当該第1エリアの下位4ビットには不正監視タイマカウンタ132の下位1バイトを「0」クリアするための「0」クリアデータ(「0000B」)が設定されている。
As shown in FIGS. 18(a) and 18(b), each of the initialization tables 64k and 64m has a data structure in which the first to third areas are repeated in the order of first area→second area→third area. It's becoming The first to third areas are 1-byte areas. The first area is an area in which "0" clear data or initial setting data is set in the upper 4 bits and the lower 4 bits. For example, as shown in FIG. 18(a), in the first initialization table 64k, the upper 4 bits of the first area corresponding to the address of "9400H" are set to the initial value "5" for the unauthorized radio wave detection counter 133. The initial setting data ("0101B") for setting is set, and the initial setting data for setting the initial value "10" to the counterfeit magnetism detection counter 134 in the lower 4 bits of the first area. (“1010B”) is set. Further, as shown in FIG. 18B, "0" for clearing the
第2エリアは、直前の第1エリアの上位4ビットに設定されている「0」クリアデータ又は初期設定データが転送される転送先を指定するアドレスの下位1バイトが設定されているエリアである。例えば、図18(a)に示すように、第1初期化テーブル64kにおける「9401H」のアドレスに対応する第2エリアには不正電波検知カウンタ133のアドレス(「0021H」)における下位1バイト(「21H」)が設定されている。また、図18(b)に示すように、第2初期化テーブル64mにおける「9407H」のアドレスに対応する第2エリアには停電エリア131のアドレス(「0001H」)における下位1バイト(「01H」)が設定されている。
The second area is an area in which the lower 1 byte of the address specifying the transfer destination to which "0" clear data or initial setting data set in the upper 4 bits of the immediately preceding first area is transferred is set. . For example, as shown in FIG. 18(a), in the second area corresponding to the address "9401H" in the first initialization table 64k, the lower 1 byte (" 21H”) is set. Further, as shown in FIG. 18(b), in the second area corresponding to the address of "9407H" in the second initialization table 64m, the lower 1 byte ("01H") of the address ("0001H") of the
第3エリアは、直前の第1エリアの下位4ビットに設定されている「0」クリアデータ又は初期設定データが転送される転送先を指定するアドレスの下位1バイトが設定されているエリアである。例えば、図18(a)に示すように、第1初期化テーブル64kにおける「9402H」のアドレスに対応する第3エリアには不正磁気検知カウンタ134のアドレス(「0022H」)における下位1バイト(「22H」)が設定されている。また、図18(b)に示すように、第2初期化テーブル64mにおける「9408H」のアドレスに対応する第3エリアには不正監視タイマカウンタ132の下位エリアのアドレス(「0008H」)における下位1バイト(「08H」)が設定されている。 The third area is an area in which the lower 1 byte of the address specifying the transfer destination to which the "0" clear data or initial setting data set in the lower 4 bits of the immediately preceding first area is transferred is set. . For example, as shown in FIG. 18(a), in the third area corresponding to the address "9402H" in the first initialization table 64k, the lower 1 byte (" 22H”) is set. Further, as shown in FIG. 18(b), in the third area corresponding to the address of "9408H" in the second initialization table 64m, the lower 1 in the lower area address ("0008H") of the fraud monitoring timer counter 132 is stored. A byte (“08H”) is set.
各初期化テーブルの最終アドレスは第2エリア又は第3エリアとなっており、当該最終アドレスに対応する第2エリア又は第3エリアには、後述するデータ設定実行処理(図19(c))の終了用データとして「00H」が設定されている。具体的には、図18(a)及び図18(b)に示すように、第1初期化テーブル64kの最終アドレスである「9405H」及び第2初期化テーブル64mの最終アドレスである「940BH」には、終了用データである「00H」が設定されている。 The final address of each initialization table is the second area or the third area. "00H" is set as end data. Specifically, as shown in FIGS. 18A and 18B, "9405H" which is the last address of the first initialization table 64k and "940BH" which is the last address of the second initialization table 64m is set with "00H", which is end data.
<LD更新命令及びLDH更新命令>
ここで、データ設定実行処理(図19(c))の詳細な説明に先立ち、データ設定実行処理に含まれているLD更新命令及びLDH更新命令について説明する。
<LD update instruction and LDH update instruction>
Here, prior to detailed description of the data setting execution process (FIG. 19(c)), the LD update command and the LDH update command included in the data setting execution process will be described.
先ずLD更新命令について説明する。データ設定実行処理(図19(c))には、「LD E,(HL+)」というLD更新命令が含まれている。図9に示すように、主側MPU62はLD更新命令を実行するための専用回路であるLD更新実行回路151を備えており、主側CPU63はLD更新命令を実行することができる。
First, the LD update instruction will be explained. The data setting execution process (FIG. 19(c)) includes an LD update command "LD E, (HL+)". As shown in FIG. 9, the
LD更新命令の命令コードは、「LD 転送先,(転送元+)」という構成を有している。LD更新命令では、「転送先」としてWレジスタ104aなどの汎用レジスタ、又は主側RAM65における記憶エリアが設定される。LD更新命令では、「転送元」としてHLレジスタ107が設定される。LD更新命令では、「転送先」の汎用レジスタ又は記憶エリアに1バイトのデータがロードされる。なお、LD更新命令の「転送先」として、WAレジスタ104などのペアレジスタが設定されるとともに、LD更新命令では「転送先」のデータ容量が2バイトである場合に当該「転送先」に2バイトのデータがロードされる構成としてもよい。また、LD更新命令の「転送元」としてWAレジスタ104、BCレジスタ105又はDEレジスタ106が設定される構成としてもよい。
The instruction code of the LD update instruction has a configuration of "LD transfer destination, (transfer source +)". In the LD update instruction, a general-purpose register such as the
LD更新命令は、「転送元」のレジスタに格納されているアドレスに対応するエリアに格納されているデータを「転送先」にロードする処理と、当該処理の実行後に「転送元」のレジスタに格納されているアドレスに「1」を加算して当該アドレスを更新する処理と、を一命令で実行可能とする命令である。例えば、「LD E,(HL+)」が実行された場合には、「転送元」として設定されているHLレジスタ107に格納されているアドレスに対応するエリアに格納されているデータが「転送先」であるEレジスタ106bにロードされるとともに、当該ロード後にHLレジスタ107に格納されているアドレスに「1」が加算されてHLレジスタ107に格納されているアドレスが更新される。
The LD update instruction is a process of loading the data stored in the area corresponding to the address stored in the "transfer source" register into the "transfer destination", and after executing the process, loading the data into the "transfer source" register. This instruction makes it possible to execute a process of adding "1" to a stored address and updating the address with a single instruction. For example, when "LD E, (HL+)" is executed, the data stored in the area corresponding to the address stored in the HL register 107 set as the "transfer source" is transferred to the "transfer destination " is loaded into the E register 106b, and after the loading, "1" is added to the address stored in the HL register 107 so that the address stored in the
LD更新命令を使用する構成とすることにより、LD命令を実行した後に当該LD命令における「転送元」のレジスタに格納されているアドレスに「1」を加算する演算命令を実行する構成と比較して、データのロード後にアドレスを更新するためのプログラムのデータ容量を低減することができる。 By adopting a configuration that uses the LD update instruction, compared with a configuration that executes an operation instruction for adding "1" to the address stored in the "transfer source" register in the LD instruction after executing the LD instruction. Therefore, the data capacity of the program for updating the address after loading the data can be reduced.
次に、LDH更新命令について説明する。データ設定実行処理(図19(c))には、「LDH WA,(HL+)」というLDH更新命令が含まれている。図9に示すように、主側MPU62はLDH更新命令を実行するための専用回路であるLDH更新実行回路152を備えており、主側CPU63はLDH更新命令を実行することができる。
Next, the LDH update instruction will be explained. The data setting execution process (FIG. 19(c)) includes an LDH update command "LDH WA, (HL+)". As shown in FIG. 9, the
LDH更新命令の命令コードは、「LDH 転送先,(転送元+)」という構成を有している。LDH更新命令では「転送先」としてWAレジスタ104が設定されるとともに、「転送元」としてHLレジスタ107が設定される。
The instruction code of the LDH update instruction has a configuration of "LDH transfer destination, (transfer source+)". In the LDH update instruction, the WA register 104 is set as the "transfer destination" and the
LDH更新命令は、「転送元」のHLレジスタ107に格納されているアドレスに対応するエリアに格納されている1バイトデータにおける上位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち一方の汎用レジスタ(Wレジスタ104a)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、当該1バイトデータにおける下位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち他方の汎用レジスタ(Aレジスタ104b)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、これらの処理の実行後に「転送元」のHLレジスタ107に格納されているアドレスに「1」を加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行可能とする命令である。
The LDH update instruction is set to the WA register 104 whose ``transfer destination'' is the upper 4-bit data in the 1-byte data stored in the area corresponding to the address stored in the ``transfer source''
図19(a)及び図19(b)は、「LDH WA,(HL+)」を例として、LDH更新命令を説明するための説明図である。図19(a)に示すように、HLレジスタ107には「1001010000000000B」(「9400H」)が格納されている。また、主側ROM64において「9400H」のアドレスに対応するエリアの上位4ビットには「0101B」が格納されているとともに、下位4ビットには「1010B」が格納されている。「LDH WA,(HL+)」が実行されることにより、図19(b)に示すように、WAレジスタ104のうち一方の汎用レジスタであるWレジスタ104aの下位4ビットには、「9400H」のアドレスに対応するエリアに格納されているデータの上位4ビットである「0101B」が設定されるとともに、当該Wレジスタ104aの上位4ビットは「0」でマスクされる。また、WAレジスタ104のうち他方の汎用レジスタであるAレジスタ104bの下位4ビットには、「9400H」のアドレスに対応するエリアに格納されていたデータの下位4ビットである「1010B」が設定されるとともに、当該Aレジスタ104bの上位4ビットは「0」でマスクされる。そして、HLレジスタ107に格納されていたアドレスに「1」が加算されて、HLレジスタ107に格納されているアドレスが「1001010000000001B」(「9401H」)に更新される。
FIGS. 19(a) and 19(b) are explanatory diagrams for explaining the LDH update instruction, taking "LDH WA, (HL+)" as an example. As shown in FIG. 19A, the HL register 107 stores "1001010000000000B" ("9400H"). Further, in the
このように、LDH更新命令を使用する構成とすることにより、主側ROM64の1バイトのエリアにおける上位4ビットのデータと下位4ビットのデータとを異なる汎用レジスタに読み出すことができるとともに、各汎用レジスタにおいて上位4ビットを「0」でマスクすることができる。また、LDH更新命令を使用する構成とすることにより、「転送元」のHLレジスタ107に格納されているアドレスに対応するエリアにおける上位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち一方の汎用レジスタ(Wレジスタ104a)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、当該エリアにおける上位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち他方の汎用レジスタ(Aレジスタ104b)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、これらの処理の実行後に「転送元」のHLレジスタ107に格納されているアドレスに「1」を加算して当該アドレスを更新する処理と、を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LDH update instruction, the upper 4-bit data and the lower 4-bit data in the 1-byte area of the
次に、主側CPU63にて実行されるデータ設定実行処理のプログラム内容について図19(c)の説明図を参照しながら説明する。既に説明したとおり、データ設定実行処理は電源投入設定処理(図17(c))の行番号「1003」及び行番号「1004」にて「CALL 4BTS10」が実行されることにより呼び出される。また、データ設定実行処理は後述するクリア時設定処理(図22(b))の行番号「1203」にて「CALL 4BTS10」が実行される場合、及び後述する不正検知用初期化処理(図29(b))の行番号「1503」にて「CALL 4BTS10」が実行される場合にも呼び出される。図19(c)に示すように、本プログラムには、行番号として「1101」~「1109」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the program contents of the data setting execution process executed by the
先ず電源投入設定処理(図17(c))の行番号「1003」にてデータ設定実行処理が実行される場合について説明する。図20(a)~図20(g)は、電源投入設定処理(図17(c))の行番号「1003」にてデータ設定実行処理が実行される場合におけるDレジスタ106a、Eレジスタ106b、Wレジスタ104a、Aレジスタ104b及びHLレジスタ107の状態を説明するための説明図である。
First, the case where the data setting execution process is executed at line number "1003" of the power-on setting process (FIG. 17(c)) will be described. 20(a) to 20(g) show the D register 106a, E register 106b, FIG. 4 is an explanatory diagram for explaining states of a
既に説明したとおり、行番号「1003」では、第1初期化テーブル64kの開始アドレスである「9400H」がHLレジスタ107に格納されているとともに、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135のアドレスデータに共通する上位1バイト(「00H」)がDレジスタ106aに格納されている状態においてデータ設定実行処理が実行される(図20(a)参照)。
As already explained, in line number "1003", "9400H", which is the start address of the first initialization table 64k, is stored in the
行番号「1003」にて実行されるデータ設定実行処理では、先ず第1初期化テーブル64k(図18(a))における「9400H」~「9402H」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1109」の命令が実行される。図18(a)を参照しながら既に説明したとおり、第1初期化テーブル64kの開始アドレスである9400Hに対応する第1エリアの上位4ビットには不正電波検知カウンタ133に初期値である「5」を設定するための初期設定データとして「0101B」が設定されているとともに、当該第1エリアの下位4ビットには不正磁気検知カウンタ134に初期値である「10」を設定するための初期設定データとして「1010B」が設定されている。「9400H」に続く「9401H」に対応する第2エリアには不正電波検知カウンタ133のアドレスの下位1バイトである「21H」が設定されている。また、「9401H」に続く「9402H」に対応する第3エリアには不正磁気検知カウンタ134のアドレスの下位1バイトである「22H」が設定されている。
In the data setting execution process executed at line number "1003", first, the data set in the address range of "9400H" to "9402H" in the first initialization table 64k (FIG. 18(a)) is used. The instructions of line numbers "1102" to "1109" are executed. As already described with reference to FIG. 18(a), the initial value "5" is stored in the first area high-
図19(c)に示すように、「1101」の行番号には「4BTS10」が設定されている。これは命令ではなくパチンコ機10の開発者によるプログラムの確認に際して参照されるデータである。したがって、行番号「1101」では何ら命令が実行されることなく行番号「1102」に進む。
As shown in FIG. 19(c), "4BTS10" is set to the line number of "1101". This is not an instruction but data referred to when the developer of the
「1102」の行番号には「LDH WA,(HL+)」という命令が設定されている。「LDH」はLDH更新実行回路152によるLDH更新命令であり、「WA」は転送先としてWAレジスタ104を指定する内容である。また、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されているデータを指定する内容であるとともに、当該データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。上述したとおり、第1初期化テーブル64kにおいて「9400H」に対応する第1エリアの上位4ビットには初期設定データとして「0101B」がセットされているとともに、当該第1エリアの下位4ビットには初期設定データとして「1010B」がセットされている。このため、行番号「1102」にて「LDH WA,(HL+)」が実行されることにより、図20(b)に示すように、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0101B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「1010B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104aに不正電波検知カウンタ133の初期設定用の「00000101B」というデータが格納されている状態とすることができるとともに、Aレジスタ104bに不正磁気検知カウンタ134の初期設定用の「00001010B」というデータが格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9401H」に更新される。
The command "LDH WA, (HL+)" is set at the line number "1102". "LDH" is an LDH update command by the LDH
このように、LDH更新命令を利用することにより、第1エリアの上位4ビットに設定されているデータをWレジスタ104aの下位4ビットに設定するとともに当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、第1エリアの下位4ビットに設定されているデータをAレジスタ104bの下位4ビットに設定するとともに当該Aレジスタ104bの上位4ビットを「0」でマスクする処理と、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら3つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、データ設定実行処理を実行するためのプログラムのデータ容量を低減することができる。
Thus, by using the LDH update instruction, the data set in the upper 4 bits of the first area is set in the lower 4 bits of the
図19(c)に示すように、「1103」の行番号には「LD E,(HL+)」という命令が設定されている。「LD」はLD更新実行回路151によるLD更新命令であり、「E」は転送先としてEレジスタ106bを指定する内容である。また、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されているデータを指定する内容であるとともに、当該データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。上述したとおり、第1初期化テーブル64kにおいて「9401H」に対応する第2エリアには、不正電波検知カウンタ133のアドレスにおける下位1バイトである「21H」が設定されている。行番号「1103」にて「LD E,(HL+)」が実行されることにより、図20(c)に示すようにEレジスタ106bに「21H」が格納される。これにより、不正電波検知カウンタ133のアドレスである「0021H」がDEレジスタ106に格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9402H」に更新される。
As shown in FIG. 19(c), the command "LD E, (HL+)" is set at the line number "1103". "LD" is an LD update command by the LD
このように、LD更新命令(「LD E,(HL+)」)を利用することにより、第1初期化テーブル64kの第2エリアに設定されているデータをEレジスタ106bにロードする処理と、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、データ設定実行処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LD update instruction (“LD E, (HL+)”), the process of loading the data set in the second area of the first initialization table 64k into the E register 106b and the HL A process of adding 1 to the value of the
図19(c)に示すように、「1104」の行番号には「RET Z」という命令が設定されている。行番号「1104」における「RET Z」は、Eレジスタ106bに本データ設定実行処理(図19(c))の終了用データが設定されている場合には本データ設定実行処理を終了するとともに、Eレジスタ106bに当該終了用データが設定されていない場合には次の行番号に進むことを指示する命令である。既に説明したとおり、本実施形態ではデータ設定実行処理の終了用データとして「00H」が設定されている。図20(c)に示すように、Eレジスタ106bには「21H」が設定されており、終了用データは設定されていないため、行番号「1105」に進む。 As shown in FIG. 19(c), the command "RET Z" is set at the line number "1104". "RET Z" in the line number "1104" terminates this data setting execution processing (FIG. 19(c)) when data for ending this data setting execution processing (FIG. 19(c)) is set in the E register 106b. This is an instruction to proceed to the next line number when the end data is not set in the E register 106b. As already explained, in this embodiment, "00H" is set as data for ending the data setting execution process. As shown in FIG. 20(c), "21H" is set in the E register 106b and end data is not set, so the process proceeds to line number "1105".
図19(c)に示すように、「1105」の行番号には「LD (DE),W」という命令が設定されている。「LD」はLD命令であり、「(DE)」は転送先としてDEレジスタ106に格納されているアドレスに対応するエリアを指定する内容であり、「W」は転送元としてWレジスタ104aを指定する内容である。既に説明したとおり、DEレジスタ106には不正電波検知カウンタ133のアドレスである「0021H」が格納されているとともに、Wレジスタ104aには初期設定用のデータである「00000101B」が格納されている。このため、行番号「1105」にて「LD (DE),W」が実行されることにより、不正電波検知カウンタ133に当該初期設定用のデータがロードされる。これにより、不正電波検知カウンタ133に初期値である「5」をセットすることができる。
As shown in FIG. 19(c), the command "LD (DE), W" is set at the line number "1105". "LD" is the LD instruction, "(DE)" is the content specifying the area corresponding to the address stored in the DE register 106 as the transfer destination, and "W" specifies the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正電波検知カウンタ133のアドレス指定を行う構成とすることにより、第1初期化テーブル64kに記憶するアドレスデータを不正電波検知カウンタ133のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第1初期化テーブル64kに不正電波検知カウンタ133におけるアドレスデータの全体(2バイト)を記憶する構成と比較して、第1初期化テーブル64kのデータ容量を低減することができる。 In this way, by using the common high-order 1-byte data (“00H”) stored in advance in the D register 106a to specify the address of the fraudulent radio wave detection counter 133, the first initialization is performed. The address data stored in the table 64k can be only the lower 1 byte of the address data (2 bytes) of the illegal radio wave detection counter 133. FIG. Therefore, the data capacity of the first initialization table 64k can be reduced compared to the configuration in which the entire address data (2 bytes) in the unauthorized radio wave detection counter 133 is stored in the first initialization table 64k.
図19(c)に示すように、「1106」の行番号には、「1103」の行番号と同様に、「LD E,(HL+)」という命令が設定されている。図20(c)に示すように、HLレジスタ107には「9402H」が格納されている。図18(a)を参照しながら既に説明したとおり、「9402H」に対応する第3エリアには、不正磁気検知カウンタ134のアドレスにおける下位1バイトである「22H」が設定されている。行番号「1106」にて「LD E,(HL+)」が実行されることによりEレジスタ106bに「22H」がロードされる。これにより、DEレジスタ106に不正磁気検知カウンタ134のアドレスである「0022H」が格納されている状態とすることができる。また、図20(d)に示すように、HLレジスタ107の値が1加算されて当該HLレジスタ107に格納されているアドレスが「9403H」に更新される。
As shown in FIG. 19(c), the command "LD E, (HL+)" is set to the line number "1106", similarly to the line number "1103". As shown in FIG. 20(c), the HL register 107 stores "9402H". As already described with reference to FIG. 18(a), the third area corresponding to "9402H" is set with "22H", which is the lower 1 byte of the address of the fraudulent magnetism detection counter 134. FIG. "22H" is loaded into the E register 106b by executing "LD E, (HL+)" at line number "1106". As a result, the DE register 106 can store "0022H", which is the address of the unauthorized magnetism detection counter 134. FIG. Also, as shown in FIG. 20(d), the value of the
このように、LD更新命令(「LD E,(HL+)」)を利用することにより、第1初期化テーブル64kの第3エリアに設定されているデータをEレジスタ106bにロードする処理と、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、データ設定実行処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LD update instruction (“LD E, (HL+)”), the process of loading the data set in the third area of the first initialization table 64k into the E register 106b and the HL A process of adding 1 to the value of the
図19(c)に示すように、「1107」の行番号には、「1104」の行番号と同様に、「RET Z」という命令が設定されている。行番号「1107」における「RET Z」は、行番号「1104」における「RET Z」と同様に、Eレジスタ106bに本データ設定実行処理(図19(c))の終了用データ(「00H」)が設定されている場合には本データ設定実行処理を終了するとともに、Eレジスタ106bに当該終了用データが設定されていない場合には次の行番号に進むことを指示する命令である。図20(d)に示すように、Eレジスタ106bには「22H」が設定されており、終了用データは設定されていないため、行番号「1108」に進む。 As shown in FIG. 19(c), the command "RET Z" is set to the line number "1107" in the same way as the line number "1104". "RET Z" at the line number "1107" is, like "RET Z" at the line number "1104", the end data ("00H") of this data setting execution process (Fig. ) is set, the data setting execution process is terminated, and if the end data is not set in the E register 106b, the command proceeds to the next line number. As shown in FIG. 20(d), "22H" is set in the E register 106b and end data is not set, so the process proceeds to line number "1108".
図19(c)に示すように、「1108」の行番号には、「LD (DE),A」という命令が設定されている。「LD」はLD命令であり、「(DE)」は転送先としてDEレジスタ106に格納されているアドレスに対応するエリアを指定する内容であり、「A」は転送元としてAレジスタ104bを指定する内容である。既に説明したとおり、DEレジスタ106には不正磁気検知カウンタ134のアドレスである「0022H」が格納されているとともに、Aレジスタ104bには初期設定用のデータである「00001010B」が格納されている。このため、行番号「1108」にて「LD (DE),A」が実行されることにより、不正磁気検知カウンタ134に当該初期設定用のデータがロードされる。これにより、不正磁気検知カウンタ134に初期値として「10」をセットすることができる。
As shown in FIG. 19(c), the command "LD (DE), A" is set at the line number "1108". "LD" is the LD instruction, "(DE)" is the content specifying the area corresponding to the address stored in the DE register 106 as the transfer destination, and "A" specifies the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正磁気検知カウンタ134のアドレス指定を行う構成とすることにより、第1初期化テーブル64kに記憶するアドレスデータを不正磁気検知カウンタ134のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第1初期化テーブル64kに不正磁気検知カウンタ134のアドレスデータの全体(2バイト)を記憶する構成と比較して、第1初期化テーブル64kのデータ容量を低減することができる。 In this way, by using the common high-order 1-byte data (“00H”) stored in advance in the D register 106a to specify the address of the fraudulent magnetism detection counter 134, the first initialization is performed. The address data stored in the table 64k can be only the lower 1 byte of the address data (2 bytes) of the fraudulent magnetism detection counter 134. FIG. Therefore, the data capacity of the first initialization table 64k can be reduced compared to the configuration in which the entire address data (2 bytes) of the fraudulent magnetism detection counter 134 is stored in the first initialization table 64k.
図19(c)に示すように、「1109」の行番号には、「JR 4BTS10」という命令が設定されている。「JR」は無条件ジャンプ命令としてのJR命令であり、「4BTS10」はジャンプ先としてデータ設定実行処理の開始アドレスを指定する内容である。「JR 4BTS10」が実行されることにより、本データ設定実行処理の行番号「1101」に進む。 As shown in FIG. 19(c), the command "JR 4BTS10" is set at the line number "1109". "JR" is a JR instruction as an unconditional jump instruction, and "4BTS10" is a content specifying the start address of data setting execution processing as a jump destination. By executing "JR 4BTS10", the process advances to line number "1101" of this data setting execution process.
その後、第1初期化テーブル64k(図18(a))の「9403H」~「9405H」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1109」の命令が実行される。図18(a)に示すように、「9402H」に続く「9403H」に対応する第1エリアの上位4ビットには異常振動検知カウンタ135に初期値として「15」を設定するための初期設定データとして「1111B」が設定されている。また、当該第1エリアの下位4ビットには使用されない調整用データとして「0000B」が設定されている。「9403H」に続く「9404H」に対応する第2エリアには異常振動検知カウンタ135のアドレスの下位1バイトである「23H」が設定されている。また、「9404H」に続く「9405H」に対応する第3エリアには終了用データとして「00H」が設定されている。 After that, using the data set in the address range of "9403H" to "9405H" in the first initialization table 64k (FIG. 18(a)), the instructions of line numbers "1102" to "1109" are executed. be. As shown in FIG. 18A, initial setting data for setting the abnormal vibration detection counter 135 to "15" as an initial value is stored in the upper 4 bits of the first area corresponding to "9403H" following "9402H". is set to "1111B". In addition, "0000B" is set as unused adjustment data in the lower 4 bits of the first area. In the second area corresponding to "9404H" following "9403H", "23H", which is the lower 1 byte of the address of the abnormal vibration detection counter 135, is set. Also, "00H" is set as end data in the third area corresponding to "9405H" following "9404H".
データ設定実行処理(図19(c))の説明に戻り、行番号「1101」では何ら命令を実行することなく行番号「1102」に進む。上述したとおり、第1初期化テーブル64kにおいて9403Hのアドレスに対応する第1エリアの上位4ビットには初期設定用データ(「1111B」)が設定されているとともに、下位4ビットには調整用データ(「0000B」)が設定されている。行番号「1102」にて「LDH WA,(HL+)」が実行されることにより、図20(e)に示すように、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「1111B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104aに初期設定用の「00001111B」というデータが格納されている状態とすることができる。Aレジスタ104bには調整用の「00000000B」が格納されている状態となる。また、HLレジスタ107の値に1が加算されて当該HLレジスタ107に格納されているアドレスが「9404H」に更新される。
Returning to the description of the data setting execution process (Fig. 19(c)), at line number "1101", the process proceeds to line number "1102" without executing any command. As described above, in the first initialization table 64k, initial setting data ("1111B") is set in the upper 4 bits of the first area corresponding to the
上述したとおり、第1初期化テーブル64kにおいて「9404H」に対応する第2エリアには、異常振動検知カウンタ135に対応するアドレスの下位1バイトである「23H」が設定されている。行番号「1103」にて「LD E,(HL+)」が実行されることにより、図20(f)に示すようにEレジスタ106bに「23H」が格納される。これにより、異常振動検知カウンタ135のアドレスである「0023H」がDEレジスタ106に格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9405H」に更新される。
As described above, "23H", which is the lower byte of the address corresponding to the abnormal vibration detection counter 135, is set in the second area corresponding to "9404H" in the first initialization table 64k. By executing "LD E, (HL+)" at line number "1103", "23H" is stored in E register 106b as shown in FIG. 20(f). As a result, the state in which "0023H", which is the address of the abnormal vibration detection counter 135, is stored in the DE register 106 can be established. Also, "1" is added to the value of the
続く行番号「1104」には「RET Z」が設定されているが、図20(f)に示すようにEレジスタ106bには「23H」が設定されており、終了用データ(「00H」)は設定されていない。このため、行番号「1105」に進む。 Although "RET Z" is set in the following line number "1104", "23H" is set in the E register 106b as shown in FIG. is not set. Therefore, it proceeds to line number "1105".
既に説明したとおり、DEレジスタ106には異常振動検知カウンタ135のアドレスである「0023H」が格納されているとともに、Wレジスタ104aには初期設定用のデータである「00001111B」が格納されている。このため、行番号「1105」にて「LD (DE),W」が実行されることにより、異常振動検知カウンタ135に当該初期設定用のデータがロードされる。これにより、異常振動検知カウンタ135に初期値として「15」をセットすることができる。
As already described, the DE register 106 stores "0023H", which is the address of the abnormal vibration detection counter 135, and the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して異常振動検知カウンタ135のアドレス指定を行う構成とすることにより、第1初期化テーブル64kに記憶するアドレスデータを異常振動検知カウンタ135のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第1初期化テーブル64kに異常振動検知カウンタ135のアドレスデータの全体(2バイト)を記憶する構成と比較して、第1初期化テーブル64kのデータ容量を低減することができる。 In this way, by using the common high-order 1-byte data (“00H”) stored in advance in the D register 106a to specify the address of the abnormal vibration detection counter 135, the first initialization is performed. The address data stored in the table 64k can be only the lower 1 byte in the address data (2 bytes) of the abnormal vibration detection counter 135. FIG. Therefore, the data capacity of the first initialization table 64k can be reduced compared to the configuration in which the entire address data (2 bytes) of the abnormal vibration detection counter 135 are stored in the first initialization table 64k.
上述したとおり、「9405H」に対応する第3エリアには終了用データである「00H」が設定されている。行番号「1106」にて「LD E,(HL+)」が実行されることにより、図20(g)に示すように、Eレジスタ106bに「00H」がロードされる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9406H」に更新される。これにより、HLレジスタ107に第2初期化テーブル64mの開始アドレスが格納されている状態とすることができる。
As described above, "00H", which is end data, is set in the third area corresponding to "9405H". By executing "LD E, (HL+)" at line number "1106", "00H" is loaded into E register 106b as shown in FIG. 20(g). Also, "1" is added to the value of the
その後、Eレジスタ106bに終了用データ(「00H」)が設定されている状態において、行番号「1107」にて「RET Z」が実行されることにより、本データ設定処理が終了する。既に説明したとおり、電源投入設定処理(図17(c))の行番号「1003」にてデータ設定実行処理が終了した場合には、行番号「1004」に進む。 After that, in the state where the end data ("00H") is set in the E register 106b, "RET Z" is executed at the line number "1107", thereby ending this data setting process. As already described, when the data setting execution process ends at line number "1003" of the power-on setting process (FIG. 17(c)), the process proceeds to line number "1004".
次に、電源投入設定処理(図17(c))の行番号「1004」にてデータ設定実行処理(図19(c))が実行される場合について詳細に説明する。行番号「1004」では、第2初期化テーブル64mの開始アドレスである「9406H」がHLレジスタ107に格納されているとともに、停電エリア131、不正監視タイマカウンタ132の下位エリア及び不正監視タイマカウンタ132の上位エリアのアドレスに共通する上位1バイトのデータ(「00H」)がDレジスタ106aに格納されている状態においてデータ設定実行処理が実行される。
Next, the case where the data setting execution process (FIG. 19(c)) is executed at line number "1004" of the power-on setting process (FIG. 17(c)) will be described in detail. In line number "1004", "9406H", which is the start address of the second initialization table 64m, is stored in the
行番号「1004」にて実行されるデータ設定処理では、先ず第2初期化テーブル64mにおける「9406H」~「9408H」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1109」の命令が実行される。図18(b)を参照しながら既に説明したとおり、第2初期化テーブル64mの開始アドレスである「9406H」に対応する第1エリアの上位4ビットには停電エリア131を「0」クリアするためのデータとして「0000B」が設定されているとともに、当該第1エリアの下位4ビットには不正監視タイマカウンタ132の下位エリアを「0」クリアするための「0」クリアデータとして「0000B」が設定されている。「9406H」に続く「9407H」に対応する第2エリアには停電エリア131のアドレスの下位1バイトである「01H」が設定されている。また、「9407H」に続く「9408H」に対応する第3エリアには不正監視タイマカウンタ132の下位エリアに対応するアドレスの下位1バイトである「08H」が設定されている。
In the data setting process executed at line number "1004", the data set in the address range of "9406H" to "9408H" in the second initialization table 64m is first used to set line numbers "1102" to " 1109" is executed. As already described with reference to FIG. 18(b), the high-
データ設定実行処理(図19(c))の行番号「1101」では、既に説明したとおり、何ら命令が実行されることなく行番号「1102」に進む。上述したとおり、第2初期化テーブル64mにおいて「9406H」に対応する第1エリアの上位4ビット及び下位4ビットには「0」クリアデータ(「0000B」)がセットされている。このため、「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0000B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104a及びAレジスタ104bに「0」クリア用の「00000000B」というデータが格納されている状態とすることができる。また、HLレジスタ107の値が「1」加算されて、当該HLレジスタ107に格納されているアドレスが「9407H」に更新される。
At line number "1101" of the data setting execution process (Fig. 19(c)), as already explained, the process proceeds to line number "1102" without executing any command. As described above, "0" clear data ("0000B") is set in the upper 4 bits and lower 4 bits of the first area corresponding to "9406H" in the second initialization table 64m. Therefore, by executing "LDH WA, (HL+)", "0000B", which is the upper 4 bits of the first area, is set to the lower 4 bits of the
既に説明したとおり、Dレジスタ106aには「00H」が格納されている。また、上述したとおり、第2初期化テーブル64mにおいて「9407H」に対応する第2エリアには、停電エリア131のアドレスにおける下位1バイトである「01H」がセットされている。行番号「1103」にて「LD E,(HL+)」が実行されることにより、Eレジスタ106bに「01H」が格納される。これにより、停電エリア131のアドレスである「0001H」がDEレジスタ106に格納されている状態とすることができる。また、HLレジスタ107の値が1加算されて当該HLレジスタ107に格納されているアドレスが「9408H」に更新される。
As already explained, "00H" is stored in the D register 106a. Further, as described above, "01H", which is the lower byte of the address of the
続く行番号「1104」には「RET Z」が設定されているが、直前の行番号「1103」にてEレジスタ106bには「01H」が設定されており、終了用データ(「00H」)は設定されていないため、行番号「1105」に進む。 "RET Z" is set in the following line number "1104", but "01H" is set in the E register 106b in the immediately preceding line number "1103", and end data ("00H") is not set, go to line number "1105".
既に説明したとおり、DEレジスタ106には停電エリア131のアドレスである「0001H」が格納されているとともに、Wレジスタ104aには「0」クリア用のデータである「00000000B」が格納されている。このため、行番号「1105」にて「LD (DE),W」が実行されることにより、停電エリア131に当該「0」クリア用のデータがロードされて、停電エリア131が「0」クリアされる。既に説明したとおり、停電エリア131の最下位ビットには停電フラグ131aが設けられている。このため、停電エリア131を「0」クリアすることにより停電フラグ131aを「0」クリアすることができる。
As already described, the DE register 106 stores "0001H", which is the address of the
このように、事前にDレジスタ106aに格納されている共通の上位1バイト(「00H」)を利用して停電エリア131のアドレス指定を行う構成とすることにより、第2初期化テーブル64m(図18(b))に記憶するアドレスデータを停電エリア131のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第2初期化テーブル64mに停電エリア131のアドレスデータの全体(2バイト)を記憶する構成と比較して、第2初期化テーブル64mのデータ容量を低減することができる。
In this way, by using the common upper 1 byte ("00H") stored in advance in the D register 106a to specify the address of the
既に説明したとおり、Dレジスタ106aには「00H」が設定されている。また、上述したとおり、「9408H」に対応する第3エリアには、不正監視タイマカウンタ132の下位エリアのアドレスにおける下位1バイトである「08H」が設定されている。行番号「1106」にて「LD E,(HL+)」が実行されることによりEレジスタ106bに「08H」がロードされる。これにより、DEレジスタ106に不正監視タイマカウンタ132の下位エリアのアドレスである「0008H」が格納されている状態とすることができる。また、HLレジスタ107の値が1加算されて当該HLレジスタ107に格納されているアドレスが「9409H」に更新される。
As already explained, "00H" is set in the D register 106a. Further, as described above, "08H", which is the lower 1 byte in the address of the lower area of the fraud monitoring timer counter 132, is set in the third area corresponding to "9408H". "08H" is loaded into the E register 106b by executing "LD E, (HL+)" at line number "1106". As a result, the DE register 106 can store "0008H", which is the address of the lower area of the fraud monitoring timer counter 132 . Also, the value of the
続く行番号「1107」には「RET Z」が設定されているが、直前の行番号「1106」にてEレジスタ106bには「08H」が設定されており、終了用データ(「00H」)は設定されていないため、行番号「1108」に進む。 "RET Z" is set in the following line number "1107", but "08H" is set in the E register 106b in the immediately preceding line number "1106", and end data ("00H") is not set, go to line number "1108".
既に説明したとおり、DEレジスタ106には不正監視タイマカウンタ132の下位エリアのアドレスである「0008H」が格納されているとともに、Aレジスタ104bには「0」クリア用のデータである「00000000B」が格納されている。このため、行番号「1108」にて「LD (DE),A」が実行されることにより、不正監視タイマカウンタ132の下位エリアに当該「0」クリア用のデータがロードされて、不正監視タイマカウンタ132の下位エリアが「0」クリアされる。
As already explained, the DE register 106 stores "0008H" which is the lower area address of the fraud monitoring timer counter 132, and the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正監視タイマカウンタ132の下位エリアのアドレス指定を行う構成とすることにより、第2初期化テーブル64mに記憶するアドレスデータを不正監視タイマカウンタ132の下位エリアのアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第2初期化テーブル64mに不正監視タイマカウンタ132の下位エリアにおけるアドレスデータの全体(2バイト)を記憶する構成と比較して、第2初期化テーブル64mのデータ容量を低減することができる。 In this manner, by using the common high-order 1-byte data ("00H") stored in advance in the D register 106a, the lower area of the fraud monitoring timer counter 132 is addressed. 2 The address data stored in the initialization table 64m can be only the lower 1 byte of the address data (2 bytes) in the lower area of the fraud monitoring timer counter 132. FIG. Therefore, the data capacity of the second initialization table 64m can be reduced compared to the configuration in which the entire address data (2 bytes) in the lower area of the fraud monitoring timer counter 132 is stored in the second initialization table 64m. can.
その後、行番号「1109」にて「JR 4BTS10」が実行されることにより、本データ設定実行処理の行番号「1101」に進む。そして今度は、第2初期化テーブル64mの「9409H」~「940BH」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1109」の命令が実行される。 After that, "JR 4BTS10" is executed at line number "1109" to proceed to line number "1101" of this data setting execution process. Then, this time, the data set in the address range of "9409H" to "940BH" of the second initialization table 64m are used to execute the instructions of line numbers "1102" to "1109".
図18(b)に示すように、「9408H」に続く「9409H」に対応する第1エリアの上位4ビットには不正監視タイマカウンタ132の上位エリアを「0」クリアするためのデータとして「0000B」が設定されている。また、当該第1エリアの下位4ビットには使用されない調整用データとして「0000B」が設定されている。「9409H」に続く「940AH」に対応する第2エリアには不正監視タイマカウンタ132の上位エリアに対応するアドレス(「0009H」)の下位1バイトである「09H」が設定されている。また、「940AH」に続く「940BH」に対応する第3エリアにはデータ設定実行処理の終了用データとして「00H」が設定されている。 As shown in FIG. 18B, data "0000B" for clearing the upper area of the fraud monitoring timer counter 132 to "0" is stored in the upper 4 bits of the first area corresponding to "9409H" following "9408H". ” is set. In addition, "0000B" is set as unused adjustment data in the lower 4 bits of the first area. In the second area corresponding to "940AH" following "9409H", "09H" which is the lower 1 byte of the address ("0009H") corresponding to the upper area of the fraud monitoring timer counter 132 is set. In the third area corresponding to "940BH" following "940AH", "00H" is set as end data for the data setting execution process.
データ設定実行処理(図19(c))の説明に戻り、行番号「1101」では何ら命令を実行することなく行番号「1102」に進む。上述したとおり、第2初期化テーブル64mにおいて「9409H」のアドレスに対応する第1エリアの上位4ビットには「0」クリア用のデータ(「0000B」)が設定されているとともに、下位4ビットには調整用データ(「0000B」)が設定されている。行番号「1102」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0000B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104a及びAレジスタ104bに「00000000B」というデータが格納されている状態とすることができる。また、HLレジスタ107の値が1加算されて当該HLレジスタ107に格納されているアドレスが「940AH」に更新される。
Returning to the description of the data setting execution process (Fig. 19(c)), at line number "1101", the process proceeds to line number "1102" without executing any command. As described above, in the second initialization table 64m, data for clearing "0" ("0000B") is set in the upper 4 bits of the first area corresponding to the address "9409H", and the lower 4 bits is set with adjustment data (“0000B”). By executing "LDH WA, (HL+)" at line number "1102", "0000B", which is the upper 4 bits of the first area, is set to the lower 4 bits of the
既に説明したとおり、Dレジスタ106aには「00H」が設定されている。また、上述したとおり、第2初期化テーブル64m(図18(b))において940AHに対応する第2エリアには、不正監視タイマカウンタ132の上位エリアに対応するアドレスの下位1バイトである「09H」が設定されている。行番号「1103」にて「LD E,(HL+)」が実行されることにより、Eレジスタ106bに「09H」が格納される。これにより、不正監視タイマカウンタ132の上位エリアのアドレスである「0009H」がDEレジスタ106に格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「940BH」に更新される。
As already explained, "00H" is set in the D register 106a. Further, as described above, the second area corresponding to 940AH in the second initialization table 64m (FIG. 18(b)) contains "09H" which is the lower 1 byte of the address corresponding to the upper area of the fraud monitoring timer counter 132. ” is set. By executing "LD E, (HL+)" at line number "1103", "09H" is stored in E register 106b. As a result, a state in which "0009H", which is the upper area address of the fraud monitoring timer counter 132, is stored in the DE register 106 can be achieved. Also, "1" is added to the value of the
続く行番号「1104」には「RET Z」が設定されているが、直前の行番号「1103」にてEレジスタ106bには「09H」が設定されており、終了用データ(「00H」)は設定されていないため、行番号「1105」に進む。 "RET Z" is set in the following line number "1104", but "09H" is set in the E register 106b in the immediately preceding line number "1103", and end data ("00H") is not set, go to line number "1105".
既に説明したとおり、DEレジスタ106には不正監視タイマカウンタ132の上位エリアのアドレスである「0009H」が格納されているとともに、Wレジスタ104aには「0」クリア用のデータである「00000000B」が格納されている。このため、行番号「1105」にて「LD (DE),W」が実行されることにより、不正監視タイマカウンタ132の上位エリアに当該「0」クリア用のデータがロードされる。これにより、不正監視タイマカウンタ132の上位エリアを「0」クリアすることができる。
As already explained, the DE register 106 stores "0009H", which is the upper area address of the fraud monitoring timer counter 132, and the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正監視タイマカウンタ132の上位エリアのアドレス指定を行う構成とすることにより、第2初期化テーブル64m(図18(b))に記憶するアドレスデータを不正監視タイマカウンタ132の上位エリアのアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第2初期化テーブル64mに不正監視タイマカウンタ132の上位エリアにおけるアドレスデータの全体(2バイト)を記憶する構成と比較して、第2初期化テーブル64mのデータ容量を低減することができる。 In this manner, by using the common high-order 1-byte data (“00H”) stored in the D register 106a in advance, the high-order area of the fraud monitoring timer counter 132 is addressed. 2 The address data stored in the initialization table 64m (FIG. 18(b)) can be only the lower 1 byte of the address data (2 bytes) in the upper area of the fraud monitoring timer counter 132. FIG. Therefore, the data capacity of the second initialization table 64m can be reduced compared to the configuration in which the entire address data (2 bytes) in the upper area of the fraud monitoring timer counter 132 is stored in the second initialization table 64m. can.
上述したとおり、「9405H」に対応する第3エリアには終了用データである「00H」が設定されている。行番号「1106」にて「LD E,(HL+)」が実行されることにより、Eレジスタ106bに「00H」がロードされる。また、HLレジスタ107の値が1加算されて当該HLレジスタ107に格納されていたアドレスが「940CH」に更新される。
As described above, "00H", which is end data, is set in the third area corresponding to "9405H". By executing "LD E, (HL+)" at line number "1106", "00H" is loaded into the E register 106b. Also, the value of the
その後、Eレジスタ106bに終了用データ(「00H」)が設定されている状態において、行番号「1107」にて「RET Z」が実行されることにより、本データ設定実行処理が終了する。既に説明したとおり、電源投入設定処理(図17(c))の行番号「1004」にて呼び出されたデータ設定実行処理が終了した場合には、行番号「1005」に進む。 After that, with the end data ("00H") set in the E register 106b, "RET Z" is executed at line number "1107", thereby ending this data setting execution processing. As already described, when the data setting execution process called at line number "1004" of the power-on setting process (FIG. 17(c)) is completed, the process proceeds to line number "1005".
次に、主側CPU63にて実行されるクリア対応処理について図21(a)のフローチャートを参照しながら説明する。クリア対応処理はメイン処理(図15)のステップS120にて実行される。なお、クリア対応処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the clear handling process executed by the
クリア対応処理では、まず特定制御用のワークエリア121における一部クリアフラグに「1」がセットされているか否かを判定する(ステップS201)。既に説明したとおり、一部クリアフラグは、一部クリア処理(ステップS107)が実行されたことを主側CPU63にて把握可能とするフラグであるとともに、復帰コマンド送信処理(ステップS113)において一部クリア時の復帰コマンドを音光側CPU93に対して送信可能とするフラグである。ステップS201にて肯定判定を行った場合には、一部クリアフラグを「0」クリアする(ステップS202)。
In the clear handling process, first, it is determined whether or not the partial clear flag in the
ステップS201にて否定判定を行った場合には、特定制御用のワークエリア121における全部クリアフラグに「1」がセットされているか否かを判定する(ステップS203)。既に説明したとおり、全部クリアフラグは、全部クリア処理(ステップS114)が実行されたことを主側CPU63にて把握可能とするフラグである。ステップS203にて否定判定を行った場合には、そのまま本クリア対応処理を終了する。一方、ステップS203にて肯定判定を行った場合には、全部クリアフラグを「0」クリアする(ステップS204)。
If a negative determination is made in step S201, it is determined whether or not the all clear flag in the
ステップS202の処理を行った場合、又はステップS204の処理を行った場合には、クリア時設定処理を実行して(ステップS205)、本クリア対応処理を終了する。ステップS205におけるクリア時設定処理では、遊技ホールの管理コンピュータに対して出力されているセキュリティ信号をLOW状態からHI状態に立ち上げるための処理を実行する。セキュリティ信号は、本パチンコ機10において一部クリア処理(ステップS107)又は全部クリア処理(ステップS114)が実行されたことを遊技ホールの管理コンピュータにて把握可能とする信号である。また、ステップS205におけるクリア時設定処理では、第1特図表示部37a及び第2特図表示部37bにおいて外れ結果に対応する表示が行われるようにするための処理を実行するとともに、普図表示部38aにおいて初期表示が行われるようにするための処理を実行する。なお、クリア時設定処理のプログラム内容については後述する。
If the process of step S202 has been performed, or if the process of step S204 has been performed, the setting process for clearing is executed (step S205), and this clearing handling process ends. In the clear setting process in step S205, a process for raising the security signal output to the management computer of the game hall from the LOW state to the HI state is executed. The security signal is a signal that enables the management computer of the game hall to recognize that the
図21(b)はクリア時設定処理(ステップS205)においてデータ設定が行われる記憶エリアを説明するための説明図である。図21(b)に示すように、特定制御用のワークエリア121において、「0002H」のアドレスに対応する1バイトエリアにはセキュリティ信号エリア153が設けられており、「0005H」のアドレスに対応する1バイトエリアには第1特図表示カウンタ154が設けられており、「0006H」のアドレスに対応する1バイトエリアには第2特図表示カウンタ155が設けられており、「0007H」のアドレスに対応する1バイトエリアには普図表示カウンタ159が設けられている。このように、クリア時設定処理においてデータ設定の対象となるエリア及びカウンタのアドレスデータにおける上位1バイトのデータは「00H」で共通している。
FIG. 21(b) is an explanatory diagram for explaining a storage area in which data is set in the setting process for clearing (step S205). As shown in FIG. 21(b), in the specific
セキュリティ信号エリア153は、セキュリティ信号フラグ153aを含む1バイトのエリアである。図21(c)はセキュリティ信号エリア153のデータ構成を説明するための説明図である。図21(c)に示すように、セキュリティ信号エリア153における最下位ビット(第0ビット)にはセキュリティ信号フラグ153aが設定されているとともに、セキュリティ信号エリア153における第1~第7ビットは未使用のビットとなっている。
The
セキュリティ信号フラグ153aは、上述したセキュリティ信号のLOW状態からHI状態への立ち上げを実行すべきことを主側CPU63にて把握可能とするフラグである。セキュリティ信号フラグ153aに「1」がセットされた場合には、後述するタイマ割込み処理(図26)において外部情報設定処理(ステップS517)が実行されることにより、遊技ホールの管理コンピュータに出力されているセキュリティ信号の立ち上げが行われる。
The security signal flag 153a is a flag that enables the
第1特図表示カウンタ154は、第1特図表示部37aに各種絵柄を表示するための表示データが設定されるカウンタであるとともに、第2特図表示カウンタ155は、第2特図表示部37bに各種絵柄を表示するための表示データが設定されるカウンタである。また、普図表示カウンタ159は、普図表示部38aに各種絵柄を表示するための表示データが設定されるカウンタである。これらの表示カウンタ154,155,159は1バイトからなり、これらの表示カウンタ154,155,159に設定される表示データは1バイトデータである。 The first special figure display counter 154 is a counter in which display data for displaying various patterns on the first special figure display section 37a is set, and the second special figure display counter 155 is the second special figure display section. 37b is a counter in which display data for displaying various patterns is set. The general-purpose map display counter 159 is a counter in which display data for displaying various patterns on the general-purpose map display unit 38a is set. These display counters 154, 155 and 159 consist of 1 byte, and the display data set in these display counters 154, 155 and 159 are 1 byte data.
次に、主側ROM64に記憶されているクリア時設定テーブル64nについて説明する。クリア時設定テーブル64nには、一部クリア処理(ステップS107)又は全部クリア処理(ステップS114)が実行された場合にセキュリティ信号の立ち上げを行うためのデータ、第1特図表示部37a及び第2特図表示部37bにおいて外れ結果に対応する表示を行うためのデータ及び普図表示部38aにおいて初期表示を行うためのデータが設定されている。クリア時設定テーブル64nはクリア時設定処理(ステップS205)において利用される。
Next, the clear setting table 64n stored in the
図22(a)はクリア時設定テーブル64nを説明するための説明図である。図22(a)に示すように、主側ROM64において、クリア時設定テーブル64nは「9300H」~「9307H」のアドレス範囲に設定されている。クリア時設定テーブル64nは、図18(a)及び図18(b)を参照しながら既に説明した第1初期化テーブル64k及び第2初期化テーブル64mと同様に、第1エリア→第2エリア→第3エリアの順番で、第1~第3エリアが繰り返されるデータ構成である。
FIG. 22(a) is an explanatory diagram for explaining the clear setting table 64n. As shown in FIG. 22(a), in the
図22(b)は主側CPU63にて実行されるクリア時設定処理のプログラム内容を説明するための説明図である。クリア時設定処理はクリア対応処理(図21(a))のステップS205にて実行される。図22(b)に示すように本プログラムには、行番号として「1201」~「1204」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
FIG. 22(b) is an explanatory diagram for explaining the contents of the program for the setting process at the time of clear executed by the
「1201」の行番号には「LDT HL,300H」という命令が設定されている。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「300H」は転送元として「300H」という12ビットの数値情報を設定する内容である。既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレスである「9000H」が設定されている。このため、「LDT HL,300H」が実行されることにより、転送元として設定されている「300H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9300H」がHLレジスタ107にロードされる。これにより、HLレジスタ107にクリア時設定テーブル64n(図22(a))の開始アドレスを設定することができる。
The command "LDT HL, 300H" is set at the line number "1201". "LDT" is an LDT instruction by the
このように、LDT命令を利用してHLレジスタ107にクリア時設定テーブル64nの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107にクリア時設定テーブル64nの開始アドレスを設定する構成と比較して、クリア時設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LDT instruction to set the start address of the clear setting table 64n in the
行番号「1202」~「1203」には、既に説明した電源投入設定処理(図17(c))の行番号「1002」~「1003」と同様の命令が設定されている。具体的には、「1202」の行番号には「XOR D,D」という命令が設定されている。「XOR」はXOR命令という排他的論理和命令であり、コンマの前後の「D」はDレジスタ106aを指定する内容である。「XOR D,D」が実行されることにより、Dレジスタ106aの値とDレジスタ106aの値との排他的論理和の演算結果がコンマの前の「D」で指定されたDレジスタ106aに設定される。具体的には、Dレジスタ106aの値に関わらず、Dレジスタ106aに「00H」が設定される。つまり、Dレジスタ106aが「0」クリアされる。これにより、Dレジスタ106aにセキュリティ信号エリア153、第1特図表示カウンタ154及び第2特図表示カウンタ155のアドレスデータにおける上位1バイトのデータ(「00H」)を設定することができる。
In line numbers "1202" to "1203", commands similar to line numbers "1002" to "1003" of the power-on setting process (FIG. 17(c)) are set. Specifically, the command "XOR D, D" is set at the line number "1202". "XOR" is an exclusive OR instruction called an XOR instruction, and "D" before and after the comma designates the D register 106a. By executing "XOR D, D", the operation result of the exclusive OR of the value of the D register 106a and the value of the D register 106a is set in the D register 106a specified by "D" before the comma. be done. Specifically, "00H" is set in the D register 106a regardless of the value of the D register 106a. That is, the D register 106a is cleared to "0". Thereby, it is possible to set the upper 1-byte data ("00H") in the address data of the
「1203」の行番号には「CALL 4BTS10」という命令が設定されている。「4BTS10」は既に説明したデータ設定実行処理(図19(c))である。「CALL 4BTS10」という命令は、データ設定実行処理というサブルーチンを呼び出すための命令である。行番号「1203」では、HLレジスタ107にクリア時設定テーブル64nの開始アドレスが設定されているとともにDレジスタ106aに「00H」が格納されている状態でデータ設定実行処理が実行される。
The command "CALL 4BTS10" is set at the line number "1203". "4BTS10" is the already explained data setting execution process (FIG. 19(c)). The instruction "CALL 4BTS10" is an instruction for calling a subroutine called data setting execution processing. At line number "1203", the data setting execution process is executed with the start address of the clear setting table 64n set in the
「1204」の行番号には「RET」という命令が設定されている。「RET」という命令が実行されることで、クリア時設定処理が終了する。既に説明したとおり、クリア時設定処理はクリア対応処理(図21(a))のステップS205にて実行されるサブルーチンであり、クリア時設定処理が終了した場合には、クリア対応処理も終了することとなる。 A command "RET" is set at the line number "1204". By executing the command "RET", the clear setting process ends. As already explained, the clear setting process is a subroutine executed in step S205 of the clear handling process (FIG. 21(a)), and when the clear setting process ends, the clear handling process also ends. becomes.
次に、クリア時設定処理(図22(b))の行番号「1203」にてデータ設定実行処理(図19(c))が実行される場合について説明する。行番号「1203」では、クリア時設定テーブル64nの開始アドレスである「9300H」がHLレジスタ107に格納されているとともに、セキュリティ信号エリア153、第1特図表示カウンタ154及び第2特図表示カウンタ155のアドレスデータにおける上位1バイトのデータ(「00H」)がDレジスタ106aに格納されている状態においてデータ設定実行処理が実行される。
Next, the case where the data setting execution process (FIG. 19(c)) is executed at the line number "1203" of the setting process at clearing (FIG. 22(b)) will be described. In the line number "1203", "9300H", which is the start address of the clear setting table 64n, is stored in the
行番号「1203」にて実行されるデータ設定実行処理では、先ずクリア時設定テーブル64nにおける「9300H」~「9302H」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1109」の命令が実行される。図22(a)に示すように、クリア時設定テーブル64nの開始アドレスである9300Hに対応する第1エリアの上位4ビットにはセキュリティ信号エリア153におけるセキュリティ信号フラグ153aに「1」をセットするためのデータとして「0001B」が設定されているとともに、当該1エリアの下位4ビットには第1特図表示カウンタ154に外れ結果に対応する絵柄の表示データを設定するためのデータとして「0011B」が設定されている。「9300H」に続く「9301H」に対応する第2エリアにはセキュリティ信号エリア153のアドレスの下位1バイトである「02H」が設定されている。また、「9301H」に続く「9302H」に対応する第3エリアには第1特図表示カウンタ154のアドレスの下位1バイトである「05H」が設定されている。
In the data setting execution process executed at line number "1203", the data set in the address range of "9300H" to "9302H" in the setting table 64n for clearing is first used to perform line numbers "1102" to " 1109" is executed. As shown in FIG. 22(a), the security signal flag 153a in the
データ設定実行処理(図19(c))の行番号「1101」では、既に説明したとおり、何ら命令が実行されることなく行番号「1102」に進む。上述したとおり、クリア時設定テーブル64nにおいて「9300H」に対応する第1エリアの上位4ビットには「0001B」が設定されているとともに、下位4ビットには「0011B」が設定されている。行番号「1102」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0001B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0011B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104aに「00000001B」というデータを設定することができるとともに、Aレジスタ104bに「00000011B」というデータを設定することができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9301H」に更新される。
At line number "1101" of the data setting execution process (Fig. 19(c)), as already explained, the process proceeds to line number "1102" without executing any command. As described above, "0001B" is set in the upper 4 bits of the first area corresponding to "9300H" in the clear setting table 64n, and "0011B" is set in the lower 4 bits. By executing "LDH WA, (HL+)" at line number "1102", "0001B", which is the upper 4 bits of the first area, is set to the lower 4 bits of the
既に説明したとおり、Dレジスタ106aには「00H」が格納されている。また、上述したとおり、クリア時設定テーブル64nにおいて「9301H」に対応する第2エリアには、セキュリティ信号エリア153のアドレスにおける下位1バイトである「02H」が設定されている。行番号「1103」にて「LD E,(HL+)」が実行されることにより、Eレジスタ106bに「02H」が格納される。これにより、セキュリティ信号エリア153のアドレスである「0002H」がDEレジスタ106に格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9302H」に更新される。
As already explained, "00H" is stored in the D register 106a. Further, as described above, "02H" which is the lower 1 byte in the address of the
続く行番号「1104」には「RET Z」が設定されているが、直前の行番号「1103」にてEレジスタ106bには「02H」が設定されており、終了用データ(「00H」)は設定されていないため、本データ設定実行処理を終了することはなく、行番号「1105」に進む。 "RET Z" is set in the following line number "1104", but "02H" is set in the E register 106b in the immediately preceding line number "1103", and end data ("00H") is not set, the process proceeds to line number "1105" without terminating this data setting execution process.
既に説明したとおり、DEレジスタ106にはセキュリティ信号エリア153のアドレスである「0002H」が格納されているとともに、Wレジスタ104aには「00000001B」が格納されている。このため、行番号「1105」にて「LD (DE),W」が実行されることにより、セキュリティ信号エリア153に「00000001B」がセットされる。これにより、セキュリティ信号フラグ153aに「1」をセットすることができる。
As already explained, the DE register 106 stores "0002H", which is the address of the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用してセキュリティ信号エリア153のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶するアドレスデータをセキュリティ信号エリア153のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nにセキュリティ信号エリア153のアドレスデータの全体(2バイト)を記憶する構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。
In this manner, the
既に説明したとおり、Dレジスタ106aには「00H」が格納されている。また、上述したとおり、「9302H」に対応する第3エリアには、第1特図表示カウンタ154のアドレスにおける下位1バイトである「05H」が設定されている。行番号「1106」にて「LD E,(HL+)」が実行されることによりEレジスタ106bに「05H」がロードされる。これにより、DEレジスタ106に第1特図表示カウンタ154のアドレスである「0005H」が格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9303H」に更新される。
As already explained, "00H" is stored in the D register 106a. Further, as described above, "05H" which is the lower 1 byte in the address of the first special figure display counter 154 is set in the third area corresponding to "9302H". "05H" is loaded into the E register 106b by executing "LD E, (HL+)" at line number "1106". As a result, the DE register 106 can be in a state where "0005H", which is the address of the first special figure display counter 154, is stored. Also, "1" is added to the value of the
続く行番号「1107」には「RET Z」が設定されているが、直前の行番号「1106」にてEレジスタ106bには「05H」が設定されており、終了用データ(「00H」)は設定されていないため、本データ設定実行処理を終了することはなく、行番号「1108」に進む。 "RET Z" is set in the following line number "1107", but "05H" is set in the E register 106b in the immediately preceding line number "1106", and end data ("00H") is not set, the process proceeds to line number "1108" without terminating this data setting execution process.
既に説明したとおり、DEレジスタ106には第1特図表示カウンタ154のアドレスである「0005H」が格納されているとともに、Aレジスタ104bには外れ結果を表示するための表示データである「00000011B」が格納されている。このため、行番号「1108」にて「LD (DE),A」が実行されることにより、第1特図表示カウンタ154に「00000011B」がロードされる。これにより、第1特図表示カウンタ154に外れ結果に対応する絵柄の表示データを設定することができる。
As already explained, the DE register 106 stores "0005H", which is the address of the first special figure display counter 154, and the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して第1特図表示カウンタ154のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶するアドレスデータを第1特図表示カウンタ154のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nに第1特図表示カウンタ154のアドレスデータの全体(2バイト)を記憶する構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。 In this way, by using the common high-order 1-byte data ("00H") stored in advance in the D register 106a to specify the address of the first special figure display counter 154, when clearing The address data stored in the setting table 64n can be only the lower 1 byte in the address data (2 bytes) of the first special figure display counter 154. Therefore, compared to the configuration of storing the entire address data (2 bytes) of the first special figure display counter 154 in the setting table 64n when clearing, the data capacity of the setting table 64n when clearing can be reduced.
その後、行番号「1109」にて「JR 4BTS10」が実行されることにより、本データ設定実行処理の行番号「1101」に進む。そして今度は、クリア時設定テーブル64nの「9303H」~「9305H」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1109」の命令が実行される。 After that, "JR 4BTS10" is executed at line number "1109" to proceed to line number "1101" of this data setting execution process. Then, this time, the data set in the address range of "9303H" to "9305H" of the clear setting table 64n are used to execute the instructions of line numbers "1102" to "1109".
図22(a)に示すように、「9302H」に続く「9303H」に対応する第1エリアの上位4ビットには第2特図表示カウンタ155に外れ結果に対応する絵柄の表示データを設定するためのデータとして「0011B」が設定されている。また、当該1エリアの下位4ビットには普図表示部38aにて初期表示を行うためのデータとして「1010B」が設定されている。「9303H」に続く「9304H」に対応する第2エリアには第2特図表示カウンタ155のアドレスの下位1バイトである「06H」が設定されている。また、「9304H」に続く「9305H」に対応する第3エリアには普図表示カウンタ159のアドレスの下位1バイトである「07H」が設定されている。
As shown in FIG. 22(a), in the upper 4 bits of the first area corresponding to "9303H" following "9302H", the second special figure display counter 155 is set to the display data of the pattern corresponding to the result. "0011B" is set as the data for In addition, "1010B" is set in the low-
データ設定実行処理(図19(c))の説明に戻り、行番号「1101」では何ら命令を実行することなく行番号「1102」に進む。上述したとおり、クリア時設定テーブル64nにおいて「9303H」のアドレスに対応する第1エリアの上位4ビットには「0011B」が設定されているとともに、下位4ビットには「1010B」が設定されている。行番号「1102」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0011B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「1001B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104aに外れ結果に対応する絵柄の表示データである「00000011B」を設定することができるととに、Aレジスタ104bに初期表示用の表示データである「00001010B」を設定することができる。また、HLレジスタ107に格納されていたアドレスに「1」が加算されて「9304H」に更新される。
Returning to the description of the data setting execution process (FIG. 19(c)), at line number "1101", the process proceeds to line number "1102" without executing any command. As described above, "0011B" is set in the upper 4 bits of the first area corresponding to the address of "9303H" in the clear setting table 64n, and "1010B" is set in the lower 4 bits. . By executing "LDH WA, (HL+)" at line number "1102", "0011B", which is the upper 4 bits of the first area, is set to the lower 4 bits of the
上述したとおり、クリア時設定テーブル64nにおいて「9304H」に対応する第2エリアには、第2特図表示カウンタ155に対応するアドレスの下位1バイトである「16H」が設定されている。行番号「1103」にて「LD E,(HL+)」が実行されることによりEレジスタ106bに「06H」が格納される。これにより、第2特図表示カウンタ155のアドレスである「0006H」がDEレジスタ106に格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9305H」に更新される。
As described above, "16H" which is the lower 1 byte of the address corresponding to the second special figure display counter 155 is set in the second area corresponding to "9304H" in the clear setting table 64n. "06H" is stored in the E register 106b by executing "LD E, (HL+)" at line number "1103". Thereby, it is possible to make the state where "0006H", which is the address of the second special figure display counter 155, is stored in the
続く行番号「1104」には「RET Z」が設定されているが、直前の行番号「1103」にてEレジスタ106bには「06H」が設定されており、終了用データ(「00H」)は設定されていないため、本データ設定実行処理を終了することはなく、行番号「1105」に進む。 "RET Z" is set in the following line number "1104", but "06H" is set in the E register 106b in the immediately preceding line number "1103", and end data ("00H") is not set, the process proceeds to line number "1105" without terminating this data setting execution process.
既に説明したとおり、DEレジスタ106には第2特図表示カウンタ155のアドレスである「0006H」が格納されているとともに、Wレジスタ104aには外れ結果に対応する絵柄の表示データである「00000011B」が格納されている。このため、行番号「1105」にて「LD (DE),W」が実行されることにより、第2特図表示カウンタ155に「00000011B」がロードされる。これにより、第2特図表示カウンタ155に外れ結果に対応する絵柄の表示データをセットすることができる。
As already explained, the DE register 106 stores "0006H", which is the address of the second special figure display counter 155, and the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して第2特図表示カウンタ155のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶しておくアドレスデータを第2特図表示カウンタ155のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nに第2特図表示カウンタ155のアドレスデータの全体(2バイト)を記憶しておく構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。 In this way, by using the common high-order 1-byte data ("00H") stored in advance in the D register 106a to specify the address of the second special figure display counter 155, when clearing The address data stored in the setting table 64n can be only the lower 1 byte in the address data (2 bytes) of the second special figure display counter 155. Therefore, compared to the configuration in which the entire address data (2 bytes) of the second special figure display counter 155 is stored in the clear setting table 64n, the data capacity of the clear setting table 64n can be reduced. .
既に説明したとおり、Dレジスタ106aには「00H」が格納されている。また、上述したとおり、「9305H」に対応する第3エリアには、普図表示カウンタ159のアドレスにおける下位1バイトである「07H」が設定されている。行番号「1106」にて「LD E,(HL+)」が実行されることによりEレジスタ106bに「07H」がロードされる。これにより、DEレジスタ106に普図表示カウンタ159のアドレスである「0007H」が格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9306H」に更新される。
As already explained, "00H" is stored in the D register 106a. In addition, as described above, in the third area corresponding to "9305H", "07H" which is the lower 1 byte in the address of the normal map display counter 159 is set. "07H" is loaded into the E register 106b by executing "LD E, (HL+)" at line number "1106". As a result, the DE register 106 can be set to a state in which "0007H", which is the address of the normal diagram display counter 159, is stored. Also, "1" is added to the value of the
続く行番号「1107」には「RET Z」が設定されているが、直前の行番号「1106」にてEレジスタ106bには「07H」が設定されており、終了用データ(「00H」)は設定されていないため、本データ設定実行処理を終了することはなく、行番号「1108」に進む。 "RET Z" is set in the following line number "1107", but "07H" is set in the E register 106b in the immediately preceding line number "1106", and end data ("00H") is not set, the process proceeds to line number "1108" without terminating this data setting execution process.
既に説明したとおり、DEレジスタ106には普図表示カウンタ159のアドレスである「0007H」が格納されているとともに、Aレジスタ104bには初期表示用の表示データである「00001010B」が格納されている。このため、行番号「1108」にて「LD (DE),A」が実行されることにより、普図表示カウンタ159に「00001010B」がロードされる。これにより、普図表示カウンタ159に初期表示用の表示データを設定することができる。
As already explained, the DE register 106 stores "0007H" which is the address of the normal map display counter 159, and the
このように、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して普図表示カウンタ159のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶するアドレスデータを普図表示カウンタ159のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nに普図表示カウンタ159のアドレスデータの全体(2バイト)を記憶する構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。 In this way, by using the common high-order 1-byte data ("00H") stored in advance in the D register 106a to specify the address of the general pattern display counter 159, the setting table when clearing The address data stored in 64n can be only the lower 1 byte in the address data (2 bytes) of the normal figure display counter 159. FIG. For this reason, the data capacity of the clear setting table 64n can be reduced compared with the structure which memorize|stores the whole address data (2 bytes) of the normal figure display counter 159 in the clear setting table 64n.
その後、行番号「1109」にて「JR 4BTS10」が実行されることにより、本データ設定実行処理の行番号「1101」に進む。そして今度は、クリア時設定テーブル64nの「9306H」~「9307H」のアドレス範囲に設定されているデータを利用して行番号「1102」~「1104」の命令が実行される。 After that, "JR 4BTS10" is executed at line number "1109" to proceed to line number "1101" of this data setting execution process. Then, this time, the data set in the address range of "9306H" to "9307H" of the clear setting table 64n are used to execute the instructions of line numbers "1102" to "1104".
図22(a)に示すように、「9305H」に続く「9306H」に対応する第1エリアには使用されない調整用データ(「00000000B」)が設定されている。「9306H」に続く「9307H」に対応する第2エリアにはデータ設定実行処理の終了用データとして「00H」が設定されている。 As shown in FIG. 22A, unused adjustment data (“00000000B”) is set in the first area corresponding to “9306H” following “9305H”. In the second area corresponding to "9307H" following "9306H", "00H" is set as end data for the data setting execution process.
データ設定実行処理(図19(c))の説明に戻り、行番号「1101」では何ら命令を実行することなく行番号「1102」に進む。上述したとおり、クリア時設定テーブル64nにおいて「9306H」のアドレスに対応する第1エリアには「00000000B」が設定されている。行番号「1102」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0000B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。また、HLレジスタ107に格納されていたアドレスに「1」が加算されて「9307H」に更新される。
Returning to the description of the data setting execution process (Fig. 19(c)), at line number "1101", the process proceeds to line number "1102" without executing any command. As described above, "00000000B" is set in the first area corresponding to the address of "9306H" in the clear setting table 64n. By executing "LDH WA, (HL+)" at line number "1102", "0000B", which is the upper 4 bits of the first area, is set to the lower 4 bits of the
上述したとおり、クリア時設定テーブル64nにおいて「9307H」に対応する第2エリアには、終了用データ(「00H」)が設定されている。行番号「1103」にて「LD E,(HL+)」が実行されることによりEレジスタ106bに「00H」がロードされる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9308H」に更新される。
As described above, the end data ("00H") is set in the second area corresponding to "9307H" in the clear setting table 64n. "00H" is loaded into the E register 106b by executing "LD E, (HL+)" at line number "1103". Also, "1" is added to the value of the
その後、Eレジスタ106bに終了用データが設定されている状態において、行番号「1104」にて「RET Z」が実行されることにより、本データ設定実行処理が終了する。既に説明したとおり、クリア時設定処理(図22(b))の行番号「1203」にてデータ設定実行処理が終了した場合には、行番号「1204」に進む。 After that, in the state where the end data is set in the E register 106b, "RET Z" is executed at the line number "1104", thereby ending this data setting execution processing. As already described, when the data setting execution process ends at line number "1203" of the setting process at clear (FIG. 22(b)), the process proceeds to line number "1204".
次に、メイン処理(図15)のステップS119にて実行される乱数最大値設定処理の説明に先立ち、主側ROM64に記憶されている乱数最大値テーブル64pについて説明する。既に説明したとおり、乱数最大値設定処理では、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3、乱数初期値カウンタC4、変動種別カウンタC5及び普電乱数カウンタC6の最大値を設定する。乱数最大値テーブル64pは、これらのカウンタC1~C6に対応する最大値カウンタCN1~CN6に最大値データを設定するために利用されるデータテーブルである。
Next, before describing the random number maximum value setting process executed in step S119 of the main process (FIG. 15), the random number maximum value table 64p stored in the
図23(a)は乱数最大値テーブル64pのデータ構成を説明するための説明図である。図23(a)に示すように、乱数最大値テーブル64pは、主側ROM64において「9200H」~「9208H」のアドレス範囲に記憶されている。乱数最大値テーブル64pにおいて「9200H」に対応するエリアには、大当たり種別カウンタC2の最大値データである「63H」(「99」)が設定されている。既に説明したとおり、大当たり種別カウンタC2の最大値は大当たり種別用最大値カウンタCN2に設定される。
FIG. 23(a) is an explanatory diagram for explaining the data configuration of the random number maximum value table 64p. As shown in FIG. 23(a), the random number maximum value table 64p is stored in the
「9200H」に続く「9201H」に対応するエリアには、リーチ乱数カウンタC3の最大値データである「EEH」(「238」)が設定されている。既に説明したとおり、リーチ乱数カウンタC3の最大値はリーチ用最大値カウンタCN3に設定される。「9201H」に続く「9202H」に対応するエリアには、変動種別カウンタC5の最大値データである「C6H」(「198」)が設定されている。既に説明したとおり、変動種別カウンタC5の最大値は変動種別用最大値カウンタCN5に設定される。「9202H」に続く「9203H」に対応するエリアには、普電乱数カウンタC6の最大値データである「FAH」(「250」)が設定されている。既に説明したとおり、普電乱数カウンタC6の最大値は普電用最大値カウンタCN6に設定される。 "EEH" ("238"), which is the maximum value data of the reach random number counter C3, is set in the area corresponding to "9201H" following "9200H". As already explained, the maximum value of the reach random number counter C3 is set in the reach maximum value counter CN3. "C6H" ("198"), which is the maximum value data of the fluctuation type counter C5, is set in the area corresponding to "9202H" following "9201H". As already explained, the maximum value of the fluctuation type counter C5 is set in the fluctuation type maximum value counter CN5. In the area corresponding to "9203H" following "9202H", "FAH" ("250"), which is the maximum value data of the general electric random number counter C6, is set. As already explained, the maximum value of the general electric random number counter C6 is set in the general electric maximum value counter CN6.
「9203H」に続く「9204H」に対応するエリアには、当たり乱数カウンタC1の最大値データである「1F3FH」(「7999」)の下位1バイトである「3FH」が設定されているとともに、「9205H」に対応するエリアには、当該最大値データの上位1バイトである「1FH」が設定されている。既に説明したとおり、当たり乱数カウンタC1の最大値は当たり用最大値カウンタCN1に設定される。具体的には、当たり用最大値カウンタCN1の下位エリアに当該最大値データの下位1バイトである「3FH」が設定されるとともに、当たり用最大値カウンタCN1の上位エリアに当該最大値データの上位1バイトである「1FH」が設定される。「9205H」に続く「9206H」に対応するエリアには、乱数初期値カウンタC4の最大値データである「1F3FH」(「7999」)の下位1バイトである「3FH」が設定されているとともに、「9207H」には当該最大値データの上位1バイトである「1FH」が設定されている。既に説明したとおり、乱数初期値カウンタC4の最大値は初期値用最大値カウンタCN4に設定される。具体的には、初期値用最大値カウンタCN4の下位エリアに当該最大値データの下位1バイトである「3FH」が設定されるとともに、初期値用最大値カウンタCN4の上位エリアに当該最大値データの上位1バイトである「1FH」が設定される。「9207H」に続く「9208H」に対応するエリアには、終了用データとして「00H」が設定されている。 In the area corresponding to "9204H" following "9203H", "3FH", which is the lower 1 byte of "1F3FH" ("7999"), which is the maximum value data of the winning random number counter C1, is set. In the area corresponding to "9205H", "1FH" which is the upper 1 byte of the maximum value data is set. As already explained, the maximum value of the winning random number counter C1 is set to the winning maximum value counter CN1. Specifically, "3FH", which is the lower 1 byte of the maximum value data, is set in the lower area of the winning maximum value counter CN1, and the upper byte of the maximum value data is set in the upper area of the winning maximum value counter CN1. "1FH", which is 1 byte, is set. In the area corresponding to "9206H" following "9205H", "3FH", which is the lower 1 byte of "1F3FH" ("7999"), which is the maximum value data of the random number initial value counter C4, is set. "9207H" is set to "1FH" which is the upper 1 byte of the maximum value data. As already explained, the maximum value of the random number initial value counter C4 is set in the initial value maximum value counter CN4. Specifically, "3FH", which is the lower byte of the maximum value data, is set in the lower area of the initial value maximum value counter CN4, and the maximum value data is set in the upper area of the initial value maximum value counter CN4. "1FH" which is the upper 1 byte of is set. "00H" is set as end data in the area corresponding to "9208H" following "9207H".
乱数最大値設定処理(ステップS119)では、HLレジスタ107に乱数最大値テーブル64pの開始アドレスである「9200H」が設定される。これにより、設定対象の最大値データとして大当たり種別カウンタC2の最大値データが選択されている状態となる。乱数最大値テーブル64pは、HLレジスタ107の値を1加算してHLレジスタ107に格納されているアドレスデータを順番に更新することにより、大当たり種別カウンタC2の最大値データ→リーチ乱数カウンタC3の最大値データ→変動種別カウンタC5の最大値データ→普電乱数カウンタC6の最大値データ→当たり乱数カウンタC1の最大値データの下位1バイト→当たり乱数カウンタC1の最大値データの上位1バイト→乱数初期値カウンタC4の最大値データの下位1バイト→乱数初期値カウンタC4の最大値データの上位1バイトの順番で、設定対象の最大値データを更新することが可能なデータ構成となっている。
In the random number maximum value setting process (step S119), the
図12(b)を参照しながら既に説明したとおり、特定制御用のワークエリア121において最大値カウンタCN1~CN6は、「0019H」~「0020H」のアドレス範囲に設定されている。乱数最大値設定処理(ステップS119)では、BCレジスタ105に当該アドレス範囲の先頭アドレスである「0019H」が設定される。これにより、設定対象カウンタとして大当たり種別用最大値カウンタCN2が選択されている状態となる。特定制御用のワークエリア121において最大値カウンタCN1~CN6は、BCレジスタ105の値を1加算して当該BCレジスタ105に格納されているアドレスデータを順番に更新することにより、大当たり種別用最大値カウンタCN2→リーチ用最大値カウンタCN3→変動種別用最大値カウンタCN5→普電用最大値カウンタCN6→当たり用最大値カウンタCN1の下位エリア→当たり用最大値カウンタCN1の上位エリア→初期値用最大値カウンタCN4の下位エリア→初期値用最大値カウンタCN4の上位エリアの順番で、設定対象カウンタを更新することが可能な態様で設定されている。
As already described with reference to FIG. 12B, the maximum value counters CN1 to CN6 are set in the address range of "0019H" to "0020H" in the
次に、主側CPU63にて実行される乱数最大値設定処理について図23(b)のフローチャートを参照しながら説明する。乱数最大値設定処理はメイン処理(図15)のステップS119にて実行される。なお、乱数最大値設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the random number maximum value setting process executed by the
乱数最大値設定処理では、まず最大値設定開始処理を実行する(ステップS301)。最大値設定開始処理では、HLレジスタ107に乱数最大値テーブル64pの開始アドレスである「9200H」をセットするとともに、特定制御用のワークエリア121における大当たり種別用最大値カウンタCN2のアドレスである「0019H」をBCレジスタ105にセットする。乱数最大値設定処理において、HLレジスタ107には、乱数最大値テーブル64pにおける設定対象の最大値データに対応するアドレスが設定されるとともに、BCレジスタ105には、当該設定対象の最大値データが設定される設定対象カウンタに対応するアドレスが設定される。HLレジスタ107に「9200H」がセットされることにより、設定対象の最大値データとして大当たり種別カウンタC2の最大値データが選択されている状態となる。設定対象の最大値データの更新は後述するステップS302にて実行される。また、BCレジスタ105に「0019H」が設定されることにより、設定対象カウンタとして大当たり種別用最大値カウンタCN2が選択されている状態となる。設定対象カウンタの更新は後述する設定対象更新処理(ステップS305)にて実行される。なお、最大値設定開始処理の詳細については後述する。
In the random number maximum value setting process, first, a maximum value setting start process is executed (step S301). In the maximum value setting start process, "9200H", which is the start address of the random number maximum value table 64p, is set in the
ステップS301にて最大値設定開始処理を実行した後は、「LD A,(HL+)」という命令を実行する(ステップS302)。「LD」はLD更新実行回路151によるLD更新命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されている最大値データを指定する内容であるとともに、当該最大値データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。「LD A,(HL+)」が実行されることにより、HLレジスタ107に格納されているアドレスデータ(「9200H」)に対応する最大値データ(「63H」)がAレジスタ104bにロードされる。これにより、Aレジスタ104bに設定対象の最大値データをセットすることができる。また、当該最大値データのロード後にHLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9201H」に更新される。これにより、設定対象の最大値データを更新することができる。
After executing the maximum value setting start process in step S301, the command "LD A, (HL+)" is executed (step S302). "LD" is an LD update command by the LD
このように、LD更新命令を利用することにより、乱数最大値テーブル64pにおいて設定対象として選択されている最大値データをAレジスタ104bにロードする処理と、当該最大値データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LD update instruction, the processing of loading the maximum value data selected as the setting target in the random number maximum value table 64p into the
ステップS302~ステップS305の処理は、後述するステップS303にて肯定判定が行われるまで繰り返し実行される。ステップS302の処理が実行される度に、大当たり種別カウンタC2の最大値データ→リーチ乱数カウンタC3の最大値データ→変動種別カウンタC5の最大値データ→普電乱数カウンタC6の最大値データ→当たり乱数カウンタC1の最大値データの下位1バイト→当たり乱数カウンタC1の最大値データの上位1バイト→乱数初期値カウンタC4の最大値データの下位1バイト→乱数初期値カウンタC4の最大値データの上位1バイトの順番で、設定対象の最大値データが更新される。また、HLレジスタ107に格納されているアドレスが「9208H」に更新された状態でステップS302の処理が実行された場合には、Aレジスタ104bに終了用データ(「00H」)が設定される。
The processes of steps S302 to S305 are repeatedly executed until an affirmative determination is made in step S303, which will be described later. Every time the process of step S302 is executed, the maximum value data of the jackpot type counter C2 → the maximum value data of the reach random number counter C3 → the maximum value data of the variation type counter C5 → the maximum value data of the general electric random number counter C6 → the
ステップS302の処理を実行した後は、Aレジスタ104bに終了用データ(「00H」)が設定されているか否かを判定し(ステップS303)、Aレジスタ104bに終了用データが設定されている場合(ステップS303:YES)には、本乱数最大値設定処理を終了する。
After executing the process of step S302, it is determined whether or not the end data ("00H") is set in the
ステップS303にて否定判定を行った場合には、最大値データの設定処理を実行する(ステップS304)。最大値データの設定処理では、「LD (BC),A」という命令を実行する。「LD」はロード命令であり、「(BC)」は転送先としてBCレジスタ105に格納されているアドレスに対応する設定対象カウンタを指定する内容であり、「A」は転送元としてAレジスタ104bを指定する内容である。「LD (BC),A」が実行されることにより、Aレジスタ104bに格納されている最大値データが最大値カウンタCN1~CN6のうち設定対象カウンタとして選択されているカウンタにロードされる。これにより、設定対象カウンタに最大値データを設定することができる。
If a negative determination is made in step S303, maximum value data setting processing is executed (step S304). In the maximum value data setting process, an instruction "LD (BC), A" is executed. "LD" is a load instruction, "(BC)" is the content specifying the counter to be set corresponding to the address stored in the
その後、設定対象更新処理を実行する(ステップS305)。設定対象更新処理では、「INC BC」という命令を実行する。「INC」は加算対象に対して「1」を加算する命令であり、「BC」は当該加算対象としてBCレジスタ105の値を指定する内容である。「INC BC」が実行されることにより、BCレジスタ105の値に「1」が加算される。これにより、設定対象カウンタとして選択されている最大値カウンタCN1~CN6が更新される。ステップS305にて設定対象更新処理が実行される度に、大当たり種別用最大値カウンタCN2→リーチ用最大値カウンタCN3→変動種別用最大値カウンタCN5→普電用最大値カウンタCN6→当たり用最大値カウンタCN1の下位エリア→当たり用最大値カウンタCN1の上位エリア→初期値用最大値カウンタCN4の下位エリア→初期値用最大値カウンタCN4の上位エリアの順番で、設定対象カウンタが更新される。
After that, setting target update processing is executed (step S305). In the setting target update process, an instruction "INC BC" is executed. "INC" is an instruction to add "1" to an addition target, and "BC" is a content specifying the value of the
ステップS305にて設定対象更新処理を実行した後は、ステップS302に戻り、Aレジスタ104bに終了用データが格納されてステップS303にて肯定判定が行われるまで、ステップS302~ステップS305の処理を繰り返し実行する。これにより、最大値カウンタCN1~CN6に最大値データを設定することができる。
After executing the setting target update process in step S305, the process returns to step S302, and the processes of steps S302 to S305 are repeated until the end data is stored in the
<第1LDY命令>
次に、最大値設定開始処理(図24(b))のプログラム内容の説明に先立ち、最大値設定開始処理のプログラムに含まれている第1LDY命令について説明する。図24(a)は第1LDY命令の機械語のデータ構成を説明するための説明図であり、図24(b)は最大値設定開始処理のプログラム内容を説明するための説明図である。
<First LDY instruction>
Next, before describing the program contents of the maximum value setting start process (Fig. 24(b)), the first LDY instruction included in the program of the maximum value setting start process will be described. FIG. 24(a) is an explanatory diagram for explaining the data structure of the machine language of the first LDY instruction, and FIG. 24(b) is an explanatory diagram for explaining the program contents of the maximum value setting start process.
図24(b)に示すように、最大値設定開始処理のプログラムには「LDY BC,19H」という第1LDY命令が含まれている。主側CPU63は、データを転送する転送命令として、第1LDY命令を実行することができる。図9に示すように、主側MPU62は第1LDY実行回路156を備えている。第1LDY実行回路156は、第1LDY命令を実行するための専用回路である。
As shown in FIG. 24(b), the maximum value setting start processing program includes a first LDY command "LDY BC, 19H". The
第1LDY命令の命令コードは、「LDY 転送先,転送元」という構成を有している。第1LDY命令では、「転送先」としてペアレジスタが設定される。第1LDY命令において「転送先」に設定されるペアレジスタは、WAレジスタ104、BCレジスタ105、DEレジスタ106又はHLレジスタ107である。第1LDY命令では、「転送元」として1バイトの数値(例えば、「19H」)が設定される。
The instruction code of the first LDY instruction has a configuration of "LDY transfer destination, transfer source". A pair register is set as a "transfer destination" in the first LDY instruction. The
第1LDY命令では、「転送元」に設定されている1バイトの数値情報に対してIYレジスタ109に設定されている2バイトの数値情報を加算して得られる2バイトの数値情報が「転送先」に設定されているペアレジスタにロードされる。既に説明したとおり、本実施形態においてIYレジスタ109には、特定制御用の処理の開始時に特定制御用基準アドレスとして「0000H」が設定されるとともに、非特定制御用の処理の開始時に非特定制御用基準アドレスとして「0300H」が設定される。
In the first LDY instruction, the 2-byte numerical information obtained by adding the 2-byte numerical information set in the IY register 109 to the 1-byte numerical information set in the "transfer source" is set as the "transfer destination". ” is loaded into the pair register. As already described, in the present embodiment, the
事前にIYレジスタ109に「0000H」が設定されている状態において「LDY BC,19H」が実行されることにより、「LD BC,0019H」が実行される場合と同様に、BCレジスタ105に「0019H」がロードされる。また、事前にIYレジスタ109に「0300H」が設定されている状態において「LDY BC,19H」が実行されることにより、「LD BC,0319H」が実行される場合と同様に、BCレジスタ105に「0319H」がロードされる。
By executing "LDY BC, 19H" with "0000H" set in the
第1LDY命令の具体的な命令コードとして「LDY BC,19H」を例示しながら、第1LDY命令の機械語のデータ構成について説明する。図24(a)に示すように、第1LDY命令の機械語には、図17(b)を参照しながら既に説明したLD命令の機械語と同様に、「転送元」のデータを「転送先」にロードするように指示する指示データと、「転送先」としてBCレジスタ105を指定する転送先指定データと、「転送元」を指定する転送元指定データとが含まれている。第1LDY命令の機械語において、指示データ及び転送先指定データのデータ容量の合計は2バイトであるとともに、転送元指定データのデータ容量は1バイトである。「LDY HL,19H」の場合、「転送元」として1バイトの数値情報である「19H」が設定されており、第1LDY命令の機械語には当該1バイトの数値情報である「19H」がそのまま転送元指定データとして含まれる。このように、第1LDY命令の機械語のデータ容量は全体で3バイトである。
The data configuration of the machine language of the first LDY instruction will be described while exemplifying "LDY BC, 19H" as a specific instruction code of the first LDY instruction. As shown in FIG. 24(a), in the machine language of the first LDY instruction, data of "transfer source" is changed to "transfer destination" in the same way as the machine language of the LD instruction already described with reference to FIG. 17(b). , transfer destination designating data designating the
一方、図17(b)を参照しながら既に説明したとおり、LD命令の機械語において、指示データ及び転送先指定データのデータ容量の合計は2バイトであるとともに、転送元指定データのデータ容量は2バイトである。LD命令の機械語のデータ容量は全体で4バイトである。このように、IYレジスタ109に「0000H」が格納されている状態において、主側ROM64に記憶されているデータテーブルのアドレスをBCレジスタ105などのペアレジスタにロードする場合には、LD命令に代えて第1LDY命令を使用することにより、「転送元」のデータを「転送先」にロードする命令の機械語を1バイト低減することができる。これにより、主側ROM64におけるプログラムのデータ容量を低減することができる。
On the other hand, as already explained with reference to FIG. 17(b), in the machine language of the LD instruction, the total data capacity of the instruction data and transfer destination designation data is 2 bytes, and the data capacity of the transfer source designation data is 2 bytes. The total data capacity of the machine language of the LD instruction is 4 bytes. Thus, when "0000H" is stored in the
次に、主側CPU63にて実行される最大値設定開始処理のプログラム内容について図24(b)を参照しながら説明する。最大値設定開始処理は乱数最大値設定処理(図23(b))のステップS301にて実行される。図24(b)に示すように本プログラムには、行番号として「1301」~「1303」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the program content of the maximum value setting start process executed by the
「1301」の行番号には「LDT HL,200H」という命令が設定されている。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「200H」は転送元として「200H」という12ビットの数値情報を設定する内容である。既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレスである「9000H」が設定されている。このため、「LDT HL,200H」が実行されることにより、「転送元」として設定されている「200H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9200H」がHLレジスタ107にロードされる。これにより、HLレジスタ107に乱数最大値テーブル64p(図23(a))の開始アドレスをセットすることができる。
The command "LDT HL, 200H" is set at the line number "1301". "LDT" is an LDT instruction by the
このように、LDT命令を利用してHLレジスタ107に乱数最大値テーブル64pの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107に乱数最大値テーブル64pの開始アドレスを設定する構成と比較して、最大値設定開始処理を実行するためのプログラムのデータ容量を低減することができる。 Thus, by setting the start address of the maximum random number table 64p in the HL register 107 using the LDT instruction, the start address of the maximum random number table 64p can be set in the HL register 107 using the LD instruction. The data volume of the program for executing the maximum value setting start process can be reduced compared to the setting configuration.
「1302」の行番号には「LDY BC,19H」という命令が設定されている。「LDY」は第1LDY実行回路156による第1LDY命令であり、「BC」は転送先としてBCレジスタ105を指定する内容であり、「19H」は「転送元」として「19H」という1バイトの数値情報を設定する内容である。既に説明したとおり、IYレジスタ109には、メイン処理(図15)のステップS103にて特定制御用基準アドレスとして「0000H」が設定されている。このため、「LDY BC,19H」が実行されることにより、「転送元」として設定されている「19H」に対してIYレジスタ109に設定されている「0000H」を加算して得られる「0019H」がBCレジスタ105にロードされる。これにより、BCレジスタ105に特定制御用のワークエリア121における大当たり種別用最大値カウンタCN2のアドレスをセットすることができる。
The command "LDY BC, 19H" is set at the line number "1302". "LDY" is the first LDY instruction by the first
このように、1バイトのアドレスデータを設定してアドレス指定を行う第1LDY命令を利用してBCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスデータ(2バイト)を設定する構成であることにより、2バイトのアドレスデータを設定してアドレス指定を行うLD命令を利用してBCレジスタ105に当該アドレスデータを設定する構成と比較して、最大値設定開始処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, the address data (2 bytes) of the jackpot type maximum value counter CN2 is set in the
「1303」の行番号には「RET」という命令が設定されている。既に説明したとおり、最大値設定開始処理は乱数最大値設定処理(図23(b))のステップS301にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、乱数最大値設定処理のステップS302に進むことになる。 The command "RET" is set at the line number "1303". As already explained, the maximum value setting start process is a subroutine executed in step S301 of the random number maximum value setting process (FIG. 23(b)). Therefore, by executing the command "RET", the process proceeds to step S302 of the random number maximum value setting process.
次に、一部クリア処理(ステップS107)及び全部クリア処理(ステップS114)において行われる第1クリア処理について説明する。既に説明したとおり、第1クリア処理は、主側RAM65における「0000H」~「02FFH」のアドレスに設定されている特定制御用のワークエリア121を「0」クリアする処理である。既に説明したとおり、メイン処理(図15)のステップS103にてIYレジスタ109に特定制御用基準アドレスである「0000H」が設定される。当該第1クリア処理は、IYレジスタ109に当該特定制御用基準アドレスが設定されている状態で実行される。第1クリア処理では、まず「LDY HL,00H」という命令を実行することにより、HLレジスタ107に特定制御用のワークエリア121の開始アドレスである「0000H」をロードする。その後、「LD BC,0300H」という命令を実行することにより、BCレジスタ105に第1クリア処理の終了アドレスである「0300H」をロードする。その後、HLレジスタ107に終了アドレスが格納されている状態となるまで、HLレジスタ107に格納されているアドレスにより特定される記憶エリアを「0」クリアする処理及びHLレジスタ107に格納されているアドレスを1加算する処理を繰り返し実行する。そして、HLレジスタ107に終了アドレスが格納されている状態となった場合に、第1クリア処理を終了する。
Next, the first clear processing performed in the partial clear processing (step S107) and the all clear processing (step S114) will be described. As already explained, the first clearing process is a process of clearing the
メイン処理(図15)において、IYレジスタ109に特定制御用基準アドレスが設定されている状態で一部クリア処理(ステップS107)又は全部クリア処理(ステップS114)が実行される構成であることにより、第1クリア処理において、IYレジスタ109に格納されている当該特定制御用基準アドレスを利用して特定制御用のワークエリア121の先頭アドレスである「0000H」を指定することができる。
In the main process (FIG. 15), the partial clear process (step S107) or the full clear process (step S114) is executed while the specific control reference address is set in the
LD命令を利用する場合には当該LD命令の命令コードに含まれる開始アドレスのアドレスデータを2バイトのアドレスデータ(「0000H」)の全体とする必要がある一方、第1LDY命令を利用する場合には当該第1LDY命令の命令コードに含まれるアドレスデータを2バイトのアドレスデータにおける下位1バイト(「00H」)のみとすることができる。第1LDY命令(「LDY HL,00H」)を利用してHLレジスタ107に特定制御用のワークエリア121の開始アドレス(「0000H」)を設定する構成とすることにより、LD命令を利用して当該開始アドレスをHLレジスタ107に設定する構成と比較して、プログラムのデータ容量を低減することができる。
When using the LD instruction, the address data of the start address included in the instruction code of the LD instruction must be the entire 2-byte address data ("0000H"). , the address data included in the instruction code of the first LDY instruction can be only the lower 1 byte ("00H") in the 2-byte address data. By setting the start address (“0000H”) of the
次に、主側CPU63にて実行される設定値更新処理について図25のフローチャートを参照しながら説明する。設定値更新処理はメイン処理(図15)のステップS117にて実行される。なお、設定値更新処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, setting value update processing executed by the
設定値更新処理では、まず特定制御用のワークエリア121に設けられた設定値更新中フラグに「1」をセットする(ステップS401)。設定値更新中フラグは、設定値更新処理の実行中であることを主側CPU63にて把握可能とするフラグである。設定値更新中フラグは、後述するステップS411にて「0」クリアされる。ステップS401の処理を行った後は、タイマ割込み処理の発生を禁止している状態から許可する状態へ切り換える割込み許可の設定を行う(ステップS402)。詳細は後述するが、第1~第3報知用表示装置69a~69cの表示制御は、タイマ割込み処理(図26)のステップS518における管理用処理にて実行される。タイマ割込み処理の発生を許可することにより、当該管理用処理(ステップS518)が実行されている状態とすることができる。管理用処理では、設定値更新中フラグに「1」がセットされていることを条件として、特定制御用のワークエリア121における設定値カウンタの値に対応する数字が第3報知用表示装置69cに表示されるように第3報知用表示装置69cの表示制御が行われる。設定値カウンタは、既に説明したとおり、パチンコ機10の設定状態がいずれの設定値であるのかを主側CPU63にて特定するためのカウンタである。設定値更新中フラグに「1」がセットされている状態で設定値カウンタの値が更新された場合には、第3報知用表示装置69cにおける設定値の表示も更新される。遊技ホールの管理者は設定値の変更に際して第3報知用表示装置69cを確認することでパチンコ機10の現状の設定状態を把握することができる。
In the set value update process, first, a set value updating flag provided in the
その後、特定制御用のワークエリア121における設定値カウンタに「1」をセットする(ステップS403)。これにより、設定値更新処理が実行される場合にはそれまでの設定値に関係なく設定値が「設定1」となる。
After that, the set value counter in the
その後、設定キー挿入部68aがOFF操作されていないことを条件として(ステップS404:NO)、更新ボタン68bが1回押圧操作されたか否かを判定する(ステップS405)。具体的には更新ボタン68bの押圧操作を検知するセンサからの信号がLOW状態からHI状態に切り換わったか否かを判定する。ステップS405にて否定判定をした場合には、ステップS404の処理に戻り、設定キー挿入部68aがOFF操作されているか否かを判定する。
Thereafter, on the condition that the setting key insertion portion 68a has not been turned off (step S404: NO), it is determined whether or not the
更新ボタン68bが1回押圧操作されている場合(ステップS405:YES)には、特定制御用のワークエリア121の設定値カウンタの値を1加算する(ステップS406)。また、1加算後における設定値カウンタの値が「6」を超えた場合(ステップS407:YES)には、設定値カウンタに「1」をセットする(ステップS408)。これにより、更新ボタン68bが1回押圧操作される度に1段階上の設定値に更新され、「設定6」の状況で更新ボタン68bが1回押圧操作された場合には「設定1」に戻ることになる。
If the
ステップS407にて否定判定をした場合、又はステップS408の処理を実行した場合には、ステップS404に戻り、設定キー挿入部68aがOFF操作されているか否かを判定する。OFF操作されていない場合(ステップS404:NO)には、ステップS405以降の処理を再度実行する。一方、OFF操作されている場合(ステップS404:YES)には、タイマ割込み処理の発生を禁止する割込み禁止の設定を行う(ステップS409)。これにより、第3報知用表示装置69cにおける設定値の表示が終了する。
If a negative determination is made in step S407, or if the process of step S408 is executed, the process returns to step S404 to determine whether or not the setting key insertion portion 68a has been turned off. If the OFF operation has not been performed (step S404: NO), the processes after step S405 are executed again. On the other hand, if the OFF operation has been performed (step S404: YES), interrupt prohibition is set to prohibit the occurrence of timer interrupt processing (step S409). This completes the display of the set values on the third
その後、設定値更新コマンド送信処理を実行する(ステップS410)。設定値更新コマンド送信処理では、音光側CPU93に対して設定値更新コマンドを送信する。設定値更新コマンドは、設定値更新処理が終了したことを音光側CPU93に認識させるとともに、パチンコ機10の更新後の設定値を音光側CPU93にて把握可能とするためのコマンドである。設定値更新コマンドには、特定制御用のワークエリア121における設定値カウンタに格納されているデータが含まれている。その後、特定制御用のワークエリア121における設定値更新中フラグを「0」クリアして(ステップS411)、本設定値更新処理を終了する。
Thereafter, a set value update command transmission process is executed (step S410). In the set value update command transmission process, a set value update command is transmitted to the sound and light side CPU 93 . The set value update command is a command for allowing the sound and light side CPU 93 to recognize that the set value update process has ended and to allow the sound and light side CPU 93 to grasp the updated set value of the
<タイマ割込み処理>
次に、主側CPU63にて実行される本実施形態におけるタイマ割込み処理について、図26のフローチャートを参照しながら説明する。タイマ割込み処理は、メイン処理(図15)において設定値更新処理(ステップS117)又は残余処理(ステップS121~ステップS124)が実行されている状況で定期的(例えば4ミリ秒周期)に実行される。なお、タイマ割込み処理におけるステップS501~ステップS517の処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。また、ステップS518における管理用処理(図56(a))のうち後述する管理実行処理(ステップS1603)以外の処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される一方、管理実行処理(ステップS1603)は非特定制御用のプログラム及び非特定制御用のデータを利用して実行される。
<Timer interrupt processing>
Next, timer interrupt processing in this embodiment executed by the
タイマ割込み処理では、まず停電情報記憶処理を実行する(ステップS501)。停電情報記憶処理では、停電監視基板67から電源遮断の発生に対応した停電信号を受信しているか否かを監視し、停電の発生を特定した場合には停電時処理を実行した後に無限ループとなる。停電時処理では、図16(b)を参照しながら既に説明した停電エリア131における停電フラグ131aに「1」をセットするとともに、チェックサムを算出しその算出したチェックサムを保存する。
In the timer interrupt processing, power failure information storage processing is first executed (step S501). In the power failure information storage process, it is monitored whether or not a power failure signal corresponding to the occurrence of a power failure is received from the power
その後、不正用の監視対象として設定されている所定の事象が発生しているか否かを監視する不正検知処理を実行する(ステップS502)。当該不正検知処理では、不正な電波が検知される事象、不正な磁気が検知される事象及び異常な振動が検知される事象の発生を監視し、不正監視基準期間(具体的には約262秒)中に、不正な電波が検知される事象が5回特定された場合、不正な磁気が検知される事象が10回特定された場合、又は異常な振動が検知される事象が15回特定された場合に不正検知対応処理を実行する。詳細については後述するが、不正検知対応処理では特定制御用のワークエリア121に設けられた遊技停止フラグに「1」をセットする。遊技停止フラグは、遊技の進行を停止している状態であるか否かを主側CPU63にて把握可能とするフラグである。遊技停止フラグに「1」がセットされることにより、タイマ割込み処理におけるステップS506~ステップS518の処理が実行されない状態、すなわち遊技の進行を停止している状態となる。なお、不正検知処理の詳細については後述する。
After that, fraud detection processing is executed to monitor whether or not a predetermined event set as a monitoring target for fraud has occurred (step S502). In the fraud detection process, the occurrence of an event in which an unauthorized radio wave is detected, an event in which an unauthorized magnetism is detected, and an event in which an abnormal vibration is detected is monitored. ), if an event in which unauthorized radio waves are detected is identified 5 times, an event in which unauthorized magnetism is detected is identified 10 times, or an event in which abnormal vibration is detected is identified 15 times. Execute the fraud detection response process. Although the details will be described later, the game stop flag provided in the
続くステップS503では、特定制御用のワークエリア121における設定値更新中フラグに「1」がセットされているか否かを判定する。既に説明したとおり、設定値更新中フラグは、設定値更新処理(図25)の実行中であることを主側CPU63にて把握可能とするフラグである。設定値更新中フラグに「1」がセットされている場合(ステップS503:YES)、すなわち設定値更新処理(図25)の実行中である場合には、ステップS504~ステップS517の処理を実行することなく、ステップS518に進む。
In the subsequent step S503, it is determined whether or not the set value updating flag in the
ステップS503にて否定判定を行った場合には、第1乱数更新処理を実行する(ステップS504)。第1乱数更新処理では、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3、乱数初期値カウンタC4、変動種別カウンタC5及び普電乱数カウンタC6を更新するための処理を実行する。第1乱数更新処理(ステップS504)は、設定値更新中フラグに「1」がセットされていないことを条件として実行される。このため、設定値更新処理(図25)の実行中には、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3、乱数初期値カウンタC4、変動種別カウンタC5及び普電乱数カウンタC6の更新は行われない。既に説明したとおり、メイン処理(図15)において設定値更新処理(ステップS117)は乱数最大値設定処理(ステップS119)が実行される前に実行される。設定値更新処理(図25)のステップS402にてタイマ割込み処理(図26)の発生が許可されるため、タイマ割込み処理(図26)は設定値更新処理の実行中にも実行される。設定値更新処理の実行中にはこれらのカウンタC1~C6の更新が行われないようにすることにより、乱数最大値設定処理(ステップS119)が実行される前にこれらのカウンタC1~C6の更新が開始されてしまうことが防止されている。なお、第1乱数更新処理の詳細については後述する。 If a negative determination is made in step S503, a first random number update process is executed (step S504). In the first random number update process, a process for updating the winning random number counter C1, the jackpot type counter C2, the reach random number counter C3, the random number initial value counter C4, the fluctuation type counter C5 and the general electric random number counter C6 is executed. The first random number update process (step S504) is executed on the condition that the setting value updating flag is not set to "1". Therefore, during the execution of the set value update process (FIG. 25), the hit random number counter C1, the jackpot type counter C2, the reach random number counter C3, the random number initial value counter C4, the fluctuation type counter C5 and the general electric random number counter C6 are updated. is not performed. As already explained, in the main process (FIG. 15), the setting value update process (step S117) is executed before the random number maximum value setting process (step S119) is executed. Since generation of the timer interrupt process (FIG. 26) is permitted in step S402 of the set value update process (FIG. 25), the timer interrupt process (FIG. 26) is executed even during execution of the set value update process. By preventing these counters C1-C6 from being updated during execution of the set value update process, these counters C1-C6 can be updated before the random number maximum value setting process (step S119) is executed. is prevented from being started. Details of the first random number update process will be described later.
続くステップS505では、上記遊技停止フラグに「1」がセットされているか否かを判定することで、遊技の進行を停止している状態であるか否かを判定する。遊技停止フラグに「1」がセットされている場合(ステップS505:YES)には、ステップS506~ステップS518の処理を実行することなく、本タイマ割込み処理を終了する。一方、ステップS505にて否定判定をした場合には、ステップS506以降の処理を実行する。 In the subsequent step S505, it is determined whether or not the progress of the game is stopped by determining whether or not the game stop flag is set to "1". When the game stop flag is set to "1" (step S505: YES), this timer interrupt process is terminated without executing the processes of steps S506 to S518. On the other hand, if a negative determination is made in step S505, the processing after step S506 is executed.
ステップS506では、ポート出力処理を実行する。ポート出力処理では、前回のタイマ割込み処理において出力情報の設定が行われている場合に、その出力情報に対応した出力を各種駆動部32b,34bに行うための処理を実行する。例えば、特電入賞装置32を開放状態に切り換えるべき情報が設定されている場合には特電用の駆動部32bへの駆動信号の出力を開始させ、閉鎖状態に切り換えるべき情報が設定されている場合には当該駆動信号の出力を停止させる。また、第2作動口34の普電役物34aを開放状態に切り換えるべき情報が設定されている場合には普電用の駆動部34bへの駆動信号の出力を開始させ、閉鎖状態に切り換えるべき情報が設定されている場合には当該駆動信号の出力を停止させる。
In step S506, port output processing is executed. In the port output process, when the output information has been set in the previous timer interrupt process, a process for outputting corresponding to the output information to the various driving units 32b and 34b is executed. For example, when the information to switch the special electric
その後、読み込み処理を実行する(ステップS507)。読み込み処理では、停電信号及び入賞信号以外の信号の読み込みを実行し、その読み込んだ情報を今後の処理にて利用するために記憶する。 After that, read processing is executed (step S507). In the reading process, signals other than the power failure signal and the winning signal are read, and the read information is stored for use in future processing.
その後、入球検知処理を実行する(ステップS508)。当該入球検知処理では、各入球検知センサ42a~49aから受信している信号を読み込み、その読み込み結果に基づいて、アウト口24a、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びスルーゲート35への入球の有無を特定する。ステップS508における入球検知処理では、第1作動口検知センサ46aの検知信号のHI状態からLOW状態への立ち下がりを検出した場合に特定制御用のワークエリア121における第1作動入賞フラグに「1」をセットする。第1作動入賞フラグは、第1作動口33への遊技球の入賞が発生したことを主側CPU63にて把握可能とするフラグである。また、ステップS508における入球検知処理では、第2作動口検知センサ47aの検知信号のHI状態からLOW状態への立ち下がりを検出した場合に特定制御用のワークエリア121における第2作動入賞フラグに「1」をセットする。第2作動入賞フラグは、第2作動口34への遊技球の入賞が発生したことを主側CPU63にて把握可能とするフラグである。主側CPU63は、後述する特図特電制御処理(図30)のステップS901における保留情報の取得処理において、これら第1作動入賞フラグ及び第2作動入賞フラグの状態に基づいて、第1作動口33及び第2作動口34への遊技球の入賞の有無を把握する。
After that, ball entry detection processing is executed (step S508). In the ball-entering detection process, signals received from the ball-entering detection sensors 42a to 49a are read, and based on the reading results, the out port 24a, the general prize-winning
その後、特定制御用のワークエリア121に設けられている複数種類のタイマカウンタの数値情報をまとめて更新するためのタイマ更新処理を実行する(ステップS509)。この場合、記憶されている数値情報が減算されて更新されるタイマカウンタを集約して扱う構成であるが、減算式のタイマカウンタの更新及び加算式のタイマカウンタの更新の両方を集約して行う構成としてもよい。
After that, timer update processing is executed to collectively update numerical information of a plurality of types of timer counters provided in the
その後、遊技球の発射制御を行うための発射制御処理を実行する(ステップS510)。発射操作装置28への発射操作が継続されている状況では、所定の発射周期である0.6秒に1個の遊技球が発射される。続くステップS511では、入力状態監視処理として、ステップS507の読み込み処理にて読み込んだ情報に基づいて、各入球検知センサ42a~49aの断線確認や、遊技機本体12や前扉枠14の開放確認を行う。
Thereafter, a launch control process for controlling the launch of game balls is executed (step S510). In a situation where the shooting operation to the
その後、遊技回の実行制御及び開閉実行モードの実行制御を行うための特図特電制御処理を実行する(ステップS512)。なお、特図特電制御処理の詳細については後述する。その後、普図普電制御処理を実行する(ステップS513)。普図普電制御処理では、スルーゲート35への入賞が発生している場合に普図側の保留情報を取得するための処理を実行するとともに、普図側の保留情報が記憶されている場合にその保留情報について開放判定を行い、さらにその開放判定を契機として普図用の演出を行うための処理を実行する。また、開放判定の結果に基づいて、第2作動口34の普電役物34aを開閉させる処理を実行する。この場合、サポートモードが低頻度サポートモードであればそれに対応する処理が実行され、サポートモードが高頻度サポートモードであればそれに対応する処理が実行される。また、開閉実行モードである場合にはその直前のサポートモードが高頻度サポートモードであったとしても低頻度サポートモードとなる。
After that, a special figure special electric control process for performing execution control of the game round and execution control of the opening and closing execution mode is executed (step S512). In addition, the detail of special figure special electric control processing is mentioned later. After that, the general map general electric control process is executed (step S513). In the general map general electric control process, when the prize to the through
特定制御用のワークエリア121には、高頻度サポートモードフラグ及び開閉実行モードフラグを含むモードデータエリアが設けられている。モードデータエリアは1バイトからなる。高頻度サポートモードフラグは、高頻度サポートモードであるか否かを主側CPU63にて把握可能とするフラグであるとともに、開閉実行モードフラグは開閉実行モード中であるか否かを主側CPU63にて把握可能とするフラグである。高頻度サポートモードフラグはモードデータエリアの第0ビットに設定されているとともに、開閉実行モードフラグはモードデータエリアの第1ビットに設定されている。高頻度サポートモードフラグには実行契機となった大当たり結果の種類に関係なく開閉実行モードが終了する場合に「1」がセットされる。普図普電制御処理(ステップS513)において、主側CPU63は、高頻度サポートモードフラグの状態に基づいて高頻度サポートモードであるか否かを特定するとともに、開閉実行モードフラグの状態に基づいて開閉実行モードであるか否かを特定する。
A
ステップS513にて普図普電制御処理を実行した後は、表示制御処理を実行する(ステップS514)。表示制御処理では、直前のステップS512及びステップS513の処理結果に基づいて、第1特図表示部37aに係る第1特図側保留情報の増減個数を第1特図保留表示部37cに反映させるための出力情報の設定、第2特図表示部37bに係る第2特図側保留情報の増減個数を第2特図保留表示部37dに反映させるための出力情報の設定、及び普図表示部38aに係る普図側保留情報の増減個数を普図保留表示部38bに反映させるための出力情報の設定を行う。また、ステップS514における表示制御処理では、直前のステップS512及びステップS513の処理結果に基づいて、第1特図表示部37a及び第2特図表示部37bの表示内容を更新させるための出力情報の設定を行うとともに、普図表示部38aの表示内容を更新させるための出力情報の設定を行う。さらにまた、ステップS514における表示制御処理では、直前のステップS513の処理結果に基づいて、ラウンド表示部39の表示内容を更新させるための出力情報の設定を行う。なお、表示制御処理の詳細については後述する。
After executing the general map general electric control process in step S513, the display control process is executed (step S514). In the display control process, based on the processing results of steps S512 and S513 immediately before, the increase or decrease number of the first special figure side reservation information related to the first special figure display unit 37a is reflected in the first special figure reservation display unit 37c. Setting the output information for, setting the output information for reflecting the increase/decrease number of the second special figure side reservation information related to the second special
その後、払出側CPU83から受信したコマンド及び信号の内容を確認し、その確認結果に対応した処理を行うための払出状態受信処理を実行する(ステップS515)。また、賞球コマンドを出力対象として設定するための払出出力処理を実行する(ステップS516)。 After that, the content of the command and signal received from the payout side CPU 83 is confirmed, and payout state reception processing is executed for performing processing corresponding to the confirmation result (step S515). Also, a payout output process for setting the prize ball command as an output target is executed (step S516).
その後、外部情報設定処理を実行する(ステップS517)。外部情報設定処理では、既に説明したとおり、セキュリティ信号エリア153(図21(c))におけるセキュリティ信号フラグ153aに「1」がセットされている場合、遊技ホールの管理コンピュータに対して出力しているセキュリティ信号をLOW状態からHI状態に立ち上げる処理を実行するとともに、当該セキュリティ信号フラグ153aを「0」クリアする。セキュリティ信号の立ち上げを行うことにより、一部クリア処理(ステップS107)又は全部クリア処理(ステップS114)が実行されたことを遊技ホールの管理コンピュータにて把握可能とすることができる。また、ステップS517における外部情報設定処理では、今回のタイマ割込み処理にて実行された各種処理の処理結果に応じた外部信号の出力の開始及び終了を制御する。 Thereafter, external information setting processing is executed (step S517). In the external information setting process, as already explained, when the security signal flag 153a in the security signal area 153 (FIG. 21(c)) is set to "1", the information is output to the management computer of the gaming hall. A process for raising the security signal from the LOW state to the HI state is executed, and the security signal flag 153a is cleared to "0". By raising the security signal, it is possible for the management computer of the game hall to grasp that the partial clearing process (step S107) or the all clearing process (step S114) has been executed. Also, in the external information setting process in step S517, the start and end of the output of the external signal are controlled according to the processing results of the various processes executed in the current timer interrupt process.
ステップS503にて肯定判定を行った場合、又はステップS517の処理を行った場合には、コール命令により管理用処理に対応するサブルーチンのプログラムを実行する(ステップS518)。管理用処理(ステップS518)の実行に際しては、特定制御用のプログラムに設定されている管理用処理に対応するサブルーチンのプログラムが実行されることとなるが、当該サブルーチンのプログラムの実行に際しては管理用処理の実行後におけるタイマ割込み処理の戻り番地を特定するための情報がプッシュ命令により特定制御用のスタックエリア123に書き込まれる。そして、管理用処理が終了した場合にはポップ命令によりその戻り番地を特定するための情報が読み出され、当該戻り番地が示すタイマ割込み処理のプログラムに復帰する。なお、管理用処理の詳細については後に説明する。 If an affirmative determination is made in step S503, or if the process of step S517 is carried out, a subroutine program corresponding to the management process is executed by a call command (step S518). When executing the management process (step S518), a subroutine program corresponding to the management process set in the specific control program is executed. Information for specifying the return address of the timer interrupt process after execution of the process is written in the stack area 123 for specific control by a push instruction. Then, when the management process is completed, information for specifying the return address is read out by a pop instruction, and the program for the timer interrupt process indicated by the return address is returned to. Details of the management processing will be described later.
既に説明したとおり、特定制御用のワークエリア121における設定値更新中フラグに「1」がセットされている場合(ステップS503:YES)、すなわち設定値更新処理(図25)の実行中である場合には、ステップS504~ステップS517の処理は実行されない一方、管理用処理(ステップS518)は実行される。これにより、設定値更新処理(図25)の実行中に、特定制御用のワークエリア121における設定値カウンタの値に対応する数字が第3報知用表示装置69cに表示されるように第3報知用表示装置69cの表示制御を行うことができる。
As already explained, when the set value updating flag in the
次に、主側CPU63にて実行される第1乱数更新処理について図27(a)のフローチャートを参照しながら説明する。第1乱数更新処理はタイマ割込み処理(図26)のステップS504にて実行される。既に説明したとおり、第1乱数更新処理では、1バイトからなる大当たり種別カウンタC2、リーチ乱数カウンタC3、変動種別カウンタC5及び普電乱数カウンタC6の更新が行われる。なお、第1乱数更新処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the first random number update process executed by the
第1乱数更新処理では、まず特定制御用のワークエリア121における設定値更新中フラグに「1」がセットされているか否かを判定し(ステップS601)、設定値更新中フラグに「1」がセットされている場合(ステップS601:YES)には、ステップS602以降の処理を実行することなく本第1乱数更新処理を終了する。このように、設定値更新処理の実行中には、大当たり種別カウンタC2、リーチ乱数カウンタC3、変動種別カウンタC5及び普電乱数カウンタC6の更新は行われない。
In the first random number update process, first, it is determined whether or not the setting value updating flag in the
ステップS601にて否定判定を行った場合には、更新開始設定処理を実行する(ステップS602)。更新開始設定処理では、大当たり種別カウンタC2のアドレスである「0011H」をHLレジスタ107に設定する。第1乱数更新処理においてHLレジスタ107には、更新対象カウンタのアドレスが設定される。大当たり種別カウンタC2のアドレスをHLレジスタ107に設定することにより、更新対象カウンタとして大当たり種別カウンタC2が選択されている状態となる。また、ステップS602における更新開始設定処理では、大当たり種別用最大値カウンタCN2のアドレスをBCレジスタ105に設定する。第1乱数更新処理においてBCレジスタ105には、更新対象カウンタの最大値が設定されているカウンタのアドレスが設定される。主側CPU63は、HLレジスタ107に格納されているアドレスデータに基づいて現状の更新対象カウンタを特定するとともに、BCレジスタ105に格納されているアドレスデータに基づいて当該更新対象カウンタの最大値が設定されているカウンタを特定する。
If a negative determination is made in step S601, update start setting processing is executed (step S602). In the update start setting process, "0011H", which is the address of the jackpot type counter C2, is set in the
図12(a)を参照しながら既に説明したとおり、特定制御用のワークエリア121において大当たり種別カウンタC2、リーチ乱数カウンタC3、変動種別カウンタC5及び普電乱数カウンタC6は、「0011H」~「0014H」のアドレス範囲にアドレスが連番となるように設けられている。このため、HLレジスタ107に格納されているアドレスを1加算して更新する処理(後述するステップS607の処理)を実行する度に、大当たり種別カウンタC2→リーチ乱数カウンタC3→変動種別カウンタC5→普電乱数カウンタC6の順番で、更新対象カウンタを更新することができる。また、図12(b)を参照しながら既に説明したとおり、特定制御用のワークエリア121において大当たり種別用最大値カウンタCN2、リーチ用最大値カウンタCN3、変動種別用最大値カウンタCN5及び普電用最大値カウンタCN6は、「0019H」~「001CH」のアドレス範囲にアドレスが連番となるように設けられている。このため、BCレジスタ105に格納されているアドレスを1加算して更新する処理(後述するステップS608の処理)を実行する度に、大当たり種別用最大値カウンタCN2→リーチ用最大値カウンタCN3→変動種別用最大値カウンタCN5→普電用最大値カウンタCN6の順番で、更新対象カウンタの最大値が設定されているカウンタを更新することができる。
As already described with reference to FIG. 12(a), in the
図27(b)は更新開始設定処理(ステップS602)のプログラム内容を説明するための説明図である。図27(b)に示すように本プログラムには、行番号として「1401」~「1403」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 FIG. 27B is an explanatory diagram for explaining program contents of the update start setting process (step S602). As shown in FIG. 27B, "1401" to "1403" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「1401」の行番号には「LDY HL,11H」という命令が設定されている。「LDY」は第1LDY実行回路156による第1LDY命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「11H」は「転送元」として「11H」という1バイトの数値情報を設定する内容である。既に説明したとおり、IYレジスタ109には、メイン処理(図15)のステップS103にて特定制御用基準アドレスとして「0000H」が設定されている。このため、「LDY HL,11H」が実行されることにより、「転送元」として設定されている「11H」に対してIYレジスタ109に設定されている「0000H」を加算して得られる「0011H」がHLレジスタ107にロードされる。これにより、HLレジスタ107に大当たり種別カウンタC2のアドレスをセットすることができる。
The command "LDY HL, 11H" is set at the line number "1401". "LDY" is the first LDY instruction by the first
このように、1バイトのアドレスデータを設定してアドレス指定を行う第1LDY命令を利用してHLレジスタ107に大当たり種別カウンタC2のアドレスデータ(2バイト)をロードする構成であることにより、2バイトのアドレスデータを設定してアドレス指定を行うLD命令を利用してHLレジスタ107に大当たり種別カウンタC2のアドレスデータをロードする構成と比較して、更新開始設定処理を実行するためのプログラムのデータ容量を低減することができる。 In this way, the address data (2 bytes) of the jackpot type counter C2 is loaded into the HL register 107 using the first LDY instruction for specifying the address by setting the address data of 1 byte. Compared to the configuration that loads the address data of the jackpot type counter C2 into the HL register 107 using the LD instruction that sets the address data of and specifies the address, the data capacity of the program for executing the update start setting process can be reduced.
「1402」の行番号には「LDY BC,19H」という命令が設定されている。「LDY」は第1LDY実行回路156による第1LDY命令であり、「BC」は転送先としてBCレジスタ105を指定する内容であり、「19H」は「転送元」として「19H」という1バイトの数値情報を設定する内容である。「LDY BC,19H」が実行されることにより、「転送元」として設定されている「19H」に対してIYレジスタ109に設定されている「0000H」を加算して得られる「0019H」がBCレジスタ105にロードされる。これにより、BCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスをセットすることができる。
The command "LDY BC, 19H" is set at the line number "1402". "LDY" is the first LDY instruction by the first
このように、1バイトのアドレスデータを設定してアドレス指定を行う第1LDY命令を利用してBCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスデータ(2バイト)をロードする構成であることにより、2バイトのアドレスデータを設定してアドレス指定を行うLD命令を利用してBCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスデータをロードする構成と比較して、更新開始設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, the address data (2 bytes) of the jackpot type maximum value counter CN2 is loaded into the
「1403」の行番号には「RET」という命令が設定されている。既に説明したとおり、更新開始設定処理は第1乱数更新処理(図27(a))のステップS602にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、第1乱数更新処理(図27(a))のステップS603に進むことになる。 A command "RET" is set at the line number "1403". As already described, the update start setting process is a subroutine executed in step S602 of the first random number update process (FIG. 27(a)). Therefore, by executing the command "RET", the process proceeds to step S603 of the first random number update process (FIG. 27(a)).
第1乱数更新処理(図27(a))の説明に戻り、ステップS602にて更新開始設定処理を実行した後は、更新対象カウンタの第1加算処理を実行する(ステップS603)。更新対象カウンタの第1加算処理では、4つのカウンタC2,C3,C5,C6のうち更新対象カウンタとして選択されているカウンタの値を1加算する。具体的には、特定制御用のワークエリア121においてHLレジスタ107に格納されているアドレスにより特定される更新対象カウンタの値を1加算する。
Returning to the description of the first random number update process (FIG. 27(a)), after the update start setting process is executed in step S602, the first addition process of the counter to be updated is executed (step S603). In the first addition process for the update target counter, 1 is added to the value of the counter selected as the update target counter among the four counters C2, C3, C5, and C6. Specifically, 1 is added to the value of the update target counter specified by the address stored in the
その後、ステップS603にて1加算された後の更新対象カウンタの値が最大値を超えたか否かを判定する(ステップS604)。上述したとおり、主側CPU63はHLレジスタ107に格納されているアドレスに基づいて更新対象カウンタを特定することができるとともに、BCレジスタ105に格納されているアドレスに基づいて当該更新対象カウンタの最大値を特定することができる。ステップS604にて肯定判定を行った場合には、更新対象カウンタの値を「0」クリアする(ステップS605)。
Thereafter, it is determined whether or not the value of the update target counter after being incremented by 1 in step S603 has exceeded the maximum value (step S604). As described above, the
ステップS604にて否定判定を行った場合、又はステップS605の処理を行った場合には、HLレジスタ107に格納されているアドレスデータが第1乱数更新処理の終了アドレス(具体的には「0014H」)であるか否かを判定する(ステップS606)。ステップS606にて否定判定を行った場合には、HLレジスタ107の値を1加算することにより更新対象カウンタを更新し(ステップS607)、BCレジスタ105の値を1加算する(ステップS608)。これにより、BCレジスタ105に格納されているアドレスに基づいて、ステップS607にて更新された後の更新対象カウンタの最大値が設定されているカウンタ(4つの最大値カウンタCN2,CN3,CN5,CN6のいずれか)を特定可能とすることができる。
When a negative determination is made in step S604, or when the processing of step S605 is performed, the address data stored in the
ステップS608の処理を行った場合には、ステップS603に戻り、ステップS606にて肯定判定が行われるまでステップS603~ステップS608の処理を繰り返し実行する。これにより、大当たり種別カウンタC2、リーチ乱数カウンタC3、変動種別カウンタC5及び普電乱数カウンタC6の更新を行うことができる。ステップS606にて肯定判定を行った場合には、第2乱数更新処理を実行して(ステップS609)、本第1乱数更新処理を終了する。図28は第2乱数更新処理を示すフローチャートである。 If the process of step S608 has been performed, the process returns to step S603, and the processes of steps S603 to S608 are repeatedly performed until an affirmative determination is made in step S606. Thereby, the jackpot type counter C2, the reach random number counter C3, the variation type counter C5 and the general electric random number counter C6 can be updated. If an affirmative determination is made in step S606, the second random number update process is executed (step S609), and the first random number update process ends. FIG. 28 is a flowchart showing second random number update processing.
第2乱数更新処理では、まずHLレジスタ107の値を1加算する(ステップS701)。これにより、HLレジスタ107に、当たり乱数カウンタC1の下位エリアのアドレスである「0015H」が格納されている状態となる。その後、BCレジスタ105の値を1加算する(ステップS702)。これにより、BCレジスタ105に、当たり用最大値カウンタCN1の下位エリアのアドレスである「001DH」が格納されている状態となる。 In the second random number update process, first, 1 is added to the value of the HL register 107 (step S701). As a result, the HL register 107 stores "0015H", which is the address of the lower area of the hit random number counter C1. After that, 1 is added to the value of the BC register 105 (step S702). As a result, the BC register 105 stores "001DH", which is the address of the lower area of the winning maximum value counter CN1.
その後、更新対象カウンタの第2加算処理を実行する(ステップS703)。当該第2加算処理では、当たり乱数カウンタC1及び乱数初期値カウンタC4のうち更新対象カウンタとして選択されているカウンタの値を1加算する。これらのカウンタC1,C4は2バイトからなるカウンタである。更新対象カウンタの第2加算処理(ステップS703)では、特定制御用のワークエリア121においてHLレジスタ107に格納されているアドレスにより特定される2バイトのカウンタの値を1加算する。
After that, the second addition processing of the counter to be updated is executed (step S703). In the second addition process, 1 is added to the value of the counter selected as the counter to be updated from among the winning random number counter C1 and the random number initial value counter C4. These counters C1 and C4 are 2-byte counters. In the second update target counter addition process (step S703), 1 is added to the value of the 2-byte counter specified by the address stored in the
その後、ステップS703にて1加算された後の更新対象カウンタの値が最大値を超えたか否かを判定する(ステップS704)。上述したとおり、主側CPU63はHLレジスタ107に格納されているアドレスに基づいて更新対象カウンタを特定することができるとともに、BCレジスタ105に格納されているアドレスに基づいて当該更新対象カウンタの最大値を特定することができる。ステップS704にて肯定判定を行った場合には、更新対象カウンタの値を「0」クリアする(ステップS705)。
Thereafter, it is determined whether or not the value of the update target counter after being incremented by 1 in step S703 has exceeded the maximum value (step S704). As described above, the
ステップS704にて否定判定を行った場合、又はステップS705の処理を行った場合には、HLレジスタ107に格納されているアドレスデータが第2乱数更新処理の終了アドレス(具体的には「0017H」)であるか否かを判定する(ステップS706)。ステップS706にて否定判定を行った場合には、HLレジスタ107の値を2加算する(ステップS707)。これにより、HLレジスタ107に乱数初期値カウンタC4の下位エリアのアドレスである「0017H」が格納されている状態として、更新対象カウンタを当たり乱数カウンタC1から乱数初期値カウンタC4に更新することができる。その後、BCレジスタ105の値を2加算する(ステップS708)。これにより、BCレジスタ105に初期値用最大値カウンタCN4の下位エリアのアドレスである「001FH」が格納されている状態とすることができる。
When a negative determination is made in step S704, or when the process of step S705 is performed, the address data stored in the
ステップS708の処理を行った場合には、ステップS703に戻り、ステップS703~ステップS706の処理を実行する。これにより、乱数初期値カウンタC4の値を更新することができる。その後、ステップS706にて肯定判定を行って、本第2乱数更新処理を終了する。 If the process of step S708 has been performed, the process returns to step S703 and the processes of steps S703 to S706 are executed. As a result, the value of the random number initial value counter C4 can be updated. After that, an affirmative determination is made in step S706, and the second random number update process ends.
次に、主側CPU63にて実行される不正検知処理について図29(a)のフローチャートを参照しながら説明する。不正検知処理はタイマ割込み処理(図26)のステップS502にて実行される。なお、不正検知処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the fraud detection process executed by the
不正検知処理では、まず不正な電波を検知しているか否かを判定する(ステップS801)。ステップS801では、既に説明した不正電波検知センサ(図示略)から受信している検知信号がHI状態である場合に肯定判定を行う。ステップS801にて肯定判定を行った場合には、特定制御用のワークエリア121における不正電波検知カウンタ133の値を1減算し(ステップS802)、当該1減算後の不正電波検知カウンタ133の値が「0」となったか否かを判定する(ステップS803)。既に説明したとおり、不正電波検知カウンタ133には、不正監視基準期間(具体的には約262秒)が経過する度に初期値である「5」が設定される。
In the fraud detection process, first, it is determined whether or not fraudulent radio waves are detected (step S801). In step S801, an affirmative determination is made when the detection signal received from the already-described unauthorized radio wave detection sensor (not shown) is in the HI state. If an affirmative determination is made in step S801, the value of the unauthorized radio wave detection counter 133 in the
ステップS801にて否定判定を行った場合、又はステップS803にて否定判定を行った場合には、不正な磁気を検知しているか否かを判定する(ステップS804)。ステップS804では、既に説明した不正磁気検知センサ(図示略)から受信している検知信号がHI状態である場合に肯定判定を行う。ステップS804にて肯定判定を行った場合には、特定制御用のワークエリア121における不正磁気検知カウンタ134の値を1減算し(ステップS805)、当該1減算後の不正磁気検知カウンタ134の値が「0」となったか否かを判定する(ステップS806)。既に説明したとおり、不正磁気検知カウンタ134には、不正監視基準期間(具体的には約262秒)が経過する度に初期値である「10」が設定される。
If a negative determination is made in step S801 or if a negative determination is made in step S803, it is determined whether or not illegal magnetism is detected (step S804). In step S804, an affirmative determination is made when the detection signal received from the previously described fraudulent magnetism detection sensor (not shown) is in the HI state. If an affirmative determination is made in step S804, the value of the fraudulent magnetism detection counter 134 in the
ステップS804にて否定判定を行った場合、又はステップS806にて否定判定を行った場合には、異常な振動を検知しているか否かを判定する(ステップS807)。ステップS807では、既に説明した異常振動検知センサ(図示略)から受信している検知信号がHI状態である場合に肯定判定を行う。ステップS807にて肯定判定を行った場合には、特定制御用のワークエリア121における異常振動検知カウンタ135の値を1減算し(ステップS808)、当該1減算後の異常振動検知カウンタ135の値が「0」となったか否かを判定する(ステップS809)。既に説明したとおり、異常振動検知カウンタ135には、不正監視基準期間(具体的には約262秒)が経過する度に初期値である「15」が設定される。
If a negative determination is made in step S804 or if a negative determination is made in step S806, it is determined whether or not abnormal vibration is detected (step S807). In step S807, an affirmative determination is made when the detection signal received from the already-described abnormal vibration detection sensor (not shown) is in the HI state. When an affirmative determination is made in step S807, the value of the abnormal vibration detection counter 135 in the
ステップS807にて否定判定を行った場合、又はステップS809にて否定判定を行った場合には、不正監視タイマカウンタ132の更新処理を実行する(ステップS810)。当該更新処理では、特定制御用のワークエリア121における不正監視タイマカウンタ132に格納されている数値情報をIXレジスタ108に読み出し、当該IXレジスタ108の値を1加算する。当該1加算後の値が最大値である「65535」を超えた場合、IXレジスタ108の値は「0」となるとともに、キャリーフラグに「1」がセットされる。その後、LD命令により、IXレジスタ108に格納されている数値情報を不正監視タイマカウンタ132にロードする。これにより、不正監視タイマカウンタ132の値が更新される。キャリーフラグの状態は、LD命令が実行されても変化しない。このため、更新後の不正監視タイマカウンタ132の値が「0」となった場合、すなわち不正監視タイマカウンタ132の値が1周した場合には、ステップS810の処理の終了時にキャリーフラグに「1」がセットされている状態となる。不正監視タイマカウンタ132の値は約262秒で1周する。主側CPU63は、不正監視タイマカウンタ132の値が1周したことに基づいて今回の不正監視基準期間が終了して次の不正監視基準期間が開始されるタイミングであることを把握する。
If a negative determination is made in step S807, or if a negative determination is made in step S809, update processing of the fraud monitoring timer counter 132 is executed (step S810). In the updating process, numerical information stored in the fraud monitoring timer counter 132 in the specific
その後、ステップS810にて不正監視タイマカウンタ132の値が1周したか否かを判定する(ステップS811)。ステップS811では、キャリーフラグに「1」がセットされているか否かを判定し、キャリーフラグに「1」がセットされている場合に不正監視タイマカウンタ132の値が1周したと判定する。不正監視タイマカウンタ132の値が1周した場合(ステップS811:YES)には、不正検知用初期化処理を実行して(ステップS812)、本不正検知処理を終了する。ステップS812における不正検知用初期化処理では、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値である「5」を設定する。このように、これらの検知カウンタ133~135には、不正監視基準期間が経過する度に初期値が設定される。 Thereafter, in step S810, it is determined whether or not the value of the fraud monitoring timer counter 132 has completed one cycle (step S811). In step S811, it is determined whether or not the carry flag is set to "1", and if the carry flag is set to "1", it is determined that the value of the fraud monitoring timer counter 132 has completed one cycle. If the value of the fraud monitoring timer counter 132 has completed one cycle (step S811: YES), initialization processing for fraud detection is executed (step S812), and this fraud detection processing ends. In the fraud detection initialization process in step S812, the fraud radio wave detection counter 133, fraud magnetism detection counter 134, and abnormal vibration detection counter 135 are set to the initial value "5". In this manner, initial values are set in these detection counters 133 to 135 each time the fraud monitoring reference period elapses.
図29(b)は不正検知用初期化処理(ステップS812)のプログラム内容を説明するための説明図である。図29(b)に示すように本プログラムには、行番号として「1501」~「1504」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 FIG. 29B is an explanatory diagram for explaining program contents of the fraud detection initialization process (step S812). As shown in FIG. 29B, "1501" to "1504" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「1501」の行番号には「LDT HL,400H」という命令が設定されている。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「400H」は転送元として「400H」という12ビットの数値情報を設定する内容である。既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレスである「9000H」が設定されている。このため、「LDT HL,400H」が実行されることにより、転送元として設定されている「400H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9400H」がHLレジスタ107にロードされる。これにより、HLレジスタ107に第1初期化テーブル64k(図18(a))の開始アドレスをセットすることができる。
The command "LDT HL, 400H" is set at the line number "1501". "LDT" is an LDT instruction by the
このように、12ビットの数値情報を設定してアドレス指定を行うLDT命令を利用してHLレジスタ107に第1初期化テーブル64kの開始アドレスをロードする構成であることにより、2バイトの数値情報を設定してアドレス指定を行うLD命令を利用してHLレジスタ107に第1初期化テーブル64kの開始アドレスをロードする構成と比較して、不正検知用初期化処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LDT instruction for setting 12-bit numerical information and specifying the address, the start address of the first initialization table 64k is loaded into the
行番号「1502」~「1503」には、電源投入設定処理(図17(c))の行番号「1002」~「1003」と同様の命令が設定されている。具体的には、「1502」の行番号には「XOR D,D」という命令が設定されている。「XOR」はXOR命令という排他的論理和命令であり、コンマの前後の「D」はDレジスタ106aを指定する内容である。「XOR D,D」が実行されることにより、Dレジスタ106aの値とDレジスタ106aの値との排他的論理和の演算結果がコンマの前の「D」で指定されたDレジスタ106aに設定される。具体的には、Dレジスタ106aの値に関わらず、Dレジスタ106aに「00H」が設定される。つまり、Dレジスタ106aが「0」クリアされる。これにより、Dレジスタ106aに不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135のアドレスデータにおいて共通している上位1バイトのデータ(「00H」)を設定することができる。 In line numbers "1502" to "1503", commands similar to line numbers "1002" to "1003" of the power-on setting process (FIG. 17(c)) are set. Specifically, the command "XOR D, D" is set at the line number "1502". "XOR" is an exclusive OR instruction called an XOR instruction, and "D" before and after the comma designates the D register 106a. By executing "XOR D, D", the operation result of the exclusive OR of the value of the D register 106a and the value of the D register 106a is set in the D register 106a specified by "D" before the comma. be done. Specifically, "00H" is set in the D register 106a regardless of the value of the D register 106a. That is, the D register 106a is cleared to "0". As a result, the upper 1-byte data ("00H") common to the address data of the illegal radio wave detection counter 133, the illegal magnetism detection counter 134, and the abnormal vibration detection counter 135 can be set in the D register 106a.
「1503」の行番号には「CALL 4BTS10」という命令が設定されている。「4BTS10」は既に説明したデータ設定実行処理(図19(c))である。「CALL 4BTS10」という命令は、データ設定実行処理というサブルーチンを呼び出すための命令である。行番号「1503」では、既に説明した電源投入設定処理(図17(c))の行番号「1003」と同様に、HLレジスタ107に第1初期化テーブル64kの開始アドレスが設定されているとともにDレジスタ106aに「00H」が格納されている状態でデータ設定実行処理が実行される。行番号「1504」にてデータ設定実行処理が実行されることにより、特定制御用のワークエリア121における不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値である「5」が設定される。
The command "CALL 4BTS10" is set at the line number "1503". "4BTS10" is the already explained data setting execution process (FIG. 19(c)). The instruction "CALL 4BTS10" is an instruction for calling a subroutine called data setting execution processing. In the line number "1503", the start address of the first initialization table 64k is set in the
このように、電源投入設定処理(図17(c))においても利用されるデータ設定実行処理のプログラム及び第1初期化テーブル64kのデータを利用して不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135を初期化する構成であることにより、不正検知用初期化処理においてこれらの検知カウンタ133~135を初期化するための専用のプログラム及びデータを記憶しておく構成と比較して、主側ROM64におけるプログラム及びデータのデータ容量を低減することができる。
In this way, the illegal radio wave detection counter 133 and the illegal magnetism detection counter 134 are detected by using the data setting execution processing program and the data of the first initialization table 64k, which are also used in the power-on setting processing (FIG. 17(c)). , and the abnormal vibration detection counter 135, compared to a configuration that stores a dedicated program and data for initializing these detection counters 133 to 135 in the fraud detection initialization process. Therefore, the data capacity of programs and data in the
「1504」の行番号には「RET」という命令が設定されている。「RET」という命令が実行されることで、不正検知用初期化処理が終了する。既に説明したとおり、不正検知用初期化処理は不正検知処理(図29(a))のステップS812にて実行されるサブルーチンであり、不正検知用初期化処理が終了した場合には、不正検知処理も終了することとなる。 A command "RET" is set at the line number "1504". The initialization process for fraud detection ends when the command "RET" is executed. As already explained, the fraud detection initialization process is a subroutine executed in step S812 of the fraud detection process (FIG. 29(a)), and when the fraud detection initialization process ends, the fraud detection process will also end.
不正検知処理(図29(a))の説明に戻り、ステップS803にて肯定判定を行った場合、ステップS806にて肯定判定を行った場合、又はステップS809にて肯定判定を行った場合には、不正検知対応処理(ステップS813~ステップS814の処理)を実行する。具体的には、まず不正報知コマンドを音光側CPU93に送信する(ステップS813)。不正報知コマンドは、不正な電波、不正な磁気又は異常な振動が検出されて異常状態となったことを音光側CPU93に認識させるためのコマンドである。音光側CPU93は、不正報知コマンドを受信した場合、当該異常状態であることを報知するための不正報知が行われるように、表示発光部53の発光制御、スピーカ部54の音出力制御及び図柄表示装置41の表示制御を行う。これにより、不正な電波、不正な磁気又は異常な振動が検出されて異常状態となったことを遊技ホールの管理者に報知することができる。
Returning to the description of the fraud detection process (FIG. 29(a)), if affirmative determination is made in step S803, if affirmative determination is made in step S806, or if affirmative determination is made in step S809, , the fraud detection handling process (steps S813 and S814) is executed. Specifically, first, a fraud notification command is transmitted to the sound and light side CPU 93 (step S813). The illegal notification command is a command for making the sound and light side CPU 93 recognize that an illegal radio wave, illegal magnetism, or abnormal vibration has been detected and an abnormal state has occurred. When the sound and light side CPU 93 receives the fraud notification command, the light emission control of the display
その後、特定制御用のワークエリア121における遊技停止フラグに「1」をセットして(ステップS814)、本不正検知処理を終了する。遊技停止フラグに「1」がセットされることにより、タイマ割込み処理(図26)におけるステップS506~ステップS518の処理が実行されない状態となり、遊技の進行を停止している状態となる。遊技停止フラグに「1」がセットされている状態は、メイン処理(図15)において一部クリア処理(ステップS107)又は全部クリア処理(ステップS114)が実行されることにより解消される。
After that, the game stop flag in the
<特図特電制御処理>
次に、主側CPU63にて実行される特図特電制御処理について図30のフローチャートを参照しながら説明する。なお、特図特電制御処理はタイマ割込み処理(図26)におけるステップS512にて実行される。
<Special special train control processing>
Next, the special figure special electric control processing executed by the
特図特電制御処理では、第1作動口33又は第2作動口34への入賞が発生している場合に保留情報を取得するための処理を実行するとともに、保留情報が記憶されている場合にその保留情報について当否判定を行い、さらにその当否判定を契機として遊技回用の演出を行うための処理を実行する。当否判定の結果に基づいて、遊技回用の演出後に開閉実行モードに移行させる処理を実行するとともに、開閉実行モード中及び開閉実行モード終了時の処理を実行する。 In the special figure special electric control process, when the winning to the first operation opening 33 or the second operation opening 34 has occurred, the processing for acquiring the pending information is executed, and when the pending information is stored A decision is made on the pending information, and the decision is used as a trigger to execute a process for performing an effect for the game cycle. Based on the result of the success/failure determination, a process for shifting to the opening/closing execution mode is executed after the effect for the game round, and a process during the opening/closing execution mode and at the end of the opening/closing execution mode is executed.
特図特電制御処理では、まず保留情報の取得処理を実行する(ステップS901)。保留情報の取得処理では、特図側の保留情報を取得する。具体的には、特定制御用のワークエリア121における第1作動入賞フラグの状態に基づいて第1作動口33への遊技球の入賞が発生しているか否かを判定する。第1作動口33への遊技球の入賞が発生している場合には、特図保留エリア113における第1特図保留数カウンタ118を参照して第1特図保留エリア115に記憶されている保留情報の数を把握し、その保留情報の数が上限値(具体的には「4」)未満である場合に、当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各値を、第1特図保留エリア115のうち保留情報が記憶されていない最上位側のエリアに記憶する。そして、第1作動入賞フラグを「0」クリアする。また、当該取得処理では、特定制御用のワークエリア121における第2作動入賞フラグの状態に基づいて第2作動口34への遊技球の入賞が発生しているか否かを判定する。第2作動口34への遊技球の入賞が発生している場合には、特図保留エリア113における第2特図保留数カウンタ119を参照して第2特図保留エリア116に記憶されている保留情報の数を把握し、その保留情報の数が上限値(具体的には「4」)未満である場合に、当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各値を、第2特図保留エリア116のうち保留情報が記憶されていない最上位側のエリアに記憶する。そして、第2作動入賞フラグを「0」クリアする。
In the special figure special electric control process, the acquisition process of the pending information is executed first (step S901). In the pending information acquisition process, the pending information on the special figure side is acquired. Specifically, it is determined whether or not the winning of the game ball to the first operation opening 33 has occurred based on the state of the first operation winning flag in the
ステップS901における保留情報の取得処理では、第1特図保留エリア115についての保留情報又は第2特図保留エリア116についての保留情報を取得した場合には、保留コマンドを音光側CPU93に送信する。音光側CPU93では、受信した保留コマンドに対応したコマンドを表示制御装置89に送信する。表示制御装置89では、保留コマンドを受信することで、図柄表示装置41における保留情報の数の表示を保留個数の増加に対応させて変更させる。この場合、当該保留コマンドには、第1特図保留エリア115及び第2特図保留エリア116のうちいずれの保留情報が増加したのかを示す情報が含まれているため、図柄表示装置41では、増加した側に対応した保留個数の表示が変更される。
In the hold information acquisition process in step S901, when the hold information for the first special
また、上記のように保留情報の数が増加した場合には、タイマ割込み処理(図26)のステップS514における表示制御処理にて、第1特図保留表示部37c及び第2特図保留表示部37dのうち保留個数の増加に対応した側に対して、保留個数の増加に対応した表示内容に変更されるように表示制御が行われる。なお、表示制御処理(ステップS514)の詳細については後述する。 Further, when the number of pending information is increased as described above, in the display control process in step S514 of the timer interrupt process (FIG. 26), the first special figure pending display section 37c and the second special figure pending display section For the side of 37d corresponding to the increase in the number of reserved items, display control is performed so that the display content is changed to correspond to the increase in the number of reserved items. Details of the display control process (step S514) will be described later.
ステップS901にて保留情報の取得処理を実行した後は、特図特電アドレス取得処理を実行する(ステップS902)。当該特図特電アドレス取得処理では、特定制御用のワークエリア121に設けられた特図特電カウンタの情報を読み出すとともに、主側ROM64に記憶されている特図特電アドレステーブル64q(図31)を読み出す。そして、特図特電アドレステーブル64qから特図特電カウンタの情報に対応した開始アドレスを取得する。なお、特図特電アドレス取得処理の詳細については後述する。
After executing the pending information acquisition process in step S901, the special figure special electric address acquisition process is executed (step S902). In the special special electric address acquisition process, the information of the special special electric counter provided in the specific
既に説明したとおり特図特電制御処理には、遊技回用の演出を制御するための処理と、開閉実行モードを制御するための処理と、が含まれている。この場合に、遊技回用の演出を制御するための処理として、遊技回用の演出を開始させるための処理である特図変動開始処理(ステップS904)と、遊技回用の演出を進行させるための処理である特図変動中処理(ステップS905)と、遊技回用の演出を終了させるための処理である特図確定中処理(ステップS906)と、が設定されている。 As already explained, the special figure special electric control process includes a process for controlling the effect for the game cycle and a process for controlling the opening/closing execution mode. In this case, as a process for controlling the effect for the game round, special figure fluctuation start processing (step S904) which is a process for starting the effect for the game round, and for advancing the effect for the game round During special figure fluctuation processing (step S905), which is the processing, and during special figure determination processing (step S906), which is processing for ending the effect for the game round, are set.
また、開閉実行モードを制御するための処理として、開閉実行モードのオープニングを制御するための処理である特電開始処理(ステップS907)と、特電入賞装置32の開放中の状態を制御するための処理である特電開放中処理(ステップS908)と、特電入賞装置32の閉鎖中の状態を制御するための処理である特電閉鎖中処理(ステップS909)と、開閉実行モードのエンディング及び開閉実行モード終了時の遊技状態の移行を制御するための処理である特電終了処理(ステップS910)と、が設定されている。
Further, as processing for controlling the opening/closing execution mode, special electric start processing (step S907) which is processing for controlling the opening of the opening/closing execution mode, and processing for controlling the open state of the special electric
このような処理構成において、特図特電カウンタは、上記複数種類の処理のうちいずれを実行すべきであるかを主側CPU63にて把握するためのカウンタであり、特図特電アドレステーブル64q(図31)には、特図特電カウンタの数値情報に対応させて、上記複数種類の処理を実行するためのプログラムの開始アドレスが設定されている。
In such a processing configuration, the special special electric counter is a counter for the
図31は特図特電アドレステーブル64qのデータ構成を説明するための説明図である。図31に示すように、特図特電アドレステーブル64qは、主側ROM64において「9180H」~「918AH」のアドレス範囲に記憶されている。 FIG. 31 is an explanatory diagram for explaining the data configuration of the special figure special electric address table 64q. As shown in FIG. 31, the special figure special electric address table 64q is stored in the address range of "9180H" to "918AH" in the main ROM64.
開始アドレスSA0は、特図変動開始処理(ステップS904)を実行するためのプログラムの開始アドレスであり、開始アドレスSA1は、特図変動中処理(ステップS905)を実行するためのプログラムの開始アドレスであり、開始アドレスSA2は、特図確定中処理(ステップS906)を実行するためのプログラムの開始アドレスであり、開始アドレスSA3は、特電開始処理(ステップS907)を実行するためのプログラムの開始アドレスであり、開始アドレスSA4は、特電開放中処理(ステップS908)を実行するためのプログラムの開始アドレスであり、開始アドレスSA5は、特電閉鎖中処理(ステップS909)を実行するためのプログラムの開始アドレスであり、開始アドレスSA6は、特電終了処理(ステップS910)を実行するためのプログラムの開始アドレスである。 The start address SA0 is the start address of the program for executing the special figure fluctuation start process (step S904), and the start address SA1 is the start address of the program for executing the special figure fluctuation process (step S905). Yes, the start address SA2 is the start address of the program for executing the special figure confirmation process (step S906), and the start address SA3 is the start address of the program for executing the special electric start process (step S907). The start address SA4 is the start address of the program for executing the special electric open process (step S908), and the start address SA5 is the start address of the program for executing the special electric closed process (step S909). Yes, and the start address SA6 is the start address of the program for executing the special electric end processing (step S910).
これらの開始アドレスSA0~SA6のアドレスデータは2バイトのデータであり、これらの開始アドレスSA0~SA6の上位4ビットはいずれも「9H」である。特図特電アドレステーブル64qには、これらの開始アドレスSA0~SA6から共通の上位4ビット(「9H」)を除いた下位12ビットのみが設定されている。具体的には、主側ROM64において「9180H」のアドレスに対応するエリア及び「9181H」のアドレスに対応するエリアのうち下位4ビットのエリア(以下、下位4ビットエリアともいう。)には開始アドレスSA0(「9700H」)の下位12ビット(「700H」)が設定されているとともに、「9181H」のアドレスに対応するエリアのうち上位4ビットのエリア(以下、上位4ビットエリアともいう。)及び「9182H」のアドレスに対応するエリアには開始アドレスSA1(「9712H」)の下位12ビット(「712H」)が設定されている。「9183H」のアドレスに対応するエリア及び「9184H」のアドレスに対応する下位4ビットエリアには開始アドレスSA2(「971FH」)の下位12ビット(「71FH」)が設定されているとともに、「9184H」のアドレスに対応する上位4ビットエリア及び「9185H」のアドレスに対応するエリアには開始アドレスSA3(「9731H」)の下位12ビット(「731H」)が設定されている。「9186H」のアドレスに対応するエリア及び「9187H」のアドレスに対応する下位4ビットエリアには開始アドレスSA4(「9740H」)の下位12ビット(「740H」)が設定されているとともに、「9187H」のアドレスに対応する上位4ビットエリア及び「9188H」のアドレスに対応するエリアには開始アドレスSA5(「974CH」)の下位12ビット(「74CH」)が設定されている。「9189H」のアドレスに対応するエリア及び「918AH」のアドレスに対応する下位4ビットエリアには開始アドレスSA6(「9753H」)の下位12ビット(「753H」)が設定されているとともに、「918AH」のアドレスに対応する上位4ビットエリアには使用されない調整用データとして「0000B」が設定されている。
The address data of these start addresses SA0-SA6 are 2-byte data, and the upper 4 bits of these start addresses SA0-SA6 are all "9H". In the special figure special electric address table 64q, only the lower 12 bits excluding the common upper 4 bits ("9H") from these start addresses SA0 to SA6 are set. Specifically, in the
特図特電カウンタは、現状格納されている数値情報に対応した処理を終了した場合に当該数値情報を更新すべき条件が成立していることを契機として、その次の処理回における特図特電制御処理にて実行される処理に対応させて、1加算、1減算又は「0」クリアされる。したがって、各処理回における特図特電制御処理では、特図特電カウンタにセットされている数値情報に応じた処理を実行すればよいこととなる。なお、特図特電カウンタは、初期値として0が設定されている。 When the processing corresponding to the numerical information currently stored is completed, the special special electric counter is triggered by the fact that the conditions for updating the numerical information are satisfied, and the special special electric control in the next processing time It is incremented by 1, decremented by 1, or cleared to "0" in correspondence with the processing executed in the processing. Therefore, in the special figure special electric control processing in each processing time, the processing corresponding to the numerical information set in the special figure special electric counter should be executed. In addition, the special figure special electric counter is set to 0 as an initial value.
特図特電制御処理(図30)の説明に戻り、ステップS902の処理を実行した後は、ステップS903にて、ステップS902にて取得した開始アドレスの示す処理にジャンプする処理を実行する。具体的には、取得した開始アドレスがSA0である場合にはステップS904の特図変動開始処理にジャンプし、取得した開始アドレスがSA1である場合にはステップS905の特図変動中処理にジャンプし、取得した開始アドレスがSA2である場合にはステップS906の特図確定中処理にジャンプし、取得した開始アドレスがSA3である場合にはステップS907の特電開始処理にジャンプし、取得した開始アドレスがSA4である場合にはステップS908の特電開放中処理にジャンプし、取得した開始アドレスがSA5である場合にはステップS909の特電閉鎖中処理にジャンプし、取得した開始アドレスがSA6である場合にはステップS910の特電終了処理にジャンプする。ステップS904~ステップS910のいずれかの処理を実行した場合には、本特図特電制御処理を終了する。なお、ステップS904~ステップS910の処理の内容については後述する。 Returning to the description of the special figure special electric control process (FIG. 30), after executing the process of step S902, in step S903, the process of jumping to the process indicated by the start address acquired in step S902 is executed. Specifically, when the acquired start address is SA0, jump to the special figure fluctuation start process of step S904, and when the acquired start address is SA1, jump to the special figure fluctuation process of step S905. , If the acquired start address is SA2, it jumps to the special figure confirmation process of step S906, and if the acquired start address is SA3, it jumps to the special electric start process of step S907, and the acquired start address is If it is SA4, it jumps to the special electric open process of step S908, and if the acquired start address is SA5, it jumps to the special electric closed process of step S909, and if the acquired start address is SA6. It jumps to the special electric end processing of step S910. If any of the processing of steps S904 to S910 is executed, this special figure special electric control processing is terminated. The contents of the processing of steps S904 to S910 will be described later.
<LDB命令>
特図特電カウンタの値に対応する開始アドレスSA0~SA6は、後述するアドレス取得実行処理(図33(e))においてHLレジスタ107に取得される。アドレス取得実行処理では、開始アドレスSA0~SA6を取得するために「LDB HL,(HL).A」というLDB命令が実行される。図9に示すように、主側MPU62はLDB命令を実行するための専用回路であるLDB実行回路157を備えており、主側CPU63はLDB命令を実行することができる。
<LDB instruction>
The start addresses SA0 to SA6 corresponding to the value of the special figure special electric counter are acquired by the
LDB命令の命令コードは、「LDB 転送先,取得データ指定.取得ビット数指定」という構成を有している。LDB命令では、「転送先」として汎用レジスタ又はペアレジスタが設定される。LDB命令において「転送先」として設定される汎用レジスタはWレジスタ104aであるとともに、LDB命令において「転送先」として設定されるペアレジスタはHLレジスタ107である。なお、LDB命令において「転送先」の汎用レジスタとして、Aレジスタ104b、Bレジスタ105a、Cレジスタ105b、Dレジスタ106a、Eレジスタ106b、Hレジスタ107a又はLレジスタ107bが設定される構成としてもよい。また、LDB命令において「転送先」のペアレジスタとして、WAレジスタ104、BCレジスタ105、又はDEレジスタ106が設定される構成としてもよい。
The instruction code of the LDB instruction has a configuration of "LDB transfer destination, acquisition data designation, acquisition bit number designation". In the LDB instruction, a general-purpose register or a pair register is set as a "transfer destination". The
「転送先」として1バイトのWレジスタ104aが設定されている場合には、LDB命令により当該「転送先」のWレジスタ104aに1~8のいずれかのビット数のデータが設定される。「転送先」のWレジスタ104aに1~7のいずれかのビット数のデータが設定される場合には、Wレジスタ104aにおける下位側のビットに当該データがロードされるとともに、Wレジスタ104aにおける上位側のビットが「0」でマスクされる。例えば、「転送先」のWレジスタ104aに2ビットのデータがロードされる場合には、Wレジスタ104aの下位側に存在する第0~第1ビットに当該データがロードされるとともに、上位側に存在する第2~第7ビットが「0」でマスクされる。
When the 1-
「転送先」として2バイトのHLレジスタ107が設定されている場合には、LDB命令により当該「転送先」のHLレジスタ107に1~16のいずれかのビット数のデータがロードされる。「転送先」のHLレジスタ107に1~15のいずれかのビット数のデータがロードされる場合には、HLレジスタ107における下位側のビットに当該データがロードされるとともに、HLレジスタ107における上位側のビットが「0」でマスクされる。例えば、「転送先」のHLレジスタ107に12ビットのデータがロードされる場合には、HLレジスタ107の下位側に存在する第0~第11ビットに当該データがロードされるとともに、上位側に存在する第12~第15ビットが「0」でマスクされる。
When the 2-
LDB命令では、「取得データ指定」として「(HL)」が設定される。LDB命令では、「取得データ指定」として設定されたHLレジスタ107に格納されている2バイトのデータ(以下、取得データ指定データという。)に基づいて、「転送先」のレジスタに転送されるデータの取得開始アドレス及び取得開始ビット目が特定される。 In the LDB command, "(HL)" is set as "acquisition data designation". In the LDB instruction, data to be transferred to the "transfer destination" register based on the 2-byte data stored in the HL register 107 set as "acquisition data designation" (hereinafter referred to as "acquisition data designation data"). acquisition start address and acquisition start bit number are specified.
「転送先」として1バイトのWレジスタ104aが設定されている場合、LDB命令では「取得ビット数指定」として、「0」~「7」のいずれかの数値が格納されている汎用レジスタが設定される。また、「転送先」として2バイトのHLレジスタ107が設定されている場合、LDB命令では「取得ビット数指定」として、「0」~「15」のいずれかの数値が格納されている汎用レジスタが設定される。LDB命令において「取得ビット数指定」として設定される汎用レジスタはAレジスタ104bである。なお、LDB命令において「取得ビット数指定」の汎用レジスタとして、Bレジスタ105a、Cレジスタ105b、Dレジスタ106a、Eレジスタ106b、Hレジスタ107a又はLレジスタ107bが設定される構成としてもよい。
When the 1-
「取得ビット数指定」は、「転送先」のレジスタにロードされるデータのビット数を指定するためのデータ(以下、取得ビット数指定データともいう。)である。LDB命令では、LDB実行回路157にて「取得ビット数指定」に設定されているAレジスタ104bの値に「1」を加算して得られる値を演算する処理が行われて、当該演算結果に対応するビット数のデータが「転送先」にロードされる。つまり、「転送先」には、「取得ビット数指定」に「1」を加算して得られる値に対応するビット数のデータがロードされる。このため、「取得ビット数指定」には、「転送先」にロードするデータのビット数から「1」を減算した値が設定される。例えば、「取得ビット数指定」として「1」という数値が格納されているAレジスタ104bが設定されている場合、「転送先」のレジスタには当該「1」に「1」を加算して得られる2ビットのデータがロードされる。また、例えば、「取得ビット数指定」として「11」という数値が格納されているAレジスタ104bが設定されている場合、「転送先」のレジスタには当該「11」に「1」を加算して得られる12ビットのデータがロードされる。
The "number of acquired bits specification" is data for specifying the number of bits of data to be loaded into the "transfer destination" register (hereinafter also referred to as "number of acquired bits specification data"). In the LDB instruction, the
LDB命令が実行されることにより、主側ROM64において取得開始アドレスに対応するエリアの取得開始ビット目から「取得ビット数指定」に対応するビット数のデータが「転送先」のレジスタにロードされる。
By executing the LDB instruction, the data of the number of bits corresponding to the "specify number of bits to be acquired" from the acquisition start bit of the area corresponding to the acquisition start address in the
図32(a)~図32(d)は取得データ指定データから取得開始アドレス及び取得開始ビット目が算出される過程を説明するための説明図である。2バイトの取得データ指定データのうち上位13ビット(第3~第15ビット)は取得開始アドレスを指定するためのデータであるとともに、下位3ビット(第0~第2ビット)は取得開始ビット目を指定するためのデータである。取得開始アドレスは、取得データ指定データを「8」(「1000B」)で除算した場合の商に対してTPレジスタ111に格納されているデータテーブルの基準アドレス(本実施形態では「9000H」)を加算する演算の演算結果として算出されるアドレスである。取得データ指定データの除算に用いられる「8」(「1000B」)は、取得データ指定データのうち取得開始ビット目を指定するためのデータのビット数(「3」)で表される数値範囲(「0」~「7」)の最大値である「7」に「1」を加算した値であり、「2」の3乗である。ビット数「n」(nは1~15のいずれかの整数)で表される数値範囲の最大値に「1」を加算した値は「2」のn乗となる。2バイトの2進数を当該「2」のn乗で除算すると、当該2バイトの2進数において第nビット~第15ビットに設定されている「0」又は「1」の情報がnビット下位側にシフトして除算後の商データにおける下位(16-n)ビットに設定されるとともに、当該除算後の商データにおける上位nビット(第(16-n)ビット~第15ビット)に「0」が設定される。本実施形態におけるLDB命令では、2バイトの2進数である取得データ指定データを「2」の3乗である「8」(「1000B」)で除算する。取得データ指定データを「8」で除算すると、当該取得データ指定データの第3~第15ビットに設定されている「0」又は「1」の情報が3ビット下位側にシフトして除算後の商データにおける下位13ビット(第0~第12ビット)に設定されるとともに、当該除算後の商データにおける上位3ビット(第13~第15ビット)に「0」が設定される。 32(a) to 32(d) are explanatory diagrams for explaining the process of calculating the acquisition start address and the acquisition start bit number from the acquisition data designation data. Of the 2-byte acquisition data specification data, the upper 13 bits (3rd to 15th bits) are data for specifying the acquisition start address, and the lower 3 bits (0th to 2nd bits) are the acquisition start bits. This is data for specifying The acquisition start address is the reference address ("9000H" in this embodiment) of the data table stored in the TP register 111 for the quotient obtained by dividing the acquisition data designation data by "8" ("1000B"). This is the address calculated as the calculation result of the addition calculation. "8" ("1000B") used for division of the acquired data designation data is a numerical range ( It is a value obtained by adding "1" to "7" which is the maximum value of "0" to "7"), which is the cube of "2". The value obtained by adding "1" to the maximum value of the numerical range represented by the number of bits "n" (n is any integer from 1 to 15) is "2" raised to the nth power. When the 2-byte binary number is divided by the nth power of "2", the information of "0" or "1" set in the n-th to 15th bits in the 2-byte binary number is on the n-bit lower side. is set to the lower (16-n) bits of the quotient data after division, and the upper n bits ((16-n) bit to 15th bit) of the quotient data after division are set to "0". is set. In the LDB instruction in this embodiment, the acquired data designation data, which is a 2-byte binary number, is divided by "8" ("1000B"), which is the cube of "2". When the obtained data designation data is divided by "8", the information of "0" or "1" set in the 3rd to 15th bits of the obtained data designation data is shifted to the lower side by 3 bits. The lower 13 bits (0th to 12th bits) of the quotient data are set, and "0" is set to the upper 3 bits (13th to 15th bits) of the quotient data after the division.
具体的には、図32(a)に示すように、取得データ指定データとして「0C24H」が設定されている。図32(b)に示すように、3ビットで表される数値範囲の最大値である「7」に「1」を加算した値である「8」で取得データ指定データ(「0C24H」)を除算すると、当該取得データ指定データの第3~第15ビットに設定されている「0000110000100」が3ビット下位側にシフトして除算後の商データにおける下位13ビット(第0~第12ビット)に設定されるとともに、当該除算後の商データにおける上位3ビット(第13~第15ビット)に「0」が設定される。これにより、除算後の商データは「0000000110000100」となる。その後、当該除算後の商データに対してTPレジスタ111に格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算の演算結果として、図32(c)に示すように「1001000110000100」(「9184H」)という取得開始アドレスが算出される。除算後の商データ(図32(b))における第12ビットは「0」であるとともに、データテーブルの基準アドレスである「9000H」の第12ビットは「1」である。また、除算後の商データにデータテーブルの基準アドレスを加算する演算では当該第12ビットへの繰り上がりは発生しない。このため、図32(c)に示すように、取得開始アドレスにおける第0~第11ビットには取得データ指定データ(図32(a))における第3~第14ビットのデータが設定されるとともに、当該取得開始アドレスにおける第12~第15ビットにはデータテーブルの基準アドレスにおける第12~第15ビットのデータである「1001B」(「9H」)が設定される。 Specifically, as shown in FIG. 32(a), "0C24H" is set as acquisition data designation data. As shown in FIG. 32(b), the acquired data designation data (“0C24H”) is set to “8” which is the value obtained by adding “1” to “7” which is the maximum value of the numerical range represented by 3 bits. When the division is performed, "0000110000100" set in the 3rd to 15th bits of the acquisition data designation data is shifted to the lower 3 bits and is converted to the lower 13 bits (0th to 12th bits) of the quotient data after division. At the same time, the upper 3 bits (13th to 15th bits) of the quotient data after the division are set to "0". As a result, the quotient data after division is "0000000110000100". After that, as a calculation result of adding the reference address (“9000H”) of the data table stored in the TP register 111 to the quotient data after the division, “1001000110000100” is obtained as shown in FIG. An acquisition start address (“9184H”) is calculated. The 12th bit of the quotient data after division (FIG. 32(b)) is "0", and the 12th bit of the reference address "9000H" of the data table is "1". Further, in the operation of adding the reference address of the data table to the quotient data after division, no carry-over to the 12th bit occurs. Therefore, as shown in FIG. 32(c), the data of the 3rd to 14th bits in the acquisition data designation data (FIG. 32(a)) are set in the 0th to 11th bits of the acquisition start address. , "1001B" ("9H"), which is the data of the 12th to 15th bits of the reference address of the data table, is set to the 12th to 15th bits of the acquisition start address.
このように、取得開始アドレスの第0~第11ビットには取得データ指定データにおける第3~第14ビットのデータが設定されるとともに、取得開始アドレスの第12~第15ビットにはTPレジスタ111に格納されているデータテーブルの基準アドレスにおける第12~第15ビットのデータが設定される。
In this way, the data of the 3rd to 14th bits in the acquisition data designation data are set to the 0th to 11th bits of the acquisition start address, and the
取得開始ビット目は、取得データ指定データの下位1バイトと「00000111B」(「07H」)との論理積の演算により算出される。取得開始ビット目を算出するための演算に用いられる当該「00000111B」は、2バイトの取得データ指定データから当該取得データ指定データにおける下位3ビット(第0~第2ビット)のデータのみを分離して、当該下位3ビットのデータを単独で利用可能とするためのデータである。取得データ指定データの下位1バイトと「00000111B」との論理積の演算では、取得データ指定データにおける下位3ビット(第0~第2ビット)のデータが演算結果の下位3ビット(第0~第2ビット)に設定されるとともに、当該演算結果の上位5ビット(第3~第7ビット)に「0」が設定される。具体的には、図32(a)に示すように取得データ指定データとして「0C24H」が設定されている場合の取得開始ビット目は、取得データ指定データの下位1バイトである「00100100B」(「24H」)と「00000111B」との論理積の演算により「00000100B」(「4」)となる。図32(d)に示すように、取得開始ビット目の第0~第2ビットには取得データ指定データ(図32(a))における第0~第2ビットのデータが設定されるとともに、取得開始ビット目の第3~第7ビットには「0」が設定される。 The acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00000111B" ("07H"). The "00000111B" used in the calculation for calculating the acquisition start bit separates only the data of the lower 3 bits (0th to 2nd bits) in the acquired data specifying data from the acquired data specifying data of 2 bytes. This is data for making the lower 3-bit data available independently. In the AND operation of the lower 1 byte of the acquired data designation data and "00000111B", the data of the lower 3 bits (0th to 2nd bits) in the acquired data designation data becomes the lower 3 bits (0th to 2nd bits) of the operation result. 2 bits), and the upper 5 bits (3rd to 7th bits) of the calculation result are set to "0". Specifically, as shown in FIG. 32A, when "0C24H" is set as the acquisition data designation data, the acquisition start bit is "00100100B" (" 24H”) and “00000111B” result in “00000100B” (“4”). As shown in FIG. 32(d), the data of the 0th to 2nd bits in the acquisition data designation data (FIG. 32(a)) are set in the 0th to 2nd bits of the acquisition start bit. "0" is set to the 3rd to 7th bits of the start bit.
LDB命令の命令コードには、取得開始ビット目を算出するための演算に「00000111B」を用いることを指定するためのデータは設定されない。取得データ指定データの下位1バイトと「00000111B」との論理積の演算は、プログラムに設定されているLDB命令が実行される場合にLDB実行回路157にて自動的に実行される。このため、LDB命令の命令コードに取得開始ビット目を算出するための演算に「00000111B」を用いることを指定するためのデータを設定する必要がある構成と比較して、LDB命令の命令コードのデータ容量を低減することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
Data for designating the use of "00000111B" for the calculation for calculating the acquisition start bit is not set in the instruction code of the LDB instruction. The logical product operation of the lower 1 byte of the acquisition data designation data and "00000111B" is automatically executed by the
取得開始ビット目が「n」(nは0~7の整数)である場合、主側ROM64において取得開始アドレスに対応するエリアの第0~第7ビットのうち第nビット目以降(第nビット~第7ビット)に設定されている取得ビット数分の「0」又は「1」のデータが「転送先」のレジスタに転送される。取得開始アドレスに対応するエリアにおいて取得開始ビット目以降(第nビット~第7ビット)に存在している「0」又は「1」のデータの数が今回の取得ビット数未満である場合には、取得開始アドレスにおける取得開始ビット目以降のデータ(取得開始アドレスにおける第nビット~第7ビットのデータ)と、取得開始アドレスの次のアドレスにおける第0ビット目以降のデータとが「転送先」にロードされる。ここで、取得開始アドレスの次のアドレスとは、取得開始アドレスに「1」を加算することにより得られるアドレスである。
When the acquisition start bit is "n" (n is an integer of 0 to 7), the nth bit and after (nth bit) of the 0th to 7th bits of the area corresponding to the acquisition start address in the
例えば、TPレジスタ111に基準アドレスとして「9000H」が格納されており、HLレジスタ107に取得データ指定データとして「0C24H」(「3108」)が格納されており、Aレジスタ104bに取得ビット数指定データとして「BH」(11)が格納されている状態において、「LDB HL,(HL).A」が実行される場合、「転送先」はHLレジスタ107となる。既に説明したとおり、取得開始アドレスを指定するためのデータは取得データ指定データの上位13ビットに設定されているとともに、取得開始ビット目を指定するためのデータは取得データ指定データの下位3ビットに設定されている。取得開始アドレスは、取得データ指定データを「8」で除算した「0184H」(「388」)に基準アドレス(「9000H」)を加算して得られる「9184H」となる。取得開始ビット目は、取得データ指定データの下位3ビットが抽出されて「00000100B」(「4」)となる。既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイト(「00100100B」)と「00000111H」との論理積の演算により算出される。取得ビット数は、「0BH」に「1」を加算して得られる「0CH」(「12」)となる。このため、当該状態において「LDB HL,(HL).A」が実行された場合には、主側ROM64において取得開始アドレスである「9184H」(図31参照)に対応するエリアにおける取得開始ビット目(第4ビット目)以降に設定されている4ビットのデータと、当該取得開始アドレスの次のアドレスである「9185H」に対応するエリアにおける第0ビット目以降に設定されている8ビットのデータと、が転送先であるHLレジスタ107の第0~第11ビットに設定されるとともに、当該HLレジスタ107の第12~第15ビットが「0」でマスクされる。具体的には、「9184H」に対応するエリアの第4~第7ビットのデータ及び「9185H」に対応するエリアの第0~第7ビットのデータがHLレジスタ107の第0~第11ビットに設定される。
For example, the TP register 111 stores "9000H" as the reference address, the HL register 107 stores "0C24H" ("3108") as acquisition data designation data, and the
図32(e)及び図32(f)は特図特電アドレステーブル64qからHLレジスタ107に開始アドレスSA3が取得される様子を説明するための説明図である。既に説明したとおり、特図特電アドレステーブル64q(図31)において、「9184H」の第4~第7ビット及び「9185H」の第0~第7ビットには開始アドレスSA3の下位12ビットが設定されている。「LDB HL,(HL).A」が実行されることにより、図32(e)に示すように、HLレジスタ107の下位12ビットに開始アドレスSA3の下位12ビットがロードされる。後述するアドレス取得実行処理(図33(e))では、LDB命令を実行した後、HLレジスタ107の値にデータテーブルの基準アドレスである「9000H」を加算する。これにより、図32(f)に示すように、HLレジスタ107に開始アドレスSA3の全体を取得することができる。
FIGS. 32(e) and 32(f) are explanatory diagrams for explaining how the start address SA3 is acquired from the special special electric address table 64q to the
LDB命令を利用することにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビット(第0~第2ビット)に対応する取得開始ビット目を特定する処理と、取得開始アドレスの取得開始ビット目から取得ビット数分のデータを「転送先」のレジスタにロードする処理と、「転送先」のレジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクする処理と、を一命令で実行することができる。これらの処理はLDB実行回路157にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
A process of specifying an acquisition start address corresponding to the data of the 3rd to 15th bits in the 2-byte acquisition data designation data and the reference address of the data table set in the TP register 111 by using the LDB instruction; A process of specifying the acquisition start bit corresponding to the lower 3 bits (0th to 2nd bits) of the acquisition designation data, and transferring the data for the number of acquisition bits from the acquisition start bit of the acquisition start address to the "transfer destination". A process of loading data into a register and a process of masking, with "0", bits existing on the upper side of the loaded data in the "destination" register can be executed with one instruction. These processes are executed by the
次に、特図特電制御処理(図30)のステップS902にて実行される特図特電アドレス取得処理のプログラム内容について図33(a)の説明図を参照しながら説明する。図33(a)に示すように本プログラムには、行番号として「1601」~「1605」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 Next, the program content of the special figure special electric address acquisition process executed in step S902 of the special figure special electric control process (FIG. 30) will be described with reference to the explanatory diagram of FIG. 33(a). As shown in FIG. 33(a), "1601" to "1605" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「1601」の行番号には「LD W,(TZTDCNT)」という命令が設定されている。「LD」はLD命令であり、「W」は転送先としてWレジスタ104aを指定する内容である。「TZTDCNT」は特定制御用のワークエリア121における特図特電カウンタのアドレスであり、「(TZTDCNT)」は特図特電カウンタに格納されているデータを「転送先」に転送する内容である。既に説明したとおり、特図特電カウンタには0~6のいずれかの数値データが格納されている。「LD W,(TZTDCNT)」が実行されることにより、「転送先」のWレジスタ104aに特図特電カウンタのデータ(1バイト)がロードされる。
The command "LD W, (TZTDCNT)" is set at the line number "1601". "LD" is the LD instruction, and "W" is the content specifying the
「1602」の行番号には「LD B,0CH」という命令が設定されている。「LD」はLD命令であり、「B」は転送先としてBレジスタ105aを指定する内容であり、「0CH」は「転送元」として「0CH」(「12」)という数値データを指定する内容である。「0CH」は後述するアドレス取得実行処理(図33(e))において特図特電アドレステーブル64qから取得するアドレスデータのビット数である。「LD B,0CH」が実行されることにより、「転送先」のBレジスタ105aに特図特電アドレステーブル64qから取得するアドレスデータのビット数(「12」)が設定される。
The command "LD B, 0CH" is set at the line number "1602". "LD" is the LD instruction, "B" is the contents of specifying the
「1603」の行番号には「LD HL,TBL_TZTD_B」という命令が設定されている。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容である。「TBL_TZTD_B」は、取得開始アドレスを特図特電アドレステーブル64qの開始アドレスとするための2バイトの数値データであり、具体的には「0C00H」である。「LD HL,TBL_TZTD_B」が実行されることにより、「転送先」のHLレジスタ107に「0C00H」がロードされる。
A command "LD HL, TBL_TZTD_B" is set at the line number "1603". "LD" is the LD instruction, and "HL" is the content specifying the HL register 107 as the transfer destination. "TBL_TZTD_B" is 2-byte numerical data for making the acquisition start address the start address of the special special electric address table 64q, specifically "0C00H". By executing “LD HL, TBL_TZTD_B”, “0C00H” is loaded into the “transfer destination”
「TBL_TZTD_B」は、「{(特図特電アドレステーブル64qの開始アドレス)-9000H}×8」の式で算出される。図33(b)~図33(d)は「TBL_TZTD_B」を算出する過程を説明するための説明図である。特図特電アドレステーブル64qの開始アドレスである「9180H」(図33(b))からデータテーブルの基準アドレスである「9000H」を減算すると、図33(c)に示すように、減算後のデータにおける第0~第11ビットに開始アドレス「9180H」(図33(b))における第0~第11ビットのデータが設定されている状態となる。その後、当該減算後のデータに「8」(「1000B」)を乗算する演算を行うと、図33(d)に示すように「TBL_TZTD_B」が算出される。「TBL_TZTD_B」を算出するための当該演算に用いられる「8」は、取得データ指定データのうち取得開始ビット目を指定するためのデータのビット数(「3」)で表される数値範囲(「0」~「7」)の最大値である「7」に「1」を加算した値であり、「2」の3乗である。2バイトの2進数を「2」のn乗(nは1~15のいずれかの整数)で乗算すると、当該2バイトの2進数において第0ビット~第(15-n)ビットに設定されている「0」又は「1」の情報がnビット上位側にシフトして乗算後のデータにおける上位(16-n)ビットに設定されるとともに、当該乗算後のデータにおける下位nビット(第0ビット~第(n-1)ビット)に「0」が設定される。 “TBL_TZTD_B” is calculated by the formula “{(start address of special special electric address table 64q)−9000H}×8”. FIGS. 33(b) to 33(d) are explanatory diagrams for explaining the process of calculating "TBL_TZTD_B". By subtracting "9000H", which is the reference address of the data table, from "9180H" (Fig. 33(b)), which is the start address of the special special electric address table 64q, the data after the subtraction is obtained as shown in Fig. 33(c). The data of the 0th to 11th bits of the start address “9180H” (FIG. 33(b)) are set in the 0th to 11th bits of the . After that, when the data after the subtraction is multiplied by "8" ("1000B"), "TBL_TZTD_B" is calculated as shown in FIG. 33(d). "8" used in the calculation for calculating "TBL_TZTD_B" is a numerical range (" 0” to “7”), which is the maximum value “7” plus “1”, which is the cube of “2”. When a 2-byte binary number is multiplied by "2" to the nth power (n is an integer from 1 to 15), the 0th bit to the (15-n)th bit are set in the 2-byte binary number. The "0" or "1" information in the multiplication data is shifted to the upper n-bit side and set to the upper (16-n) bits in the data after multiplication, and the lower n bits (0th bit) in the data after multiplication are set. to (n-1)th bit) are set to "0".
「TBL_TZTD_B」の演算では、特図特電アドレステーブル64qの開始アドレスからデータテーブルの基準アドレスである「9000H」を減算した値(減算後のデータ)に対して「2」の3乗である「8」が乗算される。これにより、減算後のデータにおける第0~第12ビットのデータが3ビット上位側にシフトして乗算後のデータにおける上位13ビット(第3~第15ビット)に設定されるとともに、当該乗算後のデータにおける下位3ビット(第0ビット~第2ビット)に「0」が設定される。図33(d)に示すように、「8」で乗算した後のデータ(乗算後のデータ)である「TBL_TZTD_B」における第3~第14ビットには、開始アドレス「9180H」(図33(b))における第0~第11ビットのデータが設定されている。
In the calculation of "TBL_TZTD_B", "8 ” is multiplied. As a result, the data of the 0th to 12th bits in the data after the subtraction are shifted to the high-order side by 3 bits and set to the high-
既に説明したとおり、LDB命令において取得開始アドレスは、取得データ指定データを「8」(「1000B」)で除算した値に対してデータテーブルの基準アドレスである「9000H」を加算することにより算出される。また、既に説明したとおり、LDB命令において取得開始アドレスを算出する過程で取得データ指定データが「8」で除算されることにより、取得データ指定データにおける上位13ビット(第3~第15ビット)に設定されているデータが3ビット下位側にシフトする。減算後のデータ(図33(c))における第0~第12ビットのデータを3ビット上位側にシフトさせて導出された「TBL_TZTD_B」を取得データ指定データとしてLDB命令が実行されると、取得開始アドレスを算出する過程で「TBL_TZTD_B」が「8」で除算される。除算後の商データでは、3ビット上位側にシフトしていた減算後のデータ(図33(c))における第0~第12ビットのデータが3ビット下位側にシフトする。そして、当該除算後の商データに対してデータテーブルの基準アドレスである「9000H」を加算する演算により、取得開始アドレスとして特図特電アドレステーブル64qの開始アドレス(「9180H」)が算出される。 As already explained, the acquisition start address in the LDB instruction is calculated by dividing the acquisition data designation data by "8" ("1000B") and adding "9000H", which is the reference address of the data table. be. In addition, as already explained, in the process of calculating the acquisition start address in the LDB instruction, the acquisition data designation data is divided by "8", so that the upper 13 bits (3rd to 15th bits) in the acquisition data designation data are The set data is shifted to the lower 3 bits. When the LDB instruction is executed with "TBL_TZTD_B" derived by shifting the data of the 0th to 12th bits in the data after the subtraction (FIG. 33(c)) to the high-order side by 3 bits as acquisition data designation data, the acquisition "TBL_TZTD_B" is divided by "8" in the process of calculating the start address. In the quotient data after the division, the data of the 0th to 12th bits in the data after the subtraction (FIG. 33(c)) shifted to the upper 3-bit side are shifted to the lower 3-bit side. Then, the start address ("9180H") of the special figure special electric address table 64q is calculated as the acquisition start address by adding "9000H", which is the reference address of the data table, to the quotient data after the division.
このように、「{(特図特電アドレステーブル64qの開始アドレス)-9000H}×8」の式で算出される「TBL_TZTD_B」は、LDB命令において特図特電アドレステーブル64qの開始アドレスを取得開始アドレスとするための取得データ指定データである。「TBL_TZTD_B」を取得データ指定データとして設定することにより、特図特電アドレステーブル64qの開始アドレスをLDB命令の取得開始アドレスとすることができる。 In this way, "TBL_TZTD_B" calculated by the formula "{(starting address of special special electric address table 64q) - 9000H} x 8" is obtained by obtaining the starting address of special special electric address table 64q in the LDB command. This is acquisition data designation data for . By setting "TBL_TZTD_B" as acquisition data designation data, the start address of the special figure special electric address table 64q can be used as the acquisition start address of the LDB instruction.
行番号「1604」にて呼び出すアドレス取得実行処理(図33(e))では、特図特電カウンタの値が「0」である場合、HLレジスタ107に格納されている「0C00H」が取得データ指定データとして使用される。一方、特図特電カウンタの値が「1」以上である場合、HLレジスタ107に格納されている数値情報は、LDB命令が実行される前に当該特図特電カウンタの値に対応する数値情報に変更される。
In the address acquisition execution process (FIG. 33(e)) called at line number "1604", if the value of the special special electric counter is "0", "0C00H" stored in the
「1604」の行番号には「CALLS LDBADGET」という命令が設定されている。「LDBADGET」は後述するアドレス取得実行処理(図33(e))である。「CALLS LDBADGET」という命令は、アドレス取得実行処理というサブルーチンを呼び出すための命令である。詳細は後述するが、行番号「1604」にてアドレス取得実行処理が実行されることにより、特図特電カウンタの値に対応する開始アドレス(SA0~SA6のいずれか)がHLレジスタ107に設定される。アドレス取得実行処理のサブルーチンが終了した場合には、「1605」の行番号に進む。
The command "CALLS LDBADGET" is set at the line number "1604". "LDBADGET" is address acquisition execution processing (FIG. 33(e)), which will be described later. The instruction "CALLS LDBADGET" is an instruction for calling a subroutine called address acquisition execution processing. Details will be described later, but by executing the address acquisition execution process at line number "1604", the start address (any of SA0 to SA6) corresponding to the value of the special special electric counter is set in the
「1605」の行番号には「RET」という命令が設定されている。既に説明したとおり、特図特電アドレス取得処理は特図特電制御処理(図30)のステップS902にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、特図特電制御処理(図30)のステップS903に進むことになる。 A command "RET" is set at the line number "1605". As already explained, the special figure special electric address acquisition processing is a subroutine executed in step S902 of the special figure special electric control processing (FIG. 30). Therefore, when the command "RET" is executed, the process proceeds to step S903 of the special figure special electric control process (FIG. 30).
次に、主側CPU63にて実行されるアドレス取得実行処理のプログラム内容について説明する。アドレス取得実行処理は、特図特電アドレス取得処理(図33(a))の行番号「1604」にて実行される。図33(e)は主側CPU63にて実行されるアドレス取得実行処理のプログラム内容を説明するための説明図である。また、図34は特図特電カウンタの値とHLレジスタ107に取得される開始アドレスSA0~SA6との対応関係を説明するための説明図である。
Next, program contents of the address acquisition execution process executed by the
図33(e)に示すように、本プログラムには、行番号として「1701」~「1709」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 As shown in FIG. 33(e), "1701" to "1709" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
図33(e)に示すように、「1701」の行番号には「LDBADGET」が設定されている。これは命令ではなくパチンコ機10の開発者によるプログラムの確認に際して参照されるデータである。したがって、行番号「1701」では何ら命令が実行されることなく行番号「1702」に進む。
As shown in FIG. 33(e), "LDBADGET" is set to the line number of "1701". This is not an instruction but data referred to when the developer of the
「1702」の行番号には「LD A,B」という命令が設定されている。「LD」はLD命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「B」は転送元としてBレジスタ105aを指定する内容である。既に説明したとおり、特図特電アドレス取得処理(図33(a))においてBレジスタ105aには特図特電アドレステーブル64qから取得するビット数(取得ビット数)を指定する「0CH」(「12」)が設定されている。このため、「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「0CH」が設定される。
The command "LD A, B" is set at the line number "1702". "LD" is the LD instruction, "A" is the content specifying the
「1703」の行番号には「MUL W,A」という命令が設定されている。「MUL」はMUL命令という演算命令であり、「W」はWレジスタ104aを指定する内容であり、「A」はAレジスタ104bを指定する内容である。「MUL W,A」が実行されることにより、Wレジスタ104aの値とAレジスタ104bの値とを乗算する演算が行われるとともに当該演算の結果がWAレジスタ104に格納される。既に説明したとおり、特図特電アドレス取得処理(図33(a))において、Wレジスタ104aには特図特電カウンタの値(0~6のいずれかの整数)が設定されている。また、上述したとおり、Aレジスタ104bには取得ビット数である「0CH」が格納されている。このため、行番号「1703」にて「MUL W,A」が実行された場合、WAレジスタ104には、「(特図特電カウンタの値)×(取得ビット数)」の演算結果が格納される。既に説明したとおり、特図特電アドレス取得処理(図33(a))の行番号「1603」において、HLレジスタ107には特図特電カウンタにおける「0」の値に対応する取得データ指定データ(「0C00H」)が格納されている。「(特図特電カウンタの値)×(取得ビット数)」の演算結果のデータは、HLレジスタ107に格納されている当該取得データ指定データを特図特電カウンタの値に対応するデータに変更するために用いられる。
The command "MUL W, A" is set at the line number "1703". "MUL" is an operation instruction called a MUL instruction, "W" is the content specifying the
「1704」の行番号には「ADD HL,WA」という命令が設定されている。「ADD」はADD命令という演算命令であり、「HL」はHLレジスタ107を指定する内容であり、「WA」はWAレジスタ104を指定する内容である。「ADD HL,WA」が実行されることにより、HLレジスタ107の値とWAレジスタ104の値との和がHLレジスタ107に格納される。上述したとおり、特図特電アドレス取得処理(図33(a))の行番号「1603」において、HLレジスタ107には特図特電カウンタにおける「0」の値に対応する取得データ指定データ(「0C00H」)が格納されている。また、上述したとおり、WAレジスタ104には、「(特図特電カウンタの値)×(取得ビット数)」の演算結果のデータが格納されている。
The command "ADD HL, WA" is set at the line number "1704". "ADD" is an arithmetic instruction called an ADD instruction, "HL" is the content specifying the
図34に示すように、特図特電カウンタの値が「0」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータは「0000000000000000B」である。この場合、HLレジスタ107に格納されている取得データ指定データは変化しない。特図特電カウンタの値が「1」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータの上位13ビットは「0000000000001B」であるとともに、当該データの下位3ビットは「100B」である。この場合、HLレジスタ107に格納されている取得データ指定データは、取得開始アドレスが「1」増加するとともに取得開始ビット目が「4」となるように変化する。特図特電カウンタの値が「2」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータの上位13ビットは「0000000000011B」であるとともに、当該データの下位3ビットは「000B」である。この場合、HLレジスタ107に格納されている取得データ指定データは、取得開始アドレスが「3」増加するとともに取得開始ビット目が「0」となるように変化する。特図特電カウンタの値が「3」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータの上位13ビットは「0000000000100B」であるとともに、当該データの下位3ビットは「100B」である。この場合、HLレジスタ107に格納されている取得データ指定データは、取得開始アドレスが「4」増加するとともに取得開始ビット目が「4」となるように変化する。特図特電カウンタの値が「4」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータの上位13ビットは「0000000000110B」であるとともに、当該データの下位3ビットは「000B」である。この場合、HLレジスタ107に格納されている取得データ指定データは、取得開始アドレスが「6」増加するとともに取得開始ビット目が「0」となるように変化する。特図特電カウンタの値が「5」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータの上位13ビットは「0000000000111B」であるとともに、当該データの下位3ビットは「100B」である。この場合、HLレジスタ107に格納されている取得データ指定データは、取得開始アドレスが「7」増加するとともに取得開始ビット目が「4」となるように変化する。特図特電カウンタの値が「6」である場合、行番号「1704」にてHLレジスタ107の値に加算されるデータの上位13ビットは「0000000001001B」であるとともに、当該データの下位3ビットは「000B」である。この場合、HLレジスタ107に格納されている取得データ指定データは、取得開始アドレスが「9」増加するとともに取得開始ビット目が「0」となるように変化する。
As shown in FIG. 34, when the value of the special special electric counter is "0", the data added to the value of the HL register 107 at line number "1704" is "0000000000000000B". In this case, the acquired data designation data stored in the
このように、HLレジスタ107に格納されている取得データ指定データに対してWAレジスタ104に格納されている「(特図特電カウンタの値)×(取得ビット数)」の演算結果のデータを加算することにより、特図特電カウンタの値に対応する取得データ指定データがHLレジスタ107に格納されている状態とすることができる。
In this way, the data of the calculation result of "(value of the special special electric counter) x (number of bits acquired)" stored in the WA register 104 is added to the acquisition data designation data stored in the
「1705」の行番号には、行番号「1702」と同様に、「LD A,B」という命令が設定されている。既に説明したとおり、特図特電アドレス取得処理(図33(a))においてBレジスタ105aには取得ビット数を指定する「0CH」(「12」)が設定されている。このため、「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「0CH」が設定される。既に説明したとおり、Bレジスタ105aに格納された「0CH」は、「(特図特電カウンタの値)×(取得ビット数)」の演算にも用いられた。このように、事前にBレジスタ105aに格納された「0CH」は、「(特図特電カウンタの値)×(取得ビット数)」の演算に用いられるとともに、LDB命令における取得ビット数を指定するためのデータをAレジスタ104bに設定するために用いられる。
At the line number "1705", the command "LD A, B" is set, like the line number "1702". As already explained, "0CH" ("12") designating the number of bits to be acquired is set in the
「1706」の行番号には「DEC A」という命令が設定されている。「DEC」はDEC命令という演算命令であり、「A」はAレジスタ104bを指定する内容である。「DEC A」が実行されることにより、Aレジスタ104bの値が1減算される。上述したとおり、Aレジスタ104bには取得ビット数である「0CH」が格納されている。このため、行番号「1706」にて「DEC A」が実行されることにより、Aレジスタ104bには「0BH」が格納されている状態となる。「0BH」は、特図特電アドレステーブル64qから取得するビット数である「12」から「1」を減算した値である。
The command "DEC A" is set at the line number "1706". "DEC" is an operation instruction called a DEC instruction, and "A" is the contents of specifying the
既に説明したとおり、「LDB HL,(HL).A」というLDB命令が実行される場合、LDB実行回路157においてAレジスタ104bの値を1加算する演算が行われるとともに、当該1加算後の値が取得ビット数のデータとして利用される。このため、行番号「1706」にてAレジスタ104bの値を1減算しておくことにより、LDB命令において特図特電アドレステーブル64qから取得されるデータのビット数を「12」とすることができる。
As already explained, when the LDB instruction "LDB HL, (HL).A" is executed, the
「1707」の行番号には「LDB HL,(HL).A」という命令が設定されている。「LDB」はLDB実行回路157によるLDB命令であり、コンマの前の「HL」は「転送先」としてHLレジスタ107を指定する内容であり、ピリオドの前の「(HL)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定する内容であり、「A」はAレジスタ104bに格納されている1バイトのデータを取得ビット数指定データとする内容である。既に説明したとおり、HLレジスタ107には特図特電カウンタの値に対応する取得データ指定データが格納されている状態であるとともに、Aレジスタ104bには取得ビット数(「0CH」)から「1」を減算した「0BH」が格納されている状態である。また、TPレジスタ111には基準アドレスである「9000H」が格納されている状態である。当該状態において、行番号「1707」にて「LDB HL,(HL).A」という命令が実行されることにより、転送先であるHLレジスタ107の第0~第11ビットには特図特電カウンタの値に対応する開始アドレスSA0~SA6における下位12ビットのデータがロードされるとともに、当該HLレジスタ107の第12~第15ビットが「0」でマスクされる。
The command "LDB HL, (HL).A" is set at the line number "1707". "LDB" is an LDB instruction by the
具体的には、図34に示すように、特図特電カウンタの値が「0」である場合、取得開始アドレスが「9180H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA0の下位12ビットである「700H」がロードされる。特図特電カウンタの値が「1」である場合、取得開始アドレスが「9181H」となるとともに取得開始ビット目が「4」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA1の下位12ビットである「712H」がロードされる。特図特電カウンタの値が「2」である場合、取得開始アドレスが「9183H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA2の下位12ビットである「71FH」がロードされる。特図特電カウンタの値が「3」である場合、取得開始アドレスが「9184H」となるとともに取得開始ビット目が「4」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA3の下位12ビットである「731H」がロードされる。特図特電カウンタの値が「4」である場合、取得開始アドレスが「9186H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA4の下位12ビットである「740H」がロードされる。特図特電カウンタの値が「5」である場合、取得開始アドレスが「9187H」となるとともに取得開始ビット目が「4」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA5の下位12ビットである「74CH」がロードされる。特図特電カウンタの値が「6」である場合、取得開始アドレスが「9189H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA6の下位12ビットである「753H」がロードされる。このように、特図特電カウンタの値が1増加する度に特図特電アドレステーブル64qにおけるデータの取得開始位置が12ビットずれる。 Specifically, as shown in FIG. 34, when the value of the special special electric counter is "0", the acquisition start address is "9180H" and the acquisition start bit is "0", and the HL register 107 "700H", which is the lower 12 bits of the start address SA0, is loaded into the 0th to 11th bits. When the value of the special special electric counter is "1", the acquisition start address is "9181H" and the acquisition start bit is "4", and the 0th to 11th bits of the HL register 107 are lower than the start address SA1 It is loaded with '712H' which is 12 bits. When the value of the special special electric counter is "2", the acquisition start address is "9183H" and the acquisition start bit is "0", and the 0th to 11th bits of the HL register 107 are lower than the start address SA2 It is loaded with '71FH' which is 12 bits. When the value of the special special electric counter is "3", the acquisition start address is "9184H" and the acquisition start bit is "4", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA3 It is loaded with '731H' which is 12 bits. When the value of the special special electric counter is "4", the acquisition start address is "9186H" and the acquisition start bit is "0", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA4 It is loaded with '740H' which is 12 bits. When the value of the special special electric counter is "5", the acquisition start address is "9187H" and the acquisition start bit is "4", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA5 "74CH", which is 12 bits, is loaded. When the value of the special special electric counter is "6", the acquisition start address is "9189H" and the acquisition start bit is "0", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA6 It is loaded with '753H' which is 12 bits. Thus, every time the value of the special figure special electric counter increases by 1, the data acquisition start position in the special figure special electric address table 64q shifts by 12 bits.
LDB命令を利用して特図特電アドレステーブル64qから取得した開始アドレスSA0~SA6の下位12ビットをHLレジスタ107の第0~第11ビットにロードする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビット(第0~第2ビット)に対応する取得開始ビット目を特定する処理と、特図特電アドレステーブル64qから取得した開始アドレスSA0~SA6の下位12ビットをHLレジスタ107の下位12ビットにロードする処理と、HLレジスタ107の上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using the LDB instruction to load the lower 12 bits of the start address SA0 to SA6 obtained from the special special electric address table 64q into the 0th to 11th bits of the
「1708」の行番号には「ADD HL,9000H」という命令が設定されている。「ADD」はADD命令という演算命令であり、「HL」はHLレジスタ107を指定する内容であり、「9000H」は2バイトの数値データである。「ADD HL,9000H」が実行されることにより、HLレジスタ107の値に対してデータテーブルの基準アドレスである「9000H」が加算される。これにより、図34に示すように、特電特図カウンタにおける「0」~「6」の値に対応する開始アドレスSA0~SA6の全体(2バイト)が設定されている状態とすることができる。具体的には、特図特電カウンタの値が「0」である場合にはHLレジスタ107に開始アドレスSA0である「9700H」が設定され、特図特電カウンタの値が「1」である場合にはHLレジスタ107に開始アドレスSA1である「9712H」が設定され、特図特電カウンタの値が「2」である場合にはHLレジスタ107に開始アドレスSA2である「971FH」が設定され、特図特電カウンタの値が「3」である場合にはHLレジスタ107に開始アドレスSA3である「9731H」が設定され、特図特電カウンタの値が「4」である場合にはHLレジスタ107に開始アドレスSA4である「9740H」が設定され、特図特電カウンタの値が「5」である場合にはHLレジスタ107に開始アドレスSA5である「974CH」が設定され、特図特電カウンタの値が「6」である場合にはHLレジスタ107に開始アドレスSA6である「9753H」が設定される。
The command "ADD HL, 9000H" is set at the line number "1708". "ADD" is an operation instruction called an ADD instruction, "HL" is the content specifying the
「1709」の行番号には「RET」という命令が設定されている。既に説明したとおり、アドレス取得実行処理は特図特電アドレス取得処理(図33(a))の行番号「1604」にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、特図特電アドレス取得処理の行番号「1605」に進むことになる。 The command "RET" is set at the line number "1709". As already explained, the address acquisition execution process is a subroutine executed at line number "1604" of the special special electric address acquisition process (FIG. 33(a)). Therefore, by executing the command "RET", it proceeds to the line number "1605" of the special special electric address acquisition process.
このように、LDB命令を利用することにより、特図特電アドレステーブル64qから開始アドレスSA0~SA6の下位12ビットをHLレジスタ107にロードすることができる。また、当該LDB命令の実行後にHLレジスタ107の値に対して開始アドレスSA0~SA6に共通する上位4ビットに対応する「9000H」を加算することにより、HLレジスタ107に開始アドレスSA0~SA6の全体を取得することができる。このため、特図特電アドレステーブル64qに設定するアドレスデータを開始アドレスSA0~SA6の下位12ビットのみとすることができる。これにより、特図特電アドレステーブル64qに2バイトの開始アドレスSA0~SA6の全体を設定する構成と比較して、主側ROM64における特図特電アドレステーブル64qのデータ容量を低減することができる。
Thus, by using the LDB instruction, the lower 12 bits of the start address SA0-SA6 can be loaded into the HL register 107 from the special special electric address table 64q. Further, after the execution of the LDB instruction, by adding "9000H" corresponding to the upper 4 bits common to the start addresses SA0 to SA6 to the value of the
<特図変動開始処理>
次に、特図特電制御処理(図30)のステップS904~ステップS910の処理の内容について説明する。まずステップS904の特図変動開始処理について、図35のフローチャートを参照しながら説明する。
<Special figure fluctuation start process>
Next, the contents of the processing of steps S904 to S910 of the special figure special electric control processing (FIG. 30) will be described. First, the special figure variation start processing of step S904 will be described with reference to the flowchart of FIG.
特図変動開始処理では、まず第1特図保留エリア115及び第2特図保留エリア116のいずれかに保留情報が記憶されているか否かを判定する(ステップS1001)。ステップS1001では、第1特図保留数カウンタ118の値が「0」であるとともに第2特図保留数カウンタ119の値が「0」である場合に否定判定を行う。ステップS1001にて否定判定を行った場合にはそのまま本特図変動開始処理を終了する。
In the special figure fluctuation start process, first, it is determined whether or not the reservation information is stored in either the first special
ステップS1001にて肯定判定を行った場合には、第2特図保留数カウンタ119の値が1以上であるか否かを判定し(ステップS1002)、第2特図保留数カウンタ119の値が1以上ではない場合(ステップS1002:NO)には第1特図用データ設定処理を実行する(ステップS1003)。一方、第2特図保留数カウンタ119の値が1以上である場合(ステップS1002:YES)には第2特図用データ設定処理を実行する(ステップS1004)。このように、第2特図保留エリア116の保留個数が「0」ではない場合、すなわち第2特図表示部37bについて変動表示用の保留情報が記憶されている場合には、第1特図保留エリア115の保留個数が1以上であるか否かに関係なく、第2特図保留エリア116に記憶されているデータが変動表示用として設定される。これにより、第1特図保留エリア115及び第2特図保留エリア116の両方に保留情報が記憶されている場合には、第2作動口34に対応した第2特図保留エリア116に記憶されている保留情報が遊技回の開始対象として優先されることとなる。
If the affirmative determination is made in step S1001, it is determined whether the value of the second special figure reservation number counter 119 is 1 or more (step S1002), and the value of the second special figure reservation number counter 119 When it is not 1 or more (step S1002: NO), the first special figure data setting process is executed (step S1003). On the other hand, when the value of the second special figure reservation number counter 119 is 1 or more (step S1002: YES), the second special figure data setting process is executed (step S1004). Thus, if the number of reservations in the second special
ステップS1003における第1特図用のデータ設定処理では、まず第1特図保留エリア115の第1エリア115aに格納されたデータを特図用の実行エリア117に移動するとともに、第1特図保留数カウンタ118の値を1減算する。その後、第1特図保留エリア115の記憶エリアに格納されたデータをシフトさせる処理を実行する。このデータシフト処理は、第1~第4エリア115a~115dに格納されているデータを下位エリア側に順にシフトさせる処理であって、第1エリア115aのデータをクリアするとともに、第2エリア115b→第1エリア115a、第3エリア115c→第2エリア115b、第4エリア115d→第3エリア115cといった具合に各エリア内のデータがシフトされる。その後、特定制御用のワークエリア121に設けられた第2特図フラグを「0」クリアする。第2特図フラグは、今回の変動表示の開始が第1特図表示部37a又は第2特図表示部37bのいずれであるかを特定するためのフラグである。その後、第1特図保留エリア115のデータのシフトが行われたことを音光側CPU93に認識させるための情報であるシフト時コマンドを出力して、本第1特図用データ設定処理を終了する。音光側CPU93では、受信したシフト時コマンドに対応したコマンドを表示制御装置89に送信することで、図柄表示装置41における第1特図保留エリア115に対応した保留情報の数の表示を保留個数の減少に対応させて変更させる。また、上記のように第1特図保留エリア115における保留情報の数が減少した場合には、タイマ割込み処理(図26)におけるステップS514の表示制御処理にて、第1特図保留表示部37cに対して、保留個数の減少に対応した表示内容に変更されるように表示制御が行われる。
In the data setting process for the first special figure in step S1003, first, the data stored in the first area 115a of the first special
ステップS1004における第2特図用データ設定処理では、まず第2特図保留エリア116の第1エリア116aに格納されたデータを特図用の実行エリア117に移動する。その後、第2特図保留エリア116の記憶エリアに格納されたデータをシフトさせる処理を実行する。このデータシフト処理は、第1~第4エリア116a~116dに格納されているデータを下位エリア側に順にシフトさせる処理であって、第1エリア116aのデータをクリアするとともに、第2エリア116b→第1エリア116a、第3エリア116c→第2エリア116b、第4エリア116d→第3エリア116cといった具合に各エリア内のデータがシフトされる。その後、特定制御用のワークエリア121における第2特図フラグに「1」をセットする。その後、第2特図保留エリア116のデータのシフトが行われたことを音光側CPU93に認識させるための情報であるシフト時コマンドを出力して、本データ設定処理を終了する。音光側CPU93では、受信したシフト時コマンドに対応したコマンドを表示制御装置89に送信することで、図柄表示装置41における第2特図保留エリア116に対応した保留情報の数の表示を保留個数の減少に対応させて変更させる。また、上記のように第2特図保留エリア116における保留情報の数が減少した場合には、タイマ割込み処理(図26)におけるステップS514の表示制御処理にて、第2特図保留表示部37dに対して、保留個数の減少に対応した表示内容に変更されるように表示制御が行われる。
In the second special figure data setting process in step S1004, first, the data stored in the first area 116a of the second special
ステップS1003の処理を実行した場合、又はステップS1004の処理を実行した場合には、特定制御用のワークエリア121におけるモードデータエリアに設けられている高確率モードフラグに「1」がセットされているか否かを判定することにより高確率モードであるか否かを判定する(ステップS1005)。高確率モードフラグは、当否抽選モードが高確率モードであることを主側CPU63にて特定するためのフラグである。高確率モードフラグには実行契機となった大当たり結果の種類に関係なく開閉実行モードが終了する場合に「1」がセットされる。高確率モードフラグは、モードデータエリアにおける第2ビットに設定されている。ステップS1005では、高確率モードフラグに「1」がセットされている場合に肯定判定を行う。
When the process of step S1003 or the process of step S1004 is executed, is the high-probability mode flag provided in the mode data area in the
ステップS1005にて肯定判定を行った場合には、高確率当否判定処理を実行する(ステップS1006)。図13を参照しながら既に説明したとおり、主側ROM64には、現状におけるパチンコ機10の設定値が「設定1」~「設定6」のいずれであっても参照される高確当否テーブル64gが記憶されている。ステップS1006における高確率当否判定処理では、高確当否テーブル64gを参照して、特図用の実行エリア117に格納された情報のうち当否判定用の情報、すなわち当たり乱数カウンタC1から取得した数値情報が高確当否テーブル64gに設定されている大当たり数値情報又は小当たり数値情報と一致しているか否かを判定する。
If the determination in step S1005 is affirmative, high-probability determination processing is executed (step S1006). As already explained with reference to FIG. 13, the
特定制御用のワークエリア121には、当否判定処理の結果に対応するデータが設定される当否データエリア158が設けられている。図36(a)は当否データエリア158の構成を説明するための説明図である。当否データエリア158は1バイトからなるエリアである。図36(a)に示すように、当否データエリア158の第0ビットには小当たりフラグ158bが設定されているとともに、第1ビットには大当たりフラグ158aが設定されている。また、当否データエリア158の第2~第7ビットは使用されない未使用ビットとなっている。大当たりフラグ158aは、当否判定処理において大当たり結果となったことを主側CPU63にて把握可能とするフラグであるとともに、小当たりフラグ158bは、当否判定処理において小当たり結果となったことを主側CPU63にて把握可能とするフラグである。
The
ステップS1006における高確率当否判定処理では、当たり乱数カウンタC1から取得した数値情報が大当たり数値情報と一致している場合、当否データエリア158に「00000010B」というデータを設定する。これにより、大当たりフラグ158aに「1」をセットすることができる。また、当たり乱数カウンタC1から取得した数値情報が小当たり数値情報と一致している場合、当否データエリア158に「00000001B」というデータを設定する。これにより、小当たりフラグ158bに「1」をセットすることができる。
In the high-probability success/failure determination process in step S1006, data “00000010B” is set in the success/
図36(b)は高確当否テーブル64gの内容を説明するための説明図であり、図36(c)は高確当否テーブル64gのデータ構成を説明するための説明図である。図36(c)に示すように、高確当否テーブル64gは主側ROM64における「9220H」~「945BH」のアドレス範囲に記憶されている。
FIG. 36(b) is an explanatory diagram for explaining the contents of the high-probability table 64g, and FIG. 36(c) is an explanatory diagram for explaining the data structure of the high-probability table 64g. As shown in FIG. 36(c), the high certainty table 64g is stored in the
既に説明したとおり、当たり乱数カウンタC1から取得される数値情報は、0~7999のいずれかの整数である。図36(b)に示すように、高確当否テーブル64gには「30」、「60」、「90」及び「7999」を含む266個の大当たり数値情報が設定されているとともに、「75」を含む40個の小当たり数値情報が設定されている。また、高確当否テーブル64gには当否判定を行うための判定値HVn(nは1~572の整数)と、当該判定値に対応するフラグデータFDn(nは1~572の整数)とが設定されている。判定値HVnは、1~31のいずれかの整数に対応する6ビットの数値データである。 As already explained, the numerical information obtained from the winning random number counter C1 is any integer from 0 to 7,999. As shown in FIG. 36(b), 266 pieces of jackpot numerical information including "30", "60", "90" and "7999" are set in the high probability table 64g, and "75" 40 pieces of small winning numerical information including are set. Also, in the high-probability table 64g, a judgment value HVn (n is an integer of 1 to 572) for judging the validity and flag data FDn (n is an integer of 1 to 572) corresponding to the judgment value are set. It is The determination value HVn is 6-bit numerical data corresponding to any integer of 1-31.
フラグデータFDnは、当否データエリア158の下位2ビット(第0~第1ビット)に設定される2ビットのデータである。フラグデータFD2,FD4,FD8,FD572のように大当たり結果に対応するフラグデータは「10B」である。大当たり結果に対応するフラグデータが当否データエリア158の下位2ビットに設定されることにより大当たりフラグ158aに「1」がセットされるとともに小当たりフラグ158bの値が「0」となる。フラグデータFD6のように小当たり結果に対応するフラグデータは「01B」である。小当たり結果に対応するフラグデータが当否データエリア158の下位2ビットに設定されることにより小当たりフラグ158bに「1」がセットされるとともに大当たりフラグ158aの値が「0」となる。フラグデータFD1,FD3,FD5,FD7,FD571のように外れ結果に対応するフラグデータは「00B」である。外れ結果に対応するフラグデータが当否データエリア158の下位2ビットに設定されることにより大当たりフラグ158a及び小当たりフラグ158bの値が「0」となる。
The flag data FDn is 2-bit data set in the lower 2 bits (0th to 1st bits) of the yes/no
次に、主側CPU63にて実行される高確率当否判定処理について図37(a)のフローチャートを参照しながら説明する。高確率当否判定処理は特図変動開始処理(図35)のステップS1006にて実行される。なお、高確率当否判定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the high-probability right/wrong determination process executed by the
高確率当否判定処理では、まず「LD HL,1150H」という命令を実行する(ステップS1101)。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「1100H」は2バイトの数値情報である。後述する当否判定用データ取得処理(ステップS1103)では、高確当否テーブル64g(図36(b),(c))に設定されている572個の判定値HV1~HV572のうち1つの判定値HVn(nは1~572のいずれか)をWAレジスタ104に取得するために「LDB WA,(HL+).5」というLDB更新命令が実行されるとともに、当該WAレジスタ104に取得された判定値HVnに対応するフラグデータFDnをBレジスタ105aに取得するために「LDB B,(HL+).1」というLDB更新命令が実行される。高確率当否判定処理(図37(a))では、ステップS1105にて肯定判定が行われるまで、ステップS1103~ステップS1105の処理が繰り返し実行される。ステップS1103における当否判定用データ取得処理にてWAレジスタ104及びBレジスタ105aに取得される判定値HVn及びフラグデータFDnの組合せは、HV1及びFD1の組合せ→HV2及びFD2の組合せ→HV3及びFD3の組合せ→…→HV572及びFD572の組合せという順番で更新される。「1100H」という数値は、今回の処理回(遊技回)において当否判定用データ取得処理(ステップS1103)が1回目に実行される場合に、WAレジスタ104及びBレジスタ105aに判定値HV1及びフラグデータFD1の組合せを取得するための数値である。ステップS1101にて「LD HL,1150H」という命令が実行されることにより、HLレジスタ107に「1100H」がロードされる。なお、「1100H」という数値及びLDB更新命令の詳細については後述する。
In the high-probability right/wrong determination process, first, a command "LD HL, 1150H" is executed (step S1101). "LD" is the LD instruction, "HL" is the content specifying the HL register 107 as the transfer destination, and "1100H" is 2-byte numerical information. In the data acquisition process (step S1103) to be described later, one judgment value HVn out of the 572 judgment values HV1 to HV572 set in the high-probability judgment table 64g (FIGS. 36(b) and (c)) (n is any one of 1 to 572) is executed in the WA register 104, the LDB update instruction "LDB WA, (HL+).5" is executed, and the determination value HVn obtained in the WA register 104 is In order to obtain the flag data FDn corresponding to the
ステップS1101にてHLレジスタ107に「1100H」をロードした後は、特図用の実行エリア117に格納された情報のうち当否判定用の情報、すなわち当たり乱数カウンタC1から取得した0~7999のいずれかの数値情報(2バイト)をDEレジスタ106にセットする(ステップS1102)。
After "1100H" is loaded into the
その後、当否判定用データ取得処理を実行する(ステップS1103)。上述したとおり、当否判定用データ取得処理が実行されることにより、高確当否テーブル64g(図36(b),(c))に設定されている572個の判定値HV1~HV572のうち1つの判定値HVnがWAレジスタ104に設定されるとともに、当該WAレジスタ104に設定された判定値HVnに対応するフラグデータFDnがBレジスタ105aに設定される。なお、当否判定用データ取得処理の詳細については後述する。
After that, a data acquisition process for judging whether or not it is correct is executed (step S1103). As described above, by executing the correctness determination data acquisition process, one of the 572 determination values HV1 to HV572 set in the high certainty correctness table 64g (FIGS. 36(b) and (c)) The determination value HVn is set in the WA register 104, and the flag data FDn corresponding to the determination value HVn set in the WA register 104 is set in the
その後、DEレジスタ106の値からWAレジスタ104の値を減算する(ステップS1104)。既に説明したとおり、ステップS1102にてDEレジスタ106には当たり乱数カウンタC1から取得した2バイトの数値情報(0~7999のいずれか)が設定されるとともに、ステップS1103にてWAレジスタ104には判定値HVnが設定される。このため、今回の処理回(遊技回)においてステップS1104の処理が1回目に実行される場合、当該ステップS1104では当たり乱数カウンタC1から取得した数値情報から判定値HV1を減算する処理が実行される。また、今回の処理回(遊技回)においてステップS1104の処理が(m+1)回目(mは1~571のいずれかの整数)に実行される場合、当該ステップS1104では当たり乱数カウンタC1から取得した数値情報からm個の判定値HV1~HVmが減算された後の数値情報から判定値HV(m+1)を減算する処理が実行される。 After that, the value of the WA register 104 is subtracted from the value of the DE register 106 (step S1104). As already explained, in step S1102, the DE register 106 is set with 2-byte numerical information (one of 0 to 7999) obtained from the winning random number counter C1, and in step S1103, the WA register 104 is set with the determination result. A value HVn is set. Therefore, when the process of step S1104 is executed for the first time in the current process round (game round), the process of subtracting the determination value HV1 from the numerical information acquired from the winning random number counter C1 is executed in the step S1104. . In addition, when the process of step S1104 is executed for the (m+1)th time (m is any integer from 1 to 571) in the current processing round (game round), the numerical value obtained from the winning random number counter C1 in the step S1104 A process of subtracting the determination value HV(m+1) from the numerical information obtained by subtracting the m determination values HV1 to HVm from the information is executed.
その後、DEレジスタ106の値が「0」未満であるか否かを判定する(ステップS1105)。ステップS1104の演算結果が「0」以上となった場合にはキャリーフラグの値が「0」となるとともに、当該演算結果が「0」未満となった場合にはキャリーフラグに「1」がセットされる。ステップS1105では、キャリーフラグに「1」がセットされている場合に肯定判定を行う。DEレジスタ106の値が「0」未満ではない場合(ステップS1105:NO)にはステップS1103に戻る。そして、ステップS1105にて肯定判定が行われるまでステップS1103~ステップS1105の処理を繰り返し実行する。これにより、ステップS1102にて当たり乱数カウンタC1からDEレジスタ106に取得された数値情報からHV1→HV2→HV3→…→HV572という順番で、判定値HVnが減算され、演算結果が「0」未満となった判定値HVnに対応するフラグデータFDnを当選したフラグデータとして特定することができる。 After that, it is determined whether or not the value of the DE register 106 is less than "0" (step S1105). If the calculation result in step S1104 is "0" or more, the value of the carry flag is set to "0", and if the calculation result is less than "0", the carry flag is set to "1". be done. In step S1105, an affirmative determination is made when the carry flag is set to "1". If the value of the DE register 106 is not less than "0" (step S1105: NO), the process returns to step S1103. Then, the processing of steps S1103 to S1105 is repeatedly executed until an affirmative determination is made in step S1105. As a result, the judgment value HVn is subtracted in the order of HV1→HV2→HV3→...→HV572 from the numerical value information acquired from the winning random number counter C1 to the DE register 106 in step S1102, and the calculation result is determined to be less than "0". The flag data FDn corresponding to the determination value HVn that is not obtained can be specified as the winning flag data.
ステップS1105にて肯定判定を行った場合には、Bレジスタ105aに格納されているフラグデータFDn、すなわち当選となったフラグデータFDnを特定制御用のワークエリア121における当否データエリア158に設定して(ステップS1106)、本高確率当否判定処理を終了する。ステップS1106では、大当たり結果に対応するフラグデータFDnが当否データエリア158に設定された場合に大当たりフラグ158aに「1」がセットされるとともに、小当たり結果に対応するフラグデータFDnが当否データエリア158に設定された場合に小当たりフラグ158bに「1」がセットされる。また、外れ結果に対応するフラグデータFDnが当否データエリア158に設定された場合に大当たりフラグ158a及び小当たりフラグ158bの値が「0」となる。
If an affirmative determination is made in step S1105, the flag data FDn stored in the
<LDB更新命令>
次に、当否判定用データ取得処理(ステップS1103)の説明に先立ち、当否判定用データ取得処理に含まれているLDB更新命令について説明する。既に説明したとおり、当否判定用データ取得処理には、「LDB WA,(HL+).5」及び「LDB B,(HL+).1」というLDB更新命令が含まれている。図9に示すように、主側MPU62はLDB更新命令を実行するための専用回路であるLDB更新実行回路161を備えており、主側CPU63はLDB更新命令を実行することができる。
<LDB update instruction>
Next, prior to the explanation of the success judgment data acquisition process (step S1103), the LDB update command included in the success judgment data acquisition process will be explained. As already explained, the pass/fail determination data acquisition process includes LDB update commands of "LDB WA, (HL+).5" and "LDB B, (HL+).1." As shown in FIG. 9, the
LDB更新命令の命令コードは、「LDB 転送先,(取得データ指定+).取得ビット数指定」という構成を有している。LDB更新命令は、LDB命令により実行される処理に加えて、当該処理が実行された後に、「取得データ指定」のレジスタに格納されている取得データ指定データに取得ビット数を加算して更新する処理を一命令で実行可能とする命令である。 The instruction code of the LDB update instruction has a configuration of "LDB transfer destination, (acquisition data designation +). acquisition bit number designation". In addition to the processing executed by the LDB instruction, the LDB update instruction adds the number of acquisition bits to the acquisition data designation data stored in the "acquisition data designation" register after the processing is executed and updates it. This is an instruction that enables processing to be executed with a single instruction.
LDB更新命令では、LDB命令と同様に、「転送先」として汎用レジスタ又はペアレジスタが設定される。LDB更新命令において「転送先」として設定される汎用レジスタは、Wレジスタ104a又はBレジスタ105aである。また、LDB更新命令において「転送先」として設定されるペアレジスタはWAレジスタ104である。なお、LDB更新命令において「転送先」の汎用レジスタとしてAレジスタ104b、Cレジスタ105b、Dレジスタ106a、Eレジスタ106b、Hレジスタ107a又はLレジスタ107bが設定される構成としてもよい。また、LDB更新命令において「転送先」のペアレジスタとしてBCレジスタ105又はDEレジスタ106が設定される構成としてもよい。
As with the LDB instruction, the LDB update instruction sets a general-purpose register or a pair register as a "transfer destination." The general-purpose register set as the "transfer destination" in the LDB update instruction is the
LDB更新命令では、「取得データ指定」として「(HL+)」が設定される。LDB更新命令では、LDB命令と同様に、「取得データ指定」として設定されたHLレジスタ107に格納されている取得データ指定データに基づいて、「転送先」のレジスタにロードされるデータの取得開始アドレス及び取得開始ビット目が特定される。 In the LDB update command, "(HL+)" is set as "acquisition data designation". In the LDB update instruction, similarly to the LDB instruction, based on the acquired data designation data stored in the HL register 107 set as "acquired data designation", acquisition of data to be loaded into the "transfer destination" register is started. The address and acquisition start bit number are specified.
「転送先」として1バイトの汎用レジスタ(Wレジスタ104a又はBレジスタ105a)が設定されている場合、LDB更新命令では、「取得ビット数指定」として「0」~「7」のいずれかの数値が設定される。また、「転送先」として2バイトのWAレジスタ104が設定されている場合、LDB更新命令では、「取得ビット数指定」として「0」~「15」のいずれかの数値が設定される。
If a 1-byte general-purpose register (
LDB更新命令では、主側ROM64において、取得開始アドレスにおける取得ビット目以降に設定されている取得ビット数分のデータが「転送先」であるWAレジスタ104の下位側のエリアにロードされるとともに、当該WAレジスタ104の上位側のエリアが「0」でマスクされる。その後、取得データ指定データが格納されているHLレジスタ107の値に今回の取得ビット数が加算されて当該HLレジスタ107に格納されている取得データ指定データが更新される。
In the LDB update instruction, in the
LDB更新命令を利用することにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、主側ROM64において取得開始アドレスにおける取得開始ビット目以降に設定されている取得ビット数分のデータを「転送先」のレジスタにおける下位ビットにロードする処理と、「転送先」のレジスタにおける上位ビットを「0」でマスクする処理と、データ転送後にHLレジスタ107の値に今回の取得ビット数を加算して取得データ指定データを更新する処理と、を一命令で実行することができる。これらの処理はLDB更新実行回路161にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
a process of specifying an acquisition start address corresponding to the data of the 3rd to 15th bits in the 2-byte acquisition data designation data and the reference address of the data table set in the TP register 111 by using the LDB update instruction; , a process of specifying the acquisition start bit corresponding to the 0th to 2nd bits (lower 3 bits) of the acquisition designation data, and the acquisition bit set after the acquisition start bit in the acquisition start address in the main ROM 64 A process of loading several minutes of data into the lower bits of the "transfer destination" register, a process of masking the upper bits of the "transfer destination" register with "0", and the value of the HL register 107 after the data transfer. A process of adding the acquired bit number and updating the acquired data designation data can be executed with one instruction. These processes are executed by the LDB
次に、高確率当否判定処理(図37(a))のステップS1103にて実行される当否判定用データ取得処理について説明する。 Next, the success/failure determination data acquisition process executed in step S1103 of the high-probability success/failure determination process (FIG. 37(a)) will be described.
図37(b)は当否判定用データ取得処理のプログラム内容を説明するための説明図である。また、図37(c)はWAレジスタ104に判定値HVnが設定される様子を説明するための説明図であり、図37(d)はBレジスタ105aにフラグデータFDnが設定される様子を説明するための説明図である。
FIG. 37(b) is an explanatory diagram for explaining the contents of a program for the data acquisition process for judging whether or not a match has been made. FIG. 37(c) is an explanatory diagram for explaining how the determination value HVn is set in the WA register 104, and FIG. 37(d) explains how flag data FDn is set in the
図37(b)に示すように、本プログラムには、行番号として「1801」~「1803」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 As shown in FIG. 37(b), "1801" to "1803" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
図37(b)に示すように、「1801」の行番号には「LDB WA,(HL+).5」という命令が設定されている。「LDB」はLDB更新実行回路161によるLDB更新命令であり、「WA」は「転送先」としてWAレジスタ104を指定する内容であり、「(HL+)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定するとともにデータのロード後にHLレジスタ107に格納されている取得データ指定データを更新することを指示する内容であり、「5」は取得ビット数指定データとして「5」を設定する内容である。
As shown in FIG. 37(b), the command "LDB WA, (HL+).5" is set at the line number "1801". "LDB" is an LDB update command by the LDB
図38(a)~図38(e)は高確当否テーブル64gの開始アドレス、LDB命令(「LDB WA,(HL+).5」)における取得データ指定データ、取得開始アドレス、取得開始ビット目、及び更新後の取得データ指定データを説明するための説明図である。既に説明したとおり、高確当否判定処理(図37(a))のステップS1101にてHLレジスタ107に「1100H」という数値情報が設定される。当該「1100H」は、図38(b)に示すように、「LDB WA,(HL+).5」というLDB命令が1回目に実行される場合における取得データ指定データである。既に説明したとおり、高確当否テーブル64gの開始アドレスは「9220H」である(図38(a)参照)。「1100H」は、「{(高確当否テーブル64gの開始アドレス)-9000H}×8」の式で算出される数値情報である。図38(b)に示すように、取得データ指定データ(「1100H」)における第3~第14ビットには、高確当否テーブル64gの開始アドレスである「9220H」(図38(a))における第0~第11ビットのデータが設定されている。
38(a) to 38(e) are the start address of the high accuracy table 64g, acquisition data designation data in the LDB instruction (“LDB WA, (HL+).5”), acquisition start address, acquisition start bit, and FIG. 11 is an explanatory diagram for explaining acquisition data designation data after update. As already described, numerical information "1100H" is set in the
既に説明したとおり、取得開始アドレスは、取得データ指定データを「8」(「1000B」)で除算する演算の商データに対してTPレジスタ111に格納されているデータテーブルの基準アドレスである「9000H」を加算する演算により算出される。HLレジスタ107に格納されている「1100H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始アドレスは、「1100H」を「8」で除算する演算の商データに対して「9000H」を加算する演算により算出される「9220H」となる。図38(c)に示すように、当該取得開始アドレスにおける第0~第11ビットのデータは、取得データ指定データの第3~第14ビットのデータ(高確当否テーブル64gの開始アドレスにおける第0~第11ビットのデータ)であるとともに、当該取得開始アドレスにおける第12~第15ビットのデータは、データテーブルの基準アドレスにおける第12~第15ビットのデータである。「9220H」という取得開始アドレスは、高確当否テーブル64gの開始アドレスである。 As already explained, the acquisition start address is the reference address "9000H" of the data table stored in the TP register 111 for the quotient data of the operation of dividing the acquisition data designation data by "8" ("1000B"). ” is calculated by adding When an LDB update instruction is executed with "1100H" stored in the HL register 107 as acquisition data designation data, the acquisition start address is "9000H" for the quotient data of the operation of dividing "1100H" by "8". " is calculated by adding "9220H". As shown in FIG. 38(c), the 0th to 11th bit data at the acquisition start address are the 3rd to 14th bit data of the acquisition data designation data (the 0th bit at the start address of the high accuracy table 64g). to 11th bit data), and the 12th to 15th bit data at the acquisition start address are the 12th to 15th bit data at the reference address of the data table. The acquisition start address "9220H" is the start address of the high certainty table 64g.
既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイトと「00000111H」との論理積の演算により算出される。HLレジスタ107に格納されている「1100H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始ビット目は、当該取得データ指定データの下位1バイト(「00000000B」)と「00000111H」との論理積である「00000000B」(「0」)となる。図38(d)に示すように、取得開始ビット目における下位3ビット(第0~第2ビット)のデータは取得データ指定データ(図38(b))における下位3ビット(第0~第2ビット)のデータであるとともに、取得開始ビット目における上位5ビット(第3~第7ビット)のデータは「0」である。 As already explained, the acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00000111H". When an LDB update instruction is executed with "1100H" stored in the HL register 107 as acquisition data designation data, the acquisition start bit is the lower 1 byte ("00000000B") and "00000111H" of the acquisition data designation data. and "00000000B" ("0"). As shown in FIG. 38(d), the data of the lower 3 bits (0th to 2nd bits) in the acquisition start bit is the lower 3 bits (0th to 2nd bits) in the acquisition data designation data (FIG. 38(b)). bit), and the data of the upper 5 bits (3rd to 7th bits) at the acquisition start bit is "0".
「LDB WA,(HL+).5」というLDB更新命令には、取得ビット指定データとして「5」という数値が設定されているため、取得ビット数は当該「5」に「1」を加算して得られる「6」となる。HLレジスタ107に「1100H」が格納されている状態で「LDB WA,(HL+).5」というLDB更新命令が実行されると、図37(c)に示すように、高確当否テーブル64gにおいて、取得開始アドレスである「9220H」に対応するエリアの取得開始ビット目(第0ビット目)以降に設定されている取得ビット数分(6ビット分)のデータ(HV1)が転送先であるWAレジスタ104の第0~第5ビット(下位6ビット)にロードされるとともに、当該WAレジスタ104の第6~第15ビット(上位10ビット)が「0」でマスクされる。これにより、WAレジスタ104に判定値HV1をセットすることができる。
In the LDB update instruction "LDB WA, (HL+).5", a numerical value "5" is set as acquisition bit specification data, so the number of acquisition bits is obtained by adding "1" to "5". "6" is obtained. When the LDB update instruction "LDB WA, (HL+).5" is executed with "1100H" stored in the
上述したとおり、「LDB WA,(HL+).5」というLDB更新命令における取得ビット数は「6」である。このため、当該LDB更新命令では、WAレジスタ104の第0~第5ビットに6ビットのデータがロードされた後、HLレジスタ107の値(「1100H」)に取得ビット数(「6」)が加算されて、図38(e)に示すように、当該HLレジスタ107の値が「1106H」に更新される。
As described above, the number of bits acquired in the LDB update instruction "LDB WA, (HL+).5" is "6". Therefore, in the LDB update instruction, after 6-bit data is loaded into the 0th to 5th bits of the WA register 104, the value of the HL register 107 ("1100H") is changed to the acquired bit number ("6"). After the addition, the value of the
「1106H」は、当該「1106H」を取得データ指定データとして次のLDB更新命令を実行する場合に、取得開始アドレスを「9220H」とするとともに取得ビット目を第6ビット目とする数値情報である。このように、LDB更新命令が実行されてHLレジスタ107に格納されている取得データ指定データが更新されると、当該LDB更新命令における取得ビット数分だけ、当該LDB更新命令の次に実行されるLDB更新命令におけるデータの取得開始位置がずれる。
"1106H" is numerical information in which the acquisition start address is set to "9220H" and the acquired bit is the sixth bit when the next LDB update instruction is executed using the acquired data designation data as "1106H". . In this way, when the LDB update instruction is executed and the acquisition data designation data stored in the
このように、LDB更新命令を利用して高確当否テーブル64gから取得した判定値データDV1をWAレジスタ104に設定して取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、高確当否テーブル64gから取得した判定値データDV1をWAレジスタ104の第0~第5ビット(下位6ビット)にロードする処理と、当該WAレジスタ104の第6~第15ビット(上位10ビット)を「0」でマスクする処理と、HLレジスタ107の値に今回の取得ビット数を加算して取得データ指定データを更新する処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In this way, by setting the determination value data DV1 acquired from the highly accurate validity table 64g using the LDB update command in the WA register 104 and updating the acquisition data specification data, the acquisition data specification of 2 bytes can be achieved. A process of specifying an acquisition start address corresponding to the data of the 3rd to 15th bits in the data and the reference address of the data table set in the
「1802」の行番号には「LDB B,(HL+).1」という命令が設定されている。「LDB」はLDB更新実行回路161によるLDB更新命令であり、「B」は「転送先」としてBレジスタ105aを指定する内容であり、「(HL+)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定するとともにデータ転送後にHLレジスタ107に格納されている取得データ指定データを更新することを指示する内容であり、「1」は取得ビット数指定データとして「1」を設定する内容である。
The command "LDB B, (HL+).1" is set at the line number "1802". "LDB" is an LDB update command by the LDB
図39(a)~図39(c)はLDB命令(「LDB B,(HL+).1」)における取得データ指定データ、取得開始アドレス、取得開始ビット目、及び更新後の取得データ指定データを説明するための説明図である。既に説明したとおり、取得開始アドレスは、取得データ指定データを「8」(「1000B」)で除算する演算の商データに対してTPレジスタ111に格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算により算出される。HLレジスタ107に格納されている「1106H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始アドレスは、「1106H」を「8」で除算する演算の商データに対して「9000H」を加算する演算により算出される「9220H」となる。図39(a)に示すように、当該取得開始アドレスにおける第0~第11ビットのデータは、取得データ指定データの第3~第14ビットのデータであるとともに、当該取得開始アドレスにおける第12~第15ビットのデータは、データテーブルの基準アドレスにおける第12~第15ビットのデータである。「9220H」という取得開始アドレスは、高確当否テーブル64gの開始アドレスである。 39(a) to 39(c) show the acquisition data designation data, acquisition start address, acquisition start bit, and updated acquisition data designation data in the LDB instruction (“LDB B, (HL+).1”). It is an explanatory view for explaining. As already explained, the acquisition start address is the reference address ("9000H") of the data table stored in the TP register 111 for the quotient data of the operation of dividing the acquisition data designation data by "8" ("1000B"). ) is added. When an LDB update instruction is executed with "1106H" stored in the HL register 107 as acquisition data designation data, the acquisition start address is "9000H" for the quotient data of the operation of dividing "1106H" by "8". " is calculated by adding "9220H". As shown in FIG. 39(a), the 0th to 11th bit data at the acquisition start address are the 3rd to 14th bit data of the acquisition data designation data, and the 12th to 12th bit data at the acquisition start address. The 15th bit data is the 12th to 15th bit data in the reference address of the data table. The acquisition start address "9220H" is the start address of the high certainty table 64g.
既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイトと「00000111H」との論理積の演算により算出される。HLレジスタ107に格納されている「1106H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始ビット目は、当該取得データ指定データの下位1バイト(「00000110B」)と「00000111H」との論理積である「00000110B」(「6」)となる。図39(b)に示すように、取得開始ビット目における下位3ビット(第0~第2ビット)のデータは取得データ指定データにおける下位3ビット(第0~第2ビット)のデータであるとともに、取得開始ビット目における上位5ビット(第3~第7ビット)のデータは「0」である。 As already explained, the acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00000111H". When an LDB update instruction is executed with "1106H" stored in the HL register 107 as acquisition data designation data, the acquisition start bit is the lower 1 byte ("00000110B") and "00000111H" of the acquisition data designation data. and "00000110B" ("6"). As shown in FIG. 39(b), the data of the lower 3 bits (0th to 2nd bits) in the acquisition start bit is the data of the lower 3 bits (0th to 2nd bits) in the acquisition data designation data. , the data of the upper 5 bits (3rd to 7th bits) at the acquisition start bit is "0".
「LDB B,(HL+).1」というLDB更新命令には、取得ビット指定データとして「1」という数値が設定されているため、取得ビット数は当該「1」に「1」を加算して得られる「2」となる。HLレジスタ107に「1106H」が格納されている状態で「LDB B,(HL+).1」というLDB更新命令が実行されると、図37(d)に示すように、高確当否テーブル64gにおいて、取得開始アドレスである「9220H」に対応するエリアの取得開始ビット目(第6ビット目)以降に設定されている取得ビット数分(2ビット分)のデータ(フラグデータFD1)が転送先であるDレジスタ106aの第0~第1ビット(下位2ビット)にロードされるとともに、当該Dレジスタ106aの第2~第7ビット(上位6ビット)が「0」でマスクされる。これにより、WAレジスタ104に格納されている判定値HV1に対応するフラグデータFD1をDレジスタ106aにセットすることができる。
In the LDB update instruction "LDB B, (HL+).1", the value "1" is set as the acquisition bit specification data, so the number of acquisition bits is obtained by adding "1" to the "1". "2" is obtained. When the LDB update instruction "LDB B, (HL+).1" is executed with "1106H" stored in the
上述したとおり、「LDB B,(HL+).1」というLDB更新命令における取得ビット数は「2」である。このため、当該LDB更新命令では、Bレジスタ105aの第0~第1ビットに2ビットのデータがロードされた後、HLレジスタ107の値(「1106H」)に取得ビット数(「2」)が加算されて、図39(c)に示すように、当該HLレジスタ107の値が「1108H」に更新される。
As described above, the number of acquired bits in the LDB update instruction "LDB B, (HL+).1" is "2". Therefore, in the LDB update instruction, after 2-bit data is loaded into the 0th to 1st bits of the
「1108H」は、当該「1108H」を取得データ指定データとして次のLDB更新命令を実行する場合に、取得開始アドレスを「9221H」とするとともに取得ビット目を第0ビット目とする数値情報である。このように、LDB更新命令が実行されてHLレジスタ107に格納されている取得データ指定データが更新されると、当該LDB更新命令における取得ビット数分だけ、当該LDB更新命令の次に実行されるLDB更新命令におけるデータの取得開始位置がずれる。
"1108H" is numerical information that sets the acquisition start address to "9221H" and sets the acquired bit to the 0th bit when the next LDB update instruction is executed using the acquired data designation data as "1108H". . In this way, when the LDB update instruction is executed and the acquisition data designation data stored in the
「LDB WA,(HL+).5」というLDB更新命令及び「LDB B,(HL+).1」というLDB更新命令が実行されることにより、WAレジスタ104及びDレジスタ106aに判定値HV1及びフラグデータFD1が設定される。また、HLレジスタ107の値が「8」(「6」と「2」の合計)増加することにより、「LDB WA,(HL+).5」というLDB更新命令及び「LDB B,(HL+).1」というLDB更新命令における取得開始アドレスが「1」増加する。 By executing the LDB update instruction "LDB WA, (HL+).5" and the LDB update instruction "LDB B, (HL+).1", the judgment value HV1 and the flag data are stored in the WA register 104 and the D register 106a. FD1 is set. Also, by increasing the value of the HL register 107 by "8" (the sum of "6" and "2"), the LDB update instruction "LDB WA, (HL+).5" and "LDB B, (HL+).5" are executed. The acquisition start address in the LDB update instruction of "1" is incremented by "1".
このように、LDB更新命令を利用して高確当否テーブル64gから取得したフラグデータFD1をBレジスタ105aに設定して取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0ビット~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、高確当否テーブル64gから取得したフラグデータFD1をBレジスタ105aの第0~第1ビット(下位2ビット)にロードする処理と、当該Bレジスタ105aの第2~第7ビット(上位6ビット)を「0」でマスクする処理と、HLレジスタ107の値に取得ビット数を加算して取得データ指定データを更新する処理と、を一命令で実行することができる。これらの処理はLDB更新実行回路161にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In this way, by setting the flag data FD1 acquired from the high accuracy table 64g using the LDB update instruction to the
「1803」の行番号には「RET」という命令が設定されている。既に説明したとおり、当否判定用データ取得処理は高確率当否判定処理(図37(a))のステップS1103にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、高確率当否判定処理のステップS1104に進むことになる。 A command "RET" is set at the line number "1803". As already described, the win-or-fail judgment data acquisition process is a subroutine executed in step S1103 of the high-probability win-or-fail judgment process (FIG. 37(a)). Therefore, by executing the command "RET", the process advances to step S1104 of the high-probability determination process.
既に説明したとおり、高確率当否判定処理(図37(a))において、ステップS1103~ステップS1105の処理は、ステップS1105にて肯定判定が行われるまで繰り返し実行される。図40は「LDB WA,(HL+).5」というLDB更新命令及び「LDB B,(HL+).1」というLDB更新命令の実行回数と、これらのLDB更新命令によりWAレジスタ104及びBレジスタ105aに取得されるデータとを説明するための説明図である。図40に示すように、2回目の行番号「1801」では、「1108H」を取得データ指定データとして「LDB WA,(HL+).5」が実行され、WAレジスタ104に判定値HV2が設定される。そして、HLレジスタ107の値が「110EH」に更新される。また、2回目の行番号「1802」では、「110EH」を取得データ指定データとして「LDB B,(HL+).1」が実行され、判定値HV2に対応するフラグデータFD2がBレジスタ105aに設定される。そして、HLレジスタ107の値が「1110H」に更新される。
As already described, in the high-probability right/wrong determination process (FIG. 37(a)), the processes of steps S1103 to S1105 are repeatedly executed until an affirmative determination is made in step S1105. FIG. 40 shows the number of executions of the LDB update instruction "LDB WA, (HL+).5" and the LDB update instruction "LDB B, (HL+).1", and the WA register 104 and
このように、高確当否テーブル64gを利用して当否判定用データ取得処理を繰り返し実行する構成とすることにより、高確当否テーブル64gに設定されている判定値HVn及びフラグデータFDnの組合せを1組ずつ順番にWAレジスタ104及びBレジスタ105aにロードすることができる。
In this way, by using the high probability table 64g to repeatedly execute the data acquisition process for judgment, the combination of the judgment value HVn and the flag data FDn set in the high probability table 64g is reduced to 1 Each set can be loaded into the WA register 104 and the
特図変動開始処理(図35)の説明に戻り、ステップS1005にて否定判定を行った場合、すなわち低確率モードである場合には、低確当否判定処理を実行する(ステップS1007)。図13を参照しながら既に説明したとおり、主側ROM64には、設定1用~設定6用の低確当否テーブル64a~64fが記憶されている。ステップS1007における低確当否判定処理では、現状におけるパチンコ機10の設定値に対応する低確当否テーブル64a~64fを参照して、特図用の実行エリア117に格納された情報のうち当否判定用の情報、すなわち当たり乱数カウンタC1から取得した数値情報が低確当否テーブル64a~64fに設定されている大当たり数値情報又は小当たり数値情報と一致しているか否かを判定する。当たり乱数カウンタC1から取得した数値情報が設定値に対応する低確率用の大当たり数値情報と一致している場合には、当否データエリア158に「00000010B」というデータを設定することにより、大当たりフラグ158aに「1」をセットする。また、当たり乱数カウンタC1から取得した数値情報が小当たり数値情報と一致している場合には、当否データエリア158に「00000001B」というデータを設定することにより、特定制御用のワークエリア121における小当たりフラグ158bに「1」をセットする。
Returning to the description of the special figure fluctuation start processing (FIG. 35), when the negative determination is made in step S1005, that is, when it is the low probability mode, low certainty determination processing is executed (step S1007). As already described with reference to FIG. 13, the main-
ステップS1006の処理を行った場合、又はステップS1007の処理を行った場合には、大当たりフラグ158aに「1」がセットされているか否かを判定し(ステップS1008)、大当たりフラグ158aに「1」がセットされている場合(ステップS1008:YES)には、第1結果対応処理を実行する(ステップS1009)。第1結果対応処理では、大当たり種別を振り分けるための処理を実行し、当該大当たり種別に対応する変動種別番号を特定制御用のワークエリア121に設けられた変動種別番号カウンタに設定する。変動種別番号は、後述する変動パターンテーブルから当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び特図保留エリア115,116の保留数に対応する停止結果データ及び表示継続時間データを取得するためのデータである。変動種別番号は0~23のいずれかの数値情報である。変動種別番号カウンタは、変動種別番号を主側CPU63にて把握可能とするカウンタである。変動種別番号カウンタは1バイトからなる。なお、第1結果対応処理の詳細については後述する。
When the process of step S1006 is performed, or when the process of step S1007 is performed, it is determined whether or not "1" is set in the big hit flag 158a (step S1008), and "1" is set in the big hit flag 158a. is set (step S1008: YES), the first result handling process is executed (step S1009). In the first result handling process, a process for distributing the jackpot type is executed, and the fluctuation type number corresponding to the jackpot type is set in the fluctuation type number counter provided in the
ステップS1008にて否定判定を行った場合には、小当たり結果又は外れ結果に対応する第2結果対応処理を実行する(ステップS1010)。第2結果対応処理では、小当たりフラグ158bに「1」がセットされている場合、小当たり結果に対応する変動種別番号を変動種別番号カウンタに設定する。また、小当たりフラグ158bに「1」がセットされていない場合、すなわち外れ結果である場合、リーチ発生抽選を行い、当該リーチ発生抽選の結果に対応する変動種別番号を変動種別番号カウンタに設定する。なお、第2結果対応処理の詳細については後述する。 When a negative determination is made in step S1008, a second result handling process corresponding to the small hit result or the missing result is executed (step S1010). In the second result correspondence process, when "1" is set to the small hit flag 158b, the change type number corresponding to the small hit result is set in the change type number counter. In addition, when "1" is not set to the small hit flag 158b, that is, when the result is a losing result, a reach generation lottery is performed, and the variation type number corresponding to the result of the reach generation lottery is set in the variation type number counter. . Details of the second result handling process will be described later.
ここで、第1結果対応処理(ステップS1009)において行われる第1特図用振分処理及び第2特図用振分処理について説明する。 Here, the first special figure distribution process and the second special figure distribution process performed in the first result correspondence process (step S1009) will be described.
第1特図用振分処理及び第2特図用振分処理では、4R高確大当たり結果、8R高確大当たり結果及び16R高確大当たり結果のいずれかに振り分けられる。特定制御用のワークエリア121には、振分判定の結果が設定される振分データエリア162が設けられている。図41(a)は振分データエリア162の構成を説明するための説明図である。振分データエリア162は1バイトからなるエリアである。
In the first special figure distribution process and the second special figure distribution process, it is distributed to one of the 4R high probability jackpot result, the 8R high probability jackpot result and the 16R high probability jackpot result. The
図41(a)に示すように、振分データエリア162の第0ビットには4R高確フラグ162aが設定されており、第1ビットには8R高確フラグ162bが設定されており、第2ビットには16R高確フラグ162cが設定されている。また、振分データエリア162の第3~第7ビットは使用されない未使用ビットとなっている。4R高確フラグ162aは4R高確大当たり結果が発生したことを主側CPU63にて把握可能とするフラグであり、8R高確フラグ162bは8R高確大当たり結果が発生したことを主側CPU63にて把握可能とするフラグであり、16R高確フラグ162cは16R高確大当たり結果が発生したことを主側CPU63にて把握可能とするフラグである。
As shown in FIG. 41(a), the 0th bit of the
第1特図用振分処理又は第2特図用振分処理において4R高確大当たり結果に振り分けられた場合には振分データエリア162に「00000001B」というデータが設定される。これにより、4R高確フラグ162aに「1」がセットされる。また、これらの振分処理において8R高確大当たり結果に振り分けられた場合には振分データエリア162に「00000010B」というデータが設定される。これにより、8R高確フラグ162bに「1」がセットされる。さらにまた、これらの振分処理において16R高確大当たり結果に振り分けられた場合には振分データエリア162に「00000100B」というデータが設定される。これにより、16R高確フラグ162cに「1」がセットされる。
In the first special figure distribution process or the second special figure distribution process, data "00000001B" is set in the
第1特図用振分処理では、主側ROM64における第1特図用振分テーブル64hが利用される。図14(a)に示すように、第1特図用振分テーブル64hでは、大当たり種別カウンタC2から取得した値が0~39のいずれかの場合に4R高確大当たり結果に振り分けられるとともに、大当たり種別カウンタC2から取得した値が40~79のいずれかの場合に8R高確大当たり結果に振り分けられる。また、大当たり種別カウンタC2から取得した値が80~99のいずれかの場合に16R高確大当たり結果に振り分けられる。
In the first special figure distribution process, the first special figure distribution table 64h in the
第1特図用振分テーブル64hには、4R高確大当たり結果に対応する第1加算前振分値FVA1として「20」が設定されており、8R高確大当たり結果に対応する第2加算前振分値FVA2として「20」が設定されており、16R高確大当たり結果に対応する第3加算前振分値FVA3として「0」が設定されている。これらの加算前振分値FVAn(nは1~3のいずれかの整数)は5ビットのデータである。第1特図用振分処理では、これらの加算前振分値FVAnに対して一律に「20」を加算することで、第1振分値である「40」、第2振分値である「40」及び第3振分値である「20」を算出する。そして、第1振分値→第2振分値→第3振分値の順番で、大当たり種別カウンタC2から取得した値からこれらの振分値を減算し、当該減算結果が「0」未満となった場合に振分値に対応するフラグデータFDAnを振分データエリア162に設定する。これにより、主側CPU63にて振分判定の結果を把握可能とすることができる。
In the first special figure distribution table 64h, "20" is set as the first pre-addition distribution value FVA1 corresponding to the 4R high probability big hit result, and before the second addition corresponding to the 8R high probability big hit result "20" is set as the distribution value FVA2, and "0" is set as the third pre-addition distribution value FVA3 corresponding to the 16R high-probability big hit result. These pre-addition distribution values FVAn (n is an integer of 1 to 3) are 5-bit data. In the first special figure distribution process, by uniformly adding "20" to these pre-addition distribution values FVAn, the first distribution value "40" and the second distribution value "40" and "20", which is the third distribution value, are calculated. Then, in the order of the first distribution value → second distribution value → third distribution value, these distribution values are subtracted from the value obtained from the jackpot type counter C2, and the subtraction result is less than "0" If so, flag data FDAn corresponding to the distribution value is set in the
図14(a)に示すように、第1特図用振分テーブル64hには、4R高確大当たり結果に対応する第1フラグデータFDA1として3ビットの「001B」が設定されており、8R高確大当たり結果に対応する第2フラグデータFDA2として3ビットの「010B」が設定されており、16R高確大当たり結果に対応する第3フラグデータFDA3として3ビットの「100B」が設定されている。これらのフラグデータFDA1~FDA3は振分データエリア162の下位3ビット(第0~第2ビット)に設定され、当該振分データエリア162の上位5ビット(第3~第7ビット)は「0」でマスクされる。
As shown in FIG. 14(a), in the first special figure distribution table 64h, 3-bit "001B" is set as the first flag data FDA1 corresponding to the 4R high probability jackpot result, and the 8R high 3-bit "010B" is set as the second flag data FDA2 corresponding to the high-probability jackpot result, and 3-bit "100B" is set as the third flag data FDA3 corresponding to the 16R high-probability jackpot result. These flag data FDA1 to FDA3 are set in the lower 3 bits (0th to 2nd bits) of the
図41(b)は第1特図用振分テーブル64hのデータ構成を説明するための説明図である。図41(b)に示すように、第1特図用振分テーブル64hは主側ROM64において「9250H」~「9252H」のアドレス範囲に記憶されている。第1特図用振分テーブル64hの開始アドレスである「9250H」の第0~第4ビットには4R高確大当たり結果に対応する第1加算前振分値FVA1が設定されているとともに、第5~第7ビットには第1フラグデータFDA1が設定されている。「9250H」に続く「9251H」の第0~第4ビットには8R高確大当たり結果に対応する第2加算前振分値FVA2が設定されているとともに、第5~第7ビットには第2フラグデータFDA2が設定されている。「9251H」に続く「9252H」の第0~第4ビットには16R高確大当たり結果に対応する第3加算前振分値FVA3が設定されているとともに、第5~第7ビットには第3フラグデータFDA3が設定されている。 FIG. 41(b) is an explanatory diagram for explaining the data configuration of the first special figure distribution table 64h. As shown in FIG. 41(b), the first special figure distribution table 64h is stored in the address range of "9250H" to "9252H" in the main ROM64. The first pre-addition distribution value FVA1 corresponding to the 4R high probability jackpot result is set to the 0th to 4th bits of "9250H" which is the start address of the first special figure distribution table 64h, and the 1st The first flag data FDA1 is set in the 5th to 7th bits. The 0th to 4th bits of "9251H" following "9250H" are set to the second pre-addition distribution value FVA2 corresponding to the 8R high probability jackpot result, and the 5th to 7th bits are set to the second Flag data FDA2 is set. The 0th to 4th bits of "9252H" following "9251H" are set to the third pre-addition distribution value FVA3 corresponding to the 16R high probability jackpot result, and the 5th to 7th bits are set to the third Flag data FDA3 is set.
図41(b)に示すように、フラグデータFDAnは3ビットのデータであるとともに、加算前振分値FVAnは5ビットのデータである。対応するフラグデータFDAnと、加算前振分値FVAnとの組合せが1バイトのデータであるため、3つのフラグデータFDAnと加算前振分値FVAnとの組合せを3バイトの記憶エリアに記憶しておくことができる。第2振分値である「40」(「101000B」)は、2進数表記で6ビットの数値情報である。第2フラグデータFDA2と第2振分値との組合せを記憶するためには9ビット以上の記憶エリアが必要となる。このため、第1特図用振分テーブル64hに、3つのフラグデータFDAnと振分値との組合せが記憶されている構成とすると、主側ROM64における第1特図用振分テーブル64hのデータ容量が増大してしまう。これに対して、第1特図用振分テーブル64hにフラグデータFDAnと振分値を20減算した加算前振分値FVAnとの組合せが記憶されている構成であることにより、主側ROM64における第1特図用振分テーブル64hのデータ容量を低減することができる。
As shown in FIG. 41(b), the flag data FDAn is 3-bit data, and the pre-addition distribution value FVAn is 5-bit data. Since the combination of corresponding flag data FDAn and pre-addition apportionment value FVAn is 1-byte data, three combinations of flag data FDAn and pre-addition apportionment value FVAn are stored in a 3-byte storage area. can be kept The second distribution value "40" ("101000B") is 6-bit numerical information in binary notation. A storage area of 9 bits or more is required to store the combination of the second flag data FDA2 and the second distribution value. Therefore, if the combination of the three flag data FDAn and the distribution value is stored in the first special figure distribution table 64h, the data of the first special figure distribution table 64h in the
第2特図用振分処理では、主側ROM64における第2特図用振分テーブル64jが利用される。図14(b)に示すように、第2特図用振分テーブル64jでは、大当たり種別カウンタC2から取得した値が0~29のいずれかの場合に4R高確大当たり結果に振り分けられるとともに、大当たり種別カウンタC2から取得した値が30~79のいずれかの場合に8R高確大当たり結果に振り分けられる。また、大当たり種別カウンタC2から取得した値が80~99のいずれかの場合に16R高確大当たり結果に振り分けられる。
In the second special figure distribution process, the second special figure distribution table 64j in the
第2特図用振分テーブル64jには、4R高確大当たり結果に対応する第1加算前振分値FVB1として「10」が設定されており、8R高確大当たり結果に対応する第2加算前振分値FVB2として「30」が設定されており、16R高確大当たり結果に対応する第3加算前振分値FVB3として「0」が設定されている。これらの加算前振分値FVBn(nは1~3のいずれかの整数)は5ビットのデータである。第2特図用振分処理では、これらの加算前振分値FVBnに対して一律に「20」を加算することで、第1振分値である「30」、第2振分値である「50」及び第3振分値である「20」を算出する。そして、第1振分値→第2振分値→第3振分値の順番で、大当たり種別カウンタC2から取得した値からこれらの振分値を減算し、当該減算結果が「0」未満となった場合に対応するフラグデータFDBnを振分データエリア162に設定する。
In the second special figure distribution table 64j, "10" is set as the first pre-addition distribution value FVB1 corresponding to the 4R high probability big hit result, and the second pre-addition corresponding to the 8R high probability big hit result "30" is set as the distribution value FVB2, and "0" is set as the third pre-addition distribution value FVB3 corresponding to the 16R high-probability big hit result. These pre-addition distribution values FVBn (n is an integer of 1 to 3) are 5-bit data. In the second special figure distribution process, by uniformly adding "20" to these pre-addition distribution values FVBn, the first distribution value "30" and the second distribution value "50" and "20", which is the third distribution value, are calculated. Then, in the order of the first distribution value → second distribution value → third distribution value, these distribution values are subtracted from the value obtained from the jackpot type counter C2, and the subtraction result is less than "0" If so, the corresponding flag data FDBn is set in the
図14(b)に示すように、第2特図用振分テーブル64jには、4R高確大当たり結果に対応する第1フラグデータFDB1として3ビットの「001B」が設定されており、8R高確大当たり結果に対応する第2フラグデータFDB2として3ビットの「010B」が設定されており、16R高確大当たり結果に対応する第3フラグデータFDB3として3ビットの「100B」が設定されている。これらのフラグデータFDB1~FDB3は、振分データエリア162の下位3ビットに設定され、振分データエリア162の上位5ビットは「0」でマスクされる。
As shown in FIG. 14(b), in the second special figure distribution table 64j, 3-bit "001B" is set as the first flag data FDB1 corresponding to the 4R high probability jackpot result, and the 8R high 3-bit "010B" is set as the second flag data FDB2 corresponding to the high-probability jackpot result, and 3-bit "100B" is set as the third flag data FDB3 corresponding to the 16R high-probability jackpot result. These flag data FDB1 to FDB3 are set in the lower 3 bits of the
図41(c)は第2特図用振分テーブル64jのデータ構成を説明するための説明図である。図41(c)に示すように、第2特図用振分テーブル64jは主側ROM64において「9253H」~「9255H」のアドレス範囲に記憶されている。第2特図用振分テーブル64jの開始アドレスである「9253H」の第0~第4ビットには4R高確大当たり結果に対応する第1加算前振分値FVB1が設定されているとともに、第5~第7ビットには第1フラグデータFDB1が設定されている。「9253H」に続く「9254H」の第0~第4ビットには8R高確大当たり結果に対応する第2加算前振分値FVB2が設定されているとともに、第5~第7ビットには第2フラグデータFDB2が設定されている。「9254H」に続く「9255H」の第0~第4ビットには16R高確大当たり結果に対応する第3加算前振分値FVB3が設定されているとともに、第5~第7ビットには第3フラグデータFDB3が設定されている。 FIG. 41(c) is an explanatory diagram for explaining the data configuration of the second special figure distribution table 64j. As shown in FIG. 41(c), the second special figure distribution table 64j is stored in the address range of "9253H" to "9255H" in the main ROM64. The first pre-addition distribution value FVB1 corresponding to the 4R high probability jackpot result is set to the 0th to 4th bits of "9253H" which is the start address of the second special figure distribution table 64j, and the The first flag data FDB1 is set in the 5th to 7th bits. The 0th to 4th bits of "9254H" following "9253H" are set to the second pre-addition distribution value FVB2 corresponding to the 8R high probability jackpot result, and the 5th to 7th bits are set to the second Flag data FDB2 is set. The 0th to 4th bits of "9255H" following "9254H" are set to the third pre-addition distribution value FVB3 corresponding to the 16R high probability jackpot result, and the 5th to 7th bits are set to the third Flag data FDB3 is set.
次に、主側CPU63にて実行される第1結果対応処理について図42のフローチャートを参照しながら説明する。第1結果対応処理は特図変動開始処理(図35)のステップS1009にて実行される。なお、第1結果対応処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the first result handling process executed by the
第1結果対応処理では、まず特図用の実行エリア117に格納された保留情報のうち振分判定用の情報、すなわち大当たり種別カウンタC2から取得した数値情報(大当たり種別乱数)をAレジスタ104bにセットする(ステップS1201)。その後、特定制御用のワークエリア121における第2特図フラグに「1」がセットされているか否かを判定する(ステップS1202)。既に説明したとおり、第2特図フラグには、特図変動開始処理(図35)において第2特図用データ設定処理(ステップS1004)が実行された場合に「1」がセットされる。第2特図フラグに「1」がセットされている場合には、今回の変動表示の開始が第2特図表示部37bであることを意味する。
In the first result correspondence process, information for allocation determination among the pending information stored in the
第2特図フラグに「1」がセットされていない場合(ステップS1202:NO)には、「LD HL,1280H」という命令を実行する(ステップS1203)。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「1280H」は2バイトの数値情報である。後述する振分用データ取得処理(ステップS1205)では、第2特図フラグに「1」がセットされていない場合、第1特図用振分テーブル64h(図41(b))に設定されている3個の加算前振分値FVA1~FVA3のうち1つの加算前振分値FVAn(nは1~3のいずれか)をWレジスタ104aに取得するために「LDB W,(HL+).4」というLDB更新命令が実行されるとともに、当該Wレジスタ104aに取得された加算前振分値FVAnに対応するフラグデータFDAnをBレジスタ105aに取得するために「LDB B,(HL+).2」というLDB更新命令が実行される。本第1結果対応処理(図42)では、ステップS1208にて肯定判定が行われるまで、ステップS1205~ステップS1208の処理が繰り返し実行される。ステップS1205における振分用データ取得処理にてWレジスタ104a及びBレジスタ105aに取得される加算前振分値FVAn及びフラグデータFDAnの組合せは、FVA1及びFDA1の組合せ→FVA2及びFDA2の組合せ→FVA3及びFDA3の組合せという順番で更新される。「1280H」という数値は、今回の処理回(遊技回)において振分用データ取得処理(ステップS1205)が1回目に実行される場合に、Wレジスタ104a及びBレジスタ105aに加算前振分値FVA1及びフラグデータFDA1の組合せを取得するための数値である。ステップS1203にて「LD HL,1280H」という命令が実行されることにより、HLレジスタ107に「1280H」がロードされる。既に説明したとおり、第1特図用振分テーブル64hの開始アドレスは「9250H」である。「1280H」は、「{(第1特図用振分テーブル64hの開始アドレス)-9000H}×8」で算出されるデータである。HLレジスタ107にセットされた取得データ指定データは、振分用データ取得処理(ステップS1205)においてLDB更新命令が実行される場合に使用される。
When "1" is not set to the second special figure flag (step S1202: NO), the command "LD HL, 1280H" is executed (step S1203). "LD" is the LD instruction, "HL" is the content specifying the HL register 107 as the transfer destination, and "1280H" is 2-byte numerical information. In the distribution data acquisition process (step S1205) described later, if the second special figure flag is not set to "1", it is set in the first special figure distribution table 64h (FIG. 41(b)). In order to acquire one pre-addition apportionment value FVAn (n is any one of 1 to 3) out of the three pre-addition apportionment values FVA1 to FVA3 in the
一方、第2特図フラグに「1」がセットされている場合(ステップS1202:YES)には、「LD HL,1298H」という命令を実行する(ステップS1204)。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「1298H」は2バイトの数値情報である。後述する振分用データ取得処理(ステップS1205)では、第2特図フラグに「1」がセットされている場合、第2特図用振分テーブル64j(図41(c))に設定されている3個の加算前振分値FVB1~FVB3のうち1つの加算前振分値FVBn(nは1~3のいずれか)をWレジスタ104aに取得するために「LDB W,(HL+).4」というLDB更新命令が実行されるとともに、当該Wレジスタ104aに取得された加算前振分値FVBnに対応するフラグデータFDBnをBレジスタ105aに取得するために「LDB B,(HL+).2」というLDB更新命令が実行される。上述したとおり、本第1結果対応処理(図42)では、ステップS1208にて肯定判定が行われるまで、ステップS1205~ステップS1208の処理が繰り返し実行される。ステップS1205における振分用データ取得処理にてWレジスタ104a及びBレジスタ105aに取得される加算前振分値FVBn及びフラグデータFDBnの組合せは、FVB1及びFDB1の組合せ→FVB2及びFDB2の組合せ→FVB3及びFDB3の組合せという順番で更新される。「1298H」という数値は、今回の処理回(遊技回)において振分用データ取得処理(ステップS1205)が1回目に実行される場合に、Wレジスタ104a及びBレジスタ105aに加算前振分値FVB1及びフラグデータFDB1の組合せを取得するための数値である。ステップS1204にて「LD HL,1298H」という命令が実行されることにより、HLレジスタ107に「1298H」がロードされる。既に説明したとおり、第2特図用振分テーブル64jの開始アドレスは「9253H」である。「1298H」は、「{(第2特図用振分テーブル64jの開始アドレス)-9000H}×8」で算出されるデータである。HLレジスタ107にセットされた取得データ指定データは、振分用データ取得処理(ステップS1205)においてLDB更新命令が実行される場合に使用される。
On the other hand, when "1" is set to the second special figure flag (step S1202: YES), the command "LD HL, 1298H" is executed (step S1204). "LD" is the LD instruction, "HL" is the content specifying the HL register 107 as the transfer destination, and "1298H" is 2-byte numerical information. In the distribution data acquisition process (step S1205) described later, when the second special figure flag is set to "1", it is set in the second special figure distribution table 64j (FIG. 41(c)). In order to acquire one pre-addition distribution value FVBn (n is any one of 1 to 3) out of the three pre-addition distribution values FVB1 to FVB3 in the
ステップS1203の処理を行った場合、又はステップS1204の処理を行った場合には、振分用データ取得処理を実行する(ステップS1205)。上述したとおり、振分用データ取得処理では、第2特図フラグに「1」がセットされていない場合、第1特図用振分テーブル64h(図41(b))に設定されている3個の加算前振分値FVA1~FVA3のうち1つの加算前振分値FVAnがWレジスタ104aに設定されるとともに、当該Wレジスタ104aに設定された加算前振分値FVAnに対応するフラグデータFDAnがBレジスタ105aに設定される。また、上述したとおり、振分用データ取得処理(ステップS1205)では、第2特図フラグに「1」がセットされている場合、第2特図用振分テーブル64j(図41(c))に設定されている3個の加算前振分値FVB1~FVB3のうち1つの加算前振分値FVBnがWレジスタ104aに設定されるとともに、当該Wレジスタ104aに設定された加算前振分値FVBnに対応するフラグデータFDBnがBレジスタ105aに設定される。なお、振分用データ取得処理の詳細については後述する。
When the process of step S1203 is performed, or when the process of step S1204 is performed, a sorting data acquisition process is executed (step S1205). As described above, in the distribution data acquisition process, if the second special figure flag is not set to "1", the first special figure distribution table 64h (FIG. 41(b)) is set to 3 One of the pre-addition apportionment values FVA1 to FVA3 is set in the
その後、Wレジスタ104aに加算前振分値FVAn又は加算前振分値FVBnが格納されている状態において、当該Wレジスタ104aの値に「20」を加算する(ステップS1206)。これにより、加算前のWレジスタ104aにいずれかの第1加算前振分値FVA1,FVB1が格納されていた場合には当該Wレジスタ104aの値が対応する第1振分値に更新される。また、加算前のWレジスタ104aにいずれかの第2加算前振分値FVA2,FVB2が格納されていた場合には当該Wレジスタ104aの値が対応する第2振分値に更新されるとともに、加算前のWレジスタ104aにいずれかの第3加算前振分値FVA3,FVB3が格納されていた場合には当該Wレジスタ104aの値が対応する第3振分値に更新される。
After that, while the pre-addition apportionment value FVAn or the pre-addition apportionment value FVBn is stored in the
その後、Aレジスタ104bの値からWレジスタ104aの値を減算する(ステップS1207)。既に説明したとおり、ステップS1201にてAレジスタ104bには大当たり種別カウンタC2から取得した数値情報(大当たり種別乱数)が設定されるとともに、ステップS1206にてWレジスタ104aにはいずれかの振分値が設定されている状態となる。このため、今回の処理回(遊技回)においてステップS1207の処理が1回目に実行される場合、当該ステップS1207では大当たり種別カウンタC2から取得した数値情報から振分値を減算する処理が実行される。また、今回の処理回(遊技回)においてステップS1207の処理が(m+1)回目(mは1又は2)に実行される場合、当該ステップS1207では大当たり種別カウンタC2から取得した数値情報からm個の振分値が減算された後の数値情報から(m+1)個目の振分値を減算する処理が実行される。
After that, the value of the
その後、Aレジスタ104bの値が「0」未満であるか否かを判定する(ステップS1208)。ステップS1207の演算結果が「0」以上となった場合にはキャリーフラグの値が「0」となるとともに、当該演算結果が「0」未満となった場合にはキャリーフラグに「1」がセットされる。ステップS1208では、キャリーフラグに「1」がセットされている場合に肯定判定を行う。Aレジスタ104bの値が「0」未満ではない場合(ステップS1208:NO)にはステップS1205に戻る。そして、ステップS1208にて肯定判定が行われるまでステップS1205~ステップS1208の処理を繰り返し実行する。これにより、ステップS1201にて大当たり種別カウンタC2からAレジスタ104bに取得された数値情報から第1振分値→第2振分値→第3振分値という順番で、振分値が減算され、演算結果が「0」未満となった振分値に対応するフラグデータFDAn,FDBnを当選したフラグデータとして特定することができる。ステップS1208では、4R高確大当たり結果→8R高確大当たり結果→16R高確大当たり結果という順番で、各大当たり結果が振分判定の対象となり、大当たり種別カウンタC2から取得した大当たり種別乱数に対応する振分判定の結果が特定される。
After that, it is determined whether or not the value of the
ステップS1208にて肯定判定を行った場合には、Bレジスタ105aに格納されているフラグデータFDAn,FDBnを特定制御用のワークエリア121における振分データエリア162に設定する(ステップS1209)。ステップS1209では、4R高確大当たり結果に対応する第1フラグデータFDA1,FDB1が振分データエリア162に設定された場合に4R高確フラグ162aに「1」がセットされるとともに、8R高確大当たり結果に対応する第2フラグデータFDA2,FDB2が振分データエリア162に設定された場合に8R高確フラグ162bに「1」がセットされる。また、16R高確大当たり結果に対応する第3フラグデータFDA3,FDB3が振分データエリア162に設定された場合に16R高確フラグ162cに「1」がセットされる。これにより、主側CPU63にて振分判定の結果を把握可能とすることができる。
If an affirmative determination is made in step S1208, the flag data FDAn and FDBn stored in the
次に、第1結果対応処理(図42)のステップS1205にて実行される振分用データ取得処理について説明する。以下では、第1特図用振分テーブル64hを利用して振分用データ取得処理を実行する場合を例に挙げて、振分用データ取得処理が実行される場合について説明する。 Next, the sorting data acquisition process executed in step S1205 of the first result handling process (FIG. 42) will be described. Below, the case where the data acquisition process for distribution is performed is mentioned as an example using the distribution table 64h for 1st special figures, and the case where the data acquisition process for distribution is performed is demonstrated.
図43(a)は振分用データ取得処理のプログラム内容を説明するための説明図である。また、図43(b)はWレジスタ104aに第1加算前振分値FVA1が設定される様子を説明するための説明図であり、図43(c)はBレジスタ105aに第1フラグデータFDA1が設定される様子を説明するための説明図である。
FIG. 43(a) is an explanatory diagram for explaining the program content of the distribution data acquisition process. FIG. 43(b) is an explanatory diagram for explaining how the first pre-addition apportionment value FVA1 is set in the
図43(a)に示すように、本プログラムには、行番号として「1901」~「1903」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 As shown in FIG. 43(a), "1901" to "1903" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
図43(a)に示すように、「1901」の行番号には「LDB W,(HL+).4」という命令が設定されている。「LDB」はLDB更新実行回路161によるLDB更新命令であり、「W」は「転送先」としてWレジスタ104aを指定する内容であり、「(HL+)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定するとともにデータのロード後にHLレジスタ107に格納されている取得データ指定データを更新することを指示する内容であり、「4」は取得ビット数指定データとして「4」を設定する内容である。
As shown in FIG. 43(a), the command "LDB W, (HL+).4" is set at the line number "1901". "LDB" is an LDB update command by the LDB
図44(a)~図44(e)は第1特図用振分テーブル64hの開始アドレス、LDB更新命令(「LDB W,(HL+).4」)における取得データ指定データ、取得開始アドレス、取得開始ビット目、及び更新後の取得データ指定データを説明するための説明図である。既に説明したとおり、第1結果対応処理(図42)のステップS1203にてHLレジスタ107に「1280H」という数値情報が設定される。当該「1280H」は、図44(b)に示すように、「LDB W,(HL+).4」というLDB命令が1回目に実行される場合における取得データ指定データである。既に説明したとおり、第1特図用振分テーブル64hの開始アドレスは「9250H」である(図44(a)参照)。「1280H」は、「{(第1特図用振分テーブル64hの開始アドレス)-9000H}×8」の式で算出される数値情報である。図44(b)に示すように、取得データ指定データ(「1280H」)における第3~第14ビットには、第1特図用振分テーブル64hの開始アドレスである「9250H」(図44(a))における第0~第11ビットのデータが設定されている。
44(a) to 44(e) are the start address of the first special figure distribution table 64h, acquisition data designation data in the LDB update command ("LDB W, (HL+).4"), acquisition start address, FIG. 10 is an explanatory diagram for explaining an acquisition start bit and acquisition data designation data after update; As already described, numerical information "1280H" is set in the
既に説明したとおり、取得開始アドレスは、取得データ指定データを「8」(「1000B」)で除算する演算の商データに対してTPレジスタ111に格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算により算出される。HLレジスタ107に格納されている「1280H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始アドレスは、「1280H」を「8」で除算する演算の商データに対して「9000H」を加算する演算により算出される「9250H」となる。図44(c)に示すように、当該取得開始アドレスにおける第0~第11ビットのデータは、取得データ指定データの第3~第14ビットのデータ(第1特図用振分テーブル64hの開始アドレスにおける第0~第11ビットのデータ)であるとともに、当該取得開始アドレスにおける第12~第15ビットのデータは、データテーブルの基準アドレスにおける第12~第15ビットのデータである。「9250H」という取得開始アドレスは、第1特図用振分テーブル64hの開始アドレスである。 As already explained, the acquisition start address is the reference address ("9000H") of the data table stored in the TP register 111 for the quotient data of the operation of dividing the acquisition data designation data by "8" ("1000B"). ) is added. When an LDB update instruction is executed with "1280H" stored in the HL register 107 as acquisition data designation data, the acquisition start address is "9000H" for the quotient data of the operation of dividing "1280H" by "8". " is calculated by adding "9250H". As shown in FIG. 44(c), the 0th to 11th bit data at the acquisition start address is the 3rd to 14th bit data of the acquisition data designation data (the start of the first special figure distribution table 64h 0th to 11th bit data in the address), and the 12th to 15th bit data in the acquisition start address are the 12th to 15th bit data in the reference address of the data table. The acquisition start address "9250H" is the start address of the first special figure distribution table 64h.
既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイトと「00000111H」との論理積の演算により算出される。HLレジスタ107に格納されている「1280H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始ビット目は、当該取得データ指定データの下位1バイト(「10000000B」)と「00000111H」との論理積である「00000000B」(「0」)となる。図44(d)に示すように、取得開始ビット目における下位3ビット(第0~第2ビット)のデータは取得データ指定データにおける下位3ビット(第0~第2ビット)のデータであるとともに、取得開始ビット目における上位5ビット(第3~第7ビット)のデータは「0」である。 As already explained, the acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00000111H". When an LDB update instruction is executed with "1280H" stored in the HL register 107 as acquisition data designation data, the acquisition start bit is the lower 1 byte ("10000000B") and "00000111H" of the acquisition data designation data. and "00000000B" ("0"). As shown in FIG. 44(d), the data of the lower 3 bits (0th to 2nd bits) in the acquisition start bit is the data of the lower 3 bits (0th to 2nd bits) in the acquisition data designation data. , the data of the upper 5 bits (3rd to 7th bits) at the acquisition start bit is "0".
「LDB W,(HL+).4」というLDB更新命令には、取得ビット指定データとして「4」という数値が設定されているため、取得ビット数は当該「4」に「1」を加算して得られる「5」となる。HLレジスタ107に「1280H」が格納されている状態で「LDB W,(HL+).4」というLDB更新命令が実行されると、図43(b)に示すように、第1特図用振分テーブル64hにおいて、取得開始アドレスである「9250H」に対応するエリアの取得開始ビット目(第0ビット目)以降に設定されている取得ビット数分(5ビット分)のデータ(加算前振分値FVA1)が転送先であるWレジスタ104aの第0~第4ビット(下位5ビット)にロードされるとともに、当該Wレジスタ104aの第5~第7ビット(上位3ビット)が「0」でマスクされる。これにより、Wレジスタ104aに判定値HV1をセットすることができる。
In the LDB update instruction "LDB W, (HL+).4", a numerical value "4" is set as acquisition bit specification data, so the number of acquisition bits is obtained by adding "1" to "4". "5" is obtained. When the LDB update instruction "LDB W, (HL+).4" is executed while "1280H" is stored in the
上述したとおり、「LDB W,(HL+).4」というLDB更新命令における取得ビット数は「5」である。このため、当該LDB更新命令では、Wレジスタ104aの第0~第4ビットに5ビットのデータがロードされた後、HLレジスタ107の値(「1280H」)に取得ビット数(「5」)が加算されて、図44(e)に示すように、当該HLレジスタ107の値が「1285H」に更新される。
As described above, the number of acquired bits in the LDB update instruction "LDB W, (HL+).4" is "5". Therefore, in the LDB update instruction, after 5-bit data is loaded into the 0th to 4th bits of the
「1285H」は、当該「1285H」を取得データ指定データとして次のLDB更新命令を実行する場合に、取得開始アドレスを「9250H」とするとともに取得ビット目を第5ビット目とする数値情報である。このように、LDB更新命令が実行されてHLレジスタ107に格納されている取得データ指定データが更新されると、当該LDB更新命令における取得ビット数分だけ、当該LDB更新命令の次に実行されるLDB更新命令におけるデータの取得開始位置がずれる。
"1285H" is numerical information in which the acquisition start address is "9250H" and the acquired bit is the fifth bit when the next LDB update instruction is executed with the acquired data specifying data "1285H". . In this way, when the LDB update instruction is executed and the acquisition data designation data stored in the
このように、LDB更新命令を利用して第1特図用振分テーブル64hから取得した加算前振分値FVA1をWレジスタ104aに設定して取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、第1特図用振分テーブル64hから取得した加算前振分値FVA1をWレジスタ104aの第0~第4ビット(下位5ビット)にロードする処理と、当該Wレジスタ104aの第5~第7ビット(上位3ビット)を「0」でマスクする処理と、HLレジスタ107の値に今回の取得ビット数を加算して取得データ指定データを更新する処理と、を一命令で実行することができる。これらの処理はLDB更新実行回路161にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In this way, by setting the pre-addition distribution value FVA1 obtained from the first special figure distribution table 64h using the LDB update command to the
「1902」の行番号には「LDB B,(HL+).2」という命令が設定されている。「LDB」はLDB更新実行回路161によるLDB更新命令であり、「B」は「転送先」としてBレジスタ105aを指定する内容であり、「(HL+)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定するとともにデータ転送後にHLレジスタ107に格納されている取得データ指定データを更新することを指示する内容であり、「2」は取得ビット数指定データとして「2」を設定する内容である。
The command "LDB B, (HL+).2" is set at the line number "1902". "LDB" is an LDB update command by the LDB
図45(a)~図45(c)はLDB命令(「LDB B,(HL+).2」)における取得データ指定データ、取得開始アドレス、取得開始ビット目、及び更新後の取得データ指定データを説明するための説明図である。既に説明したとおり、取得開始アドレスは、取得データ指定データを「8」(「1000B」)で除算する演算の商データに対してTPレジスタ111に格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算により算出される。HLレジスタ107に格納されている「1285H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始アドレスは、「1285H」を「8」で除算する演算の商データに対して「9000H」を加算する演算により算出される「9250H」となる。図45(a)に示すように、当該取得開始アドレスにおける第0~第11ビットのデータは、取得データ指定データの第3~第14ビットのデータであるとともに、当該取得開始アドレスにおける第12~第15ビットのデータは、データテーブルの基準アドレスにおける第12~第15ビットのデータである。上述したとおり、「9250H」という取得開始アドレスは、第1特図用振分テーブル64hの開始アドレスである。 45(a) to 45(c) show the acquisition data designation data, the acquisition start address, the acquisition start bit, and the updated acquisition data designation data in the LDB instruction (“LDB B, (HL+).2”). It is an explanatory view for explaining. As already explained, the acquisition start address is the reference address ("9000H") of the data table stored in the TP register 111 for the quotient data of the operation of dividing the acquisition data designation data by "8" ("1000B"). ) is added. When the LDB update instruction is executed with "1285H" stored in the HL register 107 as the acquisition data designation data, the acquisition start address is "9000H" for the quotient data of the operation of dividing "1285H" by "8". " is calculated by adding "9250H". As shown in FIG. 45(a), the 0th to 11th bit data at the acquisition start address are the 3rd to 14th bit data of the acquisition data designation data, and the 12th to 12th bit data at the acquisition start address. The 15th bit data is the 12th to 15th bit data in the reference address of the data table. As described above, the acquisition start address "9250H" is the start address of the first special figure distribution table 64h.
既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイトと「00000111H」との論理積の演算により算出される。HLレジスタ107に格納されている「1285H」を取得データ指定データとしてLDB更新命令が実行される場合、取得開始ビット目は、当該取得データ指定データの下位1バイト(「10000101B」)と「00000111H」との論理積である「00000101B」(「5」)となる。図45(b)に示すように、取得開始ビット目における下位3ビット(第0~第2ビット)のデータは取得データ指定データにおける下位3ビット(第0~第2ビット)のデータであるとともに、取得開始ビット目における上位5ビット(第3~第7ビット)のデータは「0」である。 As already explained, the acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00000111H". When an LDB update instruction is executed with "1285H" stored in the HL register 107 as acquisition data designation data, the acquisition start bit is the lower 1 byte ("10000101B") and "00000111H" of the acquisition data designation data. and "00000101B" ("5"). As shown in FIG. 45(b), the data of the lower 3 bits (0th to 2nd bits) in the acquisition start bit is the data of the lower 3 bits (0th to 2nd bits) in the acquisition data designation data. , the data of the upper 5 bits (3rd to 7th bits) at the acquisition start bit is "0".
「LDB B,(HL+).2」というLDB更新命令には、取得ビット指定データとして「2」という数値が設定されているため、取得ビット数は当該「2」に「1」を加算して得られる「3」となる。HLレジスタ107に「1285H」が格納されている状態で「LDB B,(HL+).2」というLDB更新命令が実行されると、図43(c)に示すように、第1特図用振分テーブル64hにおいて、取得開始アドレスである「9250H」に対応するエリアの取得開始ビット目(第5ビット目)以降に設定されている取得ビット数分(3ビット分)のデータ(フラグデータFDA1)が転送先であるDレジスタ106aの第0~第2ビット(下位3ビット)にロードされるとともに、当該Dレジスタ106aの第3~第7ビット(上位5ビット)が「0」でマスクされる。これにより、WAレジスタ104に格納されている加算前振分値FVA1に対応するフラグデータFDA1をDレジスタ106aにセットすることができる。
In the LDB update instruction "LDB B, (HL+).2", a numerical value "2" is set as the acquisition bit designation data, so the number of acquisition bits is obtained by adding "1" to "2". "3" is obtained. When the LDB update instruction "LDB B, (HL+).2" is executed while "1285H" is stored in the
上述したとおり、「LDB B,(HL+).2」というLDB更新命令における取得ビット数は「3」である。このため、当該LDB更新命令では、Bレジスタ105aの第0~第2ビットに3ビットのデータがロードされた後、HLレジスタ107の値(「1285H」)に取得ビット数(「3」)が加算されて、図45(c)に示すように、当該HLレジスタ107の値が「1288H」に更新される。
As described above, the number of acquired bits in the LDB update instruction "LDB B, (HL+).2" is "3". Therefore, in the LDB update instruction, after 3-bit data is loaded into the 0th to 2nd bits of the
「1288H」は、当該「1288H」を取得データ指定データとして次のLDB更新命令を実行する場合に、取得開始アドレスを「9251H」とするとともに取得ビット目を第0ビット目とする数値情報である。このように、LDB更新命令が実行されてHLレジスタ107に格納されている取得データ指定データが更新されると、当該LDB更新命令における取得ビット数分だけ、当該LDB更新命令の次に実行されるLDB更新命令におけるデータの取得開始位置がずれる。
"1288H" is numerical information that sets the acquisition start address to "9251H" and sets the acquired bit to the 0th bit when the next LDB update instruction is executed using the acquired data designation data as "1288H". . In this way, when the LDB update instruction is executed and the acquisition data designation data stored in the
「LDB W,(HL+).4」というLDB更新命令及び「LDB B,(HL+).2」というLDB更新命令が実行されることにより、Wレジスタ104a及びDレジスタ106aに加算前振分値FVA1及びフラグデータFDA1が設定される。また、HLレジスタ107の値が「8」(「5」と「3」の合計)増加することにより、「LDB W,(HL+).4」というLDB更新命令及び「LDB B,(HL+).2」というLDB更新命令における取得開始アドレスが「1」増加する。
By executing the LDB update instruction "LDB W, (HL+).4" and the LDB update instruction "LDB B, (HL+).2", the pre-addition distribution value FVA1 is stored in the
このように、LDB更新命令を利用して第1特図用振分テーブル64hから取得したフラグデータFDA1をBレジスタ105aに設定して取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0ビット~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、第1特図用振分テーブル64hから取得したフラグデータFDA1をBレジスタ105aの第0~第2ビット(下位3ビット)にロードする処理と、当該Bレジスタ105aの第3~第7ビット(上位5ビット)を「0」でマスクする処理と、HLレジスタ107の値に取得ビット数を加算して取得データ指定データを更新する処理と、を一命令で実行することができる。これらの処理はLDB更新実行回路161にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In this way, by setting the flag data FDA1 acquired from the first special figure distribution table 64h using the LDB update command to the
「1903」の行番号には「RET」という命令が設定されている。既に説明したとおり、振分用データ取得処理は第1結果対応処理(図42)のステップS1205にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、第1結果対応処理のステップS1206に進むことになる。 The command "RET" is set at the line number "1903". As already described, the sorting data acquisition process is a subroutine executed in step S1205 of the first result handling process (FIG. 42). Therefore, by executing the instruction "RET", the process proceeds to step S1206 of the first result handling process.
既に説明したとおり、第1結果対応処理(図42)において、ステップS1205~ステップS1208の処理は、ステップS1208にて肯定判定が行われるまで繰り返し実行される。図46は「LDB W,(HL+).4」というLDB更新命令及び「LDB B,(HL+).2」というLDB更新命令の実行回数と、これらのLDB更新命令によりWレジスタ104a及びBレジスタ105aに取得されるデータとを説明するための説明図である。図46に示すように、2回目の行番号「1901」では、「1288H」を取得データ指定データとして「LDB W,(HL+).4」が実行され、Wレジスタ104aに加算前振分値FVA2が設定される。そして、HLレジスタ107の値が「128DH」に更新される。また、2回目の行番号「1902」では、「128DH」を取得データ指定データとして「LDB B,(HL+).2」が実行され、加算前振分値FVA2に対応するフラグデータFD2がBレジスタ105aに設定される。そして、HLレジスタ107の値が「1290H」に更新される。
As already described, in the first result handling process (FIG. 42), the processes of steps S1205 to S1208 are repeatedly executed until an affirmative determination is made in step S1208. FIG. 46 shows the number of executions of the LDB update instruction "LDB W, (HL+).4" and the LDB update instruction "LDB B, (HL+).2", and the
このように、第1特図用振分テーブル64hを利用して振分用データ取得処理を繰り返し実行する構成とすることにより、第1特図用振分テーブル64hに設定されている加算前振分値FVAn及びフラグデータFDAnの組合せを1組ずつ順番にWレジスタ104a及びBレジスタ105aにロードすることができる。また、第2特図用振分テーブル64jを利用して振分用データ取得処理(図43(a))を繰り返し実行する構成とすることにより、第1特図用振分テーブル64hを利用して振分用データ取得処理(図43(a))を繰り返し実行する場合と同様に、第2特図用振分テーブル64jに設定されている加算前振分値FVBn及びフラグデータFDBnの組合せを1組ずつ順番にWレジスタ104a及びBレジスタ105aにロードすることができる。
In this way, by using the first special figure distribution table 64h to repeatedly execute the distribution data acquisition process, the addition pre-shake set in the first special figure distribution table 64h Combinations of minute value FVAn and flag data FDAn can be sequentially loaded into
次に、第1結果対応処理(図42)のステップS1210~ステップS1216の処理についての説明に先立ち、変動種別番号の設定態様について説明する。既に説明したとおり、変動種別番号は、後述する変動パターンテーブルから当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び特図保留エリア115,116の保留数に対応する停止結果データ及び表示継続時間データを取得するためのデータである。
Next, before describing the processing of steps S1210 to S1216 of the first result handling processing (FIG. 42), the manner of setting the variation type number will be described. As already explained, the variation type number is the result of the success or failure determination from the variation pattern table described later, the result of the distribution determination, the result of the reach generation lottery and the number of reservations in the special
図47は変動種別番号と当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び第1特図保留エリア115の保留数との対応関係を説明するための説明図である。まず第1特図保留エリア115の保留情報を契機として変動表示が開始される場合について説明する。図47に示すように、4R高確大当たり結果の発生に対応して特定制御用のワークエリア121における種別番号カウンタに「0」が設定され、8R高確大当たり結果の発生に対応して種別番号カウンタに「1」が設定され、16R高確大当たり結果の発生に対応して種別番号カウンタに「2」が設定され、小当たり結果の発生に対応して種別番号カウンタに「3」が設定される。また、当否判定において外れ結果が発生するとともに後述するリーチ発生抽選においてリーチ演出に当選しなかった場合、第1特図保留エリア115の保留数が「0」であれば種別番号カウンタに「4」が設定され、当該保留数が「1」であれば種別番号カウンタに「5」が設定され、当該保留数が「2」であれば種別番号カウンタに「6」が設定され、当該保留数が「3」であれば種別番号カウンタに「7」が設定される。さらにまた、当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選した場合、第1特図保留エリア115の保留数が「0」であれば種別番号カウンタに「8」が設定され、当該保留数が「1」であれば種別番号カウンタに「9」が設定され、当該保留数が「2」であれば種別番号カウンタに「10」が設定され、当該保留数が「3」であれば種別番号カウンタに「11」が設定される。
FIG. 47 is an explanatory diagram for explaining the correspondence relationship between the variation type number and the result of the determination, the result of the distribution determination, the result of the reach occurrence lottery, and the number of reservations in the first special
次に、第2特図保留エリア116の保留情報を契機として変動表示が開始される場合について説明する。図47に示すように、4R高確大当たり結果の発生に対応して特定制御用のワークエリア121における種別番号カウンタに「12」が設定され、8R高確大当たり結果の発生に対応して種別番号カウンタに「13」が設定され、16R高確大当たり結果の発生に対応して種別番号カウンタに「14」が設定され、小当たり結果の発生に対応して種別番号カウンタに「15」が設定される。また、当否判定において外れ結果が発生するとともに後述するリーチ発生抽選においてリーチ演出に当選しなかった場合、第1特図保留エリア115の保留数が「0」であれば種別番号カウンタに「16」が設定され、当該保留数が「1」であれば種別番号カウンタに「17」が設定され、当該保留数が「2」であれば種別番号カウンタに「18」が設定され、当該保留数が「3」であれば種別番号カウンタに「19」が設定される。さらにまた、当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選した場合、第1特図保留エリア115の保留数が「0」であれば種別番号カウンタに「20」が設定され、当該保留数が「1」であれば種別番号カウンタに「21」が設定され、当該保留数が「2」であれば種別番号カウンタに「22」が設定され、当該保留数が「3」であれば種別番号カウンタに「23」が設定される。
Next, the case where the variable display is started triggered by the pending information of the second special
第1結果対応処理(図42)の説明に戻り、ステップS1209の処理を行った後は、特定制御用のワークエリア121における第2特図フラグに「1」がセットされているか否かを判定し(ステップS1210)、第2特図フラグに「1」がセットされていない場合(ステップS1210:NO)には、変動種別番号カウンタに「0」をセットする(ステップS1211)。このように、第1特図保留エリア115の保留情報を契機として実行された当否判定において大当たり結果が発生した場合には、まず変動種別番号カウンタに「0」が設定される。
Returning to the description of the first result correspondence processing (FIG. 42), after performing the processing of step S1209, it is determined whether or not "1" is set to the second special figure flag in the
一方、第2特図フラグに「1」がセットされている場合(ステップS1210:YES)には、変動種別番号カウンタに「12」をセットする(ステップS1212)。このように、第2特図保留エリア116の保留情報を契機として実行された当否判定において大当たり結果が発生した場合には、まず変動種別番号カウンタに「12」が設定される。
On the other hand, when "1" is set to the second special figure flag (step S1210: YES), "12" is set to the variation type number counter (step S1212). In this way, when a big hit result occurs in the success/failure determination executed with the holding information of the second special
ステップS1211の処理を行った場合、又はステップS1212の処理を行った場合には、8R高確フラグ162bに「1」がセットされているか否かを判定し(ステップS1213)、8R高確フラグ162bに「1」がセットされている場合(ステップS1213:YES)には、変動種別番号カウンタの値を1加算する(ステップS1214)。これにより、第2特図フラグに「1」がセットされていない場合には変動種別番号カウンタに8R高確大当たり結果に対応する「1」が設定されている状態とすることができるとともに、第2特図フラグに「1」がセットされている場合には変動種別番号カウンタに8R高確大当たり結果に対応する「13」が設定されている状態とすることができる。 When the process of step S1211 is performed, or when the process of step S1212 is performed, it is determined whether or not "1" is set in the 8R high probability flag 162b (step S1213), and the 8R high probability flag 162b is determined. is set to "1" (step S1213: YES), the value of the variation type number counter is incremented by 1 (step S1214). As a result, when "1" is not set to the second special figure flag, it is possible to set the fluctuation type number counter to "1" corresponding to the 8R high probability jackpot result, and the second When "1" is set to the 2 special figure flag, it is possible to set "13" corresponding to the 8R high probability big hit result to the variation type number counter.
ステップS1213にて否定判定を行った場合には、16R高確フラグ162cに「1」がセットされているか否かを判定し(ステップS1215)、16R高確フラグ162cに「1」がセットされている場合(ステップS1215:YES)には、変動種別番号カウンタの値を2加算して(ステップS1216)、本第1結果対応処理を終了する。変動種別番号カウンタの値を2加算することにより、第2特図フラグに「1」がセットされていない場合には変動種別番号カウンタに16R高確大当たり結果に対応する「2」が設定されている状態とすることができるとともに、第2特図フラグに「1」がセットされている場合には変動種別番号カウンタに16R高確大当たり結果に対応する「14」が設定されている状態とすることができる。 If a negative determination is made in step S1213, it is determined whether or not "1" is set in the 16R high accuracy flag 162c (step S1215), and "1" is set in the 16R high accuracy flag 162c. If so (step S1215: YES), the value of the variation type number counter is incremented by 2 (step S1216), and the first result handling process ends. By adding 2 to the value of the variation type number counter, if "1" is not set to the second special flag, "2" corresponding to the 16R high probability big hit result is set to the variation type number counter. In addition, when the second special flag is set to "1", the fluctuation type number counter is set to "14" corresponding to the 16R high probability jackpot result. be able to.
8R高確フラグ162b及び16R高確フラグ162cのいずれにも「1」がセットされていない場合(ステップS1213:NO、ステップS1215:NO)には、そのまま本第1結果対応処理を終了する。これにより、第2特図フラグに「1」がセットされていない場合には変動種別番号カウンタに4R高確大当たり結果に対応する「0」が設定されている状態を維持することができるとともに、第2特図フラグに「1」がセットされている場合には変動種別番号カウンタに4R高確大当たり結果に対応する「12」が設定されている状態を維持することができる。 When neither the 8R high-precision flag 162b nor the 16R high-precision flag 162c is set to "1" (step S1213: NO, step S1215: NO), the first result corresponding processing is terminated. Thereby, when "1" is not set to the second special figure flag, it is possible to maintain the state in which "0" corresponding to the 4R high probability jackpot result is set to the variation type number counter, When "1" is set to the second special figure flag, it is possible to maintain the state in which "12" corresponding to the 4R high probability jackpot result is set to the variation type number counter.
次に、主側CPU63にて実行される第2結果対応処理について図48のフローチャートを参照しながら説明する。第2結果対応処理は特図変動開始処理(図35)のステップS1010にて実行される。なお、第2結果対応処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the second result handling process executed by the
第2結果対応処理では、まず当否データエリア158における小当たりフラグ158bに「1」がセットされているか否かを判定し(ステップS1301)、小当たりフラグ158bに「1」がセットされている場合(ステップS1301:YES)には、特定制御用のワークエリア121における第2特図フラグに「1」がセットされているか否かを判定する(ステップS1302)。ステップS1302にて否定判定を行った場合には、変動種別番号カウンタに「3」をセットして(ステップS1303)、本第2結果対応処理を終了する。このように、第1特図保留エリア115の保留情報を契機として実行された当否判定において小当たり結果が発生した場合には、変動種別番号カウンタに「3」が設定される。
In the second result corresponding process, it is first determined whether or not "1" is set to the small hit flag 158b in the success or failure data area 158 (step S1301), and if "1" is set to the small hit flag 158b In (step S1301: YES), it is determined whether or not "1" is set to the second special figure flag in the
ステップS1302にて肯定判定を行った場合には、変動種別番号カウンタに「15」をセットして(ステップS1304)、本第2結果対応処理を終了する。このように、第2特図保留エリア116の保留情報を契機として実行された当否判定において小当たり結果が発生した場合には、変動種別番号カウンタに「15」が設定される。
If an affirmative determination is made in step S1302, "15" is set in the variation type number counter (step S1304), and the second result handling process is terminated. In this way, when a small hit result occurs in the success/failure determination executed triggered by the reservation information of the second special
ステップS1301にて否定判定を行った場合、すなわち当否判定において外れ結果となった場合には、特図用の実行エリア117に格納された情報のうちリーチ発生抽選用の情報、すなわちリーチ乱数カウンタC3から取得した0~238のいずれかの数値情報を把握し(ステップS1305)、主側ROM64からリーチ発生抽選テーブルを読み出す(ステップS1306)。リーチ発生抽選テーブルには、リーチ演出に当選する確率が約1/10となるようにリーチ演出に当選する結果に対応する当選値と、リーチ演出に当選しない結果に対応する当選値とが設定されている。
If a negative determination is made in step S1301, that is, if the result is out in the right or wrong determination, information for reach generation lottery out of the information stored in the
その後、ステップS1305にて把握した数値情報をステップS1306にて読み出したリーチ発生抽選テーブルに照合することによりリーチ演出に当選したか否かを判定し(ステップS1307)、リーチ演出に当選した場合(ステップS1307:YES)には特定制御用のワークエリア121に設けられたリーチ発生フラグに「1」をセットする(ステップS1308)。リーチ発生フラグは、リーチ発生抽選においてリーチ演出に当選したことを主側CPU63にて把握可能とするフラグである。
After that, it is determined whether or not the reach production is won by comparing the numerical information grasped in step S1305 with the reach generation lottery table read out in step S1306 (step S1307), and when the reach production is won (step If S1307: YES), the reach generation flag provided in the
ステップS1307にて否定判定を行った場合、又はステップS1308の処理を行った場合には、特定制御用のワークエリア121における第2特図フラグに「1」がセットされているか否かを判定し(ステップS1309)、第2特図フラグに「1」がセットされていない場合(ステップS1309:NO)には、リーチ発生フラグに「1」がセットされているか否かを判定する(ステップS1310)。ステップS1310にて否定判定を行った場合には、変動種別番号カウンタに「4」をセットする(ステップS1311)。このように、第1特図保留エリア115の保留情報を契機として実行された当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選しなかった場合には、まず変動種別番号カウンタに「4」がセットされる。
If a negative determination is made in step S1307, or if the processing of step S1308 is performed, it is determined whether or not "1" is set to the second special figure flag in the
ステップS1310にて肯定判定を行った場合には、変動種別番号カウンタに「8」をセットする(ステップS1312)。このように、第1特図保留エリア115の保留情報を契機として実行された当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選した場合には、まず変動種別番号カウンタに「8」がセットされる。
If an affirmative determination is made in step S1310, "8" is set in the variation type number counter (step S1312). In this way, when the winning result occurs in the success/failure determination executed with the holding information of the first special
ステップS1311の処理を行った場合、又はステップS1312の処理を行った場合には、変動種別番号カウンタの値に第1特図保留エリア115の保留数を加算して(ステップS1313)、本第2結果対応処理を終了する。変動種別番号カウンタの値に第1特図保留エリア115の保留数を加算することにより、第1特図保留エリア115の保留情報を契機として実行された当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選しなかった場合、第1特図保留エリア115の保留数が「0」であれば種別番号カウンタに「4」が設定されている状態となり、当該保留数が「1」であれば種別番号カウンタに「5」が設定されている状態となり、当該保留数が「2」であれば種別番号カウンタに「6」が設定されている状態となり、当該保留数が「3」であれば種別番号カウンタに「7」が設定されている状態となる。また、当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選した場合、第1特図保留エリア115の保留数が「0」であれば種別番号カウンタに「8」が設定されている状態となり、当該保留数が「1」であれば種別番号カウンタに「9」が設定されている状態となり、当該保留数が「2」であれば種別番号カウンタに「10」が設定されている状態となり、当該保留数が「3」であれば種別番号カウンタに「11」が設定されている状態となる。
If the processing of step S1311 is performed, or if the processing of step S1312 is performed, the number of reservations in the first special
ステップS1309にて肯定判定を行った場合にはリーチ発生フラグに「1」がセットされているか否かを判定する(ステップS1314)。ステップS1314にて否定判定を行った場合には、変動種別番号カウンタに「16」をセットする(ステップS1315)。このように、第2特図保留エリア116の保留情報を契機として実行された当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選しなかった場合には、まず変動種別番号カウンタに「16」がセットされる。
If an affirmative determination is made in step S1309, it is determined whether or not the reach occurrence flag is set to "1" (step S1314). If a negative determination is made in step S1314, "16" is set in the variation type number counter (step S1315). In this way, when the winning result occurs in the winning judgment executed with the holding information of the second special
ステップS1314にて肯定判定を行った場合には、変動種別番号カウンタに「20」をセットする(ステップS1316)。このように、第2特図保留エリア116の保留情報を契機として実行された当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選した場合には、まず変動種別番号カウンタに「20」がセットされる。
If an affirmative determination is made in step S1314, "20" is set in the variation type number counter (step S1316). In this way, when the winning result occurs in the success/failure determination executed with the holding information of the second special
ステップS1315の処理を行った場合、又はステップS1316の処理を行った場合には、変動種別番号カウンタの値に第2特図保留エリア116の保留数を加算して(ステップS1317)、本第2結果対応処理を終了する。変動種別番号カウンタの値に第2特図保留エリア116の保留数を加算することにより、第2特図保留エリア116の保留情報を契機として実行された当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選しなかった場合、第2特図保留エリア116の保留数が「0」であれば種別番号カウンタに「16」が設定されている状態となり、当該保留数が「1」であれば種別番号カウンタに「17」が設定されている状態となり、当該保留数が「2」であれば種別番号カウンタに「18」が設定されている状態となり、当該保留数が「3」であれば種別番号カウンタに「19」が設定されている状態となる。また、当否判定において外れ結果が発生するとともにリーチ発生抽選においてリーチ演出に当選した場合、第2特図保留エリア116の保留数が「0」であれば種別番号カウンタに「20」が設定されている状態となり、当該保留数が「1」であれば種別番号カウンタに「21」が設定されている状態となり、当該保留数が「2」であれば種別番号カウンタに「22」が設定されている状態となり、当該保留数が「3」であれば種別番号カウンタに「23」が設定されている状態となる。
If the processing of step S1315 is performed, or if the processing of step S1316 is performed, the number of reservations in the second special
特図変動開始処理(図35)の説明に戻り、ステップS1009の処理を行った場合、又はステップS1010の処理を行った場合には、変動用開始アドレス取得処理を実行する(ステップS1011)。変動用開始アドレス取得処理では、主側ROM64に記憶されている変動開始用テーブル64rから変動種別番号カウンタに格納されている変動種別番号に対応する変動パターンテーブルの開始アドレスをHLレジスタ107に取得する。主側ROM64には、当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び第1特図保留エリア115の保留数に対応させて24個の変動パターンテーブルが記憶されている。変動パターンテーブルには、当該当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び特図保留エリア115,116の保留数に対応する変動表示の停止結果データ及び表示継続時間データが設定されている。変動パターンテーブルの開始アドレスは2バイトからなり、当該開始アドレスの上位4ビットはいずれも「9H」である。変動開始用テーブル64rには、変動種別番号に基づいて当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び特図保留エリア115,116の保留数に対応する変動パターンテーブルの開始アドレスを取得するためのデータとして、当該開始アドレスの下位12ビットが設定されている。
Returning to the explanation of the special figure fluctuation start processing (FIG. 35), when the processing of step S1009 is performed, or when the processing of step S1010 is performed, the start address acquisition processing for variation is executed (step S1011). In the variation start address acquisition process, the start address of the variation pattern table corresponding to the variation type number stored in the variation type number counter is acquired from the variation start table 64r stored in the
図49は変動開始用テーブル64rのデータ構成を説明するための説明図であり、図50(a)は変動パターンテーブルの開始アドレスの取得態様を説明するための説明図である。 FIG. 49 is an explanatory diagram for explaining the data configuration of the fluctuation start table 64r, and FIG. 50(a) is an explanatory diagram for explaining how the start address of the fluctuation pattern table is obtained.
図49に示すように、変動開始用テーブル64rは主側ROM64において「9135H」~「9158H」のアドレス範囲に記憶されている。変動開始用テーブル64rには、0~23の変動種別番号に対応する変動パターンテーブルの開始アドレスSB0~SB23における下位12ビットが設定されている。変動開始用テーブル64rは、2つの開始アドレスSBnの下位12ビットが3つの連続するアドレスに対応するエリアに設定されているデータ構成である。例えば、開始アドレスSB0の下位12ビット及び開始アドレスSB1の下位12ビットが「9135H」~「9137H」に対応する合計3バイトのエリアに設定されているとともに、開始アドレスSB2の下位12ビット及び開始アドレスSB3の下位12ビットが「9138H」~「913AH」に対応する合計3バイトのエリアに設定されている。
As shown in FIG. 49, the fluctuation start table 64r is stored in the
変動開始用テーブル64rにおいて、24個の開始アドレスSB0~SB23の下位12ビットは合計36バイトの記憶エリアに設定されている。これに対して、1つの開始アドレスSBn(nは0~23の整数)の全体(2バイト)が2つの連続するアドレスに対応するエリアに記憶されているデータ構成とすると、24個の開始アドレスSB0~SB23が設定されている変動開始用テーブル64rを記憶するために主側ROM64において48バイトの記憶エリアが必要となる。このように、2つの開始アドレスSBnの下位12ビットが3つの連続するアドレスに対応するエリアに設定されているデータ構成とすることにより、主側ROM64における変動開始用テーブル64rのデータ容量を低減することができる。
In the variable start table 64r, the lower 12 bits of the 24 start addresses SB0 to SB23 are set in a storage area of 36 bytes in total. On the other hand, if the data structure is such that the whole (2 bytes) of one start address SBn (n is an integer from 0 to 23) is stored in an area corresponding to two consecutive addresses, 24 start addresses are stored. A storage area of 48 bytes is required in the
特図変動開始処理(図35)のステップS1011における変動用開始アドレス取得処理では、図50(a)に示すように、変動種別番号「n」(nは0~23のいずれかの整数)に対応する変動パターンテーブルの開始アドレスSBnの下位12ビットが取得される。例えば、変動種別番号が「0」である場合には開始アドレスSB0の下位12ビットである「5CFH」が取得されるとともに、変動種別番号が「1」である場合には開始アドレスSB1の下位12ビットである「5D9H」が取得される。 In the variation start address acquisition process in step S1011 of the special figure variation start process (FIG. 35), as shown in FIG. The lower 12 bits of the start address SBn of the corresponding variation pattern table are obtained. For example, when the variation type number is "0", "5CFH" which is the lower 12 bits of the start address SB0 is acquired, and when the variation type number is "1", the lower 12 bits of the start address SB1 are acquired. Bits "5D9H" are obtained.
次に、特図変動開始処理(図35)のステップS1011にて実行される変動用開始アドレス取得処理のプログラム内容について図50(b)の説明図を参照しながら説明する。図50(b)に示すように本プログラムには、行番号として「2001」~「2005」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 Next, the program contents of the variation start address acquisition process executed in step S1011 of the special figure variation start process (FIG. 35) will be described with reference to the explanatory diagram of FIG. 50(b). As shown in FIG. 50(b), "2001" to "2005" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「2001」の行番号には「LD W,(HSBCNT)」という命令が設定されている。「LD」はLD命令であり、「W」は転送先としてWレジスタ104aを指定する内容である。「HSBCNT」は特定制御用のワークエリア121における変動種別番号カウンタのアドレスであり、「(HSBCNT)」は変動種別番号カウンタに格納されているデータを「転送先」にロードする内容である。既に説明したとおり、変動種別番号カウンタには、0~23のいずれかの数値データが格納されている。「LD W,(HSBCNT)」が実行されることにより、「転送先」のWレジスタ104aに変動種別番号カウンタのデータがロードされる。
The command "LD W, (HSBCNT)" is set at the line number "2001". "LD" is the LD instruction, and "W" is the content specifying the
「2002」の行番号には「LD B,0CH」という命令が設定されている。「LD」はLD命令であり、「B」は転送先としてBレジスタ105aを指定する内容であり、「0CH」は「転送元」として「0CH」(「12」)という数値データを指定する内容である。「0CH」は後述する行番号「2004」にて呼び出されるアドレス取得実行処理(図33(e))において変動開始用テーブル64r(図49)から取得するアドレスデータのビット数(取得ビット数)である。「LD B,0CH」が実行されることにより、「転送先」のBレジスタ105aに変動開始用テーブル64rから取得するアドレスデータのビット数(「12」)が設定される。
The command "LD B, 0CH" is set at the line number "2002". "LD" is the LD instruction, "B" is the content specifying the
「2003」の行番号には「LD HL,TBL_HDK_B」という命令が設定されている。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容である。「TBL_HDK_B」は、取得開始アドレスを変動開始用テーブル64rの開始アドレスとするための2バイトの数値データであり、具体的には「09A8H」である。「LD HL,TBL_HDK_B」が実行されることにより、「転送先」のHLレジスタ107に「09A8H」がロードされる。
The command "LD HL, TBL_HDK_B" is set in the line number "2003". "LD" is the LD instruction, and "HL" is the content specifying the
「TBL_HDK_B」は、「{(変動開始用テーブル64rの開始アドレス)-9000H}×8」の式で算出される。「TBL_HDK_B」における第3~第14ビットには、開始アドレス「9135H」における第0~第11ビットのデータが設定されている。既に説明したとおり、LDB命令では、取得データ指定データにおける第3~第14ビットのデータが取得開始アドレスの第0~第11ビットに設定されるとともに、取得開始アドレスの第12~第15ビットにデータテーブルの基準アドレス(「9000H」)における第12~第15ビットのデータが設定される。「{(変動開始用テーブル64rの開始アドレス)-9000H}×8」の式で算出される「TBL_HDK_B」を取得データ指定データとして設定することにより、変動開始用テーブル64rの開始アドレスを取得開始アドレスとすることができる。 “TBL_HDK_B” is calculated by the formula “{(start address of fluctuation start table 64r)−9000H}×8”. The 3rd to 14th bits of "TBL_HDK_B" are set with the data of the 0th to 11th bits of the start address "9135H". As already explained, in the LDB instruction, the data of the 3rd to 14th bits in the acquisition data designation data are set to the 0th to 11th bits of the acquisition start address, and are set to the 12th to 15th bits of the acquisition start address. The data of the 12th to 15th bits at the reference address (“9000H”) of the data table are set. By setting "TBL_HDK_B" calculated by the formula "{(start address of the fluctuation start table 64r) - 9000H} x 8" as the acquisition data designation data, the start address of the fluctuation start table 64r is set to the acquisition start address. can be
行番号「2004」にて呼び出すアドレス取得実行処理(図33(e))では、変動種別番号カウンタの値が「0」である場合、HLレジスタ107に格納されている「09A8H」が取得データ指定データとして使用される。一方、変動種別番号カウンタの値が「1」以上である場合、HLレジスタ107に格納されている数値情報は、LDB命令が実行される前に当該変動種別番号カウンタの値に対応する数値情報に変更される。
In the address acquisition execution process (FIG. 33(e)) called at line number "2004", if the value of the fluctuation type number counter is "0", "09A8H" stored in the
「2004」の行番号には「CALLS LDBADGET」という命令が設定されている。「LDBADGET」は図33(e)を参照しながら既に説明したアドレス取得実行処理である。「CALLS LDBADGET」という命令は、アドレス取得実行処理というサブルーチンを呼び出すための命令である。詳細は後述するが、行番号「2004」にてアドレス取得実行処理が実行されることにより、変動種別番号カウンタの値に対応する開始アドレス(SB0~SB23のいずれか)がHLレジスタ107に設定される。アドレス取得実行処理のサブルーチンが終了した場合には、「2005」の行番号に進む。 The command "CALLS LDBADGET" is set at the line number "2004". "LDBADGET" is the address acquisition execution process already described with reference to FIG. 33(e). The instruction "CALLS LDBADGET" is an instruction for calling a subroutine called address acquisition execution processing. Although the details will be described later, the start address (one of SB0 to SB23) corresponding to the value of the variation type number counter is set in the HL register 107 by executing the address acquisition execution process at the line number “2004”. be. When the subroutine of the address acquisition execution process is completed, the process proceeds to the line number "2005".
「2005」の行番号には「RET」という命令が設定されている。既に説明したとおり、変動用開始アドレス取得処理は特図変動開始処理(図35)のステップS1011にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、特図変動開始処理(図35)のステップS1012に進むことになる。 A command "RET" is set at the line number "2005". As already explained, the variation start address acquisition process is a subroutine executed in step S1011 of the special figure variation start process (FIG. 35). Therefore, by executing the command "RET", the process proceeds to step S1012 of the special figure fluctuation start process (FIG. 35).
次に、変動用開始アドレス取得処理(図50(b))の行番号「2004」にてアドレス取得実行処理(図33(e))が実行される場合について図33(e)を再度参照しながら説明する。 Next, refer to FIG. 33(e) again for the case where the address acquisition execution process (FIG. 33(e)) is executed at line number "2004" of the variable start address acquisition process (FIG. 50(b)). while explaining.
既に説明したとおり、行番号「1701」には「LDBADGET」が設定されているが、これは命令ではないため、行番号「1701」では何ら命令が実行されることなく行番号「1702」に進む。 As already explained, "LDBADGET" is set in line number "1701", but since this is not an instruction, line number "1701" does not execute any instruction and proceeds to line number "1702". .
既に説明したとおり、変動用開始アドレス取得処理(図50(b))においてBレジスタ105aには変動開始用テーブル64rから取得するビット数(取得ビット数)を指定する「0CH」(「12」)が設定されている。このため、行番号「1702」にて「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「0CH」が設定される。
As already explained, in the change start address acquisition process (FIG. 50(b)), "0CH" ("12") designating the number of bits (acquisition bit number) to be acquired from the change start table 64r is stored in the B register 105a. is set. Therefore, "0CH" is set in the "transfer destination" A
既に説明したとおり、変動用開始アドレス取得処理(図50(b))において、Wレジスタ104aには変動種別番号カウンタの値(0~23のいずれかの整数)が設定されている。また、上述したとおり、Aレジスタ104bには取得ビット数である「0CH」が格納されている。このため、行番号「1703」にて「MUL W,A」が実行された場合、WAレジスタ104には、「(変動種別番号カウンタの値)×0CH」の演算結果が格納される。既に説明したとおり、変動用開始アドレス取得処理(図50(b))の行番号「2003」において、HLレジスタ107には変動種別番号カウンタにおける「0」の値に対応する取得データ指定データ(「09A8H」)が格納されている。「(変動種別番号カウンタの値)×(取得ビット数)」の演算結果のデータは、HLレジスタ107に格納されている当該取得データ指定データを変動種別番号カウンタの値に対応するデータに変更するために用いられる。
As already explained, in the variation start address acquisition process (FIG. 50(b)), the
上述したとおり、変動用開始アドレス取得処理(図50(b))の行番号「1603」において、HLレジスタ107には変動種別番号カウンタにおける「0」の値に対応する取得データ指定データ(「09A8H」)が格納されている。また、上述したとおり、WAレジスタ104には、「(変動種別番号カウンタの値)×(取得ビット数)」の演算結果のデータが格納されている。HLレジスタ107に格納されている取得データ指定データに対してWAレジスタ104に格納されている「(変動種別番号カウンタの値)×(取得ビット数)」の演算結果のデータを加算することにより、変動種別番号カウンタの値に対応する取得データ指定データがHLレジスタ107に格納されている状態とすることができる。
As described above, in the line number "1603" of the variation start address acquisition process (FIG. 50(b)), the HL register 107 stores acquisition data designation data ("09A8H") corresponding to the value "0" in the variation type number counter. ”) is stored. Further, as described above, the WA register 104 stores the data of the calculation result of "(the value of the variation type number counter) x (the number of acquired bits)". By adding the data of the calculation result of “(value of variation type number counter)×(number of bits acquired)” stored in WA register 104 to the acquired data designation data stored in
既に説明したとおり、変動用開始アドレス取得処理(図50(b))においてBレジスタ105aには取得ビット数を指定する「0CH」(「12」)が設定されている。このため、行番号「1705」にて「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「0CH」が設定される。既に説明したとおり、Bレジスタ105aに格納された「0CH」は、「(変動種別番号カウンタの値)×(取得ビット数)」の演算にも用いられた。このように、事前にBレジスタ105aに格納された「0CH」は、「(変動種別番号カウンタの値)×(取得ビット数)」の演算に用いられるとともに、LDB命令における取得ビット数を指定するためのデータをAレジスタ104bに設定するために用いられる。
As already explained, "0CH" ("12") designating the number of bits to be obtained is set in the
上述したとおり、Aレジスタ104bには取得ビット数である「0CH」が格納されている。このため、行番号「1706」にて「DEC A」が実行されることにより、Aレジスタ104bには「0BH」が格納されている状態となる。「0BH」は、変動開始用テーブル64rから取得するデータのビット数である「12」から「1」を減算した値である。
As described above, the
既に説明したとおり、「LDB HL,(HL).A」というLDB命令が実行される場合、LDB実行回路157においてAレジスタ104bの値を1加算する演算が行われるとともに、当該1加算後の値が取得ビット数のデータとして利用される。このため、行番号「1706」にてAレジスタ104bの値を1減算しておくことにより、LDB命令において特図特電アドレステーブル64qから取得されるデータのビット数を「12」とすることができる。
As already explained, when the LDB instruction "LDB HL, (HL).A" is executed, the
既に説明したとおり、「1707」の行番号には「LDB HL,(HL).A」という命令が設定されている。「LDB」は既に説明したLDB命令という転送命令であり、「HL」は「転送先」としてHLレジスタ107を指定する内容であり、「(HL)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定する内容であり、「A」はAレジスタ104bに格納されている1バイトのデータを取得ビット数指定データに指定する内容である。既に説明したとおり、HLレジスタ107には変動種別番号カウンタの値に対応する取得データ指定データが格納されている状態であるとともに、Aレジスタ104bには取得ビット数(「0CH」)から「1」を減算した「0BH」が格納されている状態である。また、TPレジスタ111にはデータテーブルの基準アドレスである「9000H」が格納されている状態である。当該状態において、行番号「1707」にて「LDB HL,(HL).A」という命令が実行されることにより、転送先であるHLレジスタ107の第0~第11ビットには変動種別番号カウンタの値に対応する開始アドレスSB0~SB23における下位12ビットのデータがロードされるとともに、当該HLレジスタ107の第12~第15ビットが「0」でマスクされる。具体的には、図50(a)に示すように、変動種別番号カウンタの値が「0」である場合には取得開始アドレスが「9135H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSB0の下位12ビットである「05CFH」がロードされる。また、変動種別番号カウンタの値が「1」である場合には取得開始アドレスが「9136H」となるとともに取得開始ビット目が「4」となり、HLレジスタ107の第0~第11ビットに開始アドレスSB1の下位12ビットである「05D9H」がロードされる。さらにまた、変動種別番号カウンタの値が「2」である場合には取得開始アドレスが「9138H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSB2の下位12ビットである「05E1H」がロードされる。このように、変動種別カウンタの値が1増加する度に変動開始用テーブル64r(図49)においてデータの取得が開始される位置が12ビットずれる。
As already explained, the command "LDB HL, (HL).A" is set at the line number "1707". "LDB" is a transfer instruction called the already explained LDB instruction, "HL" is the content specifying the HL register 107 as the "transfer destination", and "(HL)" is the two bytes stored in the
LDB命令を利用して変動開始用テーブル64rから取得した開始アドレスSB0~SB23の下位12ビットをHLレジスタ107の第0~第11ビットにロードする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、変動開始用テーブル64rから取得した開始アドレスSBnの下位12ビットをHLレジスタ107の下位12ビットにロードする処理と、当該HLレジスタ107の上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using the LDB instruction to load the lower 12 bits of the start address SB0 to SB23 obtained from the fluctuation start table 64r into the 0th to 11th bits of the
既に説明したとおり、「1708」の行番号には「ADD HL,9000H」という命令が設定されている。「ADD HL,9000H」が実行されることにより、HLレジスタ107の値に対してデータテーブルの基準アドレスである「9000H」が加算される。行番号「1708」にて「ADD HL,9000H」が実行されることにより、変動種別番号カウンタの値に対応する開始アドレス(開始アドレスSB0~SB23のいずれか)の全体がHLレジスタ107に設定されている状態とすることができる。具体的には、変動種別番号カウンタの値が「n」(nは0~23のいずれかの整数)である場合にHLレジスタ107に開始アドレスSBnの全体が設定される。
As already explained, the command "ADD HL, 9000H" is set at the line number "1708". By executing “ADD HL, 9000H”, “9000H”, which is the reference address of the data table, is added to the value of the
既に説明したとおり、「1709」の行番号には「RET」という命令が設定されている。アドレス取得実行処理は変動用開始アドレス取得処理(図50(b))の行番号「2004」にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、変動用開始アドレス取得処理の行番号「2005」に進むことになる。 As already explained, the command "RET" is set at the line number "1709". The address acquisition execution process is a subroutine executed at line number "2004" of the variable start address acquisition process (FIG. 50(b)). Therefore, execution of the command "RET" advances to the line number "2005" of the variable start address acquisition process.
このように、LDB命令を利用することにより、変動開始用テーブル64rから開始アドレスSB0~SB23の下位12ビットを取得することができる。また、当該LDB命令の実行後に当該下位12ビットに対して開始アドレスSB0~SB23に共通の上位4ビットに対応する「9000H」を加算することにより、開始アドレスSB0~SB23の全体を取得することができる。このため、変動開始用テーブル64rに設定するアドレスデータを開始アドレスSB0~SB23の下位12ビットのみとすることができる。これにより、変動開始用テーブル64rに2バイトの開始アドレスSB0~SB23の全体を設定する構成と比較して、主側ROM64における変動開始用テーブル64rのデータ容量を低減することができる。
Thus, by using the LDB instruction, the low-
特図変動開始処理(図35)の説明に戻り、ステップS1011にて変動用開始アドレス取得処理を実行した後は、変動情報設定処理を実行する(ステップS1012)。変動情報設定処理では、ステップS1011にてHLレジスタ107に取得した開始アドレスSBn(nは0~23のいずれか)に基づいて変動パターンテーブルを特定し、当該特定した変動パターンテーブルを利用して、今回の遊技回における停止結果データ及び表示継続時間データの設定を行う。
Returning to the description of the special figure fluctuation start process (FIG. 35), after executing the fluctuation start address acquisition process in step S1011, the fluctuation information setting process is executed (step S1012). In the variation information setting process, the variation pattern table is specified based on the start address SBn (n is any of 0 to 23) acquired in the
ここで、変動パターンテーブルのデータ構成について、「0」の変動種別番号に対応する変動パターンテーブルを例に挙げて説明する。図51(a)は「0」の変動種別番号に対応する変動パターンテーブル64tのデータ構成を説明するための説明図である。 Here, the data structure of the fluctuation pattern table will be described by taking the fluctuation pattern table corresponding to the fluctuation type number of "0" as an example. FIG. 51(a) is an explanatory diagram for explaining the data configuration of the variation pattern table 64t corresponding to the variation type number of "0".
図51(a)に示すように、変動パターンテーブル64tは、主側ROM64における「95CFH」~「95D8H」のアドレスに設定されている。変動パターンテーブル64tの先頭アドレスである「95CFH」には、第1特図表示部37aに停止表示される絵柄の態様に対応する停止結果データが設定されている。また、図示は省略するが、「1」~「23」の変動種別番号に対応する変動パターンテーブルの先頭アドレスにも第1特図表示部37a又は第2特図表示部37bに停止表示される絵柄の態様に対応する停止結果データが設定されている。停止結果データは1バイトのデータである。第1特図表示部37a又は第2特図表示部37bに停止表示される絵柄の態様の種類は、当否判定の結果及び振分判定の結果の種類毎に相違させて設定されている。
As shown in FIG. 51( a ), the variation pattern table 64 t is set to addresses “95CFH” to “95D8H” in the
図51(a)に示すように、「95D0H」~「95D8H」のアドレスには、3つの表示継続時間データHK1~HK3と、当該表示継続時間データHK1~HK3に対応する3つの判定値HVB1~HVB3とが設定されている。具体的には、「95D0H」のアドレスには表示継続時間データHK1に対応する判定値HVB1が設定されているとともに、「95D0H」に続く「95D1H」~「95D2H」のアドレスには表示継続時間データHK1が設定されている。また、「95D3H」のアドレスには表示継続時間データHK2に対応する判定値HVB2が設定されているとともに、「95D3H」に続く「95D4H」~「95D5H」のアドレスには表示継続時間データHK2が設定されている。さらにまた、「95D6H」のアドレスには表示継続時間データHK3に対応する判定値HVB3が設定されているとともに、「95D6H」に続く「95D7H」~「95D8H」のアドレスには表示継続時間データHK3が設定されている。 As shown in FIG. 51(a), three display duration data HK1 to HK3 and three judgment values HVB1 to HVB1 to HK3 corresponding to the display duration data HK1 to HK3 are stored at addresses "95D0H" to "95D8H". HVB3 is set. Specifically, the determination value HVB1 corresponding to the display duration data HK1 is set at the address "95D0H", and the display duration data is set at the addresses "95D1H" to "95D2H" following "95D0H". HK1 is set. Further, the determination value HVB2 corresponding to the display duration data HK2 is set at the address "95D3H", and the display duration data HK2 is set at the addresses "95D4H" to "95D5H" following "95D3H". It is Furthermore, the determination value HVB3 corresponding to the display duration data HK3 is set at the address "95D6H", and the display duration data HK3 is set at the addresses "95D7H" to "95D8H" following "95D6H". is set.
判定値HVB1~HVB3は1バイトのデータであるとともに、表示継続時間データHK1~HK3は2バイトのデータである。判定値HVB1~HVB3は、3つの表示継続時間データHK1~HK3から1つの表示継続時間データを選択する表示継続時間抽選に利用される。表示継続時間データHK1は「1000」であり、表示継続時間データHK1に当選した場合には表示継続時間が4秒となる。表示継続時間データHK2は「1500」であり、表示継続時間データHK2に当選した場合には表示継続時間が6秒となる。表示継続時間データHK3は「2000」であり、表示継続時間データHK3に当選した場合には表示継続時間が8秒となる。 The judgment values HVB1 to HVB3 are 1-byte data, and the display duration data HK1 to HK3 are 2-byte data. The judgment values HVB1 to HVB3 are used for a display duration lottery for selecting one display duration data from the three display duration data HK1 to HK3. The display continuation time data HK1 is "1000", and when the display continuation time data HK1 is won, the display continuation time is 4 seconds. The display continuation time data HK2 is "1500", and when the display continuation time data HK2 is won, the display continuation time is 6 seconds. The display continuation time data HK3 is "2000", and when the display continuation time data HK3 is won, the display continuation time is 8 seconds.
表示継続時間抽選では、主側MPU62に設けられている乱数発生器(カウンタ回路)から取得される1バイトの数値情報(「0」~「255」のいずれか)が利用される。判定値HVB1及び判定値HVB2は「102」であるとともに、判定値HVB3は「51」である。変動パターンテーブル64tにおいて、表示継続時間データHK1に当選する確率及び表示継続時間データHK2に当選する確率は2/5であるとともに、表示継続時間データHK3に当選する確率は1/5である。
In the display duration lottery, 1-byte numerical information (one of "0" to "255") obtained from a random number generator (counter circuit) provided in the
図51(b)は特定制御用のワークエリア121における停止結果データ及び表示継続時間データHK1~HK3を格納するためのエリアの構成を説明するための説明図である。図51(b)に示すように、特定制御用のワークエリア121において、「0031H」のアドレスには停止結果カウンタ141が設けられているとともに、「0032H」~「0033H」のアドレスには表示継続時間カウンタ142が設けられている。停止結果カウンタ141は、今回の遊技回における停止結果データを主側CPU63にて把握可能とするカウンタである。停止結果カウンタ141は1バイトからなる。表示継続時間カウンタ142は、今回の遊技回における表示継続時間を主側CPU63にて把握可能とするカウンタである。表示継続時間カウンタ142は2バイトからなる。
FIG. 51(b) is an explanatory diagram for explaining the configuration of areas for storing stop result data and display duration data HK1 to HK3 in the
既に説明したとおり、主側ROM64には、「0」の変動種別番号に対応する変動パターンテーブル64t以外に、「1」~「23」の変動種別番号に対応する23個の変動パターンテーブルが記憶されている。「1」~「23」の変動種別番号に対応する変動パターンテーブルには、2つ~4つの表示継続時間及び判定値の組合せが設定されている。主側ROM64に記憶されている24個の変動パターンテーブルにおける開始アドレスの間隔は不規則である。このため、変動種別番号のみに基づいて当該変動種別番号に対応する変動パターンテーブルの開始アドレスを算出することはできない。変動開始用テーブル64rを利用して変動種別番号に対応する変動パターンテーブルの開始アドレスを取得する構成において、その変動開始用テーブル64rに2バイトの開始アドレスの全体ではなく下位12ビットのみが設定されていることにより、変動開始用テーブル64rのデータ容量が低減されている。
As already explained, the
次に、主側CPU63にて実行される変動情報設定処理について図52のフローチャートを参照しながら説明する。変動情報設定処理は特図変動開始処理(図35)のステップS1012にて実行される。なお、変動情報設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the variation information setting process executed by the
変動情報設定処理では、まず「LD (0031H),(HL+)」という命令を実行する(ステップS1401)。「LD」はLD更新実行回路151によるLD更新命令であり、「0031H」は転送先として特定制御用のワークエリア121における停止結果カウンタ141を指定する内容であり、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されている停止結果データを指定する内容であるとともに、当該停止結果データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。「LD (0031H),(HL+)」が実行されることにより、HLレジスタ107に格納されているアドレスデータ(「95CFH」)に対応する停止結果データ(「3」)が停止結果カウンタ141にロードされる。これにより、今回の遊技回における停止結果データを主側CPU63にて把握可能とすることができる。また、当該停止結果データのロード後にHLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「95D0H」に更新される。これにより、HLレジスタ107に格納されているアドレスに基づいて判定値HVB1を把握可能な状態とすることができる。
In the variable information setting process, first, a command "LD (0031H), (HL+)" is executed (step S1401). "LD" is an LD update command by the LD
このように、LD更新命令を利用することにより、変動パターンテーブル64tの先頭アドレスに設定されている停止結果データを停止結果カウンタ141にロードする処理と、当該停止結果データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LD update instruction, the process of loading the stop result data set at the head address of the fluctuation pattern table 64t into the
変動用開始アドレス取得処理(特図変動開始処理(図35)のステップS1011)にてHLレジスタ107に取得した開始アドレスSBnに基づいて変動パターンテーブルを特定し、当該特定した変動パターンテーブルに基づいて停止結果データを取得する構成であることにより、当否判定の結果及び振分判定の結果に対応する停止結果データを停止結果カウンタ141にセットすることができる。
A variation pattern table is specified based on the start address SBn acquired in the
変動パターンテーブルとは別に今回の当否判定結果及び振分判定結果に対応する停止結果データを取得するための停止結果テーブルが主側ROM64に記憶されている構成とすると、当該停止結果テーブルの開始アドレスを指定する必要が生じてしまうとともに、当該停止結果テーブルにおいて今回の当否判定結果及び振分判定結果に対応するエリアを特定する必要が生じてしまう。これに対して、変動用開始アドレス取得処理(ステップS1011、図50(b))においてHLレジスタ107に取得した開始アドレスSBnに基づいて変動パターンテーブルを特定するとともに、当該特定した変動パターンテーブルを利用して停止結果データ及び表示継続時間データを取得する構成であることにより、停止結果データ及び表示継続時間データを取得するための構成を簡素化することができる。
In addition to the fluctuation pattern table, if a stop result table for acquiring stop result data corresponding to the current pass/fail judgment result and distribution judgment result is stored in the
ステップS1401にて「LD (0031H),(HL+)」という命令を実行した後は、主側MPU62に設けられている乱数発生器(カウンタ回路)から1バイトの抽選用の数値情報を取得し、当該取得した数値情報を特定制御用のワークエリア121に設けられた変動用乱数カウンタに格納する(ステップS1402)。変動用乱数カウンタは、表示継続時間データの抽選に用いられる抽選用の数値情報が設定されるカウンタである。変動用乱数カウンタは、「0105H」のアドレスに対応する記憶エリアに設けられた1バイトのカウンタである。変動用乱数カウンタには「0」~「255」のいずれかの数値情報が格納される。
After executing the command "LD (0031H), (HL+)" in step S1401, 1-byte lottery numerical information is acquired from the random number generator (counter circuit) provided in the
既に説明したとおり、大当たり種別カウンタC2及び大当たり種別用最大値カウンタCN2のように特定制御用の処理を実行するためにプログラムに出現する回数が多いカウンタ等の記憶エリアは特性制御用のワークエリア121においてLDY命令(第1LDY命令及び後述する第2LDY命令)の対象であるアドレス範囲(「0000H」~「00FFH」)に設定されている一方、変動用乱数カウンタのように特定制御用の処理を実行するためにプログラムに出現する回数が少ないカウンタ等の記憶エリアは特性制御用のワークエリア121においてLDY命令(第1LDY命令及び後述する第2LDY命令)の対象ではないアドレス範囲(「0100H」~「02FFH」)に設定されている。これにより、特定制御用の処理を実行するためのプログラムのデータ容量が低減されている。
As already explained, storage areas such as the jackpot type counter C2 and the jackpot type maximum value counter CN2, which appear frequently in the program in order to execute specific control processing, are stored in the characteristic
ステップS1402にて変動用乱数カウンタに抽選用の数値情報を取得した後は、「LD D,(HL+)」という命令を実行する(ステップS1403)。「LD」はLD更新実行回路151によるLD更新命令であり、「D」は転送先としてDレジスタ106aを指定する内容であり、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されている判定値HVB1を指定する内容であるとともに、当該停止結果データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。「LD D,(HL+)」が実行されることにより、HLレジスタ107に格納されているアドレスデータ(「95D0H」)に対応する判定値HVB1(「102」)がDレジスタ106aにロードされる。また、当該判定値HVB1のロード後にHLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「95D1H」に更新される。これにより、HLレジスタ107に格納されているアドレスに基づいて判定値HVB1に対応する表示継続時間データHK1(「1000」)を把握可能な状態とすることができる。
After obtaining the numerical value information for lottery in the variable random number counter in step S1402, the command "LD D, (HL+)" is executed (step S1403). "LD" is an LD update command by the LD
このように、LD更新命令を利用することにより、変動パターンテーブル64tに設定されている判定値HVB1をDレジスタ106aにロードする処理と、当該判定値HVB1のロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。 Thus, by using the LD update instruction, the process of loading the determination value HVB1 set in the fluctuation pattern table 64t to the D register 106a, and the value of the HL register 107 after loading the determination value HVB1 is added by 1 and updating the address stored in the HL register 107 can be executed with one instruction. Therefore, the data capacity of the program for executing the random number maximum value setting process can be reduced compared to a configuration in which a plurality of instructions are set in the program for executing these two processes.
その後、特定制御用のワークエリア121における変動用乱数カウンタの値からDレジスタ106aの値を減算する減算処理を実行する(ステップS1404)。変動用乱数カウンタにDレジスタ106aの値と同一の値又はDレジスタ106aの値よりも大きい値が格納されている状態で当該減算処理が実行された場合にはキャリーフラグに「0」が設定されている状態となる。一方、変動用乱数カウンタにDレジスタ106aの値よりも小さい値が格納されている状態で当該減算処理が実行された場合にはキャリーフラグに「1」が設定されている状態となる。
After that, subtraction processing is executed to subtract the value of the D register 106a from the value of the variable random number counter in the
その後、キャリーフラグに「1」がセットされているか否かを判定し(ステップS1405)、キャリーフラグに「1」がセットされていない場合(ステップS1405:NO)には、HLレジスタ107の値を2加算する(ステップS1406)。これにより、HLレジスタ107の値は「95D3H」となり、HLレジスタ107に格納されているアドレスに基づいて判定値HVB2を把握可能な状態となる。ステップS1406の処理を行った場合には、ステップS1403に進み、ステップS1405にて肯定判定が行われるまで、ステップS1403~ステップS1406の処理を繰り返し実行する。
Thereafter, it is determined whether or not the carry flag is set to "1" (step S1405), and if the carry flag is not set to "1" (step S1405: NO), the value of the
ステップS1405にて肯定判定を行った場合には、「LD (0032H),HL」という命令を実行して(ステップS1407)、本変動情報設定処理を終了する。ステップS1407において、「LD」はLD命令であり、「(0032H)」は転送先として特定制御用のワークエリア121における表示継続時間カウンタ142を指定する内容であり、「HL」は転送元としてHLレジスタ107を指定する内容である。特定制御用のワークエリア121における変動用乱数カウンタの値からDレジスタ106aに格納された判定値HVB1を減算する減算処理によってキャリーフラグに「1」がセットされた場合にはステップS1407にて表示継続時間カウンタ142に表示継続時間データHK1がセットされる。また、変動用乱数カウンタの値からDレジスタ106aに格納された判定値HVB2を減算する減算処理によってキャリーフラグに「1」がセットされた場合にはステップS1407にて表示継続時間カウンタ142に表示継続時間データHK2がセットされるとともに、変動用乱数カウンタの値からDレジスタ106aに格納された判定値HVB3を減算する減算処理によってキャリーフラグに「1」がセットされた場合にはステップS1407にて表示継続時間カウンタ142に表示継続時間データHK3がセットされる。
If an affirmative determination is made in step S1405, the command "LD (0032H), HL" is executed (step S1407), and this fluctuation information setting process ends. In step S1407, "LD" is the LD command, "(0032H)" is the contents of designating the
変動用開始アドレス取得処理(特図変動開始処理(図35)のステップS1011)にてHLレジスタ107に取得した開始アドレスSBnに基づいて変動パターンテーブルを特定し、当該特定した変動パターンテーブルに基づいて表示継続時間抽選を行う構成であることにより、当否判定の結果、振分判定の結果、リーチ発生抽選の結果及び第1特図保留エリア115の保留数に対応する表示継続時間データを表示継続時間カウンタ142にセットすることができる。
A variation pattern table is specified based on the start address SBn acquired in the
このように、変動情報設定処理(図52)が実行されることにより、停止結果カウンタ141に今回の遊技回における停止結果データがセットされるとともに、表示継続時間カウンタ142に表示継続時間抽選において当選となった表示継続時間データHK1~HK3がセットされる。
Thus, by executing the variable information setting process (FIG. 52), the stop result data in the current game turn is set in the
特図変動開始処理(図35)の説明に戻り、ステップS1012にて変動情報設定処理を実行した後は、特定制御用のワークエリア121に設けられている特図特電タイマカウンタの設定処理を実行する(ステップS1013)。特図特電タイマカウンタは、タイマ割込み処理(図26)のステップS509におけるタイマ更新処理にて1減算されて更新されるタイマカウンタである。遊技回用の演出として第1特図表示部37a又は第2特図表示部37bにおける絵柄の変動表示と図柄表示装置41における図柄の変動表示とが行われるが、これらの各変動表示が終了される場合にはその遊技回の停止結果が表示された状態(図柄表示装置41では有効ライン上に所定の図柄の組合せが待機された状態)で最終停止時間に亘って最終停止表示される。この場合に、ステップS1012にて取得される表示継続時間は1遊技回分のトータル時間となっており、ステップS1013における特図特電タイマカウンタの設定処理ではステップS1012にて取得された表示継続時間から最終停止時間分を差し引いた時間の情報を特図特電タイマカウンタにセットする。
Returning to the explanation of the special figure fluctuation start process (FIG. 35), after executing the fluctuation information setting process in step S1012, the setting process of the special figure special electric timer counter provided in the
その後、変動用コマンド送信処理を実行する(ステップS1014)。当該送信処理では、変動用コマンドを音光側CPU93に送信する。変動用コマンドには、変動用コマンドであることを示す識別データと、ステップS1012にて表示継続時間カウンタ142に設定した表示継続時間データとが含まれている。音光側CPU93は、変動用コマンドに基づいて図柄表示装置41における図柄の変動表示の開始タイミングであることを把握するとともに、当該図柄の変動表示における表示継続時間を把握する。なお、変動用コマンド送信処理の詳細については後述する。
After that, a variation command transmission process is executed (step S1014). In the transmission process, a variation command is transmitted to the sound and light side CPU 93 . The variation command includes identification data indicating that it is a variation command, and display duration data set in the
その後、種別コマンド送信処理を実行する(ステップS1015)。当該送信処理では、種別コマンドを音光側CPU93に送信する。種別コマンドには、種別コマンドであることを示す識別データと、当否判定処理の結果に対応したデータと、振分判定の結果に対応したデータと、高確率モードであるか否かのデータと、高頻度サポートモードであるか否かのデータとが含まれている。音光側CPU93は、変動用コマンド及び種別コマンドを受信した場合、当否判定処理の結果、振分判定の結果及び表示継続時間に対応する図柄の変動表示を行うために表示発光部53の発光制御、スピーカ部54の音出力制御及び図柄表示装置41の表示制御を行う。また、音光側CPU93は、種別コマンドを受信した場合、高確率モードであるか否かのデータ設定及び高頻度サポートモードであるか否かのデータ設定を行う。
After that, type command transmission processing is executed (step S1015). In the transmission process, the type command is transmitted to the sound and light side CPU 93 . The type command includes identification data indicating that it is a type command, data corresponding to the result of the success/failure determination process, data corresponding to the result of the distribution determination, data indicating whether or not the mode is the high probability mode, and data indicating whether or not it is in the high-frequency support mode. When the sound and light side CPU 93 receives the variation command and the type command, the light emission control of the display
その後、第1特図表示部37a及び第2特図表示部37bのうち今回の遊技回の実行対象側の表示部において、絵柄の変動表示を開始させる(ステップS1016)。その後、特図特電カウンタを1加算して(ステップS1017)、本特図変動開始処理を終了する。特図変動開始処理が実行される場合における特図特電カウンタの数値情報は「0」であるため、ステップS1017の処理が実行された場合には特図特電カウンタの数値情報は「1」となる。
After that, the variable display of the pattern is started in the display part of the execution target side of the game cycle of this time among the first special figure display part 37a and the second special
<特図変動中処理>
次に、特図特電制御処理(図30)のステップS905における特図変動中処理について説明する。
<Process during special figure fluctuation>
Next, the processing during special figure fluctuation in step S905 of the special figure special electric control processing (FIG. 30) will be described.
特図変動中処理では、遊技回の継続時間中であって、最終停止表示前のタイミングであるか否かを判定し、最終停止表示前であれば第1特図表示部37a及び第2特図表示部37bのうち今回の遊技回の実行対象側における絵柄の表示態様を規則的に変化させるための処理を実行する。この規則的な変化は、最終停止表示を開始させるタイミングとなるまで継続される。また、この規則的な変化は、当たり結果となるか否か及びリーチ表示が発生するか否かに関係なく、一定の態様で行われる。
In the special figure fluctuation process, during the duration of the game round, it is determined whether it is the timing before the final stop display, and if it is before the final stop display, the first special figure display unit 37a and the second special A process for regularly changing the display mode of the pattern on the execution target side of the current game round in the
また、最終停止表示させるタイミングとなるまで特図変動中処理にて待機するのではなく、最終停止表示させるタイミングではない場合には上記規則的に変化させるための処理を実行した後に、本特図変動中処理を終了する。したがって、遊技回用の演出が開始された後は、最終停止表示させるタイミングとなるまで、特図特電制御処理が起動される度に特図変動中処理が起動される。また、最終停止表示させるタイミングとなった場合には、図柄表示装置41にて今回の遊技回の停止結果を最終停止表示させるために、最終停止コマンドを音光側CPU93に送信するとともに、第1特図表示部37a及び第2特図表示部37bのうち今回の遊技回の実行対象側における絵柄の表示態様を今回の遊技回の抽選結果に対応した表示態様とする。また、遊技回の最終停止時間(0.5秒)の情報を主側ROM64から読み出し、特図特電タイマカウンタにセットする。そして、特図特電カウンタの値を1加算することで、当該カウンタの値を特図変動中処理に対応したものから特図確定中処理に対応したものに更新する。
In addition, instead of waiting in the special figure fluctuation process until the timing of the final stop display, if it is not the time to display the final stop, after executing the process for changing regularly, this special figure Terminate the process during fluctuation. Therefore, after the effect for the game round is started, the special figure fluctuation process is started each time the special figure special electric control process is started until the timing of the final stop display. Further, when it is time to display the final stop, in order to display the final stop result of the current game round on the
<特図確定中処理>
次に、特図特電制御処理(図30)のステップS906における特図確定中処理について説明する。
<Processing during special figure confirmation>
Next, the processing during special figure determination in step S906 of the special figure special electric control processing (FIG. 30) will be described.
特図確定中処理では、今回の遊技回の最終停止時間が経過したか否かを判定し、当該最終停止時間が経過している場合には今回の遊技回の契機となった当否判定の結果が大当たり結果又は小当たり結果であるか否かを判定する。今回の遊技回の契機となった当否判定結果が大当たり結果及び小当たり結果のいずれでもない場合には、特定制御用のワークエリア121におけるデータモードエリアの高確率モードフラグに「1」がセットされているか否かを判定する。主側CPU63は遊技回を開始させる場合における当否判定処理において高確率モードフラグに「1」がセットされているか否かを判定することで、当否テーブルとして高確当否テーブル64g及び低確当否テーブル64a~64fのうちいずれを参照すべきかを特定する。既に説明したとおり、高確率モードフラグには実行契機となった大当たり結果の種類に関係なく開閉実行モードが終了する場合に「1」がセットされる。高確率モードフラグに「1」がセットされている場合、特定制御用のワークエリア121に設けられた高確率継続カウンタの値を1減算する。高確率継続カウンタは開閉実行モードが終了した後における遊技回の消化回数(具体的には「8」)が高確率モードを終了させる契機となる回数となったか否かを主側CPU63にて特定するためのカウンタである。1減算後における高確率継続カウンタの値が「0」である場合、高確率モードフラグを「0」クリアするとともに、高頻度サポートモードフラグを「0」クリアする。
In the special figure confirmation process, it is determined whether or not the final stop time of this game round has passed, and if the final stop time has passed, the result of the success or failure judgment that triggered this game round is a big hit result or a small hit result. If the win/loss determination result that triggered the current game round is neither the big win result nor the small win result, the high probability mode flag in the data mode area in the
一方、特図確定中処理(ステップS906)において、今回の遊技回の契機となった当否判定の結果が大当たり結果又は小当たり結果であると判定した場合には、主側ROM64に予め記憶されているオープニング時間(例えば4秒)の情報を読み出し、そのオープニング時間の情報を特図特電タイマカウンタにセットする。その後、オープニングコマンドを音光側CPU93に送信する。オープニングコマンドは、音光側CPU93に対して開閉実行モード用の演出を開始させるタイミングであることを認識させるためのコマンドである。オープニングコマンドには、開閉実行モードの契機となった遊技結果が各種大当たり結果及び小当たり結果のうちいずれであるかを示す情報も含まれる。したがって、音光側CPU93は、開閉実行モードの契機となった遊技結果に対応した態様で、開閉実行モードの演出を実行させることが可能となる。その後、特図特電カウンタの値を1加算することにより「2」が格納されていた当該特図特電カウンタの値を「3」に変更して、本特図確定中処理を終了する。
On the other hand, in the special figure confirmation process (step S906), if it is determined that the result of the success or failure determination that triggered the game round this time is a big hit result or a small hit result, it is stored in advance in the
<特電開始処理>
次に、特図特電制御処理(図30)のステップS907における特電開始処理について説明する。
<Special electric start processing>
Next, the special electric start processing in step S907 of the special electric electric control processing (FIG. 30) will be described.
特電開始処理では、今回の開閉実行モードにおけるオープニング時間が経過したか否かを判定し、当該オープニング時間が経過したと判定した場合には、今回の開閉実行モードの実行契機がいずれかの大当たり結果であるか否かを判定する。今回の開閉実行モードの実行契機がいずれかの大当たり結果であると判定した場合には、特定制御用のワークエリア121に設けられたラウンドカウンタに、今回の大当たり結果に対応したラウンド遊技の回数の値(「4」、「8」又は「16」)をセットし、特定制御用のワークエリア121に設けられた入賞カウンタに「10」をセットする。ラウンドカウンタは、開閉実行モードにおいて残りのラウンド遊技の回数を主側CPU63にて特定するためのカウンタであり、入賞カウンタは、一のラウンド遊技又は一の開閉数規定モードにおいて、上限個数の遊技球の入賞が発生したか否かを主側CPU63にて特定するためのカウンタである。その後、大当たり結果に対応した開放継続時間の読み出し処理を実行する。
In the special electric start process, it is determined whether or not the opening time in the opening and closing execution mode of this time has passed, and if it is determined that the opening time has passed, the execution trigger of the opening and closing execution mode of this time is one of the jackpot results It is determined whether or not. When it is determined that the current opening/closing execution mode execution opportunity is one of the jackpot results, the round counter provided in the
一方、今回の開閉実行モードの実行契機がいずれの大当たり結果でもないと判定した場合、すなわち今回の開閉実行モードの実行契機が小当たり結果である場合には、特定制御用のワークエリア121に設けられた開閉カウンタに「5」をセットするとともに、特定制御用のワークエリア121に設けられた入賞カウンタに「10」をセットする。開閉カウンタは、開閉数規定モードの開閉実行モードにおいて、特電入賞装置32を開閉する回数を主側CPU63にて特定するためのカウンタである。その後、小当たり結果に対応した開放継続時間の読み出し処理を実行する。当該開放継続時間は、主側ROM64に予め記憶されており、具体的には、遊技球の発射周期(0.6秒)よりも短い、0.05秒となっている。
On the other hand, if it is determined that the execution trigger of the opening and closing execution mode this time is not any big winning result, that is, if the execution trigger of the opening and closing execution mode this time is a small winning result, it is provided in the
今回の開閉実行モードの実行契機がいずれかの大当たり結果であると判定した場合において上述した開放継続時間の読み出し処理を実行した場合、又は今回の開閉実行モードの実行契機がいずれの大当たり結果でもないと判定した場合において上述した開放継続時間の情報の読み出しを行った場合には、読み出した開放継続時間の情報を特図特電タイマカウンタにセットし、特電入賞装置32を開放状態とするための開放設定処理を実行する。その後、開放コマンドを出力する。開放コマンドは、音光側CPU93に対して特電入賞装置32が開放されたタイミングであることを認識させるためのコマンドである。音光側CPU93は、当該開放コマンドを受信することにより、開閉実行モード中の演出をそれに合わせて切り換えるための制御を実行する。その後、特図特電カウンタを1加算することにより「3」が格納されていた当該特図特電カウンタの値を「4」に変更して、本特電開始処理を終了する。
When it is determined that the execution trigger of the current opening/closing execution mode is one of the jackpot results, and when the above-mentioned open duration reading process is executed, or when the execution trigger of the opening/closing execution mode this time is none of the jackpot results. In the case where it is determined that the information on the open duration is read, the information on the read open duration is set in the special figure special electric timer counter, and the special
<特電開放中処理>
次に、特図特電制御処理(図30)のステップS908における特電開放中処理について説明する。
<Processing during opening of the special train>
Next, a description will be given of the special electric open processing in step S908 of the special electric electric control processing (FIG. 30).
特電開放中処理では、今回の開閉実行モードがラウンド数規定モードである場合には1のラウンド遊技の終了条件が成立しているか否かを判定し、当該終了条件が成立している場合には特電入賞装置32を閉鎖状態とするとともに、閉鎖コマンドを音光側CPU93に送信する。閉鎖コマンドは、特電入賞装置32が閉鎖されたタイミングであることを音光側CPU93に認識させるためのコマンドである。また、1減算後のラウンドカウンタの値が「0」となっているか否かを判定し、「0」となっていない場合には、特図特電タイマカウンタに閉鎖時間をセットする。当該閉鎖時間は、開閉実行モードへの移行契機となった遊技結果の種類に関係なく一定となっており、具体的には遊技球の発射周期よりも長い2秒となっている。また、特電入賞装置32を閉鎖状態とした場合には、ラウンドカウンタの値が「0」であるか否かに関係なく、特図特電カウンタを1加算する。この場合、特電開放中処理が実行される場合における特図特電カウンタの値は「4」であるため、1加算後は「5」となる。
In the special electric open processing, if the current open/close execution mode is the round number regulation mode, it is determined whether or not the end condition of the round game of 1 is satisfied, and if the end condition is satisfied The special electric
今回の開閉実行モードが開閉数規定モードである場合には、特電入賞装置32の開放継続時間が経過している場合には特電入賞装置32を閉鎖状態とするとともに、閉鎖コマンドを音光側CPU93に送信する。そして、1減算後の開閉カウンタの値が「0」となっているか否かを判定し、「0」となっていない場合には、特図特電タイマカウンタに閉鎖時間をセットする。当該閉鎖時間は、既に説明したとおり、開閉実行モードへの移行契機となった遊技結果の種類に関係なく一定となっている。また、開放継続時間が経過していない場合には特電入賞装置32への入賞が発生しているか否かを判定し、入賞が発生している場合には入賞カウンタを1減算する。そして、1減算後の入賞カウンタの値が「0」となっている場合には、開閉カウンタを「0」クリアするとともに、特電入賞装置32を閉鎖状態とする。また、特電入賞装置32を閉鎖状態とした場合には、開閉カウンタの値が「0」であるか否かに関係なく、特図特電カウンタを1加算する。この場合、特電開放中処理が実行される場合における特図特電カウンタの値は「4」であるため、1加算後は「5」となる。
When the current opening/closing execution mode is the opening/closing number regulation mode, if the opening continuation time of the special electric
<特電閉鎖中処理>
次に、特図特電制御処理(図30)のステップS909における特電閉鎖中処理について説明する。
<Treatment during special train closure>
Next, the processing during special electric closing in step S909 of the special electric electric control processing (FIG. 30) will be described.
特電閉鎖中処理では、ラウンドカウンタ及び開閉カウンタの両方が「0」であるか否かを判定する。いずれか一方が「0」ではない場合には、閉鎖時間が経過したか否かを判定する。閉鎖時間が経過していない場合にはそのまま本特電閉鎖中処理を終了し、閉鎖時間が経過している場合には、特電入賞装置32を開放状態とするとともに、今回の開閉実行モードの実行契機となった当たり結果に対応した開放継続時間を特図特電タイマカウンタにセットする。また、特電入賞装置32を開放状態とした場合には、開放コマンドを音光側CPU93に送信する。その後、特図特電カウンタを1減算した後に、本特電閉鎖中処理を終了する。この場合、特電閉鎖中処理が実行される場合における特図特電カウンタの値は「5」であるため、1減算後は「4」となる。
In the special electric closing process, it is determined whether or not both the round counter and the open/close counter are "0". If either one is not "0", it is determined whether or not the closing time has elapsed. If the closing time has not passed, this special electric closing process is terminated as it is, and if the closing time has passed, the special electric
一方、ラウンドカウンタ及び開閉カウンタの両方が「0」である場合には、エンディングコマンドを音光側CPU93に送信する。エンディングコマンドは、音光側CPU93にエンディング用の演出を開始させるタイミングであることを認識させるためのコマンドである。エンディングコマンドには、開閉実行モードの契機となった遊技結果が各種大当たり結果及び小当たり結果のうちいずれであるかを示す情報も含まれる。したがって、音光側CPU93は、開閉実行モードの契機となった遊技結果に対応させた態様で、エンディング演出を実行させることが可能となる。また、主側ROM64に予め記憶されているエンディング時間(例えば6秒)の情報を読み出し、そのエンディング時間の情報を、特図特電タイマカウンタにセットする。ちなみに、当該エンディング時間は、開閉実行モードへの移行契機となった遊技結果の種類に関係なく一定となっている。その後、特図特電カウンタを1加算した後に、本特電閉鎖中処理を終了する。この場合、特電閉鎖中処理が実行される場合における特図特電カウンタの値は「5」であるため、1加算後は「6」となる。
On the other hand, when both the round counter and the open/close counter are "0", an ending command is transmitted to the sound and light side CPU 93. FIG. The ending command is a command for making the sound/light side CPU 93 recognize that it is time to start the ending effect. The ending command also includes information indicating whether the game result that triggered the opening/closing execution mode is one of various big win results and small win results. Therefore, the sound/light side CPU 93 can execute the ending effect in a manner corresponding to the game result that triggered the opening/closing execution mode. Also, the information of the ending time (for example, 6 seconds) stored in advance in the
<特電終了処理>
次に、特図特電制御処理(図30)のステップS910における特電終了処理について説明する。
<Special call end processing>
Next, the special electric end processing in step S910 of the special electric electric control processing (FIG. 30) will be described.
特電終了処理では、エンディング時間が経過したか否かを判定する。エンディング時間が経過したと判定した場合には、遊技状態移行処理を実行し、特図特電カウンタを「0」クリアして、本特電終了処理を終了する。ここで、遊技状態移行処理について説明する。 In the special call ending process, it is determined whether or not the ending time has passed. When it is determined that the ending time has elapsed, the game state transition processing is executed, the special figure special electric counter is cleared to "0", and the special electric end processing is ended. Here, the game state transition processing will be described.
遊技状態移行処理では、今回終了した開閉実行モードの移行の契機となった当否判定の結果が大当たり結果である場合、特定制御用のワークエリア121におけるデータエリアの高確率モードフラグ及び高頻度サポートモードフラグに「1」をセットとともに、特定制御用のワークエリア121における高確率継続カウンタに「8」をセットする。これにより、開閉実行モード後の遊技状態が高確率モードであって高頻度サポートモードとなるとともに、当該遊技状態は遊技回が8回消化されるまで継続されることとなる。
In the game state transition process, if the result of the success/failure determination that triggered the transition to the opening/closing execution mode that ended this time is a jackpot result, the high probability mode flag of the data area in the
遊技状態移行処理では、今回終了した開閉実行モードの移行の契機となった当たり結果が小当たり結果である場合、特定制御用のワークエリア121に設けられた小当たり後カウンタに「30」をセットして、本遊技状態移行処理を終了する。小当たり後カウンタは、小当たり結果となってから小当たり後用基準回数の遊技回が既に消化されたか否かを主側CPU63にて特定するためのカウンタである。小当たり後カウンタの値は遊技回が終了される度に1減算される。また、開閉実行モードの移行に際して、小当たり後カウンタの値は「0」クリアされる。小当たり後カウンタの値が1以上の場合には、遊技回における表示継続時間の選択が、小当たり結果後に対応した態様で行われる。
In the game state transition process, if the winning result that triggered the transition to the opening/closing execution mode that has ended this time is a small winning result, a post-small winning counter provided in the
次に、タイマ割込み処理(図26)のステップS514にて実行される表示制御処理の説明に先立ち、主側ROM64に記憶されている保留表示データテーブル64sについて説明する。保留表示データテーブル64sは、第1特図保留表示部37c、第2特図保留表示部37d及び普図保留表示部38bの表示制御を行うためのデータテーブルである。
Next, before describing the display control processing executed in step S514 of the timer interrupt processing (FIG. 26), the pending display data table 64s stored in the
図53(a)は保留表示データテーブル64sのデータ構成を説明するための説明図であり、図53(b)は保留数に対応する保留表示データの取得態様を説明するための説明図であり、図53(c)は比較のために示す従来の保留表示データテーブルのデータ構成を説明するための説明図である。図53(a)に示すように、保留表示データテーブル64sは主側ROM64において「9190H」~「9192H」のアドレス範囲に記憶されている。図53(b)に示すように、保留表示データHR0~HR4は1バイトのデータであり、保留表示データHR0~HR4の上位4ビットは「0000B」で共通している。
FIG. 53(a) is an explanatory diagram for explaining the data configuration of the pending display data table 64s, and FIG. 53(b) is an explanatory diagram for explaining how to acquire pending display data corresponding to the number of pending. , FIG. 53(c) is an explanatory diagram for explaining the data structure of a conventional pending display data table shown for comparison. As shown in FIG. 53(a), the pending display data table 64s is stored in the
図53(a)に示すように、保留表示データテーブル64sには、「0」~「4」の保留数に対応する5個の保留表示データHR0~HR4の下位4ビットが設定されている。具体的には、保留表示データテーブル64sの開始アドレスである「9190H」に対応する1バイトのエリアの下位4ビット(第0~第3ビット)には第0保留表示データHR0の下位4ビット(「0000B」)が設定されているとともに、当該エリアの上位4ビット(第4~第7ビット)には第1保留表示データHR1の下位4ビット(「0001B」)が設定されている。「9190H」に続く「9191H」に対応する1バイトのエリアの下位4ビットには第2保留表示データHR2の下位4ビット(「0011B」)が設定されているとともに、当該エリアの上位4ビットには第3保留表示データHR3の下位4ビット(「0111B」)が設定されている。「9191H」に続く「9192H」に対応する1バイトのエリアの下位4ビットには第4保留表示データHR4の下位4ビット(「1111B」)が設定されているとともに、当該エリアの上位4ビットには使用されない調整データとして「0000B」が設定されている。 As shown in FIG. 53(a), in the pending display data table 64s, the lower 4 bits of five pending display data HR0 to HR4 corresponding to the pending numbers "0" to "4" are set. Specifically, the lower 4 bits (0th to 3rd bits) of the 1-byte area corresponding to the start address "9190H" of the pending display data table 64s are the lower 4 bits (0th to 3rd bits) of the 0th pending display data HR0. "0000B") are set, and the lower 4 bits ("0001B") of the first reserved display data HR1 are set in the upper 4 bits (4th to 7th bits) of the area. The lower 4 bits ("0011B") of the second pending display data HR2 are set in the lower 4 bits of the 1-byte area corresponding to "9191H" following "9190H", and the upper 4 bits of the area are set to is set with the lower 4 bits (“0111B”) of the third reserved display data HR3. The lower 4 bits ("1111B") of the fourth pending display data HR4 are set in the lower 4 bits of the 1-byte area corresponding to "9192H" following "9191H", and the upper 4 bits of the area are set to is set to "0000B" as unused adjustment data.
後述する表示制御処理(図54)のステップS1501における第1特図保留表示データ取得処理、ステップS1503における第2特図保留表示データ取得処理及びステップS1505における普図保留表示データ取得処理では、保留数に対応する保留表示データHRn(nは0~4のいずれかの整数)の下位4ビットがWレジスタ104aの下位4ビット(第0~第3ビット)にロードされるとともに、当該Wレジスタ104aの上位4ビット(第4~第7ビット)が「0」でマスクされる。これにより、保留数に対応する保留表示データHR0~HR4の全体をWレジスタ104aにセットすることができる。
Display control processing to be described later (Figure 54) in step S1501 first special figure pending display data acquisition processing, step S1503 second special figure pending display data acquisition processing and step S1505 in normal figure pending display data acquisition processing, the number of pending are loaded into the lower 4 bits (0th to 3rd bits) of the
図53(a)に示すように、保留表示データテーブル64sにおいて5つの保留表示データHR0~HR4の下位4ビットは、主側ROM64において合計3バイトのエリアに設定されている。これに対して、1バイトの保留表示データHR0~HR4の全体を保留表示データテーブル64sに記憶しておく構成とすると、図53(c)に示すように、5つの保留表示データHR0~HR4を設定するために合計5バイトのエリアが必要となる。このように、5つの保留表示データHR0~HR4の下位4ビットのみが保留表示データテーブル64sに設定されているデータ構成であることにより、主側ROM64において保留表示データテーブル64sを記憶しておくためのデータ容量が低減されている。
As shown in FIG. 53(a), the lower 4 bits of the five pending display data HR0 to HR4 in the pending display data table 64s are set in a 3-byte area in the
次に、主側CPU63にて実行される表示制御処理について図54のフローチャートを参照しながら説明する。表示制御処理はタイマ割込み処理(図26)のステップS514にて実行される。なお、表示制御処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the display control processing executed by the
表示制御処理では、まず第1特図保留表示データ取得処理を実行する(ステップS1501)。第1特図保留表示データ取得処理では、特定制御用のワークエリア121における第1特図保留数カウンタ118を参照して第1特図保留エリア115の保留数を把握する。その後、主側ROM64における保留表示データテーブル64sに基づいて当該把握した保留数に対応する保留表示データHRn(nは0~4のいずれかの整数)の下位4ビットをWレジスタ104aの下位4ビット(第0~第3ビット)にロードするとともに、Wレジスタ104aの上位4ビット(第4~第7ビット)を「0」でマスクする。これにより、第1特図保留数カウンタ118の値に対応する保留表示データHRnの全体をWレジスタ104aにセットすることができる。なお、第1特図保留表示データ取得処理の詳細については後述する。
In the display control process, the first special figure pending display data acquisition process is executed (step S1501). In the first special figure reservation display data acquisition process, the number of reservations in the first special
その後、ステップS1501にてWレジスタ104aにセットした保留表示データHRnを特定制御用のワークエリア121に設けられた第1特図保留表示エリアにセットする(ステップS1502)。第1特図保留表示エリアは、第1特図保留表示部37cの表示制御を行うための表示データがセットされる記憶エリアである。第1特図保留表示エリアは1バイトからなる。第1特図保留表示エリアに設定された保留表示データHRnは、ステップS1507にて第1特図保留表示部37cの表示制御を行うために主制御基板61に設けられた第1特図用ドライバ回路に出力される。
After that, the reservation display data HRn set in the
その後、第2特図保留表示データ取得処理を実行する(ステップS1503)。第2特図保留表示データ取得処理では、特定制御用のワークエリア121における第2特図保留数カウンタ119を参照して第2特図保留エリア116の保留数を把握する。その後、主側ROM64における保留表示データテーブル64sに基づいて当該把握した保留数に対応する保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビット(第0~第3ビット)に設定するとともに、Wレジスタ104aの上位4ビット(第4~第7ビット)を「0」でマスクする。これにより、第2特図保留数カウンタ119の値に対応する保留表示データHRnの全体をWレジスタ104aにセットすることができる。なお、第2特図保留表示データ取得処理の詳細については後述する。
After that, the second special figure reservation display data acquisition process is executed (step S1503). In the second special figure reservation display data acquisition process, the number of reservations in the second special
その後、ステップS1503にてWレジスタ104aにセットした保留表示データHRnを特定制御用のワークエリア121に設けられた第2特図保留表示エリアにセットする(ステップS1504)。第2特図保留表示エリアは、第2特図保留表示部37dの表示制御を行うための表示データがセットされる記憶エリアである。第2特図保留表示エリアは1バイトからなる。第2特図保留表示エリアにセットされた保留表示データHRnは、ステップS1507にて第2特図保留表示部37dを表示制御するために主制御基板61に設けられた第2特図用ドライバ回路に出力される。
After that, the pending display data HRn set in the
その後、普図保留表示データ取得処理を実行する(ステップS1505)。普図保留表示データ取得処理では、特定制御用のワークエリア121における普図保留数カウンタ127を参照して普図保留エリア114の保留数を把握する。その後、主側ROM64における保留表示データテーブル64sに基づいて当該把握した保留数に対応する保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビット(第0~第3ビット)にセットするとともに、Wレジスタ104aの上位4ビット(第4~第7ビット)を「0」でマスクする。これにより、普図保留数カウンタ127の値に対応する保留表示データHRnの全体をWレジスタ104aにセットすることができる。なお、普図保留表示データ取得処理の詳細については後述する。
After that, normal figure reservation display data acquisition processing is executed (step S1505). In the normal pattern reservation display data acquisition process, the normal pattern reservation number counter 127 in the
その後、ステップS1505にてWレジスタ104aにセットした保留表示データHRnを特定制御用のワークエリア121に設けられた普図保留表示エリアにセットする(ステップS1506)。普図保留表示エリアは、普図保留表示部38bの表示制御を行うための表示データがセットされる記憶エリアである。普図保留表示エリアは1バイトからなる。普図保留表示エリアに設定された保留表示データHRnは、ステップS1507にて普図保留表示部38bの表示制御を行うために主制御基板61に設けられた普図用ドライバ回路に出力される。
After that, the suspension display data HRn set in the
その後、各種表示データの出力処理を実行して(ステップS1507)、本表示制御処理を終了する。ステップS1507における各種表示データの出力処理では、特定制御用のワークエリア121における第1特図保留表示エリアにセットされている保留表示データHRnを第1特図用ドライバ回路に出力し、第2特図保留表示エリアに格納されている保留表示データHRnを第2特図用ドライバ回路に出力し、普図保留表示エリアに格納されている保留表示データHRnを普図用ドライバ回路に出力する。
After that, output processing of various display data is executed (step S1507), and the present display control processing ends. In the output processing of various display data in step S1507, the holding display data HRn set in the first special figure holding display area in the
次に、表示制御処理(図54)のステップS1501にて実行される第1特図表示データ取得処理のプログラム内容について図55(a)の説明図を参照しながら説明する。図55(a)に示すように本プログラムには、行番号として「2101」~「2105」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 Next, the program content of the 1st special figure display data acquisition process performed in step S1501 of display control processing (FIG. 54) is demonstrated, referring explanatory drawing of Fig.55 (a). As shown in FIG. 55(a), "2101" to "2105" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「2101」の行番号には「LD W,(THRYUH1)」という命令が設定されている。「LD」はLD命令であり、「W」は転送先としてWレジスタ104aを指定する内容である。「THRYUH1」は特定制御用のワークエリア121における第1特図保留数カウンタ118のアドレスであり、「(THRYUH1)」は第1特図保留数カウンタ118に格納されているデータを「転送先」にロードする内容である。既に説明したとおり、第1特図保留数カウンタ118には、0~4のいずれかの数値データが格納されている。「LD W,(THRYUH1)」が実行されることにより、「転送先」のWレジスタ104aに第1特図保留数カウンタ118のデータがロードされる。
The command "LD W, (THRYUH1)" is set at the line number "2101". "LD" is the LD instruction, and "W" is the content specifying the
「2102」の行番号には「LD B,04H」という命令が設定されている。「LD」はLD命令であり、「B」は転送先としてBレジスタ105aを指定する内容であり、「04H」は「転送元」として「04H」という数値データを指定する内容である。「04H」は後述する行番号「2104」にて呼び出される保留表示データ取得実行処理(図55(b))において保留表示データテーブル64sから取得するアドレスデータのビット数(取得ビット数)である。「LD B,04H」が実行されることにより、「転送先」のBレジスタ105aに保留表示データテーブル64sから取得するアドレスデータのビット数(「4」)が設定される。
The command "LD B, 04H" is set at the line number "2102". "LD" is the LD instruction, "B" is the content specifying the
「2103」の行番号には「LD HL,TBL_LEDHYU_B」という命令が設定されている。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容である。「TBL_LEDHYU_B」は、取得開始アドレスを保留表示データテーブル64sの開始アドレス(「9190H」)とするための2バイトの数値データであり、具体的には「0C80H」である。「LD HL,TBL_LEDHYU_B」が実行されることにより、「転送先」のHLレジスタ107に「0C80H」がロードされる。
A command "LD HL, TBL_LEDHYU_B" is set at the line number "2103". "LD" is the LD instruction, and "HL" is the content specifying the HL register 107 as the transfer destination. "TBL_LEDHYU_B" is 2-byte numerical data for setting the acquisition start address to the start address ("9190H") of the pending display data table 64s, specifically "0C80H". By executing “LD HL, TBL_LEDHYU_B”, “0C80H” is loaded into the “transfer destination”
「TBL_LEDHYU_B」は、「{(保留表示データテーブル64sの開始アドレス)-9000H}×8」という式で算出される。「TBL_LEDHYU_B」における第3~第14ビットには、開始アドレス「9190H」における第0~第11ビットのデータが設定されている。既に説明したとおり、LDB命令では、取得データ指定データにおける第3~第14ビットのデータが取得開始アドレスの第0~第11ビットに設定されるとともに、取得開始アドレスの第12~第15ビットにデータテーブルの基準アドレス(「9000H」)における第12~第15ビットのデータが設定される。「{(保留表示データテーブル64sの開始アドレス)-9000H}×8」の式で算出される「TBL_LEDHYU_B」を取得データ指定データとして設定することにより、保留表示データテーブル64sの開始アドレスを取得開始アドレスとすることができる。 “TBL_LEDHYU_B” is calculated by the formula “{(start address of pending display data table 64s)−9000H}×8”. The data of the 0th to 11th bits of the start address "9190H" are set in the 3rd to 14th bits of "TBL_LEDHYU_B". As already explained, in the LDB instruction, the data of the 3rd to 14th bits in the acquisition data designation data are set to the 0th to 11th bits of the acquisition start address, and are set to the 12th to 15th bits of the acquisition start address. The data of the 12th to 15th bits at the reference address ("9000H") of the data table are set. By setting "TBL_LEDHYU_B" calculated by the formula "{(start address of the pending display data table 64s)-9000H}×8" as the acquisition data designation data, the start address of the pending display data table 64s is obtained as the acquisition start address. can be
行番号「2104」にて呼び出す保留表示データ取得実行処理(図55(b))では、第1特図保留数カウンタ118の値が「0」である場合、HLレジスタ107に格納されている「0C80H」が取得データ指定データとして使用される。一方、第1特図保留数カウンタ118の値が「1」以上である場合、HLレジスタ107に格納されている数値情報は、LDB命令が実行される前に当該第1特図保留数カウンタ118の値に対応する数値情報に変更される。
In the pending display data acquisition execution process (FIG. 55(b)) called at line number "2104", when the value of the first special figure pending number counter 118 is "0", stored in the HL register 107 " 0C80H" is used as acquisition data designation data. On the other hand, if the value of the first special figure reservation number counter 118 is greater than or equal to "1", the numerical information stored in the
「2104」の行番号には「CALLS LDBGET」という命令が設定されている。「LDBGET」は後述する保留表示データ取得実行処理(図55(b))である。「CALLS LDBGET」という命令は、保留表示データ取得実行処理というサブルーチンを呼び出すための命令である。詳細は後述するが、行番号「2104」にて保留表示データ取得実行処理が実行されることにより、第1特図保留数カウンタ118の値に対応する保留表示データHRnがWレジスタ104aに設定される。保留表示データ取得実行処理のサブルーチンが終了した場合には、「2105」の行番号に進む。
A command "CALLS LDBGET" is set at the line number "2104". "LDBGET" is pending display data acquisition execution processing (FIG. 55(b)), which will be described later. The command "CALLS LDBGET" is a command for calling a subroutine called hold display data acquisition execution processing. Although the details will be described later, by executing the pending display data acquisition execution process at the line number "2104", the pending display data HRn corresponding to the value of the first special figure pending number counter 118 is set in the
「2105」の行番号には「RET」という命令が設定されている。既に説明したとおり、第1特図表示データ取得処理は表示制御処理(図54)のステップS1501にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、表示制御処理(図54)のステップS1502に進むことになる。 A command "RET" is set at the line number "2105". As already explained, the first special figure display data acquisition process is a subroutine executed in step S1501 of the display control process (FIG. 54). Therefore, by executing the command "RET", the process proceeds to step S1502 of the display control process (FIG. 54).
次に、主側CPU63にて実行される保留表示データ取得実行処理について図55(b)の説明図を参照しながら説明する。図55(b)は保留表示データ取得実行処理のプログラム内容を説明するための説明図である。保留表示データ取得実行処理は、第1特図保留表示データ取得処理(図55(a))の行番号「2104」にて実行される。また、保留表示データ取得実行処理は、後述する第2特図保留表示データ取得処理(図55(c))の行番号「2304」、及び後述する普図保留表示データ取得処理(図55(d))の行番号「2404」においても実行される。まず保留表示データ取得実行処理が第1特図保留表示データ取得処理(図55(a))の行番号「2104」にて実行される場合について説明する。
Next, the pending display data acquisition execution process executed by the
図55(b)に示すように、本プログラムには、行番号として「2201」~「2208」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 As shown in FIG. 55(b), "2201" to "2208" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
図55(b)に示すように、「2201」の行番号には「LDBGET」が設定されている。これは命令ではなくパチンコ機10の開発者によるプログラムの確認に際して参照されるデータである。したがって、行番号「2201」では何ら命令が実行されることなく行番号「2202」に進む。
As shown in FIG. 55(b), "LDBGET" is set to the line number of "2201". This is not an instruction but data referred to when the developer of the
「2202」の行番号には「LD A,B」という命令が設定されている。「LD」はLD命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「B」は転送元としてBレジスタ105aを指定する内容である。既に説明したとおり、第1特図保留表示データ取得処理(図55(a))においてBレジスタ105aには取得ビット数である「04H」が設定されている。このため、「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「04H」が設定される。
The command "LD A, B" is set at the line number "2202". "LD" is the LD instruction, "A" is the content specifying the
「2203」の行番号には「MUL W,A」という命令が設定されている。「MUL」はMUL命令という演算命令であり、「W」はWレジスタ104aを指定する内容であり、「A」はAレジスタ104bを指定する内容である。「MUL W,A」が実行されることにより、Wレジスタ104aの値とAレジスタ104bの値とを乗算する演算が行われるとともに当該演算の結果がWAレジスタ104に格納される。既に説明したとおり、第1特図保留表示データ取得処理(図55(a))の行番号「2103」において、HLレジスタ107には第1特図保留数カウンタ118における「0」の値に対応する取得データ指定データ(「0C80H」)が格納されている。「(第1特図保留数カウンタ118の値)×(取得ビット数)」の演算結果のデータは、HLレジスタ107に格納されている当該取得データ指定データを第1特図保留数カウンタ118の値に対応するデータに変更するために用いられる。
The command "MUL W, A" is set at the line number "2203". "MUL" is an operation instruction called a MUL instruction, "W" is the content specifying the
「2204」の行番号には「ADD HL,WA」という命令が設定されている。「ADD」はADD命令という演算命令であり、「HL」はHLレジスタ107を指定する内容であり、「WA」はWAレジスタ104を指定する内容である。「ADD HL,WA」が実行されることにより、HLレジスタ107の値とWAレジスタ104の値との和がHLレジスタ107に格納される。上述したとおり、第1特図保留表示データ取得処理(図55(a))の行番号「2103」において、HLレジスタ107には第1特図保留数カウンタ118における「0」の値に対応する取得データ指定データ(「0C80H」)が格納されている。また、上述したとおり、WAレジスタ104には、「(第1特図保留数カウンタ118の値)×(取得ビット数)」の演算結果のデータが格納されている。HLレジスタ107に格納されている取得データ指定データに対してWAレジスタ104に格納されている「(第1特図保留数カウンタ118の値)×(取得ビット数)」の演算結果のデータを加算することにより、第1特図保留数カウンタ118の値に対応する取得データ指定データがHLレジスタ107に格納されている状態とすることができる。
The command "ADD HL, WA" is set at the line number "2204". “ADD” is an arithmetic instruction called an ADD instruction; By executing “ADD HL, WA”, the sum of the value of the
「2205」の行番号には、行番号「2202」と同様に、「LD A,B」という命令が設定されている。既に説明したとおり、第1特図保留表示データ取得処理(図55(a))においてBレジスタ105aには取得ビット数として「04H」が設定されている。このため、「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「04H」がロードされる。既に説明したとおり、Bレジスタ105aに格納された「04H」は、「(第1特図保留数カウンタ118の値)×(取得ビット数)」の演算にも用いられた。このように、事前にBレジスタ105aに格納された「04H」は、「(第1特図保留数カウンタ118の値)×(取得ビット数)」の演算に用いられるとともに、LDB命令における取得ビット数を指定するためのデータをAレジスタ104bに設定するために用いられる。
At the line number "2205", the command "LD A, B" is set, like the line number "2202". As already explained, "04H" is set as the number of acquisition bits in the
「2206」の行番号には「DEC A」という命令が設定されている。「DEC」はDEC命令という演算命令であり、「A」はAレジスタ104bを指定する内容である。「DEC A」が実行されることにより、Aレジスタ104bの値が1減算される。上述したとおり、Aレジスタ104bには「04H」が格納されている。このため、行番号「2206」にて「DEC A」が実行されることにより、Aレジスタ104bには「03H」が格納されている状態となる。「03H」は、保留表示データテーブル64sから取得するビット数である「4」から「1」を減算した値である。
The command "DEC A" is set at the line number "2206". "DEC" is a calculation instruction called a DEC instruction, and "A" is the contents of specifying the
行番号「2207」にて「LDB W,(HL).A」というLDB命令が実行される場合、LDB実行回路157においてAレジスタ104bの値を1加算する演算が行われるとともに、当該1加算後の値が取得ビット数のデータとして利用される。このため、行番号「2206」にてAレジスタ104bの値を1減算しておくことにより、LDB命令において保留表示データテーブル64sから取得されるデータのビット数を「4」とすることができる。
When the LDB instruction "LDB W, (HL).A" is executed at line number "2207", the
「2207」の行番号には「LDB W,(HL).A」という命令が設定されている。「LDB」はLDB実行回路157によるLDB命令であり、「HL」は「転送先」としてHLレジスタ107を指定する内容であり、「(HL)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定する内容であり、「A」はAレジスタ104bに格納されている1バイトのデータを取得ビット数指定データに指定する内容である。既に説明したとおり、HLレジスタ107には第1特図保留数カウンタ118の値に対応する取得データ指定データが格納されている状態であるとともに、Aレジスタ104bには取得ビット数(「04H」)から「1」を減算した「03H」が格納されている状態である。また、TPレジスタ111にはデータテーブルの基準アドレスである「9000H」が格納されている状態である。当該状態において、行番号「2207」にて「LDB W,(HL).A」という命令が実行されることにより、転送先であるWレジスタ104aの第0~第3ビットには第1特図保留数カウンタ118の値に対応する保留表示データHRnにおける下位4ビットのデータがロードされるとともに、当該Wレジスタ104aの第4~第7ビットが「0」でマスクされる。
The command "LDB W, (HL).A" is set at the line number "2207". "LDB" is the LDB instruction by the
具体的には、図53(b)に示すように、第1特図保留数カウンタ118の値が「0」である場合、取得開始アドレスが「9190H」となるとともに取得開始ビット目が「0」となり、Wレジスタ104aの第0~第3ビットに保留表示データHR0の下位4ビットがロードされる。第1特図保留数カウンタ118の値が「1」である場合、取得開始アドレスが「9190H」となるとともに取得開始ビット目が「4」となり、Wレジスタ104aの第0~第3ビットに保留表示データHR1の下位4ビットがロードされる。第1特図保留数カウンタ118の値が「2」である場合、取得開始アドレスが「9191H」となるとともに取得開始ビット目が「0」となり、Wレジスタ104aの第0~第3ビットに保留表示データHR2の下位4ビットがロードされる。第1特図保留数カウンタ118の値が「3」である場合、取得開始アドレスが「9191H」となるとともに取得開始ビット目が「4」となり、Wレジスタ104aの第0~第3ビットに保留表示データHR3の下位4ビットがロードされる。第1特図保留数カウンタ118の値が「4」である場合、取得開始アドレスが「9192H」となるとともに取得開始ビット目が「0」となり、Wレジスタ104aの第0~第3ビットに保留表示データHR4の下位4ビットがロードされる。このように、第1特図保留数カウンタ118の値が1増加する度に保留表示データテーブル64sにおけるデータの取得開始位置が4ビットずれる。
Specifically, as shown in FIG. 53(b), when the value of the first special figure reservation number counter 118 is "0", the acquisition start address becomes "9190H" and the acquisition start bit is "0 , and the lower 4 bits of the reserved display data HR0 are loaded into the 0th to 3rd bits of the
LDB命令を利用して保留表示データテーブル64sから取得した保留表示データHRnの下位4ビットをWレジスタ104aの第0~第3ビット(下位4ビット)にロードする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、保留表示データテーブル64sから取得した保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットにロードする処理と、当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
The low 4 bits of the pending display data HRn obtained from the pending display data table 64s using the LDB instruction are loaded into the 0th to 3rd bits (lower 4 bits) of the
「2208」の行番号には「RET」という命令が設定されている。保留表示データ取得実行処理が第1特図保留表示データ取得処理(図55(a))の行番号「2104」にて実行された場合には、「RET」という命令が実行されることで、第1特図保留表示データ取得処理の行番号「2105」に進むことになる。 A command "RET" is set at the line number "2208". When the pending display data acquisition execution process is executed at the line number "2104" of the first special figure pending display data acquisition process (FIG. 55(a)), the command "RET" is executed, It will progress to the line number "2105" of the 1st special figure reservation display data acquisition process.
このように、LDB命令を利用することにより、保留表示データテーブル64sから保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットに取得するとともに、当該Wレジスタ104aの上位4ビットを「0」でマスクして保留表示データHRnの全体を取得することができる。このため、保留表示データテーブル64sに設定する保留表示データHRnを保留表示データHRnの下位4ビットのみとすることができる。これにより、保留表示データテーブル64sに1バイトの保留表示データHRnの全体を設定する構成と比較して、主側ROM64における保留表示データテーブル64sのデータ容量を低減することができる。また、保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットにロードする処理と、当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、を一命令で実行することができるため、これらの処理を実行するために複数の命令が設定されている構成と比較して、保留表示データ取得実行処理を実行するためのプログラムの構成を簡素化することができるとともに、当該プログラムの主側ROM64におけるデータ容量を低減することができる。
Thus, by using the LDB instruction, the lower 4 bits of the pending display data HRn are acquired from the pending display data table 64s into the lower 4 bits of the
次に、表示制御処理(図54)のステップS1503にて実行される第2特図表示データ取得処理のプログラム内容について図55(c)の説明図を参照しながら説明する。図55(c)に示すように本プログラムには、行番号として「2301」~「2305」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 Next, it demonstrates, referring the explanatory view of FIG.55(c) about the program content of the 2nd special figure display data acquisition process performed in step S1503 of display control processing (FIG. 54). As shown in FIG. 55(c), "2301" to "2305" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「2301」の行番号には「LD W,(THRYUH2)」という命令が設定されている。「LD」はLD命令であり、「W」は転送先としてWレジスタ104aを指定する内容である。「THRYUH2」は特定制御用のワークエリア121における第2特図保留数カウンタ119のアドレスであり、「(THRYUH2)」は第2特図保留数カウンタ119に格納されているデータを「転送先」にロードする内容である。既に説明したとおり、第2特図保留数カウンタ119には、0~4のいずれかの数値データが格納されている。「LD W,(THRYUH2)」が実行されることにより、「転送先」のWレジスタ104aに第2特図保留数カウンタ119のデータがロードされる。
The command "LD W, (THRYUH2)" is set at the line number "2301". "LD" is the LD instruction, and "W" is the content specifying the
「2302」の行番号には、第1特図保留表示データ取得処理(図55(a))の行番号「2102」と同様に、「LD B,04H」という命令が設定されている。「04H」は後述する行番号「2304」にて呼び出される保留表示データ取得実行処理(図55(b))において保留表示データテーブル64sから取得するアドレスデータのビット数(取得ビット数)である。「LD B,04H」が実行されることにより、「転送先」のBレジスタ105aに保留表示データテーブル64sから取得するアドレスデータのビット数(「4」)が設定される。
In the line number "2302", a command "LD B, 04H" is set as in the line number "2102" of the first special figure pending display data acquisition process (FIG. 55(a)). "04H" is the number of bits (acquisition bit number) of the address data acquired from the pending display data table 64s in the pending display data acquisition execution process (FIG. 55(b)) called at line number "2304" to be described later. By executing "LD B, 04H", the number of bits ("4") of the address data acquired from the pending display data table 64s is set in the "transfer destination"
「2303」の行番号には、第1特図保留表示データ取得処理(図55(a))の行番号「2103」と同様に、「LD HL,TBL_LEDHYU_B」という命令が設定されている。「LD HL,TBL_LEDHYU_B」が実行されることにより、「転送先」のHLレジスタ107に「0C80H」が設定される。「0C80H」は、行番号「2304」にて呼び出す保留表示データ取得実行処理(図55(b))において保留表示データテーブル64sから第2特図保留数カウンタ119の値に対応する保留表示データHRn(nは0~4のいずれかの整数)の下位4ビットを取得するためにHLレジスタ107に格納される。
In the line number of "2303", a command "LD HL, TBL_LEDHYU_B" is set in the same manner as the line number "2103" of the first special figure reservation display data acquisition process (FIG. 55(a)). By executing “LD HL, TBL_LEDHYU_B”, “0C80H” is set in the “transfer destination”
「2304」の行番号には、第1特図保留表示データ取得処理(図55(a))の行番号「2104」と同様に、「CALLS LDBGET」という命令が設定されている。既に説明したとおり、「CALLS LDBGET」という命令は、保留表示データ取得実行処理というサブルーチンを呼び出すための命令である。行番号「2304」にて保留表示データ取得実行処理が実行されることにより、第2特図保留数カウンタ119の値に対応する保留表示データHRnがWレジスタ104aにロードされる。このように、第1特図保留表示データ取得処理(図55(a))と共通のサブルーチンのプログラム及び保留表示データテーブル64sを利用して第2特図保留数カウンタ119の値に対応する保留表示データHRnを取得する構成であることにより、保留表示データHRnを取得するためのプログラム及びデータのデータ容量を低減することができる。取得用処理のサブルーチンが終了した場合には、「2305」の行番号に進む。
In the line number of "2304", a command "CALLS LDBGET" is set in the same manner as the line number "2104" of the first special figure pending display data acquisition process (FIG. 55(a)). As already explained, the command "CALLS LDBGET" is a command for calling a subroutine called pending display data acquisition execution processing. By executing the pending display data acquisition execution process at the line number "2304", the pending display data HRn corresponding to the value of the second special figure pending number counter 119 is loaded into the
「2305」の行番号には「RET」という命令が設定されている。既に説明したとおり、第2特図表示データ取得処理は表示制御処理(図54)のステップS1503にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、表示制御処理(図54)のステップS1504に進むことになる。 A command "RET" is set at the line number "2305". As already explained, the second special figure display data acquisition process is a subroutine executed in step S1503 of the display control process (FIG. 54). Therefore, by executing the command "RET", the process proceeds to step S1504 of the display control process (FIG. 54).
次に、表示制御処理(図54)のステップS1505にて実行される普図表示データ取得処理のプログラム内容について図55(d)の説明図を参照しながら説明する。図55(d)に示すように本プログラムには、行番号として「2401」~「2405」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 Next, the program contents of the general-purpose map display data acquisition process executed in step S1505 of the display control process (FIG. 54) will be described with reference to the explanatory diagram of FIG. 55(d). As shown in FIG. 55(d), "2401" to "2405" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
「2401」の行番号には「LD W,(HHRYUH)」という命令が設定されている。「LD」はLD命令であり、「W」は転送先としてWレジスタ104aを指定する内容である。「HHRYUH」は特定制御用のワークエリア121における普図保留数カウンタ127のアドレスであり、「(HHRYUH)」は普図保留数カウンタ127に格納されているデータを「転送先」にロードする内容である。既に説明したとおり、普図保留数カウンタ127には、0~4のいずれかの数値データが格納されている。「LD W,(THRYUH2)」が実行されることにより、「転送先」のWレジスタ104aに普図保留数カウンタ127のデータがロードされる。
The command "LD W, (HHRYUH)" is set at the line number "2401". "LD" is the LD instruction, and "W" is the content specifying the
「2402」の行番号には、第1特図保留表示データ取得処理(図55(a))の行番号「2102」及び第2特図保留表示データ取得処理(図55(c))の行番号「2302」と同様に、「LD B,04H」という命令が設定されている。「04H」は後述する行番号「2404」にて呼び出される保留表示データ取得実行処理(図55(b))において保留表示データテーブル64sから取得するアドレスデータのビット数(取得ビット数)である。「LD B,04H」が実行されることにより、「転送先」のBレジスタ105aに保留表示データテーブル64sから取得するアドレスデータのビット数(「4」)が設定される。
In the line number of "2402", the line number "2102" of the first special figure pending display data acquisition process (Fig. 55 (a)) and the line of the second special figure pending display data acquisition process (Figure 55 (c)) Similar to the number "2302", the command "LD B, 04H" is set. "04H" is the number of bits (acquisition bit number) of the address data acquired from the pending display data table 64s in the pending display data acquisition execution process (FIG. 55(b)) called at line number "2404" to be described later. By executing "LD B, 04H", the number of bits ("4") of the address data acquired from the pending display data table 64s is set in the "transfer destination"
「2403」の行番号には、第1特図保留表示データ取得処理(図55(a))の行番号「2103」及び第2特図保留表示データ取得処理(図55(c))の行番号「2303」と同様に、「LD HL,TBL_LEDHYU_B」という命令が設定されている。「LD HL,TBL_LEDHYU_B」が実行されることにより、「転送先」のHLレジスタ107に「0C80H」がロードされる。「0C80H」は、行番号「2404」にて呼び出す保留表示データ取得実行処理(図55(b))において保留表示データテーブル64sから普図保留数カウンタ127の値に対応する保留表示データHRn(nは0~4のいずれかの整数)の下位4ビットを取得するためにHLレジスタ107に格納される。
In the line number of "2403", the line number "2103" of the first special figure pending display data acquisition process (Fig. 55 (a)) and the line of the second special figure pending display data acquisition process (Figure 55 (c)) Similar to the number "2303", the command "LD HL, TBL_LEDHYU_B" is set. By executing “LD HL, TBL_LEDHYU_B”, “0C80H” is loaded into the “transfer destination”
「2404」の行番号には、第1特図保留表示データ取得処理(図55(a))の行番号「2104」及び第2特図保留表示データ取得処理(図55(c))の行番号「2304」と同様に、「CALLS LDBGET」という命令が設定されている。既に説明したとおり、「CALLS LDBGET」という命令は、保留表示データ取得実行処理というサブルーチンを呼び出すための命令である。行番号「2404」にて保留表示データ取得実行処理が実行されることにより、普図保留数カウンタ127の値に対応する保留表示データHRnがWレジスタ104aに設定される。このように、第1特図保留表示データ取得処理(図55(a))及び第2特図保留表示データ取得処理(図55(c))と共通のサブルーチンのプログラム及び保留表示データテーブル64sを利用して普図保留数カウンタ127の値に対応する保留表示データHRnを取得する構成であることにより、保留表示データHRnを取得するためのプログラム及びデータのデータ容量を低減することができる。取得用処理のサブルーチンが終了した場合には、「2405」の行番号に進む。
In the line number of "2404", the line number "2104" of the first special figure pending display data acquisition process (Fig. 55 (a)) and the line of the second special figure pending display data acquisition process (Figure 55 (c)) As with the number "2304", the instruction "CALLS LDBGET" is set. As already explained, the command "CALLS LDBGET" is a command for calling a subroutine called pending display data acquisition execution processing. By executing the pending display data acquisition execution process at the line number "2404", the pending display data HRn corresponding to the value of the normal diagram pending number counter 127 is set in the
「2405」の行番号には「RET」という命令が設定されている。既に説明したとおり、普図表示データ取得処理は表示制御処理(図54)のステップS1505にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、表示制御処理(図54)のステップS1506に進むことになる。 A command "RET" is set at the line number "2405". As already explained, the normal map display data acquisition process is a subroutine executed in step S1505 of the display control process (FIG. 54). Therefore, by executing the command "RET", the process proceeds to step S1506 of the display control process (FIG. 54).
<管理用処理>
次に、主側CPU63にて実行される管理用処理について図56(a)のフローチャートを参照しながら説明する。管理用処理はタイマ割込み処理(図26)のステップS518にて実行される。なお、管理用処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
<Management processing>
Next, the management processing executed by the
管理用処理では、まずタイマ割込み処理(図26)の発生を禁止するために割込み禁止の設定を行う(ステップS1601)。これにより、非特定制御に対応する処理である後述する管理実行処理(図57)の途中の状況において、特定制御に対応する処理であるタイマ割込み処理(図26)が割り込んで起動されてしまわないようにすることが可能となる。 In the management process, first, interrupt prohibition is set to prohibit the occurrence of the timer interrupt process (FIG. 26) (step S1601). As a result, timer interrupt processing (FIG. 26), which is processing corresponding to specific control, is not started by interrupting in the middle of management execution processing (FIG. 57), which is processing corresponding to non-specific control, which will be described later. It becomes possible to do so.
その後、「PUSH PSW」として、プッシュ命令により、主側CPU63のフラグレジスタの情報を特定制御用のスタックエリア123に退避させる(ステップS1602)。既に説明したとおり、フラグレジスタにはゼロフラグZF、キャリフラグ、P/Vフラグ、サインフラグ及びハーフキャリフラグなどを含み、演算命令、ローテート命令及び入出力命令などの実行結果によってフラグレジスタの情報は変化することとなる。このようなフラグレジスタの情報を管理実行処理に対応するサブルーチンのプログラムが開始される前に退避させることにより、当該サブルーチンのコールや当該サブルーチンの開始後において変化する前の状態のフラグレジスタの情報を特定制御用のスタックエリア123に退避させておくことが可能となる。
Thereafter, as "PUSH PSW", the information in the flag register of the
その後、非特定制御用のプログラムに設定されている管理実行処理に対応するサブルーチンのプログラムを読み出すことにより、当該管理実行処理を開始する(ステップS1603)。この場合、当該管理実行処理の実行後における管理用処理の戻り番地を特定するための情報がプッシュ命令により特定制御用のスタックエリア123に書き込まれる。そして、管理実行処理が終了した場合にはポップ命令によりその戻り番地を特定するための情報が読み出され、当該戻り番地が示す管理用処理のプログラムに復帰する。 After that, the management execution processing is started by reading out the subroutine program corresponding to the management execution processing set in the non-specific control program (step S1603). In this case, information for specifying the return address of the management process after execution of the management execution process is written in the specific control stack area 123 by the push instruction. Then, when the management execution processing is completed, information for specifying the return address is read out by a pop instruction, and the program for management processing indicated by the return address is returned to.
管理実行処理の実行後において管理用処理のプログラムに復帰した場合、「POP PSW」として、ポップ命令により、ステップS1602にて特定制御用のスタックエリア123に退避させたフラグレジスタの情報を主側CPU63のフラグレジスタに復帰させる(ステップS1604)。これにより、主側CPU63のフラグレジスタの情報が、ステップS1602が実行された時点の情報に復帰することとなる。つまり、主側CPU63のフラグレジスタの情報が特定制御を実行するための情報に復帰することとなる。
When returning to the management processing program after executing the management execution processing, the information of the flag register saved in the stack area 123 for specific control in step S1602 is transferred to the
その後、「LD IY,0000H」として、LD命令により、IYレジスタ109に特定制御用のワークエリア121のアドレスを指定する際に利用される特定制御用基準アドレスとして「0000H」をセットする(ステップS1605)。これにより、特定制御用の処理において第1LDY命令を実行する場合に当該特定制御用基準アドレスを利用可能となる。
After that, as "LD IY, 0000H", "0000H" is set as a reference address for specific control to be used when specifying the address of the
その後、タイマ割込み処理(図26)の発生を禁止している状態から許可する状態へ切り換えるために割込み許可の設定を行って(ステップS1606)、本管理用処理を終了する。割込み許可の設定を行うことにより、タイマ割込み処理の新たな実行が可能となる。 Thereafter, interrupt permission is set (step S1606) in order to switch from the state in which the occurrence of timer interrupt processing (FIG. 26) is prohibited to the state in which it is permitted, and this management processing ends. By setting interrupt permission, timer interrupt processing can be newly executed.
次に、主側CPU63にて実行される管理実行処理(図57)の説明に先立ち、非特定制御用のワークエリア122における各種バッファ163a~163eの設定態様について説明する。図56(b)は非特定制御用のワークエリア122における各種バッファ163a~163eの設定態様を説明するための説明図である。
Next, prior to the description of the management execution process (FIG. 57) executed by the
図56(b)に示すように、非特定制御用のワークエリア122において、「0340H」~「0341H」のアドレスに対応する記憶エリアには非特定制御用の処理の開始時にWAレジスタ104の情報を退避させるためのWAバッファ163aが設けられており、「0342H」~「0343H」のアドレスに対応する記憶エリアには非特定制御用の処理の開始時にBCレジスタ105の情報を退避させるためのBCバッファ163bが設けられており、「0344H」~「0345H」のアドレスに対応する記憶エリアには非特定制御用の処理の開始時にDEレジスタ106の情報を退避させるためのDEバッファ163cが設けられており、「0346H」~「0347H」のアドレスに対応する記憶エリアには非特定制御用の処理の開始時にHLレジスタ107の情報を退避させるためのHLバッファ163dが設けられており、「0348H」~「0349H」のアドレスに対応する記憶エリアには非特定制御用の処理の開始時にIXレジスタ108の情報を退避させるためのIXバッファ163eが設けられている。これらのバッファ163a~163eは2バイトからなる。非特定制御用の処理が開始される場合、これらのバッファには、対応するレジスタの情報が退避される。また、非特定制御用の処理が終了する場合、これらのバッファに退避されている情報が対応するバッファに戻される。
As shown in FIG. 56(b), in the
<第2LDY命令>
次に、主側CPU63にて実行される管理実行処理(図57)の説明に先立ち、管理実行処理のプログラムに含まれている第2LDY命令について説明する。
<Second LDY instruction>
Next, before describing the management execution processing (FIG. 57) executed by the
後述する管理実行処理(図57)には、「LDY WA,(40H)」、「LDY BC,(42H)」、「LDY DE,(44H)」及び「LDY HL,(46H)」という第2LDY命令が含まれている。図9に示すように、主側MPU62は第2LDY実行回路164を備えている。第2LDY実行回路164は、第2LDY命令を実行するための専用回路である。主側CPU63は、データを転送する転送命令として、第2LDY命令を実行することができる。
In the management execution process (FIG. 57) to be described later, the second LDY "LDY WA, (40H)", "LDY BC, (42H)", "LDY DE, (44H)" and "LDY HL, (46H)" contains instructions. As shown in FIG. 9, the
第2LDY命令の命令コードは、「LDY 転送先,(転送元)」という構成を有している。第2LDY命令では、「転送先」としてペアレジスタが設定される。第2LDY命令において「転送先」に設定されるペアレジスタは、WAレジスタ104、BCレジスタ105、DEレジスタ106又はHLレジスタ107である。第2LDY命令では、「(転送元)」として1バイトの数値(例えば、「(40H)」)が設定される。
The instruction code of the second LDY instruction has a structure of "LDY transfer destination, (transfer source)". In the second LDY instruction, a pair register is set as the "transfer destination". The
第2LDY命令では、「(転送元)」に設定されている1バイトの数値情報に対してIYレジスタ109に設定されている2バイトの数値情報を加算して2バイトのアドレスが算出され、主側RAM65において当該アドレスに対応するエリア及び当該アドレスを1加算して得られるアドレスに対応するエリアに格納されている2バイトのデータが「転送先」に設定されているペアレジスタにロードされる。既に説明したとおり、本実施形態においてIYレジスタ109には、特定制御用の処理の開始時に特定制御用基準アドレスとして「0000H」が設定されるとともに、非特定制御用の処理の開始時に非特定制御用基準アドレスとして「0300H」が設定される。
In the second LDY instruction, the 2-byte numerical information set in the
事前にIYレジスタ109に「0300H」が設定されている状態において「LDY WA,40H」が実行されることにより、「LD WA,(0340H)」が実行される場合と同様に、主側RAM65において「0340H」及び「0341H」に対応するエリア、すなわち非特定制御用のワークエリア122におけるWAバッファ163aに格納されている2バイトのデータがWAレジスタ104にロードされる。
By executing "LDY WA, 40H" with "0300H" set in the
第2LDY命令(例えば「LDY WA,(40H)」)の機械語には、「(転送元)」を指定するためのデータとして1バイトのデータ(40H)が設定される。一方、LD命令(例えば「LD WA,(0340H)」)の機械語には、「(転送元)」を指定するためのデータとして2バイトのデータ(0340H)が設定される。第2LDY命令の機械語のデータ容量は、LD命令の機械語のデータ容量よりも小さい。このため、IYレジスタ109に「0300H」が格納されている状態において、非特定制御用のワークエリア122に記憶されている2バイトのデータをWAレジスタ104、BCレジスタ105、DEレジスタ106又はHLレジスタ107にロードする場合には、LD命令に代えて第2LDY命令を使用することにより、主側ROM64におけるプログラムのデータ容量を低減することができる。
In the machine language of the second LDY instruction (for example, "LDY WA, (40H)"), 1-byte data (40H) is set as data for designating "(transfer source)". On the other hand, 2-byte data (0340H) is set in the machine language of the LD instruction (for example, "LD WA, (0340H)") as data for designating "(transfer source)". The data capacity of the machine language of the second LDY instruction is smaller than the data capacity of the machine language of the LD instruction. Therefore, when "0300H" is stored in the
次に、主側CPU63にて実行される管理実行処理について図57のフローチャートを参照しながら説明する。管理実行処理は管理用処理(図56(a))のステップS1603にて実行される。なお、管理実行処理は、主側CPU63において非特定制御用のプログラム及び非特定制御用のデータを利用して実行される。
Next, the management execution processing executed by the
まず「LD SP,04AFH」として、LD命令により、主側CPU63が備えているスタックポインタに非特定制御の開始時における固定アドレスとして非特定制御用のスタックエリア124の最終アドレスである「04AFH」を設定する(ステップS1701)。スタックポインタは、各スタックエリア123,124への情報の書き込み先が設定されるレジスタである。スタックポインタに格納されているアドレス情報は、プッシュ命令によりスタックエリア123,124への情報の書き込みが行われた場合に更新される。
First, as "LD SP, 04AFH", "04AFH", which is the final address of the stack area 124 for non-specific control, is set as a fixed address at the start of non-specific control in the stack pointer provided in the
その後、「LD (0340H),WA」として、LD命令により、主側CPU63のWAレジスタ104の情報をWAバッファ163aに退避させる(ステップS1702)。その後、「LD (0342H),BC」として、LD命令により、主側CPU63のBCレジスタ105の情報をBCバッファ163bに退避させる(ステップS1703)。その後、「LD (0344H),DE」として、LD命令により、主側CPU63のDEレジスタ106の情報をDEバッファ163cに退避させる(ステップS1704)。その後、「LD (0346H),HL」として、LD命令により、主側CPU63のHLレジスタ107の情報をHLバッファ163dに退避させる(ステップS1705)。その後、「LD (0348H),IX」として、LD命令により、主側CPU63のIXレジスタ108の情報をIXバッファ163eに退避させる(ステップS1706)。
Thereafter, as "LD (0340H), WA", the information in the WA register 104 of the
その後、「LD IY,0300H」として、LD命令により、IYレジスタ109に非特定制御用のワークエリア122のアドレスを指定する際に利用される非特定制御用基準アドレスとして「0300H」をセットする(ステップS1707)。これにより、非特定制御用の処理において第1LDY命令及び第2LDY命令を実行する場合に当該非特定制御用基準アドレスを利用可能となる。
After that, as "LD IY, 0300H", "0300H" is set as a reference address for non-specific control used when specifying the address of the
既に説明したとおり、非特定制御用の処理が終了する場合に、管理用処理(図56(a))のステップS1605にてIYレジスタ109に特定制御用基準アドレス(「0000H」)がセットされる。非特定制御用の処理である管理実行処理(図57)の開始時にIYレジスタ109に非特定制御用基準アドレス(「0300H」)をセットするとともに、当該管理実行処理(図57)の終了時にIYレジスタ109の情報を特定制御用基準アドレス(「0000H」)に戻すことにより、特定制御用の処理の実行中には第1LDY命令及び第2LDY命令により特定制御用基準アドレスを利用可能としながら、非特定制御用の処理である管理実行処理の実行中には第1LDY命令及び第2LDY命令により非特定制御用基準アドレスを利用可能とすることができる。1つのレジスタに格納するデータを切り換えることにより特定制御用基準アドレス及び非特定制御用基準アドレスを利用可能とする構成であるため、特定制御用基準アドレスが格納されるレジスタとは別に非特定制御用基準アドレスが設定されるレジスタを確保する構成と比較して、これらの基準アドレスを利用可能とするために確保されるレジスタの数を低減することができる。
As already explained, when the non-specific control process ends, the specific control reference address ("0000H") is set in the
既に説明したとおり、主側CPU63には、各種の汎用レジスタ、補助レジスタ及びインデックスレジスタが存在している。ステップS1702~ステップS1706では、これら各種の汎用レジスタ、補助レジスタ及びインデックスレジスタのうち一部のレジスタであるWAレジスタ104、BCレジスタ105、DEレジスタ106、HLレジスタ107及びIXレジスタ108の各情報を、非特定制御用のワークエリア122における対応するバッファに退避させている。
As already explained, the
これらWAレジスタ104、BCレジスタ105、DEレジスタ106、HLレジスタ107及びIXレジスタ108は非特定制御に対応する処理であるチェック処理(ステップS1708)にて利用されるレジスタである。そのようなレジスタに設定されている情報をチェック処理(ステップS1708)の実行に先立ち非特定制御用のワークエリア122に退避させることにより、特定制御に際して利用されていたこれらレジスタの情報を非特定制御が開始される前に退避させることが可能となる。よって、非特定制御に際してこれらレジスタが上書きされたとしても、非特定制御を終了する場合には非特定制御用のワークエリア122に退避させた情報をこれらレジスタに復帰させることで、これらレジスタの状態を非特定制御が実行される前における特定制御に対応する状態に復帰させることが可能となる。
These WA register 104,
また、各種の汎用レジスタ、補助レジスタ及びインデックスレジスタの全ての情報を非特定制御用のワークエリア122に退避させるのではなく、非特定制御に対応する処理であるチェック処理にて利用対象となるWAレジスタ104、BCレジスタ105、DEレジスタ106、HLレジスタ107及びIXレジスタ108の情報を選択的に非特定制御用のワークエリア122に退避させることにより、非特定制御用のワークエリア122においてレジスタの情報を退避させるために確保する容量を抑えることが可能となる。よって、チェック処理に際して利用可能となる非特定制御用のワークエリア122の容量を大きく確保しながら、上記のようなレジスタの情報の退避を行うことが可能となる。なお、当然のことながら主側CPU63における各種の汎用レジスタ、補助レジスタ及びインデックスレジスタのうちWAレジスタ104、BCレジスタ105、DEレジスタ106、HLレジスタ107、IXレジスタ108及びIYレジスタ109以外のレジスタについては、非特定制御に対応する処理が開始される前に設定された情報が当該非特定制御に対応する処理が終了して特定制御に対応する処理が再開されるまで記憶保持される。
In addition, instead of saving all the information of various general-purpose registers, auxiliary registers, and index registers to the
また、レジスタの情報を非特定制御用のスタックエリア124に退避させるのではなく非特定制御用のワークエリア122に退避させることにより、それだけ非特定制御用のスタックエリア124の容量を小さく抑えることが可能となる。また、非特定制御用のスタックエリア124を利用する場合、既に説明したとおり情報の書き込み順序が後の情報から先に読み出されることとなるため、仮に何らかのノイズなどの原因で情報の読み出し順序がずれてしまうとそれ以降の読み出し順序の情報が全て異なるレジスタに復帰されることとなってしまう。このような事象の発生確率は非特定制御用のスタックエリア124に退避させる情報量が多くなるほど高くなってしまう。これに対して、レジスタの情報を非特定制御用のワークエリア122に退避させることにより退避対象となる情報が多い場合であっても上記のような事象が発生しないようにすることが可能となる。
In addition, by saving register information in the
その後、チェック処理を実行する(ステップS1708)。チェック処理の実行に際しては、非特定制御用のプログラムに設定されているチェック処理に対応するサブルーチンのプログラムが実行されることとなるが、当該サブルーチンのプログラムの実行に際してはチェック処理の実行後における管理実行処理の戻り番地を特定するための情報がプッシュ命令により非特定制御用のスタックエリア124に書き込まれる。そして、チェック処理が終了した場合にはポップ命令によりその戻り番地を特定するための情報が読み出され、当該戻り番地が示す管理実行処理のプログラムに復帰する。チェック処理の詳細については後に説明する。 Thereafter, check processing is executed (step S1708). When executing the check processing, a subroutine program corresponding to the check processing set in the non-specific control program is executed. Information for specifying the return address of the execution process is written in the non-specific control stack area 124 by the push instruction. Then, when the check process is completed, information for specifying the return address is read by the pop instruction, and the program of the management execution process indicated by the return address is returned to. Details of the check processing will be described later.
チェック処理を実行した後は、「LD SP,Y(r+α)」として、ロード命令により、主側CPU63のスタックポインタに特定制御への復帰時における固定アドレスとしてY(r+α)を設定する(ステップS1709)。Y(r+α)のアドレスは、特定制御用のスタックエリア123における「0403H」と「044FH」との間のアドレスとして設定されている。
After the check processing is executed, Y(r+α) is set in the stack pointer of the
管理用処理(図56(a))のステップS1603にて管理実行処理のサブルーチンが実行される直前において特定制御用のスタックエリア123に記憶されている情報量は常に一定であり、それに伴って当該タイミングにおける主側CPU63のスタックポインタの情報(すなわちスタックポインタの値)は一定である。この場合に特定制御用のスタックエリア123に記憶されている情報としては、例えば管理実行処理(図57)が終了した後における管理用処理(図56(a))の戻り番地の情報、及び管理用処理(図56(a))が終了した後におけるタイマ割込み処理(図26)の戻り番地の情報が挙げられる。スタックポインタの上記一定の情報がY(r+α)となっている。したがって、非特定制御に対応する処理であるチェック処理が終了して特定制御に対応する処理に復帰する場合には、その一定の情報であるY(r+α)を主側CPU63のスタックポインタに設定することで、当該スタックポインタの情報を非特定制御に対応する処理が開始される直前の情報に復帰させることが可能となる。このように固定の情報をスタックポインタに設定することによって当該スタックポインタの情報を非特定制御に対応する処理が開始される直前の情報に復帰させる構成とすることで、非特定制御に対応する処理を開始する前に特定制御に対応する主側CPU63のスタックポインタの情報を主側RAM65に退避させる必要がなくなる。よって、処理負荷を軽減させることが可能となるとともに当該退避させるための領域を主側RAM65において確保する必要がなくなる。
Immediately before the management execution processing subroutine is executed in step S1603 of the management processing (FIG. 56(a)), the amount of information stored in the stack area 123 for specific control is always constant. The information of the stack pointer (that is, the value of the stack pointer) of the
その後、「LDY WA,(40H)」として、第2LDY命令により、非特定制御用のワークエリア122のWAバッファ163aに退避された情報を主側CPU63のWAレジスタ104に上書きする(ステップS1710)。「LDY」は第2LDY実行回路164による第2LDY命令であり、「WA」はWAレジスタ104であり、「(40H)」は非特定制御用のワークエリア122におけるWAバッファ163aの下位エリア(下位1バイトのエリア)のアドレス(「0340H」)における下位1バイトである。上述したとおり、ステップS1707にてIYレジスタ109に非特定制御用基準アドレス(「0300H」)が格納されている。このため、「LDY WA,(40H)」を実行することにより、「40H」に対して当該非特定制御用基準アドレスを加算して得られる「0340H」のアドレスにより特定されるWAバッファ163aの情報をWAレジスタ104に復帰させることができる。LD命令を利用する場合には当該LD命令の命令コードに含まれるWAバッファ163aのアドレスデータを2バイトのアドレスデータ(「0340H」)の全体とする必要がある一方、第2LDY命令を利用する場合には当該第2LDY命令の命令コードに含まれるアドレスデータを2バイトのアドレスデータにおける下位1バイト(「40H」)のみとすることができる。第2LDY命令を利用してWAバッファ163aに退避された情報をWAバッファ163aに復帰させる構成とすることにより、LD命令を利用して当該情報をWAバッファ163aに復帰させる構成と比較して、プログラムのデータ容量を低減することができる。
Thereafter, as "LDY WA, (40H)", the WA register 104 of the
その後、「LDY BC,(42H)」として、第2LDY命令により、非特定制御用のワークエリア122のBCバッファ163bに退避された情報を主側CPU63のBCレジスタ105に上書きする(ステップS1711)。「LDY」は第2LDY実行回路164による第2LDY命令であり、「BC」はBCレジスタ105であり、「(42H)」は非特定制御用のワークエリア122におけるBCバッファ163bの下位エリア(下位1バイトのエリア)のアドレス(「0342H」)における下位1バイトである。上述したとおり、ステップS1707にてIYレジスタ109に非特定制御用基準アドレス(「0300H」)が格納されている。このため、「LDY BC,(42H)」を実行することにより、「42H」に対して当該非特定制御用基準アドレスを加算して得られる「0342H」のアドレスにより特定されるBCバッファ163bの情報をBCレジスタ105に復帰させることができる。BCレジスタ105のアドレスにおける下位1バイトのみを設定することによりBCレジスタ105のアドレス指定を行うことが可能な第2LDY命令を利用することにより、当該アドレスの全体(2バイト)を設定しなければならないLD命令を利用する場合と比較して、BCバッファ163bに退避された情報をBCレジスタ105に上書きするための命令のデータ容量を低減することができる。
Thereafter, as "LDY BC, (42H)", the
その後、「LDY DE,(44H)」として、第2LDY命令により、非特定制御用のワークエリア122のDEバッファ163cに退避された情報を主側CPU63のDEレジスタ106に上書きする(ステップS1712)。「LDY」は第2LDY実行回路164による第2LDY命令であり、「DE」はDEレジスタ106であり、「(44H)」は非特定制御用のワークエリア122におけるDEバッファ163cの下位エリア(下位1バイトのエリア)のアドレス(「0344H」)における下位1バイトである。上述したとおり、ステップS1707にてIYレジスタ109に非特定制御用基準アドレス(「0300H」)が格納されている。このため、「LDY DE,(44H)」を実行することにより、「44H」に対して当該非特定制御用基準アドレスを加算して得られる「0344H」のアドレスにより特定されるDEバッファ163cの情報をDEレジスタ106に復帰させることができる。DEレジスタ106のアドレスにおける下位1バイトのみを設定することによりDEレジスタ106のアドレス指定を行うことが可能な第2LDY命令を利用することにより、当該アドレスの全体(2バイト)を設定しなければならないLD命令を利用する場合と比較して、DEバッファ163cに退避された情報をDEレジスタ106に上書きするための命令のデータ容量を低減することができる。
After that, as "LDY DE, (44H)", the DE register 106 of the
その後、「LDY HL,(46H)」として、第2LDY命令により、非特定制御用のワークエリア122のHLバッファ163dに退避された情報を主側CPU63のHLレジスタ107に上書きする(ステップS1713)。「LDY」は第2LDY実行回路164による第2LDY命令であり、「HL」はHLレジスタ107であり、「(46H)」は非特定制御用のワークエリア122におけるHLバッファ163dの下位エリア(下位1バイトのエリア)のアドレス(「0346H」)における下位1バイトである。上述したとおり、ステップS1707にてIYレジスタ109に非特定制御用基準アドレス(「0300H」)が格納されている。このため、「LDY HL,(46H)」を実行することにより、「46H」に対して当該非特定制御用基準アドレスを加算して得られる「0346H」のアドレスにより特定されるHLバッファ163dの情報をHLレジスタ107に復帰させることができる。HLレジスタ107のアドレスにおける下位1バイトのみを設定することによりHLレジスタ107のアドレス指定を行うことが可能な第2LDY命令を利用することにより、当該アドレスの全体(2バイト)を設定しなければならないLD命令を利用する場合と比較して、HLバッファ163dに退避された情報をHLレジスタ107に上書きするための命令のデータ容量を低減することができる。
Thereafter, as "LDY HL, (46H)", the HL register 107 of the
このように、主側CPU63のWAレジスタ104、BCレジスタ105、DEレジスタ106及びHLレジスタ107の各情報を、非特定制御に対応する処理が開始される直前における特定制御に対応する情報に復帰させるための処理(ステップS1710~ステップS1713)において、第2LDY命令を利用する構成であることにより、当該処理においてLD命令を利用する構成と比較して、当該処理を実行するためのプログラムのデータ容量を低減することができる。
Thus, each information of the WA register 104,
ステップS1713の処理を実行した後は、「LD IX,(0348H)」として、LD命令により、非特定制御用のワークエリア122のIXバッファ163eに退避された情報を主側CPU63のIXレジスタ108に上書きして(ステップS1714)、本管理実行処理を終了する。ステップS1710~ステップS1714の処理が実行されることにより、主側CPU63のWAレジスタ104、BCレジスタ105、DEレジスタ106、HLレジスタ107及びIXレジスタ108の各情報を、非特定制御に対応する処理が開始される直前における特定制御に対応する情報に復帰させることが可能となる。
After executing the process of step S1713, the information saved in the IX buffer 163e of the
ここで、非特定制御に対応する処理が実行された場合に主側CPU63のフラグレジスタ及び各種レジスタに記憶された情報は、特定制御に対応する処理が再開される場合に主側RAM65に退避されない。これにより、特定制御用のワークエリア121及び特定制御用のスタックエリア123において上記情報を退避させるための記憶エリアを確保する必要が生じない。
Here, the information stored in the flag register and various registers of the
また、非特定制御に対応する処理が実行された場合に主側CPU63のフラグレジスタ及び各種レジスタに記憶された情報は、特定制御に対応する処理への復帰後において非特定制御に対応する処理が再度開始された場合に利用されない情報である。つまり、特定制御に対応する処理を間に挟んで実行される非特定制御に対応する処理の複数回の処理回において必要な情報は非特定制御用のワークエリア122又は非特定制御用のスタックエリア124に記憶されており、主側CPU63のフラグレジスタ及び各種レジスタには記憶されていない。したがって、非特定制御に対応する処理が実行された場合に主側CPU63のフラグレジスタ及び各種レジスタに記憶された情報が主側RAM65に退避されないとしても、非特定制御に対応する処理を実行する上で問題が生じない。
Further, information stored in the flag register and various registers of the
次に、ステップS1708にてサブルーチンのプログラムが呼び出されることにより実行されるチェック処理について説明する。当該チェック処理では遊技履歴の情報を収集するための処理、遊技履歴の管理結果を導出するための処理及びその管理結果を報知するための処理を実行する。つまり、遊技履歴の情報を収集するための処理、遊技履歴の管理結果を導出するための処理及びその管理結果を報知するための処理は、非特定制御に対応する処理として実行される。 Next, the check processing executed by calling the subroutine program in step S1708 will be described. In the check process, a process for collecting game history information, a process for deriving the management result of the game history, and a process for notifying the management result are executed. That is, the processing for collecting game history information, the processing for deriving the management result of the game history, and the processing for notifying the management result are executed as processing corresponding to non-specific control.
チェック処理の説明に先立ち、遊技履歴を管理するために使用される非特定制御用のワークエリア122の各種カウンタ171a~171g,172a~172g,173a~173gの内容について説明する。図58は非特定制御用のワークエリア122の構成を説明するための説明図である。
Before explaining the check process, the contents of various counters 171a to 171g, 172a to 172g, and 173a to 173g of the non-specific
図58に示すように、非特定制御用のワークエリア122において、「0303H」~「0304H」のアドレスには通常用の第1一般入賞カウンタ171aが設けられており、「0305H」~「0306H」のアドレスには通常用の第2一般入賞カウンタ171bが設けられており、「0307H」~「0308H」のアドレスには通常用の第3一般入賞カウンタ171cが設けられており、「0309H」~「030AH」のアドレスには通常用の特電入賞カウンタ171dが設けられており、「030BH」~「030CH」のアドレスには通常用の第1作動カウンタ171eが設けられており、「030DH」~「030EH」のアドレスには通常用の第2作動カウンタ171fが設けられており、「030FH」~「0310H」のアドレスには通常用のアウトカウンタ171gが設けられている。
As shown in FIG. 58, in the
後述する通常の入球管理処理(図60)においてHLレジスタ107には、対象カウンタの下位エリア(下位1バイトのエリア)のアドレスが設定される。非特定制御用のワークエリア122は、通常用の第1一般入賞カウンタ171aの下位エリアに対応する「0303H」のアドレスをHLレジスタ107に設定した後、当該HLレジスタ107の値を2加算する処理を繰り返し実行することにより、通常の入球管理処理(図60)において通常用の第1一般入賞カウンタ171a→通常用の第2一般入賞カウンタ171b→通常用の第3一般入賞カウンタ171c→通常用の特電入賞カウンタ171d→通常用の第1作動カウンタ171e→通常用の第2作動カウンタ171f→通常用のアウトカウンタ171gの順番で、対象カウンタを更新することが可能なデータ構成となっている。
The address of the lower area (lower 1-byte area) of the target counter is set in the
図58に示すように、非特定制御用のワークエリア122において、「0311H」~「0312H」のアドレスには開閉実行モード用の第1一般入賞カウンタ172aが設けられており、「0313H」~「0314H」のアドレスには開閉実行モード用の第2一般入賞カウンタ172bが設けられており、「0315H」~「0316H」のアドレスには開閉実行モード用の第3一般入賞カウンタ172cが設けられており、「0317H」~「0318H」のアドレスには開閉実行モード用の特電入賞カウンタ172dが設けられており、「0319H」~「031AH」のアドレスには開閉実行モード用の第1作動カウンタ172eが設けられており、「031BH」~「031CH」のアドレスには開閉実行モード用の第2作動カウンタ172fが設けられており、「031DH」~「031EH」のアドレスには開閉実行モード用のアウトカウンタ172gが設けられている。
As shown in FIG. 58, in the
後述する開閉実行モード中の入球管理処理(チェック処理(図59)のステップS1805)においてHLレジスタ107には、対象カウンタの下位エリア(下位1バイトのエリア)のアドレスが設定される。非特定制御用のワークエリア122は、開閉実行モード用の第1一般入賞カウンタ172aの下位エリアに対応する「0311H」のアドレスをHLレジスタ107に設定した後、当該HLレジスタ107の値を2加算する処理を繰り返し実行することにより、開閉実行モード中の入球管理処理において開閉実行モード用の第1一般入賞カウンタ172a→開閉実行モード用の第2一般入賞カウンタ172b→開閉実行モード用の第3一般入賞カウンタ172c→開閉実行モード用の特電入賞カウンタ172d→開閉実行モード用の第1作動カウンタ172e→開閉実行モード用の第2作動カウンタ172f→開閉実行モード用のアウトカウンタ172gの順番で、対象カウンタを更新することが可能なデータ構成となっている。
The address of the lower area (lower 1-byte area) of the target counter is set in the
図58に示すように、非特定制御用のワークエリア122において、「031FH」~「0320H」のアドレスには高頻度サポートモード用の第1一般入賞カウンタ173aが設けられており、「0321H」~「0322H」のアドレスには高頻度サポートモード用の第2一般入賞カウンタ173bが設けられており、「0323H」~「0324H」のアドレスには高頻度サポートモード用の第3一般入賞カウンタ173cが設けられており、「0325H」~「0326H」のアドレスには高頻度サポートモード用の特電入賞カウンタ173dが設けられており、「0327H」~「0328H」のアドレスには高頻度サポートモード用の第1作動カウンタ173eが設けられており、「0329H」~「032AH」のアドレスには高頻度サポートモード用の第2作動カウンタ173fが設けられており、「032BH」~「032CH」のアドレスには高頻度サポートモード用のアウトカウンタ173gが設けられている。
As shown in FIG. 58, in the
後述する高頻度サポートモード中の入球管理処理(チェック処理(図59)のステップS1806)においてHLレジスタ107には、対象カウンタの下位エリア(下位1バイトのエリア)のアドレスが設定される。非特定制御用のワークエリア122は、高頻度サポートモード用の第1一般入賞カウンタ173aの下位エリアに対応する「031FH」のアドレスをHLレジスタ107に設定した後、当該HLレジスタ107の値を2加算する処理を繰り返し実行することにより、高頻度サポートモード中の入球管理処理において高頻度サポートモード用の第1一般入賞カウンタ173a→高頻度サポートモード用の第2一般入賞カウンタ173b→高頻度サポートモード用の第3一般入賞カウンタ173c→高頻度サポートモード用の特電入賞カウンタ173d→高頻度サポートモード用の第1作動カウンタ173e→高頻度サポートモード用の第2作動カウンタ173f→高頻度サポートモード用のアウトカウンタ173gの順番で、対象カウンタを更新することが可能なデータ構成となっている。
The address of the lower area (lower 1-byte area) of the target counter is set in the
一般入賞カウンタ171a~171c,172a~172c,173a~173cは所定の計測開始契機からの一般入賞口31への遊技球の入球個数を計測するためのカウンタである。特電入賞カウンタ171d,172d,173dは所定の計測開始契機からの特電入賞装置32への遊技球の入球個数を計測するためのカウンタである。第1作動カウンタ171e,172e,173eは所定の計測開始契機からの第1作動口33への遊技球の入球個数を計測するためのカウンタである。第2作動カウンタ171f,172f,173fは所定の計測開始契機からの第2作動口34への遊技球の入球個数を計測するためのカウンタである。アウトカウンタ171g,172g,173gは所定の計測開始契機からのアウト口24aへの遊技球の入球個数を計測するためのカウンタである。
The general winning counters 171a to 171c, 172a to 172c, 173a to 173c are counters for measuring the number of game balls entering the general winning
通常用の各カウンタ171a~171gは、前扉枠14が閉鎖状態となっている状況であって開閉実行モード及び高頻度サポートモードのいずれでもない状況において対象となる入球部24a,31~34に入球した遊技球の個数を計測するために利用される。開閉実行モード用の各カウンタ172a~172gは、前扉枠14が閉鎖状態となっている状況であって開閉実行モードである状況において対象となる入球部24a,31~34に入球した遊技球の個数を計測するために利用される。高頻度サポートモード用の各カウンタ173a~173gは、前扉枠14が閉鎖状態となっている状況であって高頻度サポートモードである状況において対象となる入球部24a,31~34に入球した遊技球の個数を計測するために利用される。
Each of the counters 171a to 171g for normal use is in a state in which the
なお、前扉枠14が開放状態となっている状況が計測対象外となっているのは、前扉枠14を開放した状態で入球部24a,31~34に手入れで遊技球が入球された場合の入球個数を計測対象から除外するためである。但し、これに限定されることはなく前扉枠14が開放状態となっている状況も前扉枠14が閉鎖状態となっている状況と同様に計測対象とする構成としてもよい。
The reason why the state in which the
図58に示すように、非特定制御用のワークエリア122には、演算結果記憶エリア174が設けられている。演算結果記憶エリア174は、通常用の各カウンタ171a~171g、開閉実行モード用の各カウンタ172a~172g及び高頻度サポートモード用の各カウンタ173a~173gを利用して算出した遊技履歴の管理結果の情報を記憶するためのエリアである。演算結果記憶エリア174に記憶された遊技履歴の管理結果の情報は、遊技履歴の管理結果の情報が新たに算出されることで当該新たに算出された情報が上書きされるまで記憶保持される。
As shown in FIG. 58, a computation
図59はステップS1708にてサブルーチンのプログラムが呼び出されることにより実行されるチェック処理を示すフローチャートである。なお、チェック処理におけるステップS1801~ステップS1808の処理はサブルーチンの処理も含めて、主側CPU63において非特定制御用のプログラム及び非特定制御用のデータを利用して実行される。また、サブルーチンの処理を実行する場合には当該サブルーチンの処理の実行後における戻り番地の情報を非特定制御用のスタックエリア124において主側CPU63の現状のスタックポインタの値に対応する記憶エリアに書き込むとともに、当該スタックポインタの値を次の順番の記憶対象となる記憶エリアのアドレスの情報に更新する。また、サブルーチンの処理が完了した場合には主側CPU63の現状のスタックポインタの値に対して手前の順番の値に対応する記憶エリアから戻り番地の情報を読み出してその戻り番地の情報に対応するプログラムに復帰するとともに、当該スタックポインタの値をその戻り番地の情報の読み出し元となった記憶エリアのアドレスの情報に更新する。
FIG. 59 is a flow chart showing the check processing executed by calling the subroutine program in step S1708. Note that the processing of steps S1801 to S1808 in the check processing, including subroutine processing, is executed by the
チェック処理では、前扉枠14が開放状態である場合には(ステップS1801:YES)、通常の入球管理処理(ステップS1804)、開閉実行モード中の入球管理処理(ステップS1805)及び高頻度サポートモード中の入球管理処理(ステップS1806)のいずれも実行することなく、後述する結果演算処理(ステップS1807)及び表示用処理(ステップS1808)を実行する。前扉枠14に設けられた窓パネル52の裏面と遊技盤24の前面によって前後に区画された空間によって遊技領域PAが形成されているため、前扉枠14が開放状態となった場合には遊技領域PAが前方に向けて開放された状態となりその状況で遊技領域PAに向けて遊技球が発射されたとしてもその遊技球は遊技領域PAを正常に流下することはできない。また、前扉枠14が開放状態である状況で入球部24a,31~34への遊技球の入球が発生する場合というのは、メンテナンスや不具合の解消のために遊技ホールの管理者により前扉枠14が開放状態とされて手入れなどにより遊技球の入球が発生する場合である。このような遊技球の入球は正規の遊技の実行状況における遊技球の入球ではないため、そのような遊技球の入球を管理対象とする必要がない。したがって、チェック処理では上記のとおり前扉枠14が開放状態である場合にはステップS1804~ステップS1806のいずれの処理も実行しない。
In the check process, if the
前扉枠14が閉鎖状態であって開閉実行モード及び高頻度サポートモードのいずれでもない場合(ステップS1801~ステップS1803:NO)、通常の入球管理処理を実行する(ステップS1804)。また、前扉枠14が閉鎖状態であって開閉実行モードである場合(ステップS1801:NO、ステップS1802:YES)、開閉実行モード中の入球管理処理を実行する(ステップS1805)。また、前扉枠14が閉鎖状態であって高頻度サポートモードである場合(ステップS1801:NO、ステップS1803:YES)、高頻度サポートモード中の入球管理処理を実行する(ステップS1806)。
If the
図60は、ステップS1804における通常の入球管理処理を示すフローチャートである。 FIG. 60 is a flow chart showing normal ball entry management processing in step S1804.
通常の入球管理処理では、まず「LDY HL,03H」という命令を実行する(ステップS1901)。「LDY」は第1LDY実行回路156による第1LDY命令であり、「HL」は「転送先」としてHLレジスタ107を設定する内容であり、「03H」は通常用の第1一般入賞カウンタ171aの下位エリアが設定されているアドレスである「0303H」の下位1バイトである。既に説明したとおり、IYレジスタ109には非特定制御用基準アドレスとして「0300H」が格納されている。「LDY HL,03H」が実行されることにより、当該「03H」に対してIYレジスタ109に格納されている非特定制御用基準アドレスを加算することにより得られる「0303H」が「転送先」のHLレジスタ107にロードされる。これにより、通常用の第1一般入賞カウンタ171aにおける下位エリアのアドレスをHLレジスタ107にセットすることができる。なお、チェック処理(図59)のステップS1805における開閉実行モード中の入球管理処理では「LDY HL,11H」を実行することにより開閉実行モード用の第1一般入賞カウンタ172aの下位エリアに対応するアドレスである「0311H」をHLレジスタ107にセットするとともに、ステップS1806における高頻度サポートモード中の入球管理処理では「LDY HL,1FH」を実行することにより高頻度サポートモード用の第1一般入賞カウンタ173aの下位エリアに対応するアドレスである「031FH」をHLレジスタ107にセットする。
In normal ball entry management processing, first, a command "LDY HL, 03H" is executed (step S1901). "LDY" is the first LDY instruction by the first
既に説明したとおり、LD命令を利用する場合には当該LD命令の命令コードに含まれるアドレスデータを2バイトのアドレスデータの全体とする必要がある一方、第1LDY命令を利用する場合には当該第1LDY命令の命令コードに含まれるアドレスデータを2バイトのアドレスデータにおける下位1バイトのみとすることができる。第1LDY命令を利用してHLレジスタ107に第1一般入賞カウンタ171a~173aの下位エリアに対応するアドレスをセットする構成とすることにより、LD命令を利用してHLレジスタ107に当該アドレスをセットする構成と比較して、プログラムのデータ容量を低減することができる。 As already explained, when using the LD instruction, the address data included in the instruction code of the LD instruction must be the entire 2-byte address data. The address data included in the instruction code of the 1LDY instruction can be only the lower 1 byte in the 2-byte address data. By setting the address corresponding to the lower area of the first general winning counters 171a to 173a in the HL register 107 using the first LDY instruction, the address is set in the HL register 107 using the LD instruction. The data capacity of the program can be reduced compared to the configuration.
既に説明したとおり、通常の入球管理処理においてHLレジスタ107には、対象カウンタの下位エリアのアドレスが設定される。ステップS1901にてHLレジスタ107に通常用の第1一般入賞カウンタ171aの下位エリアに対応するアドレスをセットすることにより、対象カウンタとして通常用の第1一般入賞カウンタ171aが選択されている状態とすることができる。対象カウンタは、後述するステップS1905においてHLレジスタ107の値に「2」が加算されることにより更新される。
As already explained, the address of the lower area of the target counter is set in the
ステップS1901の処理を実行した後は、対象検知センサの情報として、通常用の第1一般入賞カウンタ171aに対応する第1入賞口検知センサ42aの情報を設定する(ステップS1902)。対象検知センサの情報は、後述するステップS1907において更新される。 After executing the process of step S1901, the information of the first winning opening detecting sensor 42a corresponding to the first general winning counter 171a for normal use is set as the information of the target detecting sensor (step S1902). The information of the object detection sensor is updated in step S1907, which will be described later.
その後、対象検知センサから受信している検知信号のHI状態からLOW状態への立ち下がりを検出したか否かを判定し(ステップS1903)、当該立ち下がりが検出された場合(ステップS1903:YES)には、対象カウンタの値を1加算する(ステップS1904)。既に説明したとおり、対象カウンタはHLレジスタ107に格納されているアドレスデータに基づいて把握される。
Thereafter, it is determined whether or not a fall from the HI state to the LOW state of the detection signal received from the object detection sensor is detected (step S1903), and if the fall is detected (step S1903: YES) , the value of the target counter is incremented by 1 (step S1904). As already explained, the target counter is grasped based on the address data stored in the
ステップS1903にて否定判定を行った場合、又はステップS1904の処理を行った場合には、HLレジスタ107の値を2加算することにより、対象カウンタを更新する(ステップS1905)。ステップS1905では、通常用の第1一般入賞カウンタ171a→通常用の第2一般入賞カウンタ171b→通常用の第3一般入賞カウンタ171c→通常用の特電入賞カウンタ171d→通常用の第1作動カウンタ171e→通常用の第2作動カウンタ171f→通常用のアウトカウンタ171gの順番で、対象カウンタが更新される。なお、開閉実行モード中の入球管理処理(ステップS1805)では、開閉実行モード用の第1一般入賞カウンタ172a→開閉実行モード用の第2一般入賞カウンタ172b→開閉実行モード用の第3一般入賞カウンタ172c→開閉実行モード用の特電入賞カウンタ172d→開閉実行モード用の第1作動カウンタ172e→開閉実行モード用の第2作動カウンタ172f→開閉実行モード用のアウトカウンタ172gの順番で、対象カウンタが更新されるとともに、高頻度サポートモード中の入球管理処理(ステップS1806)では、高頻度サポートモード用の第1一般入賞カウンタ173a→高頻度サポートモード用の第2一般入賞カウンタ173b→高頻度サポートモード用の第3一般入賞カウンタ173c→高頻度サポートモード用の特電入賞カウンタ173d→高頻度サポートモード用の第1作動カウンタ173e→高頻度サポートモード用の第2作動カウンタ173f→高頻度サポートモード用のアウトカウンタ173gの順番で、対象カウンタが更新される。
If a negative determination is made in step S1903, or if the process of step S1904 is carried out, the target counter is updated by adding 2 to the value of the HL register 107 (step S1905). In step S1905, the first general winning counter 171a for normal use→the second general winning counter for
その後、HLレジスタ107に通常の入球管理処理の終了アドレスである「0311H」が格納されているか否かを判定する(ステップS1906)。ステップS1906にて否定判定を行った場合には、対象検知センサをステップS1905にて更新された後の対象カウンタに対応する検知センサに更新する。ステップS1907では、第1入賞口検知センサ42a→第2入賞口検知センサ43a→第3入賞口検知センサ44a→特電検知センサ45a→第1作動口検知センサ46a→第2作動口検知センサ47a→アウト口検知センサ48aの順番で、対象検知センサが更新される。 After that, it is determined whether or not the HL register 107 stores "0311H", which is the end address of normal incoming ball management processing (step S1906). If a negative determination is made in step S1906, the target detection sensor is updated to the detection sensor corresponding to the target counter updated in step S1905. In step S1907, the first winning opening detection sensor 42a→second winning opening detecting sensor 43a→third winning opening detecting sensor 44a→special train detecting sensor 45a→first operating opening detecting sensor 46a→second operating opening detecting sensor 47a→out The object detection sensors are updated in the order of the mouth detection sensor 48a.
その後、ステップS1903に戻り、ステップS1905及びステップS1907にて更新された対象カウンタ及び対象検知センサの組合せについて、ステップS1903~ステップS1907の処理を実行する。ステップS1903~ステップS1907の処理は、ステップS1906にて肯定判定を行われるまで繰り返し実行される。これにより、通常用の各カウンタ171a~171gの全てを対象カウンタとしてステップS1903~ステップS1907の処理が実行されるようにすることができる。ステップS1907にて肯定判定を行った場合には、本通常の入球管理処理を終了する。 Thereafter, the process returns to step S1903, and the processing of steps S1903 to S1907 is executed for the combination of the target counter and target detection sensor updated in steps S1905 and S1907. The processing of steps S1903 to S1907 is repeatedly executed until an affirmative determination is made in step S1906. As a result, the processing of steps S1903 to S1907 can be executed with all of the normal counters 171a to 171g as target counters. If an affirmative determination is made in step S1907, this normal ball entry management process ends.
このように、通常の入球管理処理では、検知センサ42a~48aにて1個の遊技球が検知された場合に対応する通常用の各カウンタ171a~171gの値が1加算される。これにより、開閉実行モード及び高頻度サポートモードのいずれでもない状況における入球部24a,31~34への遊技球の入球個数を主側CPU63にて把握可能とすることができる。また、開閉実行モード中の入球管理処理では、検知センサ42a~49aにて1個の遊技球が検知された場合に対応する開閉実行モード用の各カウンタ172a~172gの値が1加算される。これにより、開閉実行モードである状況における入球部24a,31~34への遊技球の入球個数を主側CPU63にて把握可能とすることができる。さらにまた、高頻度サポートモード中の入球管理処理では、検知センサ42a~49aにて1個の遊技球が検知された場合に対応する高頻度サポートモード用の各カウンタ173a~173gの値が1加算される。これにより、高頻度サポートモードである状況における入球部24a,31~34への遊技球の入球個数を主側CPU63にて把握可能とすることができる。
Thus, in the normal ball entry management process, 1 is added to the values of the normal counters 171a to 171g corresponding to the detection of one game ball by the detection sensors 42a to 48a. This allows the
チェック処理(図59)においてステップS1804~ステップS1806の処理が実行されることにより、一般入賞口31への遊技球の入球個数が一般入賞カウンタ171a~171c,172a~172c,173a~173cを利用して計測され、特電入賞装置32への遊技球の入球個数が特電入賞カウンタ171d,172d,173dを利用して計測され、第1作動口33への遊技球の入球個数が第1作動カウンタ171e,172e,173eを利用して計測され、第2作動口34への遊技球の入球個数が第2作動カウンタ171f,172f,173fを利用して計測され、アウト口24aへの遊技球の入球個数がアウトカウンタ171g,172g,173gを利用して計測される。これにより、各入球部24a,31~34への入球履歴を主側CPU63にて把握することが可能となる。また、通常用の各カウンタ171a~171g、開閉実行モード用の各カウンタ172a~172g及び高頻度サポートモード用の各カウンタ173a~173gのそれぞれが区別して設けられていることにより、開閉実行モード及び高頻度サポートモードのいずれでもない状況と、開閉実行モードである状況と、高頻度サポートモードである状況とのそれぞれを区別して各入球部24a,31~34への入球履歴を主側CPU63にて把握することが可能となる。
By executing the processing of steps S1804 to S1806 in the check processing (FIG. 59), the number of game balls entered into the general
チェック処理(図59)の説明に戻り、ステップS1801にて肯定判定をした場合、ステップS1804の処理を実行した場合、ステップS1805の処理を実行した場合、又はステップS1806の処理を実行した場合には、結果演算処理を実行する(ステップS1807)。結果演算処理では、通常用の各カウンタ171a~171gの値、開閉実行モード用の各カウンタ172a~172gの値、及び高頻度サポートモード用の各カウンタ173a~173gの値を全て合計することで合計個数を算出し、その算出した合計個数が演算基準個数である「6000」以上の個数となっているか否かを判定する。そして、当該合計個数が演算基準個数以上となっている場合には、遊技履歴を把握可能とするための各種パラメータの演算を行い、その演算結果を非特定制御用のワークエリア122における演算結果記憶エリア174に格納する。その後、通常用の各カウンタ171a~171gの値、開閉実行モード用の各カウンタ172a~172gの値、及び高頻度サポートモード用の各カウンタ173a~173gの値を「0」クリアする。
Returning to the description of the check processing (FIG. 59), if affirmative determination is made in step S1801, if the processing of step S1804 is executed, if the processing of step S1805 is executed, or if the processing of step S1806 is executed , the result calculation process is executed (step S1807). In the result calculation process, the values of the normal counters 171a to 171g, the open/close execution mode counters 172a to 172g, and the high frequency support mode counters 173a to 173g are totaled. The number is calculated, and it is determined whether or not the calculated total number is equal to or greater than "6000" which is the calculation reference number. Then, when the total number is equal to or greater than the calculation reference number, various parameters are calculated to make it possible to grasp the game history, and the calculation result is stored in the
ステップS1807にて結果演算処理を行った後は、表示用処理を実行して(ステップS1808)、本チェック処理を終了する。ステップS1808における表示用処理では、演算結果記憶エリア174に格納されている演算結果に基づいて、遊技履歴の管理結果に対応する表示が行われるように、第1~第3報知用表示装置69a~69cの表示制御を行う。遊技ホールの管理者は、第1~第3報知用表示装置69a~69cの表示を確認することにより、遊技履歴の管理結果を確認することができる。
After performing the result calculation processing in step S1807, display processing is performed (step S1808), and this check processing ends. In the display processing in step S1808, based on the calculation result stored in the calculation
上記のとおり、非特定制御用の処理が終了する場合に、管理用処理(図56(a))のステップS1605にてIYレジスタ109に特定制御用基準アドレス(「0000H」)がセットされる。非特定制御用の処理である管理実行処理(図57)の開始時にIYレジスタ109に非特定制御用基準アドレス(「0300H」)をセットするとともに、当該管理実行処理(図57)の終了時にIYレジスタ109の情報を特定制御用基準アドレス(「0000H」)に戻すことにより、特定制御用の処理の実行中には第1LDY命令及び第2LDY命令により特定制御用基準アドレスを利用可能としながら、非特定制御用の処理である管理実行処理の実行中には第1LDY命令及び第2LDY命令により非特定制御用基準アドレスを利用可能とすることができる。1つのレジスタに格納するデータを切り換えることにより特定制御用基準アドレス及び非特定制御用基準アドレスを利用可能とする構成であるため、特定制御用基準アドレスが格納されるレジスタとは別に非特定制御用基準アドレスが設定されるレジスタを確保する構成と比較して、これらの基準アドレスを利用可能とするために確保されるレジスタの数を低減することができる。
As described above, when the process for non-specific control ends, the reference address for specific control ("0000H") is set in the
管理実行処理(図57)のステップS1710~ステップS1713において、第2LDY命令を利用してWAバッファ163a、BCバッファ163b、DEバッファ163c及びHLバッファ163dに退避された情報を対応するWAレジスタ104、BCレジスタ105、DEレジスタ106及びHLレジスタ107に復帰させる構成であることにより、LD命令を利用してこれらのバッファ163a~163eに退避された情報をこれらのレジスタ104~107に復帰させる構成と比較して、当該情報を復帰させるためのプログラムのデータ容量を低減することができる。
In steps S1710 to S1713 of the management execution process (FIG. 57), the information saved in the WA buffer 163a,
通常の入球管理処理(図60)のステップS1901において、第1LDY命令(「LDY HL,03H」)を利用して通常用の第1一般入賞カウンタ171aにおける下位エリアのアドレス(「0303H」)をHLレジスタ107にセットする構成であることにより、LD命令を利用して当該アドレスをHLレジスタ107にセットする構成と比較して、当該アドレスをHLレジスタ107にセットするためのプログラムのデータ容量を低減することができる。また、チェック処理(図59)のステップS1805における開閉実行モード中の入球管理処理において、第1LDY命令(「LDY HL,11H」)を利用して開閉実行モード用の第1一般入賞カウンタ172aの下位エリアに対応するアドレス(「0311H」)をHLレジスタ107にセットする構成であることにより、LD命令を利用して当該アドレスをHLレジスタ107にセットする構成と比較して、当該アドレスをHLレジスタ107にセットするためのプログラムのデータ容量を低減することができる。さらにまた、チェック処理(図59)のステップS1806における高頻度サポートモード中の入球管理処理において、第1LDY命令(「LDY HL,1FH」)を利用して高頻度サポートモード用の第1一般入賞カウンタ173aの下位エリアに対応するアドレス(「031FH」)をHLレジスタ107にセットする構成であることにより、LD命令を利用して当該アドレスをHLレジスタ107にセットする構成と比較して、当該アドレスをHLレジスタ107にセットするためのプログラムのデータ容量を低減することができる。
In step S1901 of the normal ball entry management process (Fig. 60), the first LDY instruction ("LDY HL, 03H") is used to change the lower area address ("0303H") of the first general winning counter 171a for normal use. By setting the address in the
次に、主側CPU63と音光側CPU93又は払出側CPU83との通信について説明する。
Next, communication between the
図8を参照しながら既に説明したとおり、主制御基板61には第1送信回路101、第2送信回路102及び受信回路103が設けられている。第1送信回路101は、主側CPU63から音光側CPU93に対して各種コマンドを送信するための回路である。第1送信回路101には、送信されるコマンドが一時的に記憶される送信待機バッファ175(図61)が設けられており、主側CPU63は当該送信待機バッファ175に送信対象のコマンド(後述する通信用のコマンド)を設定する。第1送信回路101は、音声発光制御基板91に設けられた音光側受信回路96と通信を行うことにより当該送信待機バッファ175に設定されたコマンドを音光側受信回路96に送信する。音光側受信回路96には受信したコマンドが一時的に記憶される受信後待機バッファ178(図61)が設けられており、主側CPU63から受信したコマンドは当該受信後待機バッファ178に記憶されて、音光側CPU93にて利用可能となる。なお、主側CPU63と音光側CPU93との通信の詳細については後述する。
As already described with reference to FIG. 8 , the
第2送信回路102は、主側CPU63から払出側CPU83に対して各種コマンドを送信するための回路である。第2送信回路102には、送信されるコマンドが一時的に記憶される送信待機バッファ(図示略)が設けられており、主側CPU63は当該送信待機バッファに送信対象のコマンドを設定する。第2送信回路102は、払出制御基板81に設けられた払出側受信回路87と通信を行うことにより当該送信待機バッファに設定されたコマンドを払出側受信回路87に送信する。払出側受信回路87には受信したコマンドが一時的に記憶される受信後待機バッファ(図示略)が設けられており、主側CPU63から受信したコマンドは当該受信後待機バッファに記憶されて、払出側CPU83にて利用可能となる。
The
受信回路103は、払出側CPU83から送信される各種コマンドを受信するための回路である。払出制御基板81には払出側CPU83から主側CPU63に対して各種コマンドを送信するための払出側送信回路(図示略)が設けられている。払出側送信回路には、送信されるコマンドが一時的に記憶される送信待機バッファ(図示略)が設けられており、払出側CPU83は当該送信待機バッファに送信対象のコマンドを設定する。払出側送信回路は、主制御基板61に設けられた受信回路103と通信を行うことにより当該送信待機バッファに設定されたコマンドを受信回路103に送信する。受信回路103には受信したコマンドが一時的に記憶される受信後待機バッファ(図示略)が設けられており、払出側CPU83から受信したコマンドは当該受信後待機バッファに記憶されて、主側CPU63にて利用可能となる。
The receiving
<主側CPU63から送信されるコマンドのデータ構成>
次に、主側CPU63から払出側CPU83又は音光側CPU93に送信されるコマンドのデータ構成について、主側CPU63から音光側CPU93に対して送信されるコマンドのデータ構成を例に挙げて説明する。
<Data Configuration of Command Transmitted from
Next, the data configuration of the command transmitted from the
図61は主側CPU63から音光側CPU93に対してコマンドを送信するための主制御基板61及び音声発光制御基板91の電気的構成を説明するための説明図である。既に説明したとおり、主制御基板61には第1送信回路101が設けられているとともに、音声発光制御基板91には音光側受信回路96が設けられている。図61に示すように、第1送信回路101には、音光側CPU93に対して送信されるコマンド(後述する通信用のコマンド)が設定される送信待機バッファ175が設けられている。送信待機バッファ175は30バイトからなるリングバッファである。主側CPU63から音光側CPU93に対して送信されるコマンドのうち最もデータ量の多いコマンドは通常復帰コマンドであり、送信待機バッファ175に設定される通常復帰コマンド(後述する通信用の通常復帰コマンド)のデータ量は14バイトである。
FIG. 61 is an explanatory diagram for explaining the electrical configuration of the
送信待機バッファ175に送信中のコマンドが残っている状態において新たなコマンドを設定するタイミングとなった場合、当該新たなコマンドは送信待機バッファ175において、送信中のコマンドが設定されているエリアの次以降のエリアに設定されて送信待機状態となる。また、送信待機バッファ175に送信中のコマンド及び送信待機中のコマンドが存在している状態において新たなコマンドを設定するタイミングとなった場合、当該新たなコマンドは送信待機バッファ175において、送信待機中のコマンドが設定されているエリアの次以降のエリアに設定されて送信待機状態となる。第1送信回路101は、送信待機バッファ175に設定されたコマンドを当該送信待機バッファ175に設定された順番で、音光側受信回路96に対して送信する。送信待機バッファ175のデータ容量は、同時期に当該送信待機バッファ175に存在し得る複数のコマンドにおける合計のデータ容量よりも大きく設定されている。このため、各コマンドが送信待機バッファ175に設定されるタイミングにおいて、当該コマンドを設定するための空きエリアは確保されている。
When it is time to set a new command while the command being transmitted remains in the
第1送信回路101には、音光側CPU93に送信されるデータが設定される送信バッファ176が設けられている。送信バッファ176は1バイトからなる。送信待機バッファ175に設定されたコマンドは、1バイトずつ送信バッファ176にセットされて音光側CPU93に送信される。具体的には、送信待機バッファ175にコマンドが設定された場合、第1送信回路101は、まず当該コマンドに含まれている複数バイトのデータのうち先頭に存在している1バイトのデータを送信バッファ176にセットし、当該1バイトのデータを音光側CPU93に送信する。その後、第1送信回路101は、当該コマンドに含まれている複数バイトのデータのうち先頭の1バイトのデータの次に設定されている1バイトのデータを送信バッファ176にセットし、当該1バイトのデータを音光側CPU93に送信する。このように、第1送信回路101は、送信待機バッファ175に格納されたコマンドの全体の送信が終了するまで、当該コマンドに含まれている複数バイトのデータのうち送信バッファ176にセットする1バイトのデータを順次更新しながら、送信バッファ176にセットされた1バイトのデータを音光側CPU93に送信する処理を繰り返し実行する。
The
図61に示すように、音光側受信回路96には、第1送信回路101から受信した1バイトのデータが格納される受信バッファ177と、主側CPU63から受信したコマンドが格納される受信後待機バッファ178とが設けられている。受信後待機バッファ178は、上述した第1送信回路101における送信待機バッファ175と同様に、30バイトからなるリングバッファである。受信後待機バッファ178の記憶容量は、当該受信後待機バッファ178に同時期に存在し得る複数のコマンドにおける合計のデータ量よりも多く設定されている。
As shown in FIG. 61, the sound and
音光側RAM95には、主側CPU63から受信したコマンドが音光側CPU93にて利用可能な状態で格納されるコマンド格納バッファ179が設けられている。コマンド格納バッファ179は、30バイトからなるリングバッファである。受信後待機バッファ178に格納されたコマンドはコマンド格納バッファ179に移され、音光側CPU93にて利用されるまでコマンド格納バッファ179にて保存される。コマンド格納バッファ179の記憶容量は、当該コマンド格納バッファ179に同時期に存在し得る複数のコマンドにおける合計のデータ量よりも多く設定されている。
The sound and
音光側受信回路96は、受信バッファ177に格納された1バイトのデータを受信後待機バッファ178にセットし、受信バッファ177を「0」クリアすることにより次の1バイトのデータを受信可能な状態とする。そして、第1送信回路101に対して受信可能信号を出力する。第1送信回路101は、当該受信可能信号を受信しているとともに送信バッファ176にデータが設定されている状態となった場合、当該送信バッファ176にセットされている1バイトのデータを音光側受信回路96に送信する。
After receiving the 1-byte data stored in the
次に、主側CPU63から音光側CPU93に対して送信時のデータ量が3バイト以上のコマンドが送信される場合について説明する。主側CPU63から音光側CPU93に対して送信されるコマンドは、ヘッダHD及びフッタFTを含んでいる。図62(a)はヘッダHDのデータ構成を説明するための説明図であり、図62(b)はフッタFTのデータ構成を説明するための説明図である。
Next, a case where a command having a data amount of 3 bytes or more at the time of transmission is transmitted from the
図62(a)に示すように、ヘッダHDは、第0~第7ビットからなる1バイトのデータである。ヘッダHDの第0~第7ビットには、コマンドの種類を把握可能とするコマンド識別データが設定されている。音光側CPU93は、当該コマンド識別データに基づいて、受信したコマンドの種類を把握する。 As shown in FIG. 62(a), the header HD is 1-byte data consisting of 0th to 7th bits. The 0th to 7th bits of the header HD are set with command identification data that makes it possible to grasp the type of command. The sound/light side CPU 93 grasps the type of the received command based on the command identification data.
コマンド識別データの最上位ビット(第7ビット)は、ヘッダHDであることを識別可能とするヘッダ識別ビットである。ヘッダ識別ビットには「1」が設定される。コマンドに含まれる1バイトのデータのうち最上位ビットに「1」が設定されているデータはヘッダHDのみである。音光側受信回路96は、受信バッファ177に格納された1バイトのデータにおける最上位ビットに「1」が設定されているか否かを判定することにより、当該1バイトのデータがヘッダHDであるか否かを把握する。音光側受信回路96は、第1送信回路101から複数のコマンドを受信した場合、ヘッダHDの位置に基づいてこれらのコマンドの区切り位置を把握することができる。なお、ヘッダ識別ビットに「0」が設定されているとともに、ヘッダHD以外のデータにおける最上位ビット(第7ビット)に「1」が設定されている構成としてもよい。当該構成において、音光側受信回路96は、受信バッファ177に格納された1バイトのデータにおける最上位ビットに「0」が設定されているか否かを判定することにより、当該1バイトのデータがヘッダHDであるか否かを把握することができる。
The most significant bit (seventh bit) of the command identification data is a header identification bit that enables identification of the header HD. "1" is set in the header identification bit. Among the 1-byte data included in the command, the header HD is the only data in which the most significant bit is set to "1". The sound and
図62(b)に示すように、フッタFTは、第0~第7ビットからなる1バイトのデータである。フッタFTには、フッタFTであることを示すフッタ識別データと、ノイズの影響を受けてコマンドデータの内容が変化していないことを音光側受信回路96にて確認可能とする誤り検出ビットとが設定されている。フッタFTの上位7ビット(第1~第7ビット)には、フッタ識別データとして、「0101010」というデータが設定されている。主側CPU63から音光側CPU93に対して送信されるコマンドに含まれている1バイトのデータのうち上位7ビットに当該「0101010」が設定されているデータはフッタFTのみである。音光側受信回路96は、受信バッファ177に格納された1バイトのデータにおける上位7ビットにフッタ識別データが設定されているか否かを判定することにより、当該1バイトデータがフッタFTであるか否かを把握する。音光側受信回路96は、ヘッダHDを認識することによりコマンドの開始位置を把握するとともに、フッタFTを認識することにより当該コマンドの終了位置を把握する。そして、ヘッダHDから始まってフッタFTで終わる一連のデータを1つのコマンドとして認識する。
As shown in FIG. 62(b), the footer FT is 1-byte data consisting of 0th to 7th bits. The footer FT contains footer identification data indicating that it is a footer FT, and an error detection bit that enables the sound and
フッタFTの第0ビットには誤り検出ビットが設定されている。誤り検出ビットには、コマンドに含まれている「0」及び「1」の情報のうち「1」の総数が偶数になるように、「0」又は「1」が設定される。音光側受信回路96は、受信後待機バッファ178にコマンドが格納された場合、当該コマンドに含まれている「1」の総数が偶数であるか否かを判定し、当該「1」の総数が偶数ではない場合には通信エラーが発生したことを把握する。これにより、ノイズによって書き換えられたコマンドがそのまま音光側CPU93にて利用されてしまうことを防止することができる。
An error detection bit is set in the 0th bit of the footer FT. The error detection bit is set to "0" or "1" so that the total number of "1"s in the "0" and "1" information contained in the command is an even number. When a command is stored in the standby buffer 178 after reception, the sound/
音光側受信回路96は、第1送信回路101からフッタFTの次に受信した1バイトのデータがヘッダHD以外のデータであった場合、及びヘッダHDを受信してからフッタFTを受信することなく次のヘッダHDを受信した場合にも通信エラーが発生したことを把握する。これにより、主側CPU63が送信待機バッファ175に設定したコマンドに含まれていたデータとは異なるデータが音光側CPU93にて利用されてしまうことを防止することができる。
When the 1-byte data received after the footer FT from the
音光側受信回路96は通信エラーの発生を特定した場合、第1送信回路101に対して再送要求信号を出力する。第1送信回路101は、コマンドの送信が終了した後、再送要求信号を受信しなかった場合には、今回送信が終了したコマンドのデータを送信待機バッファ175から削除する。そして、送信待機バッファ175に次のコマンドが設定されている場合には、当該次のコマンドの送信を開始する。一方、コマンドの送信が終了した後に再送要求信号を受信した場合には、送信待機バッファ175に格納されているコマンドを再び送信する。
When the sound/
図61に示すように、音光側受信回路96には連続して発生した通信エラーの回数をカウントする通信エラーカウンタ181が設けられている。通信エラーカウンタ181には「0」~「3」の数値情報が格納される。音光側受信回路96は、再送要求信号を出力した場合に通信エラーカウンタ181の値を1加算し、当該再送要求信号の出力後に受信したコマンドについて通信エラーの発生が確認されなかった場合に通信エラーカウンタ181を「0」クリアする。音光側CPU93は、通信エラーカウンタ181の値が「3」に達した場合、通信エラー報知が行われるように表示発光部53の発光制御、スピーカ部54の音出力制御及び図柄表示装置41の表示制御を行う。これにより、主側CPU63から音光側CPU93へのコマンドの送信が正常に行われない状態であることを遊技ホールの管理者に報知することができる。
As shown in FIG. 61, the sound/
送信待機バッファ175に格納されているコマンド及び送信バッファ176に格納されている1バイトのデータは、メイン処理(図15)において一部クリア処理(ステップS107)又は全部クリア処理(ステップS114)が実行された場合にクリアされる。
Commands stored in the
主側CPU63から音光側CPU93に送信されるコマンドにヘッダHD及びフッタFT以外の1バイトのデータが1つ以上設定される場合、主側CPU63はデータ量が4バイト以上である通信用のコマンドを生成し、当該通信用のコマンドを送信待機バッファ175にセットする。通信用のコマンドは、第1送信回路101から音光側受信回路96に送信され、受信後待機バッファ178に格納される。音光側CPU93は、受信後待機バッファ178に格納されているコマンドのデータ量が4バイト以上である場合、すなわち受信後待機バッファ178に通信用のコマンドが格納されている場合には、当該通信用のコマンドを変換後コマンドに変換してコマンド格納バッファ179に格納する。そして、コマンド格納バッファ179に格納されている変換後コマンドに基づいて演出を行う。
When one or more pieces of 1-byte data other than the header HD and footer FT are set in the command sent from the
特図変動開始処理(図35)のステップS1014における変動用コマンド送信処理(図68)にて音光側CPU93に送信される変動用コマンドには、ヘッダHD及びフッタFT以外に、特定制御用のワークエリア121における表示継続時間カウンタ142(図51(b))に格納されている表示継続時間データが設定される。既に説明したとおり、表示継続時間データは2バイトの数値データである。表示継続時間カウンタ142に格納されているデータをヘッダHD及びフッタFTの間に設定して変動用コマンドを生成する構成とすると、変動用コマンドに含まれているヘッダHD以外のフレーム(1バイトのデータ)における最上位ビット(第7ビット)に「1」が設定されてしまうおそれがある。当該構成において、当該変動用コマンドがそのまま送信待機バッファ175に設定されてしまうと、音光側受信回路96においてヘッダHD以外のフレーム(表示継続時間データが設定されているフレーム)がヘッダHDであると誤って認識されてしまう。本実施形態において主側CPU63は、ヘッダHD以外のフレームにおける最上位ビット(第7ビット)を「0」に変更した通信用の変動用コマンドを生成し、当該通信用の変動用コマンドを送信待機バッファ175にセットする。これにより、ヘッダHD以外のフレームにおける最上位ビット(第7ビット)には必ず「0」が設定されている状態として、ヘッダHDとヘッダHD以外のフレームとを音光側受信回路96にて識別可能とすることができる。以下、本明細書ではコマンドに含まれている1バイトのデータを「フレーム」とも記載する。
In addition to the header HD and footer FT, the variation command transmitted to the sound and light side CPU 93 in the variation command transmission process (FIG. 68) in step S1014 of the special figure variation start process (FIG. 35) The display continuation time data stored in the display continuation time counter 142 (FIG. 51(b)) in the
一方、例えば、メイン処理(図15)のステップS116にて音光側CPU93に送信される全部クリア時の復帰コマンドは、ヘッダHD及びフッタFTのみからなる2バイトのコマンドである。既に説明したとおり、フッタFTの最上位ビット(第7ビット)は「0」である。このため、ヘッダHD及びフッタFTのみからなる2バイトのコマンドは、各フレームの最上位ビット(第7ビット)が「0」であるか否かを判定することにより当該フレームがヘッダHDであるか否かを識別可能なコマンドである。本実施形態において、主側CPU63から音光側CPU93に送信されるコマンドにヘッダHD及びフッタFT以外のデータが設定されない場合、主側CPU63はヘッダHD及びフッタFTのみからなる2バイトのコマンドをそのまま送信待機バッファ175にセットする。当該コマンドは、第1送信回路101から音光側受信回路96に送信され、受信後待機バッファ178に格納される。音光側CPU93は、受信後待機バッファ178に格納されているコマンドのデータ量が2バイトである場合には、当該コマンドをそのままコマンド格納バッファ179に格納する。
On the other hand, for example, the all-clear return command sent to the sound and light side CPU 93 in step S116 of the main processing (FIG. 15) is a 2-byte command consisting of only the header HD and the footer FT. As already explained, the most significant bit (seventh bit) of the footer FT is "0". Therefore, a 2-byte command consisting of only the header HD and footer FT determines whether the frame is the header HD by determining whether the most significant bit (seventh bit) of each frame is "0". It is a command that can identify whether or not In the present embodiment, if no data other than the header HD and footer FT are set in the command sent from the
以下では、ヘッダHD及びフッタFT以外のフレームを含むコマンドのデータ構成について、変動用コマンド及び通常復帰コマンドを例に挙げて説明する。 In the following, the data structure of a command including frames other than the header HD and footer FT will be described by taking the variation command and the normal return command as examples.
まず変動用コマンドのデータ構成について説明する。図62(c)は通信用の変動用コマンドのデータ構成を説明するための説明図であり、図62(d)は変換後変動用コマンドのデータ構成を説明するための説明図である。 First, the data configuration of the variation command will be described. FIG. 62(c) is an explanatory diagram for explaining the data configuration of the communication variation command, and FIG. 62(d) is an explanatory diagram for explaining the data configuration of the post-conversion variation command.
図62(c)に示すように、通信用の変動用コマンドには、ヘッダHD→第1データフレームFR1→第2データフレームFR2→第1最上位フレームSF1→フッタFTという順番で、5つのフレームが設定されている。既に説明したとおり、各フレームには1バイトのデータが設定されている。第1データフレームFR1には表示継続時間カウンタ142の下位エリアに格納されているデータがセットされるとともに、第2データフレームFR2には当該表示継続時間カウンタ142の上位エリアに格納されているデータがセットされる。但し、これらのデータフレームFR1、FR2の最上位ビット(第7ビット)に設定されたデータは、ヘッダHDとこれらのデータフレームFR1,FR2とを識別可能とするために、「0」に変更される。
As shown in FIG. 62(c), the variation command for communication includes five frames in the order of header HD→first data frame FR1→second data frame FR2→first most significant frame SF1→footer FT. is set. As already explained, each frame contains 1-byte data. The data stored in the lower area of the
通信用のコマンドに含まれるデータフレームFRm(mは1~10のいずれかの整数)の数はコマンドの種類によって異なる。通信用のコマンドには最大で10個のデータフレームFRmが設定される。第1最上位フレームSF1は、第1~第7データフレームFR1~FR7に設定されたデータのうち「0」に変更された最上位ビットのデータを把握可能とするフレームである。第1最上位フレームSF1は、通信用のコマンドに含まれるデータフレームFRmの数が7個以下である場合、最後のデータフレームFRmとフッタFTとの間に設定される。第1最上位フレームSF1の第(m-1)ビット(mは1~7のいずれかの整数)は、第mデータフレームFRmの最上位ビットに対応している。例えば、第1最上位フレームSF1の第0ビットは第1データフレームFR1の最上位ビットに対応しているとともに、第1最上位フレームSF1の第1ビットは第2データフレームFR2の最上位ビットに対応している。表示継続時間カウンタ142の下位エリアにおける最上位ビットのデータは第1最上位フレームSF1の第0ビットに設定されるとともに、表示継続時間カウンタ142の上位エリアにおける最上位ビットのデータは第1最上位フレームSF1の第1ビットに設定される。
The number of data frames FRm (m is an integer from 1 to 10) included in a communication command differs depending on the command type. A maximum of 10 data frames FRm are set in the command for communication. The first most significant frame SF1 is a frame that makes it possible to grasp the data of the most significant bit changed to "0" among the data set in the first to seventh data frames FR1 to FR7. The first most significant frame SF1 is set between the last data frame FRm and the footer FT when the number of data frames FRm included in the communication command is seven or less. The (m-1)th bit (m is an integer from 1 to 7) of the first most significant frame SF1 corresponds to the most significant bit of the mth data frame FRm. For example, the 0th bit of the first most significant frame SF1 corresponds to the most significant bit of the first data frame FR1, and the 1st bit of the first most significant frame SF1 corresponds to the most significant bit of the second data frame FR2. Yes. The most significant bit data in the lower area of the
上述したとおり、通信用の変動用コマンドに含まれているデータフレームFRmの数は2個であり第1最上位フレームSF1における第2~第6ビットには対応するデータフレームが存在しない。図62(c)に示すように、通信用の変動用コマンドにおける第1最上位フレームSF1の第2~第6ビットには「0」が設定されている。このように、通信用のコマンドに含まれるデータフレームFRmの数が6個以下であり第1最上位フレームSF1における第0~第6ビットのうち対応するデータフレームFRmが存在しないビットには「0」が設定される。第1最上位フレームSF1における最上位ビット(第7ビット)には必ず「0」が設定される。これにより、音光側受信回路96においてヘッダHDと第1最上位フレームSF1とを識別可能とすることができる。
As described above, the number of data frames FRm included in the communication variation command is two, and there is no data frame corresponding to the 2nd to 6th bits in the first most significant frame SF1. As shown in FIG. 62(c), "0" is set in the second to sixth bits of the first most significant frame SF1 in the variation command for communication. In this way, if the number of data frames FRm included in the command for communication is 6 or less, and the bits for which the corresponding data frame FRm does not exist among the 0th to 6th bits in the first most significant frame SF1, "0 ” is set. "0" is always set to the most significant bit (seventh bit) in the first most significant frame SF1. This enables the sound/
図62(d)に示すように、変換後変動用コマンドには、ヘッダHD、第1データフレームFR1、第2データフレームFR2及びフッタFTが設定されている。変換後変動用コマンドのヘッダHD、第1データフレームFR1の第0~第6ビット、第2データフレームFR2の第0~第6ビット及びフッタFTには、通信用の変動用コマンドのヘッダHD、第1データフレームFR1の第0~第6ビット、第2データフレームFR2の第0~第6ビット及びフッタFTのデータが設定されている。また、変換後変動用コマンドのデータフレームFR1,FR2の最上位ビットには、通信用の変動用コマンドの第1最上位フレームSF1において対応するビットのデータが設定されている。具体的には、変換後変動用コマンドの第1データフレームFR1の最上位ビットには、通信用の変動用コマンドの第1最上位フレームSF1において当該最上位ビットに対応する第0ビットのデータが設定されている。また、変換後変動用コマンドの第2データフレームFR2の最上位ビットには、通信用の変動用コマンドの第1最上位フレームSF1において当該最上位ビットに対応する第1ビットのデータが設定されている。 As shown in FIG. 62(d), a header HD, a first data frame FR1, a second data frame FR2, and a footer FT are set in the post-conversion variation command. The header HD of the post-conversion variation command, the 0th to 6th bits of the first data frame FR1, the 0th to 6th bits of the second data frame FR2, and the footer FT contain the header HD of the variation command for communication, The 0th to 6th bits of the first data frame FR1, the 0th to 6th bits of the second data frame FR2, and the data of the footer FT are set. Further, the most significant bits of the data frames FR1 and FR2 of the post-conversion variation command are set with the data of the corresponding bits in the first most significant frame SF1 of the variation command for communication. Specifically, in the most significant bit of the first data frame FR1 of the post-conversion variation command, the 0th bit data corresponding to the most significant bit in the first most significant frame SF1 of the variation command for communication is is set. Further, the most significant bit of the second data frame FR2 of the post-conversion variation command is set to the first bit data corresponding to the most significant bit in the first most significant frame SF1 of the variation command for communication. there is
このように、通信用の変動用コマンドには、第1~第2データフレームFR1~FR2の最上位ビットの情報を集めた第1最上位フレームSF1が設定される。これにより、通信用の変動用コマンドにおいてヘッダHDとヘッダHD以外のフレームとを識別可能としながら、通信用の変動用コマンドにデータが設定された各種カウンタにおける最上位ビットのデータを音光側CPU93において把握可能とすることができる。 In this way, the first most significant frame SF1, which is a collection of the most significant bit information of the first and second data frames FR1 and FR2, is set in the variation command for communication. As a result, while making it possible to distinguish between the header HD and the frame other than the header HD in the communication variation command, the sound and light side CPU 93 receives the most significant bit data in the various counters in which the data is set in the communication variation command. can be comprehended in
図61に示すように、特定制御用のワークエリア121には、第1退避エリア182及び第2退避エリア183が設けられている。第1退避エリア182は、第1最上位フレームSF1のデータが設定されるエリアであるとともに、第2退避エリア183は、後述する第2最上位フレームSF2のデータが設定されるエリアである。これらの退避エリア182,183は1バイトからなる。主側CPU63から音光側CPU93に送信される通信用のコマンドに1~7個のデータフレームFRmが含まれている場合、第1退避エリア182には第1~第mデータフレームFR1~FRm(mは1~7のいずれかの整数)の最上位ビットのデータが設定される。主側CPU63から音光側CPU93に送信される通信用のコマンドに8~10個のデータフレームFRmが含まれている場合、第1退避エリア182には第1~第7データフレームFR1~FR7の最上位ビットのデータが設定されるとともに、第2退避エリア183には第8~第mデータフレーム(mは8~10のいずれかの整数)の最上位ビットのデータが設定される。
As shown in FIG. 61, the
図63は通信用の変動用コマンドの生成態様を説明するための説明図である。表示継続時間カウンタ142の下位エリアにおける最上位ビットのデータは第1退避エリア182の第0ビットに設定されるとともに、表示継続時間カウンタ142の上位エリアにおける最上位ビットのデータは第1退避エリア182の第1ビットに設定される。また、第1退避エリア182において対応するカウンタの存在しない第2~第6ビットには「0」が設定される。さらにまた、第1退避エリア182の最上位ビット(第7ビット)には必ず「0」が設定される。既に説明したとおり、第1退避エリア182に格納される第1最上位フレームSF1のデータにおける最上位ビット(第7ビット)に必ず「0」が設定される構成であることにより、音光側受信回路96においてヘッダHDと第1最上位フレームSF1とを識別可能とすることができる。
FIG. 63 is an explanatory diagram for explaining how a communication variation command is generated. The most significant bit data in the lower area of the
図61に示すように、第1送信回路101には書き込みポインタ186が設けられている。書き込みポインタ186は、送信待機バッファ175においてコマンドの書き込み開始位置を主側CPU63にて把握可能とするポインタである。主側CPU63は、書き込みポインタ186の値に基づいて送信待機バッファ175の空きエリアを把握する。そして、当該把握した空きエリアにヘッダHDのデータ、表示継続時間カウンタ142の下位エリアに格納されているデータ、表示継続時間カウンタ142の上位エリアに格納されているデータ、第1退避エリア182に格納されているデータ及びフッタFTのデータを設定する。送信待機バッファ175において、ヘッダHD及びフッタFT以外のデータが設定されたエリアにおける最上位ビット(第7ビット)は「0」クリアされる。これにより、送信待機バッファ175に通信用の変動用コマンドが設定される。
As shown in FIG. 61, the
次に、通常復帰コマンドのデータ構成について説明する。図64は通信用の通常復帰コマンドのデータ構成を説明するための説明図であり、図65は変換後通常復帰コマンドのデータ構成を説明するための説明図である。 Next, the data configuration of the normal return command will be described. FIG. 64 is an explanatory diagram for explaining the data configuration of the normal return command for communication, and FIG. 65 is an explanatory diagram for explaining the data configuration of the post-conversion normal return command.
図64に示すように、通信用の通常復帰コマンドには、ヘッダHD→第1データフレームFR1~第7データフレームFR7→第1最上位フレームSF1→第8データフレームFR8~第10データフレームFR10→第2最上位フレームSF2→フッタFTという順番で、14個のフレームが設定されている。既に説明したとおり、各フレームには1バイトのデータが設定されている。 As shown in FIG. 64, the normal return command for communication includes header HD→first data frame FR1 to seventh data frame FR7→first most significant frame SF1→eighth data frame FR8 to tenth data frame FR10→ 14 frames are set in the order of second highest frame SF2→footer FT. As already explained, 1-byte data is set in each frame.
通信用の通常復帰コマンドにおける第1データフレームFR1には特定制御用のワークエリア121における設定値カウンタに格納されているデータが設定される。これにより、音光側CPU93にて現状におけるパチンコ機10の設定値を把握可能とすることができる。第2データフレームFR2には特定制御用のワークエリア121における第1特図保留数カウンタ118に格納されているデータが設定されるとともに、第3データフレームFR3には特定制御用のワークエリア121における第2特図保留数カウンタ119に格納されているデータが設定される。これにより、第1特図保留エリア115における保留数及び第2特図保留エリア116における保留数を音光側CPU93にて把握可能とすることができる。第4データフレームFR4には特定制御用のワークエリア121におけるモードデータエリアに格納されているデータが設定される。既に説明したとおり、モードデータエリアには高頻度サポートモードフラグ及び開閉実行モードフラグが設定されている。通常復帰コマンドにモードデータエリアのデータが含まれていることにより、高頻度サポートモードであるか否か及び開閉実行モードであるか否かを音光側CPU93にて把握可能とすることができる。第5データフレームFR5には特定制御用のワークエリア121におけるラウンドカウンタに格納されているデータが設定される。これにより、開閉実行モードにおける残りのラウンド遊技の回数を音光側CPU93にて把握可能とすることができる。第6データフレームFR6には特定制御用のワークエリア121における当否データエリア158に格納されているデータが設定される。既に説明したとおり、当否データエリア158の第0ビットには小当たりフラグ158bが設定されているとともに、第1ビットには大当たりフラグ158aが設定されている。通常復帰コマンドに当否データエリア158のデータが含まれていることにより、大当たり結果が発生したこと及び小当たり結果が発生したことを音光側CPU93にて把握可能とすることができる。第7データフレームFR7には振分データエリア162に格納されているデータが設定される。既に説明したとおり、振分データエリア162の第0ビットには4R高確フラグ162aが設定されており、第1ビットには8R高確フラグ162bが設定されており、第2ビットには16R高確フラグ162cが設定されている。通常復帰コマンドに振分データエリア162のデータが含まれていることにより、4R高確大当たり結果が発生したこと、8R高確大当たり結果が発生したこと及び12R高確大当たり結果が発生したことを音光側CPU93にて把握可能とすることができる。第8データフレームFR8には遊技回エリアに格納されているデータが設定される。既に説明したとおり、遊技回エリアの第0ビットには遊技回フラグが設定されている。通常復帰コマンドに遊技回エリアのデータが含まれていることにより、遊技回の実行中であるか否かを音光側CPU93にて把握可能とすることができる。既に説明したとおり、いずれかの作動口33,34への入賞に基づいて、いずれかの特図表示部37a,37b及び図柄表示装置41にて表示が開始され、所定の結果を表示して終了されるまでが遊技回の1回に相当する。第9データフレームFR9には特定制御用のワークエリア121における特図特電タイマカウンタの下位エリアに格納されているデータが設定されるとともに、第10データフレームFR10には当該特図特電タイマカウンタの上位エリアに格納されているデータが設定される。これにより、遊技回の実行中である場合に当該遊技回における残りの表示継続時間を音光側CPU93にて把握可能とすることができる。但し、これらのデータフレームFR1~FR10の最上位ビット(第7ビット)に設定されたデータは、ヘッダHDとこれらのデータフレームFR1~FR10とを識別可能とするために、「0」に変更される。
Data stored in the set value counter in the
表示継続時間カウンタ142に格納されているデータを第9~第10データフレームFR9~FR10に設定して通常復帰コマンドを生成する構成とすると、これらのフレームFR9,FR10の最上位ビット(第7ビット)に「1」が設定されてしまうおそれがある。当該構成において、当該通常復帰コマンドがそのまま送信待機バッファ175に設定されてしまうと、音光側受信回路96においてヘッダHD以外のフレーム(第9データフレームFR9及び第10データフレームFR10)がヘッダHDであると誤って認識されてしまう。本実施形態において主側CPU63は、ヘッダHD以外のフレームにおける最上位ビット(第7ビット)を「0」に変更した通信用の通常復帰コマンドを生成し、当該通信用の通常復帰コマンドを送信待機バッファ175にセットする。これにより、ヘッダHD以外のフレームにおける最上位ビット(第7ビット)には必ず「0」が設定されている状態として、ヘッダHDとヘッダHD以外のフレームとを音光側受信回路96にて識別可能とすることができる。
If the data stored in the display
既に説明したとおり、第1最上位フレームSF1は、第1~第7データフレームFR1~FR7に設定されたデータのうち「0」に変更された最上位ビットのデータを把握可能とするフレームである。第1最上位フレームSF1は、コマンドに含まれるデータフレームFRmの数が8個以上である場合、第7データフレームFR7と第8データフレームFR8との間に設定される。第1最上位フレームSF1の第mビット(mは0~6の整数)は、第(m+1)データフレームFR(m+1)の最上位ビットに対応している。設定値カウンタにおける最上位ビットのデータは第1最上位フレームSF1の第0ビットに設定され、第1特図保留数カウンタ118における最上位ビットのデータは第1最上位フレームSF1の第1ビットに設定され、第2特図保留数カウンタ119における最上位ビットのデータは第1最上位フレームSF1の第2ビットに設定され、モードデータエリアにおける最上位ビットのデータは第1最上位フレームSF1の第3ビットに設定される。また、ラウンドカウンタにおける最上位ビットのデータは第1最上位フレームSF1の第4ビットに設定され、当否データエリア158における最上位ビットのデータは第1最上位フレームSF1の第5ビットに設定され、振分データエリア162における最上位ビットのデータは第1最上位フレームSF1の第6ビットに設定される。
As already explained, the first highest-order frame SF1 is a frame that allows the user to grasp the data of the highest-order bit changed to "0" among the data set in the first to seventh data frames FR1 to FR7. . The first most significant frame SF1 is set between the seventh data frame FR7 and the eighth data frame FR8 when the number of data frames FRm included in the command is eight or more. The m-th bit (m is an integer from 0 to 6) of the first most significant frame SF1 corresponds to the most significant bit of the (m+1)th data frame FR(m+1). The most significant bit data in the set value counter is set to the 0th bit of the first most significant frame SF1, and the most significant bit data in the first special figure reservation number counter 118 is set to the first bit of the first most significant frame SF1 The most significant bit data in the second special figure reservation number counter 119 is set to the second bit of the first most significant frame SF1, and the most significant bit data in the mode data area is the first most significant frame SF1 Set to 3 bits. The most significant bit data in the round counter is set to the fourth bit of the first most significant frame SF1, the most significant bit data in the success/
第2最上位フレームSF2は、第8データフレームFR8~第10データフレームFR10に設定されたデータのうち「0」に変更された最上位ビットのデータを把握可能とするフレームである。第2最上位フレームSF2は、コマンドに含まれるデータフレームFRmの数が8個以上である場合、最後のデータフレーム(第10データフレームFR10)とフッタFTとの間に設定される。第2最上位フレームSF2の第(m-8)ビット(mは8~10の整数)は、第mデータフレームFRmの最上位ビットに対応している。遊技回エリアにおける最上位ビットのデータは第2最上位フレームSF2の第0ビットに設定され、特図特電タイマカウンタの下位エリアにおける最上位ビットのデータは第2最上位フレームSF2の第1ビットに設定され、特図特電タイマカウンタの上位エリアにおける最上位ビットのデータは第2最上位フレームSF2の第2ビットに設定される。 The second most significant frame SF2 is a frame that makes it possible to grasp the data of the most significant bit changed to "0" among the data set in the eighth data frame FR8 to the tenth data frame FR10. The second most significant frame SF2 is set between the last data frame (tenth data frame FR10) and the footer FT when the number of data frames FRm included in the command is eight or more. The (m-8)th bit (m is an integer from 8 to 10) of the second most significant frame SF2 corresponds to the most significant bit of the mth data frame FRm. The most significant bit data in the game area is set to the 0th bit of the second most significant frame SF2, and the most significant bit data in the lower area of the special special electric timer counter is set to the first bit of the second most significant frame SF2. The data of the most significant bit in the upper area of the special special electric timer counter is set to the second bit of the second most significant frame SF2.
図65に示すように、変換後通常復帰コマンドには、ヘッダHD、第1データフレームFR1~第10データフレームFR10及びフッタFTが設定されている。変換後通常復帰コマンドのヘッダHD、第1~第10データフレームFR1~FR10の第0~第6ビット及びフッタFTには、通信用の通常復帰コマンドのヘッダHD、第1~第10データフレームFR1~FR10の第0~第6ビット及びフッタFTのデータが設定されている。また、変換後通常復帰コマンドの第1~第7データフレームFR1~FR7の最上位ビットには、通信用の通常復帰コマンドの第1最上位フレームSF1において対応するビットのデータが設定されている。さらにまた、変換後通常復帰コマンドの第8~第10データフレームFR8~FR10の最上位ビットには、通信用の通常復帰コマンドの第2最上位フレームSF2において対応するビットのデータが設定されている。 As shown in FIG. 65, a header HD, a first data frame FR1 to a tenth data frame FR10, and a footer FT are set in the post-conversion normal return command. The header HD of the normal return command after conversion, the 0th to 6th bits of the 1st to 10th data frames FR1 to FR10, and the footer FT contain the header HD of the normal return command for communication and the 1st to 10th data frame FR1. The 0th to 6th bits of FR10 and the data of the footer FT are set. Further, the most significant bits of the first to seventh data frames FR1 to FR7 of the post-conversion normal return command are set with the data of the corresponding bits in the first most significant frame SF1 of the normal return command for communication. Furthermore, the most significant bits of the eighth to tenth data frames FR8 to FR10 of the post-conversion normal return command are set with the data of the corresponding bits in the second most significant frame SF2 of the normal return command for communication. .
通信用の通常復帰コマンドには、第1~第7データフレームFR1~FR7の最上位ビットの情報を集めた第1最上位フレームSF1及び第8~第10データフレームFR8~FR10の最上位ビットの情報を集めた第2最上位フレームSF2が設定される。これにより、通信用の通常復帰コマンドにおいてヘッダHDとヘッダHD以外のフレームとを識別可能としながら、通信用の通常復帰コマンドにデータが設定された各種カウンタにおける最上位ビットのデータを音光側CPU93において把握可能とすることができる。 The normal return command for communication includes the first most significant frame SF1 that collects the most significant bit information of the first to seventh data frames FR1 to FR7, and the most significant bit information of the eighth to tenth data frames FR8 to FR10. A second most significant frame SF2 is set up which collects information. As a result, while distinguishing between the header HD and the frame other than the header HD in the normal return command for communication, the data of the most significant bit in the various counters in which the data is set in the normal return command for communication is transferred to the sound and light side CPU 93. can be comprehended in
図66は通信用の通常復帰コマンドの生成態様を説明するための説明図である。図66に示すように、設定値カウンタの最上位ビットのデータは第1退避エリア182の第0ビットに設定され、第1特図保留数カウンタ118の最上位ビットのデータは第1退避エリア182の第1ビットに設定され、第2特図保留数カウンタ119の最上位ビットのデータは第1退避エリア182の第2ビットに設定され、モードデータエリアの最上位ビットのデータは第1退避エリア182の第3ビットに設定される。また、ラウンドカウンタの最上位ビットのデータは第1退避エリア182の第4ビットに設定され、当否データエリア158の最上位ビットのデータは第1退避エリア182の第5ビットに設定され、振分データエリア162の最上位ビットのデータは第1退避エリア182の第6ビットに設定される。
FIG. 66 is an explanatory diagram for explaining how the normal return command for communication is generated. As shown in FIG. 66, the most significant bit data of the set value counter is set to the 0th bit of the
遊技回エリアの最上位ビットのデータは第2退避エリア183の第0ビットに設定され、特図特電タイマカウンタの下位エリアにおける最上位ビットのデータは第2退避エリア183の第1ビットに設定され、特図特電タイマカウンタの上位エリアにおける最上位ビットのデータは第1退避エリア182の第2ビットに設定される。第2退避エリア183において対応するカウンタが存在しない第3~第6ビットには「0」が設定される。
The most significant bit data of the game area is set to the 0th bit of the
既に説明したとおり、第1退避エリア182の最上位ビット(第7ビット)には必ず「0」が設定される。また、第2退避エリア183の最上位ビット(第7ビット)には必ず「0」が設定される。第1退避エリア182に格納されるデータは第1最上位フレームSF1のデータであるとともに、第2退避エリア183に格納されるデータは第2最上位フレームSF2のデータである。これらの最上位フレームSF1,SF2の最上位ビット(第7ビット)に必ず「0」が設定される構成であることにより、音光側受信回路96においてヘッダHDとこれらの最上位フレームSF1,SF2とを識別可能とすることができる。
As already explained, the most significant bit (seventh bit) of the
主側CPU63は、書き込みポインタ186の値に基づいて送信待機バッファ175の空きエリアを把握する。そして、当該把握した空きエリアにヘッダHDのデータ、設定値カウンタ、第1特図保留数カウンタ118、第2特図保留数カウンタ119、モードデータエリア、ラウンドカウンタ、当否データエリア158、振分データエリア162、遊技回エリア、特図特電タイマカウンタの下位エリア及び特図特電タイマカウンタの上位エリアに格納されているデータ、並びにフッタFTのデータを設定する。送信待機バッファ175において、ヘッダHD及びフッタFT以外のデータが設定されたエリアにおける最上位ビット(第7ビット)は「0」クリアされる。これにより、送信待機バッファ175に通信用の通常復帰コマンドが設定される。
The
既に説明したとおり、主側CPU63は音光側CPU93に通信用の変動用コマンド及び通信用の通常復帰コマンド以外の通信用のコマンドも送信する。通信用のコマンドに含まれているデータフレームFRmの数は「1」~「12」のいずれかである。通信用のコマンドに含まれているデータフレームFRmの数が「7」の倍数である場合には、当該通信用のコマンドに含まれているデータフレームFRmの数を「7」で除算した場合における商の数の最上位フレームSFpが当該通信用のコマンドに設定されている。また、通信用のコマンドに含まれているデータフレームFRmの数が「7」の倍数ではない場合には、当該通信用のコマンドに含まれているデータフレームFRmの数を「7」で除算した場合における商の数よりも「1」大きい数の最上位フレームSFpが当該通信用のコマンドに設定されている。これにより、通信用のコマンドの受信後に当該通信用のコマンドに含まれている全てのデータフレームFRmにおける最上位のビットに設定される情報を最上位フレームSFpに設定することができる。
As already explained, the
次に、音光側受信回路96が通信用のコマンド(通信用の変動用コマンド及び通信用の通常復帰コマンド)を受信した場合について説明する。
Next, a case where the sound/
音光側受信回路96が主側CPU63から受信した通信用のコマンドは受信後待機バッファ178に格納される。図61に示すように、音光側RAM95には、通信用のコマンドが格納される変換前エリア184と、当該変換前エリア184に格納された通信用のコマンドを変換後コマンドに変換する変換後エリア185とが設けられている。変換前エリア184は14バイトからなる記憶エリアであるとともに、変換後エリア185は12バイトからなる記憶エリアである。既に説明したとおり、音光側受信回路96が第1送信回路101から受信する通信用のコマンドのデータ容量は最大で14バイトである。また、変換後コマンドのデータ容量は最大で12バイトである。音光側CPU93は、受信後待機バッファ178に格納されている通信用のコマンドを変換前エリア184にセットし、当該通信用のコマンドを変換後エリア185にて変換後コマンドに変換する。そして、当該変換後コマンドをコマンド格納バッファ179に格納する。これにより、音光側CPU93にて変換後コマンドを利用可能となる。
The communication command received by the sound/
図67(a)は通信用の変動用コマンドの変換態様を説明するための説明図であり、図67(b)は通信用の通常復帰コマンドの変換態様を説明するための説明図である。図67(a),(b)に示すように、変換前エリア184には第1~第14エリアRA1~RA14が設けられているとともに、変換後エリア185には第1~12エリアRB1~RB12が設けられている。これらのエリアRA1~RA14,RB1~RB12は1バイトからなる記憶エリアである。
FIG. 67(a) is an explanatory diagram for explaining the conversion mode of the communication variation command, and FIG. 67(b) is an explanatory diagram for explaining the conversion mode of the normal return command for communication. As shown in FIGS. 67A and 67B, the
音光側CPU93は、受信後待機バッファ178に格納されているコマンドのデータ量が2バイトである場合、すなわち受信後待機バッファ178に格納されているコマンドがヘッダHD及びフッタFTのみで構成されている場合には、当該コマンドを変換することなくコマンド格納バッファ179に格納する。一方、音光側CPU93は、受信後待機バッファ178に格納されているコマンドのデータ量が3バイト以上である場合、すなわち受信後待機バッファ178に格納されているコマンドに1つ以上のデータフレームFRmが含まれている場合には、当該コマンドを変換後エリア185にて変換後コマンドに変換する。
When the data amount of the command stored in the post-reception standby buffer 178 is 2 bytes, that is, when the command stored in the post-reception standby buffer 178 is composed only of the header HD and the footer FT, the sound and light side CPU 93 If so, the command is stored in the
図67(a)に示すように、通信用の変動用コマンドの変換では、変換前エリア184にセットされた通信用の変動用コマンドに含まれているヘッダHD、第1~第2データフレームFR1~FR2、第1最上位フレームSF1及びフッタFTのうち第1最上位フレームSF1を除くヘッダHD、第1~第2データフレームFR1~FR2及びフッタFTのデータが変換後エリア185にロードされる。変換前エリア184の第1エリアRA1に格納されているヘッダHDは変換後エリア185の第1エリアRB1にロードされ、変換前エリア184の第2~第3エリアRA2~RA3に格納されている第1~第2データフレームFR1~FR2は変換後エリア185の第2~第3エリアRB2~RB3にロードされ、変換前エリア184の第5エリアRA5に格納されているフッタFTは変換後エリア185の第4エリアRB4にロードされる。
As shown in FIG. 67(a), in the conversion of the communication variation command, the header HD included in the communication variation command set in the
その後、通信用の変動用コマンドに含まれている第1最上位フレームSF1の第sビット(sは0~1の整数)に格納されている「0」又は「1」の情報が第(s+1)データフレームFR(s+1)の最上位ビット(第7ビット)にセットされる。これにより、変換後エリア185に変換後変動用コマンドが格納されている状態となる。音光側CPU93は、変換後エリア185に格納されている当該変換後変動用コマンドをコマンド格納バッファ179に格納する。これにより、変換後変動用コマンドを音光側CPU93にて利用可能とすることができる。
After that, the "0" or "1" information stored in the s-th bit (s is an integer of 0 to 1) of the first most significant frame SF1 included in the communication variation command is changed to the (s+1)-th bit. ) is set in the most significant bit (7th bit) of the data frame FR(s+1). As a result, the post-conversion variation command is stored in the
図67(b)に示すように、通信用の通常復帰コマンドの変換では、変換前エリア184にセットされた通信用の通常復帰コマンドに含まれているヘッダHD、第1~第10データフレームFR1~FR10、第1最上位フレームSF1、第2最上位フレームSF2及びフッタFTのうち第1最上位フレームSF1及び第2最上位フレームSF2を除くヘッダHD、第1~第10データフレームFR1~FR10及びフッタFTのデータが変換後エリア185にロードされる。変換前エリア184の第1エリアRA1に格納されているヘッダHDは変換後エリア185の第1エリアRB1にロードされ、変換前エリア184の第2~第8エリアRA2~RA8に格納されている第1~第7データフレームFR1~FR7は変換後エリア185の第2~第8エリアRB2~RB8にロードされ、変換前エリア184の第10~第12エリアRA10~RA12に格納されている第8~第10データフレームFR8~FR10は変換後エリア185の第9~第11エリアRB9~RB11にロードされ、変換前エリア184の第14エリアRA14に格納されているフッタFTは変換後エリア185の第12エリアRB12にロードされる。
As shown in FIG. 67(b), in the conversion of the normal return command for communication, the header HD included in the normal return command for communication set in the
その後、通信用の通常復帰コマンドに含まれている第1最上位フレームSF1の第sビット(sは0~6の整数)に格納されている「0」又は「1」の情報が第(s+1)データフレームFR(s+1)の最上位ビット(第7ビット)にセットされるとともに、通信用の通常復帰コマンドに含まれている第2最上位フレームSF2の第tビット(tは0~2の整数)に格納されている「0」又は「1」の情報が第(t+8)データフレームFR(t+8)の最上位ビット(第7ビット)にセットされる。これにより、変換後エリア185に変換後通常復帰コマンドが格納されている状態となる。音光側CPU93は、変換後エリア185に格納されている当該変換後通常復帰コマンドをコマンド格納バッファ179に格納する。これにより、変換後通常復帰コマンドを音光側CPU93にて利用可能とすることができる。
After that, the "0" or "1" information stored in the s-th bit (s is an integer from 0 to 6) of the first most significant frame SF1 included in the normal return command for communication is changed to the (s+1)-th bit. ) is set to the most significant bit (seventh bit) of the data frame FR(s+1), and the t-th bit (t is between 0 and 2) of the second most significant frame SF2 included in the normal return command for communication. Integer) is set to the most significant bit (7th bit) of the (t+8)th data frame FR(t+8). As a result, the post-conversion normal return command is stored in the
図61に示すように、音光側RAM95には第1最上位カウンタ188及び第2最上位カウンタ189が設けられている。第1最上位カウンタ188は、変換前エリア184において第1最上位フレームSF1が格納されているエリアRAn(nは3~9のいずれかの整数)を音光側CPU93にて把握可能とするカウンタであるとともに、第2最上位カウンタ189は、変換前エリア184において第2最上位フレームSF2が格納されているエリアRAm(mは11~13のいずれかの整数)を音光側CPU93にて把握可能とするカウンタである。第1最上位カウンタ188及び第2最上位カウンタ189は1バイトからなる。変換前エリア184において第1最上位フレームSF1は第3エリアRA3~第9エリアRA9のいずれかに格納される。第1最上位カウンタ188には、変換前エリア184において第1最上位フレームSF1が格納されているエリアRAnに対応する「3」~「9」のいずれかの数値情報が設定される。変換前エリア184において第2最上位フレームSF2は第11エリアRA11~第13エリアRA13のいずれかに格納される。第2最上位カウンタ189には、変換前エリア184において第2最上位フレームSF2が格納されているエリアRAmに対応する「11」~「13」のいずれかの数値情報が設定される。変換前エリア184に格納されている通信用のコマンドが10バイト以下である場合、すなわち当該通信用のコマンドに第2最上位フレームSF2が含まれていない場合、第2最上位フレームSF2には「0」が設定されている状態となる。音光側CPU93は、第1最上位カウンタ188の値に基づいて変換前エリア184における第1最上位フレームSF1の位置を把握することができる。また、音光側CPU93は、第2最上位カウンタ189の値に基づいて、変換前エリア184に格納されている通信用のコマンドに第2最上位フレームSF2が含まれているか否かを把握することができるとともに、当該変換前エリア184における第2最上位フレームSF2の位置を把握することができる。
As shown in FIG. 61, the sound and
次に、主側CPU63にて実行される変動用コマンド送信処理について図68(a)のフローチャートを参照しながら説明する。変動用コマンド送信処理は特図変動開始処理(図35)のステップS1014にて実行される。なお、変動用コマンド送信処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, variation command transmission processing executed by the
変動用コマンド送信処理では、まず特定制御用のワークエリア121における第1退避エリア182を「0」クリアする(ステップS2001)。その後、後述するステップS2004にてデータの移動先となる移動先ビットとして第0ビットを設定する(ステップS2002)。本変動用コマンド送信処理(図68(a))において、移動先ビットの情報はWレジスタ104aに設定される。ステップS2002では、Wレジスタ104aを「0」クリアする。
In the variation command transmission process, first, the
その後、主側ROM64に記憶されている変動用コマンド生成テーブル64u(図68(b))の開始アドレスである「9430H」をHLレジスタ107にセットする(ステップS2003)。変動用コマンド生成テーブル64uは、通信用の変動用コマンドに設定するデータを主側CPU63にて把握可能とするデータテーブルである。
Thereafter, "9430H", which is the start address of the variation command generation table 64u (FIG. 68(b)) stored in the
図68(b)は変動用コマンド生成テーブル64uのデータ構成を説明するための説明図である。図68(b)に示すように、変動用コマンド生成テーブル64uは、主側ROM64における「9430H」~「9435H」のアドレスに設定されている。変動用コマンド生成テーブル64uの開始アドレスである「9430H」及び「9431H」のアドレスには特定制御用のワークエリア121における表示継続時間カウンタ142の下位エリアのアドレスが設定されているとともに、「9432H」及び「9433H」のアドレスには当該表示継続時間カウンタ142の上位エリアのアドレスが設定されている。また、「9434H」のアドレスには終了用データとして「00H」が設定されているとともに、「9435H」のアドレスには変動用コマンドのコマンド識別データが設定されている。既に説明したとおり、変動用コマンドのコマンド識別データの最上位ビット(第7ビット)には「1」が設定されている。
FIG. 68(b) is an explanatory diagram for explaining the data structure of the variation command generation table 64u. As shown in FIG. 68(b), the variation command generation table 64u is set to addresses "9430H" to "9435H" in the
変動用コマンド送信処理(図68(a))においてHLレジスタ107には、移動元エリアのアドレスが設定される。移動元エリアは、後述するステップS2004にてデータの移動元となるエリアである。ステップS2003にてHLレジスタ107に「9430H」がセットされることにより、移動元エリアとして表示継続時間カウンタ142の下位エリアが設定されている状態となる。
In the variation command transmission process (FIG. 68(a)), the
ステップS2003の処理を行った後は、Wレジスタ104aの値が「0」である状態、すなわち移動先ビットとして第0ビットが設定されている状態で、ステップS2004~ステップS2007の処理を行う。具体的には、まず移動元エリアである表示継続時間カウンタ142の下位エリアにおける最上位ビット(第7ビット)に格納されている「0」又は「1」のデータを、第1退避エリア182の移動先ビットにロードする(ステップS2004)。既に説明したとおり、ステップS2002にて移動先ビットとして第0ビットが設定されている。このため、ステップS2004では、表示継続時間カウンタ142の下位エリアにおける最上位ビットに格納されているデータを第1退避エリア182の第0ビットにロードする。
After performing the processing of step S2003, the processing of steps S2004 to S2007 is performed in the state where the value of the
その後、HLレジスタ107の値を2加算して「9432H」とする(ステップS2005)。既に説明したとおり、変動用コマンド生成テーブル64u(図68(b))の「9432H」及び「9433H」には表示継続時間カウンタ142の上位エリアのアドレスが設定されている。HLレジスタ107の値が「9432H」に更新されることにより、移動元エリアが表示継続時間カウンタ142の上位エリアに更新される。
Thereafter, 2 is added to the value of the HL register 107 to make it "9432H" (step S2005). As already explained, addresses in the upper area of the
その後、HLレジスタ107に格納されているアドレスに対応するエリアに終了用データ(「00H」)が設定されているか否かを判定する(ステップS2006)。上述したとおり、HLレジスタ107の値は「9432H」であり、当該「9432H」に対応するエリアに終了用データは設定されていないため、ステップS2006では否定判定を行い、移動先ビットを第1ビットに更新する(ステップS2007)。ステップS2007では、Wレジスタ104aの値を1加算して「1」とする。
Thereafter, it is determined whether end data (“00H”) is set in the area corresponding to the address stored in the HL register 107 (step S2006). As described above, the value of the
その後、Wレジスタ104aの値が「1」である状態、すなわち移動先ビットとして第1ビットが設定されている状態で、ステップS2004~ステップS2006の処理を行う。具体的には、まず移動元エリアである表示継続時間カウンタ142の上位エリアにおける最上位ビット(第7ビット)に格納されている「0」又は「1」のデータを、第1退避エリア182の移動先ビットにロードする(ステップS2004)。既に説明したとおり、ステップS2007にて移動先ビットは第1ビットに更新されている。このため、表示継続時間カウンタ142の上位エリアにおける最上位ビットに格納されているデータを第1退避エリア182の第1ビットにロードする。
Thereafter, while the value of the
その後、HLレジスタ107の値を2加算して「9434H」とし(ステップS2005)、HLレジスタ107に格納されているアドレスに対応するエリアに終了用データ(「00H」)が設定されているか否かを判定する(ステップS2006)。既に説明したとおり、変動用コマンド生成テーブル64u(図68(b))の「9434H」には終了用データが設定されているため、ステップS2006にて肯定判定を行い、変動用コマンド設定処理を実行して(ステップS2008)、本変動用コマンド送信処理を終了する。
After that, 2 is added to the value of the HL register 107 to set it to "9434H" (step S2005), and it is determined whether end data ("00H") is set in the area corresponding to the address stored in the
次に、主側CPU63にて実行される変動用コマンド設定処理について図69のフローチャートを参照しながら説明する。変動用コマンド設定処理は変動用コマンド送信処理(図68(a))のステップS2008にて実行される。なお、変動用コマンド設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the variation command setting process executed by the
変動用コマンド設定処理では、送信待機バッファ175に対応する書き込みポインタ186の値を特定制御用のワークエリア121に設けられた先頭記憶エリアに記憶する(ステップS2101)。先頭記憶エリアは、送信待機バッファ175において今回のコマンドを設定した領域の先頭エリアを主側CPU63にて把握可能とする記憶エリアである。先頭記憶エリアは2バイトからなる。ステップS2101にて書き込みポインタ186の値を記憶することにより、後述するステップS2113にて送信待機バッファ175において今回のコマンドが設定されているエリアを把握可能とすることができるとともに、当該コマンドに含まれている「1」の総数を把握可能とすることができる。
In the variation command setting process, the value of the write pointer 186 corresponding to the
その後、HLレジスタ107の値を1加算してHLレジスタ107に格納されているアドレスを「9434H」から「9435H」に更新する(ステップS2102)。既に説明したとおり、変動用コマンド生成テーブル64u(図68(b))において「9435H」に対応するエリアには変動用コマンドのコマンド識別データが設定されている。その後、送信待機バッファ175において書き込みポインタ186の値に対応するエリアにコマンド識別データをセットする(ステップS2103)。既に説明したとおり、コマンド識別データの最上位ビット(第7ビット)には、ヘッダ識別ビットとして「1」が設定されている。これにより、音光側受信回路96にてヘッダHDとヘッダHD以外のフレームとを識別可能とすることができる。
After that, 1 is added to the value of the HL register 107 to update the address stored in the HL register 107 from "9434H" to "9435H" (step S2102). As already explained, the command identification data of the variation command is set in the area corresponding to "9435H" in the variation command generation table 64u (FIG. 68(b)). After that, the command identification data is set in the area corresponding to the value of the write pointer 186 in the transmission standby buffer 175 (step S2103). As already explained, the most significant bit (seventh bit) of the command identification data is set to "1" as the header identification bit. As a result, the sound/
その後、書き込みポインタ186の値を2加算することにより送信待機バッファ175における設定先エリアを更新する(ステップS2104)。その後、変動用コマンド生成テーブル64u(図68(b))の開始アドレスである「9430H」をHLレジスタ107にセットして(ステップS2105)、ステップS2106に進む。既に説明したとおり、変動用コマンド生成テーブル64uの「9430H」及び「9431H」には表示継続時間カウンタ142の下位エリアのアドレスが格納されている。
After that, by adding 2 to the value of the write pointer 186, the setting destination area in the
ステップS2106~ステップS2110の処理は、ステップS2110にて肯定判定が行われるまで2回繰り返される。HLレジスタ107に表示継続時間カウンタ142の下位エリアのアドレスが格納されている状態で実行される1回目のステップS2106では、当該表示継続時間カウンタ142の下位エリアに格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応する設定先エリアにセットし(ステップS2106)、当該設定先エリアの最上位ビット(第7ビット)を「0」クリアする(ステップS2107)。
The processing of steps S2106 to S2110 is repeated twice until an affirmative determination is made in step S2110. In the first step S2106, which is executed while the address of the lower area of the
その後、書き込みポインタ186の値を2加算することにより送信待機バッファ175における設定先エリアを更新する(ステップS2108)。その後、HLレジスタ107の値を2加算してHLレジスタ107に格納されているアドレスを「9432H」に更新する(ステップS2109)。既に説明したとおり、変動用コマンド生成テーブル64u(図68(b))において「9432H」及び「9433H」のアドレスには表示継続時間カウンタ142の上位エリアのアドレスが格納されている。
After that, by adding 2 to the value of the write pointer 186, the setting destination area in the
その後、変動用コマンド生成テーブル64uにおいてHLレジスタ107に格納されているアドレスに対応するエリアに終了用データ(「00H」)が設定されているか否かを判定する(ステップS2110)。当該エリアには表示継続時間データの上位1バイトが設定されており、終了用データは設定されていないため、ステップS2110では否定判定を行い、ステップS2106に進む。
Thereafter, it is determined whether end data (“00H”) is set in the area corresponding to the address stored in the
HLレジスタ107の値に対応するエリアに表示継続時間カウンタ142の上位エリアのアドレスが格納されている状態で実行される2回目のステップS2106では、当該表示継続時間カウンタ142の上位エリアに格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応する設定先エリアにセットし(ステップS2106)、当該設定先エリアの最上位ビット(第7ビット)を「0」クリアする(ステップS2107)。
In the second step S2106, which is executed while the address of the upper area of the
その後、書き込みポインタ186の値を2加算することにより送信待機バッファ175における設定先エリアを更新する(ステップS2108)。その後、HLレジスタ107の値を2加算してHLレジスタ107に格納されているアドレスを「9434H」に更新する(ステップS2109)。既に説明したとおり、変動用コマンド生成テーブル64u(図68(b))において「9434H」のアドレスには終了用データ(「00H」)が格納されている。その後、HLレジスタ107の値に対応するエリアに終了用データが設定されているか否かを判定するステップS2110にて肯定判定を行い、ステップS2111に進む。
After that, by adding 2 to the value of the write pointer 186, the setting destination area in the
ステップS2111では、特定制御用のワークエリア121における第1退避エリア182に格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応する設定先エリアにセットする(ステップS2111)。その後、書き込みポインタ186の値を2加算して設定先エリアを更新し(ステップS2112)、主側ROM64に記憶されているフッタ識別データを当該更新後の設定先エリアにセットして(ステップS2113)、本変動用コマンド設定処理を終了する。ステップS2113では、第1最上位フレームSF1の次にフッタFTを設定する。また、ステップS2113では、送信待機バッファ175に格納されている通信用の変動用コマンドに含まれている「0」及び「1」のデータのうち「1」の総数が偶数であるか否かを判定し、通信用の変動用コマンドに含まれている「1」の総数が偶数ではない場合には、フッタFTの誤り検出ビットに「1」をセットする。主側CPU63は、ステップS2101にて先頭記憶エリアに記憶した最初の書き込みポインタ186の値と、現状の書き込みポインタ186の値とに基づいて、送信待機バッファ175において通信用の変動用コマンドが設定されているエリアを把握する。一方、通信用の変動用コマンドに含まれている「1」の総数が偶数である場合には、フッタFTの誤り検出ビットに「0」がセットされている状態を維持する。通信用の変動用コマンドに含まれている「1」の総数を偶数とすることにより、音光側受信回路96において通信エラーの発生を把握可能とすることができる。
In step S2111, the data stored in the
次に、主側CPU63にて実行される復帰コマンド送信処理について図70のフローチャートを参照しながら説明する。復帰コマンド送信処理はメイン処理(図15)のステップS113にて実行される。なお、復帰コマンド送信処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the return command transmission process executed by the
復帰コマンド送信処理では、まず特定制御用のワークエリア121における第1退避エリア182及び第2退避エリア183を「0」クリアする(ステップS2201)。その後、後述するステップS2207にてデータの移動先となる移動先ビットとして第0ビットを設定する(ステップS2202)。本変動用コマンド送信処理(図70)において移動先ビットの情報は、Wレジスタ104aに設定される。ステップS2202では、Wレジスタ104aを「0」クリアする。
In the return command transmission process, first, the
その後、特定制御用のワークエリア121における一部クリアフラグに「1」がセットされているか否かを判定する(ステップS2203)。既に説明したとおり、一部クリアフラグには、メイン処理(図15)において一部クリア処理(ステップS107)が実行された場合にステップS108にて「1」がセットされる。一部クリアフラグに「1」がセットされている場合(ステップS2203:YES)には、一部クリア時の復帰コマンド送信処理を実行して(ステップS2204)、本復帰コマンド送信処理を終了する。一部クリア時の復帰コマンド送信処理(ステップS2204)では、ヘッダHDのデータと、特定制御用のワークエリア121における設定値カウンタに格納されているデータと、フッタFTのデータを含む一部クリア時の復帰コマンドを音光側CPU93に送信する。通信用の一部クリア時の復帰コマンドにはヘッダHD、第1データフレームFR1、第1最上位フレームSF1及びフッタFTが設定されている。ヘッダHDには一部クリア時の復帰コマンドのコマンド識別データが含まれている。第1データフレームFR1には特定制御用のワークエリア121における設定値カウンタの第0~第6ビットのデータが設定されている。第1最上位フレームSF1の第0ビットには、設定値カウンタの最上位ビット(第7ビット)のデータである「0」が設定されている。音光側CPU93は、一部クリア時の復帰コマンドを受信することにより、メイン処理(図15)において一部クリア処理(ステップS107)が実行されたことを把握するとともに、現状におけるパチンコ機10の設定値を把握する。
After that, it is determined whether or not the partial clear flag in the
ステップS2203にて否定判定を行った場合には、主側ROM64に記憶されている通常復帰コマンド生成テーブル64v(図71)の開始アドレスである「9450H」をHLレジスタ107にセットする(ステップS2205)。通常復帰コマンド生成テーブル64vは、通信用の通常復帰コマンドに設定するデータを主側CPU63にて把握可能とするデータテーブルである。
If a negative determination is made in step S2203, "9450H", which is the start address of the normal return command generation table 64v (FIG. 71) stored in the
図71は通常復帰コマンド生成テーブル64vのデータ構成を説明するための説明図である。図71に示すように、通常復帰コマンド生成テーブル64vは、主側ROM64における「9450H」~「9466H」のアドレスに設定されている。通常復帰コマンド生成テーブル64vの開始アドレスである「9450H」及び「9451H」のアドレスには特定制御用のワークエリア121における設定値カウンタのアドレスが設定されており、「9452H」及び「9453H」のアドレスには特定制御用のワークエリア121における第1特図保留数カウンタ118のアドレスが設定されており、「9454H」及び「9455H」のアドレスには特定制御用のワークエリア121における第2特図保留数カウンタ119のアドレスが設定されており、「9456H」及び「9457H」のアドレスには特定制御用のワークエリア121におけるモードデータエリアのアドレスが設定されており、「9458H」及び「9459H」のアドレスには特定制御用のワークエリア121におけるラウンドカウンタのアドレスが設定されており、「945AH」及び「945BH」のアドレスには特定制御用のワークエリア121における当否データエリア158のアドレスが設定されており、「945CH」及び「945DH」のアドレスには特定制御用のワークエリア121における振分データエリア162のアドレスが設定されている。「945EH」のアドレスには、第1終了用データとして「0001H」が格納されている。「945FH」及び「9460H」のアドレスには特定制御用のワークエリア121における遊技回エリアのアドレスが設定されており、「9461H」及び「9462H」のアドレスには特定制御用のワークエリア121における特図特電タイマカウンタの下位エリアのアドレスが設定されており、「9463H」及び「9464H」のアドレスには特定制御用のワークエリア121における特図特電タイマカウンタの上位エリアのアドレスが設定されている。「9465H」のアドレスには第2終了用データとして「0002H」が格納されているとともに、「9466H」のアドレスには通常復帰コマンドのコマンド識別データが格納されている。
FIG. 71 is an explanatory diagram for explaining the data configuration of the normal return command generation table 64v. As shown in FIG. 71, the normal return command generation table 64v is set to addresses “9450H” to “9466H” in the
通常復帰コマンド送信処理(図70)においてHLレジスタ107には、後述するステップS2207にてデータの移動元となる移動元エリアのアドレスが設定される。ステップS2205にてHLレジスタ107に「9450H」がセットされることにより、移動元エリアとして設定値カウンタが設定されている状態となる。
In the normal return command transmission process (FIG. 70), the
その後、後述するステップS2207にてデータの移動先のエリアとなる移動先エリアとして第1退避エリア182を設定する(ステップS2206)。本復帰コマンド送信処理(図70)において移動先エリアのアドレスは、DEレジスタ106に格納される。ステップS2206では、第1退避エリア182のアドレスをDEレジスタ106に格納する。
Thereafter, in step S2207, which will be described later, the
その後、DEレジスタ106に第1退避エリア182のアドレスが格納されている状態、すなわち移動先エリアとして第1退避エリア182が設定されている状態であるとともに、Wレジスタ104aの値が「0」である状態、すなわち移動先ビットとして第0ビットが設定されている状態において、ステップS2207~ステップS2211の処理を行う。具体的には、まずHLレジスタ107に格納されているアドレスに基づいて把握される移動元エリアとして現状設定されている設定値カウンタに格納されているデータを、移動先エリアである第1退避エリア182の移動先ビットである第0ビットにロードする(ステップS2207)。
After that, the address of the
その後、HLレジスタ107の値を2加算して「9452H」に更新する(ステップS2208)。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)の「9452H」及び「9453H」には第1特図保留数カウンタ118のアドレスが設定されている。HLレジスタ107の値が「9452H」に更新されることにより、移動元エリアとして第1特図保留数カウンタ118が設定されている状態となる。 After that, 2 is added to the value of the HL register 107 to update it to "9452H" (step S2208). As already explained, the address of the first special figure pending number counter 118 is set to "9452H" and "9453H" of the normal return command generation table 64v (Fig. 71). By updating the value of the HL register 107 to "9452H", the first special figure reservation number counter 118 is set as the source area.
その後、HLレジスタ107に格納されているアドレスに基づいて把握される移動元エリアに第2終了用データ(「0002H」)が設定されているか否かを判定する(ステップS2209)。上述したとおり、HLレジスタ107の値は「9452H」であり、当該「9452H」に対応するエリアに第2終了用データは設定されていないため、ステップS2209では否定判定を行い、ステップS2210に進む。
After that, it is determined whether or not the second end data (“0002H”) is set in the movement source area grasped based on the address stored in the HL register 107 (step S2209). As described above, the value of the
ステップS2210では、移動元エリアに第1終了用データ(「0001H」)が設定されているか否かを判定する(ステップS2211)。上述したとおり、HLレジスタ107の値は「9452H」であり、当該「9452H」に対応するエリアに第1終了用データは設定されていないため、ステップS2210では否定判定を行い、ステップS2211に進む。
In step S2210, it is determined whether or not the first end data ("0001H") is set in the source area (step S2211). As described above, the value of the
ステップS2211では、Wレジスタ104aの値を1加算して「1」に更新する。これにより、移動先ビットが第1ビットに更新される。その後、ステップS2207に進む。そして、DEレジスタ106に第1退避エリア182のアドレスが格納されている状態、すなわちデータの移動先エリアとして第1退避エリア182が設定されている状態であるとともに、Wレジスタ104aの値が「1」である状態、すなわち移動先ビットとして第1ビットが設定されている状態で、ステップS2207~ステップS2211の処理を行う。
In step S2211, 1 is added to the value of the
上述したとおり、データの移動先として第1退避エリア182の第0ビットが設定されている状態であるとともに移動元エリアとして設定値カウンタが設定されている状態でステップS2207~ステップS2211の処理が実行されることにより、設定値カウンタにおける最上位ビット(第7ビット)のデータが第1退避エリア182の第0ビットにロードされる。また、データの移動先が第1退避エリア182の第1ビットに更新されるとともに、移動元エリアが第1特図保留数カウンタ118に更新される。ステップS2207~ステップS2211の処理は、ステップS2210にて肯定判定が行われるまで、7回繰り返される。ステップS2207~ステップS2211の処理が実行される度に、移動元エリアが設定値カウンタ→第1特図保留数カウンタ118→第2特図保留数カウンタ119→モードデータエリア→ラウンドカウンタ→当否データエリア158→振分データエリア162という順番で更新されるとともに、データの移動先が第1退避エリア182における第0ビット→第1ビット→第2ビット→第3ビット→第4ビット→第5ビット→第6ビットという順番で更新される。これにより、これらのカウンタ及びエリアにおける最上位ビット(第7ビット)のデータを第1退避エリア182において対応するビットに設定することができる。具体的には、設定値カウンタの最上位ビットが第0ビットに設定され、第1特図保留数カウンタ118の最上位ビットが第1ビットに設定され、第2特図保留数カウンタ119の最上位ビットが第2ビットに設定され、モードデータエリアの最上位ビットが第3ビットに設定され、ラウンドカウンタの最上位ビットが第4ビットに設定され、当否データエリア158の最上位ビットが第5ビットに設定され、振分データエリア162の最上位ビットが第6ビットに設定される。
As described above, the processing of steps S2207 to S2211 is executed in a state in which the 0th bit of the
HLレジスタ107に「945CH」が格納されている状態でステップS2208の処理が行われる場合、HLレジスタ107の値が2加算されて「945EH」に更新される。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)の「945EH」に対応するエリアには第1終了用データ(「0001H」)が設定されている。このため、ステップS2209にて否定判定が行われるとともにステップS2210にて肯定判定が行われて、ステップS2212に進む。
When the process of step S2208 is performed with "945CH" stored in the
ステップS2212では、DEレジスタ106に特定制御用のワークエリア121における第2退避エリア183のアドレスを設定することにより移動先エリアを第2退避エリア183に更新する。その後、Wレジスタ104aの値を「0」クリアすることにより移動先ビットとして第0ビットが設定されている状態とする(ステップS2213)。これにより、データの移動先として第2退避エリア183の第0ビットが設定されている状態となる。
In step S2212, the destination area is updated to the
その後、HLレジスタ107の値を1加算して「945FH」に更新する(ステップS2214)。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)の「945FH」に対応するエリアには遊技回エリアのアドレスが設定されており、移動元エリアとして遊技回エリアが設定されている状態となる。その後、移動元エリアとして遊技回エリアが設定されている状態であるとともに、データの移動先として第2退避エリア183の第0ビットが設定されている状態で、ステップS2207に進む。
After that, 1 is added to the value of the HL register 107 to update it to "945FH" (step S2214). As already explained, the address of the game area is set in the area corresponding to "945FH" in the normal return command generation table 64v (FIG. 71), and the game area is set as the movement source area. Become. After that, in a state where the game play area is set as the movement source area and the 0th bit of the
ステップS2207~ステップS2211の処理は、ステップS2209にて肯定判定が行われるまで、3回繰り返される。ステップS2207~ステップS2211の処理が実行される度に、通常復帰コマンド生成テーブル64v(図71)に基づいて、移動元エリアが遊技回エリア→特図特電タイマカウンタの下位エリア→特図特電タイマカウンタの上位エリアという順番で更新されるとともに、データの移動先が第2退避エリア183における第0ビット→第1ビット→第2ビットという順番で更新される。これにより、これらのカウンタ及びエリアにおける最上位ビット(第7ビット)のデータを第2退避エリア183において対応するビットに設定することができる。具体的には、遊技回エリアの最上位ビットが第0ビットに設定され、特図特電タイマカウンタの下位エリアの最上位ビットが第1ビットに設定され、特図特電タイマカウンタの上位エリアの最上位ビットが第2ビットに設定される。
The processing of steps S2207 to S2211 is repeated three times until an affirmative determination is made in step S2209. Every time the processing of steps S2207 to S2211 is executed, based on the normal return command generation table 64v (FIG. 71), the movement source area is the game round area → the lower area of the special special electric timer counter → the special special electric timer counter , and the data destination is updated in the order of the 0th bit→the 1st bit→the 2nd bit in the
HLレジスタ107に「9463H」が格納されている状態でステップS2208の処理が行われる場合、HLレジスタ107の値が2加算されて「9465H」に更新される。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)の「9465H」に対応するエリアには第2終了用データ(「0002H」)が設定されている。このため、ステップS2209にて肯定判定が行われて、ステップS2215に進む。ステップS2215では、通信用の通常復帰コマンドを送信待機バッファ175に設定する通常復帰コマンド設定処理を実行して、本復帰コマンド送信処理を終了する。
When the process of step S2208 is performed with "9463H" stored in the
次に、主側CPU63にて実行される通常復帰コマンド設定処理について図72のフローチャートを参照しながら説明する。通常復帰コマンド設定処理は通常復帰コマンド送信処理(図70)のステップS2215にて実行される。なお、通常復帰コマンド設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the normal return command setting process executed by the
通常復帰コマンド設定処理では、まず送信待機バッファ175に対応する書き込みポインタ186の値を特定制御用のワークエリア121における先頭記憶エリアに記憶する(ステップS2301)。これにより、後述するステップS2317において、送信待機バッファ175にて通信用の通常復帰コマンドが設定されているエリアを主側CPU63にて把握可能とすることができる。
In the normal return command setting process, first, the value of the write pointer 186 corresponding to the
その後、HLレジスタ107の値を1加算する(ステップS2302)。既に説明したとおり、復帰コマンド送信処理(図70)のステップS2208にてHLレジスタ107に「9465H」が格納されている状態となる。ステップS2302では、HLレジスタ107に格納されているアドレスを「9466H」に更新する。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)において「9466H」に対応するエリアには通常復帰コマンドのコマンド識別データが設定されている。その後、送信待機バッファ175において書き込みポインタ186の値に対応する設定先エリアに当該コマンド識別データをセットする(ステップS2303)。既に説明したとおり、コマンド識別データの最上位ビット(第7ビット)には、ヘッダ識別ビットとして「1」が設定されている。これにより、音光側受信回路96にてヘッダHDとヘッダHD以外のフレームとを識別可能とすることができる。
After that, 1 is added to the value of the HL register 107 (step S2302). As already described, "9465H" is stored in the HL register 107 at step S2208 of the return command transmission process (FIG. 70). In step S2302, the address stored in the
その後、書き込みポインタ186の値を2加算することにより送信待機バッファ175における設定先エリアを次のエリアに更新する(ステップS2304)。その後、通常復帰コマンド生成テーブル64v(図71)の開始アドレスである「9450H」をHLレジスタ107にセットして(ステップS2305)、ステップS2306に進む。既に説明したとおり、通常復帰コマンド生成テーブル64vの「9450H」及び「9451H」には特定制御用のワークエリア121における設定値カウンタのアドレスが格納されている。HLレジスタ107に「9450H」をセットすることにより、移動元エリアとして設定値カウンタが設定されている状態となる。
After that, by adding 2 to the value of the write pointer 186, the setting destination area in the
ステップS2306~ステップS2311の処理は、ステップS2311にて肯定判定が行われるまで7回繰り返される。移動元エリアとして設定値カウンタが設定されている状態で実行される1回目のステップS2306では、移動元エリアである設定値カウンタに格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応する設定先エリアにセットし(ステップS2306)、当該設定先エリアの最上位ビット(第7ビット)を「0」クリアする(ステップS2307)。
The processing of steps S2306 to S2311 is repeated seven times until an affirmative determination is made in step S2311. In the first step S2306, which is executed while the set value counter is set as the source area, the data stored in the set value counter, which is the source area, is written to the value of the write pointer 186 in the
その後、書き込みポインタ186の値を2加算することにより送信待機バッファ175における設定先エリアを次のエリアに更新する(ステップS2308)。その後、HLレジスタ107の値を2加算してHLレジスタ107に格納されているアドレスを「9452H」に更新する(ステップS2309)。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)において「9452H」及び「9453H」のアドレスには第1特図保留数カウンタ118のアドレスが格納されている。これにより、移動元エリアとして第1特図保留数カウンタ118が設定されている状態となる。
After that, by adding 2 to the value of the write pointer 186, the setting destination area in the
その後、通常復帰コマンド生成テーブル64vにおいてHLレジスタ107に格納されているアドレスに対応するエリアに第2終了用データ(具体的には「0002H」)が設定されているか否かを判定する(ステップS2310)。上述したとおり、「9452H」には第2終了用データは設定されていないため、ステップS2310では否定判定を行い、ステップS2311に進む。ステップS2311では、通常復帰コマンド生成テーブル64vにおいてHLレジスタ107に格納されているアドレスに対応するエリアに第1終了用データ(具体的には「0001H」)が設定されているか否かを判定する。上述したとおり、「9452H」には第1終了用データは設定されていないため、ステップS2311では否定判定を行い、ステップS2306に進む。
After that, it is determined whether or not the second termination data (specifically, "0002H") is set in the area corresponding to the address stored in the
ステップS2306~ステップS2311の処理は、ステップS2311にて肯定判定が行われるまで7回繰り返される。移動元エリアとして設定値カウンタが設定されている状態で実行される1回目のステップS2306では、移動元エリアである設定値カウンタに格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応する設定先エリアにセットし(ステップS2306)、当該設定先エリアの最上位ビット(第7ビット)を「0」クリアする(ステップS2307)。
The processing of steps S2306 to S2311 is repeated seven times until an affirmative determination is made in step S2311. In the first step S2306, which is executed while the set value counter is set as the source area, the data stored in the set value counter, which is the source area, is written to the value of the write pointer 186 in the
上述したとおり、移動元エリアとして設定値カウンタが設定されている状態でステップS2306~ステップS2311の処理が実行されることにより、設定値カウンタに格納されているデータが送信待機バッファ175の設定先エリアにセットされるとともに、当該設定先エリアにおける最上位ビットが「0」クリアされる。また、移動元エリアが第1特図保留数カウンタ118に更新されるとともに、送信待機バッファ175における設定先エリアが次のエリアに更新される。上述したとおり、ステップS2306~ステップS2311の処理は、ステップS2311にて肯定判定が行われるまで、7回繰り返される。ステップS2306~ステップS2311の処理が実行される度に、通常復帰コマンド生成テーブル64v(図71)に基づいて、移動元エリアが設定値カウンタ→第1特図保留数カウンタ118→第2特図保留数カウンタ119→モードデータエリア→ラウンドカウンタ→当否データエリア158→振分データエリア162という順番で更新されるとともに、送信待機バッファ175における設定先エリアが順番に更新される。これにより、これらのカウンタ及びエリアの第0~第6ビットに格納されているデータを送信待機バッファ175に設定することができる。
As described above, by executing the processing of steps S2306 to S2311 with the set value counter set as the movement source area, the data stored in the set value counter is transferred to the setting destination area of the
HLレジスタ107に「945CH」が格納されている状態でステップS2309の処理が行われる場合、HLレジスタ107の値が2加算されて「945EH」に更新される。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)の「945EH」に対応するエリアには第1終了用データ(「0001H」)が設定されている。このため、ステップS2311にて肯定判定が行われて、ステップS2312に進む。
When the process of step S2309 is performed with "945CH" stored in the
ステップS2312では、特定制御用のワークエリア121における第1退避エリア182に格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応するエリアにセットする(ステップS2312)。これにより、第7データフレームFR7の次に第1最上位フレームSF1を設定することができる。
In step S2312, the data stored in the
その後、書き込みポインタ186の値を1加算して送信待機バッファ175における設定先エリアを次のエリアに更新する(ステップS2313)。その後、HLレジスタ107の値を1加算して「945FH」に更新する(ステップS2314)。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71))において「945FH」のアドレスには特定制御用のワークエリア121における遊技回エリアのアドレスが格納されている。HLレジスタ107に格納されているアドレスを「945FH」に更新することにより、移動元エリアとして遊技回エリアが設定されている状態となる。その後、ステップS2306に進み、ステップS2310にて肯定判定が行われるまで、ステップS2306~ステップS2311の処理を繰り返し実行する。ステップS2306~ステップS2311の処理は3回実行される。
After that, the value of the write pointer 186 is incremented by 1, and the setting destination area in the
移動元エリアとして遊技回エリアが設定されている状態でステップS2306~ステップS2311の処理が実行されることにより、遊技回エリアに格納されているデータが送信待機バッファ175の設定先エリアにセットされるとともに、当該設定先エリアにおける最上位ビットが「0」クリアされる。また、移動元エリアが特図特電タイマカウンタの下位エリアに更新されるとともに、送信待機バッファ175における設定先エリアが次のエリアに更新される。ステップS2306~ステップS2311の処理が実行される度に、通常復帰コマンド生成テーブル64v(図71)に基づいて、移動元エリアが遊技回エリア→特図特電タイマカウンタの下位エリア→特電タイマカウンタの上位エリアという順番で更新されるとともに、送信待機バッファ175における設定先エリアが順番に更新される。これにより、これらのカウンタ及びエリアの第0~第6ビットに格納されているデータを送信待機バッファ175に設定することができる。
By executing the processing of steps S2306 to S2311 while the game area is set as the movement source area, the data stored in the game area is set in the setting destination area of the
HLレジスタ107に「9463H」が格納されている状態でステップS2309の処理が行われる場合、HLレジスタ107の値が2加算されて「9465H」に更新される。既に説明したとおり、通常復帰コマンド生成テーブル64v(図71)の「9465H」に対応するエリアには第2終了用データ(「0002H」)が設定されている。このため、ステップS2310にて肯定判定が行われて、ステップS2315に進む。
When the process of step S2309 is performed with "9463H" stored in the
ステップS2315では、特定制御用のワークエリア121における第2退避エリア183に格納されているデータを送信待機バッファ175において書き込みポインタ186の値に対応するエリアにセットする(ステップS2315)。これにより、第10データフレームFR10の次に第2最上位フレームSF2を設定することができる。
In step S2315, the data stored in the
その後、書き込みポインタ186の値を1加算して送信待機バッファ175における設定先エリアを次のエリアに更新する(ステップS2316)。その後、主側ROM64に記憶されているフッタ識別データを送信待機バッファ175における設定先エリアにセットして(ステップS2317)、本通常復帰コマンド設定処理を終了する。ステップS2317では、第2最上位フレームSF2の次にフッタFTを設定する。また、ステップS2317では、送信待機バッファ175に格納されている通信用の通常復帰コマンドに含まれている「0」及び「1」のデータのうち「1」の総数が偶数であるか否かを判定し、通信用の通常復帰コマンドに含まれている「1」の総数が偶数ではない場合には、フッタFTの誤り検出ビットに「1」をセットする。主側CPU63は、ステップS2301にて先頭記憶エリアに記憶した最初の書き込みポインタ186の値と、現状の書き込みポインタ186の値とに基づいて、送信待機バッファ175において通信用の通常復帰コマンドが設定されているエリアを把握する。一方、通信用の通常復帰コマンドに含まれている「1」の総数が偶数である場合には、フッタFTの誤り検出ビットに「0」がセットされている状態を維持する。通信用の通常復帰コマンドに含まれている「1」の総数を偶数とすることにより、音光側受信回路96において通信エラーの発生を把握可能とすることができる。
After that, 1 is added to the value of the write pointer 186, and the setting destination area in the
次に、音光側CPU93にて実行されるコマンド受信対応処理について図73のフローチャートを参照しながら説明する。コマンド受信対応処理は音光側CPU93において4ミリ秒周期で定期的に実行される。 Next, the command reception handling process executed by the sound/light side CPU 93 will be described with reference to the flow chart of FIG. The command reception processing is periodically executed in the sound and light side CPU 93 at a cycle of 4 milliseconds.
コマンド受信対応処理では、まず音光側受信回路96における受信後待機バッファ178にヘッダHDが格納されているか否かを判定する(ステップS2401)。ステップS2401では、受信後待機バッファ178において最上位ビット(第7ビット)に「1」がセットされているエリアが存在しているか否かを判定し、最上位ビットに「1」がセットされているエリアが存在している場合に肯定判定を行う。ステップS2401にて否定判定を行った場合には、そのまま本コマンド受信対応処理を終了する。 In the command reception processing, first, it is determined whether or not the header HD is stored in the post-reception standby buffer 178 of the sound and light receiving circuit 96 (step S2401). In step S2401, it is determined whether or not there is an area in the post-reception waiting buffer 178 in which "1" is set to the most significant bit (seventh bit). Affirmative determination is made when the area where the object exists exists. If a negative determination is made in step S2401, this command reception handling process is terminated.
ステップS2401にて肯定判定を行った場合には、受信後待機バッファ178にフッタFTが格納されているか否かを判定する(ステップS2402)。ステップS2402では、受信後待機バッファ178においてフッタ識別データが設定されているエリアが存在しているか否かを判定し、フッタ識別データが設定されているエリアが存在している場合に肯定判定を行う。ステップS2402にて否定判定を行った場合には、そのまま本コマンド受信対応処理を終了する。受信後待機バッファ178にヘッダHDのみが格納されておりフッタFTが格納されていない場合(ステップS2401:YES、ステップS2402:NO)、すなわちコマンドの受信が完了していない場合には、ステップS2403以降の処理は実行されない。 If an affirmative determination is made in step S2401, it is determined whether or not the footer FT is stored in the post-reception waiting buffer 178 (step S2402). In step S2402, it is determined whether or not an area in which footer identification data is set exists in the waiting buffer 178 after reception. . If a negative determination is made in step S2402, this command reception handling process is terminated. If only the header HD is stored in the post-reception waiting buffer 178 and the footer FT is not stored (step S2401: YES, step S2402: NO), that is, if command reception has not been completed, step S2403 and subsequent steps are performed. is not executed.
ステップS2402にて肯定判定を行った場合、すなわち受信後待機バッファ178にコマンドが格納されている場合には、音光側RAM95におけるコマンド格納バッファ179に当該コマンドを格納可能な空きエリアが存在しているか否かを判定する(ステップS2403)。コマンド格納バッファ179に当該コマンドを格納可能な空きエリアが存在している場合(ステップS2403:YES)には、受信後待機バッファ178に格納されているコマンドのデータ量が3バイト以上であるか否かを判定する(ステップS2404)。
If an affirmative determination is made in step S2402, that is, if the command is stored in the standby buffer 178 after reception, there is an empty area in the
受信後待機バッファ178に格納されているコマンドのデータ量が3バイト以上である場合(ステップS2404:YES)、すなわち受信後待機バッファ178に格納されているコマンドが1つ以上のデータフレームFRmを含む通信用のコマンドである場合には、音光側RAM95における変換前エリア184及び変換後エリア185を「0」クリアし(ステップS2405)、音光側RAM95における第1最上位カウンタ188及び第2最上位カウンタ189を「0」クリアする(ステップS2406)。既に説明したとおり、第1最上位カウンタ188は、変換前エリア184において第1最上位フレームSF1が格納されているエリアRAn(nは3~9のいずれかの整数)を音光側CPU93にて把握可能とするカウンタであるとともに、第2最上位カウンタ189は、変換前エリア184において第2最上位フレームSF2が格納されているエリアRAm(mは11~13のいずれかの整数)を音光側CPU93にて把握可能とするカウンタである。
If the data amount of the command stored in the post-reception standby buffer 178 is 3 bytes or more (step S2404: YES), that is, the command stored in the post-reception standby buffer 178 includes one or more data frames FRm. If the command is for communication, the
その後、受信後待機バッファ178に格納されている通信用のコマンドを変換前エリア184に読み出す(ステップS2407)。ステップS2407では、受信後待機バッファ178に格納されている通信用のコマンドのバイト数が「n+3」(nは1~7のいずれかの整数)である場合、変換前エリア184の第1エリアRA1~第(n+3)エリアRA(n+3)に、ヘッダHD→第1データフレームFR1~第nデータフレームFRn→第1最上位フレームSF1→フッタFTの順番でフレームが設定される。また、ステップS2407では、受信後待機バッファ178に格納されている通信用のコマンドのバイト数が「m+4」(mは8~10のいずれかの整数)である場合、変換前エリア184の第1エリアRA1~第(m+4)エリアRA(m+4)に、ヘッダHD→第1~第7データフレームFR1~FR7→第1最上位フレームSF1→第8データフレームFR8~第mデータフレームFRm→第2最上位フレームSF2→フッタFTの順番でフレームが設定される。その後、第1コマンド変換処理を実行する(ステップS2408)。第1コマンド変換処理では、変換前エリア184に格納されている通信用のコマンドを変換後エリア185において変換後コマンドに変換する。なお、第1コマンド変換処理の詳細については後述する。
After that, the command for communication stored in the waiting buffer 178 after reception is read to the pre-conversion area 184 (step S2407). In step S2407, if the number of bytes of the communication command stored in the post-reception standby buffer 178 is "n+3" (n is any integer from 1 to 7), the first area RA1 of the
ステップS2404にて否定判定を行った場合、又はステップS2408の処理を実行した場合には、音光側RAM95に設けられたコマンド格納バッファ179の書き込みポインタ187の値に基づいて書き込み先を把握し(ステップS2409)、コマンドの書き込み処理を実行する(ステップS2410)。書き込みポインタ187は、コマンド格納バッファ179においてコマンドの書き込み先を音光側CPU93にて把握可能とするポインタである。変換後エリア185にコマンドが格納されていない場合、すなわち受信後待機バッファ178に格納されていたコマンドが2バイトのコマンドであった場合、ステップS2410では受信後待機バッファ178に格納されていた2バイトのコマンドをコマンド格納バッファ179に格納する。また、変換後エリア185にコマンドが格納されている場合、すなわち受信後待機バッファ178に格納されていたコマンドが通信用のコマンドであった場合、ステップS2410では変換後エリア185に格納されている変換後コマンドをコマンド格納バッファ179に格納する。
If a negative determination is made in step S2404, or if the process of step S2408 is executed, the write destination is grasped based on the value of the
その後、コマンド格納バッファ179の書き込みポインタ187を更新する(ステップS2411)。ステップS2411では、書き込みポインタ187の値に対してステップS2410にてコマンド格納バッファ179に書き込んだコマンドのバイト数に対応する値を加算し、当該加算後における書き込みポインタ187の値が当該書き込みポインタ187の最大値を超えた場合には、当該最大値から「1」を減算して得られる値を当該書き込みポインタ187の値から減算する。これにより、コマンド格納バッファ179における次の書き込み先を音光側CPU93にて把握可能とすることができる。
After that, the
その後、受信後待機バッファ178のクリア処理を実行する(ステップS2412)。当該クリア処理では、受信後待機バッファ178においてコマンドが格納されていたエリアを「0」クリアする。その後、ステップS2412にて受信後待機バッファ178のクリア処理を行った後の受信後待機バッファ178にヘッダHDが格納されているか否かを判定し(ステップS2413)、ヘッダHDが格納されていない場合(ステップS2413:NO)には、そのまま本コマンド受信対応処理を終了する。 After that, the post-reception waiting buffer 178 is cleared (step S2412). In the clear processing, the area in which the command was stored in the standby buffer 178 after reception is cleared to "0". Thereafter, it is determined whether or not the header HD is stored in the post-reception standby buffer 178 after the post-reception standby buffer 178 has been cleared in step S2412 (step S2413), and if the header HD is not stored. If (step S2413: NO), the command reception handling process is terminated.
ステップS2413にて肯定判定を行った場合には、受信後待機バッファ178にフッタFTが格納されているか否かを判定し(ステップS2414)、フッタFTが格納されていない場合(ステップS2414:NO)には、そのまま本コマンド受信対応処理を終了する。一方、受信後待機バッファ178にヘッダHD及びフッタFTが格納されている場合(ステップS2413:YES、ステップS2414:YES)、すなわち受信後待機バッファ178に他のコマンドが格納されている場合には、ステップS2403に戻り、当該コマンドについてステップS2403~ステップS2414の処理を実行する。 If an affirmative determination is made in step S2413, it is determined whether or not the footer FT is stored in the post-reception waiting buffer 178 (step S2414), and if the footer FT is not stored (step S2414: NO). , the command reception handling process is terminated as it is. On the other hand, if the header HD and footer FT are stored in the post-reception standby buffer 178 (step S2413: YES, step S2414: YES), that is, if another command is stored in the post-reception standby buffer 178, Returning to step S2403, the processing of steps S2403 to S2414 is executed for the command.
次に、音光側CPU93にて実行される第1コマンド変換処理について図74のフローチャートを参照しながら説明する。第1コマンド変換処理はコマンド受信対応処理(図73)のステップS2408にて実行される。 Next, the first command conversion processing executed by the sound/light side CPU 93 will be described with reference to the flowchart of FIG. The first command conversion process is executed in step S2408 of the command reception handling process (FIG. 73).
第1コマンド変換処理では、まず変換前エリア184においてフッタ識別データが格納されているエリアRAn(nは4~14のいずれかの整数)を把握することにより、フッタFTが格納されているエリアRAnを把握する(ステップS2501)。その後、ステップS2501にて把握したフッタFTが格納されているエリアRAnに基づいて、変換前エリア184に格納されている通信用のコマンドのバイト数が11バイト以上であるか否かを判定する(ステップS2502)。ステップS2502では、第4~第10エリアRA4~RA10のいずれかにフッタFTが格納されている場合に否定判定を行うとともに、第11~第14エリアRA11~RA14のいずれかにフッタFTが格納されている場合に肯定判定を行う。
In the first command conversion process, the area RAn where the footer identification data is stored in the pre-conversion area 184 (n is any integer from 4 to 14) is identified, and the area RAn where the footer FT is stored is identified. is grasped (step S2501). Thereafter, based on the area RAn storing the footer FT ascertained in step S2501, it is determined whether or not the number of bytes of the communication command stored in the
ステップS2502にて否定判定を行った場合、すなわち通信用のコマンドに第1最上位フレームSF1のみが設定されている場合には、変換前エリア184においてフッタFTが格納されているエリアRAn(nは4~10のいずれかの整数)の1つ前のエリアRA(n-1)に対応する値を音光側RAM95における第1最上位カウンタ188にセットする(ステップS2503)。ステップS2503では、フッタFTが第nエリアRAnに設定されている場合、第1最上位カウンタ188に「n-1」をセットする。これにより、変換前エリア184における第1最上位フレームSF1の位置を音光側CPU93にて把握可能とすることができる。また、ステップS2503では、第2最上位カウンタ189の値が「0」である状態が維持される。これにより、変換前エリア184に格納されている通信用のコマンドに第2最上位フレームSF2が含まれていないことを音光側CPU93にて把握可能とすることができる。
If a negative determination is made in step S2502, that is, if only the first most significant frame SF1 is set in the command for communication, area RAn (where n is Any integer from 4 to 10) is set in the first most significant counter 188 in the sound and light side RAM 95 (step S2503). In step S2503, if the footer FT is set to the n-th area RAn, the first most significant counter 188 is set to "n-1". This allows the sound and light side CPU 93 to grasp the position of the first highest frame SF1 in the
一方、ステップS2502にて肯定判定を行った場合、すなわち通信用のコマンドに第1最上位フレームSF1及び第2最上位フレームSF2が設定されている場合には、音光側RAM95における第1最上位カウンタ188に「9」をセットする(ステップS2504)。これにより、第1最上位フレームSF1が変換前エリア184の第9エリアRA9に格納されていることを音光側CPU93にて把握可能とすることができる。その後、変換前エリア184においてフッタFTが格納されているエリアRAm(mは11~14のいずれかの整数)の1つ前のエリアRA(m-1)に対応する値を音光側RAM95における第2最上位カウンタ189にセットする(ステップS2505)。ステップS2505では、フッタFTが第mエリアRAmに設定されている場合、第2最上位カウンタ189に「m-1」をセットする。これにより、変換前エリア184における第2最上位フレームSF2の位置を音光側CPU93にて把握可能とすることができる。
On the other hand, if an affirmative determination is made in step S2502, that is, if the first most significant frame SF1 and the second most significant frame SF2 are set in the command for communication, the first most significant frame in the sound and
ステップS2503の処理を行った場合、又はステップS2505の処理を行った場合には、変換前エリア184に格納されているコマンドのバイト数に対応する値を音光側RAM95に設けられた移動回数カウンタにセットする(ステップS2506)。移動回数カウンタは、変換前エリア184に格納されている通信用のコマンドを変換後コマンドに変換するために、変換前エリア184に格納されている情報を変換後エリア185にロードする回数を音光側CPU93にて把握可能とするカウンタである。ステップS2506では、ステップS2501にて把握した変換前エリア184におけるフッタFTの位置に基づいて、変換前エリア184に格納されている通信用のコマンドのバイト数を把握する。その後、後述するステップS2509における情報の移動元エリアとして変換前エリア184の第1エリアRA1をセットし(ステップS2507)、後述するステップS2509における情報の移動先エリアとして変換後エリア185の第1エリアRB1をセットする(ステップS2508)。
When the processing of step S2503 or the processing of step S2505 is performed, a value corresponding to the number of bytes of the command stored in the
その後、移動元エリア(第1エリアRA1)に格納されているデータを移動先エリア(第1エリアRB1)にロードする(ステップS2509)。その後、移動回数カウンタの値を1減算し(ステップS2510)、当該1減算後の値が「0」であるか否かを判定する(ステップS2511)。ステップS2511にて否定判定を行った場合には、移動元エリアを更新する(ステップS2512)。ステップS2512では、変換前エリア184における第1エリアRA1→第2エリアRA2→…→第8エリアRA8→第9エリアRA9の順番で、移動元エリアを更新する。その後、移動先エリアを更新する(ステップS2513)。ステップS2513では、変換後エリア185における第1エリアRB1→第2エリアRB2→…→第8エリアRB8→第9エリアRB9の順番で、移動先エリアを更新する。
After that, the data stored in the source area (first area RA1) is loaded into the destination area (first area RB1) (step S2509). Thereafter, 1 is subtracted from the value of the number-of-moves counter (step S2510), and it is determined whether or not the value after the subtraction of 1 is "0" (step S2511). If a negative determination is made in step S2511, the source area is updated (step S2512). In step S2512, the source areas are updated in the order of the first area RA1→second area RA2→...→eighth area RA8→ninth area RA9 in the
その後、ステップS2513にて更新した後の移動元エリアが変換前エリア184において第1最上位フレームSF1又は第2最上位フレームSF2であるか否かを判定する(ステップS2514)。ステップS2514では、音光側RAM95における第1最上位カウンタ188の値に基づいて変換前エリア184における第1最上位フレームSF1の位置を把握する。また、音光側RAM95における第2最上位カウンタ189の値に基づいて変換前エリア184における第2最上位フレームSF2の有無及び当該第2最上位フレームSF2の位置を把握する。そして、ステップS2513にて更新した後の移動元エリアが第1最上位フレームSF1である場合、又は当該移動元エリアが第2最上位フレームSF2である場合に肯定判定を行う。
Thereafter, it is determined whether or not the movement source area updated in step S2513 is the first most significant frame SF1 or the second most significant frame SF2 in the pre-conversion area 184 (step S2514). In step S2514, the position of the first most significant frame SF1 in the
ステップS2514にて肯定判定を行った場合には、移動元エリアを変換前エリア184における第1最上位フレームSF1又は第2最上位フレームSF2の次のエリアに更新する(ステップS2515)。ステップS2515では、移動元エリアが変換前エリア184の第1最上位フレームSF1である場合には移動先エリアを当該第1最上位フレームSF1の次のエリアに更新するとともに、移動先エリアが変換前エリア184の第2最上位フレームSF2である場合には移動元エリアを当該第2最上位フレームSF2の次のエリアに更新する。その後、移動回数カウンタの値を1減算する(ステップS2516)。
If an affirmative determination is made in step S2514, the source area is updated to the area next to the first most significant frame SF1 or second most significant frame SF2 in the pre-conversion area 184 (step S2515). In step S2515, if the movement source area is the first most significant frame SF1 of the
ステップS2514にて否定判定を行った場合、又はステップS2516の処理を行った場合には、ステップS2509に戻り、ステップS2511にて肯定判定を行うまでステップS2509~ステップS2516の処理を実行する。これにより、変換前エリア184に格納されているヘッダHD、データフレームFRm、最上位フレームSF1,SF2及びフッタFTのうち最上位フレームSF1,SF2以外の各データを変換後エリア185の対応するエリアにロードすることができる。
If a negative determination is made in step S2514, or if the process of step S2516 is performed, the process returns to step S2509, and the processes of steps S2509 to S2516 are executed until an affirmative determination is made in step S2511. As a result, among the header HD, data frame FRm, top frames SF1 and SF2, and footer FT stored in the
ステップS2511にて肯定判定を行った場合には、第2コマンド変換処理を実行して(ステップS2517)、本第1コマンド変換処理を終了する。ステップS2517における第2コマンド変換処理では、変換前エリア184の最上位フレームSF1,SF2に格納されている情報を変換後エリア185の対応するデータフレームFRmにおける最上位ビット(第7ビット)にロードする。図75は第2コマンド変換処理を示すフローチャートである。
If an affirmative determination is made in step S2511, second command conversion processing is executed (step S2517), and the first command conversion processing ends. In the second command conversion process in step S2517, the information stored in the most significant frames SF1 and SF2 in the
第2コマンド変換処理では、まず音光側RAM95における変換前エリア184に格納されているコマンドのバイト数に対応する値を音光側RAM95における移動回数カウンタにセットする(ステップS2601)。ステップS2601では、変換前エリア184においてフッタFTが格納されているエリアRAn(nは4~14のいずれかの整数)を把握し、当該エリアRAnに対応する値を移動回数カウンタにセットする。
In the second command conversion process, first, a value corresponding to the number of bytes of the command stored in the
その後、移動回数カウンタから「2」を減算する(ステップS2602)。これにより、移動回数カウンタには、変換前エリア184に格納されている通信用のコマンドに含まれているフレームのうちヘッダHD及びフッタFTを除くフレームの数が設定されている状態となる。
After that, "2" is subtracted from the movement number counter (step S2602). As a result, the number of frames included in the communication command stored in the
その後、音光側RAM95における第2最上位カウンタ189の値が「0」であるか否かを判定する(ステップS2603)。既に説明したとおり、変換前エリア184に格納されている通信用のコマンドに第1最上位フレームSF1のみが含まれている場合、音光側RAM95における第2最上位カウンタ189の値は「0」である。一方、当該通信用のコマンドに第1最上位フレームSF1及び第2最上位フレームSF2が含まれている場合、第2最上位カウンタ189の値は「11」~「13」のいずれかである。ステップS2603にて肯定判定を行った場合、すなわち変換前エリア184に格納されている通信用のコマンドに第1最上位フレームSF1のみが含まれている場合には、音光側RAM95における移動回数カウンタの値を1減算する(ステップS2604)。一方、ステップS2604にて否定判定を行った場合、すなわち変換前エリア184に格納されている通信用のコマンドに第1最上位フレームSF1及び第2最上位フレームSF2が含まれている場合には、音光側RAM95における移動回数カウンタの値を2減算する(ステップS2605)。ステップS2604又はステップS2605の処理を実行することにより、変換前エリア184に格納されている通信用のコマンドにおいてヘッダHD、フッタFT及び最上位フレームSFp(pは1又は2)を除くデータフレームFRmの数に対応する値が移動回数カウンタにセットされている状態とすることができる。
Thereafter, it is determined whether or not the value of the second most
ステップS2604の処理を行った場合、又はステップS2605の処理を行った場合には、音光側RAM95における第1最上位カウンタ188の値に基づいて変換前エリア184において第1最上位フレームSF1が格納されているエリアRAn(nは4~9のいずれかの整数)を把握し、後述するステップS2609における情報の移動元エリアとして当該エリアRAnを設定する(ステップS2606)。その後、後述するステップS2609における情報の移動元ビットとして当該第1最上位フレームSF1の第0ビットを設定する(ステップS2607)。その後、後述するステップS2609における情報の移動先エリアとして変換後エリア185の第2エリアRB2を設定する(ステップS2608)。図67を参照しながら既に説明したとおり、第2エリアRB2は変換後コマンドの第1データフレームFR1が設定されるエリアである。
When the processing of step S2604 or the processing of step S2605 is performed, the first most significant frame SF1 is stored in the
その後、移動元エリアにおける移動元ビットに格納されている「0」又は「1」の情報を移動先エリアの最上位ビット(第7ビット)にロードし(ステップS2609)、移動回数カウンタを1減算する(ステップS2610)。その後、当該1減算後の値が「0」であるか否かを判定し(ステップS2611)、移動回数カウンタの値が「0」ではない場合(ステップS2611:NO)には、移動元ビットを更新する(ステップS2612)。ステップS2612では、第0ビット→第1ビット→…→第7ビット→第8ビットの順番で、移動元ビットを更新する。その後、移動先エリアを更新する(ステップS2613)。ステップS2613では、移動先エリアを変換後エリア185における現状の移動先エリアの次のエリアに更新する。
After that, the "0" or "1" information stored in the source bit of the source area is loaded into the most significant bit (seventh bit) of the destination area (step S2609), and the number of moves counter is decremented by 1. (step S2610). Thereafter, it is determined whether or not the value after subtracting 1 is "0" (step S2611), and if the value of the movement number counter is not "0" (step S2611: NO), Update (step S2612). In step S2612, the source bits are updated in the order of 0th bit→1st bit→...→7th bit→8th bit. After that, the destination area is updated (step S2613). In step S 2613 , the destination area is updated to the area next to the current destination area in the
その後、ステップS2612にて更新した後の移動元ビットが第8ビットであるか否かを判定する(ステップS2614)。変換前エリア184に格納されている通信用のコマンドに含まれている最上位フレームSFp(pは1又は2)が第1最上位フレームSF1のみである場合には、ステップS2614にて肯定判定が行われることはなく、ステップS2609~ステップS2614の処理が繰り返された後にステップS2611にて肯定判定が行われる。一方、変換前エリア184に格納されている通信用のコマンドに第1最上位フレームSF1及び第2最上位フレームSF2が含まれている場合には、ステップS2609~ステップS2614の処理が繰り返された後、ステップS2612にて更新した後の移動元ビットが第8ビットとなることによりステップS2614にて肯定判定が行われる。
Thereafter, it is determined whether or not the source bit updated in step S2612 is the eighth bit (step S2614). If the top frame SFp (p is 1 or 2) included in the communication command stored in the
ステップS2614にて肯定判定を行った場合には、音光側RAM95における第2最上位カウンタ189の値に基づいて変換前エリア184において第2最上位フレームSF2が格納されているエリアRAm(mは11~13のいずれかの整数)を把握し、情報の移動元エリアとして当該エリアRAmを設定する(ステップS2615)。その後、ステップS2609に戻り、移動回数カウンタの値が「0」となるまでステップS2609~ステップS2615の処理を繰り返し実行する。これにより、変換前エリア184における最上位フレームSFp(pは1又は2)の各ビットに格納されている情報を変換後エリア185の対応するエリアにおける最上位ビット(第7ビット)にロードすることができるとともに、変換後エリア185に変換前のコマンドが格納されている状態とすることができる。移動回数カウンタの値が「0」となった場合(ステップS2611:YES)には、本第2コマンド変換処理を終了する。
If an affirmative determination is made in step S2614, the area RAm (where m is Any integer from 11 to 13) is grasped, and the area RAm is set as the movement source area of the information (step S2615). After that, the process returns to step S2609, and the processes of steps S2609 to S2615 are repeatedly executed until the value of the movement number counter becomes "0". As a result, the information stored in each bit of the most significant frame SFp (p is 1 or 2) in the
以上詳述した本実施形態によれば、以下の優れた効果を奏する。 According to this embodiment detailed above, the following excellent effects are obtained.
IYレジスタ109には、特定制御用の処理であるメイン処理(図15)の開始時に特定制御用基準アドレスである「0000H」が格納される。これにより、第1LDY実行回路156による第1LDY命令において、「0000H」~「00FFH」のいずれかのアドレス指定を行う場合に当該アドレス指定のデータを2バイトのアドレス情報における下位1バイトのみとすることが可能となる。よって、プログラムのデータ容量を低減することができる。
In the
IYレジスタ109には、非特定制御用の処理である管理実行処理(図57)において非特定制御用のワークエリア122のアドレスを指定する際に利用される非特定制御用基準アドレスとして「0300H」がセットされる。これにより、非特定制御用の処理において第1LDY命令及び第2LDY命令を実行する場合に当該非特定制御用基準アドレスを利用可能となる。
The IY register 109 stores "0300H" as a reference address for non-specific control used when designating the address of the
IYレジスタ109には、非特定制御用の処理である管理実行処理(図57)が終了した場合、特定制御用基準アドレスとして「0000H」をセットされる。これにより、特定制御用の処理において第1LDY命令及び第2LDY命令を実行する場合に当該特定制御用基準アドレスを利用可能となる。
In the
第1LDY命令の機械語のデータ容量は全体で3バイトである。一方、LD命令の機械語のデータ容量は全体で4バイトである。このため、IYレジスタ109に「0000H」が格納されている状態において、主側ROM64に記憶されているデータテーブルのアドレスをBCレジスタ105などのペアレジスタにロードする場合には、LD命令に代えて第1LDY命令を使用することにより、「転送元」のデータを「転送先」にロードする命令の機械語を1バイト低減することができる。これにより、主側ROM64におけるプログラムのデータ容量を低減することができる。
The total data capacity of the machine language of the first LDY instruction is 3 bytes. On the other hand, the total data capacity of the machine language of the LD instruction is 4 bytes. Therefore, when "0000H" is stored in the
大当たり種別カウンタC2及び大当たり種別用最大値カウンタCN2のように特定制御用の処理を実行するためにプログラムに出現する回数が多いカウンタ等の記憶エリアは特性制御用のワークエリア121においてLDY命令(第1LDY命令及び第2LDY命令)の対象であるアドレス範囲(「0000H」~「00FFH」)に設定されている一方、変動用乱数カウンタのように特定制御用の処理を実行するためにプログラムに出現する回数が少ないカウンタ等の記憶エリアは特性制御用のワークエリア121においてLDY命令(第1LDY命令及び第2LDY命令)の対象ではないアドレス範囲(「0100H」~「02FFH」)に設定されている。これにより、特定制御用の処理を実行するためのプログラムのデータ容量が低減されている。
Storage areas such as the jackpot type counter C2 and the jackpot type maximum value counter CN2, which appear in the program many times in order to execute specific control processing, are stored in the characteristic
1バイトのアドレスデータを設定してアドレス指定を行う第1LDY命令を利用してBCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスデータ(2バイト)を設定する構成であることにより、2バイトのアドレスデータを設定してアドレス指定を行うLD命令を利用してBCレジスタ105に当該アドレスデータを設定する構成と比較して、最大値設定開始処理(図24(b))を実行するためのプログラムのデータ容量を低減することができる。
By setting the address data (2 bytes) of the jackpot type maximum value counter CN2 in the
1バイトのアドレスデータを設定してアドレス指定を行う第1LDY命令を利用してHLレジスタ107に大当たり種別カウンタC2のアドレスデータ(2バイト)をロードする構成であることにより、2バイトのアドレスデータを設定してアドレス指定を行うLD命令を利用してHLレジスタ107に大当たり種別カウンタC2のアドレスデータをロードする構成と比較して、更新開始設定処理(図27(b))を実行するためのプログラムのデータ容量を低減することができる。 The address data (2 bytes) of the jackpot type counter C2 is loaded into the HL register 107 using the first LDY instruction that specifies the address by setting the address data of 1 byte. Program for executing the update start setting process (FIG. 27(b)) compared to the configuration in which the address data of the jackpot type counter C2 is loaded into the HL register 107 using the LD instruction for setting and addressing data capacity can be reduced.
1バイトのアドレスデータを設定してアドレス指定を行う第1LDY命令を利用してBCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスデータ(2バイト)をロードする構成であることにより、2バイトのアドレスデータを設定してアドレス指定を行うLD命令を利用してBCレジスタ105に大当たり種別用最大値カウンタCN2のアドレスデータをロードする構成と比較して、更新開始設定処理(図27(b))を実行するためのプログラムのデータ容量を低減することができる。
The address data (2 bytes) of the jackpot type maximum value counter CN2 is loaded into the
第1LDY命令を利用する場合には当該第1LDY命令の命令コードに含まれるアドレスデータを2バイトのアドレスデータにおける下位1バイトのみとすることができる。一方、LD命令を利用する場合には当該LD命令の命令コードに含まれるアドレスデータを2バイトのアドレスデータの全体とする必要がある。第1LDY命令を利用してHLレジスタ107に第1一般入賞カウンタ171a~173aの下位エリアに対応するアドレスをセットする構成とすることにより、LD命令を利用してHLレジスタ107に当該アドレスをセットする構成と比較して、プログラムのデータ容量を低減することができる。 When using the first LDY instruction, the address data included in the instruction code of the first LDY instruction can be only the lower 1 byte in the 2-byte address data. On the other hand, when using the LD instruction, the address data included in the instruction code of the LD instruction must be the entire 2-byte address data. By setting the address corresponding to the lower area of the first general winning counters 171a to 173a in the HL register 107 using the first LDY instruction, the address is set in the HL register 107 using the LD instruction. The data capacity of the program can be reduced compared to the configuration.
主側ROM64においてデータテーブルが記憶されているエリアに対応するアドレスの上位4ビットは「9H」で共通している。主側CPU63への動作電力の供給開始時に実行されるメイン処理(図15)において、TPレジスタ111にデータテーブルの基準アドレスである「9000H」が格納される。これにより、LDT実行回路149によるLDT命令において、「9000H」~「94FFH」,「9903H」~「9BFFH」のいずれかのアドレス指定を行う場合に当該アドレス指定のデータを2バイトのアドレス情報における下位12ビットのみとすることが可能となる。よって、プログラムのデータ容量を低減することができる。また、LDB実行回路157によるLDB命令及びLDB更新実行回路161におけるLDB更新命令において、TPレジスタ111に格納されているデータテーブルの基準アドレスを利用可能とすることができる。
The high-
LDT命令の機械語のデータ容量は全体で2バイトである。一方、LD命令の機械語のデータ容量は全体で4バイトである。このため、TPレジスタ111に「9000H」が格納されている状態において、主側ROM64に記憶されているデータテーブルのアドレスをHLレジスタ107などのペアレジスタにロードする場合には、LD命令に代えてLDT命令を使用することにより、「転送元」のデータを「転送先」にロードする命令の機械語を2バイト低減することができる。これにより、主側ROM64におけるプログラムのデータ容量を低減することができる。
The total data capacity of the machine language of the LDT instruction is 2 bytes. On the other hand, the total data capacity of the machine language of the LD instruction is 4 bytes. Therefore, when "9000H" is stored in the
LDT命令を利用してHLレジスタ107に第1初期化テーブル64kの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107に当該開始アドレスを設定する構成と比較して、電源投入設定処理(図17(c))を実行するためのプログラムのデータ容量を低減することができる。
By using the LDT instruction to set the start address of the first initialization table 64k in the
LDT命令を利用してHLレジスタ107に乱数最大値テーブル64pの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107に当該開始アドレスを設定する構成と比較して、最大値設定開始処理(図24(b))を実行するためのプログラムのデータ容量を低減することができる。
By using the LDT instruction to set the start address of the random number maximum value table 64p in the
12ビットの数値情報を設定してアドレス指定を行うLDT命令を利用してHLレジスタ107に第2初期化テーブル64mの開始アドレスをロードする構成であることにより、2バイトの数値情報を設定してアドレス指定を行うLD命令を利用してHLレジスタ107に当該開始アドレスをロードする構成と比較して、不正検知用初期化処理(図29(b))を実行するためのプログラムのデータ容量を低減することができる。 The configuration loads the start address of the second initialization table 64m into the HL register 107 using the LDT instruction for specifying the address by setting 12-bit numerical information, thereby setting 2-byte numerical information. Compared to the configuration in which the start address is loaded into the HL register 107 using the LD instruction that specifies the address, the data volume of the program for executing the fraud detection initialization process (FIG. 29(b)) is reduced. can do.
電源投入設定処理(図17(c))において「0」クリア及び初期設定が行われる記憶エリアを特定するためのアドレスの上位1バイトは「00H」で共通している。電源投入設定処理では、Dレジスタ106aに当該「00H」を設定するとともに、当該アドレスの下位1バイトをデータテーブルから読み出してEレジスタ106bに設定することによりDEレジスタ106に当該アドレスの全体(2バイト)が格納されている状態とする。そして、DEレジスタ106に格納されているアドレス情報を用いて「0」クリア及び初期設定を行うエリアを指定する。これにより、アドレス指定のために主側ROM64に記憶しておくデータのデータ容量を低減することができる。
In the power-on setting process (FIG. 17(c)), the high-
事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正電波検知カウンタ133のアドレス指定を行う構成とすることにより、第1初期化テーブル64kに記憶するアドレスデータを不正電波検知カウンタ133のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第1初期化テーブル64kに不正電波検知カウンタ133におけるアドレスデータの全体(2バイト)を記憶する構成と比較して、第1初期化テーブル64kのデータ容量を低減することができる。また、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正磁気検知カウンタ134のアドレス指定を行う構成とすることにより、第1初期化テーブル64kに記憶するアドレスデータを不正磁気検知カウンタ134のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第1初期化テーブル64kに不正磁気検知カウンタ134のアドレスデータの全体(2バイト)を記憶する構成と比較して、第1初期化テーブル64kのデータ容量を低減することができる。さらにまた、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して異常振動検知カウンタ135のアドレス指定を行う構成とすることにより、第1初期化テーブル64kに記憶するアドレスデータを異常振動検知カウンタ135のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第1初期化テーブル64kに異常振動検知カウンタ135のアドレスデータの全体(2バイト)を記憶する構成と比較して、第1初期化テーブル64kのデータ容量を低減することができる。 By using the common high-order 1-byte data (“00H”) stored in advance in the D register 106a to specify the address of the fraudulent radio wave detection counter 133, the address is stored in the first initialization table 64k. Only the lower 1 byte in the address data (2 bytes) of the unauthorized radio wave detection counter 133 can be used as the address data to be used. Therefore, the data capacity of the first initialization table 64k can be reduced compared to the configuration in which the entire address data (2 bytes) in the unauthorized radio wave detection counter 133 is stored in the first initialization table 64k. In addition, by using the common high-order 1-byte data (“00H”) stored in advance in the D register 106a to specify the address of the fraudulent magnetism detection counter 134, the first initialization table 64k The address data to be stored in can be only the lower 1 byte of the address data (2 bytes) of the fraudulent magnetism detection counter 134 . Therefore, the data capacity of the first initialization table 64k can be reduced compared to the configuration in which the entire address data (2 bytes) of the fraudulent magnetism detection counter 134 is stored in the first initialization table 64k. Furthermore, by using the common high-order 1-byte data ("00H") stored in advance in the D register 106a to specify the address of the abnormal vibration detection counter 135, the first initialization table The address data stored in 64 k can be only the lower 1 byte in the address data (2 bytes) of the abnormal vibration detection counter 135 . Therefore, the data capacity of the first initialization table 64k can be reduced compared to the configuration in which the entire address data (2 bytes) of the abnormal vibration detection counter 135 are stored in the first initialization table 64k.
事前にDレジスタ106aに格納されている共通の上位1バイト(「00H」)を利用して停電エリア131のアドレス指定を行う構成とすることにより、第2初期化テーブル64mに記憶するアドレスデータを停電エリア131のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第2初期化テーブル64mに停電エリア131のアドレスデータの全体(2バイト)を記憶する構成と比較して、第2初期化テーブル64mのデータ容量を低減することができる。また、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正監視タイマカウンタ132の下位エリアのアドレス指定を行う構成とすることにより、第2初期化テーブル64mに記憶するアドレスデータを不正監視タイマカウンタ132の下位エリアのアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第2初期化テーブル64mに不正監視タイマカウンタ132の下位エリアにおけるアドレスデータの全体(2バイト)を記憶する構成と比較して、第2初期化テーブル64mのデータ容量を低減することができる。さらにまた、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して不正監視タイマカウンタ132の上位エリアのアドレス指定を行う構成とすることにより、第2初期化テーブル64mに記憶するアドレスデータを不正監視タイマカウンタ132の上位エリアのアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、第2初期化テーブル64mに不正監視タイマカウンタ132の上位エリアにおけるアドレスデータの全体(2バイト)を記憶する構成と比較して、第2初期化テーブル64mのデータ容量を低減することができる。
Addressing of the
LDT命令を利用してHLレジスタ107にクリア時設定テーブル64nの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107に当該開始アドレスを設定する構成と比較して、クリア時設定処理(図22(b))を実行するためのプログラムのデータ容量を低減することができる。
By using the LDT instruction to set the start address of the clear setting table 64n in the
事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用してセキュリティ信号エリア153のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶するアドレスデータをセキュリティ信号エリア153のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nにセキュリティ信号エリア153のアドレスデータの全体(2バイト)を記憶する構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。また、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して第1特図表示カウンタ154のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶するアドレスデータを第1特図表示カウンタ154のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nに第1特図表示カウンタ154のアドレスデータの全体(2バイト)を記憶する構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。さらにまた、事前にDレジスタ106aに格納されている共通の上位1バイトのデータ(「00H」)を利用して第2特図表示カウンタ155のアドレス指定を行う構成とすることにより、クリア時設定テーブル64nに記憶しておくアドレスデータを第2特図表示カウンタ155のアドレスデータ(2バイト)における下位1バイトのみとすることができる。このため、クリア時設定テーブル64nに第2特図表示カウンタ155のアドレスデータの全体(2バイト)を記憶しておく構成と比較して、クリア時設定テーブル64nのデータ容量を低減することができる。
By using the common high-order 1-byte data (“00H”) stored in advance in the D register 106a to specify the address of the
LDB命令を利用することにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、取得開始アドレスの取得開始ビット目から取得ビット数のデータを「転送先」のレジスタにロードする処理と、「転送先」のレジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
A process of specifying an acquisition start address corresponding to the data of the 3rd to 15th bits in the 2-byte acquisition data designation data and the reference address of the data table set in the TP register 111 by using the LDB instruction; A process of specifying the acquisition start bit corresponding to the lower 3 bits of the specified acquisition data, a process of loading the data of the number of acquisition bits from the acquisition start bit of the acquisition start address to the "transfer destination" register, and a "transfer destination" register. and a process of masking with "0" the bits that exist on the upper side of the loaded data in the "previous" register can be executed with one instruction. As a result, the program configuration can be simplified and the data capacity of the program in the
LDB命令を利用して特図特電アドレステーブル64qから取得した開始アドレスの下位12ビットをHLレジスタ107にロードする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、特図特電アドレステーブル64qから取得した開始アドレスの下位12ビットをHLレジスタ107の下位12ビットにロードする処理と、HLレジスタ107の上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using the LDB command to load the lower 12 bits of the start address obtained from the special special electric address table 64q into the
LDB命令を利用することにより、特図特電アドレステーブル64qから開始アドレスSA0~SA6の下位12ビットをHLレジスタ107にロードすることができる。また、当該LDB命令の実行後にHLレジスタ107の値に対して開始アドレスSA0~SA6に共通する上位4ビットに対応する「9000H」を加算することにより、HLレジスタ107に開始アドレスSA0~SA6の全体を取得することができる。このため、特図特電アドレステーブル64qに設定するアドレスデータを開始アドレスSA0~SA6の下位12ビットのみとすることができる。これにより、特図特電アドレステーブル64qに2バイトの開始アドレスSA0~SA6の全体を設定する構成と比較して、主側ROM64における特図特電アドレステーブル64qのデータ容量を低減することができる。
By using the LDB instruction, the lower 12 bits of the start address SA0-SA6 can be loaded into the HL register 107 from the special special electric address table 64q. Further, after the execution of the LDB instruction, by adding "9000H" corresponding to the upper 4 bits common to the start addresses SA0 to SA6 to the value of the
LDB命令を利用して変動開始用テーブル64rから取得した開始アドレスの下位12ビットをHLレジスタ107にロードする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、変動開始用テーブル64rから取得した開始アドレスSBnの下位12ビットをHLレジスタ107の下位12ビットにロードする処理と、当該HLレジスタ107の上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using the LDB instruction to load the lower 12 bits of the start address obtained from the variable start table 64r into the
LDB命令を利用して保留表示データテーブル64sから取得した保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットにロードする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、保留表示データテーブル64sから取得した保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットにロードする処理と、当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By loading the lower 4 bits of the pending display data HRn acquired from the pending display data table 64s using the LDB instruction into the lower 4 bits of the
LDB命令を利用することにより、保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットにロードする処理と、当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、を一命令で実行することができるため、これらの処理を実行するために複数の命令が設定されている構成と比較して、保留表示データ取得実行処理を実行するためのプログラムの構成を簡素化することができるとともに、当該プログラムの主側ROM64におけるデータ容量を低減することができる。
By using the LDB instruction, the processing of loading the lower 4 bits of the reserved display data HRn into the lower 4 bits of the
変動開始用テーブル64rには、0~23の変動種別番号に対応する変動パターンテーブルの開始アドレスSB0~SB23における下位12ビットが設定されている。変動開始用テーブル64rは、2つの開始アドレスSBnの下位12ビットが3つの連続するアドレスに対応するエリアに設定されているデータ構成である。変動開始用テーブル64rにおいて、24個の開始アドレスSB0~SB23の下位12ビットは合計36バイトの記憶エリアに設定されている。これに対して、1つの開始アドレスSBn(nは0~23の整数)の全体(2バイト)が2つの連続するアドレスに対応するエリアに記憶されているデータ構成とすると、24個の開始アドレスSB0~SB23が設定されている変動開始用テーブル64rを記憶するために主側ROM64において48バイトの記憶エリアが必要となる。このように、2つの開始アドレスSBnの下位12ビットが3つの連続するアドレスに対応するエリアに設定されているデータ構成とすることにより、主側ROM64における変動開始用テーブル64rのデータ容量を低減することができる。
In the fluctuation start table 64r, the lower 12 bits of the start addresses SB0 to SB23 of the fluctuation pattern table corresponding to the
LDB命令を利用することにより、変動開始用テーブル64rから開始アドレスSB0~SB23の下位12ビットを取得することができる。また、当該LDB命令の実行後に当該下位12ビットに対して開始アドレスSB0~SB23に共通の上位4ビットに対応する「9000H」を加算することにより、開始アドレスSB0~SB23の全体を取得することができる。このため、変動開始用テーブル64rに設定するアドレスデータを開始アドレスSB0~SB23の下位12ビットのみとすることができる。これにより、変動開始用テーブル64rに2バイトの開始アドレスSB0~SB23の全体を設定する構成と比較して、主側ROM64における変動開始用テーブル64rのデータ容量を低減することができる。
By using the LDB instruction, the lower 12 bits of the start addresses SB0 to SB23 can be obtained from the variable start table 64r. Further, after executing the LDB instruction, by adding "9000H" corresponding to the upper 4 bits common to the start addresses SB0 to SB23 to the lower 12 bits, the entire start addresses SB0 to SB23 can be obtained. can. Therefore, the address data set in the fluctuation start table 64r can be only the lower 12 bits of the start addresses SB0 to SB23. As a result, the data capacity of the fluctuation start table 64r in the
保留表示データテーブル64sにおいて5つの保留表示データHR0~HR4の下位4ビットは、主側ROM64において合計3バイトのエリアに設定されている。これに対して、1バイトの保留表示データHR0~HR4の全体を保留表示データテーブル64sに記憶しておく構成とすると、5つの保留表示データHR0~HR4を設定するために合計5バイトのエリアが必要となる。このように、5つの保留表示データHR0~HR4の下位4ビットのみが保留表示データテーブル64sに設定されているデータ構成であることにより、主側ROM64において保留表示データテーブル64sを記憶しておくためのデータ容量が低減されている。
The lower 4 bits of the five pending display data HR0 to HR4 in the pending display data table 64s are set in a total 3-byte area in the main-
LDB命令を利用することにより、保留表示データテーブル64sから保留表示データHRnの下位4ビットをWレジスタ104aの下位4ビットに取得するとともに、当該Wレジスタ104aの上位4ビットを「0」でマスクして保留表示データHRnの全体を取得することができる。このため、保留表示データテーブル64sに設定する保留表示データHRnを保留表示データHRnの下位4ビットのみとすることができる。これにより、保留表示データテーブル64sに1バイトの保留表示データHRnの全体を設定する構成と比較して、主側ROM64における保留表示データテーブル64sのデータ容量を低減することができる。
By using the LDB instruction, the lower 4 bits of the pending display data HRn are acquired from the pending display data table 64s into the lower 4 bits of the
LD更新命令を利用することにより、データをロードする処理と、当該データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、データをロードするためのLD命令及び当該データのロード後にHLレジスタ107の値を1加算する命令が設定されている構成と比較して、データをロードするとともに当該データのロード後にアドレスを更新するためのプログラムのデータ容量を低減することができる。 By using the LD update instruction, the process of loading data and the process of adding 1 to the value of the HL register 107 after loading the data and updating the address stored in the HL register 107 can be combined into one instruction. can be run with For this reason, compared to a configuration in which an LD instruction for loading data and an instruction for adding 1 to the value of the HL register 107 after loading the data are set, the data is loaded and the address is changed after the data is loaded. The data capacity of the program for updating can be reduced.
LD更新命令を利用することにより、第1初期化テーブル64kの第2エリアに設定されているデータをEレジスタ106bにロードする処理と、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、データ設定実行処理を実行するためのプログラムのデータ容量を低減することができる。
By using the LD update instruction, the process of loading the data set in the second area of the first initialization table 64k into the E register 106b, adding 1 to the value of the
LD更新命令を利用することにより、乱数最大値テーブル64pにおいて設定対象として選択されている最大値データをAレジスタ104bにロードする処理と、当該最大値データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
By using the LD update instruction, a process of loading the maximum value data selected as a setting target in the random number maximum value table 64p into the
LDH更新命令を使用する構成とすることにより、主側ROM64の1バイトのエリアにおける上位4ビットのデータと下位4ビットのデータとを異なる汎用レジスタに読み出すことができるとともに、データが読み出された各汎用レジスタにおける上位4ビットを「0」でマスクすることができる。
By using the LDH update instruction, the upper 4-bit data and the lower 4-bit data in the 1-byte area of the
LDH更新命令を使用する構成とすることにより、「転送元」のHLレジスタ107に格納されているアドレスに対応するエリアにおける上位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち一方の汎用レジスタ(Wレジスタ104a)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、当該エリアにおける上位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち他方の汎用レジスタ(Aレジスタ104b)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、これらの処理の実行後に「転送元」のHLレジスタ107に格納されているアドレスに「1」を加算して当該アドレスを更新する処理と、を一命令で実行することができる。このため、これら3つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、プログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。
By using the LDH update instruction, the upper 4-bit data in the area corresponding to the address stored in the HL register 107 of the "transfer source" is set to the "transfer destination" of the
LDH更新命令を利用することにより、第1初期化テーブル64kにおける第1エリアの上位4ビットに設定されているデータをWレジスタ104aの下位4ビットに設定するとともに当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、第1エリアの下位4ビットに設定されているデータをAレジスタ104bの下位4ビットに設定するとともに当該Aレジスタ104bの上位4ビットを「0」でマスクする処理と、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら3つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、データ設定実行処理を実行するためのプログラムのデータ容量を低減することができる。
By using the LDH update instruction, the data set in the high-
LDB更新命令を利用することにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、取得開始アドレスの取得開始ビット目から取得ビット数のデータを「転送先」のレジスタにおける下位ビットにロードする処理と、「転送先」のレジスタにおける上位ビットを「0」でマスクする処理と、データ転送後に取得データ指定データに取得ビット数を加算して更新する処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
a process of specifying an acquisition start address corresponding to the data of the 3rd to 15th bits in the 2-byte acquisition data designation data and the reference address of the data table set in the TP register 111 by using the LDB update instruction; , a process of specifying the acquisition start bit number corresponding to the lower 3 bits of the specified acquisition data, and a process of loading the acquired bit number data from the acquisition start bit number of the acquisition start address into the lower bits of the "transfer destination" register. , the process of masking the upper bits in the "transfer destination" register with "0" and the process of adding the acquired bit number to the acquired data designation data after the data transfer and updating it can be executed with one instruction. . As a result, the program configuration can be simplified and the data capacity of the program in the
LDB更新命令を利用して高確当否テーブル64gから取得した判定値データDV1をWAレジスタ104に設定して取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、高確当否テーブル64gから取得した判定値データDV1をWAレジスタ104の下位6ビットにロードする処理と、当該WAレジスタ104の上位10ビットを「0」でマスクする処理と、取得データ指定データに取得ビット数を加算して更新する処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By setting the determination value data DV1 acquired from the high probability table 64g using the LDB update command to the WA register 104 and updating the acquisition data designation data, the third A process of specifying an acquisition start address corresponding to the data of the 15th bit and the reference address of the data table set in the
LDB更新命令を利用して高確当否テーブル64gから取得したフラグデータFD1をBレジスタ105aに設定して取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、高確当否テーブル64gから取得したフラグデータFD1をBレジスタ105aの下位2ビットにロードする処理と、当該Bレジスタ105aの上位6ビットを「0」でマスクする処理と、取得データ指定データに取得ビット数を加算して更新する処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By setting the flag data FD1 acquired from the high accuracy table 64g using the LDB update instruction to the
LDB更新命令を利用して第1特図用振分テーブル64hから取得した第1加算前振分値FVA1をWレジスタ104aにロードするとともに取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、第1特図用振分テーブル64hから取得した第1加算前振分値FVA1をWレジスタ104aの下位5ビットにロードする処理と、当該Wレジスタ104aの上位3ビットを「0」でマスクする処理と、取得データ指定データに取得ビット数を加算して更新する処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using the LDB update command to load the first pre-addition distribution value FVA1 acquired from the first special figure distribution table 64h into the
LDB更新命令を利用して第1特図用振分テーブル64hから取得した第1フラグデータFDA1をBレジスタ105aにロードするとともに取得データ指定データを更新する構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、第1特図用振分テーブル64hから取得した第1フラグデータFD1をBレジスタ105aの下位3ビットにロードする処理と、当該Bレジスタ105aの上位5ビットを「0」でマスクする処理と、取得データ指定データに取得ビット数を加算して更新する処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By loading the first flag data FDA1 obtained from the first special figure distribution table 64h using the LDB update command into the
電源投入設定処理(図17(c))においても利用されるデータ設定実行処理(図19(c))のプログラム及び第2初期化テーブル64mのデータを利用して不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135を初期化する構成であることにより、不正検知用初期化処理(図29(b))においてこれらの検知カウンタ133~135を初期化するための専用のプログラム及びデータを記憶しておく構成と比較して、主側ROM64におけるプログラム及びデータのデータ容量を低減することができる。
Using the program of the data setting execution process (Fig. 19(c)) and the data of the second initialization table 64m, which is also used in the power-on setting process (Fig. 17(c)), the illegal radio wave detection counter 133, the illegal magnetism By configuring to initialize the detection counter 134 and the abnormal vibration detection counter 135, a dedicated program and The data capacity of programs and data in the
第2特図保留表示データ取得処理(図55(c))では、第1特図保留表示データ取得処理(図55(a))と共通のサブルーチンのプログラム及び保留表示データテーブル64sを利用して第2特図保留数カウンタ119の値に対応する保留表示データHRnを取得する。このため、保留表示データHRnを取得するためのプログラム及びデータのデータ容量を低減することができる。 In the second special figure pending display data acquisition process (Fig. 55(c)), using the subroutine program common to the first special figure pending display data acquisition process (Figure 55(a)) and the pending display data table 64s Acquire the pending display data HRn corresponding to the value of the second special figure pending number counter 119 . Therefore, it is possible to reduce the data capacity of the program and data for acquiring the pending display data HRn.
普図保留表示データ取得処理(図55(d))では、第1特図保留表示データ取得処理(図55(a))及び第2特図保留表示データ取得処理(図55(c))と共通のサブルーチンのプログラム及び保留表示データテーブル64sを利用して普図保留数カウンタ127の値に対応する保留表示データHRnを取得する。このため、保留表示データHRnを取得するためのプログラム及びデータのデータ容量を低減することができる。 Normal figure reservation display data acquisition process (Figure 55 (d)), the first special figure reservation display data acquisition process (Figure 55 (a)) and the second special figure reservation display data acquisition process (Figure 55 (c)) Using the common subroutine program and the pending display data table 64s, the pending display data HRn corresponding to the value of the normal diagram pending number counter 127 is acquired. Therefore, it is possible to reduce the data capacity of the program and data for acquiring the pending display data HRn.
第1特図用振分処理では、第1特図用振分テーブル64hに設定されている加算前振分値FVAnに対して一律に「20」を加算することで、第1振分値である「40」、第2振分値である「40」及び第3振分値である「20」を算出する。第1~第3振分値から「20」を減算した第1~第3加算前振分値FVA1~FVA3が第1特図用振分テーブル64hに設定されているデータ構成であることにより、第1~第3振分値が設定されているデータ構成と比較して、主側ROM64における第1特図用振分テーブル64hのデータ容量を低減することができる。
In the first special figure distribution process, by uniformly adding "20" to the pre-addition distribution value FVAn set in the first special figure distribution table 64h, the first distribution value A certain "40", a second apportionment value of "40", and a third apportionment value of "20" are calculated. The first to third pre-addition distribution values FVA1 to FVA3 obtained by subtracting "20" from the first to third distribution values are data configurations set in the first special figure distribution table 64h, Compared with the data configuration in which the first to third distribution values are set, the data capacity of the first special figure distribution table 64h in the
第2特図用振分処理では、第2特図用振分テーブル64jに設定されている加算前振分値FVBnに対して一律に「20」を加算することで、第1振分値である「30」、第2振分値である「50」及び第3振分値である「20」を算出する。第1~第3振分値から「20」を減算した第1~第3加算前振分値FVB1~FVB3が第2特図用振分テーブル64jに設定されているデータ構成であることにより、第1~第3振分値が設定されているデータ構成と比較して、主側ROM64における第2特図用振分テーブル64jのデータ容量を低減することができる。
In the second special figure distribution process, by uniformly adding "20" to the pre-addition distribution value FVBn set in the second special figure distribution table 64j, the first distribution value A certain "30", a second apportionment value of "50", and a third apportionment value of "20" are calculated. By the data configuration in which the first to third pre-addition distribution values FVB1 to FVB3 obtained by subtracting "20" from the first to third distribution values are set in the second special figure distribution table 64j, The data capacity of the second special figure distribution table 64j in the
LDB命令及びLDB更新命令では、16ビットの取得データ指定データを「8」(「1000B」)で除算して得られるデータに対してTPレジスタ111に格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算が行われることにより取得開始アドレスが算出される。取得開始アドレスの算出に用いられる「8」は、取得データ指定データのうち取得開始ビット目を指定するためのデータのビット数である「3」ビットで表される数値範囲(「0」~「7」)の最大値である「7」に「1」を加算した値であり、「2」の3乗である。取得データ指定データを当該「8」(「1000B」)で除算することにより、当該取得データ指定データの第3~第15ビットに設定されている「0」又は「1」の情報を3ビット下位側にシフトさせて除算後の商データにおける下位13ビット(第0~第12ビット)に設定することができるとともに、当該除算後の商データにおける上位3ビット(第13~第15ビット)に「0」を設定することができる。これにより、取得開始アドレスを特定するためのデータ及び取得開始ビット目を特定するためのデータが集約されて設定されている16ビットの取得データ指定データから取得開始アドレスを特定するためのデータのみを取り出して利用可能とすることができる。 In the LDB instruction and the LDB update instruction, the data obtained by dividing the 16-bit acquired data designation data by "8" ("1000B") is stored in the TP register 111 at the reference address ("9000H ”) is performed to calculate the acquisition start address. "8" used to calculate the acquisition start address is a numerical range ("0" to " 7”), which is the maximum value of “7” plus “1”, which is the cube of “2”. By dividing the acquisition data designation data by the "8" ("1000B"), the "0" or "1" information set in the 3rd to 15th bits of the acquisition data designation data is reduced by 3 bits. can be set to the lower 13 bits (0th to 12th bits) of the quotient data after division by shifting to the side, and the upper 3 bits (13th to 15th bits) of the quotient data after the division can be set to " 0" can be set. As a result, only the data for specifying the acquisition start address is extracted from the 16-bit acquisition data designation data in which the data for specifying the acquisition start address and the data for specifying the acquisition start bit are aggregated and set. It can be taken out and made available.
LDB命令及びLDB更新命令では、取得データ指定データの下位1バイトと「00000111B」との論理積を演算することにより、取得データ指定データにおける下位3ビットのデータが抽出される。当該下位3ビットのデータは、取得開始ビット目を特定するためのデータである。取得データ指定データの下位1バイトと「00000111B」との論理積を演算することにより、取得開始アドレスを特定するためのデータ及び取得開始ビット目を特定するためのデータが集約されて設定されている16ビットの取得データ指定データから取得開始ビット目を特定するためのデータのみを取り出して利用可能とすることができる。 In the LDB instruction and the LDB update instruction, the lower 3-bit data in the acquired data designation data is extracted by performing a logical product operation between the lower 1 byte of the acquired data designation data and "00000111B". The lower 3-bit data is data for specifying the acquisition start bit. Data for specifying the acquisition start address and data for specifying the acquisition start bit are aggregated and set by performing a logical product operation of the lower 1 byte of the acquisition data designation data and "00000111B". Only the data for specifying the acquisition start bit can be extracted from the 16-bit acquisition data designation data and made available.
取得開始アドレスを特定するためのデータ及び取得開始ビット目を特定するためのデータは、2バイトからなる取得データ指定データに集約させて設定されている。これにより、取得データ指定データのデータ容量が低減されているとともに、LDB命令及びLDB更新命令の機械語のデータ容量が低減されている。 The data for specifying the acquisition start address and the data for specifying the acquisition start bit are aggregated and set in acquisition data designation data consisting of 2 bytes. As a result, the data volume of the acquisition data designation data is reduced, and the data volume of the machine language of the LDB instruction and the LDB update instruction is also reduced.
ヘッダHDには、ヘッダHDであることを識別可能とするヘッダ識別ビットが設定されている。ヘッダ識別ビットは、ヘッダHDの最上位ビット(第7ビット)である。ヘッダ識別ビットには「1」が設定される。コマンドに含まれる1バイトのデータのうち最上位ビットに「1」が設定されているデータはヘッダHDのみである。このため、音光側受信回路96は、受信バッファ177に格納された1バイトのデータにおける最上位ビットに「1」が設定されているか否かを判定することにより、当該1バイトのデータがヘッダHDであるか否かを把握することができる。これにより、音光側受信回路96において第1送信回路101から受信する複数のコマンド同士の区切り位置を把握可能とすることができる。
A header identification bit is set in the header HD to enable identification of the header HD. The header identification bit is the most significant bit (seventh bit) of the header HD. "1" is set in the header identification bit. Among the 1-byte data included in the command, the header HD is the only data in which the most significant bit is set to "1". Therefore, the sound and light
通信用のコマンド(通信用の変動用コマンド及び通信用の通常復帰コマンド)には、ヘッダHD及びフッタFTが含まれている。音光側CPU93は、ヘッダHDを利用して通信用のコマンドの開始位置を把握することができるとともに、フッタFTを利用して当該通信用のコマンドの終了位置を把握することができる。 A command for communication (variation command for communication and normal return command for communication) includes a header HD and a footer FT. The sound and light side CPU 93 can grasp the start position of the command for communication using the header HD, and can grasp the end position of the command for communication using the footer FT.
音光側受信回路96は、第1送信回路101からフッタFTの次に受信した1バイトデータがヘッダHD以外のデータであった場合、及びヘッダHDを受信してからフッタFTを受信することなく次のヘッダHDを受信した場合にも通信エラーが発生したことを把握する。これにより、主側CPU63が送信待機バッファ175に設定したコマンドとは異なるデータが音光側CPU93にて利用されてしまうことを防止することができる。
When the 1-byte data received next to the footer FT from the
主側CPU63は、1以上のデータフレームFRm(mは1以上の整数)を含むコマンドを送信する場合、各データフレームFRmの最上位ビットを「0」に変更した変換後コマンドを生成する。変換後コマンドには、各データフレームFRmの最上位ビットの情報を集めた最上位フレームSFp(pは1又は2)が設定される。これにより、各データフレームFRmの最上位ビットの情報を把握可能としながら、ヘッダHDとヘッダHD以外のデータとを音光側受信回路96にて識別可能とすることができる。
When transmitting a command including one or more data frames FRm (m is an integer of 1 or more), the
音光側CPU93は、受信後待機バッファ178に格納されている通信用のコマンド(通信用の変動用コマンド及び通信用の通常復帰コマンド)を変換前エリア184にセットし、当該通信用のコマンドを変換後エリア185にて変換後コマンドに変換する。そして、当該変換後コマンドをコマンド格納バッファ179に格納する。これにより、音光側CPU93にて変換後コマンドを利用可能とすることができる。
The sound and light side CPU 93 sets the command for communication (variation command for communication and normal return command for communication) stored in the post-reception waiting buffer 178 to the
音光側CPU93は、受信した通信用のコマンドのバイト数に基づいて、当該通信用のコマンドにおける最上位フレームSFp(pは1又は2)の数及び位置を把握する。このため、通信用のコマンドに最上位フレームSFpの位置を示す情報を設定する処理を不要とすることができる。これにより、通信用のコマンドのデータ容量が増加してしまうことを防止できるとともに、通信用のコマンドを生成するための処理負荷を軽減することができる。また、通信用のコマンドを生成するためのプログラムのデータ容量を低減することができる。 The sound and light side CPU 93 grasps the number and position of the highest frame SFp (p is 1 or 2) in the communication command based on the number of bytes of the received communication command. Therefore, the process of setting information indicating the position of the highest frame SFp in the communication command can be eliminated. As a result, it is possible to prevent the data volume of the command for communication from increasing, and to reduce the processing load for generating the command for communication. In addition, it is possible to reduce the data capacity of the program for generating communication commands.
音光側CPU93は、最上位フレームSFpにおけるビットの位置に基づいて、当該ビットに対応するデータフレームFRmを特定する。このため、通信用のコマンドに最上位フレームSFpの各ビットとデータフレームFRmとの対応関係を示す情報を設定する処理を不要とすることができる。これにより、通信用のコマンドのデータ容量が増加してしまうことを防止できるとともに、通信用のコマンドを生成するための処理負荷を軽減することができる。また、通信用のコマンドを生成するためのプログラムのデータ容量を低減することができる。 The sound and light side CPU 93 identifies the data frame FRm corresponding to the bit based on the position of the bit in the most significant frame SFp. Therefore, it is possible to eliminate the need for setting information indicating the correspondence between each bit of the most significant frame SFp and the data frame FRm in the communication command. As a result, it is possible to prevent the data volume of the communication command from increasing and to reduce the processing load for generating the communication command. In addition, it is possible to reduce the data capacity of the program for generating communication commands.
主側CPU63から音光側CPU93に送信される通信用のコマンドに含まれているデータフレームFRmの数は「1」~「12」のいずれかである。通信用のコマンドに含まれているデータフレームFRmの数が「7」の倍数である場合には、当該通信用のコマンドに含まれているデータフレームFRmの数を「7」で除算した場合における商の数の最上位フレームSFpが当該通信用のコマンドに設定されている。また、通信用のコマンドに含まれているデータフレームFRmの数が「7」の倍数ではない場合には、当該通信用のコマンドに含まれているデータフレームFRmの数を「7」で除算した場合における商の数よりも「1」大きい数の最上位フレームSFpが当該通信用のコマンドに設定されている。これにより、通信用のコマンドの受信後に当該通信用のコマンドに含まれている全てのデータフレームFRmにおける最上位のビットに設定される情報を最上位フレームSFpに設定することができる。
The number of data frames FRm included in the communication command transmitted from the
<第2の実施形態>
本実施形態では、主制御基板61に設けられたハード乱数回路において更新される数値情報の最大値を設定する処理が実行される点において上記第1の実施形態と相違している。以下、上記第1の実施形態と相違する構成について説明する。なお、上記第1の実施形態と同一の構成については基本的にその説明を省略する。
<Second embodiment>
The present embodiment differs from the first embodiment in that processing for setting the maximum value of numerical information updated in a hard random number circuit provided on the
図76は本実施形態における主制御基板61の構成を説明するための説明図である。図76に示すように、主制御基板61には、大当たり種別を判定する際に使用する数値情報の更新が行われる大当たり種別更新回路191と、図柄表示装置41が外れ変動する際のリーチ発生抽選に使用する数値情報の更新が行われるリーチ乱数更新回路192と、第2作動口34の普電役物34aを電役開放状態とするか否かの抽選に使用する数値情報の更新が行われる普電乱数更新回路193とが設けられている。これらの更新回路191~193はハード乱数回路である。
FIG. 76 is an explanatory diagram for explaining the configuration of the
特定制御用のワークエリア121における抽選用カウンタエリア112(図11)には、上記第1の実施形態において既に説明した当たり乱数カウンタC1、乱数初期値カウンタC4及び変動種別カウンタC5が設けられている。上記第1の実施形態と同様に、当たり乱数カウンタC1にて更新される数値情報は当たり発生の抽選に使用されるとともに、乱数初期値カウンタC4にて更新される数値情報は当たり乱数カウンタC1の初期値設定に使用される。また、変動種別カウンタC5にて更新される数値情報は各特図表示部37a,37b及び図柄表示装置41における表示継続時間を決定するために使用される。
The lottery counter area 112 (FIG. 11) in the
大当たり種別更新回路191にて更新される数値情報、リーチ乱数更新回路192にて更新される数値情報及び普電乱数更新回路193にて更新される数値情報は、これらの更新回路191~193においてその更新の都度前回値に1が加算され、最大値に達した後に0に戻る。各更新回路191~193において数値情報は短時間間隔で更新される。大当たり種別更新回路191及びリーチ乱数更新回路192の各数値情報は、第1作動口33又は第2作動口34への入賞が発生した場合に、特図保留エリア113に格納される。また、上記第1の実施形態と同様に、第1作動口33又は第2作動口34への入賞が発生した場合には、当たり乱数カウンタC1の数値情報も特図保留エリア113に格納される。普電乱数更新回路193にて更新される数値情報は、スルーゲート35への入賞が発生した場合に、普図保留エリア114に格納される。
The numerical information updated by the jackpot
図76に示すように、大当たり種別更新回路191には、当該大当たり種別更新回路191にて更新される数値情報の最大値が設定される大当たり種別最大値カウンタ191aが設けられており、リーチ乱数更新回路192には、当該リーチ乱数更新回路192にて更新される数値情報の最大値が設定されるリーチ乱数最大値カウンタ192aが設けられており、普電乱数更新回路193には、普電乱数更新回路193にて更新される数値情報の最大値が設定される普電乱数最大値カウンタ193aが設けられている。
As shown in FIG. 76, the jackpot
図77(a)は更新回路191~193の最大値を説明するための説明図である。大当たり種別最大値カウンタ191a、リーチ乱数最大値カウンタ192a及び普電乱数最大値カウンタ193aへの最大値の設定は電源投入時に行われる。図77(a)に示すように、大当たり種別最大値カウンタ191aには「99」が設定され、リーチ乱数最大値カウンタ192aには「238」が設定され、普電乱数最大値カウンタ193aには「250」が設定される。
FIG. 77(a) is an explanatory diagram for explaining the maximum values of the update circuits 191-193. The setting of the maximum value to the jackpot type maximum value counter 191a, the reach random number
大当たり種別最大値カウンタ191aには「1111H」のアドレスが設定されており、リーチ乱数最大値カウンタ192aには「1112H」のアドレスが設定されており、普電乱数最大値カウンタ193aには「1113H」のアドレスが設定されている。主側CPU63は、これらのアドレスを指定することにより、大当たり種別最大値カウンタ191a、リーチ乱数最大値カウンタ192a及び普電乱数最大値カウンタ193aに最大値を設定することができる。
An address of "1111H" is set in the jackpot type maximum value counter 191a, an address of "1112H" is set in the reach random number
主側ROM64には、大当たり種別更新回路191、リーチ乱数更新回路192及び普電乱数更新回路193の最大値を設定するために利用されるハード乱数最大値テーブル64wが記憶されている。図77(b)はハード乱数最大値テーブル64wのデータ構成を説明するための説明図である。
The main-
図77(b)に示すように、ハード乱数最大値テーブル64wは、主側ROM64において「9420H」~「9426H」のアドレス範囲に設定されている。ハード乱数最大値テーブル64wは、第1エリア及び第2エリアが交互に繰り返されるデータ構成となっている。第1エリアは更新回路191~193のアドレスにおける下位1バイト又は終了用データが設定されている1バイトのエリアであり、第2エリアは直前の第1エリアのアドレスに対応する更新回路191~193の最大値データが設定されている1バイトのエリアである。
As shown in FIG. 77(b), the hard random number maximum value table 64w is set in the address range of "9420H" to "9426H" in the
図77(a)に示すように、大当たり種別最大値カウンタ191a、リーチ乱数最大値カウンタ192a及び普電乱数最大値カウンタ193aの各アドレスにおける上位1バイトは「11H」で共通している。本実施形態において主側CPU63は、これらの最大値カウンタ191a~193aの上位1バイト用データとして「1100H」を事前にIYレジスタ109に格納して更新回路191~193の最大値の設定を行う。主側CPU63は、主側ROM64から各最大値カウンタ191a~193aのアドレスにおける下位1バイトを読み出し、上位1バイト用データと下位1バイトのデータとを加算することにより各最大値カウンタ191a~193aのアドレスを特定する。
As shown in FIG. 77(a), the upper 1 byte in each address of the jackpot type maximum value counter 191a, the reach random number
図77(b)に示すように、ハード乱数最大値テーブル64wにおいて、9420Hに対応する第1エリアには大当たり種別最大値カウンタ191aのアドレスの下位1バイトである「11H」が設定されているとともに、当該「9420H」に続く「9421H」に対応する第2エリアには当該大当たり種別最大値カウンタ191aに設定される最大値データである「63H」(「99」)が設定されている。「9421H」に続く「9422H」に対応する第1エリアにはリーチ乱数最大値カウンタ192aのアドレスの下位1バイトである「12H」が設定されているとともに、当該「9422H」に続く「9423H」に対応する第2エリアには当該リーチ乱数最大値カウンタ192aに設定される最大値データである「EEH」(「238」)が設定されている。「9423H」に続く「9424H」に対応する第1エリアには普電乱数最大値カウンタ193aのアドレスの下位1バイトである「13H」が設定されているとともに、当該「9424H」に続く「9425H」に対応する第2エリアには当該普電乱数最大値カウンタ193aに設定される最大値データである「FAH」(「250」)が設定されている。「9425H」に続く「9426H」に対応する第1エリアには終了用データである「00H」が設定されている。
As shown in FIG. 77(b), in the hard random number maximum value table 64w, the first area corresponding to 9420H is set with "11H" which is the lower 1 byte of the address of the jackpot type maximum value counter 191a. , "63H" ("99"), which is the maximum value data set in the jackpot type maximum value counter 191a, is set in the second area corresponding to "9421H" following "9420H". In the first area corresponding to "9422H" following "9421H", "12H" which is the lower 1 byte of the address of the reach random number
最大値カウンタ191a~193aのアドレスを特定するためにハード乱数最大値テーブル64wに設定されるデータは当該アドレスの下位1バイトのみである。このため、ハード乱数最大値テーブル64wにおいて、最大値カウンタ191a~193aのアドレスを特定するためのデータのデータ容量(1バイト)と、当該最大値カウンタ191a~193aに設定される最大値データのデータ容量(1バイト)とを同一のデータ容量とすることができる。これにより、主側ROM64におけるハード乱数最大値テーブル64wのデータ容量を低減することができる。
The data set in the hard random number maximum value table 64w to specify the addresses of the maximum value counters 191a to 193a is only the lower 1 byte of the addresses. Therefore, in the hard random number maximum value table 64w, the data capacity (1 byte) of the data for specifying the addresses of the maximum value counters 191a to 193a and the data of the maximum value data set in the maximum value counters 191a to 193a The capacity (1 byte) can be the same data capacity. As a result, the data capacity of the hard random number maximum value table 64w in the
次に、主側CPU63にて実行される乱数最大値設定処理について図78(a)のフローチャートを参照しながら説明する。乱数最大値設定処理はメイン処理(図15)のステップS119にて実行される。なお、乱数最大値設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the random number maximum value setting process executed by the
乱数最大値設定処理では、まず更新回路設定処理を実行する(ステップS2701)。更新回路設定処理では、大当たり種別更新回路191の最大値である「99」を大当たり種別最大値カウンタ191aにセットし、リーチ乱数更新回路192の最大値である「238」をリーチ乱数最大値カウンタ192aにセットし、普電乱数更新回路193の最大値である「250」を普電乱数最大値カウンタ193aにセットする。なお、更新回路設定処理の詳細については後述する。
In the random number maximum value setting process, an update circuit setting process is first executed (step S2701). In the update circuit setting process, "99", which is the maximum value of the jackpot
ステップS2701にて更新回路設定処理を実行した後は、当たり乱数カウンタC1の最大値設定処理を実行する(ステップS2702)。当該最大値設定処理では、当たり乱数カウンタC1の最大値である「7999」を当たり用最大値カウンタCN1にセットする。その後、乱数初期値カウンタC4の最大値設定処理を実行する(ステップS2703)。当該最大値設定処理では、乱数初期値カウンタC4の最大値である「7999」を初期値用最大値カウンタCN4にセットする。その後、変動種別カウンタC5の最大値設定処理を実行して(ステップS2704)、本乱数最大値設定処理を終了する。変動種別カウンタC5の最大値設定処理では、変動種別カウンタC5の最大値である「250」を変動種別用最大値カウンタCN5にセットする。 After executing the update circuit setting process in step S2701, the maximum value setting process of the winning random number counter C1 is executed (step S2702). In the maximum value setting process, "7999", which is the maximum value of the winning random number counter C1, is set in the winning maximum value counter CN1. After that, the maximum value setting processing of the random number initial value counter C4 is executed (step S2703). In the maximum value setting process, "7999", which is the maximum value of the random number initial value counter C4, is set in the initial value maximum value counter CN4. After that, the maximum value setting process of the fluctuation type counter C5 is executed (step S2704), and the random number maximum value setting process is ended. In the maximum value setting process of the fluctuation type counter C5, the maximum value of the fluctuation type counter C5, ie, "250" is set in the fluctuation type maximum value counter CN5.
次に、主側CPU63にて実行される更新回路設定処理のプログラム内容について図78(b)の説明図を参照しながら説明する。更新回路設定処理は乱数最大値設定処理(図78(a))のステップS2701にて実行される。図78(b)に示すように本プログラムには、行番号として「2501」~「2504」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the contents of the update circuit setting process executed by the
「2501」の行番号には「LDT HL,420H」という命令が設定されている。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「420H」は転送元として「420H」という12ビットの数値情報を設定する内容である。上記第1の実施形態において既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレスとして「9000H」が設定されている。このため、「LDT HL,420H」が実行されることにより、「転送元」として設定されている「420H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9420H」がHLレジスタ107に設定される。「9420H」は、主側ROM64におけるハード乱数最大値テーブル64w(図77(b))の開始アドレスである。
The command "LDT HL, 420H" is set at the line number "2501". "LDT" is an LDT instruction by the
このように、12ビットの数値情報を設定してアドレス指定を行うLDT命令を利用してHLレジスタ107にハード乱数最大値テーブル64wの開始アドレスをロードする構成であることにより、2バイトの数値情報を設定してアドレス指定を行うLD命令を利用してHLレジスタ107にハード乱数最大値テーブル64wの開始アドレスをロードする構成と比較して、乱数更新回路設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LDT instruction for setting 12-bit numerical information and specifying the address, the start address of the hard random number maximum value table 64w is loaded into the
「2502」の行番号には「LD IY,1100H」という命令が設定されている。「LD」はLD命令であり、「IY」は転送先としてIYレジスタ109を指定する内容であり、「1100H」は「転送元」として乱数の更新回路191~193のアドレスに共通している上位1バイト用データを設定する内容である。「LD IY,1100H」が実行されることにより、「転送元」として設定されている「1100H」がIYレジスタ109にロードされる。これにより、IYレジスタ109に上位1バイト用データを格納することができる。
The command "LD IY, 1100H" is set at the line number "2502". "LD" is the LD instruction, "IY" is the content specifying the
「2503」の行番号には「CALLS HRSDSET」という命令が設定されている。「HRSDSET」は後述する最大値設定実行処理(図78(c))である。「CALLS HRSDSET」という命令は、最大値設定実行処理というサブルーチンを呼び出すための命令である。詳細は後述するが、行番号「2503」にて最大値設定実行処理が実行されることにより、大当たり種別最大値カウンタ191a、リーチ乱数最大値カウンタ192a及び普電乱数最大値カウンタ193aに最大値データがセットされる。なお、最大値設定実行処理の内容については後述する。
The command "CALLS HRSDSET" is set at the line number "2503". "HRSDSET" is maximum value setting execution processing (FIG. 78(c)), which will be described later. The instruction "CALLS HRSDSET" is an instruction for calling a subroutine called maximum value setting execution processing. Details will be described later, but by executing the maximum value setting execution process at the line number "2503", the maximum value data in the jackpot type maximum value counter 191a, the reach random number
最大値設定実行処理のサブルーチンが終了した場合には、「2504」の行番号に進む。「2504」の行番号には「RET」という命令が設定されている。既に説明したとおり、更新回路設定処理は乱数最大値設定処理(図78(a))のステップS2701にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、乱数最大値設定処理(図78(a))のステップS2702に進むことになる。 When the maximum value setting execution processing subroutine is completed, the process proceeds to the line number "2504". A command "RET" is set at the line number "2504". As already explained, the update circuit setting process is a subroutine executed in step S2701 of the random number maximum value setting process (FIG. 78(a)). Therefore, by executing the command "RET", the process proceeds to step S2702 of the random number maximum value setting process (FIG. 78(a)).
図78(c)は主側CPU63にて実行される最大値設定実行処理のプログラム内容を説明するための説明図である。最大値設定実行処理は更新回路設定処理(図78(b))の行番号「2503」にて実行される。図78(c)に示すように、最大値設定実行処理の行番号「2605」には「LD (IY+A),W」という特殊LD命令が設定されている。
FIG. 78(c) is an explanatory diagram for explaining the program contents of the maximum value setting execution process executed by the
最大値設定実行処理(図78(c))の説明に先立ち、当該最大値設定実行処理に含まれている特殊LD命令について説明する。図76に示すように、主制御基板61には特殊LD命令を実行するための専用の回路として特殊LD実行回路194が設けられている。
Before describing the maximum value setting execution process (FIG. 78(c)), the special LD instruction included in the maximum value setting execution process will be described. As shown in FIG. 76, the
特殊LD命令の命令コードは、「LD (IY+A),W」のように、「LD (インデックスレジスタ+汎用レジスタ),転送元」という構成を有している。特殊LD命令では、「インデックスレジスタ」としてIYレジスタ109が設定されるとともに、「汎用レジスタ」としてAレジスタ104bが設定される。また、特殊LD命令では、「転送元」として1バイトのデータが格納されているWレジスタ104aが設定される。なお、特殊LD命令において「インデックスレジスタ」としてIXレジスタ108又はTPレジスタ111が設定される構成としてもよく、「汎用レジスタ」としてWレジスタ104a、Bレジスタ105a、Cレジスタ105b、Dレジスタ106a、Eレジスタ106b、Hレジスタ107a又はLレジスタ107bが設定される構成としてもよく、「転送元」として1バイトのデータ又は当該1バイトのデータが格納されているAレジスタ104b、Bレジスタ105a、Cレジスタ105b、Dレジスタ106a、Eレジスタ106b、Hレジスタ107a又はLレジスタ107bが設定される構成としてもよい。
The instruction code of the special LD instruction has a structure of "LD (index register+general-purpose register), transfer source", such as "LD (IY+A), W". In the special LD instruction, the
特殊LD命令において、「インデックスレジスタ+汎用レジスタ」はインデックスレジスタ(IYレジスタ109)に格納されている2バイトのデータと汎用レジスタ(Aレジスタ104b)に格納されている1バイトのデータとの和(加算の演算結果)を意味するとともに、「(インデックスレジスタ+汎用レジスタ)」は当該和のアドレスに対応するエリアに記憶されている1バイトのデータを意味する。特殊LD命令が実行されることにより、「転送元」として設定されているWレジスタ104aに格納されている1バイトのデータが「インデックスレジスタ+汎用レジスタ」の演算結果のアドレスに対応するエリアにロードされる。
In the special LD instruction, "index register + general purpose register" is the sum ( addition operation result), and “(index register+general-purpose register)” means 1-byte data stored in the area corresponding to the address of the sum. By executing the special LD instruction, the 1-byte data stored in the
このように、特殊LD命令を利用することにより、IYレジスタ109に格納されているデータとAレジスタ104bに格納されているデータとの和を演算して転送先のアドレスを算出する処理と、「転送元」のWレジスタ104aに格納されている1バイトのデータを転送先にロードする処理と、を一命令により実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In this way, by using the special LD instruction, the processing of calculating the sum of the data stored in the
次に、主側CPU63にて実行される最大値設定実行処理のプログラム内容について図78(c)を参照しながら説明する。既に説明したとおり、最大値設定実行処理は更新回路設定処理(図78(b))の行番号「2503」にて実行される。図78(c)に示すように本プログラムには、行番号として「2601」~「2606」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the program contents of the maximum value setting execution process executed by the
図78(c)に示すように、「2601」の行番号には「HRSDSET」が設定されている。これは命令ではなくパチンコ機10の開発者によるプログラムの確認に際して参照されるデータである。したがって、行番号「2601」では何ら命令が実行されることなく行番号「2602」に進む。
As shown in FIG. 78(c), "HRSDSET" is set to the line number of "2601". This is not an instruction but data referred to when the developer of the
「2602」の行番号には「LD A,(HL+)」という命令が設定されている。「LD」はLD更新実行回路151によるLD更新命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「(HL+)」は転送元としてHLレジスタ107に格納されている2バイトのアドレスデータに対応する記憶エリアを指定するとともにデータのロード後にHLレジスタ107の値を1加算して更新することを指示にする内容である。既に説明したとおり、HLレジスタ107にはハード乱数最大値テーブル64w(図77(b))の開始アドレスである「9420H」が格納されているとともに、当該ハード乱数最大値テーブル64wにおいて当該開始アドレスに対応する第1エリアには大当たり種別最大値カウンタ191aのアドレスにおける下位1バイト(「11H」)が設定されている。このため、「LD A,(HL+)」が実行されることにより、Aレジスタ104bに「11H」がロードされる。また、HLレジスタ107に「9421H」が格納されている状態となる。
The command "LD A, (HL+)" is set at the line number "2602". "LD" is an LD update command by the LD
「2603」の行番号には「RET Z」という命令が設定されている。「RET Z」は、Aレジスタ104bに本最大値設定実行処理(図78(c))の終了用データが設定されている場合には本最大値設定実行処理を終了するとともに、Aレジスタ104bに当該終了用データが設定されていない場合には次の行番号に進むことを指示する命令である。行番号「2602」にてAレジスタ104bに終了用データ(「00H」)が設定された場合には、行番号「2603」にて「RET Z」が実行されることにより本最大値設定実行処理(図78(c))を終了する。一方、行番号「2602」にてAレジスタ104bに設定されたデータが終了用データ以外のデータである場合には、行番号「2603」にて「RET Z」が実行されても本最大値設定実行処理(図78(c))が終了することはなく、行番号「2604」に進む。
The command "RET Z" is set at the line number "2603". "RET Z" terminates the maximum value setting execution processing (FIG. 78(c)) when data for ending the maximum value setting execution processing (FIG. 78(c)) is set in the
「2604」の行番号には「LD W,(HL+)」という命令が設定されている。「LD」はLD更新実行回路151によるLD更新命令であり、「W」は転送先としてWレジスタ104aを指定する内容であり、「(HL+)」は転送元としてHLレジスタ107に格納されている2バイトのアドレスデータに対応する記憶エリアを指定するとともにデータのロード後にHLレジスタ107の値を1加算して更新することを指示にする内容である。既に説明したとおり、HLレジスタ107には「9421H」が格納されているとともに、ハード乱数最大値テーブル64w(図77(b))において当該「9421H」に対応する第2エリアには大当たり種別最大値カウンタ191aに設定される最大値データである「63H」(「99」)が設定されている。このため、「LD W,(HL+)」が実行されることにより、Wレジスタ104aに「63H」がロードされるとともに、HLレジスタ107に格納されているアドレスデータが「9422H」に更新される。
The command "LD W, (HL+)" is set at the line number "2604". "LD" is an LD update command by the LD
「2605」の行番号には「LD (IY+A),W」という命令が設定されている。「LD」は特殊LD実行回路194による特殊LD命令であり、「(IY+A)」は転送先としてIYレジスタ109のデータにAレジスタ104bのデータを加算して得られるアドレスデータに対応する記憶エリアを指定する内容であり、「W」は転送元としてWレジスタ104aを指定する内容である。既に説明したとおり、IYレジスタ109には事前に更新回路191~193の上位1バイト用データ(「1100H」)が格納されているとともに、Aレジスタ104bには大当たり種別最大値カウンタ191aのアドレスデータにおける下位1バイト(「11H」)が格納されている。また、Wレジスタ104aには大当たり種別最大値カウンタ191aに対応する最大値データ(「63H」)が格納されている。このため、「LD (IY+A),W」が実行されることにより、大当たり種別最大値カウンタ191aに最大値データである「63H」がロードされる。
A command "LD (IY+A), W" is set at the line number "2605". "LD" is a special LD instruction by the special
このように、特殊LD命令を利用することにより、IYレジスタ109に格納されているデータに対してAレジスタ104bに格納されているデータを加算することにより転送先のアドレスを算出する処理と、Wレジスタ104aに格納されている最大値データを転送先にロードする処理と、を一命令により実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
Thus, by using the special LD instruction, the processing of calculating the transfer destination address by adding the data stored in the
「2606」の行番号には「JR HRSDSET」という命令が設定されている。「JR」はジャンプ命令としてのJR命令であり、「HRSDSET」はジャンプ先として最大値設定実行処理における最初の行番号「2601」を指定する内容である。「JR HRSDSET」が実行されることにより、最大値設定実行処理の行番号「2601」に進む。 The command "JR HRSDSET" is set at the line number "2606". "JR" is a JR instruction as a jump instruction, and "HRSDSET" is a content specifying the first line number "2601" in the maximum value setting execution processing as a jump destination. By executing "JR HRSDSET", the process advances to line number "2601" of the maximum value setting execution process.
その後、HLレジスタ107に「9422H」が格納されている状態で行番号「2602」~「2606」の処理が実行される。これにより、リーチ乱数最大値カウンタ192aに最大値データである「EEH」(「238」)がロードされるとともに、HLレジスタ107に格納されているアドレスデータが「9424H」に更新される。
After that, the processing of line numbers “2602” to “2606” is executed while “9422H” is stored in the
その後、HLレジスタ107に「9424H」が格納されている状態で行番号「2602」~「2606」の処理が実行される。これにより、普電乱数最大値カウンタ193aに最大値データである「FAH」がロードされるとともに、HLレジスタ107に格納されているアドレスデータが「9426H」に更新される。
After that, the processing of line numbers “2602” to “2606” is executed while “9424H” is stored in the
その後、HLレジスタ107に「9426H」が格納されている状態で行番号「2602」~「2606」の処理が実行される。行番号「2602」にて「LD A,(HL+)」が実行されることにより、Aレジスタ104bに終了用データである「00H」がロードされる。その後、Aレジスタ104bに終了用データが設定されている状態において行番号「2603」にて「RET Z」が実行されることにより、本最大値設定実行処理を終了する。既に説明したとおり、最大値設定実行処理は更新回路設定処理(図78(b))の行番号「2503」にて実行されるサブルーチンである。したがって、「RET Z」を実行することにより、本最大値設定実行処理を終了して、更新回路設定処理(図78(b))の行番号「2504」に進む。
After that, the processing of line numbers “2602” to “2606” is executed while “9426H” is stored in the
このように、ハード乱数最大値テーブル64w(図77(b))を利用して更新回路設定処理(図78(b))を実行することにより、大当たり種別最大値カウンタ191a、リーチ乱数最大値カウンタ192a及び普電乱数最大値カウンタ193aに最大値データを設定することができる。
In this way, by executing the update circuit setting process (FIG. 78(b)) using the hardware random number maximum value table 64w (FIG. 77(b)), the jackpot type maximum value counter 191a and the reach random number maximum value counter Maximum value data can be set in 192a and general electric random number
IYレジスタ109に上位1バイト用データ(「1100H」)を設定する処理を行った後、IYレジスタ109に格納されている当該上位1バイト用データを利用する特殊LD命令が複数回(具体的には3回)実行される。このため、IYレジスタ109に上位1バイト用データを設定することなく各最大値カウンタ191a~193aのアドレスデータ(2バイト)の全体をハード乱数最大値テーブル64w(図77(b))に記憶しておく構成と比較して、主側ROM64におけるハード乱数最大値テーブル64wのデータ容量を低減することができる。
After performing the process of setting the upper 1-byte data (“1100H”) in the
以上詳述した本実施形態によれば、以下の優れた効果を奏する。 According to this embodiment detailed above, the following excellent effects are obtained.
特殊LD命令を利用することにより、IYレジスタ109に格納されているデータに対してAレジスタ104bに格納されているデータを加算することにより転送先のアドレスを算出する処理と、Wレジスタ104aに格納されている最大値データを転送先にロードする処理と、を一命令により実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using a special LD instruction, the data stored in the
大当たり種別最大値カウンタ191a、リーチ乱数最大値カウンタ192a及び普電乱数最大値カウンタ193aの各アドレスにおける上位1バイトは「11H」で共通している。これらの最大値カウンタ191a~193aの上位1バイト用データとして「1100H」を事前にIYレジスタ109に格納する。主側CPU63は、主側ROM64から各最大値カウンタ191a~193aのアドレスにおける下位1バイトを読み出し、IYレジスタ109に格納されている上位1バイト用データと下位1バイトのデータとを加算することにより各最大値カウンタ191a~193aのアドレスを特定する。これにより、各最大値カウンタ191a~193aのアドレスの特定を容易化することができる。
The upper 1 byte in each address of the jackpot type maximum value counter 191a, the reach random number
IYレジスタ109に上位1バイト用データとして「1100H」を設定する処理を行った後、IYレジスタ109に格納されている当該上位1バイト用データを利用する特殊LD命令を複数回(具体的には3回)実行する。このため、IYレジスタ109に上位1バイト用データを設定することなく各最大値カウンタ191a~193aのアドレスデータ(2バイト)の全体をハード乱数最大値テーブル64wに記憶しておく構成と比較して、主側ROM64におけるハード乱数最大値テーブル64wのデータ容量を低減することができる。
After performing the process of setting "1100H" as the upper 1-byte data in the
最大値カウンタ191a~193aのアドレスを特定するためにハード乱数最大値テーブル64wに設定されるデータは当該アドレスの下位1バイトのみである。このため、ハード乱数最大値テーブル64wにおいて、最大値カウンタ191a~193aのアドレスを特定するためのデータのデータ容量(1バイト)と、当該最大値カウンタ191a~193aに設定される最大値データのデータ容量(1バイト)とを同一のデータ容量とすることができる。これにより、主側ROM64におけるハード乱数最大値テーブル64wのデータ容量を低減することができる。
The data set in the hard random number maximum value table 64w for specifying the addresses of the maximum value counters 191a to 193a is only the lower 1 byte of the addresses. Therefore, in the hard random number maximum value table 64w, the data capacity (1 byte) of the data for specifying the addresses of the maximum value counters 191a to 193a and the maximum value data set in the maximum value counters 191a to 193a The capacity (1 byte) can be the same data capacity. Thereby, the data capacity of the hard random number maximum value table 64w in the
12ビットの数値情報を設定してアドレス指定を行うLDT命令を利用してHLレジスタ107にハード乱数最大値テーブル64wの開始アドレスをロードする構成であることにより、2バイトの数値情報を設定してアドレス指定を行うLD命令を利用してHLレジスタ107にハード乱数最大値テーブル64wの開始アドレスをロードする構成と比較して、乱数更新回路設定処理を実行するためのプログラムのデータ容量を低減することができる。
By using the LDT instruction for setting 12-bit numerical information and specifying the address, the start address of the hard random number maximum value table 64w is loaded into the
<第3の実施形態>
本実施形態では、表示制御処理の処理内容が上記第1の実施形態と相違している。以下、上記第1の実施形態と相違する構成について説明する。なお、上記第1の実施形態と同一の構成については基本的にその説明を省略する。
<Third Embodiment>
This embodiment differs from the first embodiment in the content of display control processing. The configuration different from that of the first embodiment will be described below. Note that the description of the same configuration as that of the first embodiment is basically omitted.
図79は、本実施形態における主側CPU63にて実行される表示制御処理を示すフローチャートである。上記第1の実施形態において既に説明したとおり、表示制御処理はタイマ割込み処理(図26)のステップS514にて実行される。なお、表示制御処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
FIG. 79 is a flow chart showing display control processing executed by the
表示制御処理では、まずDレジスタ106aを「0」クリアする(ステップS2801)。その後、特定制御用のワークエリア121における第1特図保留数カウンタ118の値をEレジスタ106bに設定する(ステップS2802)。その後、保留表示取得用処理を実行する(ステップS2803)。保留表示取得用処理では、主側ROM64に記憶されている保留表示データテーブル64x(図80(a))からEレジスタ106bに格納されている保留数に対応する4ビットのデータをWレジスタ104aの下位4ビット(第0~第3ビット)にロードするとともに、当該Wレジスタ104aの上位4ビット(第4~第7ビット)を「0」でマスクする。これにより、Eレジスタ106bに格納されている保留数に対応する保留表示データHRn(nは0~4のいずれかの整数)をWレジスタ104aにセットすることができる。
In the display control process, first, the D register 106a is cleared to "0" (step S2801). After that, the value of the first special figure reservation number counter 118 in the
図80(a)は保留表示データテーブル64xのデータ構成を説明するための説明図である。図80(a)に示すように、保留表示データテーブル64xは「9195H」のアドレスに対応する1バイトのエリアに記憶されている。当該1バイトのエリアの下位4ビット(第0~第3ビット)には「1」が設定されているとともに、上位4ビット(第4~第7ビット)には「0」が設定されている。 FIG. 80(a) is an explanatory diagram for explaining the data structure of the pending display data table 64x. As shown in FIG. 80(a), the pending display data table 64x is stored in a 1-byte area corresponding to the address "9195H". The lower 4 bits (0th to 3rd bits) of the 1-byte area are set to "1", and the upper 4 bits (4th to 7th bits) are set to "0". .
図80(b)は保留数と保留表示データHRnの取得態様との対応関係を説明するための説明図である。後述する保留表示取得実行処理(図80(d))では、保留数(「0」~「4」のいずれか)に対応する保留表示データをWレジスタ104aに設定するために、HLレジスタ107にいずれかの保留数「0」~「4」に対応する取得データ指定データが格納されているとともにAレジスタ104bに取得ビット数指定データとして「03H」が格納されている状態において、「LDB W,(HL).A」というLDB命令が実行される。当該LDB命令では、保留表示データテーブル64x(図80(a))から4ビットのデータがWレジスタ104aの第0~第3ビット(下位4ビット)にロードされるとともに、当該Wレジスタ104aの第4~第7ビットが「0」でマスクされる。
FIG. 80(b) is an explanatory diagram for explaining the correspondence relationship between the number of reservations and the mode of acquisition of the reservation display data HRn. In the hold display acquisition execution process (FIG. 80(d)) described later, the
図80(b)に示すように、保留数「4」に対応する取得データ指定データは「0CA8H」である。また、保留数「3」に対応する取得データ指定データは「0CA9H」であり、保留数「2」に対応する取得データ指定データは「0CAAH」であり、保留数「1」に対応する取得データ指定データは「0CABH」であり、保留数「0」に対応する取得データ指定データは「0CACH」である。保留数「4」に対応する取得データ指定データである「0CA8H」は、「{(保留表示データテーブル64xの開始アドレス)-9000H}×8」の式により算出される数値情報である。「0」~「4」の保留数に対応する取得データ指定データは、保留数「0」に対応する取得データ指定データである「0CACH」から当該保留数を減算することにより算出される数値情報である。 As shown in FIG. 80(b), the acquisition data designation data corresponding to the pending number "4" is "0CA8H". Acquisition data designation data corresponding to the number of reservations "3" is "0CA9H", acquisition data designation data corresponding to the number "2" of reservations is "0CAAH", and acquisition data corresponding to the number of reservations "1". The designation data is "0CABH", and the acquisition data designation data corresponding to the pending number "0" is "0CACH". “0CA8H”, which is the acquired data designation data corresponding to the number of reservations “4”, is numerical information calculated by the formula “{(start address of reservation display data table 64x)−9000H}×8”. Acquisition data designation data corresponding to the number of reservations "0" to "4" is numerical information calculated by subtracting the number of reservations from "0CACH", which is the acquisition data designation data corresponding to the number of reservations "0". is.
HLレジスタ107に保留数「0」に対応する取得データ指定データ(「0CACH」)が格納されている状態で「LDB W,(HL).A」というLDB命令が実行される場合には、取得開始アドレスが「9195H」となるとともに取得開始ビット目が「4」となる。そして、「9195H」に対応するエリアの第4ビット目以降に設定されている4ビットのデータ(「0000B」)がWレジスタ104aの第0~第3ビット(下位4ビット)にロードされるとともに、当該Wレジスタ104aの第4~第7ビット(上位4ビット)が「0」でマスクされる。これにより、保留数「0」に対応する保留表示データHR0(「00000000B」)をWレジスタ104aに設定することができる。HLレジスタ107に保留数「1」に対応する取得データ指定データ(「0CABH」)が格納されている状態で「LDB W,(HL).A」というLDB命令が実行される場合には、取得開始アドレスが「9195H」となるとともに取得開始ビット目が「3」となる。そして、「9195H」に対応するエリアの第3ビット目以降に設定されている4ビットのデータ(「0001B」)がWレジスタ104aの第0~第3ビット(下位4ビット)にロードされるとともに、当該Wレジスタ104aの第4~第7ビット(上位4ビット)が「0」でマスクされる。これにより、保留数「1」に対応する保留表示データHR0(「00000001B」)をWレジスタ104aに設定することができる。HLレジスタ107に保留数「2」に対応する取得データ指定データ(「0CAAH」)が格納されている状態で「LDB W,(HL).A」というLDB命令が実行される場合には、取得開始アドレスが「9195H」となるとともに取得開始ビット目が「2」となる。そして、「9195H」に対応するエリアの第2ビット目以降に設定されている4ビットのデータ(「0011B」)がWレジスタ104aの第0~第3ビット(下位4ビット)にロードされるとともに、当該Wレジスタ104aの第4~第7ビット(上位4ビット)が「0」でマスクされる。これにより、保留数「2」に対応する保留表示データHR0(「00000011B」)をWレジスタ104aに設定することができる。HLレジスタ107に保留数「3」に対応する取得データ指定データ(「0CA9H」)が格納されている状態で「LDB W,(HL).A」というLDB命令が実行される場合には、取得開始アドレスが「9195H」となるとともに取得開始ビット目が「1」となる。そして、「9195H」に対応するエリアの第1ビット目以降に設定されている4ビットのデータ(「0111B」)がWレジスタ104aの第0~第3ビット(下位4ビット)にロードされるとともに、当該Wレジスタ104aの第4~第7ビット(上位4ビット)が「0」でマスクされる。これにより、保留数「3」に対応する保留表示データHR0(「00000111B」)をWレジスタ104aに設定することができる。HLレジスタ107に保留数「4」に対応する取得データ指定データ(「0CA8H」)が格納されている状態で「LDB W,(HL).A」というLDB命令が実行される場合には、取得開始アドレスが「9195H」となるとともに取得開始ビット目が「0」となる。そして、「9195H」に対応するエリアの第0ビット目以降に設定されている4ビットのデータ(「1111B」)がWレジスタ104aの第0~第3ビット(下位4ビット)にロードされるとともに、当該Wレジスタ104aの第4~第7ビット(上位4ビット)が「0」でマスクされる。これにより、保留数「4」に対応する保留表示データHR0(「00001111B」)をWレジスタ104aに設定することができる。
When the LDB instruction “LDB W, (HL). The start address becomes "9195H" and the acquisition start bit number becomes "4". Then, the 4-bit data ("0000B") set after the 4th bit of the area corresponding to "9195H" is loaded into the 0th to 3rd bits (lower 4 bits) of the
次に、主側CPU63にて実行される保留表示取得用処理について図80(c)のフローチャートを参照しながら説明する。保留表示取得用処理は表示制御処理(図79)のステップS2803にて実行される。また、保留表示取得用処理は表示制御処理(図79)のステップS2806及びステップS2809においても実行される。
Next, the pending display acquisition process executed by the
保留表示取得用処理では、まずHLレジスタ107に上述した「0CACH」を設定する(ステップS2901)。その後、HLレジスタ107の値からDEレジスタ106の値を減算する(ステップS2902)。既に説明したとおり、表示制御処理(図79)のステップS2801にてDレジスタ106aの値は「0」クリアされているとともに、ステップS2802にてEレジスタ106bには第1特図保留数カウンタ118の値が設定されている。このため、HLレジスタ107の値からDEレジスタ106の値を減算することにより、HLレジスタ107には「0CACH」から第1特図保留エリア115の保留数を減算した値、すなわち第1特図保留数カウンタ118の値に対応する取得データ指定データが格納されている状態となる。なお、表示制御処理(図79)のステップS2806にて保留表示取得用処理(図80(c))が実行される場合には、ステップS2902の処理が実行されることによりHLレジスタ107に第2特図保留数カウンタ119の値に対応する取得データ指定データが格納されている状態となるとともに、表示制御処理(図79)のステップS2809にて保留表示取得用処理(図80(c))が実行される場合には、ステップS2902の処理が実行されることによりHLレジスタ107に普図保留数カウンタ127の値に対応する取得データ指定データが格納されている状態となる。
In the hold display acquisition process, first, the
その後、保留表示取得実行処理を実行して(ステップS2903)、本保留表示取得用処理を終了する。図80(d)は保留表示取得実行処理のプログラム内容を説明するための説明図である。図80(d)に示すように、本プログラムには、行番号として「2701」~「2703」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。 Thereafter, pending display acquisition execution processing is executed (step S2903), and this pending display acquisition processing ends. FIG. 80(d) is an explanatory diagram for explaining the contents of the program of the pending display acquisition execution process. As shown in FIG. 80(d), "2701" to "2703" are set as line numbers in this program. Program instructions are executed in ascending order of line number, except when a call or jump instruction is executed.
図80(d)に示すように、「2702」の行番号には「LD A,03H」という命令が設定されている。「LD」はLD命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「03H」は転送元として「03H」という1バイトの数値情報を指定する内容である。「03H」は、行番号「2702」に設定されているLDB命令により保留表示データテーブル64xから取得するビット数(「4」)から「1」を減算した値である。「LD A,03H」が実行されることにより、「転送先」のAレジスタ104bに「03H」がロードされる。後述する保留表示取得実行処理(図80(d))において「LDB W,(HL).A」というLDB命令が実行される場合、LDB実行回路157においてAレジスタ104bの値を1加算する演算が行われるとともに、当該1加算後の値が取得ビット数のデータとして利用される。このため、行番号「2701」にてAレジスタ104bに「03H」を格納することにより、当該LDB命令において保留表示データテーブル64xから取得されるデータのビット数を「4」とすることができる。
As shown in FIG. 80(d), the command "LD A, 03H" is set at the line number "2702". "LD" is the LD instruction, "A" is the content specifying the
「2702」の行番号には「LDB W,(HL).A」という命令が設定されている。「LDB」はLDB実行回路157によるLDB命令であり、「W」は「転送先」としてWレジスタ104aを指定する内容であり、「(HL)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定する内容であり、「A」はAレジスタ104bに格納されている1バイトのデータを取得ビット数指定データに指定する内容である。既に説明したとおり、HLレジスタ107には保留数に対応する取得データ指定データが格納されているとともに、Aレジスタ104bには「03H」が格納されている。また、TPレジスタ111にはデータテーブルの基準アドレスである「9000H」が格納されている。図80(b)に示すように、保留数が「0」~「4」のいずれであっても取得開始アドレスは、保留表示データテーブル64xが記憶されている「9195H」となる。既に説明したとおり、「LDB W,(HL).A」が実行されることにより、保留数「n」に対応する保留表示データHRn(nは0~4のいずれかの整数)をWレジスタ104aに設定することができる。
The command "LDB W, (HL).A" is set at the line number "2702". "LDB" is the LDB instruction by the
このように、LDB命令を利用して保留表示データテーブル64xから取得した保留表示データHRnの下位4ビットをWレジスタ104aの第0~第3ビット(下位4ビット)にロードするとともに当該Wレジスタ104aの上位4ビットを「0」でマスクする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、保留表示データテーブル64xから取得した保留表示データHRnの下位4ビットをWレジスタ104aの第0~第3ビット(下位4ビット)にロードする処理と、当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これらの処理はLDB実行回路157にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In this way, the lower 4 bits of the pending display data HRn obtained from the pending display data table 64x using the LDB instruction are loaded into the 0th to 3rd bits (lower 4 bits) of the
「2703」の行番号には「RET」という命令が設定されている。既に説明したとおり、保留表示取得実行処理は保留表示取得用処理(図80(c))のステップS2903にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、保留表示取得実行処理が終了するとともに、保留表示取得用処理も終了する。 A command "RET" is set at the line number "2703". As already described, the pending display acquisition execution process is a subroutine executed in step S2903 of the pending display acquisition process (FIG. 80(c)). Therefore, execution of the command "RET" terminates the pending display acquisition execution process and also terminates the pending display acquisition process.
このように、LDB命令を利用することにより、保留表示データテーブル64xにおいて保留数に対応する態様で取得開始ビット目をずらして保留表示データHRnの下位4ビットを取得することができる。このため、保留表示データテーブル64xのデータ容量を1バイトに低減することができる。 In this way, by using the LDB instruction, it is possible to acquire the lower 4 bits of the pending display data HRn by shifting the acquisition start bit in a manner corresponding to the pending number in the pending display data table 64x. Therefore, the data capacity of the pending display data table 64x can be reduced to 1 byte.
表示制御処理(図79)の説明に戻り、ステップS2803にて保留表示取得用処理を実行した後は、Wレジスタ104aに格納されている保留表示データHRnを特定制御用のワークエリア121における第1特図保留表示エリアに設定する(ステップS2804)。これにより、第1特図保留表示部37cにおいて第1特図保留エリア115の保留数に対応する表示を行うことが可能となる。
Returning to the description of the display control process (FIG. 79), after the pending display acquisition process is executed in step S2803, the pending display data HRn stored in the
その後、特定制御用のワークエリア121における第2特図保留数カウンタ119の値をEレジスタ106bに設定し(ステップS2805)、上述した保留表示取得用処理(図80(c))を実行する(ステップS2806)。これにより、第2特図保留数カウンタ119の値に対応する保留表示データHRnをWレジスタ104aに取得することができる。
After that, the value of the second special figure reservation number counter 119 in the
その後、Wレジスタ104aに格納されている保留表示データHRnを特定制御用のワークエリア121における第2特図保留表示エリアに設定する(ステップS2807)。これにより、第2特図保留表示部37dにおいて第2特図保留エリア116の保留数に対応する表示を行うことが可能となる。
After that, the pending display data HRn stored in the
その後、特定制御用のワークエリア121における普図保留数カウンタ127の値をEレジスタ106bに設定し(ステップS2808)、上述した保留表示取得用処理(図80(c))を実行する(ステップS2809)。これにより、普図保留数カウンタ127の値に対応する保留表示データHRnをWレジスタ104aに取得することができる。
After that, set the value of the normal figure reservation number counter 127 in the
その後、Wレジスタ104aに格納されている保留表示データHRnを特定制御用のワークエリア121における普図保留表示エリアに設定する(ステップS2810)。これにより、普図保留表示部38bにおいて普図保留エリア125の保留数に対応する表示を行うことが可能となる。その後、各種表示データ出力処理を実行して(ステップS2811)、本表示制御処理を終了する。
Thereafter, the suspension display data HRn stored in the
以上詳述した本実施形態によれば、以下の優れた効果を奏する。 According to this embodiment detailed above, the following excellent effects are obtained.
LDB命令を利用して保留表示データテーブル64xから取得した保留表示データHRnの下位4ビットをWレジスタ104aの第0~第3ビット(下位4ビット)にロードするとともに当該Wレジスタ104aの第4~第7ビット(上位4ビット)を「0」でマスクする構成であることにより、2バイトの取得データ指定データにおける第3~第15ビットのデータ及びTPレジスタ111に設定されているデータテーブルの基準アドレスに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビット(下位3ビット)に対応する取得開始ビット目を特定する処理と、保留表示データテーブル64xから取得した保留表示データHRnの下位4ビットをWレジスタ104aの第0~第3ビット(下位4ビット)にロードする処理と、当該Wレジスタ104aの第4~第7ビット(上位4ビット)を「0」でマスクする処理と、を一命令で実行することができる。これらの処理はLDB実行回路157にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
The lower 4 bits of the pending display data HRn obtained from the pending display data table 64x using the LDB instruction are loaded into the 0th to 3rd bits (lower 4 bits) of the
LDB命令を利用することにより、保留表示データテーブル64xにおいて保留数に対応する態様で取得開始ビット目をずらして保留表示データHRnの下位4ビットを取得することができる。このため、保留表示データテーブル64xのデータ容量を1バイトとすることができる。保留表示データテーブルに5種類の保留数に対応する5種類の保留表示データHRnの全体が設定されている構成、及び保留表示データテーブルに5種類の保留数に対応する5種類の保留表示データHRnの下位4ビットが設定されている構成と比較して、保留表示データテーブル64xのデータ容量を低減することができる。 By using the LDB instruction, it is possible to acquire the lower 4 bits of the pending display data HRn by shifting the acquisition start bit in a manner corresponding to the pending number in the pending display data table 64x. Therefore, the data capacity of the pending display data table 64x can be reduced to 1 byte. A configuration in which all five types of pending display data HRn corresponding to five types of pending numbers are set in the pending display data table, and five types of pending display data HRn corresponding to the five types of pending numbers are set in the pending display data table. The data capacity of the pending display data table 64x can be reduced compared to the configuration in which the lower 4 bits of are set.
<第4の実施形態>
本実施形態では、第2初期化テーブルの最終アドレスと乱数最大値テーブルの開始アドレスとが共通のアドレスである点において上記第1の実施形態と相違している。以下、上記第1の実施形態と相違する構成について説明する。なお、上記第1の実施形態と同一の構成については基本的にその説明を省略する。
<Fourth Embodiment>
This embodiment differs from the first embodiment in that the final address of the second initialization table and the starting address of the maximum random number table are common addresses. The configuration different from that of the first embodiment will be described below. Note that the description of the same configuration as that of the first embodiment is basically omitted.
図81(a)は本実施形態における第1初期化テーブル64yのデータ構成を説明するための説明図であり、図81(b)は第2初期化テーブル64zのデータ構成を説明するための説明図であり、図81(c)は乱数最大値テーブル64αのデータ構成を説明するための説明図である。 FIG. 81(a) is an explanatory diagram for explaining the data structure of the first initialization table 64y in this embodiment, and FIG. 81(b) is an explanation for explaining the data structure of the second initialization table 64z. FIG. 81(c) is an explanatory diagram for explaining the data configuration of the random number maximum value table 64α.
第1初期化テーブル64yは、上記第1の実施形態における第1初期化テーブル64k(図18(a))と同様に、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値を設定するためのデータテーブルであるとともに、第2初期化テーブル64zは、上記第1の実施形態における第2初期化テーブル64m(図18(b))と同様に、停電エリア131及び不正監視タイマカウンタ132を「0」クリアするためのデータテーブルである。また、乱数最大値テーブル64αは、上記第1の実施形態における乱数最大値テーブル64p(図23(a))と同様に、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3、乱数初期値カウンタC4、変動種別カウンタC5及び普電乱数カウンタC6に対応する最大値カウンタCN1~CN6に最大値データを設定するために利用されるデータテーブルである。 In the first initialization table 64y, similar to the first initialization table 64k (FIG. 18(a)) in the first embodiment, the unauthorized radio wave detection counter 133, the unauthorized magnetism detection counter 134, and the abnormal vibration detection counter 135 Along with being a data table for setting initial values, the second initialization table 64z is similar to the second initialization table 64m (FIG. 18(b)) in the first embodiment. It is a data table for clearing the watchdog timer counter 132 to "0". Further, the random number maximum value table 64α, similar to the random number maximum value table 64p (FIG. 23(a)) in the first embodiment, is a winning random number counter C1, a jackpot type counter C2, a reach random number counter C3, a random number initial value It is a data table used to set the maximum value data in the maximum value counters CN1 to CN6 corresponding to the counter C4, fluctuation type counter C5, and general electric random number counter C6.
図81(a)に示すように、第1初期化テーブル64yは、上記第1の実施形態における第1初期化テーブル64k(図18(a))と同様に、主側ROM64における「9400H」~「9405H」のアドレスに設定されている。図81(b)に示すように、第2初期化テーブル64zは、上記第1の実施形態における第2初期化テーブル64m(図18(b))と同様に、主側ROM64における「9406H」~「940BH」のアドレスに設定されている。図81(c)に示すように、乱数最大値テーブル64αは、主側ROM64における「940BH」~「9413H」のアドレスに設定されている。
As shown in FIG. 81(a), the first initialization table 64y contains "9400H" to It is set to the address of "9405H". As shown in FIG. 81(b), the second initialization table 64z contains "9406H" to It is set to the address of "940BH". As shown in FIG. 81(c), the random number maximum value table 64α is set to addresses "940BH" to "9413H" in the
図81(b)に示すように第2初期化テーブル64zの最終アドレスは「940BH」であり、図81(c)に示すように当該「940BH」は乱数最大値テーブル64αの開始アドレスでもある。当該「940BH」には「63H」という1バイトのデータが設定されている。「63H」は、図81(c)に示すように大当たり種別用最大値カウンタCN2の最大値データであるとともに、図81(b)に示すように後述するデータ設定実行処理(図82(b))の終了用データである。 As shown in FIG. 81(b), the final address of the second initialization table 64z is "940BH", and as shown in FIG. 81(c), "940BH" is also the start address of the random number maximum value table 64α. 1-byte data of "63H" is set in the "940BH". "63H" is the maximum value data of the jackpot type maximum value counter CN2 as shown in FIG. ) is the end data.
このように、主側ROM64において1つのアドレスに対応するエリアに大当たり種別用最大値カウンタCN2の最大値データであるとともにデータ設定実行処理(図82(b))の終了用データである「63H」が設定されている構成であることにより、主側ROM64において大当たり種別用最大値カウンタCN2の最大値データが設定されているエリアとは別に、データ設定実行処理(図82(b))の終了用データが設定されているエリアが設けられている構成と比較して、主側ROM64において第2初期化テーブル64z及び乱数最大値テーブル64αの合計のデータ容量が低減されている。
In this way, in the area corresponding to one address in the
図82(a)は主側CPU63にて実行される電源投入設定処理のプログラム内容を説明するための説明図である。上記第1の実施形態において既に説明したとおり、電源投入設定処理はメイン処理(図15)のステップS118にて実行される。図82(a)に示すように本プログラムには、行番号として「2801」~「2806」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
FIG. 82(a) is an explanatory diagram for explaining the program contents of the power-on setting process executed by the
「2801」~「2802」の行番号には、上記第1の実施形態における電源投入設定処理(図82(a))の「1001」~「1002」の行番号と同様の命令が設定されている。具体的には、「2801」の行番号には「LDT HL,400H」という命令が設定されている。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「400H」は転送元として「400H」という12ビットの数値情報を設定する内容である。上記第1の実施形態において既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレス(「9000H」)が設定されている。このため、「LDT HL,400H」が実行されることにより、転送元として設定されている「400H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9400H」がHLレジスタ107にロードされる。これにより、HLレジスタ107に第1初期化テーブル64y(図81(a))の開始アドレスが設定されている状態とすることができる。
Line numbers "2801" to "2802" are set with commands similar to line numbers "1001" to "1002" in the power-on setting process (FIG. 82(a)) in the first embodiment. there is Specifically, the command "LDT HL, 400H" is set at the line number "2801". "LDT" is an LDT instruction by the
「2802」の行番号には「XOR D,D」という命令が設定されている。「XOR」はXOR命令という排他的論理和命令であり、コンマの前後の「D」はDレジスタ106aを指定する内容である。「XOR D,D」が実行されることにより、Dレジスタ106aの値とDレジスタ106aの値との排他的論理和の演算結果がコンマの前の「D」で指定されたDレジスタ106aに設定される。具体的には、Dレジスタ106aの値に関わらず、Dレジスタ106aに「00H」が設定される。つまり、Dレジスタ106aが「0」クリアされる。上記第1の実施形態において図16(a)を参照しながら既に説明したとおり、電源投入設定処理の対象となるエリア及びカウンタのアドレスにおける上位1バイトは「00H」で共通している。行番号「2802」の命令は、Dレジスタ106aに当該共通の上位1バイト(「00H」)を設定するための命令である。
An instruction "XOR D, D" is set at the line number "2802". "XOR" is an exclusive OR instruction called an XOR instruction, and "D" before and after the comma designates the D register 106a. By executing "XOR D, D", the operation result of the exclusive OR of the value of the D register 106a and the value of the D register 106a is set in the D register 106a specified by "D" before the comma. be done. Specifically, "00H" is set in the D register 106a regardless of the value of the D register 106a. That is, the D register 106a is cleared to "0". As already described with reference to FIG. 16A in the first embodiment, the high-
「2803」の行番号には「CALL 4BTS20」という命令が設定されている。「4BTS20」は後述するデータ設定実行処理(図82(b))である。「CALL 4BTS20」という命令は、データ設定実行処理というサブルーチンを呼び出すための命令である。行番号「2803」では、HLレジスタ107に第1初期化テーブル64yの開始アドレスが設定されているとともにDレジスタ106aに「00H」が格納されている状態でデータ設定実行処理が実行される。既に説明したとおり、第1初期化テーブル64yは、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135に初期値を設定するためのデータテーブルである。行番号「2803」にてデータ設定実行処理が実行されることにより、不正電波検知カウンタ133には初期値として「5」が設定され、不正磁気検知カウンタ134には初期値として「10」が設定され、異常振動検知カウンタ135には初期として「15」が設定される。行番号「2803」の命令に基づいて呼び出したデータ設定実行処理のサブルーチンが終了した場合には、「2804」の行番号に進む。詳細は後述するが、行番号「2803」にてデータ設定実行処理が実行されることにより、HLレジスタ107には「9405H」が設定されている状態となる。
The command "CALL 4BTS20" is set at the line number "2803". "4BTS20" is data setting execution processing (FIG. 82(b)), which will be described later. The instruction "CALL 4BTS20" is an instruction for calling a subroutine called data setting execution processing. At line number "2803", data setting execution processing is executed with the start address of the first initialization table 64y set in the
「2804」の行番号には、「INC HL」という命令が設定されている。「INC HL」は、HLレジスタ107の値を1加算する演算命令である。行番号「2804」にて「INC HL」が実行されることにより、HLレジスタ107の値が1加算されて「9406H」に更新される。これにより、HLレジスタ107に主側ROM64における第2初期化テーブル64z(図81(c))の開始アドレスが設定されている状態とすることができる。
The command "INC HL" is set at the line number "2804". "INC HL" is an arithmetic instruction to add 1 to the value of the
「2805」の行番号には、上述した「2803」の行番号と同様に、「CALL 4BTS20」という命令が設定されている。行番号「2805」では、HLレジスタ107に第2初期化テーブル64zの開始アドレスが設定されているとともにDレジスタ106aに「00H」が格納されている状態でデータ設定実行処理が実行される。行番号「2805」にてデータ設定実行処理が実行されることにより、停電エリア131及び不正監視タイマカウンタ132が「0」クリアされる。行番号「2805」の命令に基づいて呼び出したデータ設定実行処理のサブルーチンが終了した場合には、「2806」の行番号に進む。
The command "CALL 4BTS20" is set to the line number "2805" in the same way as the line number "2803" described above. At line number "2805", data setting execution processing is executed with the start address of the second initialization table 64z set in the
「2806」の行番号には「RET」という命令が設定されている。既に説明したとおり、電源投入設定処理はメイン処理(図15)のステップS118にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、メイン処理(図15)のステップS119に進むことになる。 The command "RET" is set at the line number "2806". As already explained, the power-on setting process is a subroutine executed in step S118 of the main process (FIG. 15). Therefore, by executing the command "RET", the process proceeds to step S119 of the main process (FIG. 15).
次に、主側CPU63にて実行されるデータ設定実行処理のプログラム内容について図82(b)の説明図を参照しながら説明する。既に説明したとおり、データ設定実行処理は電源投入設定処理(図82(a))の行番号「2803」及び行番号「2805」にて「CALL 4BTS20」が実行されることにより呼び出される。図82(b)に示すように、本プログラムには、行番号として「2901」~「2911」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the program contents of the data setting execution process executed by the
先ず電源投入設定処理(図82(a))の行番号「2803」にてデータ設定実行処理が実行される場合について説明する。既に説明したとおり、行番号「2803」では、第1初期化テーブル64y(図81(a))の開始アドレスである「9400H」がHLレジスタ107に格納されているとともに、不正電波検知カウンタ133、不正磁気検知カウンタ134及び異常振動検知カウンタ135のアドレスデータに共通する上位1バイト(「00H」)がDレジスタ106aに格納されている状態においてデータ設定実行処理が実行される。
First, the case where the data setting execution process is executed at line number "2803" of the power-on setting process (FIG. 82(a)) will be described. As already explained, in line number "2803", the start address "9400H" of the first initialization table 64y (FIG. 81(a)) is stored in the
行番号「2803」にて実行されるデータ設定実行処理では、先ず第1初期化テーブル64y(図81(a))における「9400H」~「9402H」のアドレス範囲に設定されているデータを利用して行番号「2902」~「2911」の命令が実行される。図81(a)に示すように、第1初期化テーブル64yの開始アドレスである「9400H」に対応する第1エリアの上位4ビットには不正電波検知カウンタ133に初期値である「5」を設定するための初期設定データとして「0101B」が設定されているとともに、当該第1エリアの下位4ビットには不正磁気検知カウンタ134に初期値である「10」を設定するための初期設定データとして「1010B」が設定されている。「9400H」に続く「9401H」に対応する第2エリアには不正電波検知カウンタ133のアドレスの下位1バイトである「21H」が設定されている。また、「9401H」に続く「9402H」に対応する第3エリアには不正磁気検知カウンタ134のアドレスの下位1バイトである「22H」が設定されている。 In the data setting execution process executed at line number "2803", first, the data set in the address range of "9400H" to "9402H" in the first initialization table 64y (Fig. 81(a)) is used. The instructions of line numbers "2902" to "2911" are executed. As shown in FIG. 81(a), the initial value "5" is set to the illegal radio wave detection counter 133 in the upper 4 bits of the first area corresponding to the start address "9400H" of the first initialization table 64y. "0101B" is set as the initial setting data for setting, and the lower 4 bits of the first area are the initial setting data for setting the initial value "10" to the fraudulent magnetism detection counter 134. "1010B" is set. In the second area corresponding to "9401H" following "9400H", "21H", which is the lower 1 byte of the address of the fraudulent radio wave detection counter 133, is set. Also, in the third area corresponding to "9402H" following "9401H", "22H", which is the lower 1 byte of the address of the counterfeit magnetism detection counter 134, is set.
図82(b)に示すように、「2901」の行番号には「4BTS20」が設定されている。これは命令ではなくパチンコ機10の開発者によるプログラムの確認に際して参照されるデータである。したがって、行番号「2901」では何ら命令が実行されることなく行番号「2902」に進む。
As shown in FIG. 82(b), "4BTS20" is set to the line number of "2901". This is not an instruction but data referred to when the developer of the
「2902」の行番号には「LDH WA,(HL+)」という命令が設定されている。「LDH」はLDH更新実行回路152によるLDH更新命令であり、「WA」は転送先としてWAレジスタ104を指定する内容である。また、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されているデータを指定する内容であるとともに、当該データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。上述したとおり、第1初期化テーブル64yにおいて「9400H」に対応する第1エリアの上位4ビットには初期設定データとして「0101B」がセットされているとともに、当該第1エリアの下位4ビットには初期設定データとして「1010B」がセットされている。このため、行番号「2902」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0101B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「1010B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104aに初期設定用の「00000101B」というデータが格納されている状態とすることができるとともに、Aレジスタ104bに初期設定用の「00001010B」というデータが格納されている状態とすることができる。また、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9401H」に更新される。
The command "LDH WA, (HL+)" is set at the line number "2902". "LDH" is an LDH update command by the LDH
「2903」の行番号には「LD E,(HL)」という命令が設定されている。「LD」はLD命令であり、「E」は転送先としてEレジスタ106bを指定する内容である。また、「(HL)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されているデータを指定する内容である。上述したとおり、第1初期化テーブル64yにおいて「9401H」に対応する第2エリアには、不正電波検知カウンタ133のアドレスにおける下位1バイトである「21H」が設定されている。行番号「2903」にて「LD E,(HL)」が実行されることにより、Eレジスタ106bに「21H」が格納される。これにより、不正電波検知カウンタ133のアドレスである「0021H」がDEレジスタ106に格納されている状態とすることができる。 The command "LD E, (HL)" is set at the line number "2903". "LD" is the LD instruction, and "E" is the content specifying the E register 106b as the transfer destination. Also, "(HL)" is the content specifying the data stored in the area corresponding to the address stored in the HL register 107 as the transfer source. As described above, the second area corresponding to "9401H" in the first initialization table 64y is set with "21H", which is the lower 1 byte of the address of the fraudulent radio wave detection counter 133. FIG. By executing "LD E, (HL)" at line number "2903", "21H" is stored in E register 106b. As a result, the DE register 106 can store the address "0021H" of the unauthorized radio wave detection counter 133. FIG.
「2904」の行番号には「RET Z」という命令が設定されている。行番号「2904」における「RET Z」は、Eレジスタ106bに終了用データが設定されている場合には本データ設定実行処理を終了するとともに、Eレジスタ106bに終了用データが設定されていない場合には次の行番号に進むことを指示する命令である。本実施形態では、終了用データとして「63H」が設定されている。上述したとおり、直前の行番号「2903」にてEレジスタ106bには「21H」が格納されているため、行番号「2905」に進む。 The command "RET Z" is set at the line number "2904". "RET Z" in the line number "2904" terminates this data setting execution processing when end data is set in the E register 106b, and when end data is not set in the E register 106b. is an instruction to advance to the next line number. In this embodiment, "63H" is set as end data. As described above, since "21H" is stored in the E register 106b at the immediately preceding line number "2903", the process advances to line number "2905".
「2905」の行番号には「INC HL」という命令が設定されている。行番号「2905」にて「INC HL」が実行されることにより、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9402H」に更新される。本実施形態において主側MPU62は、LD更新実行回路151を不具備である。HLレジスタ107に格納されているアドレスの更新は「INC」という演算命令を利用して行われる。
The command "INC HL" is set at the line number "2905". By executing "INC HL" at line number "2905", "1" is added to the value of the
「2906」の行番号には「LD (DE),W」という命令が設定されている。「LD」はLD命令であり、「(DE)」は転送先としてDEレジスタ106に格納されているアドレスに対応するエリアを指定する内容であり、「W」は転送元としてWレジスタ104aを指定する内容である。既に説明したとおり、DEレジスタ106には不正電波検知カウンタ133のアドレスである「0021H」が格納されているとともに、Wレジスタ104aには初期設定用のデータである「00000101B」が格納されている。このため、行番号「2905」にて「LD (DE),W」が実行されることにより、不正電波検知カウンタ133に当該初期設定用のデータがロードされる。これにより、不正電波検知カウンタ133に初期値である「5」をセットすることができる。
A command "LD (DE), W" is set at the line number "2906". "LD" is the LD instruction, "(DE)" is the content specifying the area corresponding to the address stored in the DE register 106 as the transfer destination, and "W" specifies the
「2907」の行番号には、「2903」の行番号と同様に、「LD E,(HL)」という命令が設定されている。上述したとおり、HLレジスタ107には「9402H」が格納されている。既に説明したとおり、第1初期化テーブル64y(図81(a))において「9402H」に対応する第3エリアには、不正磁気検知カウンタ134のアドレスにおける下位1バイトである「22H」が設定されている。行番号「2907」にて「LD E,(HL)」が実行されることによりEレジスタ106bに「22H」がロードされる。これにより、DEレジスタ106に不正磁気検知カウンタ134のアドレスである「0022H」が格納されている状態とすることができる。 At the line number "2907", the command "LD E, (HL)" is set, like the line number "2903". As described above, the HL register 107 stores "9402H". As already explained, in the first initialization table 64y (FIG. 81(a)), the third area corresponding to "9402H" is set to "22H", which is the lower 1 byte of the address of the counterfeit magnetism detection counter 134. ing. "22H" is loaded into the E register 106b by executing "LD E, (HL)" at line number "2907". As a result, the DE register 106 can store "0022H", which is the address of the unauthorized magnetism detection counter 134. FIG.
「2908」の行番号には、「2904」の行番号と同様に、「RET Z」という命令が設定されている。行番号「2908」における「RET Z」では、行番号「2904」における「RET Z」と同様に、Eレジスタ106bに終了用データである「63H」が設定されている場合に本データ設定実行処理を終了するとともに、Eレジスタ106bに当該終了用データが設定されていない場合に次の行番号に進む。上述したとおり、直前の行番号「2907」にてEレジスタ106bには「22H」が格納されているため、行番号「2909」に進む。 The command "RET Z" is set to the line number "2908" in the same way as the line number "2904". In "RET Z" in the line number "2908", similarly to "RET Z" in the line number "2904", this data setting execution process is executed when "63H", which is data for ending, is set in the E register 106b. , and proceeds to the next line number if the end data is not set in the E register 106b. As described above, since "22H" is stored in the E register 106b at the previous line number "2907", the process proceeds to line number "2909".
「2909」の行番号には、「2905」の行番号と同様に、「INC HL」という命令が設定されている。行番号「2909」にて「INC HL」が実行されることにより、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9403H」に更新される。
At the line number "2909", the command "INC HL" is set, like the line number "2905". By executing "INC HL" at line number "2909", "1" is added to the value of the
「2910」の行番号には、「LD (DE),A」という命令が設定されている。「LD」はLD命令であり、「(DE)」は転送先としてDEレジスタ106に格納されているアドレスに対応するエリアを指定する内容であり、「A」は転送元としてAレジスタ104bを指定する内容である。既に説明したとおり、DEレジスタ106には不正磁気検知カウンタ134のアドレスである「0022H」が格納されているとともに、Aレジスタ104bには初期設定用のデータである「00001010B」が格納されている。このため、行番号「2910」にて「LD (DE),A」が実行されることにより、不正磁気検知カウンタ134に当該初期設定用のデータがロードされる。これにより、不正磁気検知カウンタ134に初期値として「10」をセットすることができる。
A command "LD (DE), A" is set at the line number "2910". "LD" is the LD instruction, "(DE)" is the content specifying the area corresponding to the address stored in the DE register 106 as the transfer destination, and "A" specifies the
「2911」の行番号には、「JR 4BTS20」という命令が設定されている。「JR」は無条件ジャンプ命令としてのJR命令であり、「4BTS20」はジャンプ先としてデータ設定実行処理の開始アドレスを指定する内容である。「JR 4BTS20」が実行されることにより、本データ設定実行処理の行番号「2901」に進む。 The command "JR 4BTS20" is set at the line number "2911". "JR" is a JR instruction as an unconditional jump instruction, and "4BTS20" is a content specifying the start address of data setting execution processing as a jump destination. By executing "JR 4BTS20", the process advances to line number "2901" of this data setting execution process.
その後、第1初期化テーブル64y(図81(a))の「9403H」~「9405H」のアドレス範囲に設定されているデータを利用して行番号「2902」~「2911」の命令が実行される。図81(a)に示すように、「9402H」に続く「9403H」に対応する第1エリアの上位4ビットには異常振動検知カウンタ135に初期値として「5」を設定するための初期設定データとして「1111B」が設定されている。また、当該第1エリアの下位4ビットには使用されない調整用データとして「0000B」が設定されている。「9403H」に続く「9404H」に対応する第2エリアには異常振動検知カウンタ135のアドレスの下位1バイトである「23H」が設定されている。また、「9404H」に続く「9405H」に対応する第3エリアには終了用データとして「00H」が設定されている。 After that, using the data set in the address range of "9403H" to "9405H" in the first initialization table 64y (FIG. 81(a)), the instructions of line numbers "2902" to "2911" are executed. be. As shown in FIG. 81(a), initial setting data for setting the abnormal vibration detection counter 135 to "5" as an initial value is stored in the upper 4 bits of the first area corresponding to "9403H" following "9402H". is set to "1111B". In addition, "0000B" is set as unused adjustment data in the lower 4 bits of the first area. In the second area corresponding to "9404H" following "9403H", "23H" which is the lower 1 byte of the address of the abnormal vibration detection counter 135 is set. Also, "00H" is set as end data in the third area corresponding to "9405H" following "9404H".
データ設定実行処理(図82(b))の説明に戻り、行番号「2901」では何ら命令を実行することなく行番号「2902」に進む。上述したとおり、第1初期化テーブル64yにおいて「9403H」のアドレスに対応する第1エリアの上位4ビットには初期設定用データ(「1111B」)が設定されているとともに、下位4ビットには調整用データ(「0000B」)が設定されている。行番号「2902」にて「LDH WA,(HL)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「1111B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104aに初期設定用の「00001111B」というデータが格納されている状態とすることができる。Aレジスタ104bには調整用の「00000000B」が格納されている状態となる。また、HLレジスタ107の値に1が加算されて当該HLレジスタ107に格納されているアドレスが「9404H」に更新される。
Returning to the description of the data setting execution process (Fig. 82(b)), at line number "2901", the process proceeds to line number "2902" without executing any command. As described above, in the first initialization table 64y, the initial setting data (“1111B”) is set in the upper 4 bits of the first area corresponding to the address “9403H”, and the adjustment data is set in the lower 4 bits. data ("0000B") is set. By executing "LDH WA, (HL)" at the line number "2902", "1111B", which is the upper four bits of the first area, is set to the lower four bits of the
上述したとおり、第1初期化テーブル64yにおいて「9404H」に対応する第2エリアには、異常振動検知カウンタ135に対応するアドレスの下位1バイトである「23H」が設定されている。行番号「2903」にて「LD E,(HL)」が実行されることにより、Eレジスタ106bに「23H」が格納される。これにより、異常振動検知カウンタ135のアドレスである「0023H」がDEレジスタ106に格納されている状態とすることができる。その後、行番号「2904」では、Eレジスタ106bに格納されているデータは「23H」であり、終了用データ(「63H」)ではないため、行番号「2905」に進む。行番号「2905」では、「INC HL」が実行されることにより、HLレジスタ107の値が1加算されて「9405H」に更新される。
As described above, "23H", which is the lower byte of the address corresponding to the abnormal vibration detection counter 135, is set in the second area corresponding to "9404H" in the first initialization table 64y. By executing "LD E, (HL)" at line number "2903", "23H" is stored in E register 106b. As a result, the state in which "0023H", which is the address of the abnormal vibration detection counter 135, is stored in the DE register 106 can be established. After that, at the line number "2904", the data stored in the E register 106b is "23H", not the end data ("63H"), so the process proceeds to the line number "2905". At line number "2905", "INC HL" is executed to add 1 to the value of the
既に説明したとおり、DEレジスタ106には異常振動検知カウンタ135のアドレスである「0023H」が格納されているとともに、Wレジスタ104aには初期設定用のデータである「00001111B」が格納されている。このため、行番号「2906」にて「LD (DE),W」が実行されることにより、異常振動検知カウンタ135に当該初期設定用のデータがロードされる。これにより、異常振動検知カウンタ135に初期値として「15」をセットすることができる。
As already described, the DE register 106 stores "0023H", which is the address of the abnormal vibration detection counter 135, and the
上述したとおり、「9405H」に対応する第3エリアには終了用データである「63H」が設定されている。行番号「2907」にて「LD E,(HL)」が実行されることにより、Eレジスタ106bに「63H」がロードされる。その後、Eレジスタ106bに終了用データ(「63H」)が格納されている状態において、行番号「2908」にて「RET Z」が実行されることにより、本データ設定処理が終了する。既に説明したとおり、電源投入設定処理(図82(a))の行番号「2803」にてデータ設定実行処理が終了した場合には、行番号「2804」に進む。 As described above, "63H", which is end data, is set in the third area corresponding to "9405H". By executing "LD E, (HL)" at line number "2907", "63H" is loaded into the E register 106b. After that, in the state where the end data ("63H") is stored in the E register 106b, "RET Z" is executed at the line number "2908", thereby ending this data setting process. As already described, when the data setting execution process ends at line number "2803" of the power-on setting process (FIG. 82(a)), the process proceeds to line number "2804".
次に、電源投入設定処理(図82(a))の行番号「2805」にてデータ設定実行処理(図82(b))が実行される場合について詳細に説明する。行番号「2805」では、第2初期化テーブル64zの開始アドレスである「9406H」がHLレジスタ107に格納されているとともに、停電エリア131、不正監視タイマカウンタ132の下位エリア及び不正監視タイマカウンタ132の上位エリアのアドレスに共通する上位1バイトのデータ(「00H」)がDレジスタ106aに格納されている状態においてデータ設定実行処理が実行される。
Next, the case where the data setting execution process (FIG. 82(b)) is executed at the line number "2805" of the power-on setting process (FIG. 82(a)) will be described in detail. In line number "2805", "9406H", which is the start address of the second initialization table 64z, is stored in the
行番号「2805」にて実行されるデータ設定処理では、先ず第2初期化テーブル64zにおける「9406H」~「9408H」のアドレス範囲に設定されているデータを利用して行番号「2902」~「2911」の命令が実行される。図81(b)に示すように、第2初期化テーブル64zの開始アドレスである「9406H」に対応する第1エリアの上位4ビットには停電エリア131を「0」クリアするためのデータとして「0000B」が設定されているとともに、当該第1エリアの下位4ビットには不正監視タイマカウンタ132の下位エリアを「0」クリアするための「0」クリアデータとして「0000B」が設定されている。「9406H」に続く「9407H」に対応する第2エリアには停電エリア131のアドレスの下位1バイトである「01H」が設定されている。また、「9407H」に続く「9408H」に対応する第3エリアには不正監視タイマカウンタ132の下位エリアに対応するアドレスの下位1バイトである「08H」が設定されている。
In the data setting process executed at the line number "2805", first, the data set in the address range of "9406H" to "9408H" in the second initialization table 64z is used to 2911" is executed. As shown in FIG. 81(b), data for clearing the
データ設定実行処理(図82(b))の行番号「2901」では、既に説明したとおり、何ら命令が実行されることなく行番号「2902」に進む。上述したとおり、第2初期化テーブル64zにおいて「9406H」に対応する第1エリアの上位4ビット及び下位4ビットには「0」クリアデータ(「0000B」)がセットされている。このため、行番号「2902」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0000B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104a及びAレジスタ104bに「0」クリア用の「00000000B」というデータが格納されている状態とすることができる。また、HLレジスタ107の値が「1」加算されて、当該HLレジスタ107に格納されているアドレスが「9407H」に更新される。
At line number "2901" of the data setting execution process (FIG. 82(b)), as already described, the process proceeds to line number "2902" without executing any command. As described above, "0" clear data ("0000B") is set in the upper 4 bits and lower 4 bits of the first area corresponding to "9406H" in the second initialization table 64z. Therefore, by executing "LDH WA, (HL+)" at line number "2902", "0000B", which is the upper four bits of the first area, is set to the lower four bits of the
上述したとおり、第2初期化テーブル64zにおいて「9407H」に対応する第2エリアには、停電エリア131のアドレスにおける下位1バイトである「01H」がセットされている。行番号「2903」にて「LD E,(HL)」が実行されることにより、Eレジスタ106bに「01H」が格納される。これにより、停電エリア131のアドレスである「0001H」がDEレジスタ106に格納されている状態とすることができる。続く行番号「2904」には「RET Z」が設定されているが、Eレジスタ106bに格納されているデータは「01H」であり、終了用データ(「63H」)ではないため、行番号「2905」に進む。行番号「2905」では、「INC HL」を実行することにより、HLレジスタ107の値を1加算して「9408H」に更新する。
As described above, in the second initialization table 64z, the second area corresponding to "9407H" is set with "01H", which is the lower 1 byte of the address of the
既に説明したとおり、DEレジスタ106には停電エリア131のアドレスである「0001H」が格納されているとともに、Wレジスタ104aには「0」クリア用のデータである「00000000B」が格納されている。このため、行番号「2906」にて「LD (DE),W」が実行されることにより、停電エリア131に当該「0」クリア用のデータがロードされて、停電エリア131が「0」クリアされる。既に説明したとおり、停電エリア131の最下位ビットには停電フラグ131aが設けられている。このため、停電エリア131を「0」クリアすることにより停電フラグ131aを「0」クリアすることができる。
As already described, the DE register 106 stores "0001H", which is the address of the
図81(b)に示すように、第2初期化テーブル64z(図81(b))において「9408H」に対応する第3エリアには、不正監視タイマカウンタ132の下位エリアのアドレスにおける下位1バイトである「08H」が設定されている。行番号「2907」にて「LD E,(HL)」が実行されることによりEレジスタ106bに「08H」がロードされる。これにより、DEレジスタ106に不正監視タイマカウンタ132の下位エリアのアドレスである「0008H」が格納されている状態とすることができる。続く行番号「2908」には「RET Z」が設定されているが、Eレジスタ106bに格納されているデータは「08H」であり、終了用データ(「63H」)ではないため、行番号「2909」に進む。行番号「2909」では、「INC HL」を実行することにより、HLレジスタ107の値を1加算して「9409H」に更新する。
As shown in FIG. 81(b), in the third area corresponding to "9408H" in the second initialization table 64z (FIG. 81(b)), the lower 1 byte of the address in the lower area of the fraud monitoring timer counter 132 is stored. "08H" is set. "08H" is loaded into the E register 106b by executing "LD E, (HL)" at line number "2907". As a result, the DE register 106 can store "0008H", which is the address of the lower area of the fraud monitoring timer counter 132 . Although "RET Z" is set in the following line number "2908", the data stored in the E register 106b is "08H" and not the end data ("63H"). 2909”. At line number "2909", "INC HL" is executed to add 1 to the value of the
既に説明したとおり、DEレジスタ106には不正監視タイマカウンタ132の下位エリアのアドレスである「0008H」が格納されているとともに、Aレジスタ104bには「0」クリア用のデータである「00000000B」が格納されている。このため、行番号「2910」にて「LD (DE),A」が実行されることにより、不正監視タイマカウンタ132の下位エリアに当該「0」クリア用のデータがロードされて、不正監視タイマカウンタ132の下位エリアが「0」クリアされる。
As already explained, the DE register 106 stores "0008H" which is the lower area address of the fraud monitoring timer counter 132, and the
その後、行番号「2911」にて「JR 4BTS20」が実行されることにより、本データ設定実行処理の行番号「2901」に進む。そして今度は、第2初期化テーブル64zの「9409H」~「940BH」のアドレス範囲に設定されているデータを利用して行番号「2902」~「2911」の命令が実行される。 After that, "JR 4BTS20" is executed at line number "2911" to proceed to line number "2901" of this data setting execution process. Then, this time, the data set in the address range of "9409H" to "940BH" of the second initialization table 64z are used to execute the instructions of line numbers "2902" to "2911".
図81(b)に示すように、「9408H」に続く「9409H」に対応する第1エリアの上位4ビットには不正監視タイマカウンタ132の上位エリアを「0」クリアするためのデータとして「0000B」が設定されている。また、当該第1エリアの下位4ビットには使用されない調整用データとして「0000B」が設定されている。「9409H」に続く「940AH」に対応する第2エリアには不正監視タイマカウンタ132の上位エリアに対応するアドレス(「0009H」)の下位1バイトである「09H」が設定されている。また、「940AH」に続く「940BH」に対応する第3エリアには終了用データとして「63H」が設定されている。 As shown in FIG. 81(b), data "0000B" for clearing the upper area of the fraud monitoring timer counter 132 to "0" is stored in the upper 4 bits of the first area corresponding to "9409H" following "9408H". ” is set. In addition, "0000B" is set as unused adjustment data in the lower 4 bits of the first area. In the second area corresponding to "940AH" following "9409H", "09H" which is the lower 1 byte of the address ("0009H") corresponding to the upper area of the fraud monitoring timer counter 132 is set. Also, "63H" is set as end data in the third area corresponding to "940BH" following "940AH".
データ設定実行処理(図82(b))の説明に戻り、行番号「2901」では何ら命令を実行することなく行番号「2902」に進む。上述したとおり、第2初期化テーブル64zにおいて「9409H」のアドレスに対応する第1エリアの上位4ビットには「0」クリア用のデータ(「0000B」)が設定されているとともに、下位4ビットには調整用データ(「0000B」)が設定されている。行番号「2902」にて「LDH WA,(HL+)」が実行されることにより、Wレジスタ104aの下位4ビットに当該第1エリアの上位4ビットである「0000B」が設定されるとともに、当該Wレジスタ104aの上位4ビットが「0」でマスクされる。また、Aレジスタ104bの下位4ビットに当該第1エリアの下位4ビットである「0000B」が設定されるとともに、当該Aレジスタ104bの上位4ビットが「0」でマスクされる。これにより、Wレジスタ104a及びAレジスタ104bに「0」クリア用の「00000000B」というデータが格納されている状態とすることができる。また、HLレジスタ107の値が1加算されて当該HLレジスタ107に格納されているアドレスが「940AH」に更新される。
Returning to the description of the data setting execution process (Fig. 82(b)), at line number "2901", the process proceeds to line number "2902" without executing any command. As described above, in the second initialization table 64z, data for clearing "0" ("0000B") is set in the upper 4 bits of the first area corresponding to the address "9409H", and the lower 4 bits is set with adjustment data (“0000B”). By executing "LDH WA, (HL+)" at the line number "2902", "0000B", which is the upper four bits of the first area, is set to the lower four bits of the
上述したとおり、第2初期化テーブル64z(図81(b))において940AHに対応する第2エリアには、不正監視タイマカウンタ132の上位エリアに対応するアドレスの下位1バイトである「09H」が設定されている。行番号「2903」にて「LD E,(HL)」が実行されることにより、Eレジスタ106bに「09H」が格納される。これにより、不正監視タイマカウンタ132の上位エリアのアドレスである「0009H」がDEレジスタ106に格納されている状態とすることができる。続く行番号「2904」には「RET Z」が設定されているが、Eレジスタ106bに格納されているデータは「09H」であり、終了用データ(「63H」)ではないため、行番号「2905」に進む。 As described above, in the second initialization table 64z (FIG. 81(b)), the second area corresponding to 940AH contains "09H", which is the lower 1 byte of the address corresponding to the upper area of the fraud monitoring timer counter 132. is set. By executing "LD E, (HL)" at line number "2903", "09H" is stored in E register 106b. As a result, the state in which "0009H", which is the upper area address of the fraud monitoring timer counter 132, is stored in the DE register 106 can be achieved. "RET Z" is set in the following line number "2904", but the data stored in the E register 106b is "09H", not the end data ("63H"). 2905”.
行番号「2905」では、「INC HL」を実行することにより、HLレジスタ107の値を1加算して「940BH」に更新する。これにより、HLレジスタ107に、第2初期化テーブル64zの最終アドレスであるとともに乱数最大値テーブル64αの開始アドレスである「940BH」が格納されている状態となる。
At line number "2905", "INC HL" is executed to add 1 to the value of the
既に説明したとおり、DEレジスタ106には不正監視タイマカウンタ132の上位エリアのアドレスである「0009H」が格納されているとともに、Wレジスタ104aには「0」クリア用のデータである「00000000B」が格納されている。このため、行番号「2906」にて「LD (DE),W」が実行されることにより、不正監視タイマカウンタ132の上位エリアに当該「0」クリア用のデータがロードされる。これにより、不正監視タイマカウンタ132の上位エリアを「0」クリアすることができる。
As already explained, the DE register 106 stores "0009H", which is the upper area address of the fraud monitoring timer counter 132, and the
上述したとおり、940BHに対応する第3エリアには終了用データである「63H」が設定されている。行番号「2907」にて「LD E,(HL)」が実行されることにより、Eレジスタ106bに「63H」がロードされる。その後、Eレジスタ106bに終了用データ(「63H」)が格納されている状態において、行番号「2908」にて「RET Z」が実行されることにより、本データ設定実行処理が終了する。 As described above, "63H", which is end data, is set in the third area corresponding to 940BH. "63H" is loaded into the E register 106b by executing "LD E, (HL)" at line number "2907". After that, with the end data ("63H") stored in the E register 106b, "RET Z" is executed at line number "2908", thereby ending this data setting execution process.
既に説明したとおり、電源投入設定処理(図82(a))の行番号「2805」にて呼び出されたデータ設定実行処理が終了した場合には、行番号「2806」に進む。図82(a)を参照しながら既に説明したとおり、「2806」の行番号には「RET」という命令が設定されており、当該「RET」が実行されることで、電源投入設定処理が終了する。 As already described, when the data setting execution process called at line number "2805" of the power-on setting process (FIG. 82(a)) is completed, the process proceeds to line number "2806". As already described with reference to FIG. 82(a), the command "RET" is set at the line number "2806", and the power-on setting process ends when the "RET" is executed. do.
このように、第2初期化テーブル64zの最終アドレスであるとともに乱数最大値テーブル64αの開始アドレスである「940BH」がHLレジスタ107に格納されている状態で、メイン処理(図15)のステップS118における電源投入設定処理が終了し、ステップS119における乱数最大値設定処理が実行される。このため、乱数最大値設定処理の開始時に、HLレジスタ107に乱数最大値テーブル64αの開始アドレスを設定するための処理を省略することができる。これにより、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, in the state where "940BH", which is the final address of the second initialization table 64z and the start address of the maximum random value table 64α, is stored in the
乱数最大値設定処理(図83)は、乱数最大値テーブル64αを利用して実行される。図81(c)に示すように、乱数最大値テーブル64αにおける「940BH」~「9413H」のアドレスには、上記第1の実施形態における乱数最大値テーブル64p(図23(a))の「9200H」~「9208H」のアドレスに設定されているデータと同一のデータが設定されている。具体的には、「940BH」には大当たり種別カウンタC2の最大値データである「63H」が設定されており、「940CH」にはリーチ乱数カウンタC3の最大値データである「EEH」が設定されており、「940DH」には変動種別カウンタC5の最大値データである「FAH」が設定されており、「940EH」には普電乱数カウンタC6の最大値データである「C6H」が設定されている。また、「940FH」~「9410H」には当たり乱数カウンタC1の最大値データである「1F3FH」(「7999」)が設定されており、「9411H」~「9412H」には乱数初期値カウンタC4の最大値データである「1F3FH」が設定されている。さらにまた、「9413H」には乱数最大値設定処理の終了用データとして「00H」が設定されている。 The random number maximum value setting process (FIG. 83) is executed using the random number maximum value table 64α. As shown in FIG. 81(c), "9200H" in the maximum random number table 64p (FIG. 23(a)) in the first embodiment is stored at addresses "940BH" to "9413H" in the maximum random number table 64α. ” to “9208H” are set. Specifically, "940BH" is set to "63H", which is the maximum value data of the jackpot type counter C2, and "940CH" is set to "EEH", which is the maximum value data of the reach random number counter C3. "940DH" is set to "FAH", which is the maximum value data of the fluctuation type counter C5, and "940EH" is set to "C6H", which is the maximum value data of the general electrical random number counter C6. there is Also, "940FH" to "9410H" are set to "1F3FH" ("7999"), which is the maximum value data of the winning random number counter C1, and "9411H" to "9412H" are set to the random number initial value counter C4. "1F3FH", which is the maximum value data, is set. Furthermore, "00H" is set to "9413H" as data for ending the random number maximum value setting process.
次に、主側CPU63にて実行される乱数最大値設定処理について図83のフローチャートを参照しながら説明する。上記第1の実施形態において既に説明したとおり、乱数最大値設定処理はメイン処理(図15)のステップS119にて実行される。なお、乱数最大値設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the random number maximum value setting process executed by the
乱数最大値設定処理では、まず上記第1の実施形態における最大値設定開始処理(図24(b))の行番号「1302」と同様に、「LDY BC,19H」という命令を実行する(ステップS3001)。「LDY」は第1LDY実行回路156による第1LDY命令であり、「BC」は転送先としてBCレジスタ105を指定する内容であり、「19H」は「転送元」として「19H」という1バイトの数値情報を設定する内容である。上記第1の実施形態において既に説明したとおり、IYレジスタ109には、メイン処理(図15)のステップS103にて特定制御用基準アドレスとして「0000H」が設定されている。このため、「LDY BC,19H」が実行されることにより、「転送元」として設定されている「19H」に対してIYレジスタ109に設定されている「0000H」を加算して得られる「0019H」がBCレジスタ105にロードされる。これにより、BCレジスタ105に特定制御用のワークエリア121における大当たり種別用最大値カウンタCN2のアドレスをセットすることができる。
In the random number maximum value setting process, the instruction "LDY BC, 19H" is first executed (step S3001). "LDY" is the first LDY instruction by the first
既に説明したとおり、本乱数最大値設定処理(図83)は、HLレジスタ107に乱数最大値テーブル64αの開始アドレスである「940BH」が格納されている状態で実行される。これにより、HLレジスタ107に当該開始アドレスを設定するための処理を省略することができる。 As already described, this random number maximum value setting process (FIG. 83) is executed in a state where the HL register 107 stores "940BH", which is the start address of the random number maximum value table 64α. As a result, the processing for setting the start address in the HL register 107 can be omitted.
ステップS3001の処理を行った後、「LD A,(HL)」という命令を実行する(ステップS3002)。「LD」はLD命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「(HL)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されている最大値データを指定する内容である。「LD A,(HL)」が実行されることにより、HLレジスタ107に格納されているアドレスデータ(「940BH」)に対応する最大値データ(「63H」)がAレジスタ104bにロードされる。これにより、Aレジスタ104bに設定対象の最大値データをセットすることができる。
After performing the process of step S3001, the command "LD A, (HL)" is executed (step S3002). "LD" is the LD instruction, "A" is the content specifying the
その後、「INC HL」という命令を実行する(ステップS3003)。「INC HL」が実行されることにより、HLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「940CH」に更新される。これにより、設定対象の最大値データを更新することができる。
After that, the instruction "INC HL" is executed (step S3003). By executing "INC HL", "1" is added to the value of the
ステップS3002~ステップS3006の処理は、後述するステップS3004にて肯定判定が行われるまで繰り返し実行される。ステップS3003の処理が実行される度に、大当たり種別カウンタC2の最大値データ→リーチ乱数カウンタC3の最大値データ→変動種別カウンタC5の最大値データ→普電乱数カウンタC6の最大値データ→当たり乱数カウンタC1の最大値データの下位1バイト→当たり乱数カウンタC1の最大値データの上位1バイト→乱数初期値カウンタC4の最大値データの下位1バイト→乱数初期値カウンタC4の最大値データの上位1バイトの順番で、設定対象の最大値データが更新される。また、HLレジスタ107に格納されているアドレスが「9413H」に更新された状態でステップS3002の処理が実行された場合には、Aレジスタ104bに終了用データ(「00H」)が設定される。
The processing of steps S3002 to S3006 is repeatedly executed until an affirmative determination is made in step S3004, which will be described later. Every time the process of step S3003 is executed, the maximum value data of the jackpot type counter C2 → the maximum value data of the reach random number counter C3 → the maximum value data of the fluctuation type counter C5 → the maximum value data of the general electric random number counter C6 → the
ステップS3003の処理を行った後、ステップS3004~ステップS3006では、上記第1の実施形態における乱数最大値設定処理(図23(b))のステップS303~ステップS305と同様の処理を実行する。具体的には、まずAレジスタ104bに終了用データである「00H」が設定されているか否かを判定し(ステップS3004)、Aレジスタ104bに終了用データが設定されている場合(ステップS3004:YES)には、本乱数最大値設定処理を終了する。
After performing the process of step S3003, in steps S3004 to S3006, the same processes as steps S303 to S305 of the random number maximum value setting process (FIG. 23(b)) in the first embodiment are executed. Specifically, first, it is determined whether or not "00H", which is end data, is set in the
一方、Aレジスタ104bに終了用データが設定されていない場合(ステップS3004:NO)には、最大値データの設定処理を実行する(ステップS3005)。最大値データの設定処理では、「LD (BC),A」という命令を実行する。「LD」はロード命令であり、「(BC)」は転送先としてBCレジスタ105に格納されているアドレスに対応する設定対象カウンタを指定する内容であり、「A」は転送元としてAレジスタ104bを指定する内容である。「LD (BC),A」が実行されることにより、Aレジスタ104bに格納されている最大値データが最大値カウンタCN1~CN6のうち設定対象カウンタとして選択されているカウンタにロードされる。これにより、設定対象カウンタに最大値データを設定することができる。
On the other hand, if the end data is not set in the
その後、設定対象更新処理を実行する(ステップS3006)。設定対象更新処理では、「INC BC」という命令を実行する。「INC」は加算対象に対して「1」を加算する命令であり、「BC」は当該加算対象としてBCレジスタ105の値を指定する内容である。「INC BC」が実行されることにより、BCレジスタ105の値に「1」が加算される。これにより、設定対象カウンタとして選択されている最大値カウンタCN1~CN6が更新される。ステップS3006にて設定対象更新処理が実行される度に、大当たり種別用最大値カウンタCN2→リーチ用最大値カウンタCN3→変動種別用最大値カウンタCN5→普電用最大値カウンタCN6→当たり用最大値カウンタCN1の下位エリア→当たり用最大値カウンタCN1の上位エリア→初期値用最大値カウンタCN4の下位エリア→初期値用最大値カウンタCN4の上位エリアの順番で、設定対象カウンタが更新される。
After that, setting target update processing is executed (step S3006). In the setting target update process, an instruction "INC BC" is executed. "INC" is an instruction to add "1" to an addition target, and "BC" is a content specifying the value of the
ステップS3006にて設定対象更新処理を実行した後は、ステップS3002に戻り、Aレジスタ104bに終了用データが格納されてステップS3004にて肯定判定が行われるまで、ステップS3002~ステップS3006の処理を繰り返し実行する。これにより、最大値カウンタCN1~CN6に最大値データを設定することができる。
After executing the setting target update process in step S3006, the process returns to step S3002, and the processes of steps S3002 to S3006 are repeated until the end data is stored in the
以上詳述した本実施形態によれば、以下の優れた効果を奏する。 According to this embodiment detailed above, the following excellent effects are obtained.
第2初期化テーブル64zの最終アドレスと乱数最大値テーブル64αの開始アドレスとが共通のアドレスとなっている。「940BH」は、第2初期化テーブル64zの最終アドレスであるとともに乱数最大値テーブル64αの開始アドレスである。主側ROM64において「940BH」のアドレスに対応するエリアには、大当たり種別用最大値カウンタCN2の最大値データである「63H」が設定されている。当該「63H」は、電源投入設定処理(図82(a))において実行されるデータ設定実行処理(図82(b))の終了用データに設定されている。第2初期化テーブル64zの最終アドレスであるとともに乱数最大値テーブル64αの開始アドレスである「940BH」がHLレジスタ107に格納されている状態で、メイン処理(図15)のステップS118における電源投入設定処理が終了し、ステップS119における乱数最大値設定処理が実行される。このため、乱数最大値設定処理の開始時に、HLレジスタ107に乱数最大値テーブル64αの開始アドレスを設定するための処理を省略することができる。これにより、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
The final address of the second initialization table 64z and the starting address of the random number maximum value table 64α are common addresses. "940BH" is the final address of the second initialization table 64z and the start address of the random number maximum value table 64α. In the area corresponding to the address of "940BH" in the
主側ROM64において1つのアドレスに対応するエリアに大当たり種別用最大値カウンタCN2の最大値データであるとともにデータ設定実行処理(図82(b))の終了用データである「63H」が設定されている構成であることにより、主側ROM64において大当たり種別用最大値カウンタCN2の最大値データが設定されているエリアとは別に、データ設定実行処理(図82(b))の終了用データが設定されているエリアが設けられている構成と比較して、主側ROM64において第2初期化テーブル64z及び乱数最大値テーブル64αの合計のデータ容量が低減されている。
In the area corresponding to one address in the
<第5の実施形態>
本実施形態では、大当たり種別用最大値カウンタCN2のアドレスの下位1バイトである「19H」がEレジスタ106bに格納されている状態で電源投入設定処理が終了し、当該「19H」を利用して乱数最大値設定処理が実行される点において上記第1の実施形態と相違している。以下、上記第1の実施形態と相違する構成について説明する。なお、上記第1の実施形態と同一の構成については基本的にその説明を省略する。
<Fifth Embodiment>
In this embodiment, the power-on setting process is completed in a state where "19H", which is the lower 1 byte of the address of the jackpot type maximum value counter CN2, is stored in the E register 106b, and the "19H" is used. This embodiment differs from the first embodiment in that a random number maximum value setting process is executed. The configuration different from that of the first embodiment will be described below. Note that the description of the same configuration as that of the first embodiment is basically omitted.
図84(a)は本実施形態における第2初期化テーブル64βのデータ構成を説明するための説明図である。第2初期化テーブル64β(図84(a))は、上記第1の実施形態における第2初期化テーブル64m(図18(b))と同様に、主側ROM64における「9406H」~「940BH」のアドレスに設定されている。
FIG. 84(a) is an explanatory diagram for explaining the data configuration of the second initialization table 64β in this embodiment. The second initialization table 64β (FIG. 84(a)) is similar to the second initialization table 64m (FIG. 18(b)) in the above-described first embodiment, and contains "9406H" to "940BH" in the
図84(a)に示すように、「940BH」のアドレスに対応する第3エリアには、終了用データとして、大当たり種別用最大値カウンタCN2のアドレスにおける下位1バイトである「19H」が設定されている。上記第1の実施形態において既に説明したとおり、メイン処理(図15)のステップS118にて電源投入設定処理(図17(c))が実行される。当該電源投入設定処理の行番号「1004」にて実行されるデータ設定実行処理(図20(c))では、行番号「1107」にて「RET Z」という命令が実行される。当該行番号「1107」では、Eレジスタ106bに終了用データが設定されている場合にデータ設定実行処理が終了するとともに電源投入設定処理が終了する。その後、メイン処理(図15)のステップS119にて乱数最大値設定処理が実行される。 As shown in FIG. 84(a), in the third area corresponding to the address of "940BH", "19H" which is the lower 1 byte in the address of the jackpot type maximum value counter CN2 is set as end data. ing. As already described in the first embodiment, the power-on setting process (FIG. 17(c)) is executed in step S118 of the main process (FIG. 15). In the data setting execution process (FIG. 20(c)) executed at line number "1004" of the power-on setting process, the command "RET Z" is executed at line number "1107". At the line number "1107", when the end data is set in the E register 106b, the data setting execution process ends and the power-on setting process ends. After that, in step S119 of the main process (FIG. 15), a random number maximum value setting process is executed.
本実施形態では、データ設定実行処理(図20(c))の終了用データとして「19H」が設定されている。このため、行番号「1107」では、Eレジスタ106bに終了用データとして「19H」が設定されている場合にデータ設定実行処理が終了するとともに電源投入設定処理が終了する。また、上記第1の実施形態において既に説明したとおり、電源投入設定処理(図17)の行番号「1002」にてDレジスタ106aには「00H」が設定されている。このため、大当たり種別用最大値カウンタCN2のアドレスである「0019H」がDEレジスタ106に格納されている状態で乱数最大値設定処理(ステップS119)を開始することができる。 In this embodiment, "19H" is set as end data for the data setting execution process (FIG. 20(c)). Therefore, at line number "1107", when "19H" is set as end data in the E register 106b, the data setting execution process ends and the power-on setting process ends. Further, as already described in the first embodiment, "00H" is set in the D register 106a at line number "1002" of the power-on setting process (FIG. 17). Therefore, the random number maximum value setting process (step S119) can be started in a state where "0019H", which is the address of the jackpot type maximum value counter CN2, is stored in the DE register .
本実施形態における乱数最大値設定処理(図84(b))では、特定制御用のワークエリア121において「0019H」のアドレスに設定されている大当たり種別用最大値カウンタCN2、「001AH」のアドレスに設定されているリーチ用最大値カウンタCN3、「001BH」のアドレスに設定されている変動種別用最大値カウンタCN5、「001CH」のアドレスに設定されている普電用最大値カウンタCN6、「001DH」~「001EH」のアドレスに設定されている当たり用最大値カウンタCN1及び「001FH」~「0020H」のアドレスに設定されている初期値用最大値カウンタCN4(図12(b)参照)のうち設定対象カウンタとして選択されている最大値カウンタのアドレスがDEレジスタ106に設定される。上述したとおり、乱数最大値設定処理(図84(b))は、DEレジスタ106に大当たり種別用最大値カウンタCN2のアドレスである「0019H」が格納されている状態、すなわち設定対象カウンタとして大当たり種別用最大値カウンタCN2が設定されている状態で開始される。このため、乱数最大値設定処理の開始時に、設定対象カウンタとして大当たり種別用最大値カウンタCN2を設定するためにDEレジスタ106に「0019H」を設定する処理を省略することができる。これにより、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
In the random number maximum value setting process (FIG. 84(b)) in this embodiment, the jackpot type maximum value counter CN2, which is set to the address of "0019H" in the
次に、主側CPU63にて実行される乱数最大値設定処理について図84(b)のフローチャートを参照しながら説明する。上記第1の実施形態において既に説明したとおり、乱数最大値設定処理はメイン処理(図15)のステップS119にて実行される。なお、乱数最大値設定処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the random number maximum value setting process executed by the
乱数最大値設定処理では、まず上記第1の実施形態における最大値設定開始処理(図24(b))の行番号「1301」と同様に、「LDT HL,200H」という命令を実行する(ステップS3101)。「LDT」はLDT実行回路149によるLDT命令であり、「HL」は転送先としてHLレジスタ107を指定する内容であり、「200H」は転送元として「200H」という12ビットの数値情報を設定する内容である。上記第1の実施形態において既に説明したとおり、TPレジスタ111には、メイン処理(図15)のステップS104にてデータテーブルの基準アドレスである「9000H」が設定されている。このため、「LDT HL,200H」が実行されることにより、「転送元」として設定されている「200H」に対してTPレジスタ111に設定されている「9000H」を加算して得られる「9200H」がHLレジスタ107にロードされる。これにより、HLレジスタ107に乱数最大値テーブル64p(図23(a))の開始アドレスをセットすることができる。
In the random number maximum value setting process, the instruction "LDT HL, 200H" is first executed (step S3101). "LDT" is an LDT instruction by the
このように、LDT命令を利用してHLレジスタ107に乱数最大値テーブル64pの開始アドレスを設定する構成であることにより、LD命令を利用してHLレジスタ107に乱数最大値テーブル64pの開始アドレスを設定する構成と比較して、最大値設定開始処理を実行するためのプログラムのデータ容量を低減することができる。 Thus, by setting the start address of the maximum random number table 64p in the HL register 107 using the LDT instruction, the start address of the maximum random number table 64p can be set in the HL register 107 using the LD instruction. The data volume of the program for executing the maximum value setting start process can be reduced compared to the setting configuration.
その後、ステップS3102~ステップS3103では、上記第1の実施形態における乱数最大値設定処理(図23(b))のステップS302~ステップS303と同様の処理を実行する。具体的には、まず「LD A,(HL+)」という命令を実行する(ステップS3102)。「LD」はLD更新実行回路151によるLD更新命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「(HL+)」は転送元としてHLレジスタ107に格納されているアドレスに対応するエリアに格納されている最大値データを指定する内容であるとともに、当該最大値データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することを指示する内容である。「LD A,(HL+)」が実行されることにより、HLレジスタ107に格納されているアドレスデータ(「9200H」)に対応する最大値データ(「63H」)がAレジスタ104bにロードされる。これにより、Aレジスタ104bに設定対象の最大値データをセットすることができる。また、当該最大値データのロード後にHLレジスタ107の値に「1」が加算されて当該HLレジスタ107に格納されているアドレスが「9201H」に更新される。これにより、設定対象の最大値データを更新することができる。
After that, in steps S3102 and S3103, the same processes as steps S302 and S303 of the random number maximum value setting process (FIG. 23(b)) in the first embodiment are executed. Specifically, first, the instruction "LD A, (HL+)" is executed (step S3102). "LD" is an LD update command by the LD
このように、LD更新命令を利用することにより、乱数最大値テーブル64pにおいて設定対象として選択されている最大値データをAレジスタ104bにロードする処理と、当該最大値データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、を一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令をプログラムに設定する構成と比較して、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
In this way, by using the LD update instruction, the processing of loading the maximum value data selected as the setting target in the random number maximum value table 64p into the
ステップS3102~ステップS3105の処理は、後述するステップS3103にて肯定判定が行われるまで繰り返し実行される。ステップS3102の処理が実行される度に、大当たり種別カウンタC2の最大値データ→リーチ乱数カウンタC3の最大値データ→変動種別カウンタC5の最大値データ→普電乱数カウンタC6の最大値データ→当たり乱数カウンタC1の最大値データの下位1バイト→当たり乱数カウンタC1の最大値データの上位1バイト→乱数初期値カウンタC4の最大値データの下位1バイト→乱数初期値カウンタC4の最大値データの上位1バイトの順番で、設定対象の最大値データが更新される。また、HLレジスタ107に格納されているアドレスが「9208H」に更新された状態でステップS3102の処理が実行された場合には、Aレジスタ104bに終了用データ(「00H」)が設定される。
The processing of steps S3102 to S3105 is repeatedly executed until an affirmative determination is made in step S3103, which will be described later. Each time the process of step S3102 is executed, maximum value data of jackpot type counter C2 → maximum value data of reach random number counter C3 → maximum value data of fluctuation type counter C5 → maximum value data of general electric random number counter C6 → hit
ステップS3102の処理を実行した後は、Aレジスタ104bに終了用データ(「00H」)が設定されているか否かを判定し(ステップS3103)、Aレジスタ104bに終了用データが設定されている場合(ステップS3103:YES)には、本乱数最大値設定処理(図84(b))を終了する。
After executing the processing of step S3102, it is determined whether or not end data ("00H") is set in the
ステップS3103にて否定判定を行った場合には、「LD (DE),A」という命令を実行する(ステップS3104)。「LD」はロード命令であり、「(DE)」は転送先としてDEレジスタ106に格納されているアドレスに対応する設定対象カウンタを指定する内容であり、「A」は転送元としてAレジスタ104bを指定する内容である。「LD (DE),A」が実行されることにより、Aレジスタ104bに格納されている最大値データが最大値カウンタCN1~CN6のうち設定対象カウンタとして選択されている最大値カウンタにロードされる。これにより、設定対象カウンタに最大値データを設定することができる。
If a negative determination is made in step S3103, the command "LD (DE), A" is executed (step S3104). "LD" is a load instruction, "(DE)" is the content specifying the counter to be set corresponding to the address stored in the DE register 106 as the transfer destination, and "A" is the
その後、設定対象更新処理を実行する(ステップS3105)。設定対象更新処理では、「INC DE」という命令を実行する。「INC」は加算対象に対して「1」を加算する命令であり、「DE」は当該加算対象としてDEレジスタ106の値を指定する内容である。「INC DE」が実行されることにより、DEレジスタ106の値に「1」が加算される。これにより、設定対象カウンタとして選択されている最大値カウンタCN1~CN6が更新される。ステップS3105にて設定対象更新処理が実行される度に、大当たり種別用最大値カウンタCN2→リーチ用最大値カウンタCN3→変動種別用最大値カウンタCN5→普電用最大値カウンタCN6→当たり用最大値カウンタCN1の下位エリア→当たり用最大値カウンタCN1の上位エリア→初期値用最大値カウンタCN4の下位エリア→初期値用最大値カウンタCN4の上位エリアの順番で、設定対象カウンタが更新される。
After that, setting target update processing is executed (step S3105). In the setting target update process, an instruction "INC DE" is executed. "INC" is an instruction to add "1" to an addition target, and "DE" is a content specifying the value of the DE register 106 as the addition target. By executing “INC DE”, “1” is added to the value of the
ステップS3105にて設定対象更新処理を実行した後は、ステップS3102に戻り、Aレジスタ104bに終了用データが格納されてステップS3103にて肯定判定が行われるまで、ステップS3102~ステップS3105の処理を繰り返し実行する。これにより、最大値カウンタCN1~CN6に最大値データを設定することができる。
After executing the setting target update process in step S3105, the process returns to step S3102, and the processes of steps S3102 to S3105 are repeated until the end data is stored in the
以上詳述した本実施形態によれば、以下の優れた効果を奏する。 According to this embodiment detailed above, the following excellent effects are obtained.
乱数最大値設定処理(図84(b))では、特定制御用のワークエリア121に設定されている6つの最大値カウンタCN1~CN6のうち設定対象カウンタとして選択されている最大値カウンタのアドレスがDEレジスタ106に設定される。第2初期化テーブル64βには、データ設定実行処理(図20(c))の終了用データとして、大当たり種別用最大値カウンタCN2のアドレスにおける下位1バイトである「19H」が設定されている。DEレジスタ106に大当たり種別用最大値カウンタCN2のアドレスである「0019H」が格納されている状態、すなわち設定対象カウンタとして大当たり種別用最大値カウンタCN2が設定されている状態で、電源投入設定処理が終了するとともに乱数最大値設定処理が開始される。このため、乱数最大値設定処理の開始時に、設定対象カウンタとして大当たり種別用最大値カウンタCN2を設定するためにDEレジスタ106に「0019H」を設定する処理を省略することができる。これにより、乱数最大値設定処理を実行するためのプログラムのデータ容量を低減することができる。
In the random number maximum value setting process (FIG. 84(b)), the address of the maximum value counter selected as the counter to be set among the six maximum value counters CN1 to CN6 set in the specific
<第6の実施形態>
本実施形態では、主側MPU62にて特殊LDB命令が実行される点において上記第1の実施形態と相違している。以下、上記第1の実施形態と相違する構成について説明する。なお、上記第1の実施形態と同一の構成については基本的にその説明を省略する。
<Sixth embodiment>
This embodiment differs from the first embodiment in that the
本実施形態では、特定制御用のワークエリア121における特図特電カウンタの値に対応する開始アドレスSA0~SA6をHLレジスタ107に取得するために、後述するアドレス取得実行処理(図88)のステップS3208にて「LDB HL,(HL).A」という特殊LDB命令が実行される。図85(a)は本実施形態における主側MPU62の構成を説明するための説明図である。図85(a)に示すように、主側MPU62は特殊LDB命令を実行するための専用回路である特殊LDB実行回路201を備えており、主側CPU63は特殊LDB命令を実行することができる。
In this embodiment, in order to acquire the start addresses SA0 to SA6 corresponding to the value of the special special electric counter in the
特殊LDB命令は、2バイトの取得データ指定データのうち上位12ビット(第4~第15ビット)のデータを利用して取得開始アドレスが算出されるとともに、当該取得データ指定データのうち下位4ビット(第0~第3ビット)のデータを利用して取得開始ビット目が算出される。 The special LDB instruction uses the upper 12 bits (4th to 15th bits) of the 2-byte acquisition data designation data to calculate the acquisition start address, and the lower 4 bits of the acquisition data designation data. The acquisition start bit is calculated using the data of (0th to 3rd bits).
特殊LDB命令の命令コードは、上記第1の実施形態におけるLDB命令の命令コードと同様に、「LDB 転送先,取得データ指定.取得ビット数指定」という構成を有している。特殊LDB命令では、「転送先」としてペアレジスタが設定される。特殊LDB命令において「転送先」として設定されるペアレジスタはHLレジスタ107である。なお、LDB命令において「転送先」のペアレジスタとして、WAレジスタ104、BCレジスタ105、又はDEレジスタ106が設定される構成としてもよい。
Like the instruction code of the LDB instruction in the first embodiment, the instruction code of the special LDB instruction has a configuration of "LDB transfer destination, acquisition data designation, acquisition bit number designation". A pair register is set as a "transfer destination" in the special LDB instruction. The pair register set as the “transfer destination” in the special LDB instruction is the
特殊LDB命令では、「転送先」のHLレジスタ107に1~16のいずれかのビット数のデータがロードされる。「転送先」のHLレジスタ107に1~15のいずれかのビット数のデータがロードされる場合には、HLレジスタ107における下位側のビットに当該データがロードされるとともに、HLレジスタ107における上位側のビットが「0」でマスクされる。例えば、「転送先」のHLレジスタ107に12ビットのデータがロードされる場合には、HLレジスタ107の下位側に存在する第0~第11ビットに当該データがロードされるとともに、上位側に存在する第12~第15ビットが「0」でマスクされる。
In the special LDB instruction, data of any number of bits from 1 to 16 is loaded into the "transfer destination"
特殊LDB命令では、「取得データ指定」として「(HL)」が設定される。特殊LDB命令では、「取得データ指定」として設定されたHLレジスタ107に格納されている2バイトのデータ(以下、取得データ指定データという。)に基づいて、「転送先」のレジスタに転送されるデータの取得開始アドレス及び取得開始ビット目が特定される。 In the special LDB instruction, "(HL)" is set as "acquisition data designation". In the special LDB instruction, based on the 2-byte data stored in the HL register 107 set as "acquisition data designation" (hereinafter referred to as "acquisition data designation data"), it is transferred to the "transfer destination" register. A data acquisition start address and acquisition start bit number are specified.
特殊LDB命令では「取得ビット数指定」として、「0」~「15」のいずれかの数値が格納されている汎用レジスタが設定される。特殊LDB命令において「取得ビット数指定」として設定される汎用レジスタはAレジスタ104bである。なお、特殊LDB命令において「取得ビット数指定」の汎用レジスタとして、Bレジスタ105a、Cレジスタ105b、Dレジスタ106a又はEレジスタ106bが設定される構成としてもよい。
In the special LDB instruction, a general-purpose register storing any number from "0" to "15" is set as "specify number of bits to be acquired". The general-purpose register set as "specify the number of bits to be acquired" in the special LDB instruction is the
「取得ビット数指定」は、「転送先」のHLレジスタ107にロードされるデータのビット数を指定するためのデータ(取得ビット数指定データ)である。特殊LDB命令では、特殊LDB実行回路201にて「取得ビット数指定」に設定されているAレジスタ104bの値に「1」を加算する演算が行われて、当該演算結果に対応するビット数のデータが「転送先」にロードされる。つまり、「転送先」には、「取得ビット数指定」に「1」を加算して得られる値に対応するビット数のデータがロードされる。このため、「取得ビット数指定」には、「転送先」にロードするデータのビット数から「1」を減算した値が設定される。具体的には、「取得ビット数指定」として「11」という数値が格納されているAレジスタ104bが設定されている場合、「転送先」のレジスタには当該「11」に「1」を加算して得られる12ビットのデータがロードされる。
The "number of acquired bits designation" is data (number of acquired bits designation data) for designating the number of bits of data to be loaded into the HL register 107 of the "transfer destination". In the special LDB instruction, the special
特殊LDB命令が実行されることにより、主側ROM64において取得開始アドレスに対応するエリアの取得開始ビット目から「取得ビット数指定」に対応するビット数のデータが「転送先」のレジスタにロードされる。
By executing the special LDB instruction, the data of the number of bits corresponding to the "specify number of bits to be acquired" from the acquisition start bit of the area corresponding to the acquisition start address in the
図85(b)~図85(e)は取得データ指定データから取得開始アドレス及び取得開始ビット目が算出される過程を説明するための説明図である。上述したとおり、2バイトの取得データ指定データのうち上位12ビット(第4~第15ビット)は取得開始アドレスを指定するためのデータであるとともに、下位4ビット(第0~第3ビット)は取得開始ビット目を指定するためのデータである。取得開始アドレスは、取得データ指定データを「16」(10000H)で除算して得られるデータ(除算後の商データ)に対してTPレジスタ111に格納されているデータテーブルの基準アドレス(9000H)を加算することにより得られるアドレスである。上記第1の実施形態において既に説明したとおり、TPレジスタ111にはデータテーブルの基準アドレスとして「9000H」が設定される。取得データ指定データの除算に用いられる「16」(10000H)は、取得データ指定データのうち取得開始ビット目を指定するためのデータのビット数(「4」)で表される数値範囲(「0」~「15」)の最大値である「15」に「1」を加算した値であり、「2」の4乗である。上記第1の実施形態において既に説明したとおり、2バイトの2進数を「2」のn乗(nは1~15のいずれかの整数)で除算すると、当該2バイトの2進数において第nビット~第15ビットに設定されている「0」又は「1」の情報がnビット下位側にシフトして除算後の商データにおける下位(16-n)ビットに設定されるとともに、当該除算後の商データにおける上位nビット(第(16-n)ビット~第15ビット)に「0」が設定される。本実施形態におけるLDB命令では、2バイトの2進数である取得データ指定データを「2」の4乗である「16」(10000H)で除算する。取得データ指定データを「16」で除算すると、当該取得データ指定データの第4~第15ビットに設定されている「0」又は「1」の情報が4ビット下位側にシフトして除算後の商データにおける下位12ビット(第0~第11ビット)に設定されるとともに、当該除算後の商データにおける上位4ビット(第12~第15ビット)に「0」が設定される。 85(b) to 85(e) are explanatory diagrams for explaining the process of calculating the acquisition start address and the acquisition start bit number from the acquisition data designation data. As described above, the upper 12 bits (4th to 15th bits) of the 2-byte acquisition data specification data are data for specifying the acquisition start address, and the lower 4 bits (0th to 3rd bits) are This is data for specifying the acquisition start bit. The acquisition start address is the reference address (9000H) of the data table stored in the TP register 111 for the data (quotient data after division) obtained by dividing the acquisition data designation data by "16" (10000H). This is the address obtained by adding. As already explained in the first embodiment, "9000H" is set in the TP register 111 as the reference address of the data table. "16" (10000H) used for division of acquired data designation data is a numerical range ("0 ” to “15”), which is the value obtained by adding “1” to the maximum value “15”, which is the fourth power of “2”. As already explained in the first embodiment, when a 2-byte binary number is divided by the n-th power of "2" (n is any integer from 1 to 15), the n-th bit in the 2-byte binary number is ∼ The information of "0" or "1" set in the 15th bit is shifted to the lower n bits and set to the lower (16-n) bits in the quotient data after the division, and "0" is set in the upper n bits ((16-n) bit to 15th bit) of the quotient data. In the LDB instruction in this embodiment, the acquisition data designation data, which is a 2-byte binary number, is divided by "16" (10000H), which is "2" to the fourth power. When the obtained data designation data is divided by "16", the "0" or "1" information set in the 4th to 15th bits of the obtained data designation data is shifted to the lower 4 bits and becomes The lower 12 bits (0th to 11th bits) of the quotient data are set, and "0" is set to the upper 4 bits (12th to 15th bits) of the quotient data after the division.
具体的には、図85(b)に示すように、取得データ指定データとして「180CH」が設定されている場合について説明する。図85(c)に示すように、4ビットで表される数値範囲(「0」~「15」)の最大値である「15」に「1」を加算した値である「16」(10000H)で取得データ指定データ(「180CH」)を除算すると、当該取得データ指定データの第4~第15ビットに設定されている「000110000000」が4ビット下位側にシフトして除算後の商データにおける下位12ビット(第0~第11ビット)に設定されるとともに、当該除算後の商データにおける上位4ビット(第12~第15ビット)に「0」が設定される。これにより、図85(c)に示すように、除算後の商データは「0000000110000000」となる。その後、当該除算後の商データに対してTPレジスタ111に格納されているデータテーブルの基準アドレス(「9000H」)を加算することにより、図85(d)に示すように取得開始アドレス(「9180H」)が算出される。取得開始アドレスにおける第0~第11ビットには取得データ指定データ(図85(b))における第4~第15ビットのデータが設定されるとともに、当該取得開始アドレスにおける第12~第15ビットにはデータテーブルの基準アドレスにおける第12~第15ビットのデータである「1001B」(「9H」)が設定される。 Specifically, as shown in FIG. 85(b), a case where "180CH" is set as acquisition data designation data will be described. As shown in FIG. 85(c), "16" (10000H ), the "000110000000" set in the 4th to 15th bits of the acquired data specifying data is shifted to the lower side by 4 bits, and the quotient data after division is The lower 12 bits (0th to 11th bits) are set, and "0" is set to the higher 4 bits (12th to 15th bits) in the quotient data after the division. As a result, the quotient data after the division is "0000000110000000" as shown in FIG. 85(c). After that, by adding the reference address (“9000H”) of the data table stored in the TP register 111 to the quotient data after the division, the acquisition start address (“9180H”) is obtained as shown in FIG. ”) is calculated. The data of the 4th to 15th bits in the acquisition data designation data (FIG. 85(b)) are set to the 0th to 11th bits of the acquisition start address, and the 12th to 15th bits of the acquisition start address are set to is set to "1001B" ("9H") which is data of the 12th to 15th bits in the reference address of the data table.
このように、特殊LDB命令では、取得開始アドレスの第0~第11ビットに取得データ指定データにおける第4~第15ビットのデータが設定されるとともに、取得開始アドレスの第12~第15ビットにTPレジスタ111に格納されているデータテーブルの基準アドレスにおける第12~第15ビットのデータが設定される。 In this way, in the special LDB instruction, the data of the 4th to 15th bits in the acquisition data designation data are set to the 0th to 11th bits of the acquisition start address, and the 12th to 15th bits of the acquisition start address are set to The data of the 12th to 15th bits at the reference address of the data table stored in the TP register 111 are set.
取得開始ビット目は、取得データ指定データの下位1バイトと「00001111B」(「0FH」)との論理積の演算により算出される。取得開始ビット目を算出するための演算に用いられる「00001111B」は、2バイトの取得データ指定データから当該取得データ指定データにおける下位4ビット(第0~第3ビット)のデータのみを分離して利用可能とするためのデータである。取得データ指定データの下位1バイトと「00001111B」との論理積の演算では、取得データ指定データにおける下位4ビット(第0~第3ビット)のデータが演算結果の下位4ビット(第0~第3ビット)に設定されるとともに、当該演算結果の上位4ビット(第4~第7ビット)に「0」が設定される。具体的には、図85(b)に示すように、取得データ指定データとして「180CH」が設定されている場合、取得データ指定データの下位1バイトは「00001100B」(「0CH」)である。この場合、取得データ指定データの下位1バイトと「00001111B」との論理積の演算により算出される取得開始ビット目は、図85(e)に示すように「00001100B」(「12」)となる。取得開始ビット目の第0~第3ビットには取得データ指定データ(図85(b))における第0~第3ビットのデータが設定されるとともに、取得開始ビット目の第4~第7ビットには「0」が設定される。
The acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00001111B" ("0FH"). "00001111B" used for calculation for calculating the acquisition start bit is obtained by separating only the lower 4 bits (0th to 3rd bits) of the acquired data specifying data from the acquired data specifying data of 2 bytes. It is data to make it available. In the AND operation of the lower 1 byte of the acquired data designation data and "00001111B", the data of the lower 4 bits (0th to 3rd bits) in the acquired data designation data becomes the lower 4 bits (0th to 3rd bits) of the operation result. 3 bits), and the high-
特殊LDB命令の命令コードには、取得開始ビット目を算出するための演算に「00001111B」を用いることを指定するためのデータは設定されない。取得データ指定データの下位1バイトと「00001111B」との論理積の演算は、プログラムに設定されている特殊LDB命令が実行される場合に特殊LDB実行回路201にて自動的に実行される。このため、特殊LDB命令の命令コードに取得開始ビット目を算出するための演算に「00001111B」を用いることを指定するためのデータを設定する必要がある構成と比較して、特殊LDB命令の命令コードのデータ容量を低減することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
The instruction code of the special LDB instruction does not include data for designating the use of "00001111B" in the calculation for calculating the acquisition start bit. A logical AND operation of the lower 1 byte of the acquisition data designation data and "00001111B" is automatically executed by the special
特殊LDB命令における取得開始ビット目は、「0」~「15」のいずれかの整数である。まず取得開始ビット目が「0」~「7」のいずれかの整数である場合について説明する。取得開始ビット目が「n」(nは0~7の整数)である場合、主側ROM64において取得開始アドレスに対応するエリアの第0~第7ビットのうち第nビット目以降(第nビット~第7ビット)に設定されている取得ビット数分の「0」又は「1」のデータが「転送先」のHLレジスタ107に転送される。取得開始アドレスに対応するエリアにおいて取得開始ビット目以降(第nビット~第7ビット)に存在している「0」又は「1」のデータの数が今回の取得ビット数未満である場合には、取得開始アドレスにおける取得開始ビット目以降のデータ(取得開始アドレスにおける第nビット~第7ビットのデータ)と、取得開始アドレスの次のアドレスにおける第0ビット目以降のデータとが「転送先」にロードされる。ここで、取得開始アドレスの次のアドレスとは、取得開始アドレスに「1」を加算することにより得られるアドレスである。 The acquisition start bit in the special LDB instruction is any integer from "0" to "15". First, the case where the acquisition start bit is any integer from "0" to "7" will be described. When the acquisition start bit is "n" (n is an integer of 0 to 7), the nth bit and after (nth bit) of the 0th to 7th bits of the area corresponding to the acquisition start address in the main ROM to the 7th bit) are transferred to the HL register 107 of the "transfer destination". If the number of "0" or "1" data existing after the acquisition start bit (nth bit to 7th bit) in the area corresponding to the acquisition start address is less than the number of bits acquired this time , the data after the acquisition start bit at the acquisition start address (data from the nth bit to the 7th bit at the acquisition start address) and the data after the 0th bit at the address next to the acquisition start address are the "transfer destination". is loaded into Here, the address next to the acquisition start address is an address obtained by adding "1" to the acquisition start address.
例えば、TPレジスタ111に基準アドレスとして「9000H」が格納されており、HLレジスタ107に取得データ指定データとして「1800H」(「6144」)が格納されており、Aレジスタ104bに取得ビット数指定データとして「BH」(11)が格納されている状態において、「LDB HL,(HL).A」という特殊LDB命令が実行される場合、「転送先」はHLレジスタ107となる。既に説明したとおり、取得開始アドレスを指定するためのデータは取得データ指定データの上位12ビットに設定されているとともに、取得開始ビット目を指定するためのデータは取得データ指定データの下位4ビットに設定されている。取得開始アドレスは、取得データ指定データを「16」で除算した「0180H」(「384」)に基準アドレス(「9000H」)を加算して得られる「9180H」となる。取得開始ビット目は、取得データ指定データの下位4ビットが抽出されて「00000000B」(「0」)となる。既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイト(「00000000B」)と「00001111H」との論理積の演算により算出される。取得ビット数は、「0BH」に「1」を加算して得られる「0CH」(「12」)となる。このため、当該状態において「LDB HL,(HL).A」という特殊LDB命令が実行された場合には、主側ROM64において取得開始アドレスである「9180H」(図31参照)に対応するエリアにおける取得開始ビット目(第0ビット目)以降に設定されている8ビットのデータと、当該取得開始アドレスの次のアドレスである「9181H」に対応するエリアにおける第0ビット目以降に設定されている4ビットのデータと、が転送先であるHLレジスタ107の第0~第11ビットに設定されるとともに、当該HLレジスタ107の第12~第15ビットが「0」でマスクされる。具体的には、「9180H」に対応するエリアの第0~第7ビットのデータ及び「9181H」に対応するエリアの第0~第3ビットのデータがHLレジスタ107の第0~第11ビットに設定される。
For example, the TP register 111 stores "9000H" as the reference address, the HL register 107 stores "1800H" ("6144") as acquisition data designation data, and the
次に、取得開始ビット目が「8」~「15」のいずれかの整数である場合について説明する。取得開始ビット目が「m」(mは8~15の整数)である場合、主側ROM64において取得開始アドレスの次のアドレスに対応するエリアの第0~第7ビットのうち第(m-8)ビット目以降(第(m-8)ビット~第7ビット)に設定されている取得ビット数分の「0」又は「1」のデータが「転送先」のHLレジスタ107に転送される。上述したとおり、取得開始アドレスの次のアドレスとは、取得開始アドレスに「1」を加算することにより得られるアドレスである。取得開始アドレスの次のアドレスに対応するエリアにおいて第(m-8)ビット目以降(第(m-8)ビット~第7ビット)に存在している「0」又は「1」のデータの数が今回の取得ビット数未満である場合には、取得開始アドレスの次のアドレスにおける第(m-8)ビット目以降のデータ(取得開始アドレスの次のアドレスにおける第(m-8)ビット~第7ビットのデータ)と、取得開始アドレスの次の次のアドレスにおける第0ビット目以降のデータとが「転送先」にロードされる。ここで、取得開始アドレスの次の次のアドレスとは、取得開始アドレスに「2」を加算することにより得られるアドレスである。 Next, a case where the acquisition start bit is any integer from "8" to "15" will be described. When the acquisition start bit is "m" (m is an integer of 8 to 15), the (m-8)th bit of the 0th to 7th bits of the area corresponding to the address next to the acquisition start address in the main ROM 64 ) and subsequent bits ((m−8)th bit to 7th bit) are transferred to the HL register 107 of the “transfer destination” for the number of acquired bits. As described above, the address next to the acquisition start address is an address obtained by adding "1" to the acquisition start address. The number of "0" or "1" data present in the (m-8)th and subsequent bits ((m-8)th to 7th bits) in the area corresponding to the address next to the acquisition start address is less than the number of bits acquired this time, the data after the (m-8)th bit at the address next to the acquisition start address (the (m-8)th bit at the address next to the acquisition start address to the 7-bit data) and the data after the 0th bit at the address next to the acquisition start address are loaded into the "transfer destination". Here, the next address after the acquisition start address is an address obtained by adding "2" to the acquisition start address.
例えば、TPレジスタ111に基準アドレスとして「9000H」が格納されており、HLレジスタ107に取得データ指定データとして「180CH」(「6156」)が格納されており、Aレジスタ104bに取得ビット数指定データとして「BH」(11)が格納されている状態において、「LDB HL,(HL).A」という特殊LDB命令が実行される場合、「転送先」はHLレジスタ107となる。既に説明したとおり、取得開始アドレスを指定するためのデータは取得データ指定データの上位12ビットに設定されているとともに、取得開始ビット目を指定するためのデータは取得データ指定データの下位4ビットに設定されている。取得開始アドレスは、取得データ指定データを「16」で除算した「0180H」(「384」)に基準アドレス(「9000H」)を加算して得られる「9180H」となる。取得開始ビット目は、取得データ指定データの下位4ビットが抽出されて「00001100B」(「12」)となる。既に説明したとおり、取得開始ビット目は、取得データ指定データの下位1バイト(「00001100B」)と「00001111H」との論理積の演算により算出される。取得ビット数は、「0BH」に「1」を加算して得られる「0CH」(「12」)となる。取得開始ビット目は「12」であり、「7」を超えている。このため、当該状態において「LDB HL,(HL).A」という特殊LDB命令が実行された場合には、主側ROM64において取得開始アドレスである「9180H」の次のアドレスである「9181H」(図31参照)に対応するエリアにおける第(12-8)ビット目(第4ビット目)以降に設定されている4ビットのデータと、当該取得開始アドレスの次の次のアドレスである「9182H」に対応するエリアにおける第0ビット目以降に設定されている8ビットのデータと、が転送先であるHLレジスタ107の第0~第11ビットに設定されるとともに、当該HLレジスタ107の第12~第15ビットが「0」でマスクされる。具体的には、「9181H」に対応するエリアの第4~第7ビットのデータ及び「9182H」に対応するエリアの第0~第7ビットのデータがHLレジスタ107の第0~第11ビットに設定される。
For example, the TP register 111 stores "9000H" as the reference address, the HL register 107 stores "180CH" ("6156") as acquisition data designation data, and the
図86(a)及び図86(b)は特図特電アドレステーブル64qからHLレジスタ107に開始アドレスSA1が取得される様子を説明するための説明図である。上記第1の実施形態において既に説明したとおり、特図特電アドレステーブル64q(図31)において、「9181H」の第4~第7ビット及び「9182H」の第0~第7ビットには開始アドレスSA1の下位12ビットが設定されている。「LDB HL,(HL).A」が実行されることにより、図86(a)に示すように、HLレジスタ107の下位12ビットに開始アドレスSA1の下位12ビットがロードされる。後述するアドレス取得実行処理(図88)では、LDB命令を実行した後、HLレジスタ107の値にデータテーブルの基準アドレスである「9000H」を加算する。これにより、図86(b)に示すように、HLレジスタ107に開始アドレスSA1の全体を取得することができる。
FIGS. 86(a) and 86(b) are explanatory diagrams for explaining how the start address SA1 is acquired from the special special electric address table 64q to the
特殊LDB命令を利用することにより、2バイトの取得データ指定データの第4~第15ビットに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位4ビット(第0~第3ビット)に対応する取得開始ビット目を特定する処理と、取得開始アドレスの取得開始ビット目から取得ビット数分のデータを「転送先」のレジスタにロードする処理と、「転送先」のレジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクする処理と、を一命令で実行することができる。これらの処理は特殊LDB実行回路201にて実行される。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using a special LDB instruction, a process of specifying the acquisition start address corresponding to the 4th to 15th bits of the 2-byte acquisition data designation data, and the lower 4 bits (0th to 3rd bits) of the acquisition designation data. ), the process of loading the data for the number of bits to be acquired from the acquisition start bit of the acquisition start address into the "transfer destination" register, and the "transfer destination" register. and a process of masking with "0" the bits present on the upper side of the loaded data can be executed with one instruction. These processes are executed by the special
次に、主側CPU63にて実行される特図特電アドレス取得処理のプログラム内容について図86(c)の説明図を参照しながら説明する。上記第1の実施形態において既に説明したとおり、特図特電アドレス取得処理は特図特電制御処理(図30)のステップS902にて実行される。図86(c)に示すように本プログラムには、行番号として「3001」~「3005」が設定されている。プログラムの命令は、コール命令又はジャンプ命令が実行される場合を除いて、行番号の小さい方から大きい方に向かう順番で実行される。
Next, the program contents of the special special electric address acquisition process executed by the
「3001」~「3002」の行番号には、上記第1の実施形態における特図特電アドレス取得処理(図33(a))の「1601」~「1602」と同様の命令が設定されている。具体的には、「3001」の行番号には「LD W,(TZTDCNT)」という命令が設定されている。「LD」はLD命令であり、「W」は転送先としてWレジスタ104aを指定する内容である。上記第1の実施形態において既に説明したとおり、「TZTDCNT」は特定制御用のワークエリア121における特図特電カウンタのアドレスであり、「(TZTDCNT)」は特図特電カウンタに格納されているデータを「転送先」に転送する内容である。上記第1の実施形態と同様に、特図特電カウンタには0~6のいずれかの数値データが格納されている。「LD W,(TZTDCNT)」が実行されることにより、「転送先」のWレジスタ104aに特図特電カウンタのデータ(1バイト)がロードされる。
In the line numbers "3001" to "3002", commands similar to "1601" to "1602" in the special special electric address acquisition process (FIG. 33(a)) in the first embodiment are set. . Specifically, the command "LD W, (TZTDCNT)" is set at the line number "3001". "LD" is the LD instruction, and "W" is the content specifying the
「3002」の行番号には「LD B,0CH」という命令が設定されている。「LD」はLD命令であり、「B」は転送先としてBレジスタ105aを指定する内容であり、「0CH」は「転送元」として「0CH」(「12」)という数値データを指定する内容である。「0CH」は後述するアドレス取得実行処理(図88)において特図特電アドレステーブル64qから取得するアドレスデータのビット数である。「LD B,0CH」が実行されることにより、「転送先」のBレジスタ105aに特図特電アドレステーブル64qから取得するアドレスデータのビット数(「12」)が設定される。
The command "LD B, 0CH" is set at the line number "3002". "LD" is the LD instruction, "B" is the content specifying the
「3003」の行番号には「LD HL,TBL_TZTD2_B」という命令が設定されている。「LD」はLD命令であり、「HL」は転送先としてHLレジスタ107を指定する内容である。「TBL_TZTD2_B」は、取得開始アドレスを特図特電アドレステーブル64qの開始アドレスとするための2バイトの数値データであり、具体的には「1800H」である。「LD HL,TBL_TZTD2_B」が実行されることにより、「転送先」のHLレジスタ107に「1800H」がロードされる。
A command "LD HL, TBL_TZTD2_B" is set in the line number "3003". "LD" is the LD instruction, and "HL" is the content specifying the HL register 107 as the transfer destination. "TBL_TZTD2_B" is 2-byte numerical data for making the acquisition start address the start address of the special special electric address table 64q, specifically "1800H". By executing “LD HL, TBL_TZTD2_B”, “1800H” is loaded into the “transfer destination”
「TBL_TZTD2_B」は、「{(特図特電アドレステーブル64qの開始アドレス)-9000H}×16」の式で算出される。図86(d)~図86(f)は「TBL_TZTD2_B」を算出する過程を説明するための説明図である。特図特電アドレステーブル64qの開始アドレスである「9180H」(図86(d))からデータテーブルの基準アドレスである「9000H」を減算すると、図86(e)に示すように、減算後のデータにおける第0~第11ビットに開始アドレス「9180H」(図86(d))における第0~第11ビットのデータが設定されている状態となる。その後、当該減算後のデータに「16」(10000H)を乗算すると、図86(f)に示すように「TBL_TZTD2_B」が算出される。「TBL_TZTD2_B」を算出するための当該乗算に用いられる「16」は、取得データ指定データのうち取得開始ビット目を指定するためのデータのビット数(「4」)で表される数値範囲(「0」~「15」)の最大値である「15」に「1」を加算した値である。上記第1の実施形態において既に説明したとおり、2バイトの2進数を「2」のn乗(nは1~15のいずれかの整数)で乗算すると、当該2バイトの2進数において第0ビット~第(15-n)ビットに設定されている「0」又は「1」の情報がnビット上位側にシフトして乗算後のデータにおける上位(16-n)ビットに設定されるとともに、当該乗算後のデータにおける下位nビット(第0ビット~第(n-1)ビット)に「0」が設定される。 “TBL_TZTD2_B” is calculated by the formula “{(start address of special special electric address table 64q)−9000H}×16”. FIGS. 86(d) to 86(f) are explanatory diagrams for explaining the process of calculating "TBL_TZTD2_B". By subtracting "9000H", which is the reference address of the data table, from "9180H" (Fig. 86(d)), which is the start address of the special special electric address table 64q, the data after the subtraction is obtained as shown in Fig. 86(e). The data of the 0th to 11th bits of the start address “9180H” (FIG. 86(d)) are set to the 0th to 11th bits of . Then, by multiplying the subtracted data by "16" (10000H), "TBL_TZTD2_B" is calculated as shown in FIG. 86(f). "16" used for the multiplication for calculating "TBL_TZTD2_B" is a numerical range (" 0” to “15”) is the value obtained by adding “1” to “15” which is the maximum value. As already explained in the first embodiment, when a 2-byte binary number is multiplied by "2" to the nth power (n is any integer from 1 to 15), the 0th bit in the 2-byte binary number is ~ "0" or "1" information set in the (15-n)th bit is shifted to the upper n-bit side and set in the upper (16-n) bit in the data after multiplication, and "0" is set in the lower n bits (0th bit to (n-1)th bit) in the data after multiplication.
「TBL_TZTD2_B」の演算では、特図特電アドレステーブル64qの開始アドレスからデータテーブルの基準アドレスである「9000H」を減算した値(減算後のデータ)に対して「2」の4乗である「16」が乗算される。これにより、減算後のデータ(図86(e))における第0~第12ビットのデータが4ビット上位側にシフトして乗算後のデータ(図86(f))における上位12ビット(第4~第15ビット)に設定されるとともに、当該乗算後のデータにおける下位4ビット(第0ビット~第3ビット)に「0」が設定される。図86(f)に示すように、「16」で乗算した後のデータ(乗算後のデータ)である「TBL_TZTD2_B」における第4~第15ビットには、開始アドレス「9180H」(図86(d))における第0~第11ビットのデータが設定されている。既に説明したとおり、特殊LDB命令において取得開始アドレスは、取得データ指定データを「16」(10000H)で除算した値に対してデータテーブルの基準アドレスである「9000H」を加算することにより算出される。また、既に説明したとおり、特殊LDB命令において取得開始アドレスを算出する過程で取得データ指定データが「16」で除算されることにより、取得データ指定データにおける上位12ビット(第4~第15ビット)に設定されているデータが4ビット下位側にシフトする。減算後のデータ(図86(e))における第0~第12ビットのデータを4ビット上位側にシフトさせて導出された「TBL_TZTD2_B」を取得データ指定データとして特殊LDB命令が実行されると、取得開始アドレスを算出する過程で「TBL_TZTD2_B」が「16」で除算される。除算後の商データでは、4ビット上位側にシフトしていた減算後のデータにおける第0~第12ビットのデータが4ビット下位側にシフトする。そして、当該除算後の商データに対してデータテーブルの基準アドレスである「9000H」を加算する演算により、取得開始アドレスとして特図特電アドレステーブル64qの開始アドレスが算出される。 In the calculation of "TBL_TZTD2_B", the value obtained by subtracting "9000H", which is the reference address of the data table, from the start address of the special special electric address table 64q (data after subtraction) is "16" which is the fourth power of "2". ” is multiplied. As a result, the data of the 0th to 12th bits in the data after subtraction (FIG. 86(e)) is shifted to the upper 4 bits, and the data after multiplication (FIG. 86(f)) in the upper 12 bits (4th to the 15th bit), and "0" is set to the lower 4 bits (the 0th bit to the 3rd bit) in the data after the multiplication. As shown in FIG. 86(f), the 4th to 15th bits in "TBL_TZTD2_B", which is the data after multiplication by "16" (data after multiplication), contains the start address "9180H" ((d) in FIG. 86). )) are set to the 0th to 11th bit data. As already explained, the acquisition start address in the special LDB instruction is calculated by dividing the acquisition data designation data by 16 (10000H) and adding the reference address of the data table, 9000H. . In addition, as already explained, in the process of calculating the acquisition start address in the special LDB instruction, the acquisition data designation data is divided by "16", so that the upper 12 bits (4th to 15th bits) in the acquisition data designation data The data set in is shifted to the lower 4 bits. When a special LDB instruction is executed with "TBL_TZTD2_B" derived by shifting the 0th to 12th bits of the data after subtraction (FIG. 86(e)) to the upper 4-bit side as acquisition data designation data, "TBL_TZTD2_B" is divided by "16" in the process of calculating the acquisition start address. In the quotient data after division, the data of the 0th to 12th bits in the data after subtraction, which has been shifted to the upper 4-bit side, is shifted to the lower 4-bit side. Then, the start address of the special figure special electric address table 64q is calculated as the acquisition start address by the calculation of adding "9000H" which is the reference address of the data table to the quotient data after the division.
このように、「{(特図特電アドレステーブル64qの開始アドレス)-9000H}×16」の式で算出される「TBL_TZTD2_B」は、特殊LDB命令において特図特電アドレステーブル64qの開始アドレスを取得開始アドレスとするための取得データ指定データである。「TBL_TZTD2_B」を取得データ指定データとして設定することにより、特図特電アドレステーブル64qの開始アドレスを特殊LDB命令の取得開始アドレスとすることができる。 In this way, "TBL_TZTD2_B" calculated by the formula "{(starting address of special special electric address table 64q) - 9000H} x 16" starts acquiring the starting address of special special electric address table 64q with a special LDB command. Acquisition data designation data for use as an address. By setting "TBL_TZTD2_B" as the acquisition data designation data, the start address of the special special electric address table 64q can be used as the acquisition start address of the special LDB instruction.
後述するアドレス取得実行処理(図88)では、特図特電カウンタの値が「0」である場合、HLレジスタ107に格納されている「1800H」が取得データ指定データとして使用される。一方、特図特電カウンタの値が「1」以上である場合、HLレジスタ107に格納されている数値情報は、特殊LDB命令が実行される前に当該特図特電カウンタの値に対応する数値情報に変更される。
In the address acquisition execution process (FIG. 88) to be described later, when the value of the special special electric counter is "0", "1800H" stored in the
特図特電アドレス取得処理(図86(c))における「3004」の行番号には「CALLS LDBADGET20」という命令が設定されている。「LDBADGET20」は後述するアドレス取得実行処理(図88)である。「CALLS LDBADGET20」という命令は、アドレス取得実行処理というサブルーチンを呼び出すための命令である。詳細は後述するが、行番号「3004」にてアドレス取得実行処理が実行されることにより、特図特電カウンタの値に対応する開始アドレス(SA0~SA6のいずれか)がHLレジスタ107に設定される。アドレス取得実行処理のサブルーチンが終了した場合には、「3005」の行番号に進む。
The command "CALLS LDBADGET20" is set to the line number "3004" in the special figure special electric address acquisition process (FIG. 86(c)). "LDBADGET20" is address acquisition execution processing (FIG. 88), which will be described later. The instruction "CALLS LDBADGET20" is an instruction for calling a subroutine called address acquisition execution processing. Details will be described later, but by executing the address acquisition execution process at line number "3004", the start address (one of SA0 to SA6) corresponding to the value of the special special electric counter is set in the
「3005」の行番号には「RET」という命令が設定されている。上記第1の実施形態において既に説明したとおり、特図特電アドレス取得処理は特図特電制御処理(図30)のステップS902にて実行されるサブルーチンである。したがって、「RET」という命令が実行されることで、特図特電制御処理(図30)のステップS903に進むことになる。 A command "RET" is set at the line number "3005". As already described in the first embodiment, the special figure special electric address acquisition process is a subroutine executed in step S902 of the special figure special electric control process (FIG. 30). Therefore, when the command "RET" is executed, the process proceeds to step S903 of the special figure special electric control process (FIG. 30).
次に、アドレス取得実行処理(図88)の説明に先立ち、特図特電アドレステーブル64qから特図特電カウンタの値に対応する開始アドレスSA0~SA6における下位12ビットのデータを取得する態様について説明する。図87は特図特電カウンタの値とHLレジスタ107に取得される開始アドレスSA0~SA6との対応関係を説明するための説明図である。
Next, prior to the description of the address acquisition execution process (FIG. 88), a manner of acquiring the lower 12-bit data in the start addresses SA0 to SA6 corresponding to the value of the special special electric counter from the special special electric address table 64q will be described. . FIG. 87 is an explanatory diagram for explaining the correspondence relationship between the value of the special special electric counter and the start addresses SA0 to SA6 acquired by the
上記第1の実施形態において図31を参照しながら既に説明したとおり、特図特電アドレステーブル64qは、主側ROM64において「9180H」~「918AH」のアドレス範囲に記憶されており、当該特図特電アドレステーブル64qには、特図特電カウンタの値に対応する開始アドレスSA0~SA6における下位12ビットのデータが設定されている。
As already described with reference to FIG. 31 in the first embodiment, the special special electric address table 64q is stored in the address range of "9180H" to "918AH" in the
既に説明したとおり、特図特電アドレス取得処理(図86(c))の行番号「3003」にて、HLレジスタ107には「1800H」が格納される。図87に示すように、特図特電カウンタの値が「0」である場合には、当該「1800H」を取得データ指定データとして特殊LDB命令が実行される。特図特電アドレステーブル64qにおいて、特図特電カウンタの「0」の値に対応する開始アドレスSA0の下位12ビットのデータは、「9180H」の第0~第7ビット及び「9181H」の第0~第3ビットに設定されている。開始アドレスSA0の下位12ビットのデータは、「9180H」に対応するエリアの第0ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。開始アドレスSA0の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9180H」となるとともに取得開始ビット目が「0」となることにより取得される。 As already explained, "1800H" is stored in the HL register 107 at line number "3003" of the special figure special electric address acquisition process (FIG. 86(c)). As shown in FIG. 87, when the value of the special special electric counter is "0", the special LDB command is executed with the "1800H" as the acquired data designating data. In the special special electric address table 64q, the lower 12-bit data of the start address SA0 corresponding to the value of "0" of the special special electric counter are the 0th to 7th bits of "9180H" and the 0th to 7th bits of "9181H". It is set in the 3rd bit. The lower 12-bit data of the start address SA0 is set at a position that can be obtained by setting the 0th bit of the area corresponding to "9180H" as the acquisition start position and setting the number of acquisition bits to "12". . The low-order 12-bit data of the start address SA0 is obtained when the acquisition start address is Acquired by setting the acquisition start bit to "0" together with "9180H".
特図特電アドレステーブル64qにおいて、特図特電カウンタの「1」~「6」の値に対応する開始アドレスSA1~SA6の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置(「9180H」に対応するエリアの第0ビット目)を基準として、当該取得開始位置を「(取得ビット数)×(特図特電カウンタの値)」ビットだけ後側にずらすことで取得可能な位置に設定されている。本実施形態において取得開始位置をずらす方向としての「後側」とは、取得開始ビット目が増加する方向(第0ビットから第7ビットに向かう方向)であるとともに、取得開始アドレスが増加する方向(「9180H」から「918AH」に向かう方向)である。 In the special figure special electric address table 64q, the lower 12-bit data of the start addresses SA1 to SA6 corresponding to the special figure special electric counter values "1" to "6" have the special figure special electric counter value "0". Based on the acquisition start position (the 0th bit of the area corresponding to "9180H") in the case, the acquisition start position is shifted backward by "(number of bits acquired) x (value of special special electric counter)" bits. It is set to a position that can be obtained by In this embodiment, the “rear side” as the direction in which the acquisition start position is shifted is the direction in which the acquisition start bit increases (direction from the 0th bit to the 7th bit) and the direction in which the acquisition start address increases. (direction from "9180H" to "918AH").
図31に示すように、特図特電カウンタの「1」の値に対応する開始アドレスSA1の下位12ビットのデータは、「9181H」の第4~第7ビット及び「9182H」の第0~第7ビットに設定されている。開始アドレスSA1の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置を基準として、当該取得開始位置を「取得ビット数×1」ビット(12ビット)だけ後側にずらすことで取得可能な位置に設定されている。開始アドレスSA1の下位12ビットのデータは、「9180H」の次のアドレス(「9181H」)に対応するエリアの第4ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。図87に示すように、開始アドレスSA1の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9180H」となるとともに取得開始ビット目が「12」となることにより取得される。 As shown in FIG. 31, the lower 12-bit data of the start address SA1 corresponding to the value of "1" of the special special electric counter are the 4th to 7th bits of "9181H" and the 0th to 7th bits of "9182H". It is set to 7 bits. The lower 12-bit data of the start address SA1 is based on the acquisition start position when the value of the special special electric counter is "0", and the acquisition start position is "number of acquired bits x 1" bits (12 bits). It is set at a position that can be obtained by shifting it backward. The lower 12-bit data of the start address SA1 is obtained by setting the acquisition start position to the fourth bit of the area corresponding to the address ("9181H") next to "9180H" and setting the acquisition bit number to "12". It is set in a retrievable position. As shown in FIG. 87, the lower 12-bit data of the start address SA1 is a special LDB instruction (“LDB HL, (HL). ), the acquisition start address becomes "9180H" and the acquisition start bit number becomes "12".
図31に示すように、特図特電カウンタの「2」の値に対応する開始アドレスSA2の下位12ビットのデータは、「9183H」の第0~第7ビット及び「9184H」の第0~第3ビットに設定されている。開始アドレスSA2の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置を基準として、当該取得開始位置を「取得ビット数×2」ビット(24ビット)だけ後側にずらすことで取得可能な位置に設定されている。開始アドレスSA2の下位12ビットのデータは、「9182H」の次のアドレス(「9183H」)に対応するエリアの第0ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。図87に示すように、開始アドレスSA2の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9182H」となるとともに取得開始ビット目が「8」となることにより取得される。 As shown in FIG. 31, the lower 12-bit data of the start address SA2 corresponding to the value "2" of the special special electric counter are the 0th to 7th bits of "9183H" and the 0th to 7th bits of "9184H". It is set to 3 bits. The lower 12-bit data of the start address SA2 is based on the acquisition start position when the value of the special special electric counter is "0", and the acquisition start position is "number of acquired bits x 2" bits (24 bits). It is set at a position that can be obtained by shifting it backward. The lower 12-bit data of the start address SA2 is obtained by setting the 0th bit of the area corresponding to the address next to "9182H" ("9183H") as the acquisition start position and setting the acquisition bit number to "12". It is set in a retrievable position. As shown in FIG. 87, the lower 12-bit data of the start address SA2 is a special LDB instruction (“LDB HL, (HL). ), the acquisition start address becomes "9182H" and the acquisition start bit number becomes "8".
図31に示すように、特図特電カウンタの「3」の値に対応する開始アドレスSA3の下位12ビットのデータは、「9184H」の第4~第7ビット及び「9185H」の第0~第7ビットに設定されている。開始アドレスSA3の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置を基準として、当該取得開始位置を「取得ビット数×3」ビット(36ビット)だけ後側にずらすことで取得可能な位置に設定されている。開始アドレスSA3の下位12ビットのデータは、「9184H」に対応するエリアの第4ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。図87に示すように、開始アドレスSA3の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9184H」となるとともに取得開始ビット目が「4」となることにより取得される。 As shown in FIG. 31, the lower 12-bit data of the start address SA3 corresponding to the value of "3" of the special special electric counter are the 4th to 7th bits of "9184H" and the 0th to 7th bits of "9185H". It is set to 7 bits. The lower 12-bit data of the start address SA3 is based on the acquisition start position when the value of the special special electric counter is "0", and the acquisition start position is "number of acquired bits x 3" bits (36 bits). It is set at a position that can be obtained by shifting it backward. The lower 12-bit data of the start address SA3 is set at a position that can be obtained by setting the fourth bit of the area corresponding to "9184H" as the acquisition start position and setting the number of acquisition bits to "12". . As shown in FIG. 87, the lower 12-bit data of the start address SA3 is a special LDB instruction (“LDB HL, (HL). ), the acquisition start address becomes "9184H" and the acquisition start bit becomes "4".
図31に示すように、特図特電カウンタの「4」の値に対応する開始アドレスSA4の下位12ビットのデータは、「9186H」の第0~第7ビット及び「9187H」の第0~第4ビットに設定されている。開始アドレスSA4の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置を基準として、当該取得開始位置を「取得ビット数×4」ビット(48ビット)だけ後側にずらすことで取得可能な位置に設定されている。開始アドレスSA4の下位12ビットのデータは、「9186H」に対応するエリアの第0ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。図87に示すように、開始アドレスSA4の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9186H」となるとともに取得開始ビット目が「0」となることにより取得される。 As shown in FIG. 31, the lower 12-bit data of the start address SA4 corresponding to the value of "4" of the special special electric counter are the 0th to 7th bits of "9186H" and the 0th to 7th bits of "9187H". It is set to 4 bits. The lower 12-bit data of the start address SA4 is based on the acquisition start position when the value of the special special electric counter is "0", and the acquisition start position is "number of acquired bits x 4" bits (48 bits). It is set at a position that can be obtained by shifting it backward. The lower 12-bit data of the start address SA4 is set at a position that can be obtained by setting the 0th bit of the area corresponding to "9186H" as the acquisition start position and setting the number of acquisition bits to "12". . As shown in FIG. 87, the lower 12-bit data of the start address SA4 is a special LDB instruction (“LDB HL, (HL). ), the acquisition start address becomes "9186H" and the acquisition start bit becomes "0".
図31に示すように、特図特電カウンタの「5」の値に対応する開始アドレスSA5の下位12ビットのデータは、「9187H」の第4~第7ビット及び「9188H」の第0~第7ビットに設定されている。開始アドレスSA5の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置を基準として、当該取得開始位置を「取得ビット数×5」ビット(60ビット)だけ後側にずらすことで取得可能な位置に設定されている。開始アドレスSA5の下位12ビットのデータは、「9186H」の次のアドレス(「9187H」)に対応するエリアの第4ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。図87に示すように、開始アドレスSA5の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9186H」となるとともに取得開始ビット目が「12」となることにより取得される。 As shown in FIG. 31, the lower 12-bit data of the start address SA5 corresponding to the value of "5" of the special special electric counter are the 4th to 7th bits of "9187H" and the 0th to 7th bits of "9188H". It is set to 7 bits. The lower 12-bit data of the start address SA5 is based on the acquisition start position when the value of the special special electric counter is "0", and the acquisition start position is "number of acquired bits x 5" bits (60 bits). It is set at a position that can be obtained by shifting it backward. The lower 12-bit data of the start address SA5 is obtained by setting the acquisition start position to the fourth bit of the area corresponding to the address ("9187H") next to "9186H" and the acquisition bit number to "12". It is set in a retrievable position. As shown in FIG. 87, the lower 12-bit data of the start address SA5 is a special LDB instruction (“LDB HL, (HL). ), the acquisition start address becomes "9186H" and the acquisition start bit number becomes "12".
図31に示すように、特図特電カウンタの「6」の値に対応する開始アドレスSA6の下位12ビットのデータは、「9189H」の第0~第7ビット及び「918AH」の第0~第4ビットに設定されている。開始アドレスSA6の下位12ビットのデータは、特図特電カウンタの値が「0」である場合の取得開始位置を基準として、当該取得開始位置を「取得ビット数×6」ビット(72ビット)だけ後側にずらすことで取得可能な位置に設定されている。開始アドレスSA6の下位12ビットのデータは、「9188H」の次のアドレス(「9189H」)に対応するエリアの第0ビット目を取得開始位置とするとともに取得ビット数を「12」とすることにより取得可能な位置に設定されている。図87に示すように、開始アドレスSA6の下位12ビットのデータは、後述するアドレス取得実行処理(図88)のステップS3208にて実行される特殊LDB命令(「LDB HL,(HL).A」)において、取得開始アドレスが「9188H」となるとともに取得開始ビット目が「8」となることにより取得される。 As shown in FIG. 31, the lower 12-bit data of the start address SA6 corresponding to the value of "6" of the special special electric counter are the 0th to 7th bits of "9189H" and the 0th to 7th bits of "918AH". It is set to 4 bits. The lower 12-bit data of the start address SA6 is based on the acquisition start position when the value of the special special electric counter is "0", and the acquisition start position is "number of acquired bits x 6" bits (72 bits). It is set at a position that can be obtained by shifting it backward. The lower 12-bit data of the start address SA6 is obtained by setting the acquisition start position to the 0th bit of the area corresponding to the address ("9189H") next to "9188H" and the acquisition bit number to "12". It is set in a retrievable position. As shown in FIG. 87, the lower 12-bit data of the start address SA6 is a special LDB instruction (“LDB HL, (HL). ), the acquisition start address becomes "9188H" and the acquisition start bit number becomes "8".
次に、主側CPU63にて実行されるアドレス取得実行処理について図88のフローチャートを参照しながら説明する。アドレス取得実行処理は特図特電アドレス取得処理(図86(c))の行番号「3004」にて実行される。なお、アドレス取得実行処理は特定制御用のプログラム及び特定制御用のデータを利用して実行される。
Next, the address acquisition execution processing executed by the
既に説明したとおり、特図特電アドレス取得処理(図86(c))の行番号「3003」において、HLレジスタ107には特図特電カウンタにおける「0」の値に対応する取得データ指定データ(「1800H」)が格納されている。ステップS3201~ステップS3205の処理は、HLレジスタ107に格納されている当該取得データ指定データを特図特電カウンタの値に対応するデータに変更するために実行される。 As already explained, in the line number "3003" of the special special electric address acquisition process (Fig. 86(c)), the HL register 107 contains the acquired data designation data (" 1800H") is stored. The processing of steps S3201 to S3205 is executed to change the acquisition data designation data stored in the HL register 107 to data corresponding to the value of the special special electric counter.
アドレス取得実行処理におけるステップS3201~ステップS3203では、上記第1の実施形態におけるアドレス取得実行処理(図33(e))の行番号「1702」~「1704」と同様の命令を実行する。具体的には、まず「LD A,B」という命令を実行する(ステップS3201)。「LD」はLD命令であり、「A」は転送先としてAレジスタ104bを指定する内容であり、「B」は転送元としてBレジスタ105aを指定する内容である。既に説明したとおり、特図特電アドレス取得処理(図86(c))においてBレジスタ105aには特図特電アドレステーブル64qから取得するビット数(取得ビット数)を指定する「0CH」(「12」)が設定されている。このため、「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「0CH」が設定される。
In steps S3201 to S3203 in the address acquisition execution process, the same instructions as line numbers "1702" to "1704" in the address acquisition execution process (FIG. 33(e)) in the first embodiment are executed. Specifically, first, the command "LD A, B" is executed (step S3201). "LD" is the LD instruction, "A" is the content specifying the
その後、「MUL W,A」という命令を実行する(ステップS3202)。「MUL」はMUL命令という演算命令であり、「W」はWレジスタ104aを指定する内容であり、「A」はAレジスタ104bを指定する内容である。「MUL W,A」が実行されることにより、Wレジスタ104aの値とAレジスタ104bの値とを乗算する演算が行われるとともに当該演算の結果がWAレジスタ104に格納される。既に説明したとおり、特図特電アドレス取得処理(図86(c))において、Wレジスタ104aには特図特電カウンタの値(0~6のいずれかの整数)が設定されている。また、上述したとおり、Aレジスタ104bには取得ビット数である「0CH」が格納されている。このため、ステップS3202にて「MUL W,A」が実行された場合、WAレジスタ104には、「(特図特電カウンタの値)×(取得ビット数)」の演算結果が格納される。
After that, the instruction "MUL W, A" is executed (step S3202). "MUL" is an operation instruction called a MUL instruction, "W" is the content specifying the
その後、「ADD HL,WA」という命令を実行する(ステップS3203)。「ADD」はADD命令という演算命令であり、「HL」はHLレジスタ107を指定する内容であり、「WA」はWAレジスタ104を指定する内容である。「ADD HL,WA」が実行されることにより、HLレジスタ107の値とWAレジスタ104の値との和がHLレジスタ107に格納される。上述したとおり、特図特電アドレス取得処理(図86(c))の行番号「3003」において、HLレジスタ107には特図特電カウンタにおける「0」の値に対応する取得データ指定データ(「1800H」)が格納されている。また、上述したとおり、WAレジスタ104には、「(特図特電カウンタの値)×(取得ビット数)」の演算結果のデータが格納されている。ステップS3203にて「ADD HL,WA」という命令が実行されることにより、特図特電カウンタにおける「0」の値に対応する取得データ指定データが格納されているHLレジスタ107に、「(特図特電カウンタの値)×(取得ビット数)」の演算結果が加算される。これにより、特図特電カウンタの値に対応する態様で取得データ指定データの下位4ビットが更新される。既に説明したとおり、特殊LDB命令において取得データ指定データの下位4ビットは、取得開始ビット目を特定するために用いられる。
After that, the instruction "ADD HL, WA" is executed (step S3203). “ADD” is an arithmetic instruction called an ADD instruction; By executing “ADD HL, WA”, the sum of the value of the
ステップS3203にて「ADD HL,WA」という命令が実行されることにより、WAレジスタ104に格納されている「(取得ビット数)×(特図特電カウンタの値)」の演算結果を「16」で除算した商の分だけ取得開始アドレスが増加する態様で、HLレジスタ107に格納されている取得データ指定データが更新される。上記第1の実施形態において既に説明したとおり、特図特電アドレステーブル64qでは、1つのアドレスに対して8ビットのデータが設定されている。これに対して、本実施形態における特殊LDB命令では、取得開始ビット目を「0」~「15」の数値範囲で指定する。このため、特殊LDB命令では、取得開始ビット目が「16」増加する度に取得開始アドレスを「2」増加させる必要がある。特図特電カウンタの値に対応する態様でHLレジスタ107に格納されている取得データ指定データの上位12ビットのデータを更新するためには、「(取得ビット数)×(特図特電カウンタの値)」の演算結果を「16」で除算した商の2倍分だけ取得開始アドレスを増加させる必要がある。ところが、ステップS3203の命令を実行しただけでは、当該演算結果を「16」で除算した商の分だけしか取得開始アドレスが増加しない。このため、ステップS3204及びステップS3205の処理を実行することにより、当該演算結果を「16」で除算した商の分だけ取得開始アドレスをさらに増加させる。
By executing the instruction "ADD HL, WA" in step S3203, the calculation result of "(the number of bits acquired) x (the value of the special special electric counter)" stored in the WA register 104 is changed to "16". The acquisition data designation data stored in the
具体的には、まずWAレジスタ104の値と「1111111111110000B」との論理積を演算し、当該演算結果をWAレジスタ104に格納することにより、WAレジスタ104に格納されている2バイトのデータのうち下位4ビットのデータを「0000B」に変更する(ステップS3204)。既に説明したとおり、WAレジスタ104には「(取得ビット数)×(特図特電カウンタの値)」の演算結果が格納されている。ステップS3204では、WAレジスタ104に格納されている当該演算結果の下位4ビットを「0000B」に変更することにより、当該演算結果を「16」で除算した商に「16」を乗算した値がWAレジスタ104に格納されている状態とする。
Specifically, first, the logical product of the value of the WA register 104 and "11111111111110000B" is calculated, and the result of the calculation is stored in the WA register 104, so that of the 2-byte data stored in the WA register 104, The lower 4-bit data is changed to "0000B" (step S3204). As already explained, the WA register 104 stores the calculation result of "(the number of bits acquired) x (the value of the special special electric counter)". In step S3204, by changing the lower 4 bits of the operation result stored in the WA register 104 to "0000B", the value obtained by dividing the operation result by "16" and multiplying it by "16" becomes WA. The state is assumed to be stored in the
その後、ステップS3203と同様に、「ADD HL,WA」という命令を実行する(ステップS3205)。これにより、「(取得ビット数)×(特図特電カウンタの値)」の演算結果を「16」で除算した商の分だけ取得開始アドレスが増加する態様で、HLレジスタ107に格納されている取得データ指定データが更新される。
Thereafter, as in step S3203, the instruction "ADD HL, WA" is executed (step S3205). As a result, it is stored in the
このように、ステップS3201~ステップS3205の処理を実行することにより、特図特電アドレステーブル64qにおいて、特図特電カウンタの値が「0」である場合におけるデータの取得開始位置(「9180H」に対応するエリアの第0ビット目)を基準として、当該取得開始位置が「(取得ビット数)×(特図特電カウンタの値)」ビットだけ後側にずれる態様で、HLレジスタ107に格納されてる取得データ指定データを更新することができる。既に説明したとおり、特図特電アドレステーブル64qにおいて、特図特電カウンタの「1」~「6」の値に対応する開始アドレスSA1~SA6は、特図特電カウンタの値が「0」である場合におけるデータの取得開始位置(「9180H」に対応するエリアの第0ビット目)を基準として、当該取得開始位置が「(取得ビット数)×(特図特電カウンタの値)」ビットだけ後側にずらすことで取得可能な位置に設定されている。
By executing the processing of steps S3201 to S3205 in this way, the data acquisition start position (corresponding to The 0th bit of the area to be acquired) is stored in the
ステップS3206~ステップS3209では、上記第1の実施形態におけるアドレス取得実行処理(図33(e))における「1705」~「1708」の行番号と同様の命令を実行する。具体的には、まずステップS3201と同様に、「LD A,B」という命令を実行する(ステップS3206)。既に説明したとおり、特図特電アドレス取得処理(図86(c))においてBレジスタ105aには取得ビット数を指定する「0CH」(「12」)が設定されている。このため、「LD A,B」が実行されることにより、「転送先」のAレジスタ104bに「0CH」が設定される。既に説明したとおり、Bレジスタ105aに格納された「0CH」は、「(特図特電カウンタの値)×(取得ビット数)」の演算にも用いられた。このように、事前にBレジスタ105aに格納された「0CH」は、「(特図特電カウンタの値)×(取得ビット数)」の演算に用いられるとともに、LDB命令における取得ビット数を指定するためのデータをAレジスタ104bに設定するために用いられる。
In steps S3206 to S3209, the same instructions as the line numbers "1705" to "1708" in the address acquisition execution process (FIG. 33(e)) in the first embodiment are executed. Specifically, first, as in step S3201, the command "LD A, B" is executed (step S3206). As already explained, "0CH" ("12") designating the number of bits to be acquired is set in the
その後、「DEC A」という命令を実行する(ステップS3207)。「DEC」はDEC命令という演算命令であり、「A」はAレジスタ104bを指定する内容である。「DEC A」が実行されることにより、Aレジスタ104bの値が1減算される。上述したとおり、Aレジスタ104bには取得ビット数である「0CH」が格納されている。このため、ステップS3207にて「DEC A」が実行されることにより、Aレジスタ104bには「0BH」が格納されている状態となる。「0BH」は、特図特電アドレステーブル64qから取得するビット数である「12」から「1」を減算した値である。
After that, the command "DEC A" is executed (step S3207). "DEC" is an operation instruction called a DEC instruction, and "A" is the contents of specifying the
既に説明したとおり、「LDB HL,(HL).A」というLDB命令が実行される場合、LDB実行回路157においてAレジスタ104bの値を1加算する演算が行われるとともに、当該1加算後の値が取得ビット数のデータとして利用される。このため、ステップS3207にてAレジスタ104bの値を1減算しておくことにより、LDB命令において特図特電アドレステーブル64qから取得されるデータのビット数を「12」とすることができる。
As already explained, when the LDB instruction "LDB HL, (HL).A" is executed, the
その後、「LDB HL,(HL).A」という命令を実行する(ステップS3208)。「LDB」は特殊LDB実行回路201による特殊LDB命令であり、コンマの前の「HL」は「転送先」としてHLレジスタ107を指定する内容であり、ピリオドの前の「(HL)」はHLレジスタ107に格納されている2バイトのデータを取得データ指定データに指定する内容であり、「A」はAレジスタ104bに格納されている1バイトのデータを取得ビット数指定データとする内容である。既に説明したとおり、HLレジスタ107には特図特電カウンタの値に対応する取得データ指定データが格納されている状態であるとともに、Aレジスタ104bには取得ビット数(「0CH」)から「1」を減算した「0BH」が格納されている状態である。また、TPレジスタ111には基準アドレスである「9000H」が格納されている状態である。当該状態において、ステップS3208にて「LDB HL,(HL).A」という命令が実行されることにより、転送先であるHLレジスタ107の第0~第11ビットには特図特電カウンタの値に対応する開始アドレスSA0~SA6における下位12ビットのデータがロードされるとともに、当該HLレジスタ107の第12~第15ビットが「0」でマスクされる。
After that, the instruction "LDB HL, (HL).A" is executed (step S3208). "LDB" is a special LDB instruction by the special
具体的には、図87に示すように、特図特電カウンタの値が「0」である場合、取得開始アドレスが「9180H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA0の下位12ビットである「700H」がロードされる。特図特電カウンタの値が「1」である場合、取得開始アドレスが「9180H」となるとともに取得開始ビット目が「12」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA1の下位12ビットである「712H」がロードされる。特図特電カウンタの値が「2」である場合、取得開始アドレスが「9182H」となるとともに取得開始ビット目が「8」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA2の下位12ビットである「71FH」がロードされる。特図特電カウンタの値が「3」である場合、取得開始アドレスが「9184H」となるとともに取得開始ビット目が「4」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA3の下位12ビットである「731H」がロードされる。特図特電カウンタの値が「4」である場合、取得開始アドレスが「9186H」となるとともに取得開始ビット目が「0」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA4の下位12ビットである「740H」がロードされる。特図特電カウンタの値が「5」である場合、取得開始アドレスが「9186H」となるとともに取得開始ビット目が「12」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA5の下位12ビットである「74CH」がロードされる。特図特電カウンタの値が「6」である場合、取得開始アドレスが「9188H」となるとともに取得開始ビット目が「8」となり、HLレジスタ107の第0~第11ビットに開始アドレスSA6の下位12ビットである「753H」がロードされる。このように、特図特電カウンタの値が1増加する度に特図特電アドレステーブル64qにおけるデータの取得開始位置が後側に12ビットずれる。 Specifically, as shown in FIG. 87, when the value of the special special electric counter is "0", the acquisition start address is "9180H" and the acquisition start bit is "0", and the HL register 107 "700H", which is the lower 12 bits of the start address SA0, is loaded into the 0th to 11th bits. When the value of the special special electric counter is "1", the acquisition start address is "9180H" and the acquisition start bit is "12", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA1 It is loaded with '712H' which is 12 bits. When the value of the special special electric counter is "2", the acquisition start address is "9182H" and the acquisition start bit is "8", and the 0th to 11th bits of the HL register 107 are lower than the start address SA2 It is loaded with '71FH' which is 12 bits. When the value of the special special electric counter is "3", the acquisition start address is "9184H" and the acquisition start bit is "4", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA3 It is loaded with '731H' which is 12 bits. When the value of the special special electric counter is "4", the acquisition start address is "9186H" and the acquisition start bit is "0", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA4 It is loaded with '740H' which is 12 bits. When the value of the special special electric counter is "5", the acquisition start address is "9186H" and the acquisition start bit is "12", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA5 "74CH", which is 12 bits, is loaded. When the value of the special special electric counter is "6", the acquisition start address is "9188H" and the acquisition start bit is "8", and the 0th to 11th bits of the HL register 107 are the lower order of the start address SA6 It is loaded with '753H' which is 12 bits. In this way, every time the value of the special special electric counter increases by 1, the data acquisition start position in the special special electric address table 64q is shifted backward by 12 bits.
特殊LDB命令を利用して特図特電アドレステーブル64qから取得した開始アドレスSA0~SA6の下位12ビットをHLレジスタ107の第0~第11ビットにロードする構成であることにより、2バイトの取得データ指定データの第4~第15ビットに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位4ビット(第0~第3ビット)に対応する取得開始ビット目を特定する処理と、特図特電アドレステーブル64qから取得した開始アドレスSA0~SA6の下位12ビットをHLレジスタ107の下位12ビットにロードする処理と、HLレジスタ107の上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using a special LDB instruction to load the lower 12 bits of the start address SA0 to SA6 obtained from the special special electric address table 64q into the 0th to 11th bits of the
その後、「ADD HL,9000H」という命令を実行して(ステップS3209)、本アドレス取得実行処理を終了する。「ADD」はADD命令という演算命令であり、「HL」はHLレジスタ107を指定する内容であり、「9000H」は2バイトの数値データである。「ADD HL,9000H」が実行されることにより、HLレジスタ107の値に対してデータテーブルの基準アドレスである「9000H」が加算される。これにより、図87に示すように、特電特図カウンタにおける「0」~「6」の値に対応する開始アドレスSA0~SA6の全体(2バイト)が設定されている状態とすることができる。具体的には、特図特電カウンタの値が「0」である場合にはHLレジスタ107に開始アドレスSA0である「9700H」が設定され、特図特電カウンタの値が「1」である場合にはHLレジスタ107に開始アドレスSA1である「9712H」が設定され、特図特電カウンタの値が「2」である場合にはHLレジスタ107に開始アドレスSA2である「971FH」が設定され、特図特電カウンタの値が「3」である場合にはHLレジスタ107に開始アドレスSA3である「9731H」が設定され、特図特電カウンタの値が「4」である場合にはHLレジスタ107に開始アドレスSA4である「9740H」が設定され、特図特電カウンタの値が「5」である場合にはHLレジスタ107に開始アドレスSA5である「974CH」が設定され、特図特電カウンタの値が「6」である場合にはHLレジスタ107に開始アドレスSA6である「9753H」が設定される。
After that, the command "ADD HL, 9000H" is executed (step S3209), and this address acquisition execution processing ends. "ADD" is an operation instruction called an ADD instruction, "HL" is the content specifying the
既に説明したとおり、アドレス取得実行処理(図88)は特図特電アドレス取得処理(図86(c))の行番号「3004」にて実行されるサブルーチンである。したがって、アドレス取得実行処理が終了した場合には、特図特電アドレス取得処理の行番号「1605」に進むことになる。 As already explained, the address acquisition execution process (Fig. 88) is a subroutine executed at line number "3004" of the special special electric address acquisition process (Fig. 86(c)). Therefore, when the address acquisition execution process is completed, the process proceeds to the line number "1605" of the special figure special electric address acquisition process.
このように、特殊LDB命令を利用することにより、特図特電アドレステーブル64qから開始アドレスSA0~SA6の下位12ビットをHLレジスタ107にロードすることができる。また、当該特殊LDB命令の実行後にHLレジスタ107の値に対して開始アドレスSA0~SA6に共通する上位4ビットに対応する「9000H」を加算することにより、HLレジスタ107に開始アドレスSA0~SA6の全体を取得することができる。このため、特図特電アドレステーブル64qに設定するアドレスデータを開始アドレスSA0~SA6の下位12ビットのみとすることができる。これにより、特図特電アドレステーブル64qに2バイトの開始アドレスSA0~SA6の全体を設定する構成と比較して、主側ROM64における特図特電アドレステーブル64qのデータ容量を低減することができる。
Thus, by using the special LDB instruction, the lower 12 bits of the start address SA0-SA6 can be loaded into the
以上詳述した本実施形態によれば、以下の優れた効果を奏する。 According to this embodiment detailed above, the following excellent effects are obtained.
特殊LDB命令では、2バイトの取得データ指定データにおける上位12ビット(第4~第15ビット)のデータに基づいて主側ROM64におけるデータの取得開始アドレスを特定するとともに、当該取得データ指定データにおける下位4ビット(第0~第3ビット)のデータに基づいて主側ROM64におけるデータの取得開始ビット目を特定する。このため、取得データ指定データに取得開始アドレスを特定するための2バイトのデータ及び取得開始ビット目を特定するための1バイトのデータが設定される構成と比較して、取得データ指定データのデータ容量を1バイト低減することができる。
In the special LDB instruction, the data acquisition start address in the
特殊LDB実行回路201では、取得開始ビット目を特定するために、取得データ指定データの下位1バイトと「00001111B」との論理積の演算が行われる。特殊LDB命令の命令コードには、取得開始ビット目を算出するための演算に「00001111B」を用いることを指定するためのデータは設定されない。取得データ指定データの下位1バイトと「00001111B」との論理積の演算は、プログラムに設定されている特殊LDB命令が実行される場合に特殊LDB実行回路201にて自動的に実行される。このため、特殊LDB命令の命令コードに取得開始ビット目を算出するための演算に「00001111B」を用いることを指定するためのデータを設定する必要がある構成と比較して、特殊LDB命令の命令コードのデータ容量を低減することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In the special
特殊LDB実行回路201では、取得開始アドレスを特定するために、取得データ指定データを「16」で除算する演算が行われる。取得開始アドレスを特定するための演算に用いられる「16」は、取得データ指定データにおいて取得開始ビット目を指定するために設定されるデータのビット数である4ビットで表される数値範囲(「0」~「15」)の最大値である「15」に「1」を加算した値である。これにより、2バイトの取得データ指定データの中に取得開始アドレスを特定するためのデータと取得開始ビット目を特定するためのデータとが設定されている構成において、取得開始ビット目を特定するためのデータとは独立に、取得開始アドレスを特定するためのデータを設定することができる。
In the special
特殊LDB実行回路201では、取得開始アドレスを特定するために、取得データ指定データを「16」で除算する演算が行われる。特殊LDB命令の命令コードには、取得開始アドレスを算出するための演算に「16」を用いることを指定するためのデータは設定されない。取得データ指定データを「16」で除算する演算は、プログラムに設定されている特殊LDB命令が実行される場合に特殊LDB実行回路201にて自動的に実行される。このため、特殊LDB命令の命令コードに取得開始アドレスを算出するための演算に「16」を用いることを指定するためのデータを設定する必要がある構成と比較して、特殊LDB命令の命令コードのデータ容量を低減することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
In the special
特殊LDB命令を利用して特図特電アドレステーブル64qから取得した開始アドレスSA0~SA6の下位12ビットをHLレジスタ107の第0~第11ビットにロードする構成であることにより、2バイトの取得データ指定データの第4~第15ビットに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位4ビット(第0~第3ビット)に対応する取得開始ビット目を特定する処理と、特図特電アドレステーブル64qから取得した開始アドレスSA0~SA6の下位12ビットをHLレジスタ107の下位12ビットにロードする処理と、HLレジスタ107の上位4ビットを「0」でマスクする処理と、を一命令で実行することができる。これにより、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、主側ROM64におけるプログラムのデータ容量を低減することができる。
By using a special LDB instruction to load the lower 12 bits of the start address SA0 to SA6 obtained from the special special electric address table 64q into the 0th to 11th bits of the
<他の実施形態>
なお、上述した実施形態の記載内容に限定されず、本発明の趣旨を逸脱しない範囲内で種々の変形改良が可能である。例えば以下のように変更してもよい。ちなみに、以下の別形態の構成を、上記実施形態の構成に対して、個別に適用してもよく、組合せて適用してもよい。
<Other embodiments>
It should be noted that the present invention is not limited to the description of the above-described embodiment, and various modifications and improvements are possible without departing from the spirit of the present invention. For example, it may be changed as follows. Incidentally, the configurations of the following different forms may be applied individually or in combination with the configuration of the above-described embodiment.
(1)上記各実施形態において、LDB実行回路157によるLDB命令が実行された場合に取得ビット数指定データの値に「1」を加算した値のビット数のデータが取得される構成に代えて、取得ビット数指定データの値に対応するビット数のデータが取得される構成としてもよい。上記第1の実施形態において既に説明したとおり、LDB命令の命令コードは、「LDB 転送先,取得データ指定.取得ビット数指定」という構成を有している。本構成では、主側ROM64に記憶されているデータテーブルから取得するデータのビット数をLDB命令の命令コードにおける「取得ビット数指定」に設定することができる。また、上記各実施形態において、特殊LDB実行回路201による特殊LDB命令が実行された場合に取得ビット数指定データの値に「1」を加算した値のビット数のデータが取得される構成に代えて、取得ビット数指定データの値に対応するビット数のデータが取得される構成としてもよい。上記第6の実施形態において既に説明したとおり、特殊LDB命令の命令コードは、「LDB 転送先,取得データ指定.取得ビット数指定」という構成を有している。本構成では、主側ROM64に記憶されているデータテーブルから取得するデータのビット数を特殊LDB命令の命令コードにおける「取得ビット数指定」に設定することができる。
(1) In each of the above-described embodiments, instead of the configuration in which when the LDB instruction is executed by the
(2)上記各実施形態において、LDB更新実行回路161によるLDB更新命令が実行された場合に取得ビット数指定データの値に「1」を加算した値のビット数のデータが取得される構成に代えて、取得ビット数指定データの値に対応するビット数のデータが取得される構成としてもよい。上記第1の実施形態において既に説明したとおり、LDB命令更新の命令コードは、「LDB 転送先,(取得データ指定+).取得ビット数指定」という構成を有している。本構成では、主側ROM64に記憶されているデータテーブルから取得するデータのビット数をLDB更新命令の命令コードにおける「取得ビット数指定」に設定することができる。
(2) In each of the above embodiments, when the LDB update instruction is executed by the LDB
(3)主側MPU62にLDH命令を実行するための専用回路であるLDH実行回路が設けられている構成としてもよい。主側CPU63はLDH命令を実行することができる。LDH命令の命令コードは、「LDH 転送先,転送元」という構成を有している。LDH命令では「転送先」としてWAレジスタ104が設定されるとともに、「転送元」としてHLレジスタ107が設定される。LDH命令は、「転送元」のHLレジスタ107に格納されているアドレスに対応するエリアに格納されている1バイトデータにおける上位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち一方の汎用レジスタ(Wレジスタ104a)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、当該1バイトデータにおける下位4ビットのデータを「転送先」に設定されているWAレジスタ104のうち他方の汎用レジスタ(Aレジスタ104b)の下位4ビットにロードするとともに当該汎用レジスタの上位4ビットを「0」でマスクする処理と、を一命令で実行可能とする命令である。LDH命令を利用する構成とすることにより、これら2つの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。なお、LDH命令において「転送先」としてBCレジスタ105、DEレジスタ106又はHLレジスタ107が設定される構成としてもよく、LDH命令において「転送元」としてWAレジスタ104、BCレジスタ105又はDEレジスタ106が設定される構成としてもよい。
(3) The
(4)上記各実施形態において、特定制御用の処理が実行されている状況から非特定制御用の処理が実行されている状況に移行する場合、及び非特定制御用の処理が実行されている状況から特定制御用の処理が実行されている状況に移行する場合にTPレジスタ111に格納されているデータテーブルの基準アドレスが変更される構成としてもよい。具体的には、主側ROM64において特定制御用のデータは「9000H」~「94FFH」のアドレス範囲に設定されているとともに、非特定制御用のデータは「8903H」~「8BFFH」のアドレス範囲に設定されている。主側CPU63は、動作電力の供給が開始された場合及び非特定制御用の処理が実行されている状況から特定制御用の処理が実行されている状況に移行する場合に、特定制御用のデータテーブルの基準アドレスとしてTPレジスタ111に「9000H」を設定する。当該「9000H」は、主側ROM64にデータテーブルが記憶されているアドレス範囲のうち特定制御用の処理が実行されている状況において参照されるアドレス範囲に共通する上位4ビット(「9H」)を特定可能とする情報である。特定制御用の処理においてLDT命令を実行することにより、プログラムに設定するアドレス指定用のデータを2バイトのアドレスの下位12ビットとしながら、TPレジスタ111に格納されている「9000H」を流用することにより当該2バイトのアドレスの全体を特定することができる。主側CPU63は、特定制御用の処理が実行されている状況から非特定制御用の処理が実行されている状況に移行する場合に、非特定制御用のデータテーブルの基準アドレスとして「8000H」を設定する。当該「8000H」は、主側ROM64にデータテーブルが記憶されているアドレス範囲のうち非特定制御用の処理が実行されている状況において参照されるアドレス範囲に共通する上位4ビット(「8H」)を特定可能とする情報である。非特定制御用の処理においてLDT命令を実行することにより、プログラムに設定するアドレス指定用のデータを2バイトのアドレスの下位12ビットとしながら、TPレジスタ111に格納されている「8000H」を流用することにより当該2バイトのアドレスの全体を特定することができる。このように、主側ROM64にデータテーブルが記憶されているアドレス範囲のうち非特定制御用の処理が実行されている状況において参照対象となる記憶エリアに対応するアドレスに共通する上位4ビットが、特定制御用の処理が実行されている状況において参照対象となる記憶エリアに対応するアドレスに共通する上位4ビットと異なっている構成においても、特定制御用の処理が実行されている状況から非特定制御用の処理が実行されている状況に移行する場合及び非特定制御用の処理が実行されている状況から特定制御用の処理が実行されている状況に移行する場合にTPレジスタ111に格納されているデータテーブルの基準アドレスを変更することにより、各状況においてLDT命令を利用可能とすることができる。
(4) In each of the above-described embodiments, when the state in which the specific control process is being executed changes to the situation in which the non-specific control process is being executed, and when the non-specific control process is being executed A configuration may be adopted in which the reference address of the data table stored in the
(5)上記第6の実施形態において、特殊LDB命令の取得データ指定データにおいて取得開始ビット目を特定するために設定されるデータのビット数が「5」以上である構成としてもよい。具体的には、取得データ指定データは、上記第6の実施形態と同様に、2バイトのデータである。取得データ指定データにおいて取得開始ビット目を特定するために設定されるデータのビット数が「n」(nは5~15のいずれかの整数)である場合、取得データ指定データにおける上位(16-n)ビットは取得開始アドレスを特定する演算に用いられるとともに、当該取得データ指定データにおける下位nビットは取得開始ビット目を特定するための演算に用いられる。取得開始アドレスは、取得データ指定データを「2のn乗」で除算して得られる値に対してTPレジスタ111に予め格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算により算出される。取得開始アドレスを特定する演算に用いられる「2のn乗」というデータは、取得データ指定データにおいて取得開始ビット目を特定するために設定されているデータのビット数であるnビットで表される数値範囲(「0」~「(2のn乗)-1」)の最大値である「(2のn乗)-1」に「1」を加算した値である。取得データ指定データを当該「2のn乗」で除算すると、当該取得データ指定データの第n~第15ビットに設定されている「0」又は「1」の情報がnビット下位側にシフトして除算後の商データにおける下位(16-n)ビット(第0~第(15-n)ビット)に設定されるとともに、当該除算後の商データにおける上位nビット(第(16-n)~第15ビット)に「0」が設定される。取得開始ビット目は、取得データ指定データの下位nビットのデータである。取得開始ビット目は「0」~「(2のn乗)-1」のいずれかの整数である。 (5) In the sixth embodiment, the number of bits of data set to specify the acquisition start bit in the acquisition data designation data of the special LDB instruction may be "5" or more. Specifically, the acquisition data designation data is 2-byte data as in the sixth embodiment. If the number of bits of the data set to specify the acquisition start bit in the acquisition data designation data is "n" (n is any integer from 5 to 15), the upper order (16-15) in the acquisition data designation data The n) bit is used for an operation to specify the acquisition start address, and the lower n bits in the acquisition data designation data are used for an operation to specify the acquisition start bit. The acquisition start address is obtained by adding the reference address ("9000H") of the data table stored in advance in the TP register 111 to the value obtained by dividing the acquired data designation data by "2 nth power". Calculated. The data "2 to the nth power" used in the calculation to specify the acquisition start address is represented by n bits, which is the number of data bits set to specify the acquisition start bit in the acquisition data designation data. It is a value obtained by adding "1" to "(nth power of 2)-1" which is the maximum value in the numerical range ("0" to "(nth power of 2)-1"). When the acquired data specifying data is divided by the "nth power of 2", the "0" or "1" information set in the n-th to 15th bits of the acquired data specifying data is shifted to the lower n bits. is set to the lower (16-n) bits (0th to (15-n)th bits) in the quotient data after division, and the upper n bits ((16-n)th to 15th bit) is set to "0". The acquisition start bit is data of the lower n bits of acquisition data designation data. The acquisition start bit is any integer from "0" to "(nth power of 2)-1".
例えば、取得データ指定データにおいて取得開始ビット目を特定するために設定されるデータのビット数が「5」である場合、取得データ指定データにおける上位11ビットは取得開始アドレスを特定する演算に用いられるとともに、当該取得データ指定データにおける下位5ビットは取得開始ビット目を特定するための演算に用いられる。取得開始アドレスは、取得データ指定データを「32」で除算して得られる値に対してTPレジスタ111に予め格納されているデータテーブルの基準アドレス(「9000H」)を加算する演算により算出される。取得開始アドレスを特定する演算に用いられる「32」というデータは、取得データ指定データにおいて取得開始ビット目を特定するために設定されているデータのビット数である5ビットで表される数値範囲(「0」~「31」)の最大値である「31」に「1」を加算した値であり、「2」の5乗である。取得データ指定データを当該「32」(100000H)で除算すると、当該取得データ指定データの第5~第15ビットに設定されている「0」又は「1」の情報が5ビット下位側にシフトして除算後の商データにおける下位11ビット(第0~第10ビット)に設定されるとともに、当該除算後の商データにおける上位5ビット(第11~第15ビット)に「0」が設定される。本構成において設定可能な取得開始アドレスの最小値は「1001000000000000」(9000H)であるとともに、設定可能な取得開始アドレスの最大値は「1001011111111111」(97FFH)である。取得開始ビット目は、取得データ指定データの下位5ビットのデータである。当該取得開始ビット目は、取得データ指定データの下位1バイトと「00011111B」(「1FH」)との論理積を演算することにより算出される。取得開始ビット目を算出するための演算に用いられる当該「00011111B」は、16ビットの取得データ指定データから当該取得データ指定データにおける下位5ビット(第0~第4ビット)のデータのみを抽出するためのデータである。取得開始ビット目は「0」~「31」のいずれかの整数である。 For example, if the number of bits of data set to specify the acquisition start bit in the acquisition data designation data is "5", the upper 11 bits in the acquisition data designation data are used for the calculation to specify the acquisition start address. At the same time, the lower 5 bits in the acquisition data designation data are used for the calculation for specifying the acquisition start bit. The acquisition start address is calculated by adding the reference address ("9000H") of the data table stored in advance in the TP register 111 to the value obtained by dividing the acquisition data designation data by "32". . The data "32" used for the calculation to specify the acquisition start address is a numerical range represented by 5 bits, which is the number of bits of data set to specify the acquisition start bit in the acquisition data designation data ( "0" to "31"), which is the maximum value of "31" plus "1", which is the fifth power of "2". When the obtained data designation data is divided by the "32" (100000H), the "0" or "1" information set in the 5th to 15th bits of the obtained data designation data is shifted to the lower side by 5 bits. is set to the lower 11 bits (0th to 10th bits) of the quotient data after division, and "0" is set to the upper 5 bits (11th to 15th bits) of the quotient data after the division. . In this configuration, the minimum value of the acquisition start address that can be set is "1001000000000000" (9000H), and the maximum value of the acquisition start address that can be set is "1001011111111111" (97FFH). The acquisition start bit is lower 5-bit data of acquisition data designation data. The acquisition start bit is calculated by ANDing the lower 1 byte of the acquisition data designation data and "00011111B" ("1FH"). The "00011111B" used in the calculation for calculating the acquisition start bit extracts only the data of the lower 5 bits (0th to 4th bits) in the acquired data specifying data from the 16-bit acquired data specifying data. This data is for The acquisition start bit is any integer from "0" to "31".
(6)上記第6の実施形態において、主側ROM64のデータ構成は1つのアドレスに対して2バイトの記憶エリアが設定されている構成としてもよい。特殊LDB命令の取得データ指定データに所定の数値情報を加算することにより、当該所定の数値情報を「16」(2の4乗)で除算する演算の演算結果における商の分だけ取得開始アドレスを更新することができるとともに、当該演算結果における余りの分だけ取得開始ビット目を更新することができる。
(6) In the sixth embodiment, the data structure of the
(7)上記各実施形態において、LDH更新実行回路152によるLDH更新命令が実行された場合に主側ROM64のデータテーブルに設定されている1バイトのデータのうち異なる2つのレジスタ(Wレジスタ104a及びAレジスタ104b)に読み出されるデータのビット数の組合せは、上位4ビット及び下位4ビットの組合せに限定されることはない。LDH更新命令が実行された場合に1バイトのデータのうち異なる2つのレジスタに読み出されるデータのビット数の組合せは、上位1ビット及び下位7ビットの組合せ、上位2ビット及び下位6ビットの組合せ、上位3ビット及び下位5ビットの組合せ、上位5ビット及び下位3ビットの組合せ、上位6ビット及び下位2ビットの組合せ、又は上位7ビット及び下位1ビットの組合せであってもよい。
(7) In each of the above embodiments, two different registers (
(8)LDH更新命令において、データテーブルの1バイトのエリアにおける上位4ビットのデータ及び下位4ビットのデータが設定される領域は、Wレジスタ104aの下位4ビット及びAレジスタ104bにおける下位4ビットに限定されることはない。例えば、LDH更新命令において、1バイトのエリアにおける上位4ビットのデータがWレジスタ104aの第1~第4ビットに設定されるとともに、当該1バイトのエリアにおける下位4ビットのデータがAレジスタ104bの第1~第4ビットに設定される構成としてもよい。本構成では、Wレジスタ104aにおいてデータが設定されなかった第0ビット及び第5~第7ビットに「0」が設定されるとともに、Aレジスタ104bにおいてデータが設定されなかった第0ビット及び第5~第7ビットに「0」が設定される。第0ビット及び第5~第7ビットが「0」で共通している複数種類の1バイトデータをデータテーブルに設定する場合に、当該データテーブルに各1バイトデータの第1~第4ビットのみを集約して設定することにより、当該データテーブルのデータ容量を低減することができる。
(8) In the LDH update instruction, the area in which the upper 4-bit data and the lower 4-bit data in the 1-byte area of the data table are set is the lower 4 bits of the
(9)LDB命令及びLDB更新命令において、データテーブルから取得されたデータが設定される領域は、「転送先」のレジスタにおける下位側領域に限定されることはない。例えば、LDB命令及びLDB更新命令において、データテーブルから取得された3ビットのデータが「転送先」のBレジスタ105aにおける第1~第3ビットに設定される構成としてもよい。当該3ビットのデータがBレジスタ105aに設定された場合、当該Bレジスタ105aにおいてデータが設定されなかった第0ビット及び第4~第7ビットには「0」が設定される。第0ビット及び第4~第7ビットが「0」で共通している複数種類の1バイトデータをデータテーブルに設定する場合に、当該データテーブルに各1バイトデータの第1~第3ビットのみを集約して設定することにより、当該データテーブルのデータ容量を低減することができる。
(9) In the LDB instruction and the LDB update instruction, the area in which the data obtained from the data table is set is not limited to the lower side area in the "transfer destination" register. For example, in the LDB instruction and the LDB update instruction, 3-bit data obtained from the data table may be set to the first to third bits in the "destination"
(10)IYレジスタ109に事前に設定される特定制御用基準アドレス及び非特定制御用基準アドレスがアドレスの上位4ビットを指定するために利用される構成に限定されることはなく、これらの基準アドレスがアドレスの一部又は全体を指定するために利用される構成としてもよい。具体的には、主側RAM65において特定制御用のワークエリアは「1050H」~「134DH」のアドレス範囲に設定されているとともに、非特定制御用のワークエリアは「1350H」~「14FFH」のアドレス範囲に設定されている。IYレジスタ109には、特定制御用の処理の開始時に特定制御用基準アドレスとして「1050H」が設定されるとともに、非特定制御用の処理の開始時に非特定制御用基準アドレスとして「1350H」が設定される。IYレジスタ109に「1050H」が設定されている状態において「LDY BC,19H」という第1LDY命令を実行することにより、「1050H」に「19H」を加算することにより算出される「1069H」をBCレジスタ105に格納することができる。また、IYレジスタ109に「1350H」が設定されている状態において「LDY HL,03H」という第1LDY命令を実行することにより、「1350H」に「03H」を加算することにより算出される「1353H」をHLレジスタ107に格納することができる。
(10) The specific control reference address and the non-specific control reference address preset in the IY register 109 are not limited to the configuration used to specify the upper 4 bits of the address, and these references A configuration may be used in which the address is used to designate part or all of the address. Specifically, in the
(11)IYレジスタ109に設定されている特定制御用基準アドレス(「0000H」)又は非特定制御用基準アドレス(「0300H」)と1バイトの数値情報(例えば「19H」)とを加算する演算処理と、当該演算処理の結果をBCレジスタ105等のペアレジスタに設定する設定処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら2つの処理を実行するための専用の回路を設けることを不要としながら、事前にIYレジスタ109に格納した特定制御用基準アドレス又は非特定制御用基準アドレスを流用するアドレス指定を可能とすることができる。また、これら2つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら2つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(11) Addition of the specific control reference address (“0000H”) or non-specific control reference address (“0300H”) set in the
(12)TPレジスタ111に設定されているデータテーブルの基準アドレス(「9000H」)と12ビットの数値情報(例えば「400H」)とを加算する演算処理と、当該演算処理の結果(「9400H」)をHLレジスタ107等のペアレジスタに設定する設定処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら2つの処理を実行するための専用の回路を設けることを不要としながら、事前にTPレジスタ111に格納したデータテーブルの基準アドレスを流用するアドレス指定を可能とすることができる。また、これら2つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら2つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(12) Arithmetic processing for adding the reference address (“9000H”) of the data table set in the
(13)取得データ指定データの第3~第15ビットに対応する取得開始アドレスを特定する処理と、当該取得指定データの下位3ビットに対応する取得開始ビット目を特定する処理と、取得開始アドレスの取得開始ビット目から取得ビット数分のデータを「転送先」のレジスタにロードする処理と、「転送先」のレジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクする処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら4つの処理を実行するための専用の回路を設けることを不要としながら、データテーブルに設定されている情報をビット単位で指定してビット配列の順番を維持しながら「転送先」のレジスタ(例えばHLレジスタ107)にロードすることができるとともに、当該レジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクすることができる。また、これら4つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら4つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(13) A process of specifying an acquisition start address corresponding to the 3rd to 15th bits of the acquisition data designation data, a process of specifying an acquisition start bit corresponding to the lower 3 bits of the acquisition designation data, and an acquisition start address The process of loading the data for the number of bits to be acquired from the acquisition start bit into the "destination" register, and setting the bits in the "destination" register that are higher than the loaded data to "0". The masking process may be performed by a subroutine on the program. This eliminates the need to provide a dedicated circuit for executing these four processes, while specifying the information set in the data table in units of bits to maintain the order of the bit array, and the "transfer destination". (for example, the HL register 107), and the bits present in the register above the loaded data can be masked with "0". In addition, by configuring the subroutines for executing these four processes to be commonly used in a plurality of processes, the data capacity of the program set in the
(14)IYレジスタ109に格納されているデータ(具体的には「1100H」)とAレジスタ104bに格納されているデータ(例えば「11H」)との和を演算して転送先のアドレス(「1111H」)を算出する処理と、「転送元」のWレジスタ104aに格納されている1バイトのデータを当該転送先にロードする処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら2つの処理を実行するための専用の回路を設けることを不要としながら、事前にIYレジスタ109に格納した情報を流用するアドレス指定を可能とすることができる。また、これら2つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら2つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(14) The sum of the data stored in the IY register 109 (specifically, "1100H") and the data stored in the
(15)データテーブル(例えば変動パターンテーブル64t)に設定されているデータ(例えば判定値HVB1)をDレジスタ106a等のレジスタにロードする処理と、当該データのロード後にHLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら2つの処理を実行するための専用の回路を設けることを不要とすることができる。また、各プログラムにおいて、当該サブルーチンの実行後にHLレジスタ107に格納されているアドレスを更新する処理が設定されている構成と比較して、プログラムのデータ容量を低減することができる。 (15) A process of loading the data (for example, the judgment value HVB1) set in the data table (for example, the fluctuation pattern table 64t) into a register such as the D register 106a, and adding 1 to the value of the HL register 107 after loading the data. and updating the address stored in the HL register 107 may be performed by a subroutine on the program. This makes it unnecessary to provide a dedicated circuit for executing these two processes. In addition, the data capacity of the program can be reduced compared to a configuration in which each program is set to update the address stored in the HL register 107 after execution of the subroutine.
(16)取得データ指定データの第3~第15ビットに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第2ビットに対応する取得開始ビット目を特定する処理と、主側ROM64において取得開始アドレスにおける取得開始ビット目以降に設定されている取得ビット数分のデータを「転送先」のレジスタにおける下位ビットにロードする処理と、「転送先」のレジスタにおける上位ビットを「0」でマスクする処理と、データ転送後にHLレジスタ107の値に今回の取得ビット数を加算して取得データ指定データを更新する処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら5つの処理を実行するための専用の回路を設けることを不要としながら、データテーブルに設定されている情報をビット単位で指定してビット配列の順番を維持しながら「転送先」のレジスタ(例えばHLレジスタ107)にロードすることができるとともに、当該レジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクすることができる。また、データのロード後にHLレジスタ107の値に今回の取得ビット数を加算して取得データ指定データを更新することができる。これら5つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら5つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(16) a process of specifying an acquisition start address corresponding to the 3rd to 15th bits of the acquisition data designation data; a process of specifying an acquisition start bit corresponding to the 0th to 2nd bits of the acquisition designation data; A process of loading the data for the number of acquisition bits set after the acquisition start bit in the acquisition start address in the
(17)取得データ指定データの第4~第15ビットに対応する取得開始アドレスを特定する処理と、当該取得指定データの第0~第3ビットに対応する取得開始ビット目を特定する処理と、主側ROM64において取得開始アドレスにおける取得開始ビット目以降に設定されている取得ビット数分のデータを「転送先」のレジスタにおける下位ビットにロードする処理と、「転送先」のレジスタにおける上位ビットを「0」でマスクする処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら4つの処理を実行するための専用の回路を設けることを不要としながら、データテーブルに設定されている情報をビット単位で指定してビット配列の順番を維持しながら「転送先」のレジスタ(例えばHLレジスタ107)にロードすることができるとともに、当該レジスタのうちロードされたデータよりも上位側に存在するビットを「0」でマスクすることができる。これら4つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら4つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(17) A process of specifying an acquisition start address corresponding to the 4th to 15th bits of the acquisition data designation data, a process of specifying an acquisition start bit corresponding to the 0th to 3rd bits of the acquisition designation data, A process of loading the data for the number of acquisition bits set after the acquisition start bit in the acquisition start address in the
(18)データテーブルにおける1バイトのエリアの上位4ビットに設定されているデータをWレジスタ104aの下位4ビットに設定するとともに当該Wレジスタ104aの上位4ビットを「0」でマスクする処理と、当該1バイトのエリアの下位4ビットに設定されているデータをAレジスタ104bの下位4ビットに設定するとともに当該Aレジスタ104bの上位4ビットを「0」でマスクする処理と、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新する処理と、がプログラム上のサブルーチンで行われる構成としてもよい。これにより、これら3つの処理を実行するための専用の回路を設けることを不要としながら、1バイトのエリアに設定されている上位4ビットのデータ及び下位4ビットのデータを異なる汎用レジスタに読み出して利用可能とすることができるとともに、HLレジスタ107の値を1加算して当該HLレジスタ107に格納されているアドレスを更新することができる。また、これら3つの処理を実行するためのサブルーチンが複数の処理において共通して利用される構成とすることにより、これら3つの処理を実行するために主側ROM64に設定されるプログラムのデータ容量を低減することができる。
(18) A process of setting the data set in the high-
(19)上記各実施形態において、通信用のコマンド(通信用の変動用コマンド及び通信用の通常復帰コマンド)における最上位フレームSFp(pは1又は2)がヘッダHDと第1データフレームFR1との間に設定される構成としてもよい。2つのデータフレームFR1,FR2を含む通信用の変動用コマンドでは、ヘッダHD→第1最上位フレームSF1→第1データフレームFR1→第2データフレームFR2→フッタFTという順番でフレームが設定される。また、10個のデータフレームFR1~FR10を含む通信用の通常復帰コマンドでは、ヘッダHD→第1最上位フレームSF1→第2最上位フレームSF2→第1データフレームFR1~第10データフレームFR10→フッタFTという順番でフレームが設定される。音光側CPU93は、変換前エリア184に格納されている通信用のコマンドのデータ容量が3~9バイトである場合には、当該変換前エリア184における第2エリアRA2に第1最上位フレームSF1が設定されていることを把握することができる。また、音光側CPU93は、変換前エリア184に格納されている通信用のコマンドのデータ容量が10~12バイトである場合には、当該変換前エリア184における第2エリアRA2に第1最上位フレームSF1が設定されているとともに、当該変換前エリア184における第3エリアRA3に第2最上位フレームSF2が設定されていることを把握することができる。
(19) In each of the above embodiments, the most significant frame SFp (p is 1 or 2) in the communication command (communication variation command and communication normal return command) is the header HD and the first data frame FR1. It is good also as a structure set between. In the variation command for communication including two data frames FR1 and FR2, frames are set in the order of header HD→first most significant frame SF1→first data frame FR1→second data frame FR2→footer FT. Further, in the normal return command for communication including ten data frames FR1 to FR10, header HD→first most significant frame SF1→second most significant frame SF2→first data frame FR1 to tenth data frame FR10→footer Frames are set in order of FT. When the data size of the command for communication stored in the
(20)上記各実施形態において、通信用のコマンド(通信用の変動用コマンド及び通信用の通常復帰コマンド)における最上位フレームSFp(pは1又は2)がフッタFTの直前に設定される構成としてもよい。2つのデータフレームFR1,FR2を含む通信用の変動用コマンドでは、ヘッダHD→第1データフレームFR1→第2データフレームFR2→第1最上位フレームSF1→フッタFTという順番でフレームが設定される。また、10個のデータフレームFR1~FR10を含む通信用の通常復帰コマンドでは、ヘッダHD→第1データフレームFR1~第10データフレームFR10→第1最上位フレームSF1→第2最上位フレームSF2→フッタFTという順番でフレームが設定される。音光側CPU93は、変換前エリア184に格納されている通信用のコマンドのデータ容量が3~9バイトである場合には、当該変換前エリア184においてフッタFTが格納されているエリアの1つ前のエリアに第1最上位フレームSF1が設定されていることを把握することができる。また、音光側CPU93は、変換前エリア184に格納されている通信用のコマンドのデータ容量が10~12バイトである場合には、当該変換前エリア184においてフッタFTが格納されているエリアの2つ前のエリアに第1最上位フレームSF1が設定されているとともに、フッタFTが格納されているエリアの1つ前のエリアに第2最上位フレームSF2が設定されていることを把握することができる。
(20) In each of the above embodiments, the configuration in which the highest frame SFp (p is 1 or 2) in the commands for communication (variation command for communication and normal return command for communication) is set immediately before the footer FT. may be In the variation command for communication including two data frames FR1 and FR2, frames are set in the order of header HD→first data frame FR1→second data frame FR2→first most significant frame SF1→footer FT. Further, in the normal return command for communication including ten data frames FR1 to FR10, header HD→first data frame FR1 to tenth data frame FR10→first most significant frame SF1→second most significant frame SF2→footer Frames are set in order of FT. When the data size of the command for communication stored in the
(21)上記各実施形態において、ヘッダHDとヘッダHD以外のデータとの識別に利用されるビットは各フレームにおける最上位ビット(第7ビット)に限られることはない。例えばヘッダHDとヘッダHD以外のデータとの識別に利用されるビットが各フレームにおける最下位ビット(第0ビット)である構成としてもよい。通信用のコマンド(通信用の変動用コマンド及び通信用の通常復帰コマンド)において、ヘッダHDの最下位ビットには「1」の情報がセットされる一方、ヘッダHD以外のデータにおける最下位ビットには「0」の情報がセットされる。音光側受信回路96は、各フレームにおける最下位ビットの状態に基づいて当該フレームがヘッダHDであるか否かを把握することができる。本構成において、通信用のコマンドには、各データフレームFRmの最下位ビットにおける「0」又は「1」の情報を集めた最下位フレームが設定される。第1最下位フレームの第nビット(nは1~7のいずれかの整数)は第nデータフレームFRnに対応している。また、第2最下位フレームの第pビット(pは1~3のいずれかの整数)は第(p+7)データフレームFR(p+7)に対応している。音光側CPU93は、通信用のコマンドに含まれている最下位フレームの各ビットの情報を変換後コマンドにおいて当該ビットに対応するデータフレームFRmの最下位ビットに設定する。これにより、通信時はヘッダHDとヘッダHD以外のフレームとを識別可能な通信用のコマンドとしながら、音光側CPU93にて利用される前に当該通信用のコマンドをデータフレームFRmの最下位ビットに「1」が設定され得る変換後コマンドに変換することができる。
(21) In each of the above embodiments, the bit used to distinguish between the header HD and data other than the header HD is not limited to the most significant bit (seventh bit) in each frame. For example, the least significant bit (0th bit) in each frame may be used to distinguish between the header HD and data other than the header HD. In commands for communication (variation command for communication and normal return command for communication), information "1" is set in the least significant bit of the header HD, while information other than the header HD is set to "1" in the least significant bit. is set to "0" information. The sound/
(22)上記各実施形態において、最上位フレームSF1,SF2に設定するデータを退避エリア182,183に退避させておく構成に代えて、レジスタ(例えばDレジスタ106a及びEレジスタ106b)に退避させておく構成としてもよい。具体的には、2つのデータフレームFR1,FR2を含む通信用の変動用コマンドを送信待機バッファ175に設定する場合、事前に各データフレームFR1,FR2に設定されるデータにおける最上位ビット(第7ビット)のデータをDレジスタ106aに退避させておく。また、10個のデータフレームFR1~FR10を含む通信用の通常復帰コマンドを送信待機バッファ175に設定する場合、事前に第1~第7データフレームFR1~FR7に設定されるデータにおける最上位ビット(第7ビット)のデータをDレジスタ106aに退避させておくとともに、第8~第10データフレームFR8~FR10に設定されるデータにおける最上位ビット(第7ビット)のデータをEレジスタ106bに退避させておく。このように、最上位ビットのデータをレジスタに退避させる構成とすることにより、特定制御用のワークエリア121において当該最上位ビットのデータを退避させるための専用エリアを不要とすることができる。
(22) In each of the above embodiments, instead of saving the data to be set in the top frames SF1 and SF2 to the save
(23)主側CPU63から音光側CPU93に送信される通信用のコマンドに3つ以上の最上位フレームが設定されている構成としてもよい。例えば、通信用のコマンドに15個のデータフレームFR1~FR16が設定されている場合、当該通信用のコマンドには、第1~第7データフレームFR1~FR7における最上位ビットの情報が集約されている第1最上位フレームSF1、第8~第14データフレームFR8~FR14における最上位ビットの情報が集約されている第2最上位フレームSF2、及び第15~第16データフレームFR15~FR16における最上位ビットの情報が集約されている第3最上位フレームSF3が設定されている。上記第1の実施形態において既に説明したとおり、通信用のコマンドに含まれているデータフレームFRmの数が「7」の倍数である場合には、当該通信用のコマンドに含まれているデータフレームFRmの数を「7」で除算した場合における商の数の最上位フレームSFpが当該通信用のコマンドに設定されている。また、通信用のコマンドに含まれているデータフレームFRmの数が「7」の倍数ではない場合には、当該通信用のコマンドに含まれているデータフレームFRmの数を「7」で除算した場合における商の数よりも「1」大きい数の最上位フレームSFpが当該通信用のコマンドに設定されている。これにより、通信用のコマンドの受信後に当該通信用のコマンドに含まれている全てのデータフレームFRmにおける最上位のビットに設定される情報を最上位フレームSFpに設定することができる。
(23) A configuration may be adopted in which three or more highest-level frames are set in the communication command transmitted from the
(24)上記各実施形態において、音光側RAM95に、主側CPU63から受信したコマンドに1対1で対応させて当該コマンドを格納するための専用のエリアが設定されている構成としてもよい。具体的には、音光側RAM95には、変換後変動用コマンドを格納するための変動用コマンド格納エリア、及び変換後通常復帰コマンドを格納するための通常復帰コマンド格納エリアが設けられている。変動用コマンド格納エリアは4バイトからなるエリアであるとともに、通常復帰コマンド格納エリアは12バイトからなるエリアである。音光側CPU93が主側CPU63から通信用の変動用コマンドを受信した場合、当該通信用の変動用コマンドは変換後変動用コマンドに変換されて変動用コマンド格納エリアに格納される。これにより、音光側CPU93において変換後変動用コマンドが利用されるまで、当該コマンドが他のコマンドによって上書きされてしまうことを防止しながら、当該コマンドを変動用コマンド格納エリアに記憶しておくことができる。音光側CPU93が主側CPU63から通信用の通常復帰コマンドを受信した場合、当該通信用の通常復帰コマンドは変換後通常復帰コマンドに変換されて通常復帰コマンド格納エリアに格納される。これにより、音光側CPU93において変換後通常復帰コマンドが利用されるまで、当該コマンドが他のコマンドによって上書きされてしまうことを防止しながら、当該コマンドを通常復帰コマンド格納エリアに記憶しておくことができる。
(24) In each of the above embodiments, the sound and
(25)上記各実施形態において、主側ROM64に「設定1」~「設定6」に共通する1種類のみの高確当否テーブル64gが記憶されている構成に代えて、主側ROM64に「設定1」~「設定6」の設定状態に1対1で対応させて高確当否テーブルが記憶されている構成としてもよい。これらの高確当否テーブルは、高い設定値ほど大当たり結果の当選確率が高くなるように設定されている。具体的には、設定1用の高確当否テーブルには大当たり結果となる値が250個設定されている。設定1用の高確当否テーブルが参照された場合には1/32で大当たり結果となる。設定2用の高確当否テーブルには大当たり結果となる値が260個設定されている。設定2用の高確当否テーブルが参照された場合には約1/30.8で大当たり結果となる。設定3用の高確当否テーブルには大当たり結果となる値が270個設定されている。設定3用の高確当否テーブルが参照された場合には約1/29.6で大当たり結果となる。設定4用の高確当否テーブルには大当たり結果となる値が280個設定されている。設定4用の高確当否テーブルが参照された場合には約1/28.6で大当たり結果となる。設定5用の高確当否テーブルには大当たり結果となる値が290個設定されている。設定5用の高確当否テーブルが参照された場合には約1/27.6で大当たり結果となる。設定6用の高確当否テーブルには大当たり結果となる値が300個設定されている。設定6用の高確当否テーブルが参照された場合には約1/26.7で大当たり結果となる。パチンコ機10の設定状態が高い設定値である方が高確率モードにおいて大当たり結果が発生し易くなるとともに、遊技者にとって有利となる。これにより、遊技の興趣向上を図ることができる。
(25) In each of the above embodiments, instead of the configuration in which only one type of high accuracy table 64g common to "setting 1" to "setting 6" is stored in the
(26)上記各実施形態において、パチンコ機10への動作電力の供給開始時における設定キー挿入部68a及びリセットボタン68cの操作態様に応じて、設定値更新処理が実行される場合と、設定確認処理が実行される場合と、RAMクリア処理が実行される場合と、がある構成としてもよい。具体的には、設定キー挿入部68aのON操作が行われている状態であるとともにリセットボタン68cのON操作が行われている状態でパチンコ機10への動作電力の供給が開始された場合には、パチンコ機10の設定値を更新可能とする設定値更新処理が実行されるとともに、当該設定値更新処理の終了後に主側RAM65に記憶されている情報をクリアするRAMクリア処理が実行される。また、設定キー挿入部68aのON操作が行われている状態であるとともにリセットボタン68cのON操作が行われていない状態でパチンコ機10への動作電力の供給が開始された場合には、パチンコ機10における現状の設定値を確認可能とする設定確認処理が実行される。さらにまた、設定キー挿入部68aのON操作が行われていない状態であるとともにリセットボタン68cのON操作が行われている状態でパチンコ機10への動作電力の供給が開始された場合には、上述したRAMクリア処理が実行される。このように、パチンコ機10への動作電力の供給開始時における設定キー挿入部68a及びリセットボタン68cの操作態様に応じて、設定値更新処理が実行される場合と、設定確認処理が実行される場合と、RAMクリア処理が実行される場合と、がある構成とすることにより、遊技ホールの管理者によるパチンコ機10の管理を容易化することができる。
(26) In each of the above embodiments, depending on the operation mode of the setting key insertion unit 68a and the
(27)主制御装置60から送信されるコマンドに基づいて、音声発光制御装置90により表示制御装置89が制御される構成に代えて、主制御装置60から送信されるコマンドに基づいて、表示制御装置89が音声発光制御装置90を制御する構成としてもよい。また、音声発光制御装置90と表示制御装置89とが別々に設けられた構成に代えて、両制御装置が一の制御装置として設けられた構成としてもよく、それら両制御装置のうち一方の機能が主制御装置60に集約されていてもよく、それら両制御装置の両機能が主制御装置60に集約されていてもよい。また、主制御装置60から音声発光制御装置90に送信されるコマンドの内容や、音声発光制御装置90から表示制御装置89に送信されるコマンドの内容も任意である。
(27) Display control based on a command sent from the
(28)上記各実施形態とは異なる他のタイプのパチンコ機等、例えば特別装置の特定領域に遊技球が入ると電動役物が所定回数開放するパチンコ機や、特別装置の特定領域に遊技球が入ると権利が発生して大当たりとなるパチンコ機、他の役物を備えたパチンコ機、アレンジボール機、雀球等の遊技機にも、本発明を適用できる。 (28) Other types of pachinko machines different from the above embodiments, such as a pachinko machine in which an electric accessory is released a predetermined number of times when a game ball enters a specific area of a special device, or a game ball in a specific area of a special device The present invention can also be applied to a pachinko machine in which a right is generated and a jackpot is obtained when a coin is entered, a pachinko machine equipped with other accessories, an arrangement ball machine, a mahball, or the like.
また、弾球式ではない遊技機、例えば、複数種の図柄が周方向に付された複数のリールを備え、メダルの投入及びスタートレバーの操作によりリールの回転を開始し、ストップスイッチが操作されるか所定時間が経過することでリールが停止した後に、表示窓から視認できる有効ライン上に特定図柄又は特定図柄の組合せが成立していた場合にはメダルの払い出し等といった特典を遊技者に付与するスロットマシンにも本発明を適用できる。 In addition, a game machine that is not a bullet type, for example, is equipped with a plurality of reels on which a plurality of types of patterns are attached in the circumferential direction. After the reels stop due to the elapse of a predetermined time, if a specific pattern or a combination of specific patterns is established on the effective line that can be visually recognized from the display window, the player is given a privilege such as the payout of medals. The present invention can also be applied to a slot machine that
また、外枠に開閉可能に支持された遊技機本体に貯留部及び取込装置を備え、貯留部に貯留されている所定数の遊技球が取込装置により取り込まれた後にスタートレバーが操作されることによりリールの回転を開始する、パチンコ機とスロットマシンとが融合された遊技機にも、本発明を適用できる。 In addition, the gaming machine main body which is openably and closably supported by the outer frame is provided with a storage portion and a take-in device, and the start lever is operated after a predetermined number of game balls stored in the storage portion are taken in by the take-in device. The present invention can also be applied to a gaming machine that combines a pachinko machine and a slot machine, in which the reels start rotating.
<上記各実施形態から抽出される発明群について>
以下、上述した各実施形態から抽出される発明群の特徴について、必要に応じて効果等を示しつつ説明する。なお以下においては、理解の容易のため、上記各実施形態において対応する構成を括弧書き等で適宜示すが、この括弧書き等で示した具体的構成に限定されるものではない。
<Invention groups extracted from the above embodiments>
Hereinafter, the features of the group of inventions extracted from each of the above-described embodiments will be described, showing effects and the like as necessary. In the following description, for ease of understanding, configurations corresponding to the above-described embodiments are appropriately shown in parentheses or the like, but are not limited to the specific configurations shown in parentheses or the like.
<特徴A群>
特徴A1.利用すべき記憶エリアの所定アドレス(第1LDY命令、第2LDY命令、LDT命令、LDB命令、LDB更新命令及び特殊LDB命令における転送元を指定するアドレス)を特定する特定手段(第1LDY実行回路156による第1LDY命令を実行する機能、LDT実行回路149によるLDT命令を実行する機能、LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、第2LDY実行回路164による第2LDY命令を実行する機能、特殊LD実行回路194における特殊LD命令を実行する機能、特殊LDB実行回路201における特殊LDB命令を実行する機能)と、
当該特定手段により特定された前記所定アドレスに対応する記憶エリアを利用して所定処理(転送元の情報を転送する処理)を実行する所定処理実行手段(第1LDY実行回路156による第1LDY命令を実行する機能、LDT実行回路149によるLDT命令を実行する機能、LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、第2LDY実行回路164による第2LDY命令を実行する機能、特殊LD実行回路194における特殊LD命令を実行する機能、特殊LDB実行回路201における特殊LDB命令を実行する機能)と、
を備えた遊技機において、
前記所定アドレスに含まれる複数ビットのうち一部のビットの情報である第1所定アドレス情報(特定制御用基準アドレス、非特定制御用基準アドレス、データテーブルの基準アドレス)を記憶することが可能な所定記憶手段(IYレジスタ109、TPレジスタ111)を備え、
前記特定手段は、前記所定アドレスに含まれる前記複数ビットのうち前記一部のビットとは異なるビットの情報である第2所定アドレス情報(第1LDY命令、第2LDY命令及び特殊LD命令ではアドレス情報の下位1バイト、LDT命令、LDB命令、LDB更新命令及び特殊LDB命令ではアドレス情報の下位12ビット)をプログラムから特定し、その特定した第2所定アドレス情報及び前記所定記憶手段に記憶された前記第1所定アドレス情報から前記所定アドレスを特定することを特徴とする遊技機。
<Characteristic group A>
Feature A1. Specifying means (by the first LDY execution circuit 156) for specifying a predetermined address of the storage area to be used (the address specifying the transfer source in the first LDY instruction, the second LDY instruction, the LDT instruction, the LDB instruction, the LDB update instruction, and the special LDB instruction) Function of executing the first LDY instruction, function of executing the LDT instruction by the
Predetermined process executing means (executing the first LDY instruction by the first LDY executing circuit 156) for executing the predetermined process (processing for transferring the information of the transfer source) using the storage area corresponding to the predetermined address specified by the specifying means function to execute the LDT instruction by the
In a game machine equipped with
It is possible to store first predetermined address information (reference address for specific control, reference address for non-specific control, reference address of data table) which is information of a part of the plurality of bits included in the predetermined address. Predetermined storage means (IY register 109, TP register 111) are provided,
The identifying means may provide second predetermined address information (address information in the first LDY instruction, the second LDY instruction and the special LD instruction), which is information of bits different from the part of the bits included in the predetermined address. (lower 1 byte, LDT instruction, LDB instruction, LDB update instruction and special LDB instruction, lower 12 bits of address information) are specified from the program, and the specified second predetermined address information and the second address information stored in the predetermined storage means are specified. 1. A gaming machine, wherein the predetermined address is specified from predetermined address information.
特徴A1によれば、プログラムから特定した第2所定アドレス情報及び所定記憶手段に記憶された第1所定アドレス情報から所定アドレスを特定するため、所定アドレスの全体がプログラムに設定されている構成と比較して、所定アドレスを特定するためにプログラムに設定する情報のデータ容量を低減することができる。 According to feature A1, since the predetermined address is specified from the second predetermined address information specified from the program and the first predetermined address information stored in the predetermined storage means, the entire predetermined address is set in the program. As a result, the data volume of information set in the program to specify the predetermined address can be reduced.
特徴A2.前記所定記憶手段は、制御手段に設けられた所定のレジスタ(IYレジスタ109、TPレジスタ111)であることを特徴とする特徴A1に記載の遊技機。 Feature A2. The game machine according to feature A1, wherein the predetermined storage means is a predetermined register (IY register 109, TP register 111) provided in the control means.
特徴A2によれば、制御手段は、所定アドレスを特定するために利用される第1所定アドレス情報が記憶されている所定のレジスタに容易にアクセスすることができる。制御手段に設けられた所定のレジスタ以外に第1所定アドレス情報を記憶するための専用の記憶領域を設けることを不要とすることができる。 According to feature A2, the control means can easily access the predetermined register storing the first predetermined address information used to specify the predetermined address. It is possible to eliminate the need to provide a dedicated storage area for storing the first predetermined address information other than the predetermined register provided in the control means.
特徴A3.前記特定手段が特定する前記所定アドレスの範囲が、前記所定アドレスに含まれる複数ビットのうち一部のビットの情報である前記第1所定アドレス情報が共通する第1アドレス範囲(「0000H」~「00FFH」)から、当該一部のビットの情報である前記第1所定アドレス情報が前記第1アドレス範囲とは異なるアドレス情報(「0300H」)で共通する第2アドレス範囲(「0303H」~「03FFH」)に変更される場合に、前記所定記憶手段の情報を前記第1所定アドレス情報から前記異なるアドレス情報(「0300H」)に変更する変更手段(主側CPU63におけるステップS1707の処理を実行する機能)を備えていることを特徴とする特徴A1又はA2に記載の遊技機。 Feature A3. The predetermined address range specified by the specifying means is a first address range (“0000H” to “ 00FFH”) to a second address range (“0303H” to “03FFH”) in which the first predetermined address information, which is the information of the part of bits, is common to the address information (“0300H”) different from the first address range (“0303H” to “03FFH”). ”), changing means for changing the information in the predetermined storage means from the first predetermined address information to the different address information (“0300H”) (the function of executing the processing of step S1707 in the main CPU 63 ), the gaming machine according to feature A1 or A2.
特徴A3によれば、特定手段が第1アドレス範囲内で所定アドレスを特定する状況においては所定記憶手段に記憶された第1所定アドレス情報を利用することができるとともに、特定手段が第2アドレス範囲内で所定アドレスを特定する状況においては所定記憶手段に記憶された異なるアドレス情報を利用することができる。 According to feature A3, in a situation where the identifying means identifies the predetermined address within the first address range, the first predetermined address information stored in the predetermined storage means can be used, and the identifying means can use the second address range. Different address information stored in the predetermined storage means can be used in situations where a predetermined address is specified in the memory.
特徴A4.第1特定処理(特定制御用の処理)を実行する第1特定処理実行手段(主側CPU63における特定制御用の処理を実行する機能)と、
第2特定処理(非特定制御用の処理)を実行する第2特定処理実行手段(主側CPU63における非特定制御用の処理を実行する機能)と、
を備え、
前記所定処理実行手段は、前記第1特定処理が実行されている状況においては、前記第1アドレス範囲の中から前記特定手段により特定された前記所定アドレスに対応する記憶エリアを利用して前記所定処理を実行し、前記第2特定処理が実行されている状況においては、前記第2アドレス範囲の中から前記特定手段により特定された前記所定アドレスに対応する記憶エリアを利用して前記所定処理を実行し、
前記変更手段は、前記第1特定処理が実行されている状況において前記第2特定処理が開始される場合に、前記所定記憶手段の情報を前記第1所定アドレス情報から前記異なるアドレス情報に変更することを特徴とする特徴A3に記載の遊技機。
Feature A4. a first specific process executing means (a function of executing a specific control process in the main CPU 63) for executing a first specific process (a process for specific control);
Second specific process execution means (function for executing non-specific control process in main CPU 63) for executing second specific process (process for non-specific control);
with
The predetermined process executing means uses the storage area corresponding to the predetermined address specified by the specifying means from the first address range in a situation where the first specifying process is being executed. In a situation where the process is executed and the second identification process is being executed, the predetermined process is performed by using the storage area corresponding to the predetermined address identified by the identification means from the second address range. run,
The changing means changes the information in the predetermined storage means from the first predetermined address information to the different address information when the second identifying process is started while the first identifying process is being executed. The gaming machine according to feature A3, characterized by:
特徴A4によれば、第1特定処理を実行している状況では特定アドレスを特定するために所定記憶手段に記憶された第1所定アドレス情報を利用することができるとともに、第2特定処理を実行している状況では特定アドレスを特定するために所定記憶手段に記憶された異なるアドレス情報を利用することができる。 According to feature A4, in a situation where the first specifying process is being executed, the first predetermined address information stored in the predetermined storage means can be used to specify the specific address, and the second specifying process is executed. In such situations, different address information stored in the predetermined storage means can be used to identify the particular address.
特徴A5.前記所定処理実行手段は、前記第1特定処理が実行されている状況において、前記所定記憶手段に格納されている前記第1所定アドレス情報を利用して前記第1アドレス範囲に含まれている前記所定アドレスを特定し、前記所定記憶手段に格納されている情報を利用せずに前記第1アドレス範囲及び前記第2アドレス範囲と重複しない第3アドレス範囲(「0100H」~「02FFH」)のアドレスを特定することを特徴とする特徴A4に記載の遊技機。 Feature A5. The predetermined process executing means uses the first predetermined address information stored in the predetermined storage means to determine the address included in the first address range in a situation where the first specific process is being executed. Addresses in a third address range (“0100H” to “02FFH”) that do not overlap with the first address range and the second address range without specifying a predetermined address and using information stored in the predetermined storage means The gaming machine according to feature A4, characterized in that it specifies .
特徴A5によれば、第1特定処理が実行されている状況において、第1アドレス範囲の所定アドレス及び第3アドレス範囲のアドレスを特定することができる。このため、第1特定処理が実行されている状況において第1アドレス範囲の所定アドレスのみが特定される構成と比較して、第1特定処理が実行されている状況において特定可能なアドレスの範囲を広く確保することができる。第1特定処理が実行されている状況において、第1アドレス範囲の所定アドレスが特定される場合には所定記憶手段に格納されている第1所定アドレス情報が利用される一方、第3アドレス範囲のアドレスが特定される場合には所定記憶手段に格納されている情報が利用されない。このため、第1特定処理が実行されている状況において、所定記憶手段に第1所定アドレス情報が設定されている状態を固定することができる。これにより、当該状況において、所定記憶手段に設定されている情報を変更する処理、及び当該所定記憶手段の情報を当該変更の前の情報に戻す処理を不要とすることができる。よって、第1特定処理を実行するためのプログラムのデータ容量を低減することができる。 According to feature A5, it is possible to specify the predetermined addresses in the first address range and the addresses in the third address range in a situation where the first specifying process is being executed. For this reason, compared to a configuration in which only predetermined addresses in the first address range are specified in a situation in which the first specifying process is executed, the range of addresses that can be specified in the situation in which the first specifying process is being executed is increased. can be widely secured. When the predetermined address in the first address range is identified in the situation where the first identification process is executed, the first predetermined address information stored in the predetermined storage means is used, while the third address range information is used. When the address is specified, the information stored in the predetermined storage means is not used. Therefore, it is possible to fix the state in which the first predetermined address information is set in the predetermined storage means while the first specifying process is being executed. As a result, in this situation, it is possible to eliminate the need for the process of changing the information set in the predetermined storage means and the process of returning the information in the predetermined storage means to the information before the change. Therefore, the data capacity of the program for executing the first specific process can be reduced.
特徴A6.前記第1特定処理を実行するためのプログラムに前記第1アドレス範囲の前記所定アドレスを特定するための前記第2所定アドレス情報が出現する回数は、当該プログラムに前記第3アドレス範囲のアドレスを特定するための情報が出現する回数よりも多いことを特徴とする特徴A5に記載の遊技機。 Feature A6. The number of times the second predetermined address information for specifying the predetermined address in the first address range appears in the program for executing the first specifying process specifies the address in the third address range in the program. The gaming machine according to feature A5, wherein the number of appearances of the information for playing is greater than the number of appearances.
特徴A6によれば、第1特定処理を実行するためのプログラムのデータ容量を低減することができる。 According to feature A6, it is possible to reduce the data volume of the program for executing the first specific process.
特徴A7.動作電力の供給開始時に前記第1所定アドレス情報を前記所定記憶手段に設定する情報設定手段(主側CPU63におけるステップS103の処理を実行する機能)を備えていることを特徴とする特徴A1乃至A6のいずれか1に記載の遊技機。 Feature A7. Characteristics A1 to A6 characterized by comprising information setting means (a function of executing the processing of step S103 in the main CPU 63) for setting the first predetermined address information in the predetermined storage means when supply of operating power is started. The gaming machine according to any one of 1.
特徴A7によれば、動作電力の供給開始時に第1所定アドレス情報を所定記憶手段に設定することにより、動作電力の供給開始直後から特定アドレスを特定するために所定記憶手段に記憶された第1所定アドレス情報を利用可能とすることができる。 According to feature A7, by setting the first predetermined address information in the predetermined storage means when supply of operating power is started, the first address information stored in the predetermined storage means for specifying the specific address immediately after the supply of operating power is started. Predetermined address information may be available.
特徴A8.記憶エリア毎にアドレスが設定されている情報記憶手段(主側ROM64)を備え、
前記特定手段は、前記所定アドレスとして、プログラムから特定した前記第2所定アドレス情報及び前記所定記憶手段に記憶された前記第1所定アドレス情報から前記情報記憶手段の記憶エリアのアドレスを特定することを特徴とする特徴A1乃至A7のいずれか1に記載の遊技機。
Feature A8. Equipped with information storage means (main ROM 64) in which an address is set for each storage area,
The specifying means specifies, as the specified address, the address of the storage area of the information storage means from the second specified address information specified from the program and the first specified address information stored in the specified storage means. The gaming machine according to any one of the characterizing features A1 to A7.
特徴A8によれば、情報記憶手段における記憶エリアのアドレスを特定する場合に所定記憶手段に記憶されている第1所定アドレス情報を利用することができる。このため、情報記憶手段における記憶エリアのアドレスを指定するために当該アドレスの情報の全体をプログラムに設定する構成と比較して、情報記憶手段における記憶エリアのアドレスを指定するためにプログラムに設定される情報のデータ容量を低減することができる。 According to feature A8, the first predetermined address information stored in the predetermined storage means can be used when specifying the address of the storage area in the information storage means. For this reason, compared to the configuration in which the entire information of the address is set in the program in order to specify the address of the storage area in the information storage means, the program is set in the program to specify the address of the storage area in the information storage means. It is possible to reduce the data capacity of the information to be stored.
特徴A9.記憶エリア毎にアドレスが設定されている情報記憶手段(主側ROM64)と、
前記情報記憶手段に記憶されている第1情報群(第4の実施形態における第1初期化テーブル64y及び第2初期化テーブル64z)を利用して第1処理(第4の実施形態における電源投入設定処理)を実行する第1処理実行手段(主側CPU63における行番号「2801」~「2806」の処理を実行する機能)と、
前記情報記憶手段に記憶されている第2情報群(第4の実施形態における乱数最大値テーブル64α)を利用して第2処理(第4の実施形態における乱数最大値設定処理)を実行する第2処理実行手段(主側CPU63におけるステップS3001~ステップS3006の処理を実行する機能)と、
を備え、
前記特定手段は、前記第1処理の開始時に、前記第2所定アドレス情報をプログラムから特定し、その特定した第2所定アドレス情報及び前記所定記憶手段に記憶された前記第1所定アドレス情報から前記所定アドレスとして、前記情報記憶手段において前記第1情報群が設定されている特定アドレス範囲(「9400H」~「940BH」のアドレス範囲)における最初のアドレスを特定する手段(第4の実施形態における主側CPU63の行番号「2801」の処理を実行する機能)を備えており、
前記特定アドレス範囲における最後のアドレスは、前記情報記憶手段において前記第2情報群が設定されているアドレス範囲における最初のアドレスと同じ共通アドレス(「940BH」)であることを特徴とする特徴A1乃至A8のいずれか1に記載の遊技機。
Feature A9. information storage means (main-side ROM 64) in which an address is set for each storage area;
Using the first information group (the first initialization table 64y and the second initialization table 64z in the fourth embodiment) stored in the information storage means, the first processing (power-on setting processing) (function for executing the processing of line numbers “2801” to “2806” in the main side CPU 63);
The second processing (random number maximum value setting processing in the fourth embodiment) is executed using the second information group (random number maximum value table 64α in the fourth embodiment) stored in the information storage means. 2 processing execution means (function for executing the processing of steps S3001 to S3006 in the main CPU 63);
with
The specifying means specifies the second predetermined address information from the program at the start of the first processing, and the specified second predetermined address information and the first predetermined address information stored in the predetermined storage means Means for specifying, as a predetermined address, the first address in the specific address range (the address range of "9400H" to "940BH") in which the first information group is set in the information storage means (the main address in the fourth embodiment). function to execute the processing of line number "2801" of the side CPU 63),
Characteristic features A1 through A1, characterized in that the last address in the specific address range is the same common address ("940BH") as the first address in the address range in which the second information group is set in the information storage means The gaming machine according to any one of A8.
特徴A9によれば、第1情報群が設定されているアドレス範囲における最後のアドレスと第2情報群が設定されているアドレス範囲における最初のアドレスとが異なるアドレスである構成と比較して、情報記憶手段における第1情報群及び第2情報群の合計のデータ容量を低減することができる。プログラムから特定した第2所定アドレス情報及び所定記憶手段に記憶された第1所定アドレス情報から特定アドレス範囲における最初のアドレスを特定するため、当該アドレスの全体がプログラムに設定されている構成と比較して、特定アドレス範囲における最初のアドレスを特定するためにプログラムに設定する情報のデータ容量を低減することができる。 According to feature A9, compared to the configuration in which the last address in the address range in which the first information group is set and the first address in the address range in which the second information group is set are different addresses, information The total data capacity of the first information group and the second information group in the storage means can be reduced. In order to specify the first address in the specified address range from the second specified address information specified from the program and the first specified address information stored in the specified storage means, the entire address is compared with the configuration set in the program. Therefore, it is possible to reduce the data volume of information set in the program to specify the first address in the specific address range.
特徴A10.前記情報記憶手段において前記共通アドレスに対応する記憶エリアには、所定共通情報(「63H」)が設定されており、
前記第1処理実行手段は、前記所定共通情報を利用して前記第1処理を終了し、
前記第2処理実行手段は、前記第2処理の開始時に前記所定共通情報を情報設定領域に設定することを特徴とする特徴A9に記載の遊技機。
Feature A10. Predetermined common information ("63H") is set in a storage area corresponding to the common address in the information storage means,
The first process executing means uses the predetermined common information to end the first process,
The gaming machine according to feature A9, wherein the second process executing means sets the predetermined common information in an information setting area when starting the second process.
特徴A10によれば、第2処理において情報設定領域に設定される所定共通情報を利用して第1処理が終了される。このため、情報設定領域に設定される所定共通情報とは別に、情報記憶手段に第1処理を終了させるための情報が設定されている構成と比較して、情報記憶手段における第1情報群及び第2情報群の合計のデータ容量を低減することができる。 According to feature A10, the first process is terminated using the predetermined common information set in the information setting area in the second process. For this reason, compared to the configuration in which information for ending the first process is set in the information storage means separately from the predetermined common information set in the information setting area, the first information group in the information storage means and the The total data capacity of the second information group can be reduced.
特徴A11.前記第1処理実行手段は、
前記共通アドレスに対応する記憶エリアに設定されている所定共通情報(「63H」)を所定共通記憶手段(Eレジスタ106b)に設定する所定共通設定手段(主側CPU63における行番号「2903」の命令を実行する機能)と、
前記所定共通情報が前記所定共通記憶手段に設定されていることに基づいて前記第1処理を終了する所定終了手段(主側CPU63における行番号「2904」の命令を実行する機能)と、
を備えており、
前記第2処理実行手段は、前記第1処理の終了時に前記所定共通記憶手段に設定されている前記所定共通情報を利用して前記第2処理を実行することを特徴とする特徴A10に記載の遊技機。
Feature A11. The first processing execution means is
Predetermined common setting means (command of line number "2903" in main CPU 63) for setting predetermined common information ("63H") set in the storage area corresponding to the common address in predetermined common storage means (E register 106b) function) and
a predetermined termination means (a function of executing the command of line number "2904" in the main CPU 63) for terminating the first process based on the fact that the predetermined common information is set in the predetermined common storage means;
and
The feature A10 according to feature A10, wherein the second process execution means executes the second process using the predetermined common information set in the predetermined common storage means at the end of the first process. game machine.
特徴A11によれば、第2処理の開始時に所定共通情報を所定共通記憶手段に設定する処理を省略することができる。これにより、第2処理を実行するためのプログラムのデータ容量を低減することができる。 According to feature A11, it is possible to omit the process of setting the predetermined common information in the predetermined common storage means at the start of the second process. Thereby, the data capacity of the program for executing the second process can be reduced.
なお、特徴A1~A11の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features A1 to A11, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
上記特徴A群に係る発明によれば、以下の課題を解決することが可能である。 According to the invention according to the characteristic group A, the following problems can be solved.
遊技機としてパチンコ機やスロットマシンなどが知られている。例えば、パチンコ機は、遊技者に付与された遊技球を貯留する皿貯留部を遊技機前面部に備えており、当該皿貯留部に貯留された遊技球が遊技球発射装置に案内されて、遊技者の発射操作に応じて遊技領域に向けて発射される。そして、例えば遊技領域に設けられた入球部に遊技球が入球した場合に、例えば払出装置から皿貯留部に遊技球が払い出される。また、パチンコ機においては、皿貯留部として上側皿貯留部と下側皿貯留部とを備えた構成も知られており、この場合、上側皿貯留部に貯留された遊技球が遊技球発射装置に案内され、当該上側皿貯留部にて余剰となった遊技球が下側皿貯留部に排出される。 Pachinko machines, slot machines, and the like are known as game machines. For example, a pachinko machine is equipped with a plate storage section for storing game balls given to a player in the front part of the gaming machine, and the game balls stored in the plate storage section are guided to the game ball launching device, It is shot toward the game area according to the player's shooting operation. Then, for example, when a game ball enters a ball entry portion provided in the game area, the game ball is paid out from the payout device to the plate storage portion, for example. Further, in a pachinko machine, there is also known a configuration in which an upper plate storage portion and a lower plate storage portion are provided as the plate storage portions. , and surplus game balls in the upper plate storage portion are discharged to the lower plate storage portion.
また、スロットマシンでは、メダルがベットされている状況でスタートレバーが操作されて新たなゲームが開始される場合に制御手段にて抽選処理が実行される。また、抽選処理が実行された場合には制御手段にて回転開始制御が実行されることによりリールの回転が開始され、当該リールの回転中にストップボタンが操作された場合には制御手段にて回転停止制御が実行されることによりリールの回転が停止される。そして、リールの回転停止後の停止結果が抽選処理の当選役に対応したものである場合には、当該当選役に対応した特典が遊技者に付与される。 Further, in the slot machine, when the start lever is operated to start a new game while medals are bet, the control means executes the lottery process. Further, when the lottery process is executed, the rotation start control is executed by the control means to start the rotation of the reel, and when the stop button is operated during the rotation of the reel, the control means Rotation of the reel is stopped by execution of rotation stop control. Then, when the stop result after the rotation of the reels is stopped corresponds to the winning combination in the lottery process, a privilege corresponding to the winning combination is given to the player.
ここで、上記例示等のような遊技機においては、各種処理が好適に実行される必要があり、この点について未だ改良の余地がある。 Here, in gaming machines such as those exemplified above, it is necessary to execute various processes appropriately, and there is still room for improvement in this respect.
<特徴B群>
特徴B1.アドレス情報(第1の実施形態における開始アドレスSA0~SA6の下位12ビット、開始アドレスSB0~SB23の下位12ビット、第2の実施形態における最大値カウンタ191a~193aのアドレスの下位1バイト)が複数設定された特定アドレス情報群(第1の実施形態における特図特電アドレステーブル64q、変動開始用テーブル64r、第2の実施形態におけるハード乱数最大値テーブル64w)を利用して参照対象となる特定アドレスを特定するアドレス特定手段(主側CPU63における行番号「1708」の命令を実行する機能、主側CPU63における行番号「2605」の命令を実行する機能)と、
当該アドレス特定手段により特定された前記特定アドレスに対応する記憶エリアを利用して特定処理(第1の実施形態における主側CPU63のステップS903~ステップS910の処理、第2の実施形態における主側CPU63における最大値設定実行処理)を実行する特定処理実行手段(第1の実施形態における主側CPU63のステップS903~ステップS910の処理を実行する機能、第2の実施形態における主側CPU63における最大値設定実行処理を実行する機能)と、
を備えた遊技機において、
前記特定アドレス情報群を利用して前記アドレス特定手段により特定される前記特定アドレスは、当該特定アドレスに含まれる複数ビットのうち所定範囲のビットの情報(データテーブルの基準アドレス、最大値カウンタ191a~193aのアドレスに共通する上位1バイト)が共通しており、
本遊技機は、前記所定範囲のビットの情報を記憶することが可能な特定記憶手段(IYレジスタ109、TPレジスタ111)を備え、
前記特定アドレス情報群に含まれる前記アドレス情報には、前記特定アドレスに含まれる前記複数のビットのうち前記所定範囲のビット以外の情報(開始アドレスSA0~SA6の下位12ビット、開始アドレスSB0~SB23の下位12ビット、最大値カウンタ191a~193aのアドレスの下位1バイト)が設定されていることを特徴とする遊技機。
<Characteristic group B>
Feature B1. Address information (lower 12 bits of start addresses SA0 to SA6, lower 12 bits of start addresses SB0 to SB23 in the first embodiment, lower 1 byte of addresses of maximum value counters 191a to 193a in the second embodiment) A specific address to be referenced using the set specific address information group (special special electric address table 64q, fluctuation start table 64r in the first embodiment, hard random number maximum value table 64w in the second embodiment) (the function of executing the command of line number "1708" in the
Specific processing using the storage area corresponding to the specific address specified by the address specifying means (the processing of steps S903 to S910 of the
In a game machine equipped with
The specific address specified by the address specifying means using the specific address information group is information of a predetermined range of bits among a plurality of bits included in the specific address (data table reference address, maximum value counter 191a to 193a address common upper 1 byte) is common,
The game machine comprises specific storage means (IY register 109, TP register 111) capable of storing information of bits in the predetermined range,
The address information included in the specific address information group includes information other than the bits in the predetermined range among the plurality of bits included in the specific address (lower 12 bits of start addresses SA0 to SA6, start addresses SB0 to SB23 and the lower 1 byte of the addresses of the maximum value counters 191a to 193a) are set.
特徴B1によれば、特定アドレス情報群に設定されているアドレス情報を利用して特定アドレスを特定することができる。特定アドレス情報群に設定されているアドレス情報は、特定アドレスに含まれる複数のビットのうち所定範囲のビット以外の情報であるため、特定アドレスを特定するために特定アドレス情報群に設定されるアドレス情報のデータ容量を低減することができるとともに、当該特定アドレス情報群のデータ容量を低減することができる。 According to feature B1, the specific address can be specified using the address information set in the specific address information group. Since the address information set in the specific address information group is information other than the bits in the predetermined range among the plurality of bits included in the specific address, the address set in the specific address information group to specify the specific address The data capacity of the information can be reduced, and the data capacity of the specific address information group can be reduced.
特徴B2.前記特定記憶手段は、制御手段に設けられた所定のレジスタ(IYレジスタ109、TPレジスタ111)であることを特徴とする特徴B1に記載の遊技機。 Feature B2. The game machine according to feature B1, wherein the specific storage means is a predetermined register (IY register 109, TP register 111) provided in the control means.
特徴B2によれば、制御手段は、特定アドレスを特定するために利用される所定範囲のビットの情報が記憶されている所定のレジスタに容易にアクセスすることができる。制御手段に設けられた所定のレジスタ以外に所定範囲のビットの情報を記憶するための専用の記憶領域を設けることを不要とすることができる。 According to feature B2, the control means can easily access a predetermined register storing information of a predetermined range of bits used for specifying a specific address. It is possible to eliminate the need to provide a dedicated storage area for storing information of a predetermined range of bits other than a predetermined register provided in the control means.
特徴B3.前記特定アドレス情報群には、複数の設定対象エリアのアドレス情報(第2の実施形態におけるハード乱数最大値テーブル64wに設定されている最大値カウンタ191a~193aのアドレスにおける下位1バイトのデータ)と、当該複数の設定対象エリアに設定される数値情報(第2の実施形態におけるハード乱数最大値テーブル64wの最大値カウンタ191a~193aに対応する最大値データ)と、が設定されており、
前記アドレス特定手段は、前記特定アドレス情報群を利用して参照対象となる前記設定対象エリアのアドレスを特定し、
前記特定処理実行手段は、前記特定処理として、前記アドレス特定手段により特定されたアドレスに対応する前記設定対象エリアに前記数値情報を設定する処理を実行し、
前記設定対象エリアのアドレスに含まれる複数ビットのうち前記所定範囲のビットの情報が共通しており、
前記特定アドレス情報群には、前記設定対象エリアのアドレスに含まれている前記複数のビットのうち前記所定範囲のビット以外の情報が設定されており、
前記特定アドレス情報群に設定されている前記設定対象エリアの前記アドレス情報は、前記数値情報と同一のデータ容量であることを特徴とする特徴B1又はB2に記載の遊技機。
Feature B3. The specific address information group includes address information of a plurality of setting target areas (lower 1-byte data of the addresses of the maximum value counters 191a to 193a set in the hard random number maximum value table 64w in the second embodiment) and , numerical value information (maximum value data corresponding to the maximum value counters 191a to 193a of the hard random number maximum value table 64w in the second embodiment) set in the plurality of setting target areas, and
The address identifying means identifies an address of the setting target area to be referenced by using the specific address information group,
The specifying process executing means executes, as the specifying process, a process of setting the numerical information in the setting target area corresponding to the address specified by the address specifying means,
Information of the bits in the predetermined range among the plurality of bits included in the address of the setting target area is common,
information other than the predetermined range of bits among the plurality of bits included in the address of the setting target area is set in the specific address information group;
The gaming machine according to feature B1 or B2, wherein the address information of the setting target area set in the specific address information group has the same data capacity as the numerical information.
特徴B3によれば、特定アドレス情報群に設定されている設定対象エリアのアドレス情報を所定範囲のビット以外の情報とすることにより、特定アドレス情報群に設定されている設定対象エリアのアドレス情報と数値情報のデータ容量とを同一のデータ容量をとすることができる。このため、特定アドレス情報群に使用されない調整用のデータが設定されている構成と比較して、特定アドレス情報群のデータ容量を低減することができる。 According to feature B3, the address information of the setting target area set in the specific address information group is set to information other than the bits in the predetermined range, so that the address information of the setting target area set in the specific address information group and the address information of the setting target area set in the specific address information group. The same data capacity can be used as the data capacity of the numerical information. Therefore, the data capacity of the specific address information group can be reduced compared to a configuration in which adjustment data that is not used in the specific address information group is set.
特徴B4.動作電力の供給開始時に前記特定記憶手段に前記所定範囲のビットの情報を設定する設定手段(主側CPU63におけるステップS103の処理を実行する機能)を備えていることを特徴とする特徴B1乃至B3のいずれか1に記載の遊技機。 Feature B4. Characteristic features B1 to B3 characterized by comprising a setting means (a function of executing the processing of step S103 in the main CPU 63) for setting the information of the bits of the predetermined range in the specific storage means when the supply of operating power is started. The gaming machine according to any one of 1.
特徴B4によれば、動作電力の供給開始時に所定範囲のビットの情報を特定記憶手段に設定することにより、動作電力の供給開始直後から特定アドレスを特定するために特定記憶手段に記憶された所定範囲のビットの情報を利用可能とすることができる。 According to the feature B4, by setting the information of the bits in the predetermined range in the specific storage means when the supply of the operating power is started, the predetermined data stored in the specific storage means for specifying the specific address immediately after the supply of the operating power is started. A range of bits of information may be available.
特徴B5.前記特定記憶手段に記憶されている前記所定範囲のビットの情報は、アドレス情報が複数設定された他のアドレス情報群(第1の実施形態における変動開始用テーブル64r)を利用して参照対象となる他のアドレス(開始アドレスSB0~SB23)を特定する場合においても利用されることを特徴とする特徴B1乃至B4のいずれか1に記載の遊技機。 Feature B5. The information of the predetermined range of bits stored in the specific storage means can be referred to by using another address information group (variation start table 64r in the first embodiment) in which a plurality of address information are set. The gaming machine according to any one of features B1 to B4, which is also used when specifying other addresses (start addresses SB0 to SB23).
特徴B5によれば、特定記憶手段に記憶されている所定範囲のビットの情報は、特定アドレスを特定する場合に利用されるとともに、他のアドレスを特定する場合においても利用される。このため、特定記憶手段に記憶されている情報を変更する処理を不要とすることができる。 According to feature B5, the information of the predetermined range of bits stored in the specific storage means is used when identifying a specific address, and is also used when identifying other addresses. Therefore, it is possible to eliminate the need for processing to change the information stored in the specific storage means.
特徴B6.前記所定範囲のビット以外の情報は、前記特定アドレスにおいて前記所定範囲のビットの情報よりも下位側に配置されている情報であることを特徴とする特徴B1乃至B5のいずれか1に記載の遊技機。 Feature B6. The game according to any one of features B1 to B5, wherein the information other than the bits in the predetermined range is information arranged in the lower side than the information in the bits in the predetermined range in the specific address. machine.
特徴B6によれば、特定アドレスを特定するためにプログラムに設定される情報を当該特定アドレスにおいて所定範囲のビットよりも下位側の当該所定範囲のビット以外の情報のみとすることができる。 According to characteristic B6, the information set in the program to specify the specific address can be only information other than the bits in the predetermined range on the lower side than the bits in the predetermined range in the specific address.
なお、特徴B1~B6の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features B1 to B6, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
上記特徴B群に係る発明によれば、以下の課題を解決することが可能である。 According to the invention according to the characteristic group B, the following problems can be solved.
遊技機としてパチンコ機やスロットマシンなどが知られている。例えば、パチンコ機は、遊技者に付与された遊技球を貯留する皿貯留部を遊技機前面部に備えており、当該皿貯留部に貯留された遊技球が遊技球発射装置に案内されて、遊技者の発射操作に応じて遊技領域に向けて発射される。そして、例えば遊技領域に設けられた入球部に遊技球が入球した場合に、例えば払出装置から皿貯留部に遊技球が払い出される。また、パチンコ機においては、皿貯留部として上側皿貯留部と下側皿貯留部とを備えた構成も知られており、この場合、上側皿貯留部に貯留された遊技球が遊技球発射装置に案内され、当該上側皿貯留部にて余剰となった遊技球が下側皿貯留部に排出される。 Pachinko machines, slot machines, and the like are known as game machines. For example, a pachinko machine is equipped with a plate storage section for storing game balls given to a player in the front part of the gaming machine, and the game balls stored in the plate storage section are guided to the game ball launching device, It is shot toward the game area according to the player's shooting operation. Then, for example, when a game ball enters a ball entry portion provided in the game area, the game ball is paid out from the payout device to the plate storage portion, for example. Further, in a pachinko machine, there is also known a configuration in which an upper plate storage portion and a lower plate storage portion are provided as the plate storage portions. , and surplus game balls in the upper plate storage portion are discharged to the lower plate storage portion.
また、スロットマシンでは、メダルがベットされている状況でスタートレバーが操作されて新たなゲームが開始される場合に制御手段にて抽選処理が実行される。また、抽選処理が実行された場合には制御手段にて回転開始制御が実行されることによりリールの回転が開始され、当該リールの回転中にストップボタンが操作された場合には制御手段にて回転停止制御が実行されることによりリールの回転が停止される。そして、リールの回転停止後の停止結果が抽選処理の当選役に対応したものである場合には、当該当選役に対応した特典が遊技者に付与される。 Further, in the slot machine, when the start lever is operated to start a new game while medals are bet, the control means executes the lottery process. Further, when the lottery process is executed, the rotation start control is executed by the control means to start the rotation of the reel, and when the stop button is operated during the rotation of the reel, the control means Rotation of the reel is stopped by execution of rotation stop control. Then, when the stop result after the rotation of the reels is stopped corresponds to the winning combination in the lottery process, a privilege corresponding to the winning combination is given to the player.
ここで、上記例示等のような遊技機においては、情報群のデータ構成を好適なものとする必要があり、この点について未だ改良の余地がある。 Here, in the gaming machines such as those exemplified above, it is necessary to make the data structure of the information group suitable, and there is still room for improvement in this respect.
<特徴C群>
特徴C1.指定アドレス(LD更新命令、LDH更新命令及びLDB更新命令における転送元のアドレス)に対応する記憶エリアを利用して所定対応処理(LD更新命令により情報を転送する処理、LDH更新命令により情報を転送する処理、LDB更新命令により情報を転送する処理)を実行する所定対応実行手段(LD更新実行回路151によるLD更新命令を実行する機能、LDH更新実行回路152によるLDH更新命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能)と、
前記所定対応処理が実行された場合に前記指定アドレスを更新するアドレス更新手段(LD更新実行回路151によるLD更新命令を実行する機能、LDH更新実行回路152によるLDH更新命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能)と、
を備え、
前記所定対応処理を実行すること及び当該所定対応処理の実行後に前記指定アドレスを更新することの命令が所定命令(LD更新命令、LDH更新命令、LDB更新命令)に集約されていることを特徴とする遊技機。
<Characteristic group C>
Feature C1. Using the storage area corresponding to the specified address (LD update command, LDH update command, and transfer source address in LDB update command), predetermined corresponding processing (process for transferring information by LD update command, transfer of information by LDH update command) processing to transfer information by the LDB update command) (function of executing the LD update command by the LD
Address update means for updating the specified address when the predetermined corresponding process is executed (function of executing LD update instruction by LD
with
The instructions for executing the predetermined correspondence process and for updating the specified address after the execution of the predetermined correspondence process are integrated into a predetermined instruction (LD update instruction, LDH update instruction, LDB update instruction). game machine.
特徴C1によれば、所定対応処理が実行された場合に指定アドレスを更新することにより、当該指定アドレスに対応する記憶エリアを更新することができる。所定対応処理及び当該所定対応処理の実行後に指定アドレスを更新する処理を、一命令で実行することができる。このため、これら2つの処理を実行するために複数の命令がプログラムに設定されている構成と比較して、これら2つの処理を実行するためのプログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。 According to feature C1, by updating the specified address when the predetermined correspondence process is executed, the storage area corresponding to the specified address can be updated. The predetermined correspondence process and the process of updating the designated address after execution of the predetermined correspondence process can be executed with one instruction. Therefore, compared to a configuration in which a plurality of instructions are set in the program for executing these two processes, the configuration of the program for executing these two processes can be simplified, and the program data capacity can be reduced.
特徴C2.前記所定対応処理は、前記指定アドレスに対応する前記記憶エリアに格納されている情報を読み出し先エリア(LD更新命令、LDH更新命令及びLDB更新命令の命令コードにおける転送先)に読み出す処理であることを特徴とする特徴C1に記載の遊技機。 Feature C2. The predetermined correspondence process is a process of reading information stored in the storage area corresponding to the specified address to a read destination area (transfer destination in the instruction code of the LD update instruction, the LDH update instruction, and the LDB update instruction). The gaming machine according to feature C1, characterized by:
特徴C2によれば、指定アドレスに対応する記憶エリアに格納されている情報を読み出し先エリアに読み出す処理及び当該処理の実行後に指定アドレスを更新する処理を、一命令で実行することができる。 According to feature C2, the process of reading information stored in the storage area corresponding to the specified address to the read destination area and the process of updating the specified address after the process is executed can be executed with one instruction.
特徴C3.前記所定命令には、前記指定アドレスを指定する情報、及び前記読み出し先エリアを指定する情報が含まれており、前記アドレス更新手段による前記指定アドレスの更新量を指定する情報は含まれていないことを特徴とする特徴C2に記載の遊技機。 Feature C3. The predetermined command includes information designating the designated address and information designating the read destination area, and does not contain information designating the update amount of the designated address by the address updating means. The gaming machine according to feature C2, characterized by:
特徴C3によれば、所定命令には指定アドレスの更新量を指定する情報が含まれていないため、所定命令に指定アドレスの更新量を指定する情報が含まれている構成と比較して、所定命令のデータ容量を低減することができる。 According to feature C3, the predetermined instruction does not include information specifying the amount of update of the designated address. The data capacity of instructions can be reduced.
特徴C4.前記所定命令が実行された場合に前記アドレス更新手段により更新される前記指定アドレスの更新量は、固定されていることを特徴とする特徴C1乃至C3のいずれか1に記載の遊技機。 Feature C4. The gaming machine according to any one of features C1 to C3, wherein an update amount of the designated address updated by the address updating means when the predetermined instruction is executed is fixed.
特徴C4によれば、所定命令を実行することにより所定対応処理の実行後に一定の態様で指定アドレスを更新することができる。 According to feature C4, by executing the predetermined instruction, the designated address can be updated in a fixed manner after the predetermined corresponding process is executed.
特徴C5.前記所定命令が実行された場合に前記アドレス更新手段により更新される前記指定アドレスの更新量は、「1」であることを特徴とする特徴C4に記載の遊技機。 Feature C5. The gaming machine according to feature C4, wherein the update amount of the designated address updated by the address updating means when the predetermined command is executed is "1".
特徴C5によれば、所定命令を実行することにより所定対応処理の実行後に指定アドレスを「1」だけ更新することができる。 According to feature C5, by executing a predetermined instruction, the specified address can be updated by "1" after execution of the predetermined corresponding process.
特徴C6.初期の前記指定アドレスが設定された後に、終了判定となるまで、前記所定命令を繰り返し実行する所定命令実行手段(第1の実施形態における主側CPU63のステップS301~ステップS305の処理を実行する機能、主側CPU63の行番号「1101」~行番号「1109」の処理を実行する機能)を備えていることを特徴とする特徴C1乃至C5のいずれか1に記載の遊技機。
Feature C6. After the initial designated address is set, the predetermined command execution means for repeatedly executing the predetermined command until the end is determined (the function of executing the processing of steps S301 to S305 of the
特徴C6によれば、指定アドレスを更新しながら、当該指定アドレスに対応する記憶エリアを利用して所定対応処理を実行するとともに当該所定対応処理の実行後に指定アドレスを更新する処理を繰り返し実行することができる。 According to feature C6, while updating the designated address, the predetermined correspondence processing is executed using the storage area corresponding to the designated address, and the processing of updating the designated address after the execution of the predetermined correspondence processing is repeatedly executed. can be done.
なお、特徴C1~C6の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features C1 to C6, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
<特徴D群>
特徴D1.情報記憶手段(主側ROM64)に設けられた各記憶エリアのうち所定バイト単位(1バイト単位)の記憶エリア毎にアドレスが設定されている遊技機において、
指定アドレス情報(LDH更新命令ではHLレジスタ107に格納されている転送元のアドレス情報、LDB命令、LDB更新命令及び特殊LDB命令ではHLレジスタ107に格納されている取得データ指定データから算出される取得開始アドレス)に対応する前記所定バイト単位の記憶エリアを特定するエリア特定手段(LDH更新実行回路152におけるLDH更新命令を実行する機能、LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
当該エリア特定手段により特定された前記記憶エリアのうち一部のビットを利用対象として特定するビット特定手段(LDH更新実行回路152におけるLDH更新命令を実行する機能、LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする遊技機。
<Characteristic group D>
Feature D1. In a gaming machine in which an address is set for each storage area in units of a predetermined number of bytes (units of 1 byte) among storage areas provided in information storage means (main-side ROM 64),
Designated address information (in the LDH update instruction, the transfer source address information stored in the
Bit specifying means for specifying a part of the bits of the storage area specified by the area specifying means as the target of use (function for executing LDH update instruction in LDH
A game machine characterized by comprising:
特徴D1によれば、所定バイト単位の記憶エリアのうち一部のビットを利用対象として特定することができる。情報記憶手段に所定バイトよりも小さい単位で情報を集約することができるため、情報記憶手段に記憶する情報のデータ容量を低減することができる。 According to feature D1, it is possible to specify some bits of the storage area in units of a predetermined number of bytes to be used. Since information can be aggregated in the information storage means in units smaller than a predetermined number of bytes, the data volume of information stored in the information storage means can be reduced.
特徴D2.前記エリア特定手段により特定された前記所定バイト単位の記憶エリアのうち他の一部のビット(主側ROM64の1バイトエリアにおける下位4ビット)を利用対象として特定する手段(LDH更新実行回路152におけるLDH更新命令を実行する機能)を備えていることを特徴とする特徴D1に記載の遊技機。
Feature D2. Means (LDH
特徴D2によれば、特徴D1の構成を備え、エリア特定手段により特定された所定バイト単位の記憶エリアのうち一部のビットが利用対象として特定される構成において、当該記憶エリアの他の一部のビットも利用対象として特定される。1つの所定バイト単位の記憶エリアに記憶されている一部のビット及び他の一部のビットを利用対象として特定することができるため、2つの情報(一部のビット及び他の一部のビット)を1つの所定バイト単位の記憶エリアに集約させて設定することができる。これにより、情報記憶手段に設定する情報のデータ容量を低減することができる。 According to feature D2, in the configuration having the configuration of feature D1 and in which some bits of the predetermined byte unit storage area specified by the area specifying means are specified as being used, another part of the storage area bits are also specified for use. Since some bits and some other bits stored in one predetermined byte unit storage area can be specified as being used, two pieces of information (some bits and some other bits ) can be aggregated and set in one predetermined byte unit storage area. As a result, the data capacity of information set in the information storage means can be reduced.
特徴D3.前記エリア特定手段により特定された前記所定バイト単位の記憶エリアのうち利用対象として特定される前記一部のビット及び前記他の一部のビットのビット数(4ビット)は同一であることを特徴とする特徴D2に記載の遊技機。 Feature D3. The number of bits (4 bits) of the part of the bits specified as the target of use and the number of bits (4 bits) of the other part of the storage area specified by the area specifying means is the same. The gaming machine according to feature D2.
特徴D3によれば、1つの所定バイト単位の記憶エリアにおいて同一のビット数である一部のビット及び他の一部のビットを利用対象として特定することができるため、同一のビット数である2つの情報(一部のビット及び他の一部のビット)を1つの所定バイト単位の記憶エリアに集約させて設定することができる。 According to the feature D3, since it is possible to specify a part of bits having the same number of bits and a part of other bits to be used in one predetermined byte unit storage area, 2 bits having the same number of bits One piece of information (a part of bits and a part of other bits) can be aggregated and set in one predetermined byte unit storage area.
特徴D4.前記エリア特定手段により特定された前記所定バイト単位の記憶エリアのうち利用対象として特定された前記一部のビットを第1読み出し対象エリア(Wレジスタ104a)に読み出す第1読み出し手段(LDH更新実行回路152におけるLDH更新命令を実行する機能)と、
前記エリア特定手段により特定された前記所定バイト単位の記憶エリアのうち利用対象として特定された前記他の一部のビットを第2読み出し対象エリア(Aレジスタ104b)に読み出す第2読み出し手段(LDH更新実行回路152におけるLDH更新命令を実行する機能)と、
を備えていることを特徴とする特徴D2又はD3に記載の遊技機。
Feature D4. A first readout means (LDH update execution circuit) that reads the part of the bits specified as the target of use in the storage area of the predetermined byte unit specified by the area specifying means into the first readout target area (
A second readout means (LDH update) that reads the other part of the bits specified as use targets in the storage area of the predetermined byte unit specified by the area specifying means to the second readout target area (A
The gaming machine according to feature D2 or D3, characterized by comprising:
特徴D4によれば、エリア特定手段により特定された所定バイト単位の記憶エリアのうち利用対象として特定された一部のビットを第1読み出し対象エリアに読み出すことにより他の一部のビットから分離して利用することができる。また、当該記憶エリアのうち利用対象として特定された他の一部のビットを第2読み出し対象エリアに読み出すことにより一部のビットから分離して利用することができる。 According to feature D4, part of the bits specified to be used in the predetermined byte unit storage area specified by the area specifying means are read into the first read target area, thereby separating them from the other part of the bits. can be used. In addition, by reading out the other part of the bits specified to be used in the storage area into the second readout area, it is possible to use them separately from the part of the bits.
特徴D5.前記第1読み出し対象エリア及び前記第2読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報は2値情報のうちの一方である所定2値情報(「0」の情報)となることを特徴とする特徴D4に記載の遊技機。 Feature D5. The information of the bits for which information reading has not been performed in the first read target area and the second read target area is predetermined binary information (information of "0") which is one of binary information. The gaming machine according to the characterizing feature D4.
特徴D5によれば、第1読み出し対象エリアに、エリア特定手段により特定された所定バイト単位の記憶エリアのうち利用対象として特定された一部のビット、及び所定2値情報が設定されている状態とすることができる。また、第2読み出し対象エリアに、当該所定バイト単位の記憶エリアのうち利用対象として特定された他の一部のビット、及び所定2値情報が設定されている状態とすることができる。 According to feature D5, the first read target area is set with a part of the bits specified as the use target in the predetermined byte unit storage area specified by the area specifying means, and the specified binary information. can be In addition, it is possible to set the second read target area to a state in which the other part of the bits specified as the use target in the storage area of the predetermined byte unit and the predetermined binary information are set.
特徴D6.前記指定アドレス情報に対応する前記所定バイト単位の記憶エリアを特定すること、前記エリア特定手段により特定された記憶エリアのうち前記一部のビットを利用対象として特定すること、当該一部のビットを前記第1読み出し対象エリアに読み出すこと、前記エリア特定手段により特定された記憶エリアのうち前記他の一部のビットを利用対象として特定すること、及び当該他の一部のビットを前記第2読み出し対象エリアに読み出すことの命令が特定の命令(LDH更新命令)に集約されていることを特徴とする特徴D4又はD5に記載の遊技機。 Feature D6. specifying the storage area of the predetermined byte unit corresponding to the specified address information, specifying the part of the bits in the storage area specified by the area specifying means as a target for use, and specifying the part of the bits reading into the first read target area, specifying the other part of the bits in the storage area specified by the area specifying means as a use target, and the second reading of the other part of the bits The gaming machine according to feature D4 or D5, wherein the command to read to the target area is concentrated in a specific command (LDH update command).
特徴D6によれば、指定アドレス情報に対応する所定バイト単位の記憶エリアを特定する処理、エリア特定手段により特定された記憶エリアのうち一部のビットを利用対象として特定する処理、当該一部のビットを第1読み出し対象エリアに読み出す処理、エリア特定手段により特定された記憶エリアのうち他の一部のビットを利用対象として特定する処理、及び当該他の一部のビットを第2読み出し対象エリアに読み出す処理を、一命令で実行することができる。このため、これらの処理を実行するために複数の命令がプログラムに設定されている構成と比較して、これらの処理を実行するためのプログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。 According to characteristic D6, the process of specifying a storage area in units of a predetermined number of bytes corresponding to the specified address information, the process of specifying a part of the bits of the storage area specified by the area specifying means as a target for use, the part of the A process of reading bits into a first read target area, a process of specifying other part of the bits in the storage area specified by the area specifying means as a use target, and a second read target area of the other part of the bits can be executed with one instruction. Therefore, compared to a configuration in which a plurality of instructions for executing these processes are set in the program, the configuration of the program for executing these processes can be simplified, and the data of the program can be simplified. Capacity can be reduced.
特徴D7.前記特定の命令には、前記指定アドレス情報を指定する情報(例えば「LDH WA,(HL+)」というLDH更新命令における「(HL+)」の情報)、前記第1読み出し対象エリアを指定する情報(「LDH WA,(HL+)」というLDH更新命令における「WA」の情報)、及び前記第2読み出し対象エリアを指定する情報(「LDH WA,(HL+)」というLDH更新命令における「WA」の情報)が設定されており、前記一部のビット及び前記他の一部のビットのビット数(Wレジスタ104aに読み出される情報のビット数及びAレジスタ104bに読み出される情報のビット数)を指定する情報は設定されていないことを特徴とする特徴D6に記載の遊技機。
Feature D7. The specific command includes information specifying the specified address information (for example, information of "(HL+)" in the LDH update command "LDH WA, (HL+)"), information specifying the first read target area ( "WA" information in the LDH update command "LDH WA, (HL+)") and information specifying the second read target area ("WA" information in the LDH update command "LDH WA, (HL+)" ) is set, and the number of bits of the part of the bits and the part of the other bits (the number of bits of information read out to the
特徴D7によれば、指定アドレス情報、第1読み出し対象エリア及び第2読み出し対象エリアを指定して特定の命令を実行することができる。特定の命令に一部のビット及び他の一部のビットのビット配分を指定する情報が設定されている構成と比較して、特定の命令のデータ容量を低減することができる。 According to feature D7, a specific command can be executed by specifying the specified address information, the first read target area, and the second read target area. The data capacity of a specific instruction can be reduced compared to a configuration in which information designating bit allocation of some bits and some other bits is set in the specific instruction.
特徴D8.前記エリア特定手段により特定された前記記憶エリアのうち利用対象として特定される前記一部のビットは、当該記憶エリアにおいて配列順序が連続しているビットであり、
前記エリア特定手段により特定された前記記憶エリアのうち利用対象として特定される前記他の一部のビットは、当該記憶エリアにおいて配列順序が連続しているビットであることを特徴とする特徴D2乃至D7のいずれか1に記載の遊技機。
Feature D8. the part of the bits specified to be used in the storage area specified by the area specifying means are bits whose arrangement order is continuous in the storage area;
Characteristic features D2 through D2, characterized in that the other part of the bits specified to be used in the storage area specified by the area specifying means are bits arranged consecutively in the storage area. The gaming machine according to any one of D7.
特徴D8によれば、情報記憶手段に設けられた所定バイト単位の記憶エリアから、配列順序を維持しながら一部のビット及び他の一部のビットを利用対象として特定することができる。 According to feature D8, it is possible to specify some bits and some other bits to be used while maintaining the arrangement order from the predetermined byte unit storage area provided in the information storage means.
特徴D9.前記ビット特定手段により利用対象として特定される前記一部のビットは、1つの前記所定バイト単位の記憶エリアにおける一部のビットであることを特徴とする特徴D1乃至D8のいずれか1に記載の遊技機。 Feature D9. According to any one of features D1 to D8, the part of the bits specified as the target of use by the bit specifying means is part of the bits in one of the predetermined byte-unit storage areas. game machine.
特徴D9によれば、1つの所定バイト単位の記憶エリアから当該記憶エリアの一部のビットを利用対象として特定することができる。 According to the feature D9, it is possible to specify a part of bits of a storage area of one predetermined byte unit as a use target.
特徴D10.前記エリア特定手段により特定された前記記憶エリアにおける複数のビットのうち一部のビットを含むビット群を、利用対象基準となるビットを特定可能とする基準ビット情報(LDB命令、LDB更新命令及び特殊LDB命令における取得開始ビット目)及び利用対象基準となるビット数を特定可能とする基準数情報(LDB命令、LDB更新命令及び特殊LDB命令における取得ビット数指定データ)に基づき利用対象として特定するビット特定手段(LDB実行回路157におけるLDB命令を実行する機能、LDB更新実行回路161におけるLDB更新命令を実行する機能、特殊LDB実行回路201における特殊LDB命令を実行する機能)を備えていることを特徴とする特徴D1に記載の遊技機。
Feature D10. Reference bit information (LDB instruction, LDB update instruction and special bits to be used based on the acquisition start bit in the LDB instruction) and the reference number information (data specifying the number of bits to be acquired in the LDB instruction, the LDB update instruction, and the special LDB instruction) that enables the number of bits to be used as the reference for use. It is characterized by having specifying means (a function of executing an LDB instruction in the
特徴D10によれば、情報記憶手段に設けられた各記憶エリアのうち所定バイト単位の記憶エリア毎にアドレスが設定されている構成において、エリア特定手段により特定された記憶エリアにおける複数のビットのうち一部のビットを含むビット群を利用対象として特定することができる。また、情報記憶手段にビット単位で情報を集約することができる。これにより、情報記憶手段に記憶する情報のデータ容量を低減することができる。 According to feature D10, in a configuration in which an address is set for each storage area in units of a predetermined number of bytes among storage areas provided in the information storage means, among a plurality of bits in the storage area specified by the area specifying means, A bit group including some bits can be specified as a utilization target. In addition, information can be aggregated in bit units in the information storage means. As a result, the data capacity of information stored in the information storage means can be reduced.
特徴D11.前記基準ビット情報は、前記エリア特定手段により特定された前記記憶エリアにおいて前記ビット特定手段により利用対象として特定される前記ビット群の開始ビットを指定する情報(取得開始ビット目)であることを特徴とする特徴D10に記載の遊技機。 Feature D11. The reference bit information is information (acquisition start bit) specifying a start bit of the bit group specified as a target of use by the bit specifying means in the storage area specified by the area specifying means. The gaming machine according to feature D10.
特徴D11によれば、基準ビット情報によりエリア特定手段により特定された記憶エリアにおいて利用対象として特定されるビット群の開始ビットを指定することができる。 According to feature D11, the start bit of the bit group specified as the target of use in the storage area specified by the area specifying means can be specified by the reference bit information.
特徴D12.前記ビット群は、前記情報記憶手段において配列順序が連続しているビットであることを特徴とする特徴D10又はD11に記載の遊技機。 Feature D12. The gaming machine according to feature D10 or D11, wherein the bit group is bits arranged consecutively in the information storage means.
特徴D12によれば、情報記憶手段において配列順序が連続しているビットを利用対象のビット群として特定することができる。 According to the feature D12, it is possible to specify bits arranged consecutively in the information storage means as a bit group to be used.
特徴D13.前記ビット特定手段が利用対象として特定した前記ビット群を前記所定バイト単位の読み出し対象エリア(LDB命令における転送先のWレジスタ104a又はHLレジスタ107、LDB更新命令における転送先のWAレジスタ104、Wレジスタ104a又はBレジスタ105a、特殊LDB命令における転送先のHLレジスタ107)に読み出す情報読み出し手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備え、
前記読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が2値情報のうち一方である同一の情報(「0」の情報)となっていることを特徴とする特徴D10乃至D12のいずれか1に記載の遊技機。
Feature D13. The bit group specified as a use target by the bit specifying means is read in the predetermined byte unit read target area (transfer
Any one of the features D10 to D12, wherein the information of the bits whose information has not been read in the read target area is the same information ("0" information) that is one of the binary information. 1. The game machine according to 1.
特徴D13によれば、情報記憶手段においてビット特定手段が利用対象として特定したビット群を読み出し対象エリアに読み出して利用することができる。読み出し対象エリアにおいて当該ビット群が読み出されないエリアの各ビットが2値情報のうち一方である同一の情報となっている態様で当該ビット群を利用することができる。 According to feature D13, the bit group specified as the target of use by the bit specifying means in the information storage means can be read into the read target area and used. The bit group can be used in such a manner that each bit in an area from which the bit group is not read in the read target area is the same information, which is one of binary information.
特徴D14.前記情報読み出し手段が前記読み出し対象エリアに読み出す前記ビット群のビット数は、1つの前記所定バイト単位の前記記憶エリアに設定されている情報のビット数よりも多いことを特徴とする特徴D13に記載の遊技機。 Feature D14. Characteristic feature D13, characterized in that the number of bits of the bit group read by the information reading means into the read target area is larger than the number of bits of information set in the storage area in units of one of the predetermined bytes. game machine.
特徴D14によれば、情報記憶手段から所定バイトを超えるデータ容量の情報を読み出し対象エリアに読み出すことができる。また、情報記憶手段に所定バイトを超えるデータ容量の情報を集約することができる。 According to the feature D14, information with a data volume exceeding a predetermined number of bytes can be read from the information storage means to the read target area. In addition, information with a data volume exceeding a predetermined number of bytes can be aggregated in the information storage means.
特徴D15.前記指定アドレス情報に対応する前記所定バイト単位の記憶エリアを特定すること、前記エリア特定手段により特定された前記記憶エリアにおける複数のビットのうち一部のビットを含むビット群を前記基準ビット情報及び前記基準数情報に基づき利用対象として特定すること、前記ビット特定手段が利用対象として特定した前記ビット群を前記読み出し対象エリアに読み出すこと、並びに前記読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が前記2値情報のうち一方である同一の情報となっているようにすることの命令が特定命令(LDB命令、LDB更新命令、特殊LDB命令)として集約されていることを特徴とする特徴D13又はD14に記載の遊技機。 Feature D15. specifying the storage area of the predetermined byte unit corresponding to the specified address information, and specifying a bit group including a part of the plurality of bits in the storage area specified by the area specifying means as the reference bit information and specifying as a use target based on the reference number information; reading the bit group specified as a use target by the bit specifying means into the read target area; and bits whose information has not been read in the read target area. is the same information that is one of the binary information is aggregated as a specific instruction (LDB instruction, LDB update instruction, special LDB instruction) The gaming machine according to feature D13 or D14.
特徴D15によれば、指定アドレス情報に対応する所定バイト単位の記憶エリアを特定する処理、エリア特定手段により特定された記憶エリアにおける複数のビットのうち一部のビットを含むビット群を基準ビット情報及び基準数情報に基づき利用対象として特定する処理、ビット特定手段が利用対象として特定したビット群を読み出し対象エリアに読み出す処理、並びに読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が2値情報のうち一方である同一の情報となっているようにする処理を、一命令で実行することができる。このため、これらの処理を実行するために複数の命令がプログラムに設定されている構成と比較して、これらの処理を実行するためのプログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。 According to feature D15, a process of specifying a storage area in units of predetermined bytes corresponding to specified address information, and a bit group including a part of a plurality of bits in the storage area specified by the area specifying means is used as the reference bit information. and a process of specifying as a use target based on the reference number information, a process of reading the bit group specified as a use target by the bit specifying means to the read target area, and the information of the bit whose information was not read in the read target area is set to 2 One instruction can execute a process of making one of the value information pieces the same information. Therefore, compared to a configuration in which a plurality of instructions for executing these processes are set in the program, the configuration of the program for executing these processes can be simplified, and the data of the program can be simplified. Capacity can be reduced.
特徴D16.前記特定命令には、前記指定アドレス情報及び前記基準ビット情報を算出するために利用される所定情報(取得データ指定データ)を指定する情報(取得データ指定データがHLレジスタ107に格納されていることを示す情報)が設定されており、前記指定アドレス情報及び前記基準ビット情報は設定されていないことを特徴とする特徴D15に記載の遊技機。 Feature D16. The specific command includes information specifying predetermined information (obtained data specifying data) used for calculating the specified address information and the reference bit information (that the acquired data specifying data is stored in the HL register 107). ) is set, and the specified address information and the reference bit information are not set.
特徴D16によれば、特定命令に指定アドレス情報及び基準ビット情報を算出するために利用される所定情報が設定されており、指定アドレス情報及び基準ビット情報は設定されていない構成であるため、特定命令に指定アドレス情報及び基準ビット情報が設定されている構成と比較して、特定命令に設定されている情報のデータ容量を低減することができる。 According to the characteristic D16, the specific instruction is set with predetermined information used for calculating the specified address information and the reference bit information, and the specified address information and the reference bit information are not set. Compared to a configuration in which the specified address information and the reference bit information are set in the instruction, the data capacity of the information set in the specific instruction can be reduced.
特徴D17.前記特定命令には、前記基準数情報が設定されていることを特徴とする特徴D16に記載の遊技機。 Feature D17. The gaming machine according to feature D16, wherein the reference number information is set in the specific command.
特徴D17によれば、特定命令に基準数情報を設定することにより利用対象基準となるビット数を指定することができる。 According to the feature D17, by setting the reference number information in the specific command, it is possible to specify the number of bits to be used as the reference.
特徴D18.前記特定命令には、前記所定情報を利用して前記指定アドレス情報及び前記基準ビット情報を算出する方法を指定する情報は設定されていないことを特徴とする特徴D16又はD17に記載の遊技機。 Feature D18. The gaming machine according to feature D16 or D17, wherein information specifying a method of calculating the specified address information and the reference bit information using the predetermined information is not set in the specific command.
特徴D18によれば、特定命令に指定アドレス情報及び基準ビット情報を算出する方法を指定する情報が設定されている構成と比較して、特定命令に設定されている情報のデータ容量を低減することができる。 According to feature D18, the data volume of the information set in the specific instruction is reduced compared to the configuration in which the specific instruction is set with information designating the method of calculating the designated address information and the reference bit information. can be done.
特徴D19.第1所定ビット数(第1の実施形態では「13」、第6の実施形態では「12」)の第1所定情報(第1の実施形態ではLDB命令及びLDB更新命令における取得データ指定データの上位13ビットのデータ、第6の実施形態では特殊LDB命令における取得データ指定データの上位12ビットのデータ)及び当該第1所定情報よりも下位側に配置されている第2所定ビット数(第1の実施形態では「3」、第6の実施形態では「4」)の第2所定情報(第1の実施形態ではLDB命令及びLDB更新命令における取得データ指定データの下位3ビットのデータ、第6の実施形態では特殊LDB命令における取得データ指定データの下位4ビットのデータ)を有する所定情報(取得データ指定データ)を読み出す手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備え、
前記エリア特定手段は、
前記所定情報に対して所定の演算処理を実行することにより、前記第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出する導出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
前記導出手段により導出された情報を利用して前記指定アドレス情報を生成するアドレス生成手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする特徴D10乃至D18のいずれか1に記載の遊技機。
Feature D19. First predetermined information of the first predetermined number of bits ("13" in the first embodiment, "12" in the sixth embodiment) data of the upper 13 bits (in the sixth embodiment, data of the upper 12 bits of the acquisition data designation data in the special LDB instruction) and a second predetermined number of bits arranged on the lower side than the first predetermined information (the first ("3" in the embodiment, "4" in the sixth embodiment) of the second predetermined information (lower 3-bit data of the acquired data designation data in the LDB instruction and the LDB update instruction in the first embodiment, the sixth In the embodiment, means for reading predetermined information (acquisition data designation data) having the lower 4-bit data of the acquisition data designation data in the special LDB command (the function of executing the LDB command by the
The area specifying means is
By executing a predetermined arithmetic processing on the predetermined information, the quotient obtained by dividing by a binary value larger by "1" than the maximum value of the binary numerical value information that can be set by the second predetermined number of bits is Derivation means for deriving corresponding information (a function of executing an LDB command by the
Address generating means for generating the specified address information using the information derived by the deriving means (a function of executing an LDB command by the
The gaming machine according to any one of features D10 to D18, characterized by comprising:
特徴D19によれば、所定情報に対して所定の演算処理を実行することにより、第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出することができる。そして、導出手段により導出された当該情報を利用して指定アドレス情報を生成することができる。 According to the feature D19, by performing a predetermined arithmetic processing on the predetermined information, it is divided by a binary value that is "1" larger than the maximum value of the binary numerical information that can be set with the second predetermined number of bits. Information corresponding to the quotient of cases can be derived. Then, the specified address information can be generated using the information derived by the deriving means.
特徴D20.前記第1所定情報と前記第2所定情報とはビットの配列順序で連続しており、
前記第2所定情報の最下位のビットが前記所定情報の最下位のビットであり、
前記導出手段により導出された情報は、前記第1所定情報のビット配列における最下位のビットが当該導出された情報の最下位のビットとなるように配列された情報であることを特徴とする特徴D19に記載の遊技機。
Feature D20. the first predetermined information and the second predetermined information are continuous in a bit arrangement order,
the least significant bit of the second predetermined information is the least significant bit of the predetermined information;
The information derived by the deriving means is information arranged such that the least significant bit in the bit array of the first predetermined information is the least significant bit of the derived information. The gaming machine described in D19.
特徴D20によれば、所定情報に対して所定の演算処理を実行することにより、第1所定情報のビット配列における最下位のビットが当該導出された情報の最下位のビットとなるように、所定情報における第1所定情報を第2所定ビット数の分だけ下位側にシフトさせることができる。 According to feature D20, by executing a predetermined arithmetic process on predetermined information, a predetermined The first predetermined information in the information can be shifted to the lower side by the second predetermined number of bits.
特徴D21.前記導出手段により導出された情報(LDB命令及びLDB更新命令では取得データ指定データを「8」で除算した場合の商データ、特殊LDB命令では取得データ指定データを「16」で除算した場合の商データ)のうち前記第1所定情報のビット配列よりも上位側に存在する各ビットは2値情報のうち一方である同一の情報(「0」の情報)となることを特徴とする特徴D19又はD20に記載の遊技機。 Feature D21. Information derived by the deriving means (quotient data obtained by dividing the acquired data designation data by "8" for the LDB command and the LDB update command, quotient data obtained by dividing the obtained data designation data by "16" for the special LDB command) data), each bit existing on the upper side of the bit array of the first predetermined information is the same information ("0" information) that is one of the binary information, or The gaming machine described in D20.
特徴D21によれば、所定情報に対して所定の演算処理を実行することにより、第1所定情報のビット配列よりも上位側に存在する各ビットに2値情報のうち一方である同一の情報が設定されている情報を生成することができるとともに、当該情報を利用することができる。 According to the feature D21, by executing the predetermined arithmetic processing on the predetermined information, each bit existing on the upper side of the bit array of the first predetermined information has the same information as one of the binary information. The set information can be generated and the information can be used.
特徴D22.前記ビット特定手段は、前記所定情報から前記第2所定情報を抽出して前記基準ビット情報を生成する情報抽出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備えていることを特徴とする特徴D19乃至D21のいずれか1に記載の遊技機。
Feature D22. The bit identifying means includes information extracting means for extracting the second predetermined information from the predetermined information and generating the reference bit information (a function of executing an LDB command by the
特徴D22によれば、第1所定情報及び第2所定情報が所定情報に集約されている構成において、当該所定情報から第2所定情報を抽出して基準ビット数情報を生成することができる。 According to feature D22, in a configuration in which the first predetermined information and the second predetermined information are integrated into the predetermined information, the second predetermined information can be extracted from the predetermined information to generate the reference bit number information.
特徴D23.前記情報抽出手段は、前記第2所定情報を含む情報(取得データ指定データの下位1バイト)とマスクデータ(LDB命令及びLDB更新命令では「00000111B」というデータ、特殊LDB命令では「00001111B」というデータ)との論理積の演算により前記所定情報から前記第2所定情報を抽出することを特徴とする特徴D22に記載の遊技機。 Feature D23. The information extracting means extracts information including the second predetermined information (lower 1 byte of acquisition data designation data) and mask data (data "00000111B" for LDB command and LDB update command, data "00001111B" for special LDB command). ) to extract the second predetermined information from the predetermined information.
特徴D23によれば、マスクデータを利用することにより、所定情報に含まれている第1所定情報をマスクして、当該所定情報に含まれている第2所定情報を抽出することができる。 According to feature D23, by using mask data, the first predetermined information included in the predetermined information can be masked, and the second predetermined information included in the predetermined information can be extracted.
特徴D24.前記所定情報は、前記所定バイト単位の情報であることを特徴とする特徴D19乃至D23のいずれか1に記載の遊技機。 Feature D24. The gaming machine according to any one of features D19 to D23, wherein the predetermined information is information in units of the predetermined bytes.
特徴D24によれば、第1所定情報及び第2所定情報を所定バイト単位の所定情報に集約することができる。このため、第1所定情報を利用可能とする情報とは別に第2所定情報を利用可能とする情報が存在している構成と比較して、これらの情報の合計のデータ容量を低減することができる。 According to feature D24, the first predetermined information and the second predetermined information can be aggregated into predetermined information in units of predetermined bytes. Therefore, compared to a configuration in which information enabling the use of the second predetermined information exists separately from the information enabling the use of the first predetermined information, it is possible to reduce the total data capacity of these pieces of information. can.
なお、特徴D1~D24の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features D1 to D24, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
<特徴E群>
特徴E1.情報記憶手段(主側ROM64)に設けられた各記憶エリアのうち所定バイト単位(1バイト単位)の記憶エリア毎にアドレスが設定されている遊技機において、
指定アドレス情報(LDB命令、LDB更新命令及び特殊LDB命令においてHLレジスタ107に格納されている取得データ指定データから算出される取得開始アドレス)に対応する前記所定バイト単位の記憶エリアを特定するエリア特定手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
当該エリア特定手段により特定された前記記憶エリアにおける複数のビットのうち一部のビットを含むビット群を、利用対象基準となるビットを特定可能とする基準ビット情報(取得開始ビット目)及び利用対象基準となるビット数を特定可能とする基準数情報(取得ビット数指定データ)に基づき利用対象として特定するビット特定手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする遊技機。
<Characteristic group E>
Features E1. In a gaming machine in which an address is set for each storage area in units of a predetermined number of bytes (units of 1 byte) among storage areas provided in information storage means (main-side ROM 64),
Area identification for identifying the storage area in the predetermined byte unit corresponding to the specified address information (the acquisition start address calculated from the acquired data specifying data stored in the
Reference bit information (acquisition start bit number) and use target for specifying a bit group including a part of the bits in the storage area specified by the area specifying means as a use target reference bit Bit identification means (function to execute LDB instruction by
A game machine characterized by comprising:
特徴E1によれば、エリア特定手段により特定された所定バイト単位の記憶エリアにおける複数のビットのうち一部のビットを含むビット群を利用対象として特定することができる。情報記憶手段に当該ビット群の情報を集約して設定することができるため、情報記憶手段に記憶する情報のデータ容量を低減することができる。 According to the feature E1, it is possible to specify a bit group including a part of the plurality of bits in the predetermined byte unit storage area specified by the area specifying means as a utilization target. Since the information of the bit group can be collectively set in the information storage means, the data capacity of the information stored in the information storage means can be reduced.
特徴E2.前記基準ビット情報は、前記エリア特定手段により特定された前記記憶エリアにおいて前記ビット特定手段により利用対象として特定される前記ビット群の開始ビットを指定する情報(取得開始ビット目)であることを特徴とする特徴E1に記載の遊技機。 Feature E2. The reference bit information is information (acquisition start bit) specifying a start bit of the bit group specified as a target of use by the bit specifying means in the storage area specified by the area specifying means. The gaming machine according to feature E1.
特徴E2によれば、基準ビット情報によりエリア特定手段により特定された記憶エリアにおいて利用対象として特定されるビット群の開始ビットを指定することができる。 According to feature E2, it is possible to specify the start bit of the bit group specified as the target of use in the storage area specified by the area specifying means using the reference bit information.
特徴E3.前記ビット群は、前記情報記憶手段において配列順序が連続しているビットであることを特徴とする特徴E1又はE2に記載の遊技機。 Feature E3. The gaming machine according to feature E1 or E2, wherein the bit group is bits arranged consecutively in the information storage means.
特徴E3によれば、情報記憶手段において配列順序が連続しているビットを利用対象のビット群として特定することができる。 According to the feature E3, it is possible to specify bits that are consecutively arranged in the information storage unit as the bit group to be used.
特徴E4.前記ビット特定手段が利用対象として特定した前記ビット群を前記所定バイト単位の読み出し対象エリア(LDB命令における転送先のWレジスタ104a又はHLレジスタ107、LDB更新命令における転送先のWAレジスタ104、Wレジスタ104a又はBレジスタ105a、特殊LDB命令における転送先のHLレジスタ107)に読み出す情報読み出し手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備え、
前記読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が2値情報のうち一方である同一の情報(「0」の情報)となっていることを特徴とする特徴E1乃至E3のいずれか1に記載の遊技機。
Feature E4. The bit group specified as a use target by the bit specifying means is read in the predetermined byte unit read target area (transfer
Any one of features E1 to E3, characterized in that the information of the bits whose information has not been read in the read target area is the same information (“0” information) that is one of binary information. 1. The game machine according to 1.
特徴E4によれば、情報記憶手段においてビット特定手段が利用対象として特定したビット群を読み出し対象エリアに読み出して利用することができる。読み出し対象エリアにおいて当該ビット群が読み出されないエリアの各ビットが2値情報のうち一方である同一の情報となっている態様で当該ビット群を利用することができる。 According to feature E4, the bit group specified as the target of use by the bit specifying means in the information storage means can be read into the read target area and used. The bit group can be used in such a manner that each bit in an area from which the bit group is not read in the read target area is the same information, which is one of binary information.
特徴E5.前記情報読み出し手段が前記読み出し対象エリアに読み出す前記ビット群のビット数は、1つの前記所定バイト単位の前記記憶エリアに設定されている情報のビット数よりも多いことを特徴とする特徴E4に記載の遊技機。 Feature E5. Characteristic feature E4, characterized in that the number of bits of the bit group read by the information reading means into the read target area is larger than the number of bits of information set in the storage area of one of the predetermined byte units. game machine.
特徴E5によれば、情報記憶手段から所定バイトを超えるデータ容量の情報を読み出し対象エリアに読み出すことができる。また、情報記憶手段に所定バイトを超えるデータ容量の情報を集約することができる。 According to feature E5, information with a data capacity exceeding a predetermined number of bytes can be read from the information storage means to the read target area. In addition, information with a data volume exceeding a predetermined number of bytes can be aggregated in the information storage means.
特徴E6.前記指定アドレス情報に対応する前記所定バイト単位の記憶エリアを特定すること、前記エリア特定手段により特定された前記記憶エリアにおける複数のビットのうち一部のビットを含むビット群を前記基準ビット情報及び前記基準数情報に基づき利用対象として特定すること、前記ビット特定手段が利用対象として特定した前記ビット群を前記読み出し対象エリアに読み出すこと、並びに前記読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が前記2値情報のうち一方である同一の情報となっているようにすることの命令が特定命令(LDB命令、LDB更新命令、特殊LDB命令)として集約されていることを特徴とする特徴E4又はE5に記載の遊技機。 Feature E6. specifying the storage area of the predetermined byte unit corresponding to the specified address information, and specifying a bit group including a part of the plurality of bits in the storage area specified by the area specifying means as the reference bit information and specifying as a use target based on the reference number information; reading the bit group specified as a use target by the bit specifying means into the read target area; and bits whose information has not been read in the read target area. is the same information that is one of the binary information is aggregated as a specific instruction (LDB instruction, LDB update instruction, special LDB instruction) The gaming machine according to feature E4 or E5.
特徴E6によれば、指定アドレス情報に対応する所定バイト単位の記憶エリアを特定する処理、エリア特定手段により特定された記憶エリアにおける複数のビットのうち一部のビットを含むビット群を基準ビット情報及び基準数情報に基づき利用対象として特定する処理、ビット特定手段が利用対象として特定したビット群を読み出し対象エリアに読み出す処理、並びに読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が2値情報のうち一方である同一の情報となっているようにする処理を、一命令で実行することができる。このため、これらの処理を実行するために複数の命令がプログラムに設定されている構成と比較して、これらの処理を実行するためのプログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。 According to characteristic E6, a process of specifying a storage area of a predetermined byte unit corresponding to specified address information, and a bit group including a part of a plurality of bits in the storage area specified by the area specifying means is used as the reference bit information. and a process of specifying as a use target based on the reference number information, a process of reading the bit group specified as a use target by the bit specifying means to the read target area, and the information of the bit whose information was not read in the read target area is set to 2 One instruction can execute a process of making one of the value information pieces the same information. Therefore, compared to a configuration in which a plurality of instructions for executing these processes are set in the program, the configuration of the program for executing these processes can be simplified, and the data of the program can be simplified. Capacity can be reduced.
特徴E7.前記特定命令には、前記指定アドレス情報及び前記基準ビット情報を算出するために利用される所定情報(取得データ指定データ)を指定する情報(取得データ指定データがHLレジスタ107に格納されていることを示す情報)が設定されており、前記指定アドレス情報及び前記基準ビット情報は設定されていないことを特徴とする特徴E6に記載の遊技機。 Feature E7. The specific command includes information specifying predetermined information (obtained data specifying data) used for calculating the specified address information and the reference bit information (that the acquired data specifying data is stored in the HL register 107). ) is set, and the specified address information and the reference bit information are not set.
特徴E7によれば、特定命令に指定アドレス情報及び基準ビット情報を算出するために利用される所定情報が設定されており、指定アドレス情報及び基準ビット情報は設定されていない構成であるため、特定命令に指定アドレス情報及び基準ビット情報が設定されている構成と比較して、特定命令に設定されている情報のデータ容量を低減することができる。 According to the feature E7, the specific instruction is set with predetermined information used for calculating the specified address information and the reference bit information, and the specified address information and the reference bit information are not set. Compared to a configuration in which the specified address information and the reference bit information are set in the instruction, the data capacity of the information set in the specific instruction can be reduced.
特徴E8.前記特定命令には、前記基準数情報が設定されていることを特徴とする特徴E7に記載の遊技機。 Feature E8. The gaming machine according to feature E7, wherein the reference number information is set in the specific command.
特徴E8によれば、特定命令に基準数情報を設定することにより利用対象基準となるビット数を指定することができる。 According to the feature E8, by setting the reference number information in the specific command, it is possible to specify the number of bits to be used as the reference.
特徴E9.前記特定命令には、前記所定情報を利用して前記指定アドレス情報及び前記基準ビット情報を算出する方法を指定する情報は設定されていないことを特徴とする特徴E7又はE8に記載の遊技機。 Feature E9. The gaming machine according to feature E7 or E8, wherein information specifying a method of calculating the specified address information and the reference bit information using the predetermined information is not set in the specific command.
特徴E9によれば、特定命令に指定アドレス情報及び基準ビット情報を算出する方法を指定する情報が設定されている構成と比較して、特定命令に設定されている情報のデータ容量を低減することができる。 According to feature E9, the data volume of information set in the specific instruction is reduced compared to a configuration in which information designating a method of calculating the designated address information and the reference bit information is set in the specific instruction. can be done.
特徴E10.第1所定ビット数(第1の実施形態では「13」、第6の実施形態では「12」)の第1所定情報(第1の実施形態ではLDB命令及びLDB更新命令における取得データ指定データの上位13ビットのデータ、第6の実施形態では特殊LDB命令における取得データ指定データの上位12ビットのデータ)及び当該第1所定情報よりも下位側に配置されている第2所定ビット数(第1の実施形態では「3」、第6の実施形態では「4」)の第2所定情報(第1の実施形態ではLDB命令及びLDB更新命令における取得データ指定データの下位3ビットのデータ、第6の実施形態では特殊LDB命令における取得データ指定データの下位4ビットのデータ)を有する所定情報(取得データ指定データ)を読み出す手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備え、
前記エリア特定手段は、
前記所定情報に対して所定の演算処理を実行することにより、前記第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出する導出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
前記導出手段により導出された情報を利用して前記指定アドレス情報を生成するアドレス生成手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする特徴E1乃至E9のいずれか1に記載の遊技機。
Feature E10. First predetermined information of the first predetermined number of bits ("13" in the first embodiment, "12" in the sixth embodiment) data of the upper 13 bits (in the sixth embodiment, data of the upper 12 bits of the acquisition data designation data in the special LDB instruction) and a second predetermined number of bits arranged on the lower side than the first predetermined information (the first ("3" in the embodiment, "4" in the sixth embodiment) of the second predetermined information (lower 3-bit data of the acquired data designation data in the LDB instruction and the LDB update instruction in the first embodiment, the sixth In the embodiment, means for reading predetermined information (acquisition data designation data) having the lower 4-bit data of the acquisition data designation data in the special LDB command (the function of executing the LDB command by the
The area specifying means is
By executing a predetermined arithmetic processing on the predetermined information, the quotient obtained by dividing by a binary value larger by "1" than the maximum value of the binary numerical value information that can be set by the second predetermined number of bits is Derivation means for deriving corresponding information (a function of executing an LDB command by the
Address generating means for generating the specified address information using the information derived by the deriving means (a function of executing an LDB command by the
The gaming machine according to any one of features E1 to E9, characterized by comprising:
特徴E10によれば、所定情報に対して所定の演算処理を実行することにより、第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出することができる。そして、導出手段により導出された当該情報を利用して指定アドレス情報を生成することができる。 According to the characteristic E10, by performing a predetermined arithmetic processing on the predetermined information, the binary value is divided by a binary value that is "1" larger than the maximum value of the binary numerical information that can be set with the second predetermined number of bits. Information corresponding to the quotient of cases can be derived. Then, the specified address information can be generated using the information derived by the deriving means.
特徴E11.前記第1所定情報と前記第2所定情報とはビットの配列順序で連続しており、
前記第2所定情報の最下位のビットが前記所定情報の最下位のビットであり、
前記導出手段により導出された情報は、前記第1所定情報のビット配列における最下位のビットが当該導出された情報の最下位のビットとなるように配列された情報であることを特徴とする特徴E10に記載の遊技機。
Feature E11. the first predetermined information and the second predetermined information are continuous in a bit arrangement order,
the least significant bit of the second predetermined information is the least significant bit of the predetermined information;
The information derived by the deriving means is information arranged such that the least significant bit in the bit array of the first predetermined information is the least significant bit of the derived information. The gaming machine described in E10.
特徴E11によれば、所定情報に対して所定の演算処理を実行することにより、第1所定情報のビット配列における最下位のビットが当該導出された情報の最下位のビットとなるように、所定情報における第1所定情報を第2所定ビット数の分だけ下位側にシフトさせることができる。 According to feature E11, by executing a predetermined operation on predetermined information, a predetermined The first predetermined information in the information can be shifted to the lower side by the second predetermined number of bits.
特徴E12.前記導出手段により導出された情報のうち前記第1所定情報のビット配列よりも上位側に存在する各ビットは2値情報のうち一方である同一の情報(「0」の情報)となることを特徴とする特徴E10又はE11に記載の遊技機。 Feature E12. Each bit of the information derived by the deriving means, which exists on the upper side of the bit array of the first predetermined information, is the same information ("0" information) which is one of the binary information. A gaming machine according to characterizing feature E10 or E11.
特徴E12によれば、所定情報に対して所定の演算処理を実行することにより、第1所定情報のビット配列よりも上位側に存在する各ビットに2値情報のうち一方である同一の情報が設定されている情報を生成することができるとともに、当該情報を利用することができる。 According to feature E12, by executing the predetermined arithmetic processing on the predetermined information, each bit existing on the upper side of the bit array of the first predetermined information has the same information as one of binary information. The set information can be generated and the information can be used.
特徴E13.前記ビット特定手段は、前記所定情報から前記第2所定情報を抽出して前記基準ビット情報を生成する情報抽出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備えていることを特徴とする特徴E10乃至E12のいずれか1に記載の遊技機。
Feature E13. The bit identifying means includes information extracting means for extracting the second predetermined information from the predetermined information and generating the reference bit information (a function of executing an LDB command by the
特徴E13によれば、第1所定情報及び第2所定情報が所定情報に集約されている構成において、当該所定情報から第2所定情報を抽出して基準ビット数情報を生成することができる。 According to the feature E13, in a configuration in which the first predetermined information and the second predetermined information are aggregated into the predetermined information, the second predetermined information can be extracted from the predetermined information to generate the reference bit number information.
特徴E14.前記情報抽出手段は、前記第2所定情報を含む情報(取得データ指定データの下位1バイト)とマスクデータ(LDB命令及びLDB更新命令では「00000111B」というデータ、特殊LDB命令では「00001111B」というデータ)との論理積の演算により前記所定情報から前記第2所定情報を抽出することを特徴とする特徴E13に記載の遊技機。 Feature E14. The information extracting means extracts information including the second predetermined information (lower 1 byte of acquisition data designation data) and mask data (data "00000111B" for LDB command and LDB update command, data "00001111B" for special LDB command). ) to extract the second predetermined information from the predetermined information.
特徴E14によれば、マスクデータを利用することにより、所定情報に含まれている第1所定情報をマスクして、当該所定情報に含まれている第2所定情報を抽出することができる。 According to feature E14, by using mask data, the first predetermined information included in the predetermined information can be masked, and the second predetermined information included in the predetermined information can be extracted.
特徴E15.前記所定情報は、前記所定バイト単位の情報であることを特徴とする特徴E10乃至E14のいずれか1に記載の遊技機。 Feature E15. The gaming machine according to any one of characteristics E10 to E14, wherein the predetermined information is information in units of the predetermined bytes.
特徴E15によれば、第1所定情報及び第2所定情報を所定バイト単位の所定情報に集約することができる。このため、第1所定情報を利用可能とする情報とは別に第2所定情報を利用可能とする情報が存在している構成と比較して、これらの情報の合計のデータ容量を低減することができる。 According to feature E15, the first predetermined information and the second predetermined information can be aggregated into predetermined information in units of predetermined bytes. Therefore, compared to a configuration in which information enabling the use of the second predetermined information exists separately from the information enabling the use of the first predetermined information, it is possible to reduce the total data capacity of these pieces of information. can.
なお、特徴E1~E15の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features E1 to E15, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
<特徴F群>
特徴F1.情報記憶手段(主側ROM64)に設けられた各記憶エリアのうち所定バイト単位(1バイト単位)の記憶エリア毎にアドレスが設定されている遊技機において、
指定アドレス情報(LDB命令、LDB更新命令及び特殊LDB命令におけるHLレジスタ107に格納されている取得データ指定データから算出される取得開始アドレス)に対応する前記所定バイト単位の記憶エリアを特定するエリア特定手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
当該エリア特定手段により特定された前記記憶エリアのうち一部のビットに記憶された情報を、前記所定バイト単位の読み出し対象エリア(LDB命令における転送先のWレジスタ104a又はHLレジスタ107、LDB更新命令における転送先のWAレジスタ104、Wレジスタ104a又はBレジスタ105a、特殊LDB命令における転送先のHLレジスタ107)に読み出し、当該読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が2値情報のうちの一方である所定2値情報(「0」の情報)となるようにする情報読み出し手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする遊技機。
<Feature group F>
Feature F1. In a gaming machine in which an address is set for each storage area in units of a predetermined number of bytes (units of 1 byte) among storage areas provided in information storage means (main-side ROM 64),
Area identification for identifying a storage area in units of predetermined bytes corresponding to designated address information (acquisition start address calculated from acquisition data designation data stored in HL register 107 in LDB instruction, LDB update instruction and special LDB instruction) means (the function of executing the LDB instruction by the
The information stored in some bits of the storage area specified by the area specifying means is transferred to the predetermined byte unit read target area (transfer
A game machine characterized by comprising:
特徴F1によれば、所定バイト単位の記憶エリアのうち一部のビットに記憶された情報を読み出し対象エリアに読み出して利用することができる。読み出し対象エリアに当該一部のビットに記憶された情報が読み出されている状態であるとともに当該読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が所定2値情報となっている状態として、当該読み出し対象エリアの情報を利用することができる。所定バイト単位の記憶エリアのうち一部のビットに記憶された情報を読み出し対象エリアに読み出して利用することができるため、情報記憶手段に情報を集約して設定することができる。これにより、情報記憶手段に記憶する情報のデータ容量を低減することができる。 According to the feature F1, information stored in some bits of the predetermined byte unit storage area can be read to the read target area and used. A state in which the information stored in the part of the bits is read into the read target area, and the information of the bits not read out in the read target area is predetermined binary information. , the information of the read target area can be used. Since the information stored in some bits of the predetermined byte unit storage area can be read out and used in the read target area, the information can be collectively set in the information storage means. As a result, the data capacity of information stored in the information storage means can be reduced.
特徴F2.前記指定アドレス情報に対応する前記所定バイト単位の記憶エリアを特定すること、及び前記エリア特定手段により特定された前記記憶エリアのうち一部のビットに記憶された情報を前記読み出し対象エリアに読み出し、当該読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が前記所定2値情報となるようにすることの命令が所定転送命令(LDB命令、LDB更新命令、特殊LDB命令)に集約されていることを特徴とする特徴F1に記載の遊技機。 Feature F2. specifying the storage area of the predetermined byte unit corresponding to the specified address information, and reading information stored in a part of bits of the storage area specified by the area specifying means into the read target area; Instructions for making the information of bits whose information has not been read in the read target area become the predetermined binary information are aggregated into predetermined transfer instructions (LDB instruction, LDB update instruction, special LDB instruction). The gaming machine according to feature F1, characterized in that
特徴F2によれば、指定アドレス情報に対応する所定バイト単位の記憶エリアを特定する処理、及びエリア特定手段により特定された記憶エリアのうち一部のビットに記憶された情報を読み出し対象エリアに読み出し、当該読み出し対象エリアにおいて情報の読み出しが行われなかったビットの情報が所定2値情報となるようにする処理を、一命令で実行することができる。このため、これらの処理を実行するために複数の命令が設定されている構成と比較して、プログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。 According to feature F2, a process of specifying a storage area in units of predetermined bytes corresponding to specified address information, and reading information stored in some bits of the storage area specified by the area specifying means into a read target area. A single instruction can execute a process of making the information of bits whose information has not been read in the read target area become predetermined binary information. Therefore, compared to a configuration in which a plurality of instructions are set for executing these processes, the configuration of the program can be simplified and the data capacity of the program can be reduced.
特徴F3.前記情報読み出し手段は、前記エリア特定手段により特定された前記記憶エリアのうち一部のビットに記憶された情報を、前記読み出し対象エリアにおいて最下位のビットを含む下位側領域(WAレジスタ104の下位ビット、Wレジスタ104aの下位ビット、Bレジスタ105aの下位ビット、HLレジスタ107の下位ビット)に設定し、当該読み出し対象エリアにおいて当該下位側領域よりも上位側に配置されている上位側領域(WAレジスタ104の上位ビット、Wレジスタ104aの上位ビット、Bレジスタ105aの上位ビット、HLレジスタ107の上位ビット)における各ビットに前記所定2値情報を設定することを特徴とする特徴F1又はF2に記載の遊技機。
Feature F3. The information reading means reads information stored in some bits of the storage area specified by the area specifying means as a lower side area (lower side area of WA register 104) including the least significant bit in the read target area. bit, lower bit of
特徴F3によれば、エリア特定手段により特定された記憶エリアのうち一部のビットに記憶された情報を読み出し対象エリアの下位側領域に設定することができる。読み出し対象エリアにおける上位側領域の各ビットには所定2値情報が設定される。このため、予め読み出し対象エリアをクリアしておく処理を不要としながら、読み出し対象エリアにエリア特定手段により特定された記憶エリアのうち一部のビットに記憶された情報及び所定2値情報のみが設定されている状態とすることができる。 According to feature F3, information stored in some bits in the storage area specified by the area specifying means can be set in the lower side area of the read target area. Predetermined binary information is set in each bit of the upper region in the read target area. Therefore, only the information stored in some bits of the storage area specified by the area specifying means and the predetermined binary information are set in the read target area while eliminating the need for the process of clearing the read target area in advance. It can be in a state where
特徴F4.前記情報読み出し手段が前記読み出し対象エリアに読み出す情報は、前記エリア特定手段により特定された前記記憶エリアにおいて配列順序が連続している一部のビットの情報であることを特徴とする特徴F1乃至F3のいずれか1に記載の遊技機。 Feature F4. Features F1 to F3, wherein the information read by the information reading means to the read target area is information of a part of bits whose arrangement order is continuous in the storage area specified by the area specifying means. The gaming machine according to any one of 1.
特徴F4によれば、エリア特定手段により特定された記憶エリアのうち一部のビットに記憶された情報を、当該一部のビットの配列順序が維持されている態様で読み出し対象エリアに読み出して利用することができる。 According to feature F4, information stored in some bits of the storage area specified by the area specifying means is read out to the read target area in a manner in which the arrangement order of the some bits is maintained, and used. can do.
特徴F5.前記情報読み出し手段により前記読み出し対象エリアに読み出される情報のビット数は、前記所定バイトよりも多いビット数であることを特徴とする特徴F1乃至F4のいずれか1に記載の遊技機。 Feature F5. The gaming machine according to any one of features F1 to F4, wherein the number of bits of the information read to the read target area by the information reading means is larger than the predetermined number of bytes.
特徴F5によれば、情報記憶手段において、1つのアドレスに対応する1つの所定バイトの記憶エリアに設定されている情報のビット数よりもビット数が多い情報を読み出し対象エリアに読み出すことができる。 According to feature F5, in the information storage means, information having a larger number of bits than the number of bits of information set in one predetermined byte storage area corresponding to one address can be read to the read target area.
特徴F6.前記読み出し対象エリアは、制御手段に設けられた所定のレジスタ(LDB命令における転送先のWレジスタ104a又はHLレジスタ107、LDB更新命令における転送先のWAレジスタ104、Wレジスタ104a又はBレジスタ105a、特殊LDB命令における転送先のHLレジスタ107)であることを特徴とする特徴F1乃至F5のいずれか1に記載の遊技機。
Feature F6. The read target area includes predetermined registers provided in the control means (
特徴F6によれば、制御手段は、エリア特定手段により特定された記憶エリアのうち一部のビットに記憶された情報が読み出される所定のレジスタに容易にアクセスすることができる。 According to feature F6, the control means can easily access a predetermined register from which information stored in some bits of the storage area specified by the area specifying means is read.
特徴F7.前記情報読み出し手段は、前記エリア特定手段により特定された前記記憶エリアから前記読み出し対象エリアに読み出す情報のビット数を特定するビット数特定手段(LDB実行回路157におけるLDB命令を実行する機能、LDB更新実行回路161におけるLDB更新命令を実行する機能、特殊LDB実行回路201における特殊LDB命令を実行する機能)を備えていることを特徴とする特徴F1乃至F6のいずれか1に記載の遊技機。
Feature F7. The information reading means includes bit number specifying means for specifying the number of bits of information to be read from the storage area specified by the area specifying means to the read target area. The gaming machine according to any one of features F1 to F6, characterized in that it has a function of executing an LDB update instruction in the
特徴F7によれば、情報記憶手段からビット数を指定して読み出し対象エリアに情報を読み出すことができる。このため、情報記憶手段にビット単位で情報を集約して設定することができる。これにより、情報記憶手段に記憶される情報のデータ容量を低減することができる。 According to the feature F7, information can be read from the information storage means to the read target area by designating the number of bits. For this reason, information can be collectively set in the information storage means in units of bits. As a result, the data capacity of information stored in the information storage means can be reduced.
なお、特徴F1~F7の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features F1 to F7, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
<特徴G群>
特徴G1.第1所定ビット数(第1の実施形態では「13」、第6の実施形態では「12」)の第1所定情報(第1の実施形態ではLDB命令及びLDB更新命令における取得データ指定データの上位13ビットのデータ、第6の実施形態では特殊LDB命令における取得データ指定データの上位12ビットのデータ)及び当該第1所定情報よりも下位側に配置されている第2所定ビット数(第1の実施形態では「3」、第6の実施形態では「4」)の第2所定情報(第1の実施形態ではLDB命令及びLDB更新命令における取得データ指定データの下位3ビットのデータ、第6の実施形態では特殊LDB命令における取得データ指定データの下位4ビットのデータ)を有する所定情報(取得データ指定データ)を読み出す手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
その読み出した所定情報に対して所定の演算処理を実行することにより、前記第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出する導出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする遊技機。
<Characteristic group G>
Feature G1. First predetermined information of the first predetermined number of bits ("13" in the first embodiment, "12" in the sixth embodiment) data of the upper 13 bits (in the sixth embodiment, data of the upper 12 bits of the acquisition data designation data in the special LDB instruction) and a second predetermined number of bits arranged on the lower side than the first predetermined information (the first ("3" in the embodiment, "4" in the sixth embodiment) of the second predetermined information (lower 3-bit data of the acquired data designation data in the LDB instruction and the LDB update instruction in the first embodiment, the sixth In the embodiment, means for reading predetermined information (acquisition data designation data) having the lower 4-bit data of the acquisition data designation data in the special LDB command (the function of executing the LDB command by the
By executing a predetermined arithmetic processing on the read-out predetermined information, the value obtained by dividing by a binary value larger by "1" than the maximum value of the binary numerical information that can be set by the second predetermined number of bits is obtained. Derivation means for deriving information corresponding to the quotient (a function of executing an LDB instruction by the
A game machine characterized by comprising:
特徴G1によれば、所定情報に対して所定の演算処理を実行することにより、第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出することができる。 According to the feature G1, by performing a predetermined arithmetic processing on the predetermined information, it is divided by a binary value that is "1" larger than the maximum value of the binary numerical information that can be set with the second predetermined number of bits. Information corresponding to the quotient of cases can be derived.
特徴G2.前記第1所定情報と前記第2所定情報とはビットの配列順序で連続しており、
前記第2所定情報の最下位のビットが前記所定情報の最下位のビットであり、
前記導出手段により導出された情報は、前記第1所定情報のビット配列における最下位のビットが当該導出された情報の最下位のビットとなるように配列された情報であることを特徴とする特徴G1に記載の遊技機。
Feature G2. the first predetermined information and the second predetermined information are continuous in a bit arrangement order,
the least significant bit of the second predetermined information is the least significant bit of the predetermined information;
The information derived by the deriving means is information arranged such that the least significant bit in the bit array of the first predetermined information is the least significant bit of the derived information. The gaming machine described in G1.
特徴G2によれば、所定情報に対して所定の演算処理を実行することにより、第1所定情報のビット配列における最下位のビットが当該導出された情報の最下位のビットとなるように、所定情報における第1所定情報を第2所定ビット数の分だけ下位側にシフトさせることができる。 According to feature G2, by executing a predetermined arithmetic process on predetermined information, a predetermined The first predetermined information in the information can be shifted to the lower side by the second predetermined number of bits.
特徴G3.前記導出手段により導出された情報のうち前記第1所定情報のビット配列よりも上位側に存在する各ビットは2値情報のうち一方である同一の情報(「0」の情報)となることを特徴とする特徴G1又はG2に記載の遊技機。 Feature G3. Each bit of the information derived by the deriving means, which exists on the upper side of the bit array of the first predetermined information, is the same information ("0" information) which is one of the binary information. The gaming machine according to the characterizing feature G1 or G2.
特徴G3によれば、所定情報に対して所定の演算処理を実行することにより、第1所定情報のビット配列よりも上位側に存在する各ビットに2値情報のうち一方である同一の情報が設定されている情報を生成することができるとともに、当該情報を利用することができる。 According to feature G3, by executing the predetermined arithmetic processing on the predetermined information, each bit existing on the upper side of the bit array of the first predetermined information has the same information as one of binary information. The set information can be generated and the information can be used.
特徴G4.前記所定情報から前記第2所定情報を抽出する情報抽出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備えていることを特徴とする特徴G1乃至G3のいずれか1に記載の遊技機。
Feature G4. Information extraction means for extracting the second predetermined information from the predetermined information (a function of executing an LDB command by the
特徴G4によれば、第1所定情報及び第2所定情報が所定情報に集約されている構成において、当該所定情報から第2所定情報を抽出して当該第2所定情報を単独で利用することができる。 According to feature G4, in a configuration in which the first predetermined information and the second predetermined information are integrated into the predetermined information, the second predetermined information can be extracted from the predetermined information and the second predetermined information can be used alone. can.
特徴G5.前記情報抽出手段は、前記第2所定情報を含む情報(取得データ指定データの下位1バイト)とマスクデータ(LDB命令及びLDB更新命令では「00000111B」というデータ、特殊LDB命令では「00001111B」というデータ)との論理積の演算により前記所定情報から前記第2所定情報を抽出することを特徴とする特徴G4に記載の遊技機。 Feature G5. The information extracting means extracts information including the second predetermined information (lower 1 byte of acquisition data designation data) and mask data (data "00000111B" for LDB command and LDB update command, data "00001111B" for special LDB command). ) to extract the second predetermined information from the predetermined information.
特徴G5によれば、マスクデータを利用することにより、所定情報に含まれている第1所定情報をマスクして、当該所定情報に含まれている第2所定情報を抽出することができる。 According to feature G5, by using mask data, the first predetermined information included in the predetermined information can be masked, and the second predetermined information included in the predetermined information can be extracted.
特徴G6.前記所定情報に対して前記所定の演算処理を実行することにより、前記第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出すること、及び前記所定情報から前記第2所定情報を抽出することの命令が所定命令(LDB命令、LDB更新命令、特殊LDB命令)に集約されていることを特徴とする特徴G4又はG5に記載の遊技機。 Feature G6. By executing the predetermined arithmetic processing on the predetermined information, the quotient when divided by a binary value larger by "1" than the maximum value of the binary numerical information that can be set by the second predetermined number of bits and extracting the second predetermined information from the predetermined information are integrated into predetermined instructions (LDB instruction, LDB update instruction, special LDB instruction) The gaming machine according to feature G4 or G5.
特徴G6によれば、所定情報に対して所定の演算処理を実行することにより、第2所定ビット数で設定可能な2進数の数値情報の最大値より「1」大きい2進数の値で除算した場合の商に対応する情報を導出する処理、及び所定情報から第2所定情報を抽出する処理を、一命令で実行することができる。このため、これら2つの処理を実行するためにプログラムに複数の命令が設定されている構成と比較して、これら2つの処理を実行するためのプログラムの構成を簡素化することができるとともに、プログラムのデータ容量を低減することができる。 According to the characteristic G6, by executing a predetermined arithmetic processing on the predetermined information, it is divided by a binary value larger by "1" than the maximum value of the binary numerical information that can be set by the second predetermined number of bits. The process of deriving the information corresponding to the quotient of cases and the process of extracting the second predetermined information from the predetermined information can be executed with one instruction. Therefore, compared to a configuration in which a plurality of instructions are set in the program for executing these two processes, the configuration of the program for executing these two processes can be simplified, and the program data capacity can be reduced.
特徴G7.前記所定情報は、所定バイト単位の情報であることを特徴とする特徴G1乃至G6のいずれか1に記載の遊技機。 Feature G7. The game machine according to any one of features G1 to G6, wherein the predetermined information is information in units of predetermined bytes.
特徴G7によれば、第1所定情報及び第2所定情報を所定バイト単位の所定情報に集約することができる。このため、第1所定情報を利用可能とする情報とは別に第2所定情報を利用可能とする情報が存在している構成と比較して、これらの情報の合計のデータ容量を低減することができる。 According to feature G7, the first predetermined information and the second predetermined information can be aggregated into predetermined information in units of predetermined bytes. Therefore, compared to a configuration in which information enabling the use of the second predetermined information exists separately from the information enabling the use of the first predetermined information, it is possible to reduce the total data capacity of these pieces of information. can.
特徴G8.前記所定情報のデータ容量は2バイトであることを特徴とする特徴G1乃至G7のいずれか1に記載の遊技機。 Feature G8. The game machine according to any one of features G1 to G7, wherein the predetermined information has a data capacity of 2 bytes.
特徴G8によれば、第1所定情報及び第2所定情報が集約されている所定情報のデータ容量を2バイトに抑えることができる。 According to feature G8, the data volume of the predetermined information in which the first predetermined information and the second predetermined information are aggregated can be suppressed to 2 bytes.
特徴G9.所定バイト単位(1バイト単位)の記憶エリア毎にアドレスが設定されている情報記憶手段(主側ROM64)と、
前記導出手段により導出された情報を利用して前記所定バイト単位の記憶エリアを特定するエリア特定手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
当該エリア特定手段により特定された前記記憶エリアにおける複数のビットのうち一部のビットを含むビット群を利用対象として特定するビット特定手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)と、
を備えていることを特徴とする特徴G1乃至G8のいずれか1に記載の遊技機。
Feature G9. information storage means (main-side ROM 64) in which an address is set for each storage area of a predetermined byte unit (1 byte unit);
Area specifying means (a function of executing an LDB command by the
A bit specifying means for specifying a bit group including a part of the bits in the storage area specified by the area specifying means as a use target (a function of executing an LDB instruction by the
The gaming machine according to any one of features G1 to G8, characterized by comprising:
特徴G9によれば、所定情報を用いて導出手段により導出された情報を利用して所定バイト単位の記憶エリアを特定することができる。エリア特定手段により特定された記憶エリアにおける複数のビットのうち一部のビットを含むビット群を利用対象として特定することができる。情報記憶手段にビット単位で情報を集約することができるため、情報記憶手段に記憶する情報のデータ容量を低減することができる。 According to feature G9, it is possible to specify a storage area in units of predetermined bytes by using information derived by the deriving means using predetermined information. A bit group including a part of the plurality of bits in the storage area specified by the area specifying means can be specified as a utilization target. Since the information can be aggregated in the information storage means in units of bits, the data capacity of the information stored in the information storage means can be reduced.
特徴G10.前記所定情報から前記第2所定情報を抽出する情報抽出手段(LDB実行回路157によるLDB命令を実行する機能、LDB更新実行回路161によるLDB更新命令を実行する機能、特殊LDB実行回路201による特殊LDB命令を実行する機能)を備え、
前記ビット特定手段は、前記情報抽出手段により抽出された前記第2所定情報を利用して、前記エリア特定手段により特定された前記記憶エリアにおける複数のビットのうち一部のビットを含むビット群を利用対象として特定することを特徴とする特徴G9に記載の遊技機。
Feature G10. Information extraction means for extracting the second predetermined information from the predetermined information (a function of executing an LDB command by the
The bit identifying means uses the second predetermined information extracted by the information extracting means to identify a bit group including a part of the plurality of bits in the storage area identified by the area identifying means. The gaming machine according to feature G9, which is specified as an object to be used.
特徴G10によれば、上記特徴G9の構成を備え、所定情報を利用して所定バイト単位の記憶エリアを特定することができる構成において、当該所定情報から抽出された第2所定情報を利用して、エリア特定手段により特定された記憶エリアにおける複数のビットのうち一部のビットを含むビット群を利用対象として特定することができる。所定バイト単位の記憶エリアを特定するための情報及び利用対象のビット群を特定するための情報を所定情報に集約することができる。これにより、所定バイト単位の記憶エリアを特定するための情報及び利用対象のビット群を特定するための情報の合計のデータ容量を低減することができる。 According to feature G10, in a configuration having the configuration of feature G9 and capable of specifying a storage area in units of predetermined bytes using predetermined information, using second predetermined information extracted from the predetermined information , a bit group including a part of the plurality of bits in the storage area specified by the area specifying means can be specified as an object to be used. Information for specifying a storage area in units of predetermined bytes and information for specifying a bit group to be used can be aggregated into predetermined information. As a result, it is possible to reduce the total data capacity of the information for specifying the storage area in units of predetermined bytes and the information for specifying the bit group to be used.
なお、特徴G1~G10の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features G1 to G10, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
上記特徴C群、上記特徴D群、上記特徴E群、上記特徴F群及び上記特徴G群に係る発明によれば、以下の課題を解決することが可能である。 According to the inventions according to the feature group C, the feature group D, the feature group E, the feature group F, and the feature group G, the following problems can be solved.
遊技機としてパチンコ機やスロットマシンなどが知られている。例えば、パチンコ機は、遊技者に付与された遊技球を貯留する皿貯留部を遊技機前面部に備えており、当該皿貯留部に貯留された遊技球が遊技球発射装置に案内されて、遊技者の発射操作に応じて遊技領域に向けて発射される。そして、例えば遊技領域に設けられた入球部に遊技球が入球した場合に、例えば払出装置から皿貯留部に遊技球が払い出される。また、パチンコ機においては、皿貯留部として上側皿貯留部と下側皿貯留部とを備えた構成も知られており、この場合、上側皿貯留部に貯留された遊技球が遊技球発射装置に案内され、当該上側皿貯留部にて余剰となった遊技球が下側皿貯留部に排出される。 Pachinko machines, slot machines, and the like are known as gaming machines. For example, a pachinko machine is equipped with a plate storage section for storing game balls given to a player in the front part of the gaming machine, and the game balls stored in the plate storage section are guided to the game ball launching device, It is shot toward the game area according to the player's shooting operation. Then, for example, when a game ball enters a ball entry portion provided in the game area, the game ball is paid out from the payout device to the plate storage portion, for example. Further, in a pachinko machine, there is also known a configuration in which an upper plate storage portion and a lower plate storage portion are provided as the plate storage portions. , and surplus game balls in the upper plate storage portion are discharged to the lower plate storage portion.
また、スロットマシンでは、メダルがベットされている状況でスタートレバーが操作されて新たなゲームが開始される場合に制御手段にて抽選処理が実行される。また、抽選処理が実行された場合には制御手段にて回転開始制御が実行されることによりリールの回転が開始され、当該リールの回転中にストップボタンが操作された場合には制御手段にて回転停止制御が実行されることによりリールの回転が停止される。そして、リールの回転停止後の停止結果が抽選処理の当選役に対応したものである場合には、当該当選役に対応した特典が遊技者に付与される。 Further, in the slot machine, when the start lever is operated to start a new game while medals are bet, the control means executes the lottery process. Further, when the lottery process is executed, the rotation start control is executed by the control means to start the rotation of the reel, and when the stop button is operated during the rotation of the reel, the control means Rotation of the reel is stopped by execution of rotation stop control. Then, when the stop result after the rotation of the reels is stopped corresponds to the winning combination in the lottery process, a privilege corresponding to the winning combination is given to the player.
ここで、上記例示等のような遊技機においては、各種処理が好適に実行される必要があり、この点について未だ改良の余地がある。 Here, in gaming machines such as those exemplified above, it is necessary to execute various processes appropriately, and there is still room for improvement in this respect.
<特徴H群>
特徴H1.所定情報群(通信用のコマンド)を送信する送信手段(主側CPU63におけるステップS2001~ステップS2008の処理を実行する機能、主側CPU63におけるステップS2101~ステップS2113の処理を実行する機能、主側CPU63におけるステップS2201~ステップS2215の処理を実行する機能、主側CPU63におけるステップS2301~ステップS2317の処理を実行する機能)を備え、
前記所定情報群は、所定バイト単位(1バイト単位)の単位情報(ヘッダHD、データフレームFR1~FR10、最上位フレームSF1,SF2、フッタFT)を複数含み、
前記所定情報群における先頭の前記所定バイト単位の単位情報は所定位置のビット(最上位ビット)の情報が特定ビット情報(「1」の情報)であり、
前記所定情報群における先頭以外の前記所定バイト単位の単位情報は前記所定位置のビットの情報が前記特定ビット情報以外の情報(「0」の情報)であることを特徴とする遊技機。
<Characteristic group H>
Feature H1. Transmission means for transmitting a predetermined information group (command for communication) (function to execute processing of steps S2001 to S2008 in
The predetermined information group includes a plurality of unit information (header HD, data frames FR1 to FR10, top frames SF1 and SF2, footer FT) in predetermined byte units (1 byte units),
In the predetermined byte unit information at the beginning of the predetermined information group, information at a predetermined position bit (most significant bit) is specific bit information ("1" information),
A gaming machine, wherein the unit information of the predetermined byte unit other than the head in the predetermined information group is information of the bit at the predetermined position (information of "0") other than the specific bit information.
特徴H1によれば、所定情報群の各所定バイト単位の単位情報における所定位置のビットの状態に基づいて、先頭の所定バイト単位の単位情報と当該先頭以外の所定バイト単位の単位情報との識別を可能とすることができる。先頭の所定バイト単位の単位情報を把握可能とすることにより、複数の所定情報群を受信した場合に、所定情報群同士の区切り位置を把握可能とすることができる。 According to the feature H1, based on the state of a bit at a predetermined position in each predetermined byte unit information of the predetermined information group, identification is made between the first predetermined byte unit information and the predetermined byte unit information other than the first byte unit information. can be made possible. By making it possible to grasp the unit information in units of predetermined bytes at the beginning, when a plurality of predetermined information groups are received, it is possible to grasp the separation position between the predetermined information groups.
特徴H2.前記所定位置のビットは、1ビットであることを特徴とする特徴H1に記載の遊技機。 Feature H2. The gaming machine according to feature H1, wherein the bit at the predetermined position is 1 bit.
特徴H2によれば、先頭の所定バイト単位の単位情報と先頭以外の所定バイト単位の単位情報とを識別可能とするために各所定バイト単位の単位情報に設定されるビットのビット数を最小限の「1」とすることができる。これにより、各所定バイト単位の単位情報において、先頭の所定バイト単位の単位情報と先頭以外の所定バイト単位の単位情報とを識別可能とするための情報以外の情報が設定されるビット数を多く確保することができる。 According to feature H2, the number of bits set in the unit information of each predetermined byte unit is minimized in order to distinguish between the unit information of predetermined byte units at the beginning and the unit information of predetermined byte units other than the beginning. can be set to "1". As a result, in each predetermined byte unit information, the number of bits in which information other than the information for making it possible to distinguish between the first predetermined byte unit information and the predetermined byte unit information other than the first byte unit information is set is increased. can be secured.
特徴H3.前記所定位置のビットは、前記所定バイト単位の単位情報における最上位のビット(第7ビット)であることを特徴とする特徴H1又はH2に記載の遊技機。 Feature H3. The gaming machine according to feature H1 or H2, wherein the bit at the predetermined position is the most significant bit (seventh bit) in the unit information of the predetermined byte unit.
特徴H3によれば、各所定バイト単位の単位情報における最上位のビットの状態に基づいて、先頭の所定バイト単位の単位情報と先頭以外の所定バイト単位の単位情報とを識別可能とすることができる。 According to feature H3, based on the state of the most significant bit in the unit information of each predetermined byte unit, it is possible to identify the unit information of predetermined byte units at the beginning and the unit information of predetermined byte units other than the beginning. can.
特徴H4.前記所定情報群には、前記先頭以外の前記所定バイト単位の単位情報として、1つ以上の所定単位情報(データフレームFR1~FR10)と、当該所定情報群の受信後に当該所定単位情報における前記所定位置のビットに設定される情報が集約された集約単位情報(最上位フレームSF1,SF2)と、が設定されていることを特徴とする特徴H1乃至H3のいずれか1に記載の遊技機。 Feature H4. The predetermined information group includes one or more predetermined unit information (data frames FR1 to FR10) as unit information of the predetermined byte unit other than the head, and the predetermined unit information in the predetermined unit information after receiving the predetermined information group. The gaming machine according to any one of features H1 to H3, characterized in that aggregation unit information (top frames SF1, SF2) in which information set in position bits is aggregated is set.
特徴H4によれば、所定情報群において先頭以外の所定バイト単位の単位情報における所定位置のビットが特定ビット情報以外の情報である構成において、当該所定情報群に設定されている集約単位情報に基づいて当該所定情報群の受信後に所定単位情報における所定位置のビットに設定される情報を把握可能とすることができる。また、所定単位情報における所定位置のビットの情報を別の情報群として送信する構成と比較して、情報群の送受信の回数を低減することができる。 According to feature H4, in a configuration in which a bit at a predetermined position in unit information in units of predetermined bytes other than the head in a predetermined information group is information other than specific bit information, based on aggregation unit information set in the predetermined information group After receiving the predetermined information group, the information set in the bit at the predetermined position in the predetermined unit information can be grasped. In addition, the number of transmission/reception of the information group can be reduced compared to the configuration in which the information of the bit at the predetermined position in the predetermined unit information is transmitted as another information group.
特徴H5.前記集約単位情報における前記所定位置のビットの情報が前記特定ビット情報以外の情報であることを特徴とする特徴H4に記載の遊技機。 Feature H5. The gaming machine according to feature H4, wherein the bit information at the predetermined position in the aggregation unit information is information other than the specific bit information.
特徴H5によれば、所定バイト単位の単位情報における所定位置のビットの情報に基づいて、先頭の所定バイト単位の単位情報と集約単位情報とを識別可能とすることができる。 According to the feature H5, it is possible to distinguish between the head unit information in units of predetermined bytes and the aggregation unit information based on the information of the bit at the predetermined position in the unit information in units of predetermined bytes.
特徴H6.前記集約単位情報には、前記集約単位情報であることを示す識別情報は設定されていないことを特徴とする特徴H5に記載の遊技機。 Feature H6. The gaming machine according to feature H5, wherein the aggregation unit information is not set with identification information indicating that it is the aggregation unit information.
特徴H6によれば、集約単位情報に集約単位情報であることを示す識別情報が設定されている構成と比較して、集約単位情報において所定情報群の受信後に所定単位情報における所定位置のビットに設定される情報を設定可能なビットの数が減少してしまうことを防止することができる。 According to feature H6, compared to a configuration in which identification information indicating aggregation unit information is set in aggregation unit information, after receiving a predetermined information group in aggregation unit information, a bit at a predetermined position in the predetermined unit information It is possible to prevent a decrease in the number of bits for which information to be set can be set.
特徴H7.前記単位情報は、1バイト単位の情報であり、
前記所定情報群に設定されている7個の前記所定単位情報に対して1個の前記集約単位情報が設定されていることを特徴とする特徴H4乃至H6のいずれか1に記載の遊技機。
Feature H7. The unit information is information in 1-byte units,
The gaming machine according to any one of features H4 to H6, wherein one piece of aggregation unit information is set for seven pieces of predetermined unit information set in the predetermined information group.
特徴H7によれば、7個の所定単位情報における所定位置のビットの情報を集約単位情報に設定することにより、当該7個の所定単位情報における所定位置のビットの情報を把握可能とすることができる。集約単位情報において所定単位情報における所定位置のビットの情報が設定されない1つのビットを利用して、先頭の1バイト単位の単位情報と集約単位情報とを識別可能とすることができる。 According to the feature H7, by setting the information of the bit at the predetermined position in the seven pieces of predetermined unit information as the aggregation unit information, it is possible to grasp the information of the bit at the predetermined position in the seven pieces of predetermined unit information. can. By using one bit in the aggregation unit information in which the information of the bit at the predetermined position in the predetermined unit information is not set, it is possible to distinguish between the leading 1-byte unit information and the aggregation unit information.
特徴H8.前記所定情報群に含まれている前記所定単位情報の数が「7」の倍数である場合には当該所定情報群に含まれている前記所定単位情報の数を「7」で除算した場合における商の数の前記集約単位情報が当該所定情報群に設定されており、前記所定情報群に含まれている前記所定単位情報の数が「7」の倍数ではない場合には当該所定情報群に含まれている前記所定単位情報の数を「7」で除算した場合における商の数よりも「1」大きい数の前記集約単位情報が当該所定情報群に設定されていることを特徴とする特徴H4乃至H7のいずれか1に記載の遊技機。 Feature H8. When the number of the predetermined unit information included in the predetermined information group is a multiple of "7", the number of the predetermined unit information included in the predetermined information group is divided by "7" When the aggregation unit information of the number of quotients is set in the predetermined information group, and the number of the predetermined unit information contained in the predetermined information group is not a multiple of "7", the predetermined information group characterized in that a number of the aggregation unit information that is "1" larger than the number of quotients obtained by dividing the number of the contained predetermined unit information by "7" is set in the predetermined information group The game machine according to any one of H4 to H7.
特徴H8によれば、所定情報群に含まれている全ての所定単位情報について、当該所定情報群の受信後に当該所定単位情報における所定位置のビットに設定される情報を集約単位情報に設定することができる。 According to feature H8, for all the predetermined unit information contained in the predetermined information group, after receiving the predetermined information group, the information set in the bit at the predetermined position in the predetermined unit information is set in the aggregation unit information. can be done.
特徴H9.前記所定情報群において、最後の前記所定単位情報を含む連続する6個以下の前記所定単位情報における前記所定位置のビットに設定される情報が集約された前記集約単位情報が当該最後の前記所定単位情報の1つ後の前記所定バイト単位の単位情報として設定されていることを特徴とする特徴H4乃至H8のいずれか1に記載の遊技機。 Feature H9. In the predetermined information group, the aggregation unit information obtained by aggregating the information set in the bits at the predetermined positions in the consecutive six or less pieces of the predetermined unit information including the last predetermined unit information is the last predetermined unit. The gaming machine according to any one of features H4 to H8, wherein the unit information is set as the unit information in units of the predetermined byte after one piece of information.
特徴H9によれば、最後の所定単位情報の1つ後に設定されている集約単位情報に基づいて、当該最後の所定単位情報を含む連続する6個以下の所定単位情報における所定位置のビットに設定される情報を把握可能とすることができる。集約単位情報を最後の所定単位情報の1つ後に設定することにより、当該集約単位情報の位置を把握し易くすることができる。 According to the feature H9, based on the aggregation unit information set one after the last predetermined unit information, set to the bit at the predetermined position in the consecutive 6 or less predetermined unit information including the last predetermined unit information. It is possible to comprehend the information to be provided. By setting the aggregation unit information one after the last predetermined unit information, it is possible to easily grasp the position of the aggregation unit information.
特徴H10.前記所定情報群において、連続する7個の前記所定単位情報の1つ後の前記所定バイト単位の単位情報に当該連続する7個の前記所定単位情報における前記所定位置のビットが集約された前記集約単位情報が設定されていることを特徴とする特徴H4乃至H9のいずれか1に記載の遊技機。 Feature H10. In the predetermined information group, the aggregation in which the bits at the predetermined positions in the seven consecutive predetermined unit information are aggregated in the predetermined byte unit information after one of the seven consecutive predetermined unit information The gaming machine according to any one of features H4 to H9, wherein unit information is set.
特徴H10によれば、集約単位情報に基づいて当該集約単位情報よりも前に設定されている連続する7個の所定単位情報における所定位置のビットに設定される情報を把握可能とすることができる。所定情報群に7個以上の所定単位情報が設定されている場合においても、当該所定情報群に含まれている全ての所定単位情報における所定位置のビットに設定される情報を集約単位情報に設定して把握可能とすることができる。 According to feature H10, it is possible to grasp the information set to the bit at the predetermined position in the seven consecutive pieces of predetermined unit information set before the aggregation unit information based on the aggregation unit information. . Even when seven or more pieces of predetermined unit information are set in the predetermined information group, information set in bits at predetermined positions in all the predetermined unit information included in the predetermined information group is set as aggregation unit information. can be grasped by
特徴H11.前記所定情報群の最後尾には最後尾情報(フッタFT)が設定されており、
前記集約単位情報は、前記最後尾情報の1つ前の前記所定バイト単位の単位情報として設定されていることを特徴とする特徴H4乃至H10のいずれか1に記載の遊技機。
Feature H11. Tail information (footer FT) is set at the end of the predetermined information group,
The gaming machine according to any one of features H4 to H10, wherein the aggregation unit information is set as unit information in units of predetermined bytes immediately preceding the tail information.
特徴H11によれば、最後尾情報を基準として当該最後尾情報の1つ前に設定されている集約単位情報の位置を把握し易くすることができる。また、最後尾情報に基づいて所定情報群の最後尾を把握し易くすることができる。 According to the feature H11, it is possible to easily grasp the position of aggregation unit information set immediately before the tail information with reference to the tail information. Also, it is possible to make it easier to grasp the tail end of the predetermined information group based on the tail end information.
特徴H12.所定情報(表示継続時間データ)が設定される所定情報記憶手段(表示継続時間カウンタ142)と、
前記所定情報記憶手段に設定されている前記所定情報を利用して所定処理(遊技回における表示継続時間を把握する処理)を実行する所定処理実行手段(主側CPU63におけるステップS904~ステップS906の処理を実行する機能)と、
を備えており、
前記送信手段は、前記所定情報群に、前記所定単位情報として、前記所定情報記憶手段に格納されている前記所定情報を設定する場合に、当該所定単位情報における前記所定位置のビットを前記集約単位情報において当該所定単位情報に対応するビットに設定し、当該所定位置のビットの情報が2値情報のうち前記特定ビット情報ではない側の情報であるようにすることを特徴とする特徴H4乃至H11のいずれか1に記載の遊技機。
Feature H12. a predetermined information storage means (display duration counter 142) in which predetermined information (display duration data) is set;
Predetermined processing execution means (processing of step S904 to step S906 in main side CPU 63) for executing a predetermined process (processing for grasping display duration in game round) using the predetermined information set in the predetermined information storage means function) and
and
When setting the predetermined information stored in the predetermined information storage unit as the predetermined unit information in the predetermined information group, the transmission unit stores a bit at the predetermined position in the predetermined unit information as the aggregation unit. Features H4 to H11 characterized in that a bit corresponding to the predetermined unit information is set in the information, and the information of the bit at the predetermined position is the information of the binary information which is not the specific bit information. The gaming machine according to any one of 1.
特徴H12によれば、所定情報記憶手段に格納されている所定情報が変更されることを防止しながら、所定情報群に含まれている所定単位情報における所定位置のビットの情報が2値情報のうち特定ビット情報ではない側の情報であるようにすることができる。このため、所定情報群の送信後も所定情報記憶手段に格納されている所定情報を利用可能とすることができる。 According to feature H12, the information of the bit at the predetermined position in the predetermined unit information included in the predetermined information group is binary information while preventing the predetermined information stored in the predetermined information storage means from being changed. Among them, the information on the side other than the specific bit information can be used. Therefore, the predetermined information stored in the predetermined information storage means can be used even after the predetermined information group is transmitted.
特徴H13.前記所定情報群には、前記先頭以外の前記所定バイト単位の単位情報として、1つ以上の所定単位情報(データフレームFR1~FR10)と、当該所定情報群の受信後に当該所定単位情報における前記所定位置のビットに設定される情報が集約された集約単位情報(最上位フレームSF1,SF2)と、が設定されており、
受信した前記所定情報群を、前記所定単位情報における前記所定位置のビットにも前記特定ビット情報が設定され得る所定変換後情報群(変換後のコマンド)に変換する所定変換手段(音光側CPU93における第1コマンド変換処理を実行する機能、音光側CPU93における第2コマンド変換処理を実行する機能)を備えていることを特徴とする特徴H1乃至H12のいずれか1に記載の遊技機。
Feature H13. The predetermined information group includes one or more predetermined unit information (data frames FR1 to FR10) as unit information of the predetermined byte unit other than the head, and the predetermined unit information in the predetermined unit information after receiving the predetermined information group. Aggregation unit information (top frames SF1, SF2) in which information set in position bits is aggregated is set,
Predetermined conversion means (acoustic and optical side CPU 93) for converting the received predetermined information group into a predetermined post-conversion information group (post-conversion command) in which the specific bit information can also be set in the bit at the predetermined position in the predetermined unit information and a function of executing the second command conversion process in the sound and light side CPU 93).
特徴H13によれば、上記特徴H1の構成を備え、所定情報群の各所定バイト単位の単位情報における所定位置のビットの状態に基づいて先頭の所定バイト単位の単位情報と先頭以外の所定バイト単位の単位情報とを識別可能な構成としながら、利用時には当該所定情報群を、所定単位情報における所定位置のビットにも特定ビット情報が設定され得る所定変換後情報群に変換することができる。 According to feature H13, having the configuration of feature H1, based on the state of a bit at a predetermined position in each predetermined byte unit of unit information in the predetermined information group, unit information in predetermined byte units at the head and predetermined byte units other than the head are obtained. While being identifiable from the unit information, the predetermined information group can be converted into a predetermined post-conversion information group in which specific bit information can be set to bits at predetermined positions in the predetermined unit information.
特徴H14.前記所定情報群には、当該所定情報群の受信後に前記所定単位情報における前記所定位置のビットに設定される情報が集約された集約単位情報(最上位フレームSF1,SF2)が設定されており、
前記所定変換手段は、前記集約単位情報のビットに設定されている情報を当該ビットに対応する前記所定単位情報における前記所定位置のビット(第7ビット)に設定することにより前記所定情報群を前記所定変換後情報群に変換することを特徴とする特徴H13に記載の遊技機。
Feature H14. Aggregation unit information (most significant frames SF1, SF2) obtained by aggregating information to be set in bits at predetermined positions in the predetermined unit information after receiving the predetermined information group is set in the predetermined information group,
The predetermined conversion means converts the predetermined information group into the The gaming machine according to feature H13, wherein the information is converted into an information group after predetermined conversion.
特徴H14によれば、受信した所定情報群を、集約単位情報のビットに設定されている情報が当該ビットに対応する所定単位情報における所定位置のビットに設定された所定変換後情報群に変換することができる。 According to feature H14, the received predetermined information group is converted into a predetermined post-conversion information group in which the information set in the bit of the aggregation unit information is set in the bit at the predetermined position in the predetermined unit information corresponding to the bit. be able to.
特徴H15.前記所定変換手段は、前記所定情報群に含まれている前記集約単位情報のビットに対応する前記所定単位情報を、当該集約単位情報における当該ビットの位置及び当該所定情報群のデータ容量に基づいて把握することを特徴とする特徴H13又はH14に記載の遊技機。 Feature H15. The predetermined conversion means converts the predetermined unit information corresponding to the bit of the aggregation unit information included in the predetermined information group based on the position of the bit in the aggregation unit information and the data capacity of the predetermined information group. The game machine according to feature H13 or H14, characterized by grasping.
特徴H15によれば、所定情報群に含まれている集約単位情報におけるビットの位置及び当該所定情報群のデータ容量に基づいて当該ビットに対応する所定単位情報を把握する構成とすることにより、当該ビットに対応する所定単位情報を把握可能とするための専用の情報を所定情報群に設定することを不要として、所定情報群のデータ容量を低減することができる。 According to feature H15, the predetermined unit information corresponding to the bit is grasped based on the position of the bit in the aggregation unit information included in the predetermined information group and the data capacity of the predetermined information group. It is possible to reduce the data volume of the predetermined information group by eliminating the need to set dedicated information in the predetermined information group for making it possible to grasp the predetermined unit information corresponding to the bit.
なお、特徴H1~H15の構成に対して、特徴A1~A11、特徴B1~B6、特徴C1~C6、特徴D1~D24、特徴E1~E15、特徴F1~F7、特徴G1~G10、特徴H1~H15のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。 For the configuration of features H1 to H15, features A1 to A11, features B1 to B6, features C1 to C6, features D1 to D24, features E1 to E15, features F1 to F7, features G1 to G10, features H1 to Any one or a plurality of configurations of H15 may be applied. As a result, it is possible to obtain a synergistic effect due to the combined configuration.
上記特徴H群に係る発明によれば、以下の課題を解決することが可能である。 According to the invention according to the characteristic group H, the following problems can be solved.
遊技機としてパチンコ機やスロットマシンなどが知られている。例えば、パチンコ機は、遊技者に付与された遊技球を貯留する皿貯留部を遊技機前面部に備えており、当該皿貯留部に貯留された遊技球が遊技球発射装置に案内されて、遊技者の発射操作に応じて遊技領域に向けて発射される。そして、例えば遊技領域に設けられた入球部に遊技球が入球した場合に、例えば払出装置から皿貯留部に遊技球が払い出される。また、パチンコ機においては、皿貯留部として上側皿貯留部と下側皿貯留部とを備えた構成も知られており、この場合、上側皿貯留部に貯留された遊技球が遊技球発射装置に案内され、当該上側皿貯留部にて余剰となった遊技球が下側皿貯留部に排出される。 Pachinko machines, slot machines, and the like are known as gaming machines. For example, a pachinko machine is equipped with a plate storage section for storing game balls given to a player in the front part of the gaming machine, and the game balls stored in the plate storage section are guided to the game ball launching device, It is shot toward the game area according to the player's shooting operation. Then, for example, when a game ball enters a ball entry portion provided in the game area, the game ball is paid out from the payout device to the plate storage portion, for example. Further, in a pachinko machine, there is also known a configuration in which an upper plate storage portion and a lower plate storage portion are provided as the plate storage portions. , and surplus game balls in the upper plate storage portion are discharged to the lower plate storage portion.
また、スロットマシンでは、メダルがベットされている状況でスタートレバーが操作されて新たなゲームが開始される場合に制御手段にて抽選処理が実行される。また、抽選処理が実行された場合には制御手段にて回転開始制御が実行されることによりリールの回転が開始され、当該リールの回転中にストップボタンが操作された場合には制御手段にて回転停止制御が実行されることによりリールの回転が停止される。そして、リールの回転停止後の停止結果が抽選処理の当選役に対応したものである場合には、当該当選役に対応した特典が遊技者に付与される。 Further, in the slot machine, when the start lever is operated to start a new game while medals are bet, the control means executes the lottery process. Further, when the lottery process is executed, the rotation start control is executed by the control means to start the rotation of the reel, and when the stop button is operated during the rotation of the reel, the control means Rotation of the reel is stopped by execution of rotation stop control. Then, when the stop result after the rotation of the reels is stopped corresponds to a winning combination in the lottery process, a privilege corresponding to the winning combination is given to the player.
ここで、上記例示等のような遊技機においては、情報群の送信が好適に行われる必要があり、この点について未だ改良の余地がある。 Here, in the game machines such as those exemplified above, it is necessary to suitably transmit the information group, and there is still room for improvement in this respect.
以下に、以上の各特徴を適用し得る又は各特徴に適用される遊技機の基本構成を示す。 The basic configuration of a gaming machine to which each of the above features can be applied or to which each feature is applied is shown below.
パチンコ遊技機:遊技者が操作する操作手段と、その操作手段の操作に基づいて遊技球を発射する遊技球発射手段と、その発射された遊技球を所定の遊技領域に導く球通路と、遊技領域内に配置された各遊技部品とを備え、それら各遊技部品のうち所定の通過部を遊技球が通過した場合に遊技者に特典を付与する遊技機。 Pachinko machine: an operation means operated by a player, a game ball shooting means for shooting game balls based on the operation of the operation means, a ball passage for guiding the shot game balls to a predetermined game area, and a game This game machine is provided with game parts arranged in an area, and gives a privilege to a player when a game ball passes through a predetermined passing part of the game parts.
スロットマシン等の回胴式遊技機:複数の絵柄を可変表示させる絵柄表示装置を備え、始動操作手段の操作に起因して前記複数の絵柄の可変表示が開始され、停止操作手段の操作に起因して又は所定時間経過することにより前記複数の絵柄の可変表示が停止され、その停止後の絵柄に応じて遊技者に特典を付与する遊技機。 A game machine such as a slot machine: equipped with a pattern display device for variably displaying a plurality of patterns, the variable display of the plurality of patterns is started by the operation of the start operation means, and the operation of the stop operation means is caused by the operation of the stop operation means. The game machine stops the variable display of the plurality of pictures after a predetermined period of time has passed, and gives a privilege to the player according to the pictures after the stop.
10…パチンコ機、63…主側CPU、64…主側ROM、64q…特図特電アドレステーブル、64r…変動開始用テーブル、64w…ハード乱数最大値テーブル、64y…第1初期化テーブル、64z…第2初期化テーブル、64α…乱数最大値テーブル、93…音光側CPU、104…Wレジスタ、104a…Wレジスタ、104b…Aレジスタ、105a…Bレジスタ、106b…Eレジスタ、107…HLレジスタ、109…IYレジスタ、111…TPレジスタ、142…表示継続カウンタ、149…LDT実行回路、151…LD更新実行回路、152…LDH更新実行回路、156…第1LDY実行回路、157…LDB実行回路、161…LDB更新実行回路、164…第2LDY実行回路、191a…大当たり種別最大値カウンタ、192a…リーチ乱数最大値カウンタ、193a…普電乱数最大値カウンタ、201…特殊LDB実行回路、FR1~FR10…データフレーム、FT…フッタ、HD…ヘッダ、SA0~SA6…開始アドレス、SB0~SB23…開始アドレス、SF1…第1最上位フレーム、SF2…第2最上位フレーム。
10...
Claims (1)
前記所定情報群は、所定バイト単位の単位情報を複数含み、
前記所定情報群における先頭の前記所定バイト単位の単位情報は所定位置のビットの情報が特定ビット情報であり、
前記所定情報群における先頭以外の前記所定バイト単位の単位情報は前記所定位置のビットの情報が前記特定ビット情報以外の情報であり、
前記所定情報群には、前記先頭以外の前記所定バイト単位の単位情報として、1つ以上の所定単位情報と、当該所定情報群の受信後に当該所定単位情報における前記所定位置のビットに設定される情報が集約された集約単位情報と、が設定されていることを特徴とする遊技機。 A transmitting means for transmitting a predetermined information group,
The predetermined information group includes a plurality of unit information in units of predetermined bytes,
In the unit information of the predetermined byte unit at the beginning of the predetermined information group, information of a bit at a predetermined position is specific bit information,
In the unit information of the predetermined byte unit other than the head in the predetermined information group, the information of the bit at the predetermined position is information other than the specific bit information,
In the predetermined information group, one or more predetermined unit information as unit information of the predetermined byte unit other than the head, and set to the bit at the predetermined position in the predetermined unit information after receiving the predetermined information group. A gaming machine characterized in that aggregation unit information in which information is aggregated is set .
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