JP7271227B2 - 電源回路 - Google Patents

Description

本明細書中に開示されている発明は、電源回路に関する。

入力電圧から所望の出力電圧を生成することのできる電源回路は、様々なアプリケーション（車載機器、産業機器、事務機器、デジタル家電、ないし、ポータブル機器など）に搭載されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５－２０１１７０号公報

ところで、電源回路のリップルリジェクション特性（＝電源回路の動作に起因して出力電圧に重畳する微小ノイズ（ｎＶ～μＶオーダー）の除去特性）を高める従来手法としては、電源回路の駆動電流を増やして電源回路自体の特性を引き上げるか、若しくは、ＲＣフィルタを用いて出力電圧を平滑化することが一般的である。

しかしながら、例えば、低消費電流化が求められるアプリケーションでは、前者の従来手法を採用することが難しい。一方、後者の従来手法では、出力電圧の立ち上がりが遅くなるので、システムの起動シーケンスに影響を与えるおそれがある。特に、ＲＣフィルタに高抵抗を使用すると、低周波数帯域からリップルリジェクション特性を改善し得るが、電源回路の起動遅延が顕著となってしまう。また、電源回路の次段には、ハイインピーダンスノード（＝トランジスタのゲートなど）しか接続できず、電流能力が制約される。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、起動遅延を招かずにリップルリジェクション特性を高めることのできる電源回路を提供することを目的とする。

本明細書中に開示されている電源回路は、出力トランジスタを用いて入力電圧から安定化電圧を生成する出力回路と、抵抗及びキャパシタを用いて前記安定化電圧を平滑化することにより出力電圧を生成するフィルタ回路と、前記抵抗を介さず前記キャパシタに充電電流を流し込む充電回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源回路において、前記充電回路は、前記安定化電圧と前記出力電圧とを比較して充電制御信号を生成する充電コンパレータと、前記充電制御信号に応じて前記充電電流をオン／オフする充電スイッチと、を含む構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る電源回路において、前記充電回路は、ソースが前記安定化電圧の印加端に接続されてドレインが前記出力電圧の印加端に接続されてゲートが前記出力トランジスタのゲートに接続されたＰＭＯＳＦＥＴ［P-channel type metal-oxide-semiconductor field effect transistor］を含む構成（第３の構成）にするとよい。

また、上記第１～第３いずれかの構成から成る電源回路において、前記充電回路は、ドレインが前記安定化電圧の印加端に接続されてソースが前記出力電圧の印加端に接続されてゲートが所定のバイアス電圧の印加端に接続されたデプレッション型のＮＭＯＳＦＥＴ［N-channel type MOSFET］を含む構成（第４の構成）にするとよい。

また、上記第１～第４いずれかの構成から成る電源回路において、前記充電回路は、アノードが前記安定化電圧の印加端に接続されてカソードが前記出力電圧の印加端に接続されたダイオードを含む構成（第５の構成）にするとよい。

また、上記第１～第５いずれかの構成から成る電源回路は、前記出力電圧が過充電検出閾値よりも高いときに前記抵抗を介さず前記キャパシタから放電電流を引き抜く放電回路をさらに有する構成（第６の構成）にするとよい。

また、上記第６の構成から成る電源回路において、前記放電回路は、前記安定化電圧と前記出力電圧とを比較して前記放電電流を生成するカレントミラー型コンパレータを含む構成（第７の構成）にするとよい。

また、上記第６の構成から成る電源回路において、前記放電回路は、前記安定化電圧と前記出力電圧とを比較して放電制御信号を生成する放電コンパレータと、前記放電制御信号に応じて前記放電電流をオン／オフする放電スイッチと、を含む構成（第８の構成）にしてもよい。

また、本明細書中に開示されている電源装置は、内部基準電圧または内部電源電圧を生成する内部電源回路として、上記第１～第８いずれかの構成から成る電源回路を有する構成（第９の構成）とされている。

また、本明細書中に開示されている車両は、上記第９の構成から成る電源装置と、前記電源装置から電力供給を受ける負荷と、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、起動遅延を招かずにリップルリジェクション特性を高めることのできる電源回路を提供することが可能となる。

電源回路の比較例を示す図 電源回路の第１実施形態を示す図 電源回路の起動時における出力電圧の立ち上がり挙動を示す図 電源回路の第２実施形態を示す図 電源回路の第３実施形態を示す図 電源回路の第４実施形態を示す図 電源回路の第５実施形態を示す図 電源回路の第６実施形態を示す図 電源回路の第７実施形態を示す図 電源装置の一構成例を示す図 車両の外観を示す図

＜電源回路（比較例）＞
まず、電源回路の新規な実施形態を説明する前に、これと対比される比較例について、簡単に説明しておく。

図１は、電源回路の比較例を示す図である。本比較例の電源回路３０は、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを生成するリニア電源であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１（＝出力トランジスタ）と、オペアンプＡ３１と、抵抗Ｒ３１～Ｒ３３と、キャパシタＣ３１と、を有する。

トランジスタＰ３１のソース及びバックゲートは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＰ３１のドレインと抵抗Ｒ３２及びＲ３３それぞれの第１端は、安定化電圧ＲＥＧＯの印加端に接続されている。抵抗Ｒ３２の第２端は、抵抗Ｒ３１の第１端に接続されている。抵抗Ｒ３１の第２端は、接地端に接続されている。オペアンプＡ３１の非反転入力端（＋）は、抵抗Ｒ３１及びＲ３２相互間の接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。オペアンプＡ３１の反転入力端（－）は、参照電圧Ｖｒｅｆの印加端に接続されている。オペアンプＡ３１の出力端は、トランジスタＰ３１のゲートに接続されている。抵抗Ｒ３３の第２端とキャパシタＣ３１の第１端は、出力電圧Ｖｏｕｔの出力端に接続されている。キャパシタＣ３１の第２端は、接地端に接続されている。なお、抵抗Ｒ３１及びＲ３２を割愛し、帰還電圧Ｖｆｂとして出力電圧ＶｏｕｔをそのままオペアンプＡ３１に帰還入力してもよい。

オペアンプＡ３１は、安定化電圧ＲＥＧＯに応じた帰還電圧Ｖｆｂ（＝ＲＥＧＯ×｛Ｒ３１／（Ｒ３１＋Ｒ３２）｝）が所定の参照電圧Ｖｒｅｆと一致するようにトランジスタＰ３１のゲート信号Ｇ３１をリニア制御する。すなわち、トランジスタＰ３１は、安定化電圧ＲＥＧＯがその目標値（＝Ｖｒｅｆ×｛（Ｒ３１＋Ｒ３２）／Ｒ３１｝）と一致するように、オン抵抗値が連続的に制御される。

このように、トランジスタＰ３１、オペアンプＡ３１、並びに、抵抗Ｒ３１及びＲ３２は、出力トランジスタ（＝トランジスタＰ３１）を用いて入力電圧Ｖｉｎから安定化電圧ＲＥＧＯを生成する出力回路ＯＵＴとして機能する。

また、抵抗Ｒ３３及びキャパシタＣ３１は、安定化電圧ＲＥＧＯを平滑化することにより出力電圧Ｖｏを生成するフィルタ回路ＦＬＴ（＝ＲＣローパスフィルタ）として機能する。このように、出力回路ＯＵＴの後段にフィルタ回路ＦＬＴを設けることにより、電源回路３０の駆動電流を増やさずに、リップルリジェクション特性を高めることができる。

しかしながら、本比較例の電源回路３０では、フィルタ回路ＦＬＴの導入により、出力電圧Ｖｏｕｔの立ち上がりが遅くなるので、システムの起動シーケンスに影響を与えるおそれがある。特に、抵抗Ｒ３３として高抵抗（例えば数ＭΩ程度）を使用すると、低周波数帯域（例えば１０ＭＨｚ程度）からリップルリジェクション特性を改善し得る反面、電源回路３０の起動遅延が顕著となってしまう。

以下では、上記の課題を解消することのできる新規な実施形態について提案する。

＜電源回路（第１実施形態）＞
図２は、電源回路の第１実施形態を示す図である。第１実施形態の電源回路３１では、先出の比較例（図１）をベースとしつつ、充電回路ＣＨＧが追加されている。充電回路ＣＨＧは、電源回路３１の起動時に抵抗Ｒ３３を介さずキャパシタＣ３１に充電電流Ｉｃを流し込むための回路部であり、コンパレータＣＭＰ３１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３２を含む。

コンパレータＣＭＰ３１は、安定化電圧ＲＥＧＯと出力電圧Ｖｏｕｔとを比較して充電制御信号Ｓ３１を生成する充電コンパレータであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３３及びＰ３４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１及びＮ３２と、電流源ＣＳ３１と、を含む。

トランジスタＰ３２～Ｐ３４それぞれのソースは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＰ３３及びＰ３４それぞれのゲートは、トランジスタＰ３４のドレインに接続されている。トランジスタＰ３３及びＮ３１それぞれのドレインは、コンパレータＣＭＰ３１の出力端（＝充電制御信号Ｓ３１の出力端）としてトランジスタＰ３２のゲートに接続されている。トランジスタＮ３２のドレインは、トランジスタＰ３４のドレインに接続されている。トランジスタＮ３１及びＮ３２それぞれのソースは、電流源ＣＳ３１の第１端に接続されている。電流源ＣＳ３１の第２端は、接地端に接続されている。トランジスタＮ３１のゲートは、コンパレータＣＭＰ３１の反転入力端（－）として、安定化電圧ＲＥＧＯの印加端に接続されている。トランジスタＮ３２のゲートは、コンパレータＣＭＰ３１の非反転入力端（＋）として、トランジスタＰ３２のドレインとともに、出力電圧Ｖｏｕｔの出力端（＝キャパシタＣ３１の第１端）に接続されている。

なお、コンパレータＣＭＰ３１は、非反転入力端（＋）に正のオフセット電圧Ｖ３１が付与されるように、トランジスタＮ３１及びＮ３２それぞれのサイズ比が１：ｍ（ただしｍ＞１）に設計されている。従って、充電制御信号Ｓ３１は、Ｖｏｕｔ＋Ｖ３１＞ＲＥＧＯであるときにハイレベルとなり、Ｖｏｕｔ＋Ｖ３１＜ＲＥＧＯであるときにローレベルとなる。なお、オフセット電圧Ｖ３１は、電源回路３１の回路特性に合わせて適切な電圧値（例えば数十ｍＶ）に設定すればよい。

トランジスタＰ３２は、充電制御信号Ｓ３１に応じて充電電流Ｉｃをオン／オフする充電スイッチであり、Ｓ３１＝ＬであるときにオンしてＳ３１＝Ｈであるときにオフする。

以下、電源回路３１の起動時におけるキャパシタＣ３１の充電動作について、より具体的に述べる。キャパシタＣ３１が十分に充電されておらず、Ｖｏｕｔ＋Ｖ３１＜ＲＥＧＯであるときには、Ｓ３１＝Ｌとなるので、トランジスタＰ３２がオンする。従って、抵抗Ｒ３３よりもインピーダンスの低いトランジスタＰ３２を介して、キャパシタＣ３１に充電電流Ｉｃが流し込まれる。

なお、トランジスタＰ３２に流れる充電電流Ｉｃは、抵抗Ｒ３３に流れる充電電流よりもはるかに大きい。従って、充電回路ＣＨＧが導入されていない場合と比べて、キャパシタＣ３１を急速に充電し、出力電圧Ｖｏｕｔを素早く立ち上げることが可能となる。

その後、キャパシタＣ３１の充電が進み、Ｖｏｕｔ＋Ｖ３１＞ＲＥＧＯになると、Ｓ３１＝Ｈとなるので、トランジスタＰ３２がオフする。すなわち、充電回路ＣＨＧは、出力電圧Ｖｏｕｔが目標値（＝Ｖｒｅｆ×｛（Ｒ３１＋Ｒ３２）／Ｒ３１｝）に達する前に、その役目を終えてキャパシタＣ３１の充電動作を完了する。その結果、フィルタ回路ＦＬＴが有効に機能するようになるので、電源回路３１の通常動作には何ら影響がない。

このように、電源回路３１であれば、起動遅延を招くことなく、回路特性の限界を超えて、低周波数帯域からリップルリジェクション特性を高めることが可能となる。また、入力変動に対する耐性も向上する。

また、電源回路３１の起動時以外でも、何らかの要因で出力電圧Ｖｏｕｔが目標値から外れて低下したときには、充電回路ＣＨＧがキャパシタＣ３１の急速充電を再開する。従って、出力電圧Ｖｏｕｔの変動を最小限に抑えることが可能となる。

なお、本図では、充電回路ＣＨＧを形成するトランジスタＰ３２～Ｐ３４それぞれのソースを入力電圧Ｖｉｎの入力端に接続したが、その接続先はこれに限定されるものではなく、例えば、トランジスタＰ３２～Ｐ３４それぞれのソースを安定化電圧ＲＥＧＯの印加端に接続してもよい。このような構成とすることにより、Ｖｏｕｔ＞ＲＥＧＯになると、充電回路ＣＨＧが自動的に停止するので、特段の制御を要することなく、キャパシタＣ３１の過充電を防止することができる。

図３は、電源回路３１の起動時における出力電圧Ｖｏｕｔの立ち上がり挙動を示す図であり、上から順に、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが描写されている。なお、出力電圧Ｖｏｕｔについて、実線は充電回路ＣＨＧが導入されている場合の挙動を示しており、破線は充電回路ＣＨＧが導入されていない場合の挙動を示している。

本図で示したように、充電回路ＣＨＧの導入時における出力電圧Ｖｏｕｔの起動時間Ｔ１は、充電回路ＣＨＧの未導入時における起動時間Ｔ２と比べて、大幅に短縮される。特に、低周波数帯域（例えば１０ＭＨｚ程度）からリップルリジェクション特性を向上するように、フィルタ回路ＦＬＴの回路定数を設計した場合、充電回路ＣＨＧを導入しなければ、起動時間Ｔ２が数百秒となってしまうので現実的ではないが、充電回路ＣＨＧを導入すれば、起動時間Ｔ１は僅か数十μｓ程度で済む。

図４は、電源回路の第２実施形態を示す図である。第４実施形態の電源回路３２では、先出の第１実施形態（図２）をベースとしつつ、トランジスタＰ３１とオペアンプＡ３１に代えて、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３３～Ｎ３５が用いられている。なお、トランジスタＮ３３及びＮ３４はエンハンスメント型であり、トランジスタＮ３５はデプレッション型である。

接続関係の変更点について述べる。トランジスタＮ３３及びＮ３５それぞれのドレインは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＮ３３のソース及びバックゲートは、安定化電圧ＲＥＧＯの印加端に接続されている。トランジスタＮ３４のドレインとトランジスタＮ３５のソース、ゲート及びバックゲートは、トランジスタＮ３３のゲートに接続されている。トランジスタＮ３４のソース及びバックゲートは、接地端に接続されている。トランジスタＮ３４のゲートは、抵抗Ｒ３１及びＲ３２相互間の接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続されている。

トランジスタＮ３４及びＮ３５は、安定化電圧ＲＥＧＯに応じた帰還電圧ＶｆｂがトランジスタＮ３４のゲート・ソース間電圧Ｖｇｓと一致するように、トランジスタＮ３３のゲート制御を行う。すなわち、トランジスタＮ３３は、安定化電圧ＲＥＧＯがその目標値（＝Ｖｇｓ×｛（Ｒ３１＋Ｒ３２）／Ｒ３１｝）と一致するように、オン抵抗値が連続的に制御される。

このように、出力回路ＯＵＴとしては、エンハンスメント型のトランジスタＮ３４とデプレッション型のトランジスタＮ３５を組み合わせた基準電圧源を用いてもよい。

＜電源回路（第３実施形態）＞
図５は、電源回路の第３実施形態を示す図である。第３実施形態の電源回路３３では、先出の第１実施形態（図２）をベースとしつつ、充電回路ＣＨＧの構成要素として、抵抗Ｒ３３と並列に、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３５が追加されている。

接続関係について具体的に述べる。トランジスタＰ３５のソースは、安定化電圧ＲＥＧＯの印加端に接続されている。トランジスタＰ３５のドレインは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＰ３５のゲートは、トランジスタＰ３１のゲートに接続されている。

例えば、安定化電圧ＲＥＧＯの目標値が３Ｖであり、入力電圧Ｖｉｎがこれよりも低い２Ｖである場合を考える。この場合、オペアンプＡ３１は、トランジスタＰ３１をフルオンしようとするので、ゲート信号Ｇ３１が０Ｖまで引き下げられる。その結果、トランジスタＰ３５のゲート・ソース間電圧が２Ｖとなるので、トランジスタＰ３５がオンする。

次に、例えば、安定化電圧ＲＥＧＯの目標値が３Ｖであり、入力電圧Ｖｉｎがこれよりも高い４Ｖである場合を考える。この場合、オペアンプＡ３１の出力帰還制御により、トランジスタＰ３１のゲート・ソース間電圧が１Ｖ程度に維持されるので、ゲート信号Ｇ３１は３Ｖ程度となる。その結果、トランジスタＰ３５のゲート・ソース間電圧は、ほぼ０Ｖとなるので、トランジスタＰ３５はオンしない。

このように、電源回路３３では、入力電圧Ｖｉｎが安定化電圧ＲＥＧＯの目標値よりも低いときにトランジスタＰ３５がオンする。従って、入力電圧Ｖｉｎの投入直後には、高インピーダンスの抵抗Ｒ３３をバイパスすることができるので、キャパシタＣ３１を急速に充電することが可能となる。

なお、本図では、先出の第１実施形態（図２）をベースとしたが、例えば、充電回路ＣＨＧの構成要素として、コンパレータＣＭＰ３１とトランジスタＰ３２を割愛し、トランジスタＰ３５を単独で用いることも可能である。

また、改めて図示はしないが、先出の第２実施形態（図４）をベースとしつつ、トランジスタＰ３５を追加することも可能である。

＜電源回路（第４実施形態）＞
図６は、電源回路の第４実施形態を示す図である。第４実施形態の電源回路３４では、先出の第１実施形態（図２）をベースとしつつ、充電回路ＣＨＧの構成要素として、抵抗Ｒ３３と並列に、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３６が追加されている。なお、トランジスタＮ３６は、デプレッション型であり、そのオンスレッショルド電圧Ｖｔｈは負値（Ｖｔｈ＜０Ｖ）である。

接続関係について具体的に述べる。トランジスタＮ３６のドレインは、安定化電圧ＲＥＧＯの印加端に接続されている。トランジスタＮ３６のソースは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＮ３６のゲートは、バイアス電圧ＶＢの印加端に接続されている。

トランジスタＮ３６は、Ｖｏｕｔ＜ＶＢ－Ｖｔｈであるときにオンし、Ｖｏｕｔ＞ＶＢ－Ｖｔｈであるときにオフする。例えば、ＶＢ＝２．７Ｖ、Ｖｔｈ＝－０．３Ｖとした場合、出力電圧Ｖｏｕｔが３Ｖよりも低いときにトランジスタＮ３６がオンする。従って、キャパシタＣ３１が十分に充電されていない電源回路３４の起動時には、高インピーダンスの抵抗Ｒ３３をバイパスすることができるので、キャパシタＣ３１を急速に充電することが可能となる。

なお、本図では、先出の第１実施形態（図２）をベースとしたが、例えば、充電回路ＣＨＧの構成要素として、コンパレータＣＭＰ３１とトランジスタＰ３２を割愛し、トランジスタＮ３６を単独で用いることも可能である。

また、改めて図示はしないが、先出の第２実施形態（図４）又は第３実施形態（図５）をベースとしつつ、トランジスタＮ３６を追加することも可能である。

＜電源回路（第５実施形態）＞
図７は、電源回路の第５実施形態を示す図である。第５実施形態の電源回路３５では、先出の第１実施形態（図２）をベースとしつつ、充電回路ＣＨＧの構成要素として、抵抗Ｒ３３と並列に、ダイオードＤ３１（順方向降下電圧：Ｖｆ）が追加されている。

接続関係について具体的に述べる。ダイオードＤ３１のアノードは、安定化電圧ＲＥＧＯの印加端に接続されている。ダイオードＤ３１のカソードは、出力電圧Ｖｏｕｔの印加端に接続されている。ダイオードＤ３１としては、例えば、順方向降下電圧Ｖｆの低いショットキーバリアダイオードが好適である。

ダイオードＤ３１は、Ｖｏｕｔ＜ＲＥＧＯ－Ｖｆであるときに順バイアスとなり、Ｖｏｕｔ＞ＲＥＧＯ－Ｖｆであるときに逆バイアスとなる。従って、キャパシタＣ３１が十分に充電されていない電源回路３５の起動時には、高インピーダンスの抵抗Ｒ３３をバイパスすることができるので、キャパシタＣ３１を急速に充電することが可能となる。

なお、本図では、先出の第１実施形態（図２）をベースとしたが、例えば、充電回路ＣＨＧの構成要素として、コンパレータＣＭＰ３１とトランジスタＰ３２を割愛し、ダイオードＤ３１を単独で用いることも可能である。

また、改めて図示はしないが、先出の第２実施形態（図４）、第３実施形態（図５）、若しくは、第４実施形態（図６）をベースとしつつ、ダイオードＤ３１を追加することも可能である。

＜電源回路（第６実施形態）＞
図８は、電源回路の第６実施形態を示す図である。第６実施形態の電源回路３６では、先出の第１実施形態（図２）をベースとしつつ、放電回路ＤＣＨＧが追加されている。放電回路ＤＣＨＧは、出力電圧Ｖｏｕｔが所定の過充電検出閾値よりも高いときに抵抗Ｒ３３を介さずキャパシタＣ３１から放電電流Ｉｄを引き抜くための回路部であり、Ｐチャネル型ＭＯＳ電界効果トランジスタ３６及び３７と、電流源ＣＳ３２とを含む。

トランジスタＰ３６のソース及びバックゲートは、安定化電圧ＲＥＧＯの印加端に接続されている。トランジスタＰ３６及びＰ３７それぞれのゲートは、トランジスタＰ３６のドレインに接続されている。トランジスタＰ３６のドレインは、電流源ＣＳ３２の第１端に接続されている。トランジスタＰ３７のドレインと電流源ＣＳ３２の第２端は、接地端に接続されている。トランジスタＰ３７のソース及びバックゲートは、出力電圧Ｖｏｕｔの出力端（＝キャパシタＣ３１の第１端）に接続されている。

このように接続されたトランジスタＰ３６及びＰ３７と電流源ＣＳ３２は、安定化電圧ＲＥＧＯと出力電圧Ｖｏｕｔとを比較して放電電流Ｉｄを生成するカレントミラー型コンパレータとして機能する。

特に、放電回路ＤＣＨＧでは、安定化電圧ＲＥＧＯ側に正のオフセット電圧Ｖ３２が付与されるように、トランジスタＰ３６及びＰ３７それぞれのサイズ比がｎ：１（ただしｎ＞１）に設計されている。従って、放電電流Ｉｄは、Ｖｏｕｔ＞ＲＥＧＯ＋Ｖ３２であるときにオンし、Ｖｏｕｔ＜ＲＥＧＯ＋Ｖ３２であるときにオフする。なお、オフセット電圧Ｖ３１は、電源回路３１の回路特性に合わせて適切な電圧値（例えば数十ｍＶ）に設定すればよい。

以下、放電回路ＤＣＨＧの導入意義について具体的に説明する。例えば、安定化電圧ＲＥＧＯの目標値（延いては出力Ｖｏｕｔの目標値）が３Ｖであり、充電回路ＣＨＧ及び放電回路ＤＣＨＧそれぞれに設定されたオフセット電圧Ｖ３１及びＶ３２が０．０２Ｖである場合を考える。

この場合、理想的には、出力電圧Ｖｏｕｔが２．９８Ｖに達した時点（すなわち、出力電圧Ｖｏｕｔが目標値に達する直前）で、充電回路ＣＨＧによるキャパシタＣ３１の充電動作が完了するはずである。しかしながら、コンパレータＣＭＰ３１の周波数特性によっては、出力電圧Ｖｏｕｔが２．９８Ｖに達した後も、充電回路ＣＨＧによるキャパシタＣ３１の充電動作が完了せず、キャパシタＣ３１が過充電状態となり、出力電圧Ｖｏｕｔのオーバーシュート（＝本来の目標値を逸脱して異常上昇した状態）を招くおそれがある。

特に、無負荷状態でキャパシタＣ３１の過充電が生じた場合、放電回路ＤＣＨＧが設けられていなければ、高インピーダンスの抵抗Ｒ３３を介してキャパシタＣ３１を放電するしかなく、出力電圧Ｖｏｕｔのオーバーシュートを解消するまでに長時間を要する。

これに対して、放電回路ＤＣＨＧを導入した電源回路３６であれば、出力電圧Ｖｏｕｔが３．０２Ｖに達した時点で、放電回路ＤＣＨＧによるキャパシタＣ３１の放電動作が開始される。従って、高インピーダンスの抵抗Ｒ３３を介さずにキャパシタＣ３１を急速に放電することができるので、出力電圧Ｖｏｕｔのオーバーシュート解消時間を短縮することが可能となる。

以上をまとめると、Ｖｏｕｔ＜ＲＥＧＯ－Ｖ３１であるときには、充電回路ＣＨＧによるキャパシタＣ３１の急速充電動作が行われる一方、Ｖｏｕｔ＞ＲＥＧ＋Ｖ３２であるときには、放電回路ＤＣＨＧによるキャパシタＣ３２の急速放電動作が行われる。従って、起動遅延の解消とオーバーシュートの抑制を両立することが可能となる。

また、ＲＥＧＯ－Ｖ３１＜Ｖｏｕｔ＜ＲＥＧＯ＋Ｖ３２であるときには、充電回路ＣＨＧ及び放電回路ＤＣＨＧの双方が無効となる。従って、出力電圧Ｖｏｕｔが目標値近傍であるときには、フィルタ回路ＦＬＴが有効に機能するようになるので、電源回路３６の通常動作には何ら影響がない。

なお、トランジスタＰ３７には、ゲート抵抗を挿入してもよい。また、トランジスタＰ３６及びＰ３７のサイズ比により所望のオフセット電圧Ｖ３２を設定することが難しい場合には、例えば、トランジスタＰ３６及びＰ３７の素子構造や不純物濃度等を相異ならしめ、それぞれのオンスレッショルド電圧に差を持たせることにより、所望のオフセット電圧Ｖ３２を設定してもよい。例えば、低耐圧素子（ＬＶＭＯＳ）と高耐圧素子（ＨＶＭＯＳ）は、素子構造の違いからそれぞれのオンスレッショルド電圧に１Ｖ程度の差がある。従って、トランジスタＰ３６を低耐圧素子で形成し、トランジスタＰ３７を高耐圧素子で形成すれば、容易に１Ｖ程度のオフセット電圧Ｖ３２を設定することが可能となる。

また、電源回路３６の起動時以外でも、何らかの要因で出力電圧Ｖｏｕｔが目標値から外れて上昇したときには、放電回路ＤＣＨＧがキャパシタＣ３１の急速放電を再開する。従って、出力電圧Ｖｏｕｔの変動を最小限に抑えることが可能となる。

また、改めて図示はしないが、先出の第２実施形態（図４）、第３実施形態（図５）、第４実施形態（図６）、若しくは、第５実施形態（図７）をベースとしつつ、本実施形態の放電回路ＤＣＨＧを追加することも可能である。

＜電源回路（第７実施形態）＞
図９は、電源回路の第７実施形態を示す図である。第７実施形態の電源回路３７では、先出の第６実施形態（図８）をベースとしつつ、放電回路ＤＣＨＧの構成要素として、先出のトランジスタＰ３６及びＰ３７と電流源ＣＳ３２に代えて、コンパレータＣＭＰ３２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３８と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３７及びＮ３８と、を含む。

コンパレータＣＭＰ３２は、安定化電圧ＲＥＧＯと出力電圧Ｖｏｕｔとを比較して放電制御信号Ｓ３２を生成する放電コンパレータであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３９及びＰ３Ａと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３９及びＮ３Ａと、電流源ＣＳ３３と、を含む。

トランジスタＰ３８～Ｐ３Ａそれぞれのソースは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＰ３９及びＰ３Ａそれぞれのゲートは、トランジスタＰ３９のドレインに接続されている。トランジスタＰ３Ａ及びＮ３Ａそれぞれのドレインは、コンパレータＣＭＰ３２の出力端（＝放電制御信号Ｓ３２の出力端）としてトランジスタＰ３８のゲートに接続されている。トランジスタＮ３９のドレインは、トランジスタＰ３９のドレインに接続されている。トランジスタＮ３９及びＮ３Ａそれぞれのソースは、電流源ＣＳ３３の第１端に接続されている。電流源ＣＳ３３の第２端は、接地端に接続されている。トランジスタＮ３９のゲートは、コンパレータＣＭＰ３２の非反転入力端（＋）として、安定化電圧ＲＥＧＯの印加端に接続されている。トランジスタＮ３Ａのゲートは、コンパレータＣＭＰ３２の反転入力端（－）として、トランジスタＮ３８のドレインとともに、出力電圧Ｖｏｕｔの出力端（＝キャパシタＣ３１の第１端）に接続されている。トランジスタＰ３８のドレインは、トランジスタＮ３７のドレインに接続されている。トランジスタＮ３７及びＮ３８それぞれのゲートは、トランジスタＮ３７のドレインに接続されている。トランジスタＮ３７及びＮ３８それぞれのソースは、接地端に接続されている。

なお、コンパレータＣＭＰ３２は、非反転入力端（＋）に正のオフセット電圧Ｖ３２が付与されるように、トランジスタＮ３９及びＮ３Ａそれぞれのサイズ比がｎ：１（ただしｎ＞１）に設計されている。従って、放電制御信号Ｓ３２は、ＲＥＧＯ＋Ｖ３２＞Ｖｏｕｔであるときにハイレベルとなり、ＲＥＧＯ＋Ｖ３２＜Ｖｏｕｔであるときにローレベルとなる。なお、オフセット電圧Ｖ３２は、電源回路３７の回路特性に合わせて適切な電圧値（例えば数十ｍＶ）に設定すればよい。

トランジスタＰ３８は、放電制御信号Ｓ３２に応じて放電電流Ｉｄをオン／オフする放電スイッチであり、Ｓ３２＝ＬであるときにオンしてＳ３２＝Ｈであるときにオフする。

トランジスタＮ３７及びＮ３８は、トランジスタＰ３８のドレイン電流をミラーして放電電流Ｉｄを生成するカレントミラー回路を形成している。なお、放電電流Ｉｄの生成手段としては、カレントミラー回路に代えて、例えば、ソース接地回路、または、エミッタ接地回路を用いてもよい。

以下、放電回路ＤＣＨＧによるキャパシタＣ３１の放電動作について、より具体的に述べる。例えば、充電回路ＣＨＧの過渡応答に起因してキャパシタＣ３１が過充電に陥り、Ｖｏｕｔ＞ＲＥＧＯ＋Ｖ３２になると、Ｓ３２＝Ｌとなるので、トランジスタＰ３８がオンする。従って、抵抗Ｒ３３よりもインピーダンスの低いトランジスタＮ３８を介して、キャパシタＣ３１から放電電流Ｉｄが引き抜かれる。

なお、トランジスタＮ３８に流れる放電電流Ｉｄは、抵抗Ｒ３３に流れる放電電流よりもはるかに大きい。従って、放電回路ＤＣＨＧが導入されていない場合と比べて、キャパシタＣ３１を急速に放電し、出力電圧Ｖｏｕｔを素早く目標値に戻すことが可能となる。

その後、キャパシタＣ３１の放電が進み、Ｖｏｕｔ＜ＲＥＧＯ＋Ｖ３２になると、Ｓ３２＝Ｈとなるので、トランジスタＰ３８がオフする。すなわち、放電回路ＤＣＨＧは、その役目を終えてキャパシタＣ３１の放電動作を完了する。その結果、フィルタ回路ＦＬＴが有効に機能するようになるので、電源回路３７の通常動作には何ら影響がない。

このように、電源回路３７であれば、先出の第６実施形態（図８）と同様の作用・効果を享受することができる。

また、改めて図示はしないが、先出の第２実施形態（図４）、第３実施形態（図５）、第４実施形態（図６）、若しくは、第５実施形態（図７）をベースとしつつ、本実施形態の放電回路ＤＣＨＧを追加することも可能である。

＜電源装置＞
図１０は、電源装置の一構成例を示す図である。本構成例の電源装置１００は、入力電圧ＶＩＮ（例えば３～４５Ｖ）を降圧して所望の出力電圧ＶＯＵＴ（例えば３．３Ｖまたは５Ｖ）を生成する高耐圧ＬＤＯレギュレータであり、第１電源回路１１０と、第２電源回路１２０を有する。

第１電源回路１１０は、入力電圧ＶＩＮを降圧して内部電源電圧ＶＲＥＧ（例えば４～５Ｖ）を生成する内部電源回路である。なお、第１電源回路１１０としては、これまでに説明してきた電源回路３１～３７を好適に用いることができる。その場合、ＶＩＮ＝Ｖｉｎ、ＶＲＥＧ＝Ｖｏｕｔとして理解すればよい。

第２電源回路１２０は、入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴを生成するリニア電源であり、出力トランジスタ１２１（＝エンハンスメント型ＰＭＯＳＦＥＴ）と、オペアンプ１２２と、抵抗１２３及び１２４（抵抗値Ｒ１及びＲ２）と、を含む。

出力トランジスタ１２１のソース及びバックゲートは、入力電圧ＶＩＮの入力端に接続されている。出力トランジスタ１２１のドレインと抵抗１２４の第１端は、出力電圧ＶＯＵＴの出力端に接続されている。抵抗１２４の第２端は、抵抗１２３の第１端に接続されている。抵抗１２３の第２端は、接地端に接続されている。オペアンプ１２２の非反転入力端（＋）は、抵抗１２３及び１２４相互間の接続ノード（＝帰還電圧ＶＦＢの印加端）に接続されている。オペアンプ１２２の反転入力端（－）は、参照電圧ＶＲＥＦ（例えば１Ｖ）の印加端に接続されている。オペアンプ１２２の出力端は、出力トランジスタ１２１のゲートに接続されている。なお、抵抗１２３及び１２４を割愛し、帰還電圧ＶＦＢとして出力電圧ＶＯＵＴをそのままオペアンプ１２２に帰還入力することも可能である。

上記したオペアンプ１２２は、出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢ（＝ＶＯＵＴ×｛Ｒ１／（Ｒ１＋Ｒ２）｝）が所定の参照電圧ＶＲＥＦと一致するように、出力トランジスタ１２１のゲート制御を行う。すなわち、出力トランジスタ１２１は、出力電圧ＶＯＵＴがその目標値（＝ＶＲＥＦ×｛（Ｒ１＋Ｒ２）／Ｒ１｝）と一致するように、オン抵抗値が連続的に制御される。

ここで、オペアンプ１２２などの制御系回路には、入力電圧ＶＩＮではなく、これを降圧した内部電源電圧ＶＲＥＧが供給されている。このような構成とすることにより、制御系回路は、入力電圧ＶＩＮが印加される出力トランジスタ１２１よりも耐圧の低い素子で形成することができるので、その回路面積を縮小することが可能となる。

なお、これまでに説明してきた電源回路３１～３７は、入力電圧ＶＩＮ（または内部電源電圧ＶＲＥＧ）から参照電圧ＶＲＥＦ（＝内部基準電圧）を生成する手段として適用することもできる。その場合、ＶＩＮ（またはＶＲＥＧ）＝Ｖｉｎ、ＶＲＥＦ＝Ｖｏｕｔとして理解すればよい。

また、改めて図示はしないが、第２電源回路１２０としては、リニア電源に代えてスイッチング電源を用いてもよい。

＜車両への適用＞
図１１は、車両の外観を示す図である。本構成例の車両Ｘは、不図示のバッテリーから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際と異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

先に説明した電源装置１００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、様々なアプリケーション（車載機器、産業機器、事務機器、デジタル家電、ないし、ポータブル機器など）に搭載される電源回路に利用することが可能である。

３０～３７ 電源回路
１００ 電源装置（高耐圧ＬＤＯレギュレータ）
１１０ 第１電源回路
１２０ 第２電源回路
１２１ 出力トランジスタ（エンハンスメント型ＰＭＯＳＦＥＴ）
１２２ オペアンプ
１２３、１２４ 抵抗
Ａ３１ オペアンプ
Ｃ３１ キャパシタ
ＣＨＧ 充電回路
ＣＭＰ３１、ＣＭＰ３２ コンパレータ
ＣＳ３１～ＣＳ３３ 電流源
Ｄ３１ ダイオード
ＤＣＨＧ 放電回路
ＦＬＴ フィルタ回路
Ｇ３１ ゲート信号
Ｎ３１～Ｎ３Ａ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＯＵＴ 出力回路
Ｐ３１～Ｐ３Ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ３１～Ｒ３３ 抵抗
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (10)

1. 出力トランジスタを用いて入力電圧から安定化電圧を生成する出力回路と、
   抵抗及びキャパシタを用いて前記安定化電圧を平滑化することにより出力電圧を生成するフィルタ回路と、
   前記抵抗を介さず前記キャパシタに充電電流を流し込む充電回路と、
   を有し、
   前記充電回路は、ソースが前記安定化電圧の印加端に接続されてドレインが前記出力電圧の印加端に接続されてゲートが前記出力トランジスタのゲートに接続されたＰＭＯＳＦＥＴを含む、電源回路。
2. 前記充電回路は、前記安定化電圧と前記出力電圧とを比較して充電制御信号を生成する充電コンパレータと、前記充電制御信号に応じて前記充電電流をオン／オフする充電スイッチと、を含む、請求項１に記載の電源回路。
3. 前記充電回路は、ドレインが前記安定化電圧の印加端に接続されてソースが前記出力電圧の印加端に接続されてゲートが所定のバイアス電圧の印加端に接続されたデプレッション型のＮＭＯＳＦＥＴを含む、請求項１又は請求項２に記載の電源回路。
4. 出力トランジスタを用いて入力電圧から安定化電圧を生成する出力回路と、
   抵抗及びキャパシタを用いて前記安定化電圧を平滑化することにより出力電圧を生成するフィルタ回路と、
   前記抵抗を介さず前記キャパシタに充電電流を流し込む充電回路と、
   を有し、
   前記充電回路は、ドレインが前記安定化電圧の印加端に接続されてソースが前記出力電圧の印加端に接続されてゲートが所定のバイアス電圧の印加端に接続されたデプレッション型のＮＭＯＳＦＥＴを含む、電源回路。
5. 前記充電回路は、アノードが前記安定化電圧の印加端に接続されてカソードが前記出力電圧の印加端に接続されたダイオードを含む、請求項１～請求項４のいずれか一項に記載の電源回路。
6. 前記出力電圧が過充電検出閾値よりも高いときに前記抵抗を介さず前記キャパシタから放電電流を引き抜く放電回路をさらに有する、請求項１～請求項５のいずれか一項に記載の電源回路。
7. 出力トランジスタを用いて入力電圧から安定化電圧を生成する出力回路と、
   抵抗及びキャパシタを用いて前記安定化電圧を平滑化することにより出力電圧を生成するフィルタ回路と、
   前記抵抗を介さず前記キャパシタに充電電流を流し込む充電回路と、
   前記出力電圧が過充電検出閾値よりも高いときに前記抵抗を介さず前記キャパシタから放電電流を引き抜く放電回路と、
   を有し、
   前記放電回路は、前記安定化電圧と前記出力電圧とを比較して前記放電電流を生成するカレントミラー型コンパレータを含む、電源回路。
8. 前記放電回路は、前記安定化電圧と前記出力電圧とを比較して放電制御信号を生成する放電コンパレータと、前記放電制御信号に応じて前記放電電流をオン／オフする放電スイッチと、を含む、請求項６又は請求項７に記載の電源回路。
9. 内部基準電圧または内部電源電圧を生成する内部電源回路として、請求項１～請求項８のいずれか一項に記載の電源回路を有する、電源装置。
10. 請求項９に記載の電源装置と、
    前記電源装置から電力供給を受ける負荷と、
    を有する、車両。
    

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