JP7264980B2 - 電界発光表示装置 - Google Patents

Description

本発明は電界発光表示装置に関する。

電界発光表示装置は、発光層の材料によって、無機発光表示装置と電界発光表示装置とに区分される。電界発光表示装置の各ピクセルは自ら発光する発光素子を含み、映像データの階調によるデータ電圧で発光素子の発光量を制御して輝度を調節する。
駆動時間経過によってピクセルの間に駆動特性偏差が発生することがある。このような駆動特性偏差は輝度不均一をもたらして画像品位を落とす。電界発光表示装置で、ピクセル間の駆動特性偏差を補償するための多様な試みが行われているが、検出の正確度が低いため、輝度均一性を確保するのに限界がある。

特開２０１９－１０２４４５号公報

したがって、本明細書に開示した実施例は前述した問題点を解決するためのものであり、検出の正確度を高めるようにした電界発光表示装置を提供する。

本発明の実施例による電界発光表示装置は、データラインに連結されるゲート電極及びリードアウトラインに連結されるソース電極を有する駆動素子を含むピクセルと、前記検出動作の際、前記駆動素子に流れるピクセル電流によって変化する前記リードアウトラインの電圧を検出する検出回路と、前記データラインと前記リードアウトラインとの間に連結され、前記検出動作の際、前記リードアウトラインの電圧変化量にしたがって前記データラインの電圧を変化させる昇圧回路とを含む。

本実施例は次のような効果がある。本発明の実施例による電界発光表示装置は、検出動作の際、データラインとリードアウトラインをカップリングさせる昇圧回路を含む。昇圧回路は昇圧キャパシタを含み、検出動作の際、リードアウトラインの電圧変化量の分だけデータラインの電圧を変化させることにより、駆動素子のゲート・ソース間の電圧を設定の大きさに維持させる。これにより、本発明は駆動素子の電子移動度に関連した検出性能及び補償性能を極大化することができる。本発明による効果は以上で例示した内容によって制限されず、より多様な効果が本発明内に含まれている。

本発明の一実施例による電界発光表示装置を示すブロック図である。 リードアウトラインを共有する１単位ピクセルの接続例を示す図である。 ピクセルアレイとソースドライバーＩＣの構成例を示す図である。 本発明の一実施例によるピクセル回路、検出回路及び昇圧回路の一構成例を示す図である。 図４に示した回路の駆動波形図である。 昇圧回路の有無による作用及び効果の相違点を説明するための図である。 図５のプログラミング期間に対応する等価回路図である。 図５の検出期間に対応する等価回路図である。 図５のサンプリング期間に対応する等価回路図である。 昇圧回路に含まれた昇圧キャパシタが表示パネルに形成された例を示す図である。 昇圧回路に含まれた昇圧キャパシタがコントロールプリント基板に形成された例を示す図である。 本発明の他の実施例によるピクセル回路、検出回路及び昇圧回路の一構成例を示す図である。 図１０に示した回路の駆動波形図である。 １単位ピクセルに対応する４個の昇圧回路が１個の昇圧キャパシタを共有することを示す図である。 総容量値が調節できるように構成された昇圧キャパシタユニットを示す図である。

本発明の利点及び特徴、そしてそれらを達成する方法は添付図面に基づいて詳細に後述する実施例を参照すると明らかになるであろう。しかし、本発明は以下で開示する実施例に限定されるものではなく、互いに異なる多様な形態に具現され得る。ただ、本実施例は本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を知らせるために提供するものである。本発明は請求項の範疇によって定義されるだけである。

本発明の実施例を説明するための図面に開示した形状、サイズ、縮尺、角度、個数などは例示的なものであるので、本発明が図面に示した事項に限定されるものではない。明細書全般にわたって同じ構成要素は同じ参照符号で指称する。本発明で言及する‘含む’、‘有する’、‘なる’などを使う場合、‘～のみ’という表現を使わない限り、他の部分をさらに含むことができる。構成要素を単数で表現する場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素の解釈において、別途の明示的記載がなくても誤差範囲を含むものとして解釈する。

位置関係についての説明の場合、例えば、‘～の上に’、‘～の上部に’、‘～の下部に’、‘～のそばに’などで二つの部分の位置関係を説明する場合、‘すぐ’又は‘直接’という表現を使わない限り、二つの部分の間に一つ以上の他の部分が位置することができる。

第１、第２などを多様な構成要素を記述するために使うが、これらの構成要素はこれらの用語に制限されない。これらの用語はただ一構成要素を他の構成要素と区別するために使用するものである。よって、以下で言及する第１構成要素は本発明の技術的思想内で第２構成要素であることもできる。

本明細書で表示パネルの基板上に形成されるピクセル回路はｎタイプＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造のＴＦＴから具現されるか又はｐタイプＭＯＳＦＥＴ構造のＴＦＴから具現され得る。ＴＦＴはゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースはキャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。ＴＦＴ内でキャリアはソースから流れる。ドレインはＴＦＴからキャリアが外部に出る電極である。すなわち、ＭＯＳＦＥＴにおけるキャリアはソースからドレインに流れる。ｎタイプＴＦＴ（ＮＭＯＳ）の場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソースからドレインに電子が流れるようにソース電圧がドレイン電圧より低い電圧を有する。ｎタイプＴＦＴで電子がソースからドレイン側に流れるから、電流はドレインからソース側に流れる。これに対し、ｐタイプＴＦＴ（ＰＭＯＳ）の場合、キャリアが正孔（ｈｏｌｅ）であるため、ソースからドレインに正孔が流れるようにソース電圧がドレイン電圧より高い。ｐタイプＴＦＴで正孔がソースからドレイン側に流れるから、電流がソースからドレイン側に流れる。ＭＯＳＦＥＴのソースとドレインは固定されたものではないことに留意すべきである。例えば、ＭＯＳＦＥＴのソースとドレインは印加電圧によって変更される場合がある。

一方、本発明で、ＴＦＴの半導体層は、オキシド素子、アモルファスシリコン素子、及びポリシリコン素子の少なくとも一つから形成できる。

以下、添付図面に基づいて本発明の実施例を詳細に説明する。以下の説明で、本発明に関連した公知の技術についての具体的な説明が本発明の要旨を不必要にあいまいにする可能性があると判断される場合、その詳細な説明を省略する。

図１は本発明の一実施例による電界発光表示装置を示すブロック図である。図２はリードアウトラインを共有する１単位ピクセルの接続例を示す図である。そして、図３はピクセルアレイとソースドライバー集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＩＣ）の構成例を示す図である。

図１～図３を参照すると、本発明の一実施例による電界発光表示装置は、表示パネル１０、タイミングコントローラ１１、データドライバー１２、ゲートドライバー１３、メモリ１６、補償回路２０、及び電源生成回路３０を備える。

表示パネル１０には、多数のデータライン１４Ａ及び多数のリードアウトライン１４Ｂと多数のゲートライン１５とが交差し、この交差領域ごとにピクセルＰＸＬがマトリックス状に配置されてピクセルアレイを構成する。

互いに異なるデータライン１４Ａに連結された２以上のピクセルＰＸＬが同じリードアウトライン１４Ｂと同じゲートライン１５を共有することができる。例えば、図２のように、互いに水平に隣り合って同じゲートライン１５に接続された赤色表示用Ｒピクセル、白色表示用Ｗピクセル、緑色表示用Ｇピクセル、及び青色表示用Ｂピクセルが単一のリードアウトライン１４Ｂに共通して接続されることができる。このようなリードアウトライン共有構造によれば、ピクセルアレイの構造が単純化するので、表示パネルの開口率を確保することが容易であり、工程マージンを確保することが容易である。リードアウトライン共有構造で、隣接したリードアウトライン１４Ｂの間ごとに複数のデータライン１４Ａが配置され得る。

Ｒピクセル、Ｗピクセル、Ｇピクセル及びＢピクセルは、図２のように単一の単位ピクセルを構成することができる。単位ピクセル内で、赤色、白色、緑色及び青色の映像は互いに組み合わせられて階調比（又は発光比）によって多様なカラーを具現することができる。一方、単位ピクセルは、Ｒピクセル、Ｇピクセル及びＢピクセルから構成されることもできる。この場合、互いに水平に隣り合って同じゲートライン１５に接続されたＲピクセル、Ｇピクセル及びＢピクセルが単一のリードアウトライン１４Ｂに共通して接続され得る。

ピクセルＰＸＬのそれぞれは電源生成回路３０から高電位ピクセル電圧ＥＶＤＤ及び低電位ピクセル電圧ＥＶＳＳを受ける。本発明のピクセルＰＸＬは、駆動時間経過及び／又はパネル温度などの環境条件による駆動素子の電子移動度特性変化を正確に検出するのに適した回路構造を有し得る。

タイミングコントローラ１１は、検出動作のための検出モード及びディスプレイ駆動のためのディスプレイモードを所定の制御シーケンスで実行し得る。ここで、検出動作は駆動素子の電子移動度変化を検出し、それによる補償値をアップデートするための駆動であり、ディスプレイ駆動は補償値が反映された補正映像データＣＤＡＴＡを表示パネル１０に書き込んで表示映像を再現する駆動である。タイミングコントローラ１１の制御により、検出動作はディスプレイ駆動中の垂直ブランク区間で遂行され得る。垂直ブランク区間はディスプレイ用データ電圧がピクセルＰＸＬに書き込まれる垂直アクティブ区間の間に位置する。垂直ブランク区間の間にはディスプレイ用データ電圧がピクセルＰＸＬに書き込まれない。垂直ブランク区間の間には検出用データ電圧が検出ピクセルＰＸＬに書き込まれる。

検出動作はピクセルラインＬ１～Ｌｎ単位で遂行できる。例えば、検出動作は、ピクセルアレイに含まれた第１カラーの全てのピクセルのみを対象として１ピクセルラインずつ順次方式又は非順次方式で遂行した後、第２カラーの全てのピクセルのみを対象として１ピクセルラインずつ順次方式又は非順次方式で遂行する。そして、同様な方法で第３及び第４カラーのピクセルに対しても検出動作を遂行できる。ここで、ピクセルラインＬ１～Ｌｎのそれぞれは物理的な信号ラインを意味するものではなく、水平方向に隣接したピクセルＰＸＬの集合体を意味する。

一方、検出動作は１ピクセルラインに含まれた互いに異なるカラーの一部ピクセルのみ対象として遂行でき、前記一部の検出ピクセルを除いた残りのピクセルに対する検出動作を省略できる。この場合、前記残りのピクセルに対する補償値は補間ロジック（ｉｎｔｅｒｐｏｌａｔｉｏｎ ｌｏｇｉｃ）によって算出され得る。補間ロジックは同じカラーの検出ピクセルの補償値に基づいて前記同じカラーの非検出ピクセルの補償値を計算することができる。このようにすれば、検出アップデート周期が短くなり、電子移動度の実時間変化に対応することができる補償性能が極大化することができる。

タイミングコントローラ１１は、ホストシステムから入力される垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ドットクロック信号ＤＣＬＫ及びデータイネーブル信号ＤＥなどのタイミング信号に基づいてデータドライバー１２の動作タイミングを制御するためのデータタイミング制御信号ＤＤＣと、ゲートドライバー１３の動作タイミングを制御するためのゲートタイミング制御信号ＧＤＣとを生成できる。タイミングコントローラ１１は、ディスプレイ駆動のためのタイミング制御信号ＤＤＣ、ＧＤＣと検出動作のためのタイミング制御信号ＤＤＣ、ＧＤＣとを互いに異なるように生成できる。

ゲートタイミング制御信号ＧＤＣは、ゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ）などを含む。ゲートスタートパルスは一番目出力を生成するゲートステージに印加されてそのゲートステージを制御する。ゲートシフトクロックはゲートステージに入力されるクロック信号で、ゲートスタートパルスをシフトさせるためのクロック信号である。
データタイミング制御信号ＤＤＣは、ソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ）、及びソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）などを含む。ソーススタートパルスはデータドライバー１２のデータサンプリング開始タイミングを制御する。ソースサンプリングクロックは立ち上がりエッジ又は立ち下がりエッジに基づいてデータのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号はデータドライバー１２の出力タイミングを制御する。
タイミングコントローラ１１は補償回路２０を内蔵することができるが、これに限定されない。補償回路２０は別途の補償集積回路に内蔵され得る。

補償回路２０は、検出動作の際、駆動素子の電子移動度に対する検出結果データＳＤＡＴＡを検出回路ＳＵから受ける。補償回路２０は検出結果データＳＤＡＴＡに基づいて駆動素子の劣化（すなわち、電子移動度変化）による輝度偏差を補償することができる補償値を計算し、この補償値をメモリ１６に保存する。補償値は検出動作を遂行する度にメモリ１６にアップデートされ得る。メモリ１６はフラッシュメモリとして実装できるが、これに限定されない。

補償回路２０は、ディスプレイ駆動の際、メモリ１６から読み込んだ補償値に基づいて入力映像のデータＤＡＴＡを補正し、補正された映像データＣＤＡＴＡをデータドライバー１２に供給できる。補正された映像データＣＤＡＴＡによって駆動素子の電子移動度特性差による輝度偏差を補償できる。

データドライバー１２は、少なくとも一つ以上のソースドライバー集積回路（Ｓｏｕｒｃｅ Ｄｒｉｖｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ＳＤＩＣを含む。ソースドライバーＩＣ ＳＤＩＣは、各データライン１４Ａに連結されたデジタル／アナログコンバータ（以下、ＤＡＣ）、各リードアウトライン１４Ｂに連結された検出回路ＳＵ、複数の検出回路ＳＵの出力を時分割して出力するマルチプレクサーＭＵＸ、及びマルチプレクサーＭＵＸに連結され、検出回路ＳＵのアナログ出力を検出結果データＳＤＡＴＡに変換するアナログ／デジタルコンバータ（以下、ＡＤＣ）を含み得る。

ＤＡＣは、ディスプレイ駆動の際、タイミングコントローラ１１から印加されるデータタイミング制御信号ＤＤＣに応じて補正映像データＣＤＡＴＡをディスプレイ用データ電圧に変換してデータライン１４Ａに供給する。一方、ソースドライバーＩＣ ＳＤＩＣのＤＡＣは、検出動作の際、タイミングコントローラ１１から印加されるデータタイミング制御信号ＤＤＣに応じて検出用データ電圧を生成してデータライン１４Ａに供給できる。

検出用データ電圧は、駆動素子をオン駆動させられるオンレベルデータ電圧Ｖｏｎ（図４）と、駆動素子をオフ駆動させられるオフレベルデータ電圧Ｖｏｆｆ（図４）とを含み得る。オンレベルデータ電圧はリードアウトライン１４Ｂを共有するピクセルの中で検出ピクセルに印加され、オフレベルデータ電圧はリードアウトライン１４Ｂを共有するピクセルの中で非検出ピクセルに印加される。オンレベルデータ電圧は、検出動作の際、検出ピクセルに含まれた駆動素子のゲート電極に印加されて駆動素子をターンオンさせる電圧（すなわち、ピクセル電流を発生させる電圧）であり、オフレベルデータ電圧は、検出動作の際、非検出ピクセルに含まれた駆動素子のゲート電極に印加されて駆動素子をターンオフさせる電圧（すなわち、ピクセル電流を遮断する電圧）である。オンレベルデータ電圧は、カラー別に駆動素子／発光素子駆動特性が違うことを考慮し、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）及びＷ（白色）ピクセルで互いに異なる大きさに設定できるが、これに限定されない。

オンレベルデータ電圧は１単位ピクセル内で検出ピクセルに印加され、オフレベルデータ電圧は前記１単位ピクセル内で前記検出ピクセルとともにリードアウトライン１４Ｂを共有する非検出ピクセルに印加される。例えば、図２で、Ｒピクセルが検出され、Ｗ、Ｇ及びＢピクセルが検出されない場合、オンレベルデータ電圧はＲピクセルの駆動素子に印加され、オフレベルデータ電圧はＷ、Ｇ及びＢピクセルのそれぞれの駆動素子に印加され得る。

各検出回路ＳＵはリードアウトライン１４Ｂに連結されるとともに、マルチプレクサーＭＵＸを介してＡＤＣに選択的に連結され得る。各検出回路ＳＵは、検出動作の際、検出ピクセルの駆動素子に流れるピクセル電流によって変化するリードアウトライン１４Ｂの電圧を検出できるように電圧検出型として実装される。一方、検出回路ＳＵは、ディスプレイ駆動の際、電源生成回路３０から受けたディスプレイ用基準電圧ＶＰＲＥＲをピクセルＰＸＬに印加し、検出動作の際、電源生成回路３０から受けた検出用基準電圧ＶＰＲＥＳをピクセルＰＸＬに印加する。

ＡＤＣは各検出回路ＳＵから出力されたアナログ検出電圧をデジタル検出結果データＳＤＡＴＡに変換して補償回路２０に出力できる。

ゲートドライバー１３は、検出動作の際、ゲート制御信号ＧＤＣに基づいて検出用ゲート信号を生成した後、検出ピクセルに連結されたゲートライン１５に供給できる。検出用ゲート信号は検出用データ電圧に同期される検出用スキャン信号である。検出用ゲート信号と検出用データ電圧によってピクセルラインＬ１～Ｌｎは順次又は非順次検出動作され得る。

ゲートドライバー１３を、ディスプレイ駆動の際、ゲート制御信号ＧＤＣに基づいてディスプレイ用ゲート信号を生成した後、ゲートライン１５に順次供給できる。ディスプレイゲート信号はディスプレイ用データ電圧に同期されるディスプレイ用スキャン信号である。ディスプレイゲート信号とディスプレイ用データ電圧によってピクセルラインＬ１～Ｌｎは順次ディスプレイ駆動され得る。

電源生成回路３０は、各ピクセルＰＸＬに供給される高電位ピクセル電圧ＥＶＤＤ、低電位ピクセル電圧ＥＶＳＳ、ディスプレイ基準電圧ＶＰＲＥＲ、及び検出用基準電圧ＶＰＲＥＳを生成する。電源生成回路３０はゲートドライバー１３の動作に必要なゲートオン電圧とゲートオフ電圧を生成してゲートドライバー１３に供給できる。検出用又はディスプレイ用ゲート信号はゲートオン電圧（すなわち、オンレベル）とゲートオフ電圧（すなわち、オフレベル）との間でスイングする。電源生成回路３０はＤＡＣの動作に必要な高電位駆動電圧を生成してデータドライバー１２に供給できる。

このような本発明の一実施例による電界発光表示装置は、検出動作によって各ピクセルに含まれた駆動素子の電子移動度変化を補償する。この電界発光表示装置は、検出動作の際、ピクセル電流によって変化するリードアウトライン１４Ｂの電圧を検出し、計算によって得られたリードアウトライン１４Ｂの電圧変化の傾きに基づいて検出ピクセルの電子移動度変化量を求める。

ピクセル電流は駆動素子の電子移動度に比例する。駆動素子の電子移動度は駆動時間、温度などによって変えることができる。第１ピクセルに含まれた第１駆動素子の電子移動度と第２ピクセルに含まれた第２駆動素子の電子移動度とが互いに異なる場合、検出動作の際、同じゲート・ソース間の電圧に対応する第１駆動素子の第１ピクセル電流と第２駆動素子のピクセル電流は互いに変化する。このようなピクセル電流の差は同じ時間にリードアウトライン１４Ｂに充電される電圧差によって現れ、その結果、単位時間当たりのリードアウトライン１４Ｂの電圧変化の傾きを計算することができる。駆動素子の電子移動度が大きいほどリードアウトライン１４Ｂの電圧充電速度が増加するので、リードアウトライン１４Ｂの電圧変化の傾きは電子移動度の大きさに比例する。

駆動素子の電子移動度変化を正確に検出するためには、検出動作中に駆動素子のゲート・ソース間の電圧（すなわち、検出用データ電圧と検出用基準電圧との間の差電圧）を一定の大きさに維持しなければならない。すなわち、各検出ピクセルは定電流源によって動作しなければならない。しかし、駆動素子のゲート・ソース間の電圧は駆動素子周辺の寄生キャパシタによって損失することがある。このような損失は検出歪みをもたらす。

本発明の一実施例による電界発光表示装置は、前記損失を抑制するために、図３のような昇圧回路ＢＳＴを含む。図３で昇圧回路ＢＳＴはリードアウトライン１４Ｂにのみ連結されたもののように示されているが、これは昇圧回路ＢＳＴの一部連結のみを模式的に表現したものに過ぎない。昇圧回路ＢＳＴはデータライン１４Ａとリードアウトライン１４Ｂとの間に連結され得る。昇圧回路ＢＳＴは昇圧キャパシタ（図４、Ｃｂｓｔ）を含み、検出動作の際、リードアウトライン１４Ｂの電圧変化量の分だけデータライン１４Ａの電圧を変化させることにより、駆動素子のゲート・ソース間の電圧を設定の大きさに維持させる。本発明の電界発光表示装置は昇圧回路ＢＳＴを含むことにより、駆動素子の電子移動度に関連した検出性能及び補償性能を極大化できる。

図４は本発明の一実施例によるピクセル回路、検出回路及び昇圧回路の一構成例を示す図である。図５は図４に示した回路の駆動波形図である。そして、図６は昇圧回路の有無による作用及び効果の相違点を説明するための図である。

図４を参照すると、本発明の一実施例による電界発光表示装置は、検出動作の際、データライン１４Ａに連結されるゲート電極と、リードアウトライン１４Ｂに連結されるソース電極とを有する駆動素子ＤＴを含むピクセルＰＸＬ、前記検出動作の際、前記駆動素子に流れるピクセル電流によって変化する前記リードアウトラインの電圧を検出する検出回路ＳＵ、及びデータライン１４Ａとリードアウトライン１４Ｂとの間に連結され、前記検出動作の際、リードアウトライン１４Ｂの電圧変化量の分だけデータライン１４Ａの電圧を変化させる昇圧回路ＢＳＴを含む。本発明の一実施例による電界発光表示装置は、データ電圧（Ｖｄａｔａ、Ｖｏｎ又はＶｏｆｆ）を出力するＤＡＣをさらに含む。

図４を参照すると、ピクセルＰＸＬは、駆動素子ＤＴに加え、発光素子ＥＬ、ストレージキャパシタＣｓｔ、第１スイッチトランジスタＳＴ１、及び第２スイッチトランジスタＳＴ２をさらに含むことができる。駆動素子ＤＴは駆動トランジスタから具現されることができる。本実施例で、駆動トランジスタＤＴ及びスイッチトランジスタＳＴ１、ＳＴ２はｎタイプ薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴ）から具現されることができるが、これに限定されず、ｐタイプＴＦＴから具現されることもできる。また、ピクセルを構成するＴＦＴの半導体層は、アモルファスシリコン又はポリシリコン又は酸化物を含むことができる。

駆動トランジスタＤＴは、第１ノードＮ１に連結されたゲート電極と、第２ノードＮ２に連結されたソース電極と、高電位ピクセル電圧ＥＶＤＤの入力端に連結されたドレイン電極とを含む。駆動トランジスタＤＴはゲート・ソース間の電圧によるピクセル電流を生成する。ピクセル電流はゲート・ソース間の電圧の二乗に比例する大きさに生成されることができる。駆動トランジスタＤＴの電子移動度は劣化偏差又は温度などによってピクセル別に変化することができる。よって、検出動作の際、ピクセル電流によるリードアウトライン１４Ｂの電圧を検出すれば、そのピクセルに含まれた駆動トランジスタＤＴの駆動特性変化を求めることができる。

発光素子ＥＬは、ディスプレイ駆動の際、ピクセル電流による第２ノードＮ２の電圧が動作点レベルになるときにターンオンになり、ピクセル電流によって発光する。発光素子ＥＬは、第２ノードＮ２に接続されたアノード電極と、低電位ピクセル電圧ＥＶＳＳの入力端に接続されたカソード電極と、アノード電極とカソード電極との間に位置する有機又は無機化合物層とを含む。有機又は無機化合物層は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬ）、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）、発光層（Ｅｍｉｓｓｉｏｎ ｌａｙｅｒ、ＥＭＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）及び電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬ）からなる。アノード電極に印加される第２ノードＮ２の電圧がカソード電極に印加される低電位ピクセル電圧ＥＶＳＳに比べて動作点レベル以上に高くなれば、発光素子ＥＬはターンオンになる。発光素子ＥＬがターンオンになれば、正孔輸送層ＨＴＬを通過した正孔と電子輸送層ＥＴＬを通過した電子が発光層ＥＭＬに移動して励起子を形成し、その結果、発光層ＥＭＬが光を発生させる。

一方、検出の分別力向上（又は検出の正確度向上）のために、発光素子ＥＬがオフになった状態で検出動作が行われる。言い換えれば、第２ノードＮ２の電圧が動作点レベルより低い範囲内で検出動作が行われる。このために、第２ノードＮ２に印加される検出用基準電圧ＶＰＲＥＳは、前記動作点レベルに比べ、かつディスプレイ用基準電圧ＶＰＲＥＲに比べて充分に低く設定できる。

ストレージキャパシタＣｓｔは第１ノードＮ１と第２ノードＮ２との間に接続される。ストレージキャパシタＣｓｔは駆動トランジスタＤＴのゲート・ソース間の電圧を保存するが、寄生キャパシタのため、前記ゲート・ソース間の電圧を漏洩なしに維持しにくい。

第１スイッチトランジスタＳＴ１はゲート信号ＳＣＡＮに応じてデータライン１４Ａと第１ノードＮ１を連結する。第１スイッチトランジスタＳＴ１は、ゲートライン１５に接続されたゲート電極、データライン１４Ａに接続された第１電極（ソース及びドレインのいずれか一つ）、及び第１ノードＮ１に接続された第２電極（ソース及びドレインの残りの一つ）を備える。

第２スイッチトランジスタＳＴ２は、ゲート信号ＳＣＡＮに応じて第２ノードＮ２とリードアウトライン１４Ｂを連結する。第２スイッチトランジスタＳＴ２は、ゲートライン１５に接続されたゲート電極、リードアウトライン１４Ｂに接続された第１電極、及び第２ノードＮ２に接続された第２電極を備える。

第１及び第２スイッチトランジスタＳＴ１、ＳＴ２のゲート電極は同じゲートライン１５に連結されるから、ピクセル及びゲートドライバーの構造が簡素になる。ディスプレイ駆動の際、第１及び第２スイッチトランジスタＳＴ１、ＳＴ２がディスプレイ用ゲート信号ＳＣＡＮに応じてターンオンになるとき、駆動トランジスタＤＴの第１ゲート・ソース間の電圧（Ｖｄａｔａ－ＶＰＲＥＲ）がディスプレイ駆動条件に合うようにプログラミングされる。検出動作の際、第１及び第２スイッチトランジスタＳＴ１、ＳＴ２が検出用ゲート信号ＳＣＡＮに応じてターンオンになるとき、駆動トランジスタＤＴの第２ゲート・ソース間の電圧（Ｖｏｎ－ＶＰＲＥＳ）が検出動作条件に合うようにプログラミングされる。検出動作の際、第１及び第２スイッチトランジスタＳＴ１、ＳＴ２は図５の検出用ゲート信号ＳＣＡＮに応じて続いてオン状態を維持する。

図４を参照すると、ＤＡＣは、ディスプレイ駆動の際、ディスプレイ用データ電圧Ｖｄａｔａを出力し、検出動作の際、検出用データ電圧（Ｖｏｎ又はＶｏｆｆ）を出力する。

図４を参照すると、検出回路ＳＵは、ディスプレイ用基準電圧ＶＰＲＥＲの入力端子とリードアウトライン１４Ｂとの間の電流の流れをオン／オフさせるためのスイッチＳＲ、検出用基準電圧ＶＰＲＥＳの入力端子とリードアウトライン１４Ｂとの間の電流の流れをオン／オフさせるためのスイッチＳＷ２、及びサンプリング信号ＳＡＭに応じて動作するサンプリング回路ＳＨを含む。

ディスプレイ駆動の際、ディスプレイ用ゲート信号ＳＣＡＮに連動してスイッチＳＲがターンオンになる。ディスプレイ基準電圧ＶＰＲＥＲはリードアウトライン１４Ｂと第２スイッチトランジスタＳＴ２を介して第２ノードＮ２に印加される。

検出動作は、図５のように、垂直ブランク区間ＶＢで行われる。図５で、ＶＡはディスプレイ駆動がなされる垂直アクティブ区間である。検出動作は、プログラミング期間Ｔ１、検出期間Ｔ２、及びサンプリング期間Ｔ３に時分割され得る。プログラミング期間Ｔ１に検出用ゲート信号ＳＣＡＮのオン区間内でスイッチＳＷ２がターンオンになる。検出用基準電圧ＶＰＲＥＳはリードアウトライン１４Ｂと第２スイッチトランジスタＳＴ２を介して第２ノードＮ２に印加される。サンプリング期間Ｔ３に対応する検出用ゲート信号ＳＣＡＮのオン区間内でスイッチＳＷ２がオフになり、サンプリング信号ＳＡＭがオンになる。

サンプリング回路ＳＨはサンプリング信号ＳＡＭに応じてリードアウトライン１４Ｂの電圧をサンプリングする。

図４及び図５を参照すると、検出動作の際、ピクセル電流は駆動トランジスタＤＴのゲート・ソース間の電圧（すなわち、第１ノード電圧ＶＮ１と第２ノード電圧ＶＮ２との間の差電圧、Ｖｏｎ－ＶＰＲＥＳ）によって決定される。昇圧回路ＢＳＴは、ＤＡＣから出力された検出用データ電圧Ｖｏｎをプログラミング期間Ｔ１にデータライン１４Ａに伝達し、検出期間Ｔ２及びサンプリング期間Ｔ３にデータライン１４Ａをフローティングさせ、リードアウトライン１４Ｂをフローティングされたデータライン１４Ａにカップリング（ｃｏｕｐｌｉｎｇ）させることにより、リードアウトライン１４Ｂの電圧変化量の分だけデータライン１４Ａの電圧を変化させ得る。検出期間Ｔ２にスイッチトランジスタＳＴ１、ＳＴ２がオン状態を維持するから、検出期間Ｔ２に第２ノード電圧ＶＮ２はリードアウトライン１４Ｂの電圧と同様に変わり、第１ノード電圧ＶＮ１はデータライン１４Ａの電圧と同様に変化する。言い換えれば、図６の（Ｂ）のように、昇圧回路ＢＳＴにより、ピクセル電流による第２ノード電圧ＶＮ２の変化の分だけ第１ノード電圧ＶＮ１も変化するから、駆動トランジスタＤＴのゲート・ソース間の電圧（Ｖｏｎ－ＶＰＲＥＳ）とピクセル電流を一定に維持することができる。

図６の（Ａ）は昇圧回路ＢＳＴがないときのゲート・ソース間の電圧損失ΔＶｇｓを示す図である。ゲート・ソース間の電圧損失ΔＶｇｓは下記の式１のように駆動トランジスタＤＴのゲート電極にカップリングされた寄生容量ＣＤＴによって引き起こされる。式１で、ＣＳＴはストレージキャパシタＣｓｔの容量であり、ΔＶＳＩＯは寄生容量ＣＤＴによる第２ノード電圧ＶＮ２の損失量である。寄生容量ＣＤＴはパネル設計スペックによって決定されるものであるから、寄生容量ＣＤＴに対する人為的なコントロールが不可である。また、ゲート・ソース間の電圧損失ΔＶｇｓが減るようにストレージキャパシタＣｓｔの容量ＣＳＴを増やす方案を考慮することができるが、ストレージキャパシタＣｓｔの容量ＣＳＴが増加すれば表示パネルの開口率が低くなるので、前記方案は採用しにくい。

図６の（Ｂ）のように、ゲート・ソース間の電圧損失ΔＶｇｓは昇圧回路ＢＳＴによって最小化することができる。昇圧回路ＢＳＴがあるときのゲート・ソース間の電圧損失ΔＶｇｓは下記の式２で表現することができる。式２で、ＣＢＳＴは昇圧キャパシタＣｂｓｔの容量であり、Ｃｐｉｎは、図４に示したように、電圧バッファーＢＵＦの（＋）入力端子で現れる等価寄生容量である。

式２から明らかに分かるように、ＣＢＳＴが大きいほどゲート・ソース間の電圧損失ΔＶｇｓが最小化することができる。昇圧キャパシタＣｂｓｔの容量ＣＢＳＴに対しては人為的なコントロールが可能である。昇圧キャパシタＣｂｓｔの容量ＣＢＳＴは表示パネルの開口率に関係ないので、コントロール許容範囲がストレージキャパシタＣｓｔの容量ＣＳＴに比べて広い。

一方、検出期間Ｔ２に検出回路ＳＵのスイッチＳＷ２もオフ状態を維持するから、この際にリードアウトライン１４Ｂもフローティング（ｆｌｏａｔｉｎｇ）される。よって、リードアウトライン１４Ｂの電圧変化量が昇圧回路ＢＳＴによって検出期間Ｔ２にデータライン１４Ａの電位に効果的に反映され得る。

昇圧回路ＢＳＴは、電圧バッファーＢＵＦ、昇圧キャパシタＣｂｓｔ、及びスイッチＳＷ１を含むことができる。

電圧バッファーＢＵＦはデータライン１４Ａに連結される。電圧バッファーＢＵＦの（－）入力端子と出力端子は互いに連結されている。昇圧キャパシタＣｂｓｔの一側電極はリードアウトライン１４Ｂに連結され、他側電極は電圧バッファーＢＵＦの（＋）入力端子に連結される。スイッチＳＷ１は電圧バッファーＢＵＦの（＋）入力端子とＤＡＣとの間に連結される。スイッチＳＷ１はプログラミング期間Ｔ１にのみターンオンになる。検出期間Ｔ２及びサンプリング期間Ｔ３にオフ状態を維持するスイッチＳＷ１によってデータライン１４Ａがフローティングされる。

図７ａは図５のプログラミング期間Ｔ１に対応する等価回路図である。図７ｂは図５の検出期間Ｔ３に対応する等価回路図である。そして、図７ｃは図５のサンプリング期間Ｔ３に対応する等価回路図である。

検出動作は、プログラミング期間Ｔ１、検出期間Ｔ２、及びサンプリング期間Ｔ３の順に行われる。検出動作中にオンレベルの検出用ゲート信号ＳＣＡＮに応じて第１及び第２スイッチトランジスタＳＴ１、ＳＴ２は続いてオン状態を維持する。

図７ａを参照すると、プログラミング期間Ｔ１にスイッチＳＷ１及びスイッチＳＷ２がオンになる。オンレベルの検出用データ電圧ＶｏｎがスイッチＳＷ１、電圧バッファーＢＵＦ、データライン１４Ａ、及び第１スイッチトランジスタＳＴ１を介してピクセルの第１ノードＮ１に印加される。そして、検出用基準電圧ＶＰＲＥＳがスイッチＳＷ２、リードアウトライン１４Ｂ、及び第２スイッチトランジスタＳＴ２を介してピクセルの第２ノードＮ２に印加される。その結果、検出動作のための駆動トランジスタＤＴのゲート・ソース間の電圧（ＶＮ１－ＶＮ２）がセットされる。

図７ｂを参照すると、検出期間Ｔ２にスイッチＳＷ１及びスイッチＳＷ２がオフになり、データライン１４Ａ及びリードアウトライン１４Ｂがフローティングされる。ここで、駆動トランジスタＤＴにはゲート・ソース間の電圧（ＶＮ１－ＶＮ２）に対応する大きさのピクセル電流Ｉｐが流れる。ピクセル電流Ｉｐによって第２ノードの電圧ＶＮ２とリードアウトライン１４Ｂの電圧が検出用基準電圧ＶＰＲＥＳから上昇する。リードアウトライン１４Ｂの電圧上昇分は昇圧キャパシタＣｂｓｔと電圧バッファーＢＵＦを介してデータライン１４Ａの電位に反映され、データライン１４Ａの電圧も検出用データ電圧Ｖｏｎから上昇する。昇圧キャパシタＣｂｓｔによるカップリング効果により、データライン１４Ａの電圧上昇の傾きはリードアウトライン１４Ｂの電圧上昇の傾きと同一になる。

図７ｃを参照すると、サンプリング期間Ｔ３にサンプリング信号ＳＡＭがオンになる。サンプリング回路ＳＨはサンプリング信号ＳＡＭに応じてリードアウトライン１４Ｂの電圧をサンプリングする。

図８は昇圧回路に含まれた昇圧キャパシタが表示パネルに形成された例を示す図である。そして、図９は昇圧回路に含まれた昇圧キャパシタがコントロールプリント基板に形成された例を示す図である。

図８を参照すると、電圧バッファーＢＵＦ及びスイッチＳＷ１はソースドライバー集積回路ＳＤＩＣに位置し、昇圧キャパシタＣｂｓｔはソースドライバー集積回路ＳＤＩＣの外の表示パネル１０に位置し得る。これにより、ソースドライバー集積回路ＳＤＩＣのサイズ及び構成を簡素化できる。表示パネル１０で、昇圧キャパシタＣｂｓｔはピクセルＰＸＬ領域の外に、例えば表示パネル１０の非表示領域に形成できる。このようにすれば、昇圧キャパシタＣｂｓｔによってピクセルＰＸＬの開口率が低下する副作用を防止できる。

図９を参照すると、電圧バッファーＢＵＦ及びスイッチＳＷ１はソースドライバー集積回路ＳＤＩＣに位置し、昇圧キャパシタＣｂｓｔはソースドライバー集積回路ＳＤＩＣの外のコントロールプリント基板ＣＰＣＢに位置し得る。これにより、ソースドライバー集積回路ＳＤＩＣのサイズ及び構成を簡素化できる。コントロールプリント基板ＣＰＣＢにはタイミングコントローラなどが実装されることができる。コントロールプリント基板ＣＰＣＢはフレキシブルプリント回路フィルムなどを介してソースドライバー集積回路ＳＤＩＣに電気的に連結される。

図１０は本発明の他の実施例によるピクセル回路、検出回路及び昇圧回路の一構成例を示す図である。そして、図１１は図１０に示した回路の駆動波形図である。

図１０及び図１１の実施例で、昇圧回路ＢＳＴを除いた残りの構成は図４及び図５の実施例と実質的に同様である。よって、実質的に同様な構成についての説明は省略する。

図１０及び図１１を参照すると、昇圧回路ＢＳＴは、電圧バッファーＢＵＦ、昇圧キャパシタＣｂｓｔ、及びスイッチＳＷ１に加え、スイッチＳＷ３及びスイッチＳＷ４をさらに含むことができる。

電圧バッファーＢＵＦ、昇圧キャパシタＣｂｓｔ、及びスイッチＳＷ１は図４及び図５で説明したものと実質的に同様である。

スイッチＳＷ３は昇圧キャパシタＣｂｓｔの他側電極と電圧バッファーＢＵＦの（＋）入力端子との間に連結される。スイッチＳＷ４は昇圧キャパシタＣｂｓｔの他側電極とデータライン１４Ａとの間に連結される。

スイッチＳＷ３はプログラミング期間Ｔ１にオフ状態を維持し、検出期間Ｔ２及びサンプリング期間Ｔ３にオン状態を維持する。そして、スイッチＳＷ４はプログラミング期間Ｔ１にのみオン状態を維持し、検出期間Ｔ２とサンプリング期間Ｔ３にはオフ状態を維持する。

プログラミング期間Ｔ１にスイッチＳＷ３がオフになるから、検出用データ電圧Ｖｏｎがデータライン１４Ａにより早く充電されることができる。このように、図１０及び図１１の実施例はＤＡＣの充電能力が低いときに効果的である。一方、検出期間Ｔ２及びサンプリング期間Ｔ３に昇圧キャパシタＣｂｓｔの他側電極はスイッチＳＷ３と電圧バッファーＢＵＦを介してデータライン１４Ａに連結される。

図１２は１単位ピクセルに対応する４個の昇圧回路が１個の昇圧キャパシタを共有するものを示す図である。

図１２を参照すると、Ｒ、Ｗ、Ｇ及びＢピクセルに対応する４個の昇圧回路が１個の昇圧キャパシタＣｂｓｔを共有することができる。この場合、昇圧回路に含まれた電圧バッファーＢＵＦはマルチプレックススイッチＳＭＲ、ＳＭＷ、ＳＭＧ及びＳＭＢを介して選択的に昇圧キャパシタＣｂｓｔに連結され得る。マルチプレックススイッチを介して昇圧キャパシタＣｂｓｔに連結される電圧バッファーは検出ピクセルに対応し、その他の電圧バッファーは非検出ピクセルに対応する。このような図１２は複数の昇圧回路が１個の昇圧キャパシタを共有する一例に過ぎない。本発明の技術的思想は次のように一般化することができる。

ピクセルは、第１データライン及びリードアウトラインに連結された第１ピクセルと、第２データライン及び前記リードアウトラインに連結された第２ピクセルとを含み得る。この場合、昇圧回路は、前記第１データラインに連結された第１電圧バッファーＢＵＦと、第２データラインに連結された第２電圧バッファーＢＵＦと、一側電極が前記リードアウトラインに連結され、他側電極が第１電圧バッファー及び前記第２電圧バッファーに選択的に連結される昇圧キャパシタＣｂｓｔと、前記昇圧キャパシタの他側電極と前記第１電圧バッファーとの間に連結された第１マルチプレックススイッチと、前記昇圧キャパシタの他側電極と前記第２電圧バッファーとの間に連結された第２マルチプレックススイッチとを含み得る。

図１３は総容量値を調節することができるように構成された昇圧キャパシタユニットを示す図である。

図１３を参照すると、昇圧回路は、前記データラインに連結された電圧バッファーＢＵＦ、リードアウトライン１４Ｂと電圧バッファーＢＵＦとの間に連結され、総容量値がコントロール信号ＣＴＲに応じて制御される昇圧キャパシタ回路、及び電圧バッファーＢＵＦとＤＡＣとの間に連結され、プログラミング期間にオンになり、検出期間及びサンプリング期間にオフになるスイッチＳＷ１を含み得る。

昇圧キャパシタ回路は、リードアウトライン１４Ｂと電圧バッファーＢＵＦとの間に連結された複数の昇圧キャパシタユニットＰＳＣを含み得る。各昇圧キャパシタユニットＰＳＣは、互いに直列で連結された昇圧キャパシタＣｂｓｔと調節スイッチＳＷｘとを含む。コントロール信号ＣＴＲに応じてオンになる調節スイッチの個数が決定されるから、前記式２の説明のようにＣＢＳＴに対する人為的なコントロールが可能になる。

以上で説明した内容から、当業者であれば本発明の技術思想を逸脱しない範疇内で多様な変更及び修正が可能であろう。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって決定されなければならないであろう。

１０ 表示パネル
１１ タイミングコントローラ
１２ データドライバー
１３ ゲートドライバー
１４Ａ データライン
１４Ｂ リードアウトライン
１５ ゲートライン
２０ 補償回路
ＳＵ 検出回路

Claims (17)

1. データライン（１４Ａ）に連結されるゲート電極及びリードアウトライン（１４Ｂ）に連結されるソース電極を有する駆動素子を含むピクセル（ＰＸＬ）と、
   検出動作の際、前記駆動素子に流れるピクセル電流によって変化する前記リードアウトラインの電圧を検出する検出回路（ＳＵ）と、
   前記データラインと前記リードアウトラインとの間に連結され、前記検出動作の際、前記リードアウトラインの電圧変化量にしたがって前記データラインの電圧を変化させる昇圧回路（ＢＳＴ）と、
   前記検出動作の際、前記ピクセル電流のために前記駆動素子のゲート電極に印加される検出用データ電圧（Ｖｏｎ）を出力するデジタル／アナログコンバータと、を含み、
   前記検出動作は、前記ピクセル電流のために前記駆動素子のゲート・ソース間の電圧をセットするプログラミング期間、前記ピクセル電流によって前記リードアウトラインの電圧が変化する検出期間、及び変化した前記リードアウトラインの電圧がサンプリングされるサンプリング期間を含み、
   前記昇圧回路は、
   前記プログラミング期間に前記検出用データ電圧を前記データラインに伝達し、
   前記検出期間及び前記サンプリング期間に前記データラインを前記デジタル／アナログコンバータからフローティングさせ、前記リードアウトラインを前記フローティングされたデータラインにカップリングさせる、電界発光表示装置。
2. 前記検出動作の際、前記昇圧回路によって前記リードアウトラインの前記電圧が変化することによって前記ピクセル電流と対応する前記駆動素子のゲート－ソース間電圧が変化し、その結果、前記ピクセル電流及び前記ピクセル電流に対応する前記駆動素子のゲート・ソース間の電圧は一定に維持される、請求項１に記載の電界発光表示装置。
3. 前記ピクセルは、
   前記データラインと前記駆動素子のゲート電極との間に連結された第１スイッチトランジスタ（ＳＴ１）と、
   前記リードアウトラインと前記駆動素子のソース電極との間に連結された第２スイッチトランジスタ（ＳＴ２）と、
   前記駆動素子のゲート電極とソース電極との間に連結されたストレージキャパシタ（Ｃｓｔ）と、
   前記駆動素子のソース電極に連結された発光素子（ＥＬ）とをさらに含み、
   前記第１スイッチトランジスタのゲート電極と前記第２スイッチトランジスタのゲート電極はゲートライン（１５）に連結され、
   前記第１スイッチトランジスタと前記第２スイッチトランジスタは、前記検出動作の際、前記ゲートライン（１５）からの検出用ゲート信号（ＳＣＡＮ）に応じてオン状態を維持する、請求項１に記載の電界発光表示装置。
4. 前記検出回路は、
   前記プログラミング期間に、前記駆動素子のソース電極に印加される検出用基準電圧（ＶＰＲＥＳ）を前記リードアウトラインに出力し、
   前記サンプリング期間に、前記変化した前記リードアウトラインの電圧をサンプリング信号（ＳＡＭ）に応じてサンプリングする、請求項１に記載の電界発光表示装置。
5. 前記昇圧回路は、
   前記データラインに連結された電圧バッファー（ＢＵＦ）と、
   一側電極が前記リードアウトラインに連結され、他側電極が前記電圧バッファーに連結された昇圧キャパシタ（Ｃｂｓｔ）と、
   前記電圧バッファーと前記デジタル／アナログコンバータとの間に連結され、前記プログラミング期間にオンになり、前記検出期間及び前記サンプリング期間にオフになる第１スイッチ（ＳＷ１）とを含む、請求項１に記載の電界発光表示装置。
6. 前記電圧バッファー及び前記第１スイッチ（ＳＷ１）はソースドライバー集積回路（ＳＤＩＣ）に位置し、
   前記昇圧キャパシタは前記ソースドライバー集積回路の外の表示パネル（１０）に位置し、
   前記表示パネルで前記ピクセルと前記昇圧キャパシタは互いに異なる領域に位置する、請求項５に記載の電界発光表示装置。
7. 前記電圧バッファー及び前記第１スイッチ（ＳＷ１）はソースドライバー集積回路（ＳＤＩＣ）に位置し、
   前記昇圧キャパシタは前記ソースドライバー集積回路の外のコントロールプリント基板（ＣＰＣＢ）に位置する、請求項５に記載の電界発光表示装置。
8. 前記昇圧回路は、
   前記昇圧キャパシタの他側電極と前記電圧バッファーとの間に連結された第２スイッチ（ＳＷ３）と、
   前記昇圧キャパシタの他側電極と前記データラインとの間に連結された第３スイッチ（ＳＷ４）とをさらに含む、請求項５に記載の電界発光表示装置。
9. 前記ピクセルは、
   第１データライン及び前記リードアウトラインに連結された第１ピクセルと、第２データライン及び前記リードアウトラインに連結された第２ピクセルとを含み、
   前記昇圧回路は、
   前記第１データラインに連結された第１電圧バッファー（ＢＵＦ）と、
   前記第２データラインに連結された第２電圧バッファー（ＢＵＦ）と、
   一側電極が前記リードアウトラインに連結され、他側電極が第１電圧バッファー及び前記第２電圧バッファーに選択的に連結される昇圧キャパシタ（Ｃｂｓｔ）と、
   前記昇圧キャパシタの他側電極と前記第１電圧バッファーとの間に連結された第１マルチプレックススイッチと、
   前記昇圧キャパシタの他側電極と前記第２電圧バッファーとの間に連結された第２マルチプレックススイッチとを含む、請求項１に記載の電界発光表示装置。
10. 前記昇圧回路は、
    前記データラインに連結された電圧バッファー（ＢＵＦ）と、
    前記リードアウトラインと前記電圧バッファーとの間に連結され、総容量値がコントロール信号（ＣＴＲ）に応じて制御される昇圧キャパシタ回路と、
    前記電圧バッファーと前記デジタル／アナログコンバータとの間に連結され、前記プログラミング期間にオンになり、前記検出期間及び前記サンプリング期間にオフになる第１スイッチ（ＳＷ１）とを含む、請求項１に記載の電界発光表示装置。
11. 前記昇圧キャパシタ回路は、
    前記リードアウトラインと前記電圧バッファーとの間に連結された複数の昇圧キャパシタユニット（ＰＳＣ）を含み、
    各昇圧キャパシタユニットは、互いに直列で連結された昇圧キャパシタ（Ｃｂｓｔ）及び調節スイッチ（ＳＷｘ）を含み、
    前記コントロール信号に応じてオンになる調節スイッチの個数が決定される、請求項１０に記載の電界発光表示装置。
12. データライン（１４Ａ）に連結されるゲート電極及びリードアウトライン（１４Ｂ）に連結されるソース電極を有する駆動素子を含むピクセル（ＰＸＬ）と、
    検出動作の際、前記駆動素子に流れるピクセル電流によって変化する前記リードアウトラインの電圧を検出する検出回路（ＳＵ）と、
    前記データラインと前記リードアウトラインとの間に電気的に連結され、前記検出動作の際、前記リードアウトラインの前記変化した電圧を前記データラインに結合させるように構成された昇圧キャパシタとを含み、
    前記検出動作は、前記ピクセル電流のために前記駆動素子のゲート・ソース間の電圧をセットするプログラミング期間、前記ピクセル電流によって前記リードアウトラインの電圧が変化する検出期間、及び変化した前記リードアウトラインの電圧がサンプリングされるサンプリング期間を含み、
    前記プログラミング期間に前記駆動素子の前記ゲート電極に検出用データ電圧を印加し、前記検出期間及び前記サンプリング期間に前記データラインをデジタル／アナログコンバータからフローティングし、前記昇圧キャパシタを介して前記リードアウトラインに前記データラインをフローティング接続する、電界発光表示装置。
13. 前記ピクセルは、
    前記データラインと前記駆動素子の前記ゲート電極との間に連結された第１スイッチトランジスタ（ＳＴ１）と、
    前記リードアウトラインと前記駆動素子の前記ソース電極との間に連結された第２スイッチトランジスタ（ＳＴ２）と、
    前記駆動素子の前記ゲート電極と前記ソース電極との間に連結されたストレージキャパシタ（Ｃｓｔ）と、
    前記駆動素子のソース電極に連結された発光素子（ＥＬ）とをさらに含み、
    前記第１スイッチトランジスタの前記ゲート電極と前記第２スイッチトランジスタの前記ゲート電極はゲートライン（１５）に連結され、
    前記第１スイッチトランジスタと前記第２スイッチトランジスタは、前記検出動作の際、前記ゲートライン（１５）からの検出用ゲート信号（ＳＣＡＮ）に応じてオン状態を維持する、請求項１２に記載の電界発光表示装置。
14. 前記プログラミング期間に前記駆動素子の前記ソース電極に前記リードアウトライン及び前記昇圧キャパシタを介して検出用基準電圧を印加する、請求項１２に記載の電界発光表示装置。
15. 前記昇圧キャパシタはソースドライバー集積回路の外の表示パネルに位置し、
    前記ピクセルと前記昇圧キャパシタは前記表示パネルの異なる領域に位置する、請求項１２に記載の電界発光表示装置。
16. 前記昇圧キャパシタはソースドライバー集積回路の外のコントロールプリント基板に位置する、請求項１２に記載の電界発光表示装置。
17. 前記ピクセルは、
    第１データライン及び前記リードアウトラインに連結された第１ピクセルと、第２データライン及び前記リードアウトラインに連結された第２ピクセルとを含み、
    前記昇圧キャパシタは、前記リードアウトラインと第１電圧バッファーとの間、又は
    前記リードアウトラインと第２電圧バッファーとの間に選択的に接続される、請求項１２に記載の電界発光表示装置。

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