JP7261557B2 - 積層セラミック電子部品の製造方法 - Google Patents

Description

本発明は、サイドマージン部を備えた積層セラミックコンデンサの製造方法に関する。

積層セラミックコンデンサの製造方法において、内部電極の交差面積を増加させる観点等から、内部電極とセラミックグリーンシートからなる未焼成の積層体を作製した後、内部電極の周囲を保護するサイドマージン部を設ける技術が知られている。例えば特許文献１には、内部電極を側面に露出させた状態のグリーンチップの側面に側面用セラミックグリーンシートを貼り付け、この側面で側面用セラミックグリーンシートを打ち抜くことで、生のセラミック保護層を形成する、積層セラミック電子部品の製造方法が開示されている。

特開２０１２－２０９５３９号公報

特許文献１に記載の方法によれば、一度の打ち抜きで複数のグリーンチップの側面にセラミック保護層を形成することができる反面、打ち抜きができずにセラミック保護層を形成できないこともあり、歩留まりの向上が求められている。

以上のような事情に鑑み、本発明の目的は、生産性を高めることが可能な積層セラミックコンデンサの製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法は、第１方向に積層され、かつ上記第１方向に直交する第２方向に向いた側面から露出した複数の内部電極をそれぞれ有する複数のセラミック積層チップを作製する工程を含む。
上記セラミック積層チップの上記第１方向における高さ寸法よりも上記第１方向と、上記第１方向及び上記第２方向に直交する第３方向と、に大きな間隔をあけて配置された上記複数のセラミック積層チップの上記側面で、弾性部材上に配置されたセラミックシートを打ち抜くことで、上記側面にサイドマージン部が形成される。

上記製造方法では、隣接するセラミック積層チップが、第１方向及び第３方向に大きな間隔をあけて配置される。これにより、セラミック積層チップ間に十分なスペースが生じ、側面の押圧時に弾性部材が当該スペースに押し出されるように大きく弾性変形する。これにより、側面の外縁に沿ってセラミックシートにせん断力が生じ、サイドマージン部をより確実に打ち抜くことができる。したがって、サイドマージン部の打ち抜き時の歩留まりを向上させ、生産性を高めることができる。

例えば、上記間隔は、上記高さ寸法の１．２倍以上であってもよい。
これにより、セラミック積層チップ間のスペースを十分に確保することができ、弾性部材の弾性変形をより促しやすくなる。これにより、サイドマージン部の打ち抜き時の歩留まりをさらに向上させることができる。

例えば、上記間隔は、上記高さ寸法の２．５倍以下であってもよい。
これにより、１枚のセラミックシートに対してセラミック積層チップを多数並べることができ、同時に多くのセラミック積層チップにサイドマージン部を設けることができる。したがって、生産性をさらに高めることが可能となる。

さらに、上記側面を、上記セラミックシートの表面から上記第２方向に上記高さ寸法以上の深さ押し込むことで、上記側面にサイドマージン部を形成してもよい。
これにより、弾性部材の弾性変形をより効果的に促すことができ、サイドマージン部の打ち抜き時の歩留まりをさらに向上させることができる。

以上のように、本発明によれば、生産性を高めることが可能な積層セラミックコンデンサの製造方法を提供することができる。

本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサの製造過程を示す断面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、典型的には、Ｚ軸方向を向いた２つの主面と、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面と、を有する。なお、セラミック素体１１の各面を接続する稜部は丸みを帯びている。

外部電極１４，１５は、セラミック素体１１の端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。なお、外部電極１４，１５の形状は、図１に示すものに限定されない。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、セラミック積層体（積層体）１６と、サイドマージン部１７と、を有する。積層体１６には、Ｘ軸方向を向いた２つの端面１６ａと、Ｙ軸方向を向いた２つの側面１６ｂと、Ｚ軸方向を向いた２つの主面１６ｃと、が形成されている。サイドマージン部１７は、積層体１６の２つの側面１６ｂをそれぞれ被覆している。

積層体１６は、容量形成部１８と、容量形成部１８のＺ軸方向両側にそれぞれ設けられたカバー部１９と、を有する。容量形成部１８は、Ｚ軸方向にセラミック層を介して積層された内部電極１２，１３を有する。

第１内部電極１２及び第２内部電極１３は、それぞれ、Ｘ－Ｙ平面に沿って延びるシート状に構成される。第１内部電極１２は、一方の端面１６ａまでＸ軸方向に延び、第１外部電極１４に接続される。第２内部電極１３は、他方の端面１６ａまでＸ軸方向に延び、第２外部電極１５に接続される。これにより、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間のセラミック層に電圧が加わり、容量形成部１８に当該電圧に応じた電荷が蓄えられる。

内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

カバー部１９は、絶縁性セラミックスで形成されるが、例えばセラミック素体１１で用いられた誘電体セラミックスを含んでいてもよい。これにより、カバー部１９と容量形成部１８との間に発生し得る内部応力が抑制される。

内部電極１２，１３は、容量形成部１８のＹ軸方向の全幅にわたって形成され、積層体１６の両側面１６ｂに露出している。これらの内部電極１２，１３の端部の位置は、Ｙ軸方向に０．５μｍの範囲内に相互に揃っている。両側面１６ｂには、内部電極１２，１３間及びこれらと外部との間の絶縁性を確保する等の観点から、サイドマージン部１７が設けられている。

サイドマージン部１７は、側面１６ｂをＹ軸方向から覆い、Ｘ－Ｚ平面に沿って延びる略平板状に構成される。サイドマージン部１７は、絶縁性セラミックスで形成されるが、内部応力抑制等の観点から、カバー部１９と同様に積層体１６で用いられた誘電体セラミックスで形成されてもよい。サイドマージン部１７は、以下に説明するように、例えば側面１６ｂでセラミックグリーンシートを押圧し打ち抜くことによって形成される。

［積層セラミックコンデンサ１０の製造方法］
図４は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５～１０は積層セラミックコンデンサ１０の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５～１０を適宜参照しながら説明する。

（ステップＳ０１：セラミック積層チップ１１６の作製）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を積層し、切断することで、未焼成のセラミック積層チップ（積層チップ）１１６を作製する。

図５に示すセラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第１セラミックシート１０１には、第１内部電極１２に対応する未焼成の第１内部電極１１２が形成される。第２セラミックシート１０２には、第２内部電極１３に対応する未焼成の第２内部電極１１３が形成される。第３セラミックシート１０３には、内部電極が形成されていない。

各内部電極１１２，１１３は、Ｘ軸方向に平行な切断線Ｌｘを横切り、かつＹ軸方向に平行な切断線Ｌｙに沿って延びる複数の帯状の電極パターンを有する。これらの内部電極１１２，１１３は、印刷法等により、導電性ペーストをセラミックシート１０１，１０２に塗布することで形成される。

セラミックシート１０１，１０２は、図５に示すように、Ｚ軸方向に交互に積層される。セラミックシート１０１，１０２の積層体は、容量形成部１８に対応する。セラミックシート１０３は、セラミックシート１０１，１０２の積層体のＺ軸方向上下面に積層される。セラミックシート１０３の積層体は、カバー部１９に対応する。
なお、セラミックシート１０１，１０２，１０３の積層枚数等は、適宜調整可能である。

続いて、セラミックシート１０１，１０２，１０３の積層体をＺ軸方向から圧着し、切断線Ｌｘ，Ｌｙに沿って切断する。これにより、図６に示す積層チップ１１６が作製される。

積層チップ１１６は、未焼成の内部電極１１２，１１３が形成された未焼成の容量形成部１１８と、未焼成のカバー部１１９と、を有する。積層チップ１１６には、切断線Ｌｘに対応する切断面である側面１１６ｂと、切断線Ｌｙに対応する切断面である端面１１６ａと、が形成される。側面１１６ｂからは、未焼成の内部電極１１２，１１３の端部が露出している。

積層チップ１１６は、全体として直方体状に構成される。積層チップ１１６は、Ｘ軸方向に沿った長さ寸法Ｌと、Ｙ軸方向に沿った幅寸法Ｗと、Ｚ軸方向に沿った高さ寸法Ｔと、を有する。長さ寸法Ｌは、積層チップ１１６のＸ軸方向に沿った寸法のうち、最も大きい寸法とする。同様に、幅寸法Ｗ及び高さ寸法Ｔも、それぞれ、積層チップ１１６のＹ軸方向及びＺ軸方向に沿った寸法のうち、最も大きい寸法とする。これらの各寸法は、焼成後の設計値と、焼成による収縮量等を考慮して、適宜設定される。

積層チップ１１６は、Ｘ軸方向に長手を有し、長さ寸法Ｌが幅寸法Ｗ及び高さ寸法Ｔよりも大きく構成される。これにより、積層チップ１１６の側面１１６ｂは、Ｘ軸方向に沿った長辺Ｓ１と、Ｚ軸方向に沿った短辺Ｓ２と、を有する略直方形状に構成される。

（ステップ０２：サイドマージン部１１７形成）
ステップＳ０２では、積層チップ１１６の側面１１６ｂにサイドマージン部１１７を形成する。

まず、図７に示すように、テープＰ上に、一方の側面１１６ｂを貼り付けて積層チップ１１６を配列させる。これにより、他方の側面１１６ｂがテープＰとは反対側（図７において上方）を向いた状態となる。

積層チップ１１６は、Ｚ軸方向及びＸ軸方向にそれぞれ配列されている。各積層チップ１１６は、Ｚ軸方向に沿って間隔Ｄ１をあけて配置され、Ｘ軸方向に沿って間隔Ｄ２をあけて配置される。間隔Ｄ１および間隔Ｄ２は、高さ寸法Ｔよりも大きい値であり、より好ましくは、高さ寸法Ｔの１．２倍以上であるとよく、また高さ寸法Ｔの２．５倍以下の値であるとよい。

続いて、図８に示すように、弾性部材Ｅ上に配置されたセラミックシート１１７ｓの表面１１７ｐと側面１１６ｂとを対向させる。セラミックシート１１７ｓは、平板状の弾性部材Ｅに積層されている。弾性部材Ｅは、フッ素ゴム、シリコーンゴム、ニトリルゴム、ウレタンゴム、ブチルゴム等、弾性変形のしやすい材料を適宜選択できる。

続いて、図９に示すように、積層チップ１１６の側面１１６ｂをセラミックシート１１７ｓに対してＹ軸方向に押し込む。これにより、側面１１６ｂの外縁に沿ってセラミックシート１１７ｓにせん断力が作用し、このせん断力がセラミックシート１１７ｓのせん断強さ以上になると、セラミックシート１１７ｓが打ち抜かれる。

Ｚ軸方向およびＸ軸方向に隣接する積層チップ１１６の間隔Ｄ１および間隔Ｄ２を高さ寸法Ｔよりも大きい値とすることで、隣接する積層チップ１１６間に十分なスペースが生じる。このため、側面１１６ｂを弾性部材Ｅに向かって押圧したとき、側面１１６ｂと対向する部分の弾性部材ＥをＹ軸方向に大きく圧縮させるとともに、上記スペースに弾性部材Ｅを押し出し、Ｙ軸方向に向かって盛り上がるように突出させることができる。この弾性変形により、セラミックシート１１７ｓでは、側面１１６ｂに接している部分と間隙部分との間に大きな段差ができ、この段差に起因して大きなせん断力を発生させることができる。したがって、側面１１６ｂの外縁に沿って確実にセラミックシート１１７ｓを打ち抜くことができる。

例えば、側面１１６ｂは、セラミックシート１１７ｓの表面１１７ｐから、Ｙ軸方向に高さ寸法Ｔ以上の深さＤ３押し込まれる。深さＤ３は、側面１１６ｂとセラミックシート１１７ｓとが接触している押圧開始前の状態（図８参照）と、側面１１６ｂを弾性部材Ｅに向かって最も押し込んだ状態（図９参照）との、Ｙ軸方向に沿った側面１１６ｂの位置の変化量をいうものとする。これにより、大きなせん断力を作用させ、より確実にセラミックシート１１７ｓを打ち抜くことができる。

また、間隔Ｄ１および間隔Ｄ２を高さ寸法Ｔの１．２倍以上とすることで、弾性部材Ｅの上記弾性変形をより促しやすくし、側面１１６ｂの外縁に沿ってせん断力が作用しやすくなる。したがって、セラミックシート１１７ｓをより一層確実に打ち抜くことができる。

さらに、間隔Ｄ１を高さ寸法Ｔの２．５倍以下とすることで、一枚のセラミックシート１１７ｓに対し多くの積層チップ１１６を配列させることができ、サイドマージン部１１７形成工程における生産性を向上させることができる。また、間隔Ｄ２を高さ寸法Ｔの２．５倍以下とすることでも、同様に、多くの積層チップ１１６を配列させることが可能となる。

本ステップにより、図１０に示すように、側面１１６ｂにサイドマージン部１１７が形成され、積層チップ１１６及びサイドマージン部１１７を有する未焼成のセラミック素体１１１が作製される。

（ステップＳ０３：焼成）
ステップＳ０３では、ステップＳ０２で得られたセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ０４：外部電極形成）
ステップＳ０４では、ステップＳ０３で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成する。一例として、まず、導電性ペーストをセラミック素体１１のＸ軸方向両端部に塗布し、この導電性ペーストを焼き付けて下地膜を形成する。次に、下地膜が形成されたセラミック素体１１をメッキ液に浸漬させて電解メッキを行うことで、１又は複数のメッキ膜を形成する。
これにより、図１～３に示すような積層セラミックコンデンサ１０が形成される。

なお、上記のステップＳ０４における処理の一部を、ステップＳ０３の前に行ってもよい。例えば、ステップＳ０３の前に未焼成のセラミック素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０３において、未焼成のセラミック素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地層を形成してもよい。また、脱バインダ処理したセラミック素体１１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。

上記製造方法によれば、複数の積層チップ１１６に対して同時にサイドマージン部１１７を形成することができ、生産性を高めることができる。また、隣接する積層チップ１１６間が十分にあいていることから、この積層チップ１１６間にセラミックシート１１７ｓ及び弾性部材Ｅを押し出し、側面１１６ｂによって弾性部材Ｓを大きく圧縮することが可能となる。したがって、セラミックシート１１７ｓに十分なせん断力を及ぼし、確実にサイドマージン部１１７を形成することができる。

また、側面１１６ｂは略長方形状であるため、ステップＳ０２においてセラミックシート１１７ｓに作用するせん断力は、側面１１６ｂの角部で最も強く、各辺の中央部に向かうに従って小さくなる。特に、Ｘ軸方向に沿った長辺Ｓ１は、Ｚ軸方向に沿った短辺Ｓ２よりも長いため、中央部でのせん断力が小さくなりやすい。そこで、長辺Ｓ１間の間隔Ｄ１を高さ寸法Ｔよりも大きな値に規定することで、長辺Ｓ１にせん断力を及ぼしやすくし、確実にせん断させることが可能となる。

［実施例及び比較例］
本実施形態の実施例及び比較例として、上記製造方法によって作製した積層チップのサンプルを所定の間隔で並べて、セラミックシートに押し込んだときの打ち抜き不良率について調べた。

表１に、各実施例及び各比較例の積層チップのＸ軸方向の長さ寸法と、Ｚ軸方向の高さ寸法と、を示す。

実施例１及び２並びに比較例１及び２では、長さ寸法が１．２ｍｍ、高さ寸法が０．６ｍｍとなるように積層チップを作製した。実施例３及び４並びに比較例３及び４では、長さ寸法が０．７ｍｍ、高さ寸法が０．３５ｍｍとなるように積層チップを作製した。実施例５及び６並びに比較例５及び６では、長さ寸法が０．５ｍｍ、高さ寸法が０．２５ｍｍとなるように積層チップを作製した。

各サンプルに係る積層チップを、側面を上方に向け、Ｚ軸方向に所定の間隔Ｄ１をあけて、テープ上に配列させた。なお、いずれのサンプルにおいても、間隔Ｄ２は間隔Ｄ１と同じとした。

表１に示すように、実施例１及び２では、間隔Ｄ１の高さ寸法Ｔに対する比（以下、Ｄ１／Ｔと称する）が１．２３であった。比較例１及び２では、Ｄ１／Ｔが０．９２であった。実施例３及び４では、Ｄ１／Ｔが１．２５であった。比較例３及び４では、Ｄ１／Ｔが１．００であった。実施例５及び６では、Ｄ１／Ｔが１．２０であった。比較例５及び６では、Ｄ１／Ｔが１．２０であった。

そして、弾性部材に積層されたセラミックシートに対して側面を深さＤ３押し込んで、セラミックシートを打ち抜いた。

表１に示すように、実施例１及び比較例１では、高さ寸法Ｔに対する、セラミックシートの表面からのＹ軸方向の押し込み深さＤ３の比（以下、Ｄ３／Ｔと称する）が０．６であった。実施例３及び比較例３では、Ｄ３／Ｔが０．５であった。実施例５及び比較例５では、Ｄ３／Ｔが０．４であった。実施例２，４及び６並びに比較例２，４及び６では、Ｄ３／Ｔが１．０であった。

各実施例及び各比較例の各サンプルの外観を検査し、セラミックシートが貼り付いていないもの、及びセラミックシートの剥離が認められたものを、打ち抜き不良と判定した。１０００個のサンプル中、打ち抜き不良と判定されたサンプルの割合（以下、打ち抜き不良率と称する）（％）を算出した。結果を、表１に示す。

表１に示すように、Ｄ１／Ｔが１．２３の実施例１及び２の打ち抜き不良率は、それぞれ０．２％、０％であり、ほとんど打ち抜き不良は発生していなかった。これに対して、Ｄ１／Ｔが０．９２の比較例１及び２の打ち抜き不良率は、それぞれ２６．３％、４．１％であり、実施例１及び２よりも大きな割合であった。

同様に、Ｄ１／Ｔが１．２５の実施例３及び４の打ち抜き不良率は、それぞれ０．４％、０％であった。これに対して、Ｄ１／Ｔが１．００の比較例３及び４の打ち抜き不良率は、それぞれ３１．４％、５．５％であり、実施例３及び４よりも大きな割合であった。

同様に、Ｄ１／Ｔが１．２０の実施例５及び６の打ち抜き不良率は、それぞれ４．８％、１．１％であった。これに対して、Ｄ１／Ｔが０．８０の比較例５及び６の打ち抜き不良率は、それぞれ４９．２％、２０．６％であり、実施例５及び６よりも大きな割合であった。

これらの結果から、Ｄ１／Ｔが１よりも大きいことで、積層チップのサイズによらず、打ち抜き不良率を低減できることが確認された。さらに、Ｄ１／Ｔが１．２以上であることで、打ち抜き不良率を大きく改善できることが確認された。

また、同一のチップ間隔Ｄ１で配列されていた場合でも、Ｄ３／Ｔの値が大きい方が打ち抜き不良率が低減できることが確認された。具体的には、Ｄ３／Ｔが０．６の実施例１よりも、Ｄ３／Ｔが１．０の実施例２の方が、打ち抜き不良率がより低い結果となった。また、Ｄ３／Ｔが０．５の実施例３よりも、Ｄ３／Ｔが１．０の実施例４の方が、打ち抜き不良率がより低い結果となった。また、Ｄ３／Ｔが０．４の実施例５よりも、Ｄ／Ｔが１．０の実施例６の方が、打ち抜き不良率がより低い結果となった。

これらの結果から、Ｄ１／Ｔを１よりも大きくすることに加えて、Ｄ３／Ｔを１．００以上とすることで、より確実にセラミックシート１１７ｓを打ち抜けることが確認された。さらに、Ｄ１／Ｔを１よりも大きくすることに加えて、高さ寸法Ｔが０．３ｍｍ以上であって、Ｄ３／Ｔが０．５以上であると、打ち抜き不良率を１％以下まで低減させることができ、より好ましいことが確認された。

一方で、Ｄ１／Ｔが１．２以上である場合には、Ｄ３／Ｔの値によらず、いずれも打ち抜き不良率が０％に近い値となり、より一層確実にセラミックシート１１７ｓを打ち抜けることが確認された。

以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。

例えば、上記実施形態では、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。

１０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７…サイドマージン部
１１２，１１３…未焼成の内部電極
１１６…未焼成の積層チップ（セラミック積層チップ）
１１７…未焼成のサイドマージン部

Claims (6)

1. 第１方向に積層され、かつ前記第１方向に直交する第２方向に向いた側面から露出した複数の内部電極をそれぞれ有する複数のセラミック積層チップを作製し、
   前記セラミック積層チップの前記第１方向における高さ寸法よりも、前記第１方向と、前記第１方向及び前記第２方向に直交する第３方向と、に大きな間隔をあけて配置された前記複数のセラミック積層チップの前記側面を、弾性部材上に配置されたセラミックシートの表面から前記第２方向に前記高さ寸法以上の深さ押し込み、前記セラミックシートを打ち抜くことで、前記側面にサイドマージン部を形成する
   積層セラミック電子部品の製造方法。
2. 請求項１に記載の積層セラミック電子部品の製造方法であって、
   前記セラミック積層チップの前記高さ寸法を０．２５ｍｍ～０．６ｍｍの範囲とし、前記セラミック積層チップの第３方向の長さ寸法を０．５ｍｍ～１．２ｍｍの範囲に設定した、
   積層セラミック電子部品の製造方法。
3. 第１方向に積層され、かつ前記第１方向に直交する第２方向に向いた側面から露出した複数の内部電極をそれぞれ有する複数のセラミック積層チップを作製し、
   前記セラミック積層チップの前記第１方向における高さ寸法よりも、前記第１方向と、前記第１方向及び前記第２方向に直交する第３方向と、に大きな間隔をあけて配置された前記複数のセラミック積層チップの前記側面で、弾性部材上に配置されたセラミックシートを打ち抜くことで、前記側面にサイドマージン部を形成し、
   前記第１方向における高さ寸法をＴとし、前記複数のセラミック積層チップの第１方向の間隔をＤ１とし、前記側面で前記セラミックシートを打ち抜くときの前記側面が押し込まれる第２方向の深さをＤ３としたときに、Ｄ１／Ｔを１よりも大きくし、Ｔを０．３ｍｍ以上とすると共に、Ｄ３／Ｔを０．５以上とする
   積層セラミック電子部品の製造方法。
4. 請求項１から３のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
   前記間隔は、前記高さ寸法の１．２倍以上である
   積層セラミック電子部品の製造方法。
5. 請求項１から４のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
   前記間隔は、前記高さ寸法の２．５倍以下である
   積層セラミック電子部品の製造方法。
6. 請求項３に記載の積層セラミック電子部品の製造方法であって、
   前記側面を、前記セラミックシートの表面から前記第２方向に前記高さ寸法以上の深さ押し込むことで、前記側面にサイドマージン部を形成する
   積層セラミック電子部品の製造方法。

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