JP7238303B2 - Gallium nitride semiconductor device and method for manufacturing gallium nitride semiconductor device - Google Patents

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Description

本発明は、窒化ガリウム半導体装置及び窒化ガリウム半導体装置の製造方法に関する。 The present invention relates to a gallium nitride semiconductor device and a method for manufacturing a gallium nitride semiconductor device.

従来、エピタキシャル形成したＰ－型の窒化ガリウム（以下、ＧａＮ）層を部分的に除去してゲートトレンチ部を設けることが知られている（例えば、非特許文献１参照）。また、Ｐ－型のＧａＮ層を部分的に除去してＧａＮ層のメサ部を形成し、当該メサ部の側部及び底部にフィールドプレートを形成することが知られている（例えば、非特許文献１参照）。なお、特許文献１、２には、ＧａＮ層にマグネシウム（以下、Ｍｇ）を部分的にイオン注入し、その後にＭｇを熱拡散させることにより拡散領域をＰ型化させることが記載されている。また、特許文献２には、ＧａＮ層にゲートトレンチ部及びメサ部を設けないようにすることで、角部に電界が集中することを回避し、耐圧が低下することを防ぐことが記載されている。 Conventionally, it is known to partially remove an epitaxially formed P − -type gallium nitride (hereinafter referred to as GaN) layer to provide a gate trench portion (see, for example, Non-Patent Document 1). It is also known to partially remove a P − -type GaN layer to form a mesa portion of the GaN layer, and to form field plates on the sides and bottom of the mesa portion (see, for example, Non-Patent Documents 1). Patent Documents 1 and 2 describe partially ion-implanting magnesium (hereinafter referred to as Mg) into a GaN layer and then thermally diffusing the Mg to make the diffusion region P-type. Further, Patent Document 2 describes that by not providing a gate trench portion and a mesa portion in a GaN layer, concentration of an electric field on a corner portion is avoided, and a decrease in breakdown voltage is prevented. there is

特開２００７－２５８５７８号公報JP 2007-258578 A 特許第６３２７３７９号公報Japanese Patent No. 6327379

Ｔｏｈｒｕ Ｏｋａ ｅｔ ａｌ．，”Ｖｅｒｔｉｃａｌ ＧａＮ－ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ－ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ ｏｆ １．６ ｋＶ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，ｐｕｂｌｉｓｈｅｄ ２８ Ｊａｎｕａｒｙ ２０１４，Ｖｏｌｕｍｅ ７，Ｎｕｍｂｅｒ ２，０２１００２Tohru Oka et al. ，”Ｖｅｒｔｉｃａｌ ＧａＮ－ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ－ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ ｏｆ １．６ ｋＶ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，ｐｕｂｌｉｓｈｅｄ ２８ Ｊａｎｕａｒｙ ２０１４，Ｖｏｌｕｍｅ ７，Ｎｕｍｂｅｒ ２，０２１００２

耐圧の低下を抑制しつつ、特性を向上させることが可能な窒化ガリウム半導体装置が望まれている。 A gallium nitride semiconductor device capable of improving characteristics while suppressing a decrease in breakdown voltage is desired.

本発明は上記課題に着目してなされたものであって、耐圧の低下を抑制しつつ、特性を向上させることが可能な窒化ガリウム半導体装置及び窒化ガリウム半導体装置の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a gallium nitride semiconductor device and a method for manufacturing a gallium nitride semiconductor device capable of improving characteristics while suppressing a decrease in breakdown voltage. and

上記課題を解決するために、本発明の一態様に係る窒化ガリウム半導体装置は、窒化ガリウム層と、窒化ガリウム層に設けられる第１導電型のソース領域と、窒化ガリウム層に設けられ、第１方向及び第２方向においてソース領域に隣接する第２導電型の不純物領域と、を備える。第１方向は、窒化ガリウム層の表面に平行な方向である。第２方向は、第１方向及び窒化ガリウム層の表面と交差する方向である。第２方向において、不純物領域は第２導電型の不純物の濃度が最も高いピーク位置を有する。窒化ガリウム層の表面からピーク位置までの深さは、２００ｎｍ以上１５００ｎｍ以下である。ピーク位置における第２導電型の不純物の濃度は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下である。不純物領域の表面における第２導電型の不純物の濃度は、１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である。 To solve the above problems, a gallium nitride semiconductor device according to an aspect of the present invention provides a gallium nitride layer, a first conductivity type source region provided in the gallium nitride layer, a first conductivity type source region provided in the gallium nitride layer, and a first conductivity type source region provided in the gallium nitride layer. an impurity region of a second conductivity type adjacent to the source region in the direction and the second direction. The first direction is parallel to the surface of the gallium nitride layer. The second direction is a direction intersecting the first direction and the surface of the gallium nitride layer. In the second direction, the impurity region has a peak position where the concentration of impurities of the second conductivity type is highest. The depth from the surface of the gallium nitride layer to the peak position is 200 nm or more and 1500 nm or less. The concentration of the impurity of the second conductivity type at the peak position is 1×10 17 cm −3 or more and 1×10 19 cm −3 or less. The concentration of the impurity of the second conductivity type in the surface of the impurity region is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less.

本発明の一態様に係る窒化ガリウム半導体装置の製造方法は、窒化ガリウム層と、窒化ガリウム層に設けられる第１導電型のソース領域と、窒化ガリウム層に設けられ、第１方向及び第２方向においてソース領域に隣接する第２導電型の不純物領域と、を備える窒化ガリウム半導体装置の製造方法である。窒化ガリウム半導体装置の製造方法は、窒化ガリウム層に第２導電型の不純物をイオン注入する工程と、第２導電型の不純物が注入された窒化ガリウム層に熱処理を施して、第２導電型の不純物領域を形成する工程と、を含む。第２導電型の不純物をイオン注入する工程では、第２導電型の不純物の注入ピーク位置が、窒化ガリウム層の表面から２００ｎｍ以上１５００ｎｍ以下の深さとなり、注入ピーク位置における注入濃度が１×１０１７以上１×１０１９ｃｍ－３以下となるように、イオン注入の条件を設定する。 A method for manufacturing a gallium nitride semiconductor device according to an aspect of the present invention includes a gallium nitride layer, a first conductivity type source region provided in the gallium nitride layer, a first conductivity type source region provided in the gallium nitride layer, and a first direction and a second direction. and an impurity region of the second conductivity type adjacent to the source region in the method of manufacturing a gallium nitride semiconductor device. A method for manufacturing a gallium nitride semiconductor device includes a step of ion-implanting an impurity of a second conductivity type into a gallium nitride layer, and performing a heat treatment on the gallium nitride layer into which the impurity of the second conductivity type has been implanted to obtain the second conductivity type. and forming an impurity region. In the step of ion-implanting the impurity of the second conductivity type, the implantation peak position of the impurity of the second conductivity type is at a depth of 200 nm or more and 1500 nm or less from the surface of the gallium nitride layer, and the implantation concentration at the implantation peak position is 1×10. The ion implantation conditions are set so that the concentration is 17 or more and 1×10 19 cm −3 or less.

本発明によれば、耐圧の低下を抑制しつつ、素子の特性を向上させることが可能な窒化ガリウム半導体装置及び窒化ガリウム半導体装置の製造方法を提供することができる。 According to the present invention, it is possible to provide a gallium nitride semiconductor device and a method for manufacturing a gallium nitride semiconductor device, which are capable of improving device characteristics while suppressing a decrease in breakdown voltage.

図１は、本発明の実施形態に係る窒化ガリウム半導体装置の構成例を示す平面図である。FIG. 1 is a plan view showing a configuration example of a gallium nitride semiconductor device according to an embodiment of the present invention. 図２は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。FIG. 2 is a cross-sectional view showing a configuration example of a vertical MOSFET according to an embodiment of the present invention. 図３は、本発明の実施形態に係るＧａＮ半導体装置のエッジ終端領域の構成例を示す断面図である。FIG. 3 is a cross-sectional view showing a configuration example of the edge termination region of the GaN semiconductor device according to the embodiment of the invention. 図４は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。4A to 4D are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. 図５は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。5A to 5C are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. 図６は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。6A to 6C are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. 図７は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。7A to 7C are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. 図８は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。8A to 8D are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. 図９は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。9A to 9D are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. 図１０は、ＧａＮ層の深さ方向におけるＭｇ濃度の分布（熱処理前）を示すグラフである。FIG. 10 is a graph showing the Mg concentration distribution (before heat treatment) in the depth direction of the GaN layer. 図１１は、ＧａＮ層の深さ方向におけるＭｇ濃度の分布（熱処理後）を示すグラフである。FIG. 11 is a graph showing the Mg concentration distribution (after heat treatment) in the depth direction of the GaN layer. 図１２は、ＧａＮ層の表面Ｍｇ濃度としきい値との関係を示すグラフである。FIG. 12 is a graph showing the relationship between the surface Mg concentration of the GaN layer and the threshold. 図１３は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの構成を示す断面図である。FIG. 13 is a cross-sectional view showing the configuration of a vertical MOSFET according to a modification of the embodiment of the invention. 図１４は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの製造方法を示す断面図である。FIG. 14 is a cross-sectional view showing a method of manufacturing a vertical MOSFET according to a modification of the embodiment of the invention. 図１５は、Ｍｇが多段注入されたＧａＮ層の、深さ方向におけるＭｇ濃度の分布（熱処理前、熱処理後）を模式的に示すグラフである。FIG. 15 is a graph schematically showing the Mg concentration distribution (before heat treatment and after heat treatment) in the depth direction of a GaN layer into which Mg is implanted in multiple stages.

以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Embodiments of the present invention are described below. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimensions, the ratio of the thickness of each device and each member, etc. are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined with reference to the following description. In addition, it goes without saying that there are portions with different dimensional relationships and ratios between the drawings.

また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。 Also, in the following description, the positive direction of the Z-axis may be referred to as "up" and the negative direction of the Z-axis may be referred to as "down." "Upper" and "lower" do not necessarily mean perpendicular to the ground. That is, the "up" and "down" directions are not limited to the direction of gravity. "Upper" and "lower" are merely expedient expressions specifying relative positional relationships among regions, layers, films, substrates, etc., and do not limit the technical idea of the present invention. For example, if the paper surface is rotated 180 degrees, it goes without saying that "top" becomes "bottom" and "bottom" becomes "top".

また以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。またＰやＮに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じＰとＰとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。 Also, in the following description, a case where the first conductivity type is the N type and the second conductivity type is the P type will be exemplified. However, the conductivity types may be selected in the opposite relationship, so that the first conductivity type is P-type and the second conductivity type is N-type. Moreover, + or - attached to P or N means that the semiconductor region has a relatively high or low impurity concentration, respectively, compared to a semiconductor region not marked with + or -. However, even if the same P is attached to the semiconductor region, it does not mean that the impurity concentration of each semiconductor region is exactly the same.

（ＧａＮ半導体装置の構成例）
図１は、本発明の実施形態に係る窒化ガリウム半導体装置（以下、ＧａＮ半導体装置）の構成例を示す平面図である。図１は、Ｘ－Ｙ平面図である。例えば、第１方向（Ｘ軸方向及びＹ軸方向）は、後述のＧａＮ基板１０の第１主面１０ａに平行な方向である。第２方向（Ｚ軸方向）は、第１主面１０ａに直交する方向であり、ＧａＮ半導体装置１００の厚さ方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。 (Configuration example of GaN semiconductor device)
FIG. 1 is a plan view showing a configuration example of a gallium nitride semiconductor device (hereinafter referred to as a GaN semiconductor device) according to an embodiment of the present invention. FIG. 1 is an XY plan view. For example, the first direction (the X-axis direction and the Y-axis direction) is a direction parallel to the first main surface 10a of the GaN substrate 10, which will be described later. The second direction (Z-axis direction) is a direction perpendicular to the first main surface 10 a and is the thickness direction of the GaN semiconductor device 100 . The X-axis direction, Y-axis direction and Z-axis direction are orthogonal to each other.

図１に示すように、ＧａＮ半導体装置１００は、活性領域１１０とエッジ終端領域１３０とを有する。活性領域１１０は、ゲートパッド１１２及びソースパッド１１４を有する。ゲートパッド１１２及びソースパッド１１４は、後述のゲート電極４４及びソース電極５４にそれぞれ電気的に接続された電極パッドである。 As shown in FIG. 1, GaN semiconductor device 100 has an active region 110 and an edge termination region 130 . Active area 110 has a gate pad 112 and a source pad 114 . The gate pad 112 and the source pad 114 are electrode pads electrically connected to a gate electrode 44 and a source electrode 54, respectively, which will be described later.

Ｚ軸方向からの平面視で、エッジ終端領域１３０は、活性領域１１０の周囲を囲んでいる。エッジ終端領域１３０は、ガードリング構造、フィールドプレート構造及びＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造の一以上を有してよい。エッジ終端領域１３０は、活性領域１１０で発生した空乏層をエッジ終端領域１３０まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有してよい。 The edge termination region 130 surrounds the active region 110 in plan view from the Z-axis direction. Edge termination region 130 may have one or more of a guard ring structure, a field plate structure, and a JTE (Junction Termination Extension) structure. The edge termination region 130 may function to prevent electric field concentration in the active region 110 by extending the depletion layer generated in the active region 110 to the edge termination region 130 .

（縦型ＭＯＳＦＥＴの構成例）
図２は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。図２は、図１に示す活性領域１１０をＩＩ－ＩＩ’線で切断した断面を示しており、縦型ＭＯＳＦＥＴ１の繰り返しの単位構造を示している。ＧａＮ半導体装置１００は、図２に示す縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１を複数備える。ＧａＮ半導体装置１００では、縦型ＭＯＳＦＥＴ１がＹ軸方向に繰り返し設けられている。なお、図２では、縦型ＭＯＳＦＥＴ１の構造を説明する便宜上から、仮想線ＣＬを図示している。仮想線ＣＬは、Ｚ軸方向に平行な直線である。仮想線ＣＬは、図２に示す単位構造のＹ軸方向における中心を通る。 (Configuration example of vertical MOSFET)
FIG. 2 is a cross-sectional view showing a configuration example of a vertical MOSFET according to an embodiment of the present invention. FIG. 2 shows a cross section of the active region 110 shown in FIG. The GaN semiconductor device 100 includes a plurality of vertical MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) 1 shown in FIG. In the GaN semiconductor device 100, vertical MOSFETs 1 are repeatedly provided in the Y-axis direction. In addition, in FIG. 2, the virtual line CL is shown in figure for convenience which demonstrates the structure of vertical MOSFET1. A virtual line CL is a straight line parallel to the Z-axis direction. A virtual line CL passes through the center of the unit structure shown in FIG. 2 in the Y-axis direction.

図２に示すように、縦型ＭＯＳＦＥＴ１は、窒化ガリウム基板（以下、ＧａＮ基板）１０と、ＧａＮ層１６と、ゲート絶縁膜４２と、ゲート電極４４と、ソース電極５４及びドレイン電極５６を有する。 As shown in FIG. 2 , the vertical MOSFET 1 has a gallium nitride substrate (hereinafter referred to as a GaN substrate) 10 , a GaN layer 16 , a gate insulating film 42 , a gate electrode 44 , a source electrode 54 and a drain electrode 56 .

ＧａＮ基板１０は、ＧａＮ単結晶基板である。ＧａＮ基板１０は、第１導電型（Ｎ型）の基板であり、例えばＮ＋型の基板である。ＧａＮ基板１０は、第１主面１０ａと、第１主面１０ａの反対側に位置する第２主面１０ｂとを有する。例えば、ＧａＮ基板１０は、転位密度が１×１０７ｃｍ－２未満の低転位自立基板である。ＧａＮ基板１０が低転位自立基板であることにより、ＧａＮ基板１０上に形成されるＧａＮ層１６の転位密度も低くなる。 The GaN substrate 10 is a GaN single crystal substrate. The GaN substrate 10 is a first conductivity type (N type) substrate, for example, an N + type substrate. GaN substrate 10 has a first main surface 10a and a second main surface 10b opposite to first main surface 10a. For example, the GaN substrate 10 is a low-dislocation freestanding substrate with a dislocation density of less than 1×10 7 cm −2 . Since the GaN substrate 10 is a low-dislocation free-standing substrate, the dislocation density of the GaN layer 16 formed on the GaN substrate 10 is also low.

また、低転位基板をＧａＮ基板１０に用いることで、ＧａＮ基板１０に大面積のパワーデバイスが形成される場合でも、パワーデバイスにおけるリーク電流を少なくすることができる。これにより、製造装置は、パワーデバイスを高い良品率で製造することができる。また、熱処理において、イオン注入された不純物が転位に沿って深く拡散することを防止することができる。 Moreover, by using a low-dislocation substrate for the GaN substrate 10, even when a large-area power device is formed on the GaN substrate 10, leakage current in the power device can be reduced. As a result, the manufacturing apparatus can manufacture power devices with a high non-defective product rate. Further, in the heat treatment, it is possible to prevent the ion-implanted impurities from diffusing deeply along the dislocations.

ＧａＮ層１６は、ＧａＮ基板１０の第１主面１０ａ上に設けられている。ＧａＮ層１６は、ＧａＮ基板１０上にエピタキシャル形成される。ＧａＮ層１６は、Ｎ型の層であり、例えばＮ－型の層である。ＧａＮ層１６に含まれるＮ型の不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、及びＯ（酸素）の一種類以上の元素であってよい。本発明の実施形態では、Ｎ型の不純物の一例としてＳｉを用いる。また、ＧａＮ層１６に対する第２導電型（Ｐ型）不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）及びＺｎ（亜鉛）の一種類以上の元素であってよい。本発明の実施形態では、Ｐ型の不純物の一例としてＭｇを用いる。 GaN layer 16 is provided on first main surface 10 a of GaN substrate 10 . A GaN layer 16 is epitaxially formed on the GaN substrate 10 . The GaN layer 16 is an N-type layer, such as an N − -type layer. The N-type impurities contained in the GaN layer 16 may be one or more elements of Si (silicon), Ge (germanium), and O (oxygen). In the embodiment of the present invention, Si is used as an example of N-type impurities. The second conductivity type (P-type) impurity for the GaN layer 16 may be one or more elements of Mg (magnesium), Ca (calcium), Be (beryllium) and Zn (zinc). In the embodiment of the present invention, Mg is used as an example of a P-type impurity.

縦型ＭＯＳＦＥＴ１において、半導体材料はＧａＮであるが、半導体材料はアルミニウム（Ａｌ）及びインジウム（Ｉｎ）の一以上の元素を含んでもよい。半導体材料は、Ａｌ及びＩｎを微量に含んだ混晶半導体、即ちＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。なお、ＧａＮは、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮにおいてｘ＝ｙ＝０とした場合である。 In vertical MOSFET 1, the semiconductor material is GaN, but the semiconductor material may contain one or more elements of aluminum (Al) and indium (In). The semiconductor material may be a mixed crystal semiconductor containing trace amounts of Al and In, ie, AlxInyGa1-xyN (0≤x<1, 0≤y<1). Note that GaN is the case where x=y=0 in AlxInyGa1-xyN.

ＧａＮ層１６には、ドリフト領域２２、ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８が設けられている。ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８は、それぞれ、ＧａＮ層１６の表面１６ａから所定の深さに不純物がイオン注入され、熱処理されることにより形成された領域である。 The GaN layer 16 is provided with a drift region 22 , a base region 23 , a contact region 25 , a source region 26 and a buried region 28 . The base region 23, the contact region 25, the source region 26, and the embedded region 28 are regions formed by ion-implanting impurities to a predetermined depth from the surface 16a of the GaN layer 16 and heat-treating them.

ベース領域２３、コンタクト領域２５及び埋め込み領域２８は、Ｐ型の領域である。ベース領域２３、コンタクト領域２５及び埋め込み領域２８は、Ｐ型の不純物として、例えばＭｇを含む。ベース領域２３、コンタクト領域２５及び埋め込み領域２８は、ＧａＮ層１６にＭｇがイオン注入され、Ｍｇを活性化する熱処理が施されることにより形成される。ベース領域２３はＰ型又はＰ－型であり、コンタクト領域２５及び埋め込み領域２８はＰ＋型である。ベース領域２３よりも、コンタクト領域２５及び埋め込み領域２８の方が、Ｐ型の不純物濃度が高い。 The base region 23, contact region 25 and buried region 28 are P-type regions. The base region 23, the contact region 25, and the embedded region 28 contain, for example, Mg as a P-type impurity. The base region 23, the contact region 25, and the buried region 28 are formed by ion-implanting Mg into the GaN layer 16 and performing heat treatment to activate the Mg. The base region 23 is P-type or P - type, and the contact region 25 and buried region 28 are P + -type. The contact region 25 and the embedded region 28 have a higher P-type impurity concentration than the base region 23 .

ベース領域２３と埋め込み領域２８は、Ｐ型の不純物領域２を構成している。Ｐ型の不純物領域２において、ＧａＮ層１６の表面１６ａに近い側がベース領域２３であり、ＧａＮ層１６の表面１６ａから遠い側が埋め込み領域２８である。ベース領域２３と埋め込み領域２８との間で、Ｐ型の不純物濃度は連続的に変化している。 The base region 23 and the embedded region 28 constitute the P-type impurity region 2 . In the P-type impurity region 2 , the side closer to the surface 16 a of the GaN layer 16 is the base region 23 , and the side farther from the surface 16 a of the GaN layer 16 is the embedded region 28 . The P-type impurity concentration continuously changes between the base region 23 and the buried region 28 .

ドリフト領域２２及びソース領域２６は、Ｎ型の領域である。ドリフト領域２２及びソース領域２６は、Ｎ型の不純物として、例えばＳｉを含む。ソース領域２６は、ＧａＮ層１６にＳｉがイオン注入され、熱処理されることにより形成される。ソース領域２６は、Ｎ＋型である。また、ドリフト領域２２は、Ｎ型又はＮ－型の領域である。ドリフト領域２２は、ソース領域２６よりもＮ型の不純物濃度が低い。例えば、縦型ＭＯＳＦＥＴ１の製造工程において、ドリフト領域２２には、Ｎ型の不純物はイオン注入されていない。ドリフト領域２２のＮ型の不純物濃度は、ＧａＮ層１６のＮ型の不純物濃度と同じである。 Drift region 22 and source region 26 are N-type regions. The drift region 22 and the source region 26 contain, for example, Si as N-type impurities. The source region 26 is formed by ion-implanting Si into the GaN layer 16 and heat-treating it. Source region 26 is of the N + type. Also, the drift region 22 is an N-type or N − -type region. The drift region 22 has a lower N-type impurity concentration than the source region 26 . For example, in the manufacturing process of the vertical MOSFET 1, the drift region 22 is not ion-implanted with N-type impurities. The N-type impurity concentration of the drift region 22 is the same as the N-type impurity concentration of the GaN layer 16 .

図２に示すように、ソース領域２６の上部は、ＧａＮ層１６の表面１６ａに露出している。ソース領域２６は、底部と内側側部とがベース領域２３に接し、外側側部がコンタクト領域２５に接している。ソース領域２６の内側側部は、仮想線ＣＬに近い側の側部である。ソース領域２６の外側側部は、仮想線ＣＬから遠い側の側部である。図２に示す単位構造において、ソース領域２６は、第１ソース領域２６－１と、第２ソース領域２６－２とを有する。第１ソース領域２６－１と、第２ソース領域２６－２は、仮想線ＣＬを軸に線対称に配置されている。 As shown in FIG. 2, the upper portion of the source region 26 is exposed on the surface 16a of the GaN layer 16. As shown in FIG. The source region 26 contacts the base region 23 on its bottom and inner sides, and contacts the contact region 25 on its outer sides. The inner side of the source region 26 is the side closer to the imaginary line CL. The outer side of source region 26 is the side farther from imaginary line CL. In the unit structure shown in FIG. 2, the source region 26 has a first source region 26-1 and a second source region 26-2. The first source region 26-1 and the second source region 26-2 are arranged symmetrically with respect to the virtual line CL.

埋め込み領域２８は、ソース領域２６の底部よりも下方（すなわち、ＧａＮ基板１０側）に位置する。ソース領域２６の底部と埋め込み領域２８の上部との間に、ベース領域２３が位置する。また、埋め込み領域２８の内側側部は、ドリフト領域２２と接している。埋め込み領域２８の内側側部は、仮想線ＣＬに近い側の側部である。図２に示す単位構造において、埋め込み領域２８は、第１埋め込み領域２８－１と、第２埋め込み領域２８－２とを有する。第１埋め込み領域２８－１と、第２埋め込み領域２８－２は、仮想線ＣＬを軸に線対称に配置されている。 The embedded region 28 is located below the bottom of the source region 26 (that is, on the GaN substrate 10 side). Base region 23 is located between the bottom of source region 26 and the top of buried region 28 . Also, the inner side portion of the embedded region 28 is in contact with the drift region 22 . The inner side portion of the embedded region 28 is the side portion closer to the imaginary line CL. In the unit structure shown in FIG. 2, the embedded region 28 has a first embedded region 28-1 and a second embedded region 28-2. The first embedded region 28-1 and the second embedded region 28-2 are arranged line-symmetrically with respect to the virtual line CL.

ベース領域２３は、埋め込み領域２８上に設けられる。ベース領域２３の上部は、ＧａＮ層１６の表面１６ａに露出している。ベース領域２３の上部は、縦型ＭＯＳＦＥＴ１のチャネル領域２３１である。チャネル領域２３１は、表面１６ａにおいてゲート絶縁膜４２と接している。ベース領域２３の下部は、埋め込み領域２８と接している。また、ベース領域２３の内側側部は、ドリフト領域２２と接している。ベース領域２３の内側側部は、仮想線ＣＬに近い側の側部である。図２に示す単位構造において、ベース領域２３は、第１ベース領域２３－１と、第２ベース領域２３－２と、を有する。第１ベース領域２３－１と、第２ベース領域２３－２は、仮想線ＣＬを軸に線対称に配置されている。 Base region 23 is provided on embedded region 28 . An upper portion of base region 23 is exposed at surface 16 a of GaN layer 16 . Above the base region 23 is the channel region 231 of the vertical MOSFET 1 . Channel region 231 is in contact with gate insulating film 42 at surface 16a. A lower portion of the base region 23 is in contact with the embedded region 28 . Also, the inner side portion of the base region 23 is in contact with the drift region 22 . The inner side portion of the base region 23 is the side portion closer to the imaginary line CL. In the unit structure shown in FIG. 2, the base region 23 has a first base region 23-1 and a second base region 23-2. The first base region 23-1 and the second base region 23-2 are arranged symmetrically with respect to the virtual line CL.

コンタクト領域２５は、埋め込み領域２８上に設けられる。コンタクト領域２５の上部は、ＧａＮ層１６の表面１６ａに露出している。コンタクト領域２５は、内側側部がソース領域２６及びベース領域２３に接し、底部が埋め込み領域２８に接している。コンタクト領域２５の内側側部は、仮想線ＣＬに近い側の側部である。図２に示す単位構造において、コンタクト領域２５は、第１コンタクト領域２５－１と、第２コンタクト領域２５－２とを有する。第１コンタクト領域２５－１と、第２コンタクト領域２５－２は、仮想線ＣＬを軸に線対称に配置されている。
ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８は、Ｘ軸方向に延伸するストライプ形状を有する。 A contact region 25 is provided on the buried region 28 . The upper portion of contact region 25 is exposed at surface 16 a of GaN layer 16 . The contact region 25 contacts the source region 26 and the base region 23 on the inner side and the buried region 28 on the bottom. The inner side portion of the contact region 25 is the side portion closer to the imaginary line CL. In the unit structure shown in FIG. 2, the contact region 25 has a first contact region 25-1 and a second contact region 25-2. The first contact region 25-1 and the second contact region 25-2 are arranged line-symmetrically with respect to the virtual line CL.
The base region 23, contact region 25, source region 26 and buried region 28 have a stripe shape extending in the X-axis direction.

ドリフト領域２２の上部（以下、上部領域）２２１は、ＧａＮ層１６の表面１６ａに露出している。上部領域２２１は、表面１６ａにおいてゲート絶縁膜４２と接している。また、ドリフト領域２２の下部（以下、下部領域）２２２は、ＧａＮ基板１０の第１主面１０ａと接している。上部領域２２１は、第１ベース領域２３－１と第２ベース領域２３－２との間、及び、第１埋め込み領域２８－１と第２埋め込み領域２８－２との間にそれぞれ位置する。 An upper portion (hereinafter referred to as an upper region) 221 of the drift region 22 is exposed on the surface 16 a of the GaN layer 16 . Upper region 221 is in contact with gate insulating film 42 at surface 16a. A lower portion (hereinafter referred to as lower region) 222 of drift region 22 is in contact with first main surface 10 a of GaN substrate 10 . The upper region 221 is positioned between the first base region 23-1 and the second base region 23-2 and between the first buried region 28-1 and the second buried region 28-2, respectively.

下部領域２２２は、上部領域２２１とＧａＮ基板１０との間、第１埋め込み領域２８－１とＧａＮ基板１０との間、及び、第２埋め込み領域２８－２とＧａＮ基板１０との間にそれぞれ位置する。下部領域２２２は、Ｙ軸方向で繰り返される複数の縦型ＭＯＳＦＥＴ１（すなわち、複数の単位構造）間で、Ｙ軸方向に連続して設けられていてもよい。 The lower region 222 is positioned between the upper region 221 and the GaN substrate 10, between the first buried region 28-1 and the GaN substrate 10, and between the second buried region 28-2 and the GaN substrate 10, respectively. do. The lower region 222 may be provided continuously in the Y-axis direction between multiple vertical MOSFETs 1 (that is, multiple unit structures) repeated in the Y-axis direction.

ドリフト領域２２は、チャネル領域２３１とＧａＮ基板１０との間の電流経路として機能する。コンタクト領域２５は、ソース電極５４との接触抵抗を低減する機能を有する。また、コンタクト領域２５は、ゲートオフ時の正孔引き抜き経路としても機能する。 Drift region 22 functions as a current path between channel region 231 and GaN substrate 10 . Contact region 25 has a function of reducing contact resistance with source electrode 54 . The contact region 25 also functions as a hole extraction path when the gate is turned off.

埋め込み領域２８は、耐圧構造部として機能する。例えば、ＧａＮ層１６に埋め込み領域２８が設けられていない場合には、ベース領域２３とドリフト領域２２とのＰＮ接合により形成される空乏層がベース領域２３の上端に達することで、ゲートオフ時の耐圧が低下する可能性がある。これに対して、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１は、Ｐ型の不純物濃度が高い埋め込み領域２８を有することにより、空乏層がベース領域２３の上端に達することを防ぐことができる。また、縦型ＭＯＳＦＥＴ１は、Ｐ型の不純物濃度が高い埋め込み領域２８を有することにより、埋め込み領域２８とドリフト領域２２とのＰＮ接合により形成される空乏層を、下部領域２２２側に広げることができる。これにより、縦型ＭＯＳＦＥＴ１は、埋め込み領域２８が無い場合に比べて、ゲートオフ時の耐圧を向上させることができる。 The embedded region 28 functions as a breakdown voltage structure. For example, when the buried region 28 is not provided in the GaN layer 16, the depletion layer formed by the PN junction between the base region 23 and the drift region 22 reaches the upper end of the base region 23, so that the breakdown voltage when the gate is turned off. may decline. In contrast, the vertical MOSFET 1 according to the embodiment of the present invention can prevent the depletion layer from reaching the upper end of the base region 23 by having the buried region 28 with a high P-type impurity concentration. In addition, since the vertical MOSFET 1 has the buried region 28 with a high P-type impurity concentration, the depletion layer formed by the PN junction between the buried region 28 and the drift region 22 can be expanded toward the lower region 222 side. . As a result, the vertical MOSFET 1 can improve the withstand voltage when the gate is turned off, compared to the case where the buried region 28 is not provided.

ゲート絶縁膜４２は、例えばシリコン酸化膜（ＳｉＯ２膜）である。ゲート絶縁膜４２は、平坦な表面１６ａ上に設けられる。本発明の実施形態において、平坦な表面とは、ゲートトレンチ部またはメサ構造を設けることを目的としたエッチングにより意図的な凹凸が設けられていない表面を意味する。ただし、平坦な表面は、完全に平坦な表面に限定されるものではなく、ほぼ平坦な表面であってもよい。本発明の実施形態において、平坦な表面は、例えば、１０ｎｍ程度の凹凸を有してもよい。凹凸は、例えば、最大高さ粗さＲｚにより評価してよい。最大高さ粗さＲｚとは、凹凸を示す輪郭曲線の平均線の方向に基準長さＬだけ輪郭曲線を抜き取ったグラフにおいて、当該平均線から最も高い山頂までの高さＲｐと最も低い谷までの深さＲｖとの差を意味する。 The gate insulating film 42 is, for example, a silicon oxide film (SiO 2 film). A gate insulating film 42 is provided on the flat surface 16a. In embodiments of the present invention, a flat surface means a surface that is not intentionally roughened by etching intended to provide a gate trench or mesa structure. However, the flat surface is not limited to a completely flat surface, and may be a substantially flat surface. In embodiments of the present invention, the flat surface may have irregularities of the order of 10 nm, for example. The unevenness may be evaluated, for example, by the maximum height roughness Rz. The maximum height roughness Rz is the height Rp from the average line to the highest peak and the lowest valley in a graph in which the contour curve is extracted by the reference length L in the direction of the average line of the contour curve showing unevenness. , and the depth Rv.

活性領域１１０において、ＧａＮ層１６の表面１６ａは、コンタクト領域２５の表面と、ソース領域２６の表面と、チャネル領域２３１の表面と、上部領域２２１の表面とを含む。コンタクト領域２５の表面と、ソース領域２６の表面と、チャネル領域２３１の表面と、上部領域２２１の表面は、ＧａＮ基板１０の第１主面１０ａに平行又はほぼ平行な一つの平面を構成する。活性領域１１０において、ＧａＮ層１６の表面１６ａには、ゲートトレンチ部やメサ部などの段差部はない。このため、活性領域１１０において、段差部の底部の角部に電界が集中することもない。これにより、ＧａＮ半導体装置１００は、角部への電界集中が原因で耐圧が低下する可能性を低減することができる。 In active region 110 , surface 16 a of GaN layer 16 includes the surface of contact region 25 , the surface of source region 26 , the surface of channel region 231 and the surface of upper region 221 . The surface of contact region 25 , the surface of source region 26 , the surface of channel region 231 , and the surface of upper region 221 constitute one plane parallel or substantially parallel to first main surface 10 a of GaN substrate 10 . In the active region 110, the surface 16a of the GaN layer 16 does not have stepped portions such as gate trench portions and mesa portions. Therefore, in the active region 110, the electric field is not concentrated on the corners of the bottom of the stepped portion. As a result, the GaN semiconductor device 100 can reduce the possibility that the withstand voltage is lowered due to electric field concentration at the corners.

ゲート電極４４は、ゲート絶縁膜４２を介してチャネル領域２３１の上方に設けられている。例えば、ゲート電極４４は、ゲート絶縁膜４２を介して、チャネル領域２３１の上方からソース領域２６の上方にかけて連続して設けられている。ゲート電極４４は、平坦なゲート絶縁膜４２上に設けられたプレーナ型である。平坦なゲート絶縁膜４２上にゲート電極４４が形成されることによって、ゲート電極４４も平坦に形成される。ゲート電極４４は、ゲートパッド１１２と異なる材料で形成されている。ゲート電極４４は不純物をドープしたポリシリコンで形成され、ゲートパッド１１２はＡｌまたはＡｌ‐Ｓｉの合金で形成されている。 The gate electrode 44 is provided above the channel region 231 with the gate insulating film 42 interposed therebetween. For example, the gate electrode 44 is continuously provided from above the channel region 231 to above the source region 26 via the gate insulating film 42 . The gate electrode 44 is of a planar type provided on the flat gate insulating film 42 . The gate electrode 44 is also formed flat by forming the gate electrode 44 on the flat gate insulating film 42 . The gate electrode 44 is made of a material different from that of the gate pad 112 . The gate electrode 44 is made of impurity-doped polysilicon, and the gate pad 112 is made of Al or Al--Si alloy.

ソース電極５４は、ＧａＮ層１６の表面１６ａ上に設けられている。ソース電極５４は、ソース領域２６の一部とコンタクト領域２５とに接している。ソース電極５４は、図示しない層間絶縁膜を介してゲート電極４４上にも設けられてもよい。層間絶縁膜は、ゲート電極４４とソース電極５４とが電気的に接続しないように、ゲート電極４４の上部及び側部を覆ってもよい。 A source electrode 54 is provided on the surface 16 a of the GaN layer 16 . Source electrode 54 is in contact with part of source region 26 and contact region 25 . The source electrode 54 may also be provided on the gate electrode 44 via an interlayer insulating film (not shown). The interlayer insulating film may cover the top and sides of the gate electrode 44 so that the gate electrode 44 and the source electrode 54 are not electrically connected.

ソース電極５４は、ソースパッド１１４と同一の材料で形成されている。例えば、ＡｌまたはＡｌ－Ｓｉの合金からなるソース電極５４が、ソースパッド１１４を兼ねている。ソース電極５４は、ＧａＮ層１６の表面１６ａとＡｌ層（または、Ａｌ－Ｓｉ層）との間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。つまり、ソース電極５４は、Ｔｉ層及びＡｌ層の積層、または、Ｔｉ層及びＡｌ－Ｓｉの合金層の積層であってもよい。ドレイン電極５６は、ＧａＮ基板１０の第２主面１０ｂ側に設けられており、第２主面１０ｂに接している。ドレイン電極５６もソース電極５４と同様の材料で構成されている。 The source electrode 54 is made of the same material as the source pad 114 . For example, the source electrode 54 made of Al or an Al—Si alloy also serves as the source pad 114 . The source electrode 54 may have a barrier metal layer between the surface 16a of the GaN layer 16 and the Al layer (or Al--Si layer). Titanium (Ti) may be used as the material for the barrier metal layer. That is, the source electrode 54 may be a stack of Ti layers and Al layers, or a stack of Ti layers and Al—Si alloy layers. The drain electrode 56 is provided on the second main surface 10b side of the GaN substrate 10 and is in contact with the second main surface 10b. The drain electrode 56 is also made of the same material as the source electrode 54 .

図２において、ゲート端子、ソース端子及びドレイン端子を、それぞれＧ、Ｄ及びＳで示す。例えば、ゲート端子Ｇを介してゲート電極４４に閾値電圧以上の電位が与えられると、チャネル領域２３１に反転層が形成される。チャネル領域２３１に反転層が形成されている状態で、ドレイン電極５６に所定の高電位が与えられ、かつ、ソース電極５４に低電位（例えば、接地電位）が与えられると、ドレイン端子Ｄからソース端子Ｓへ電流が流れる。また、ゲート電極４４に閾値電圧よりも低い電位が与えられるとチャネル領域２３１に反転層は形成されず、電流は遮断される。これにより、縦型ＭＯＳＦＥＴ１は、ソース端子Ｓ及びドレイン端子Ｄ間における電流をスイッチングすることができる。 In FIG. 2, the gate, source and drain terminals are denoted by G, D and S, respectively. For example, when a potential higher than the threshold voltage is applied to the gate electrode 44 via the gate terminal G, an inversion layer is formed in the channel region 231 . When a predetermined high potential is applied to the drain electrode 56 and a low potential (for example, ground potential) is applied to the source electrode 54 in a state in which an inversion layer is formed in the channel region 231, the voltage from the drain terminal D to the source is applied. A current flows to the terminal S. Further, when a potential lower than the threshold voltage is applied to the gate electrode 44, no inversion layer is formed in the channel region 231 and the current is cut off. Thereby, the vertical MOSFET 1 can switch the current between the source terminal S and the drain terminal D. FIG.

ところで、Ｚ軸方向において、不純物領域２は、Ｐ型の不純物（例えば、Ｍｇ）の濃度が最も高いＭｇピーク位置２８Ｐを有する。不純物領域２のうち、埋め込み領域２８にＭｇピーク位置２８Ｐが存在する。ＧａＮ層１６の表面１６ａからＭｇピーク位置２８Ｐまでの深さ（以下、Ｍｇピーク深さ）Ｄ１は、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下である。また、Ｍｇピーク位置２８ＰにおけるＭｇの濃度（以下、Ｍｇピーク濃度）は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であり、より好ましくは、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である。これにより、縦型ＭＯＳＦＥＴ１は、ゲートオフ時の耐圧を向上させることできる。 By the way, in the Z-axis direction, the impurity region 2 has an Mg peak position 28P where the concentration of P-type impurities (for example, Mg) is the highest. A Mg peak position 28P exists in the embedded region 28 of the impurity region 2 . A depth D1 from the surface 16a of the GaN layer 16 to the Mg peak position 28P (hereinafter referred to as Mg peak depth) is 200 nm or more and 1500 nm or less, more preferably 300 nm or more and 1000 nm or less, and still more preferably 400 nm or more. 800 nm or less. Further, the concentration of Mg at the Mg peak position 28P (hereinafter referred to as Mg peak concentration) is 1×10 17 cm −3 or more and 1×10 19 cm −3 or less, more preferably 1×10 18 cm −3 or more. It is 1×10 19 cm −3 or less. Thereby, the vertical MOSFET 1 can improve the breakdown voltage when the gate is turned off.

また、ベース領域２３の表面におけるＭｇの濃度（以下、表面Ｍｇ濃度）は、１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下であり、より好ましくは、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。これにより、縦型ＭＯＳＦＥＴ１は、ゲートオフ時の耐圧低下を抑制しつつ、しきい値及び移動度を適切な範囲とすることができ、その特性を向上させることができる。なお、本発明の実施形態において、表面Ｍｇ濃度は、例えば、ベース領域２３の最表面から深さ１００ｎｍまでの範囲におけるＭｇ濃度のことを意味する。 Further, the concentration of Mg on the surface of the base region 23 (hereinafter referred to as surface Mg concentration) is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less, more preferably 1×10 17 cm −3 . It is more than 1×10 18 cm −3 or less. As a result, the vertical MOSFET 1 can keep the threshold value and the mobility within appropriate ranges while suppressing a decrease in breakdown voltage when the gate is turned off, and can improve its characteristics. In addition, in the embodiment of the present invention, the surface Mg concentration means, for example, the Mg concentration in the range from the outermost surface of the base region 23 to a depth of 100 nm.

（エッジ終端領域の構成例）
図３（ａ）及び（ｂ）は、本発明の実施形態に係るＧａＮ半導体装置のエッジ終端領域の構成例を示す断面図である。図３（ａ）及び（ｂ）は、図１をＩＩＩ－ＩＩＩ’線で切断した断面について、２つの例を示している。具体的には、図３（ａ）はエッジ終端領域１３０がガードリング構造７４を有する場合を示している。図３（ｂ）は、はエッジ終端領域１３０がＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造７８を有する場合を示している。
図３（ａ）及び（ｂ）に示すように、活性領域１１０及びエッジ終端領域１３０において、ＧａＮ基板１０と、ＧａＮ層１６及びドレイン電極５６は、共通して設けられている。ただし、図３（ａ）及び（ｂ）に示すように、エッジ終端領域１３０におけるＧａＮ層１６の内部の構造は、活性領域１１０におけるＧａＮ層１６の内部の構造とは異なる。また、エッジ終端領域１３０は、ＧａＮ層１６上に設けられた電極５８と、ＧａＮ層１６上に設けられた保護膜７０とを備える。 (Configuration example of edge termination region)
3A and 3B are cross-sectional views showing configuration examples of the edge termination region of the GaN semiconductor device according to the embodiment of the present invention. FIGS. 3(a) and 3(b) show two examples of cross-sections taken along line III-III' in FIG. Specifically, FIG. 3( a ) shows the case where the edge termination region 130 has a guard ring structure 74 . FIG. 3(b) shows the case where the edge termination region 130 has a JTE (Junction Termination Extension) structure 78. FIG.
As shown in FIGS. 3A and 3B, the GaN substrate 10, the GaN layer 16 and the drain electrode 56 are commonly provided in the active region 110 and the edge termination region 130. FIG. However, as shown in FIGS. 3A and 3B, the structure inside the GaN layer 16 in the edge termination region 130 is different from the structure inside the GaN layer 16 in the active region 110 . The edge termination region 130 also comprises an electrode 58 provided on the GaN layer 16 and a protective film 70 provided on the GaN layer 16 .

エッジ終端領域１３０のＧａＮ層１６は、ドリフト領域２２、ベース領域２３、第１ドープ領域３５、第２ドープ領域３６及び埋め込み領域２８を有する。ベース領域２３、第１ドープ領域３５、第２ドープ領域３６及び埋め込み領域２８は、Ｐ型の領域である。ベース領域２３、第１ドープ領域３５、第２ドープ領域３６及び埋め込み領域２８は、Ｐ型の不純物として、Ｍｇを含む。ベース領域２３、第１ドープ領域３５、第２ドープ領域３６及び埋め込み領域２８は、ＧａＮ層１６にＭｇがイオン注入され、熱処理されることにより形成される。埋め込み領域２８はＰ＋型である。ベース領域２３、第１ドープ領域３５及び第２ドープ領域３６は、Ｐ型またはＰ－型である。 GaN layer 16 in edge termination region 130 includes drift region 22 , base region 23 , first doped region 35 , second doped region 36 and buried region 28 . Base region 23, first doped region 35, second doped region 36 and buried region 28 are P-type regions. The base region 23, the first doped region 35, the second doped region 36 and the buried region 28 contain Mg as a P-type impurity. The base region 23, the first doped region 35, the second doped region 36, and the buried region 28 are formed by ion-implanting Mg into the GaN layer 16 and heat-treating. Buried region 28 is of P + type. Base region 23, first doped region 35 and second doped region 36 are of P-type or P - type.

ベース領域２３は、埋め込み領域２８上に設けられている。Ｘ－Ｙ平面において、第１ドープ領域３５は、第２ドープ領域３６とベース領域２３との間に位置する。ベース領域２３は活性領域１１０に近い側に位置し、第２ドープ領域３６は活性領域１１０から遠い側に位置する。 The base region 23 is provided on the embedded region 28 . In the XY plane, first doped region 35 is located between second doped region 36 and base region 23 . Base region 23 is located closer to active region 110 and second doped region 36 is located farther from active region 110 .

図３（ａ）に示すように、エッジ終端領域１３０は、例えば、互いに離間した複数のガードリング構造７４を有する。ガードリング構造７４は、活性領域の周りを細い複数のｐ型層でリング状に囲む構造である。または、エッジ終端領域１３０は、複数ではなく、１つのガードリング構造７４を有してもよい。ガードリング構造７４は、ベース領域２３又は埋め込み領域２８で構成してもよいし、これに限らず他の構成でもよい。例えば、ガードリング構造７４は、ベース領域２３及び埋め込み領域２８と濃度又は注入ピーク深さが異なる不純物領域で構成されていてもよい。 As shown in FIG. 3(a), edge termination region 130, for example, includes a plurality of guard ring structures 74 spaced apart from one another. The guard ring structure 74 is a structure in which an active region is surrounded by a plurality of narrow p-type layers in a ring shape. Alternatively, the edge termination region 130 may have one guard ring structure 74 rather than multiple. The guard ring structure 74 may be composed of the base region 23 or the buried region 28, or may be of other configurations. For example, the guard ring structure 74 may be composed of an impurity region having a different concentration or implantation peak depth from the base region 23 and the buried region 28 .

ＧａＮ半導体装置１００は、ガードリング構造７４を有することにより、ゲートオフ状態での空乏層がＧａＮ層１６の外周側の端部に広がり易くなる。これにより、ＧａＮ半導体装置１００は、ガードリング構造７４が無い場合に比べて、縦型ＭＯＳＦＥＴ１の耐圧を向上させることができる。 Since the GaN semiconductor device 100 has the guard ring structure 74 , the depletion layer in the gate-off state tends to spread to the edge of the GaN layer 16 on the outer peripheral side. As a result, the GaN semiconductor device 100 can improve the breakdown voltage of the vertical MOSFET 1 as compared with the case without the guard ring structure 74 .

図３（ｂ）に示すように、エッジ終端領域１３０は、ＪＴＥ構造７８を有してもよい。ＪＴＥ構造７８は、１つの不純物領域で構成されていてもよいし、濃度が異なる２つ以上の不純物領域で構成されてもよい。いずれの場合も、適切な構成を選択してよい。
例えば、ＪＴＥ構造７８は、第１ドープ領域３５及び第２ドープ領域３６で構成されている。第２ドープ領域３６におけるＰ型の不純物濃度は、第１ドープ領域３５におけるＰ型の不純物濃度よりも低い。第１ドープ領域３５に対して第２ドープ領域３６のＰ型の不純物濃度を相対的に低くすることにより、ゲートオフ状態での空乏層がＧａＮ層１６の外周側の端部に広がり易くなる。これにより、ＧａＮ半導体装置１００は、ＪＴＥ構造７８が無い場合に比べて、縦型ＭＯＳＦＥＴ１の耐圧を向上させることができる。
また、エッジ終端領域１３０は、ガードリング構造７４及びＪＴＥ構造７８の両方を有してもよい。ガードリング構造７４及びＪＴＥ構造７８の両方を組み合わせた場合でも、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１の耐圧を向上させることができる。 The edge termination region 130 may have a JTE structure 78, as shown in FIG. 3(b). The JTE structure 78 may be composed of one impurity region, or may be composed of two or more impurity regions having different concentrations. In either case, a suitable configuration may be chosen.
For example, JTE structure 78 is comprised of first doped region 35 and second doped region 36 . The P-type impurity concentration in the second doped region 36 is lower than the P-type impurity concentration in the first doped region 35 . By making the P-type impurity concentration of the second doped region 36 relatively lower than that of the first doped region 35 , the depletion layer in the gate-off state easily spreads to the edge of the GaN layer 16 on the outer peripheral side. As a result, the GaN semiconductor device 100 can improve the withstand voltage of the vertical MOSFET 1 compared to the case without the JTE structure 78 .
Edge termination region 130 may also have both guard ring structures 74 and JTE structures 78 . Even when both the guard ring structure 74 and the JTE structure 78 are combined, the GaN semiconductor device 100 can improve the withstand voltage of the vertical MOSFET 1 .

また、エッジ終端領域１３０において、ＧａＮ層１６の表面１６ａは、ベース領域２３の表面と、第１ドープ領域３５の表面と、第２ドープ領域３６の表面とを含む。本発明の実施形態において、ベース領域２３の表面と、第１ドープ領域３５の表面と、第２ドープ領域３６の表面は、ＧａＮ基板１０の第１主面１０ａに平行又はほぼ平行な一つの平面を構成する。エッジ終端領域１３０のＧａＮ層１６にゲートトレンチ部やメサ部などの段差部はない。また、活性領域１１０とエッジ終端領域１３０とにおいて、ＧａＮ層１６の厚さは同じである。活性領域１１０とエッジ終端領域１３０との境界部においても、ＧａＮ層１６にゲートトレンチ部やメサ部などの段差部はない。このため、エッジ終端領域１３０や、活性領域１１０とエッジ終端領域１３０との境界部においても、段差部の底部の角部に電界が集中することはない。ＧａＮ半導体装置１００は、角部への電界集中が原因で耐圧が低下する可能性を低減することができる。 Also, in edge termination region 130 , surface 16 a of GaN layer 16 includes the surface of base region 23 , the surface of first doped region 35 , and the surface of second doped region 36 . In an embodiment of the present invention, the surface of the base region 23, the surface of the first doped region 35, and the surface of the second doped region 36 are one plane parallel or substantially parallel to the first main surface 10a of the GaN substrate 10. configure. The GaN layer 16 in the edge termination region 130 has no steps such as gate trenches or mesas. Also, the thickness of the GaN layer 16 is the same in the active region 110 and the edge termination region 130 . At the interface between the active region 110 and the edge termination region 130, the GaN layer 16 does not have a stepped portion such as a gate trench portion or a mesa portion. Therefore, the electric field does not concentrate on the bottom corners of the steps in the edge termination region 130 and the boundary between the active region 110 and the edge termination region 130 . The GaN semiconductor device 100 can reduce the possibility that the withstand voltage is lowered due to electric field concentration at the corners.

保護膜７０は、パッシベーション膜であり、例えばＳｉＯ２膜である。保護膜７０は、エッジ終端領域１３０においてＧａＮ層１６の表面１６ａを覆っている。これにより、ＧａＮ層１６の表面１６ａから内部に不純物が入り込むことを防ぐことができる。 The protective film 70 is a passivation film, such as a SiO 2 film. Protective film 70 covers surface 16 a of GaN layer 16 at edge termination region 130 . This can prevent impurities from entering the inside from the surface 16 a of the GaN layer 16 .

（縦型ＭＯＳＦＥＴの製造方法）
次に、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１の製造方法について説明する。図４から図９は、本発明の実施形態に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。縦型ＭＯＳＦＥＴ１は、成膜装置、露光装置、エッチング装置など、各種の製造装置によって製造される。 (Manufacturing method of vertical MOSFET)
Next, a method for manufacturing the vertical MOSFET 1 according to the embodiment of the present invention will be described. 4 to 9 are cross-sectional views showing the manufacturing method of the vertical MOSFET according to the embodiment of the present invention in order of steps. The vertical MOSFET 1 is manufactured by various manufacturing apparatuses such as a film forming apparatus, an exposure apparatus, and an etching apparatus.

図４に示すように、製造装置は、ＧａＮ基板１０上にＧａＮ層１６を形成する。例えば、製造装置は、有機金属成長法（ＭＯＣＶＤ）またはハライド気相成長法（ＨＶＰＥ）等により、Ｎ＋型のＧａＮ基板１０上にＮ型のＧａＮ層１６をエピタキシャル形成する。エピタキシャル形成されたＧａＮ層１６は、Ｎ型の不純物としてＳｉを有してよい。ＧａＮ層１６におけるＳｉの濃度は、例えば１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。また、ＧａＮ層１６の厚さ（即ち、ＧａＮ基板１０の第１主面１０ａからＧａＮ層１６の表面１６ａまでの距離）は、所望の耐圧に応じて変えてよいが、例えば１μｍ以上５０μｍ以下である。 As shown in FIG. 4 , the manufacturing equipment forms a GaN layer 16 on the GaN substrate 10 . For example, the manufacturing apparatus epitaxially forms the N-type GaN layer 16 on the N + -type GaN substrate 10 by metal-organic growth (MOCVD), halide vapor phase epitaxy (HVPE), or the like. The epitaxially formed GaN layer 16 may have Si as an N-type impurity. The concentration of Si in the GaN layer 16 is, for example, 1×10 15 cm −3 or more and 5×10 16 cm −3 or less. Also, the thickness of the GaN layer 16 (that is, the distance from the first main surface 10a of the GaN substrate 10 to the surface 16a of the GaN layer 16) may be changed according to the desired breakdown voltage, and is, for example, 1 μm or more and 50 μm or less. be.

次に、製造装置は、ＧａＮ層１６において、ベース領域２３（図２参照）が形成される領域（以下、ベース形成領域）２３’と、埋め込み領域２８（図２参照）が形成される領域（以下、埋め込み形成領域）２８’とに、Ｎ型の不純物としてＭｇをイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ１を形成する。マスクＭ１は、ＧａＮ層１６に対して選択的に除去可能なＳｉＯ２膜又はフォトレジストである。活性領域１１０（図１参照）において、マスクＭ１は、ベース形成領域２３’の上方と、埋め込み形成領域２８’の上方とを開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ１が形成されたＧａＮ層１６にＭｇをイオン注入する。 Next, in the GaN layer 16, a region (hereinafter referred to as a base forming region) 23' in which the base region 23 (see FIG. 2) is formed and a region (see FIG. 2) in which the embedded region 28 (see FIG. 2) is formed. Mg is ion-implanted as an N-type impurity into a buried formation region 28'. For example, the manufacturing equipment forms a mask M1 on the GaN layer 16 . Mask M1 is a SiO 2 film or photoresist that is selectively removable with respect to GaN layer 16 . In the active region 110 (see FIG. 1), the mask M1 has an opening above the base formation region 23' and the embedding formation region 28', and has a shape that covers the other regions above. The manufacturing apparatus implants Mg ions into the GaN layer 16 on which the mask M1 is formed.

ベース形成領域２３’と埋め込み形成領域２８’とにＭｇをイオン注入する工程（以下、Ｍｇ注入工程）では、ＧａＮ層１６の表面１６ａから注入ピーク位置２８Ｐ’までの深さ（以下、注入ピーク深さ）Ｄ１’が２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下となるように、注入エネルギー（加速電圧）が設定される。
また、Ｍｇ注入工程では、注入ピーク位置２８Ｐ’におけるＭｇの濃度（以下、注入ピーク濃度）が１×１０１７以上１×１０１９ｃｍ－３以下であり、より好ましくは、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下となるように、Ｍｇのドーズ量が設定される。 In the process of ion-implanting Mg into the base formation region 23' and the embedded formation region 28' (hereinafter referred to as the Mg implantation process), the depth from the surface 16a of the GaN layer 16 to the injection peak position 28P' (hereinafter referred to as the injection peak depth c) The injection energy (acceleration voltage) is set such that D1′ is 200 nm or more and 1500 nm or less, more preferably 300 nm or more and 1000 nm or less, and still more preferably 400 nm or more and 800 nm or less.
In the Mg injection step, the concentration of Mg at the injection peak position 28P′ (hereinafter referred to as injection peak concentration) is 1×10 17 or more and 1×10 19 cm −3 or less, more preferably 1×10 18 cm −3 . The dose amount of Mg is set to be 3 or more and 1×10 19 cm −3 or less.

Ｍｇ注入工程では、上記した注入ピーク深さＤ１’及び注入ピーク濃度を実現するために、製造装置は、例えば、加速電圧７００ＫｅＶ、ドーズ量４．２×１０１４ｃｍ－２の一段注入により、ＭｇをＧａＮ層１６にイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ１を除去する。なお、一段注入とは、加速電圧が一条件であることを意味する。 In the Mg implantation process, in order to achieve the above-described implantation peak depth D1′ and implantation peak concentration, the manufacturing apparatus performs single-step implantation of Mg at an acceleration voltage of 700 KeV and a dose of 4.2×10 14 cm −2 , for example. are implanted into the GaN layer 16 . After the ion implantation, the manufacturing equipment removes the mask M1 from above the GaN layer 16 . The one-step injection means that the acceleration voltage is one condition.

次に、図５に示すように、製造装置は、ＧａＮ層１６上に絶縁膜３１を形成する。例えば、絶縁膜３１は、ＳｉＯ２膜である。製造装置は、絶縁膜３１を化学気相成長法（ＣＶＤ）で形成する。次に、製造装置は、ＧａＮ層１６において、ソース領域が形成される領域（以下、ソース形成領域）２６’にＮ型の不純物としてＳｉをイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ２を形成する。マスクＭ２は、ＳｉＯ２膜又はフォトレジストである。活性領域１１０において、マスクＭ２は、ソース形成領域２６’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ２が形成されたＧａＮ層１６にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ２を除去する。 Next, as shown in FIG. 5, the manufacturing apparatus forms an insulating film 31 on the GaN layer 16. Next, as shown in FIG. For example, the insulating film 31 is a SiO2 film. The manufacturing apparatus forms the insulating film 31 by chemical vapor deposition (CVD). Next, in the GaN layer 16, the manufacturing apparatus implants Si ions as an N-type impurity into a region 26' where a source region is to be formed (hereinafter referred to as a source forming region). For example, the manufacturing apparatus forms a mask M2 on the GaN layer 16. FIG. The mask M2 is a SiO2 film or photoresist. In the active region 110, the mask M2 has a shape that opens above the source formation region 26' and covers above other regions. The manufacturing apparatus implants Si ions into the GaN layer 16 on which the mask M2 is formed. After the ion implantation, the manufacturing equipment removes the mask M2 from above the GaN layer 16 .

次に、図６に示すように、製造装置は、ＧａＮ層１６において、コンタクト領域が形成される領域（以下、コンタクト形成領域）２５’にＰ型の不純物としてＭｇをイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ３を形成する。マスクＭ３は、ＳｉＯ２膜又はフォトレジストである。活性領域１１０において、マスクＭ３は、コンタクト形成領域２５’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ３が形成されたＧａＮ層１６にＭｇをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ３を除去する。 Next, as shown in FIG. 6, in the GaN layer 16, the manufacturing apparatus ion-implants Mg as a P-type impurity into a region 25' where a contact region is to be formed (hereinafter referred to as a contact formation region). For example, the manufacturing equipment forms a mask M3 on the GaN layer 16 . The mask M3 is a SiO2 film or photoresist. In the active region 110, the mask M3 has a shape that opens above the contact formation region 25' and covers above other regions. The manufacturing apparatus implants Mg ions into the GaN layer 16 on which the mask M3 is formed. After the ion implantation, the manufacturing equipment removes the mask M3 from above the GaN layer 16 .

次に、図７に示すように、製造装置は、絶縁膜３１上に保護膜３３を形成する。保護膜３３は、熱処理中においてＧａＮ層１６から窒素原子が放出されることを防ぐ機能を有する。窒素原子がＧａＮ層１６から放出された位置には窒素空孔が形成される。窒素空孔は、ドナー型欠陥として機能し得るので、Ｐ型特性の発現が阻害される可能性がある。これを防ぐことを目的に、製造装置は、ＧａＮ層１６上に絶縁膜３１を介して保護膜３３を設ける。 Next, as shown in FIG. 7 , the manufacturing apparatus forms a protective film 33 on the insulating film 31 . The protective film 33 has a function of preventing nitrogen atoms from being released from the GaN layer 16 during heat treatment. Nitrogen vacancies are formed where nitrogen atoms are released from the GaN layer 16 . Nitrogen vacancies can act as donor-type defects, thus inhibiting the development of P-type properties. In order to prevent this, the manufacturing apparatus provides a protective film 33 on the GaN layer 16 with an insulating film 31 interposed therebetween.

保護膜３３は、耐熱性が高く、絶縁膜３１と良好な密着性を有し、保護膜３３からＧａＮ層１６側へ不純物が拡散せず、かつ、ＧａＮ層１６に対して選択的に除去可能であることが好ましい。耐熱性が高いとは、例えば、８００℃以上２０００℃以下の温度で熱処理された場合においても保護膜３３にピット（貫通開口）が形成されない程度に、保護膜３３が実質的に分解しないことを意味する。
保護膜３３は、窒化アルミニウム（ＡｌＮ）膜、ＳｉＯ２膜または窒化シリコン（ＳｉＮ）膜である。なお、保護膜３３は、ＡｌＮ膜上に他の膜を積層した積層膜でもよい。他の膜として、ＳｉＯ２膜、ＳｉＮ膜及びＧａＮ膜のうちの１種以上が例示される。 The protective film 33 has high heat resistance, has good adhesion to the insulating film 31 , does not diffuse impurities from the protective film 33 to the GaN layer 16 side, and can be selectively removed from the GaN layer 16 . is preferably High heat resistance means that the protective film 33 does not substantially decompose to such an extent that pits (through openings) are not formed in the protective film 33 even when heat-treated at a temperature of 800° C. to 2000° C., for example. means.
The protective film 33 is an aluminum nitride (AlN) film, a SiO2 film or a silicon nitride (SiN) film. Note that the protective film 33 may be a laminated film in which another film is laminated on the AlN film. Other films are exemplified by one or more of SiO2 films, SiN films and GaN films.

次に、製造装置は、ＧａＮ基板１０、ＧａＮ層１６、絶縁膜３１及び保護膜３３を備える積層体に、最大温度が８００℃以上２０００℃以下の熱処理を施す。この熱処理は、例えば急速加熱処理である。この熱処理により、ＧａＮ層１６に導入されたＭｇとＳｉとが活性化される。これにより、ＧａＮ層１６に、Ｐ型又はＰ－型のベース領域２３と、Ｐ＋型のコンタクト領域２５と、Ｎ＋型のソース領域２６と、Ｐ＋型の埋め込み領域２８とが形成されるとともに、ドリフト領域２２が画定される。また、この熱処理により、ＧａＮ層１６において、イオン注入により生じた欠陥をある程度回復することができる。熱処理後、製造装置は、ＧａＮ層１６上から保護膜３３と、絶縁膜３１とを除去する。 Next, the manufacturing apparatus heat-treats the laminate including the GaN substrate 10, the GaN layer 16, the insulating film 31, and the protective film 33 at a maximum temperature of 800°C or higher and 2000°C or lower. This heat treatment is, for example, rapid heat treatment. This heat treatment activates the Mg and Si introduced into the GaN layer 16 . As a result, a P-type or P − -type base region 23, a P + -type contact region 25, an N + -type source region 26, and a P + -type buried region 28 are formed in the GaN layer 16. Along with this, a drift region 22 is defined. In addition, this heat treatment can recover defects caused by ion implantation in the GaN layer 16 to some extent. After the heat treatment, the manufacturing equipment removes the protective film 33 and the insulating film 31 from above the GaN layer 16 .

次に、図８に示すように、製造装置は、ＧａＮ層１６上にゲート絶縁膜４２を形成する。例えば、製造装置は、ＣＶＤ法により絶縁膜を形成し、次にフォトリソグラフィー及びエッチング技術を用いて絶縁膜を所定形状に成形する。これにより、製造装置は、ゲート絶縁膜４２を形成する。ゲート絶縁膜４２はＳｉＯ２膜であり、その厚さは１００ｎｍである。
次に、図９に示すように、製造装置は、ゲート電極４４、ソース電極５４、ドレイン電極５６を形成する。次に、製造装置は、ゲート電極４４上に層間絶縁膜（図１参照）を形成する。層間絶縁膜は、例えばＳｉＯ２膜である。次に、製造装置は、ゲート電極４４に電気的に接続するゲートパッド１１２と、ソース電極５４に電気的に接続するソースパッド１１４とを形成する。これにより、縦型ＭＯＳＦＥＴ１が完成する。 Next, as shown in FIG. 8 , the manufacturing equipment forms a gate insulating film 42 on the GaN layer 16 . For example, the manufacturing apparatus forms an insulating film by a CVD method, and then shapes the insulating film into a predetermined shape using photolithography and etching techniques. Thereby, the manufacturing apparatus forms the gate insulating film 42 . The gate insulating film 42 is a SiO 2 film with a thickness of 100 nm.
Next, as shown in FIG. 9, the manufacturing equipment forms a gate electrode 44, a source electrode 54, and a drain electrode 56. Next, as shown in FIG. Next, the manufacturing equipment forms an interlayer insulating film (see FIG. 1) on the gate electrode 44 . The interlayer insulating film is, for example, a SiO2 film. Next, the manufacturing equipment forms a gate pad 112 electrically connected to the gate electrode 44 and a source pad 114 electrically connected to the source electrode 54 . Thus, the vertical MOSFET 1 is completed.

（実験結果）
ＧａＮ層の深さ方向におけるＭｇ濃度の分布について、実験結果を示す。図１０は、ＧａＮ層の深さ方向におけるＭｇ濃度の分布（熱処理前）を示すグラフである。図１１は、ＧａＮ層の深さ方向におけるＭｇ濃度の分布（熱処理後）を示すグラフである。図１０及び図１１の横軸は、ＧａＮ層の表面からの深さ［ｎｍ］を示す。図１０及び図１１の縦軸は、ＧａＮ層におけるＭｇ濃度［ｃｍ－３］を示す。 (Experimental result)
Experimental results are shown for the distribution of Mg concentration in the depth direction of the GaN layer. FIG. 10 is a graph showing the Mg concentration distribution (before heat treatment) in the depth direction of the GaN layer. FIG. 11 is a graph showing the Mg concentration distribution (after heat treatment) in the depth direction of the GaN layer. The horizontal axes in FIGS. 10 and 11 indicate the depth [nm] from the surface of the GaN layer. The vertical axis in FIGS. 10 and 11 indicates the Mg concentration [cm −3 ] in the GaN layer.

図１０に示すように、本発明者は、Ｍｇ注入工程を３つの異なる条件（Ａ）、（Ｂ）、（Ｃ）でそれぞれ行い、ＧａＮ層の深さ方向におけるＭｇ濃度をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ；二次イオン質量分析法）で測定した。条件（Ａ）は、加速電圧が７００ｋｅＶ（一段注入）、Ｍｇのドーズ量が４．２×１０１４ｃｍ－２である。
条件（Ａ）のＧａＮ層では、Ｍｇの注入ピーク深さが６５０ｎｍ、Ｍｇの注入ピーク濃度が１×１０１９ｃｍ－３であった。
条件（Ｂ）は、加速電圧が７００ｋｅＶ（一段注入）、Ｍｇのドーズ量が１．３×１０１４ｃｍ－２である。条件（Ｂ）のＧａＮ層では、Ｍｇの注入ピーク深さが６００ｎｍ、Ｍｇの注入ピーク濃度が３×１０１８ｃｍ－３であった。
条件（Ｃ）は、加速電圧が７００ｋｅＶ（一段注入）、Ｍｇのドーズ量が（４．２×１０１３）ｃｍ－２である。条件（Ｃ）のＧａＮ層では、Ｍｇの注入ピーク深さが６００ｎｍ、Ｍｇの注入ピーク濃度が１×１０１８ｃｍ－３であった。 As shown in FIG. 10, the inventor performed the Mg implantation process under three different conditions (A), (B), and (C), respectively, and measured the Mg concentration in the depth direction of the GaN layer by SIMS (Secondary Ion Mass Spectrometry; secondary ion mass spectrometry). Condition (A) is an acceleration voltage of 700 keV (single-step implantation) and a Mg dose of 4.2×10 14 cm −2 .
In the GaN layer of condition (A), the Mg injection peak depth was 650 nm and the Mg injection peak concentration was 1×10 19 cm −3 .
Condition (B) has an acceleration voltage of 700 keV (single-step implantation) and a Mg dose of 1.3×10 14 cm −2 . In the GaN layer of condition (B), the Mg injection peak depth was 600 nm and the Mg injection peak concentration was 3×10 18 cm −3 .
Condition (C) is an acceleration voltage of 700 keV (single-step implantation) and a Mg dose of (4.2×10 13 ) cm −2 . In the GaN layer of condition (C), the Mg injection peak depth was 600 nm and the Mg injection peak concentration was 1×10 18 cm −3 .

次に、本発明者は、条件（Ａ）、（Ｂ）、（Ｃ）でＭｇが注入された各ＧａＮ層に、Ｍｇを活性化する熱処理を施した。熱処理の条件は、１３００℃、５分である。そして、図１１に示すように、本発明者は、熱処理後のＧａＮ層の深さ方向におけるＭｇ濃度をＳＩＭＳで測定した。
条件（Ａ）のＧａＮ層では、熱処理後のＭｇピーク深さが７００ｎｍ、Ｍｇピーク濃度が７．５×１０１８ｃｍ－３、表面Ｍｇ濃度が３×１０１８ｃｍ－３であった。
条件（Ｂ）のＧａＮ層では、熱処理後のＭｇピーク深さが４５０ｎｍ、Ｍｇピーク濃度が３×１０１８ｃｍ－３、表面Ｍｇ濃度が８×１０１６ｃｍ－３であった。
条件（Ｃ）のＧａＮ層では、熱処理後のＭｇピーク深さが６００ｎｍ、Ｍｇピーク濃度が１×１０１８ｃｍ－３、表面Ｍｇ濃度が３×１０１６ｃｍ－３であった。 Next, the inventor performed a heat treatment for activating Mg on each GaN layer implanted with Mg under the conditions (A), (B), and (C). The heat treatment conditions are 1300° C. and 5 minutes. Then, as shown in FIG. 11, the inventor measured the Mg concentration in the depth direction of the GaN layer after the heat treatment by SIMS.
In the GaN layer of condition (A), the Mg peak depth after heat treatment was 700 nm, the Mg peak concentration was 7.5×10 18 cm −3 , and the surface Mg concentration was 3×10 18 cm −3 .
In the GaN layer of condition (B), the Mg peak depth after heat treatment was 450 nm, the Mg peak concentration was 3×10 18 cm −3 , and the surface Mg concentration was 8×10 16 cm −3 .
In the GaN layer of condition (C), the Mg peak depth after heat treatment was 600 nm, the Mg peak concentration was 1×10 18 cm −3 , and the surface Mg concentration was 3×10 16 cm −3 .

図１０と図１１とを比較してわかるように、条件（Ａ）のＧａＮ層では、上記の熱処理によってＭｇがＧａＮ層の表面側に拡散する傾向があることが分かった。即ち、Ｍｇ注入工程において注入ピーク濃度が１×１０１９ｃｍ－３に近づくと、上記の熱処理によってＭｇがＧａＮ層の表面側に拡散し、表面Ｍｇ濃度が上昇する傾向にあることが分かった。また、条件（Ｂ）、（Ｃ）の各ＧａＮ層では、上記の熱処理を施しても、ＧａＮ層の表面側へのＭｇの拡散はほとんど見られず、表面Ｍｇ濃度はほとんど変化しないということが分かった。この結果から、Ｍｇ注入工程において注入ピーク深さが５００ｎｍ付近の場合、注入ピーク濃度が１×１０１９ｃｍ－３を超えると、上記の熱処理中にＧａＮ層の表面側へのＭｇの拡散が顕著となり、表面Ｍｇ濃度の上昇が顕著になると考えられる。 As can be seen by comparing FIG. 10 and FIG. 11, in the GaN layer of condition (A), Mg tends to diffuse to the surface side of the GaN layer due to the above heat treatment. That is, it was found that when the injection peak concentration approaches 1×10 19 cm −3 in the Mg injection step, Mg diffuses to the surface side of the GaN layer due to the above heat treatment, and the surface Mg concentration tends to increase. Further, in each of the GaN layers of the conditions (B) and (C), even if the above heat treatment is performed, almost no diffusion of Mg to the surface side of the GaN layer is observed, and the surface Mg concentration hardly changes. Do you get it. From this result, when the injection peak depth is around 500 nm in the Mg injection step, when the injection peak concentration exceeds 1×10 19 cm −3 , Mg diffuses significantly toward the surface side of the GaN layer during the above heat treatment. As a result, it is considered that the increase in the surface Mg concentration becomes remarkable.

ここで、表面Ｍｇ濃度が高くなるほど、縦型ＭＯＳＦＥＴのしきい値は高くなる。縦型ＭＯＳＦＥＴをノーマリオフで動作させるためには、例えば３Ｖ以上のしきい値が必要であるが、しきい値が高くなると移動度は低下する。しきい値と移動度はトレードオフの関係にある。移動度の低下は、縦型ＭＯＳＦＥＴの特性上好ましくない。 Here, the higher the surface Mg concentration, the higher the threshold value of the vertical MOSFET. A threshold value of, for example, 3 V or higher is required to operate the vertical MOSFET normally off, but the higher the threshold value, the lower the mobility. There is a trade-off relationship between threshold and mobility. A decrease in mobility is not preferable in terms of vertical MOSFET characteristics.

図１２は、ＧａＮ層の表面Ｍｇ濃度としきい値との関係を示すグラフである。図１２は、本発明者が行った実験結果である。図１２の横軸は、表面Ｍｇ濃度［ｃｍ－３］を示す。図１２の縦軸は、縦型ＭＯＳＦＥＴのしきい値Ｖｔｈ［Ｖ］を示す。図１２に示すように、表面Ｍｇ濃度が高いほどしきい値Ｖｔｈは高くなる。このため、しきい値Ｖｔｈを所望の値にするためには、表面Ｍｇ濃度を制御する必要がある。例えば、移動度との関係で、縦型ＭＯＳＦＥＴのＶｔｈは３Ｖ以上１０Ｖ以下にすることが望ましい。これを実現するために、表面Ｍｇ濃度は１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下とする必要がある、ということが分かった。また、表面Ｍｇ濃度について、より好ましい範囲Ｐ１は、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である、ということが分かった。 FIG. 12 is a graph showing the relationship between the surface Mg concentration of the GaN layer and the threshold. FIG. 12 shows the results of an experiment conducted by the inventor. The horizontal axis of FIG. 12 indicates the surface Mg concentration [cm −3 ]. The vertical axis of FIG. 12 indicates the threshold value Vth [V] of the vertical MOSFET. As shown in FIG. 12, the higher the surface Mg concentration, the higher the threshold Vth. Therefore, it is necessary to control the surface Mg concentration in order to set the threshold value Vth to a desired value. For example, it is desirable to set the Vth of the vertical MOSFET to 3 V or more and 10 V or less in relation to mobility. It has been found that the surface Mg concentration must be 1×10 16 cm −3 or more and 3×10 18 cm −3 or less in order to achieve this. It was also found that the more preferable range P1 for the surface Mg concentration is 1×10 17 cm −3 or more and 1×10 18 cm −3 or less.

以上説明したように、本発明の実施形態に係るＧａＮ半導体装置１００は、ＧａＮ層１６と、ＧａＮ層１６に設けられるＮ型のソース領域２６と、ＧａＮ層１６に設けられ、ＧａＮ層１６の表面１６ａに平行な第１方向（Ｘ軸方向及びＹ軸方向）及び表面１６ａと交差する第２方向（Ｚ軸方向）においてソース領域２６に隣接するＰ型の不純物領域２と、を備える。第２方向において、不純物領域２はＰ型の不純物（例えば、Ｍｇ）の濃度が最も高いＭｇピーク位置２８Ｐを有する。 As described above, the GaN semiconductor device 100 according to the embodiment of the present invention includes the GaN layer 16, the N-type source region 26 provided in the GaN layer 16, the surface of the GaN layer 16 provided in the GaN layer 16, and the a P-type impurity region 2 adjacent to the source region 26 in a first direction (X-axis direction and Y-axis direction) parallel to the surface 16a and a second direction (Z-axis direction) intersecting with the surface 16a. In the second direction, impurity region 2 has Mg peak position 28P where the concentration of P-type impurities (for example, Mg) is the highest.

例えば、不純物領域２は、第１方向及び第２方向においてソース領域２６に隣接するベース領域２３と、ベース領域２３よりもＧａＮ層１６の表面１６ａから遠い側に位置する埋め込み領域２８と、を有する。埋め込み領域２８はベース領域２３よりもＭｇの濃度が高い。Ｍｇピーク位置２８Ｐは埋め込み領域２８に存在する。 For example, the impurity region 2 has a base region 23 adjacent to the source region 26 in the first direction and the second direction, and a buried region 28 located farther from the surface 16a of the GaN layer 16 than the base region 23. . The embedded region 28 has a higher Mg concentration than the base region 23 . Mg peak position 28P exists in embedded region 28 .

ＧａＮ層１６の表面１６ａからＭｇピーク位置２８Ｐまでの深さ（Ｍｇピーク深さ）Ｄ１は、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下である。Ｍｇピーク位置２８ＰにおけるＭｇの濃度（Ｍｇピーク濃度）は、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であり、より好ましくは、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である。不純物領域２の表面１６ａにおけるＭｇの濃度（表面Ｍｇ濃度）は、１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である。 A depth (Mg peak depth) D1 from the surface 16a of the GaN layer 16 to the Mg peak position 28P is 200 nm or more and 1500 nm or less, more preferably 300 nm or more and 1000 nm or less, and still more preferably 400 nm or more and 800 nm or less. is. The Mg concentration (Mg peak concentration) at the Mg peak position 28P is 1×10 17 cm −3 or more and 1×10 19 cm −3 or less, more preferably 1×10 18 cm −3 or more and 1×10 19 cm −3 or less. The Mg concentration (surface Mg concentration) at surface 16a of impurity region 2 is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less.

このような構成であれば、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１の移動度を過度に低下させることなく、そのしきい値をノーマリオフ動作に好適な値に設定することができる。これにより、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴの特性を向上させることができる。また、ＧａＮ層１６の表面１６ａからみて深い位置に存在する埋め込み領域２８に、Ｍｇピーク位置２８Ｐがある。これにより、Ｐ型の埋め込み領域２８とＮ型のＧａＮ層１６（例えば、ドリフト領域２２）との間に形成される空乏層は、ＧａＮ基板１０に近い側へ広がる。これにより、ＧａＮ半導体装置１００は、縦型ＭＯＳＦＥＴ１のゲートオフ時の耐圧を向上させることができる。 With such a configuration, the GaN semiconductor device 100 can set the threshold value to a value suitable for normally-off operation without excessively reducing the mobility of the vertical MOSFET 1 . Thereby, the GaN semiconductor device 100 can improve the characteristics of the vertical MOSFET. In addition, there is a Mg peak position 28P in the embedded region 28 existing at a deep position when viewed from the surface 16a of the GaN layer 16. FIG. As a result, the depletion layer formed between the P-type buried region 28 and the N-type GaN layer 16 (for example, the drift region 22 ) spreads toward the side closer to the GaN substrate 10 . Thereby, the GaN semiconductor device 100 can improve the breakdown voltage when the vertical MOSFET 1 is gate-off.

また、本発明の実施形態に係るＧａＮ半導体装置１００の製造方法は、ＧａＮ層１６にＭｇをイオン注入する工程（Ｍｇ注入工程）と、Ｍｇが注入されたＧａＮ層１６に熱処理を施して、不純物領域２を形成する工程と、を含む。Ｍｇ注入工程では、Ｍｇの注入ピーク位置が、ＧａＮ層１６の表面１６ａから２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下の深さとなり、注入ピーク位置におけるＭｇの濃度（注入ピーク濃度）が１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であり、より好ましくは、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下となるように、イオン注入の条件を設定する。 In addition, the method of manufacturing the GaN semiconductor device 100 according to the embodiment of the present invention includes a step of ion-implanting Mg into the GaN layer 16 (Mg implantation step), and performing a heat treatment on the Mg-implanted GaN layer 16 to remove impurities. and forming region 2 . In the Mg injection step, the Mg injection peak position is 200 nm or more and 1500 nm or less, more preferably 300 nm or more and 1000 nm or less, still more preferably 400 nm or more and 800 nm or less from the surface 16a of the GaN layer 16, The concentration of Mg at the injection peak position (implantation peak concentration) is 1×10 17 cm −3 or more and 1×10 19 cm −3 or less, more preferably 1×10 18 cm −3 or more and 1×10 19 cm −3 or more . The conditions for ion implantation are set so that the number is 3 or less.

これによれば、Ｍｇを活性化する熱処理において、ＧａＮ層１６の表面１６ａ側へのＭｇの拡散が抑制される。したがって、Ｍｇピーク深さＤ１が２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下であり、Ｍｇピーク濃度が１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下であり、より好ましくは、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下であり、表面Ｍｇ濃度が１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である、縦型ＭＯＳＦＥＴ１を製造することができる。 According to this, in the heat treatment for activating Mg, diffusion of Mg to the surface 16a side of the GaN layer 16 is suppressed. Therefore, the Mg peak depth D1 is 200 nm or more and 1500 nm or less, more preferably 300 nm or more and 1000 nm or less, still more preferably 400 nm or more and 800 nm or less, and the Mg peak concentration is 1×10 17 cm −3 or more. ×10 19 cm −3 or less, more preferably 1×10 18 cm −3 or more and 1×10 19 cm −3 or less, and a surface Mg concentration of 1×10 16 cm −3 or more and 3×10 18 cm A vertical MOSFET 1 can be manufactured that is -3 or less.

（変形例１）
本発明の実施形態では、ドリフト領域２２にＮ型の不純物濃度を高めるドープが施されていてもよい。 (Modification 1)
In embodiments of the present invention, drift region 22 may be doped to increase the concentration of N-type impurities.

図１３は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの構成を示す断面図である。図１３に示すように、実施形態の変形例に係る縦型ＭＯＳＦＥＴ１Ａは、Ｎ－型のドリフト領域２２に設けられたＮ型のドープ領域ｃｄを備える。ドープ領域ｃｄは、Ｎ型の不純物（例えば、Ｓｉ）がドープされた領域である。ドリフト領域２２において、ドープ領域ｃｄ以外の領域は、非ドープ領域ｕｃｄである。ドープ領域ｃｄは、非ドープ領域ｕｃｄよりもＮ型不純物（例えば、Ｓｉ）の濃度が高い。 FIG. 13 is a cross-sectional view showing the configuration of a vertical MOSFET according to a modification of the embodiment of the invention. As shown in FIG. 13, a vertical MOSFET 1A according to a modification of the embodiment includes an N - type doped region cd provided in an N − -type drift region 22. As shown in FIG. The doped region cd is a region doped with N-type impurities (eg, Si). In the drift region 22, regions other than the doped regions cd are undoped regions ucd. The doped region cd has a higher concentration of N-type impurities (eg, Si) than the undoped region ucd.

また、非ドープ領域ｕｃｄよりもドープ領域ｃｄの方がＧａＮ層１６の表面１６ａに近い位置にある。例えば、ドープ領域ｃｄは、上部領域２２１の全体と、下部領域２２２において上部領域２２１と接する側の端部とに連続して設けられている。これによれば、ドリフト領域２２において、チャネル領域２３１に隣接する領域のＮ型不純物濃度を高くすることができる。これにより、耐圧の低下を抑制しつつ、縦型ＭＯＳＦＥＴ１のオン抵抗を低減することができる。 Also, the doped region cd is closer to the surface 16a of the GaN layer 16 than the undoped region ucd. For example, the doped region cd is provided continuously over the entire upper region 221 and the end of the lower region 222 on the side contacting the upper region 221 . According to this, in the drift region 22, the N-type impurity concentration in the region adjacent to the channel region 231 can be increased. As a result, the on-resistance of the vertical MOSFET 1 can be reduced while suppressing a decrease in breakdown voltage.

図１４は、本発明の実施形態の変形例に係る縦型ＭＯＳＦＥＴの製造方法を示す断面図である。図１４は、ドープ領域ｃｄを形成するための工程を示す。図１４に示すように、製造装置は、ＧａＮ層１６において、ドープ領域ｃｄが形成される領域（以下、ドープ形成領域）ｃｄ’にＮ型の不純物をイオン注入する。例えば、製造装置は、ＧａＮ層１６上にマスクＭ４を形成する。マスクＭ４は、ＳｉＯ２膜又はフォトレジストである。活性領域１１０（図１参照）において、マスクＭ４は、ドープ形成領域ｃｄ’の上方を開口し、他の領域の上方を覆う形状を有する。製造装置は、マスクＭ４が形成されたＧａＮ層１６にＳｉをイオン注入する。イオン注入後、製造装置は、ＧａＮ層１６上からマスクＭ４を除去する。 FIG. 14 is a cross-sectional view showing a method of manufacturing a vertical MOSFET according to a modification of the embodiment of the invention. FIG. 14 shows the steps for forming the doped region cd. As shown in FIG. 14, in the GaN layer 16, the manufacturing apparatus ion-implants an N-type impurity into a region cd' where the doped region cd is to be formed (hereinafter referred to as a dope forming region). For example, the manufacturing equipment forms a mask M4 on the GaN layer 16. FIG. The mask M4 is a SiO2 film or photoresist. In the active region 110 (see FIG. 1), the mask M4 has an opening above the doping formation region cd' and a shape covering the other regions above. The manufacturing apparatus implants Si ions into the GaN layer 16 on which the mask M4 is formed. After the ion implantation, the manufacturing equipment removes the mask M4 from above the GaN layer 16 .

次に、製造装置は、ＧａＮ層１６に熱処理を施す。これにより、ドープ形成領域ｃｄ’にイオン注入されたＳｉは活性化され、ＧａＮ層１６にＮ型のドープ領域ｃｄが形成される。この熱処理は、上述した、ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８を形成するための（Ｍｇを活性化するための）、熱処理と兼用で行う。 Next, the manufacturing equipment heat-treats the GaN layer 16 . As a result, the Si ion-implanted into the dope formation region cd' is activated, and an N-type dope region cd is formed in the GaN layer 16 . This heat treatment is performed in combination with the heat treatment for forming the base region 23, the contact region 25, the source region 26 and the buried region 28 (for activating Mg).

（変形例２）
上記の実施形態では、Ｍｇ注入工程は一段注入であることを説明した。しかしながら、本発明の実施形態は、これに限定されない。Ｍｇ注入工程は、加速電圧が途中で切り替わる多段注入であってもよい。多段注入では、ＧａＮ層に対して、加速電圧を数段に分けて違う深さにＭｇを注入する。このような方法であっても、熱処理後のＭｇピーク深さＤ１（例えば図２参照）を、２００ｎｍ以上１５００ｎｍ以下であり、より好ましくは、３００ｎｍ以上１０００ｎｍ以下であり、さらに好ましくは、４００ｎｍ以上８００ｎｍ以下とすることができる。また、熱処理後のＭｇピーク位置２８Ｐ（例えば、図２参照）におけるＭｇ濃度（Ｍｇピーク濃度）を、１×１０１７ｃｍ－３以上１×１０１９ｃｍ－３以下とし、より好ましくは、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下とすることができる。さらに、熱処理後の表面Ｍｇ濃度を、１×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下とし、より好ましくは、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。 (Modification 2)
In the above embodiments, the Mg implantation step was described as a one-step implantation. However, embodiments of the invention are not so limited. The Mg injection step may be a multistage injection in which the acceleration voltage is switched midway. In the multistage implantation, Mg is implanted to different depths into the GaN layer by dividing the acceleration voltage into several stages. Even with such a method, the Mg peak depth D1 after heat treatment (see, for example, FIG. 2) is 200 nm or more and 1500 nm or less, more preferably 300 nm or more and 1000 nm or less, and still more preferably 400 nm or more and 800 nm. can be: Further, the Mg concentration (Mg peak concentration) at the Mg peak position 28P (see, for example, FIG. 2) after the heat treatment is set to 1×10 17 cm −3 or more and 1×10 19 cm −3 or less, more preferably 1× It can be 10 18 cm −3 or more and 1×10 19 cm −3 or less. Further, the surface Mg concentration after the heat treatment is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less, more preferably 1×10 17 cm −3 or more and 1×10 18 cm −3 or less. be able to.

図１５は、Ｍｇが多段注入されたＧａＮ層の、深さ方向におけるＭｇ濃度の分布（熱処理前、熱処理後）を模式的に示すグラフである。図１５の横軸は、ＧａＮ層の表面からの深さ［ｎｍ］を示す。図１５の縦軸は、ＧａＮ層におけるＭｇ濃度［ｃｍ－３］を示す。図１５のＤ１は、熱処理前のＭｇ濃度を示す。図１５のＤ２は、熱処理後のＭｇ濃度を示す。
Ｍｇ注入工程を多段注入で行う場合は、図１５のＤ１に示すように、ＧａＮ層の表面近傍において、Ｍｇ濃度が濃くなるように、かつ、Ｍｇ濃度の分布が均一（フラット）となるように、加速電圧を多段に設定することが好ましい。 FIG. 15 is a graph schematically showing the Mg concentration distribution (before heat treatment and after heat treatment) in the depth direction of a GaN layer into which Mg is implanted in multiple stages. The horizontal axis of FIG. 15 indicates the depth [nm] from the surface of the GaN layer. The vertical axis in FIG. 15 indicates the Mg concentration [cm −3 ] in the GaN layer. D1 in FIG. 15 indicates the Mg concentration before heat treatment. D2 in FIG. 15 indicates the Mg concentration after heat treatment.
When the Mg injection step is performed by multi-stage injection, as shown in D1 in FIG. , the acceleration voltage is preferably set in multiple stages.

これによれば、図１５のＤ２に示すように、ＧａＮ層の表面近傍において、熱処理後の表面Ｍｇ濃度を濃く、かつ、熱処理後のＭｇ濃度の分布をフラットにすることができる。これにより、複数の縦型ＭＯＳＦＥＴ間で、しきい値のばらつきを低減することができる。
また、Ｍｇ注入工程を多段注入で行う場合でも、Ｍｇの注入ピーク深さ及びＭｇの注入ピーク濃度を一段注入の場合と同様に設定すれば、ＧａＮ層の表面側へのＭｇの拡散を抑制することができる。 According to this, as shown in D2 of FIG. 15, in the vicinity of the surface of the GaN layer, the surface Mg concentration after the heat treatment can be made high and the distribution of the Mg concentration after the heat treatment can be made flat. As a result, variations in threshold values can be reduced among a plurality of vertical MOSFETs.
Further, even when the Mg implantation process is performed by multi-stage implantation, if the injection peak depth of Mg and the injection peak concentration of Mg are set in the same manner as in the case of single-stage implantation, the diffusion of Mg to the surface side of the GaN layer can be suppressed. be able to.

（変形例３）
上記の実施形態では、ＧａＮ基板１０上にＧａＮ層１６をエピタキシャル形成することを説明した。そして、ＧａＮ層１６に、ドリフト領域２２、ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８を形成することを説明した。しかしながら、本発明の実施形態において、ＧａＮ層１６の形成は必須ではない。本発明の実施形態では、ＧａＮ層１６ではなく、ＧａＮ基板１０にドリフト領域２２、ベース領域２３、コンタクト領域２５、ソース領域２６及び埋め込み領域２８を形成してもよい。この場合、ＧａＮ基板１０が本発明の「窒化ガリウム層」の一例となる。 (Modification 3)
In the above embodiment, epitaxial formation of the GaN layer 16 on the GaN substrate 10 has been described. Then, formation of the drift region 22, the base region 23, the contact region 25, the source region 26 and the buried region 28 in the GaN layer 16 has been described. However, the formation of GaN layer 16 is not essential in embodiments of the present invention. In embodiments of the present invention, drift region 22 , base region 23 , contact region 25 , source region 26 and buried region 28 may be formed in GaN substrate 10 instead of GaN layer 16 . In this case, the GaN substrate 10 is an example of the "gallium nitride layer" of the present invention.

（その他の実施形態）
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、ゲート絶縁膜４２は、ＳｉＯ２膜に限定されるものではなく、他の絶縁膜であってもよい。ゲート絶縁膜４２には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。また、ゲート絶縁膜４２には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜４２としてＳｉＯ２膜以外の絶縁膜を用いた縦型ＭＯＳＦＥＴは、縦型ＭＩＳＦＥＴと呼んでもよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴを含む、より包括的な絶縁ゲート型トランジスタを意味する。 (Other embodiments)
As described above, the present invention has been described through embodiments and variations, but the statements and drawings forming part of this disclosure should not be understood to limit the present invention. Various alternative embodiments and modifications will become apparent to those skilled in the art from this disclosure.
For example, the gate insulating film 42 is not limited to the SiO2 film, and may be another insulating film. A silicon oxynitride (SiON) film, a strontium oxide (SrO) film, a silicon nitride (Si 3 N 4 ) film, and an aluminum oxide (Al 2 O 3 ) film can also be used for the gate insulating film 42 . A composite film or the like in which several single-layer insulating films are laminated can also be used for the gate insulating film 42 . A vertical MOSFET using an insulating film other than the SiO 2 film as the gate insulating film 42 may be called a vertical MISFET. MISFET means a more generic insulated gate transistor that includes MOSFET.

また、製造方法の例として、図４のＭｇ注入工程では、ＧａＮ層１６の表面１６ａに絶縁膜を形成した状態で、Ｍｇをイオン注入してもよい。この絶縁膜は、図５に示す絶縁膜３１であってもよい。このような方法であっても、縦型ＭＯＳＦＥＴ１を製造することができる。 Moreover, as an example of the manufacturing method, in the Mg implantation step of FIG. This insulating film may be the insulating film 31 shown in FIG. Even with such a method, the vertical MOSFET 1 can be manufactured.

１、１Ａ 縦型ＭＯＳＦＥＴ
２ 不純物領域
１０ ＧａＮ基板
１０ａ 第１主面
１０ｂ 第２主面
１０Ｖ 以上
１６ ＧａＮ層
１６ａ 表面
２２ ドリフト領域
２３ ベース領域
２３’ ベース形成領域
２５ コンタクト領域
２５’ コンタクト形成領域
２６ ソース領域
２６’ ソース形成領域
２８ 埋め込み領域
２８’ 埋め込み形成領域
２８Ｐ ピーク位置
２８Ｐ’ 注入ピーク位置
３１ 絶縁膜
３３ 保護膜
３５ 第１ドープ領域
３６ 第２ドープ領域
４２ ゲート絶縁膜
４４ ゲート電極
５４ ソース電極
５６ ドレイン電極
５８ 電極
７０ 保護膜
７４ ガードリング構造
７８ ＪＴＥ構造
１００ ＧａＮ半導体装置
１１０ 活性領域
１１２ ゲートパッド
１１４ ソースパッド
１３０ エッジ終端領域
２２１ 上部領域
２２２ 下部領域
２３１ チャネル領域 1, 1A Vertical MOSFET
2 impurity region 10 GaN substrate 10a first main surface 10b second main surface 10V or more 16 GaN layer 16a surface 22 drift region 23 base region 23' base formation region 25 contact region 25' contact formation region 26 source region 26' source formation region 28 buried region 28' buried forming region 28P peak position 28P' injection peak position 31 insulating film 33 protective film 35 first doped region 36 second doped region 42 gate insulating film 44 gate electrode 54 source electrode 56 drain electrode 58 electrode 70 protective film 74 guard ring structure 78 JTE structure 100 GaN semiconductor device 110 active region 112 gate pad 114 source pad 130 edge termination region 221 upper region 222 lower region 231 channel region

Claims (9)

窒化ガリウム層と、
前記窒化ガリウム層に設けられる第１導電型のソース領域と、
前記窒化ガリウム層に設けられ、前記窒化ガリウム層の表面に平行な第１方向及び前記表面と交差する第２方向において前記ソース領域に隣接する第２導電型の不純物領域と、を備え、
前記第２方向において、前記不純物領域は第２導電型の不純物の濃度が最も高いピーク位置を有し、
前記窒化ガリウム層の表面から前記ピーク位置までの深さは、２００ｎｍ以上１５００ｎｍ以下であり、
前記ピーク位置における前記第２導電型の不純物の濃度は、１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であり、
前記不純物領域の表面における前記第２導電型の不純物の濃度は、１×１０16ｃｍ-3以上３×１０18ｃｍ-3以下であり、
前記窒化ガリウム層に設けられ、前記不純物領域に隣接する第１導電型のドリフト領域、をさらに備え、
前記ドリフト領域は、前記ソース領域よりも第１導電型の不純物の濃度が低く、
前記ドリフト領域は、
ドープ領域と、
前記ドープ領域に隣接する非ドープ領域と、を有し、
前記非ドープ領域よりも前記ドープ領域の方が前記窒化ガリウム層の表面に近く、
前記ドープ領域は前記非ドープ領域よりも前記第１導電型の不純物の濃度が高く、
前記ドープ領域は、
前記不純物領域に両側から挟まれた第１領域と、
前記不純物領域の下端よりも前記窒化ガリウム層の表面から遠い側に位置する第２領域と、を有し、
前記第２領域は前記第１領域よりも幅が広い、窒化ガリウム半導体装置。 a gallium nitride layer;
a first conductivity type source region provided in the gallium nitride layer;
a second conductivity type impurity region provided in the gallium nitride layer and adjacent to the source region in a first direction parallel to the surface of the gallium nitride layer and in a second direction crossing the surface;
In the second direction, the impurity region has a peak position where the impurity concentration of the second conductivity type is highest,
The depth from the surface of the gallium nitride layer to the peak position is 200 nm or more and 1500 nm or less,
the concentration of the impurity of the second conductivity type at the peak position is 1×10 17 cm −3 or more and 1×10 19 cm −3 or less;
a concentration of the impurity of the second conductivity type in the surface of the impurity region is 1×10 16 cm −3 or more and 3×10 18 cm −3 or less ;
a first conductivity type drift region provided in the gallium nitride layer and adjacent to the impurity region;
the drift region has a lower impurity concentration of the first conductivity type than the source region;
The drift region is
a doped region;
an undoped region adjacent to the doped region;
the doped regions are closer to the surface of the gallium nitride layer than the undoped regions;
the doped region has a higher impurity concentration of the first conductivity type than the undoped region ;
The doped region is
a first region sandwiched from both sides by the impurity regions;
a second region located farther from the surface of the gallium nitride layer than the lower end of the impurity region;
The gallium nitride semiconductor device , wherein the second region is wider than the first region . 前記ドープ領域は、前記第１導電型の不純物としてシリコン、酸素、ゲルマニウムの少なくとも１種類以上を含む、請求項１に記載の窒化ガリウム半導体装置。 2. The gallium nitride semiconductor device according to claim 1 , wherein said doped region contains at least one of silicon, oxygen and germanium as said first conductivity type impurity. 前記不純物領域は、前記第２導電型の不純物として、マグネシウム及びベリリウムの少なくとも一方を含む、請求項１又は２に記載の窒化ガリウム半導体装置。 3. The gallium nitride semiconductor device according to claim 1, wherein said impurity region contains at least one of magnesium and beryllium as said second conductivity type impurity. 前記不純物領域は、
前記第１方向及び前記第２方向において前記ソース領域に隣接するベース領域と、
前記ベース領域よりも前記窒化ガリウム層の表面から遠い側に位置する埋め込み領域と、を有し、
前記埋め込み領域は前記ベース領域よりも前記第２導電型の不純物の濃度が高く、
前記ピーク位置は前記埋め込み領域に存在する、請求項１から３のいずれか１項に記載の窒化ガリウム半導体装置。 The impurity region is
a base region adjacent to the source region in the first direction and the second direction;
a buried region located farther from the surface of the gallium nitride layer than the base region;
the embedded region has a higher concentration of the second conductivity type impurity than the base region;
4. The gallium nitride semiconductor device according to claim 1, wherein said peak position exists in said buried region. 前記不純物領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記ソース領域上に設けられるソース電極と、
前記窒化ガリウム層の表面の反対側である裏面側に設けられるドレイン電極と、をさらに備える請求項１から４のいずれか１項に記載の窒化ガリウム半導体装置。 a gate insulating film provided on the impurity region;
a gate electrode provided on the gate insulating film;
a source electrode provided on the source region;
5. The gallium nitride semiconductor device according to any one of claims 1 to 4 , further comprising a drain electrode provided on the back surface side opposite to the surface of said gallium nitride layer. 前記ゲート絶縁膜はシリコン酸化膜である、請求項５に記載の窒化ガリウム半導体装置。 6. The gallium nitride semiconductor device according to claim 5 , wherein said gate insulating film is a silicon oxide film. 前記窒化ガリウム層の表面の反対側である裏面に隣接する窒化ガリウム単結晶基板、をさらに備える請求項１から６のいずれか１項に記載の窒化ガリウム半導体装置。 7. The gallium nitride semiconductor device according to any one of claims 1 to 6 , further comprising a gallium nitride single crystal substrate adjacent to the back surface opposite to the surface of said gallium nitride layer. 窒化ガリウム層と、
前記窒化ガリウム層に設けられる第１導電型のソース領域と、
前記窒化ガリウム層に設けられ、前記窒化ガリウム層の表面に平行な第１方向及び前記表面と交差する第２方向において前記ソース領域に隣接する第２導電型の不純物領域と、
前記窒化ガリウム層に設けられ、前記不純物領域に隣接する第１導電型のドリフト領域と、を備え、
前記ドリフト領域は、前記ソース領域よりも第１導電型の不純物の濃度が低く、
前記ドリフト領域は、
ドープ領域と、
前記ドープ領域に隣接する非ドープ領域と、を有し、
前記非ドープ領域よりも前記ドープ領域の方が前記窒化ガリウム層の表面に近く、
前記ドープ領域は前記非ドープ領域よりも前記第１導電型の不純物の濃度が高く、
前記ドープ領域は、
前記不純物領域に両側から挟まれた第１領域と、
前記不純物領域の下端よりも前記窒化ガリウム層の表面から遠い側に位置する第２領域と、を有し、
前記第２領域は前記第１領域よりも幅が広い、窒化ガリウム半導体装置の製造方法であって、
前記窒化ガリウム層に第２導電型の不純物をイオン注入する工程と、
前記第２導電型の不純物が注入された前記窒化ガリウム層に熱処理を施して、前記不純物領域を形成する工程と、を含み、
前記イオン注入する工程では、
前記第２導電型の不純物の注入ピーク位置が、前記窒化ガリウム層の表面から２００ｎｍ以上１５００ｎｍ以下の深さとなり、
前記注入ピーク位置における前記第２導電型の不純物の濃度が１×１０17以上１×１０19ｃｍ-3以下となるように、
前記イオン注入の条件を設定する、窒化ガリウム半導体装置の製造方法。 a gallium nitride layer;
a first conductivity type source region provided in the gallium nitride layer;
an impurity region of a second conductivity type provided in the gallium nitride layer and adjacent to the source region in a first direction parallel to the surface of the gallium nitride layer and in a second direction crossing the surface;
a first conductivity type drift region provided in the gallium nitride layer and adjacent to the impurity region;
the drift region has a lower impurity concentration of the first conductivity type than the source region;
The drift region is
a doped region;
an undoped region adjacent to the doped region;
the doped regions are closer to the surface of the gallium nitride layer than the undoped regions;
the doped region has a higher impurity concentration of the first conductivity type than the undoped region;
The doped region is
a first region sandwiched from both sides by the impurity regions;
a second region located farther from the surface of the gallium nitride layer than the lower end of the impurity region;
The method for manufacturing a gallium nitride semiconductor device , wherein the second region is wider than the first region ,
ion-implanting impurities of a second conductivity type into the gallium nitride layer;
heat-treating the gallium nitride layer into which the impurity of the second conductivity type is implanted to form the impurity region;
In the step of implanting ions,
the injection peak position of the impurity of the second conductivity type is at a depth of 200 nm or more and 1500 nm or less from the surface of the gallium nitride layer;
so that the concentration of the impurity of the second conductivity type at the injection peak position is 1×10 17 or more and 1×10 19 cm −3 or less,
A method of manufacturing a gallium nitride semiconductor device, wherein the ion implantation conditions are set. 前記熱処理を施す工程では、前記熱処理の最大温度を８００℃以上２０００℃以下にする、請求項８に記載の窒化ガリウム半導体装置の製造方法。 9. The method of manufacturing a gallium nitride semiconductor device according to claim 8 , wherein in the step of applying said heat treatment, the maximum temperature of said heat treatment is set at 800[deg.] C. or more and 2000[deg.] C. or less.
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