JP7229305B2 - 命令実行結果をライトバックするための装置及び方法、処理装置 - Google Patents

Description

本開示は、コンピュータ技術に関し、より具体的には、プロセッサ技術に関する。

プロセッサにおいて、一般に、プロセッサによる命令の実行効率を向上させるために、命令パイプラインが使用されている。命令パイプラインとは、１つの命令の動作を複数のステップに分割し、各ステップが専用の回路ユニットによって完成される。命令パイプラインは通常、フェッチ（ＩＦ）、デコード（ＩＤ）、実行（ＥＸＥ）、ライトバック（ＷＢ）などの段階に分割される。命令が順次送信され、部分的に順不同で実行され、順不同でライトバックされるプロセッサコアでは、フェッチ段階でサイクル毎に１つの命令がフェッチされ、実行段階で異なる機能に応じて実行遅延に対応する実行ユニットに命令が入り、実行ユニットによってサイクル毎に１つの命令を実行し、最終的に計算又は実行された結果がレジスタファイルに順不同でライトバックされる。命令パイプラインにおいてライトバック効率を向上させることは、プロセッサの全体的な性能の向上に非常に重要である。

本開示は、命令実行結果をライトバックするための装置及び方法、処理装置、電子機器及び記憶媒体を提供する。

本開示の一態様によれば、命令実行結果をライトバックするための装置を提供する。当該装置は、第１の実行遅延を有する第１の実行ユニットとレジスタファイルとの間に結合され、且つ前記第１の実行ユニットから第１の実行結果を受信し、第１の書き込みアドレスに基づいて前記第１の実行結果を前記レジスタファイルにおける第１のレジスタユニットにライトバックするように構成される第１の書き込みポートと、前記第１の実行遅延とは異なる第２の実行遅延を有する第２の実行ユニットと前記レジスタファイルとの間に結合され、且つ前記第２の実行ユニットから第２の実行結果を受信し、第２の書き込みアドレスに基づいて前記第２の実行結果を前記レジスタファイルにおける第２のレジスタユニットにライトバックするように構成される第２の書き込みポートと、を含み、前記第１の書き込みポートは、前記第２の実行ユニットに結合されておらず、且つ前記第２の書き込みポートは、前記第１の実行ユニットに結合されていない。

本開示の別の態様によれば、処理装置を提供する。当該装置は、複数のレジスタユニットを含むレジスタファイルと、それぞれ命令を実行し、実行遅延で実行結果を出力するように構成される複数の実行ユニットと、複数の書き込みポートであって、各書き込みポートが、前記複数の実行ユニットの実行遅延に基づいて、対応する実行遅延を有する実行ユニットと前記複数のレジスタユニットとの間に結合され、前記対応する実行遅延を有する実行ユニットから実行結果を受信し、前記実行結果を前記複数のレジスタユニットにおける書き込みアドレスに対応するいずれかのレジスタユニットにライトバックするように構成される複数の書き込みポートと、を含む。

本開示の別の態様によれば、命令実行結果をライトバックするための方法を提供し、第１の書き込みポートを介して、第１の実行遅延を有する第１の実行ユニットから第１の実行結果を受信し、第１の書き込みアドレスに基づいて前記第１の実行結果をレジスタファイルにおける第１のレジスタユニットにライトバックするステップと、第２の書き込みポートを介して、前記第１の実行遅延とは異なる第２の実行遅延を有する第２の実行ユニットから第２の実行結果を受信し、第２の書き込みアドレスに基づいて前記第２の実行結果を前記レジスタファイルにおける第２のレジスタユニットにライトバックするステップと、を含み、前記第１の書き込みポートは、前記第２の実行ユニットに結合されておらず、且つ前記第２の書き込みポートは、前記第１の実行ユニットに結合されていない。

本開示の別の態様によれば、電子機器を提供する。当該電子機器は、少なくとも１つのプロセッサと、前記少なくとも１つのプロセッサと通信可能に接続されるメモリと、を含み、前記メモリには、前記少なくとも１つのプロセッサによって実行可能な命令が記憶され、前記命令は、前記少なくとも１つのプロセッサが上記方法を実行できるように、前記少なくとも１つのプロセッサによって実行される。

本開示の別の態様によれば、コンピュータ命令が記憶されている非一時的なコンピュータ読み取り可能な記憶媒体を提供する。当該コンピュータ命令は、コンピュータに上記方法を実行させる。
本開示の別の態様によれば、コンピュータプログラムを提供し、前記コンピュータプログラムは、コンピュータに上記方法を実行させる。

本開示の実施例の技術案によれば、命令パイプラインにおいて書き込みポートに対してキャッシュユニットを設定し、フィードバック経路を増加することによって引き起こされる問題を解決し、パイプラインのブロックを減少し、パイプラインの効率をを著しく向上させ、リソースオーバヘッドを減少し、タイミングストレスを軽減し、かつプロセッサの周波数を向上させ、プロセッサ全体の性能を向上させることができる。

なお、本開示の概要に記載の内容は、本開示の実施例の肝心又は重要な特徴を限定することを意図しておらず、本開示の範囲を限定することも意図していない。本開示の他の特徴は、以下の説明により理解されやすくなる。

図面は、本技術案がよりよく理解されるためのものであり、本開示を限定するものではない。
従来の技術案に係る命令実行結果をライトバックするための装置のブロック図である。 従来の技術案に係る命令実行結果をライトバックするための装置のブロック図である。 本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。 本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。 本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。 本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。 本開示の実施例に係る命令実行結果をライトバックするための方法のフローチャートである。 本開示の実施例の命令実行結果をライトバックするための方法を実現するための電子機器である。

以下、本開示の例示的な実施例を図面を参照して説明し、理解を容易にするためにその中には本開示の実施例の様々な詳細を含んでおり、それらは単なる例示するものと見なされるべきである。したがって、当業者は、本開示の範囲及び趣旨から逸脱することなく、ここで説明される実施例に対して様々な変更と修正を行うことができることを理解すべきである。同様に、明確及び簡潔するために、以下の説明では、周知の機能及び構成の説明を省略する。

図１Ａ及び図１Ｂは、従来の技術案に係る命令実行結果をライトバックするための装置のブロック図である。

図１Ａを参照すると、プロセッサは、フェッチユニット１０２、デコードユニット１０４、実行ユニット１０６、１０８、書き込みポート１１４、及びレジスタファイル１１６を含む。フェッチユニット１０２は、命令をフェッチし、デコードユニット１０４は、フェッチされた命令をデコードし、実行ユニット１０６、１０８は、デコードされた命令を実行して、実行結果を出力し、且つ、実行結果が書き込みポート１１４を介してレジスタファイル１１６にライトバックされる。書き込みポート１１４は、書き込みアドレスに基づいてレジスタファイル１１６におけるレジスタユニット１１８にアクセスすることができる。

図１Ａに示される技術案では、１つのレジスタファイル１１６は、１つの書き込みポート１１４を採用する。単一送信のプロセッサの場合、平均して、各サイクルごとにライトバック段階で１つの実行結果をライトバックし、且つ対応するレジスタファイル１１６が１つの書き込みポート１１６を採用する。異なる実行ユニット１０６、１０８の実行結果がレジスタファイル１１６にライトバックされる場合、異なる実行ユニット１０６、１０８の実行遅延が異なるため、実行結果が同時にレジスタファイル１１６にライトバックされる競合が発生する可能性がある。このような競合を対処するために、ライトバック段階で、Ｎ－１アービトレーションロジック又はマルチプレクサ（ＭＵＸ）１１０が設けられ、ここで、Ｎは実行ユニットの数である。異なる実行ユニット１０６、１０８に対して異なる優先順位を与えて、且つ実行ユニット１０８に対して、キャッシュキュー１１２を設定することにより、現在ライトバックされていない実行結果をキャッシュキュー１１２に圧入し、書き込みポート１１４がアイドルになった後に、実行結果をデキューしてライトバック動作を完了する。キャッシュキュー１１２のスペースが限られ、キャッシュ・オーバーフローを回避するために、キャッシュキュー１１２のスペース残量を常に監視し、パイプラインのプリアンブル段階でのフェッチユニット１０２にフィードバックする必要がある。キャッシュキュー１１２のスペースが満杯になった場合、キャッシュキュー１１２における実行結果がライトバックを終了してスペースを解放するまで、フェッチユニット１０２がフェッチを一時停止する。

図１Ｂを参照すると、プロセッサは、フェッチユニット１０２、デコードユニット１０４、実行ユニット１０６、１０８、書き込みポート１２８、１３０及びレジスタファイル１３２を含む。フェッチユニット１０２は、命令をフェッチし、デコードユニット１０４は、フェッチされた命令をデコードし、実行ユニット１０６、１０８は、デコードされた命令を実行して、実行結果を出力し、且つ、実行結果が書き込みポート１２８、１３０を介してレジスタファイル１３２にライトバックされる。書き込みポート１２８は、書き込みアドレスに基づいてレジスタファイル１３２における第１の領域でのレジスタユニット１３４にアクセスすることが可能であり、書き込みポート１３０は、書き込みアドレスに基づいてレジスタファイル１３２における第２の領域でのレジスタユニット１３６にアクセスすることが可能である。

図１Ｂに示される技術案では、１つのレジスタファイル１３２は、複数の書き込みポート１２８、１３０を採用する。書き込みポート１２８、１３０の各書き込みポートは、複数の実行ユニット１０６、１０８によって共有される。レジスタファイル１３２用の書き込みポートの数が増加した後、上述した従来の技術案に比べて、アービトレーションロジック又はマルチプレクサ（ＭＵＸ）１２０、１２２は、Ｎ－Ｍの交差構造となり、ここで、Ｍは、書き込みポートの数を表す。異なる実行ユニット１０６、１０８に対して異なる優先順位を与えて、且つ実行ユニット１０８に対して、キャッシュキュー１２４、１２６を設定することにより、現在ライトバックされていない実行結果をキャッシュキュー１２４、１２６に圧入し、書き込みポート１２８、１３０がアイドルになった後に、実行結果をデキューしてライトバック動作を完了する。キャッシュキュー１２４、１２６のスペースが限られ、キャッシュ・オーバーフローを回避するために、キャッシュキュー１２４、１２６のスペース残量を常に監視し、パイプラインのプリアンブル段階でのフェッチユニット１０２にフィードバックする必要がある。レジスタファイル１３２用の書き込みポート１２８、１３０は、それぞれアクセス可能なレジスタスペースが異なる。当該従来の技術案は、異なる機能ユニット１０６、１０８のライトバックアドレスが書き込みポート１２８、１３０に分散するシーンに対して、性能最適化効果を有するが、ライトバックアドレスが同じである場合、性能向上が欠け、且つキャッシュキュー及びフィードバックロジックの使用も避けられない。

図１Ａに示される技術案では、パイプライン効率は、異なる実行ユニットに対する優先順位の設定に依存する。優先順位の選択戦略には最適解がなく、一部のアプリケーションのみに対して予期的な効果を達する可能である。しかしながら、他のアプリケーションに対しては、キャッシュキューの頻繁な満杯状態をトリガーしてパイプラインのフェッチ段階を逆圧する可能性があるため、パイプライン全体の効率を保証することが困難である。リソース上で正確さを保証するために、設定されたキャッシュキューは、主なリソースオーバヘッドであり、且つ、逆圧パイプラインのフィードバック経路の配線もプロセッサのタイミングや周波数に悪影響を与える。

図１Ａに示される技術案に対して、図１Ｂに示される技術案は、異なる実行ユニットの書き込みアドレスが異なるシーンに対して性能最適化を有する。しかしながら、他の場合、例えば図１Ｂに示される技術案もキャッシュキュー及びフィードバック経路を設定する必要がある。キャッシュキューの深さは、比較的小さい可能性があるが、完全に解消できないため、リソース及び効率の観点から見れば、最適化可能なスペースが限られている。

特定のプロセッサの場合、パイプラインにおける異なる機能の実行ユニットの遅延特徴が比較的顕著である。これらの実行遅延特徴に対して、リソースを合理的に割り当て、異なる機能パイプラインのライトバック効率を向上させることは、プロセッサの全体的な性能の向上に非常に重要である。

少なくとも上記問題を解決するために、本開示の実施例は、命令パイプラインにおいてライトバック効率を向上させるための技術案を提供する。本開示の実施例によれば、１つのレジスタファィルに対して複数の書き込みポートが設けられ、複数の書き込みポートがそれぞれ各実行遅延を有する実行ユニットに対応する。複数の書き込みポートは、対応する実行遅延を有する各実行ユニットに分割されて割り当てられ、且つ、各書き込みポートが、書き込みアドレスに基づいてレジスタファイルにおける任意のレジスタユニットにアクセスすることができる。このような書き込みポートと経路配置により、性能の改善と向上が得られる。

本開示の実施例によれば、ライトバックによるパイプラインのブロックを減少し、パイプラインの効率を著しく向上させることにより、プロセッサ全体の性能を向上させることができる。さらに、本開示の実施例は、従来の技術案における正確さを保証するために必要となるキャッシュキューの使用を回避し、リソースオーバヘッドを低減し、特にレジスタビット幅が広い場合に、ハードウェアリソースの使用をより大幅に低減することができる。これにより、本開示の実施例は、プロセッサの面積の縮小及び電力消費の低減に有利である。また、本開示の実施例は、キャッシュキューに関連するフィードバック経路を除去することにより、タイミング処理の圧力を軽減し、プロセッサの周波数を向上させることができる。

以下、図面と組み合わせて、様々な実施例を参照して本開示の例示的な実施例について詳細に説明する。

図２は、本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。図２は、命令実行結果をライトバックするための装置２３０を含む、命令パイプラインのための処理装置２００を示す。いくつかの実施例では、処理装置２００は、第１の実行ユニット２０６、第２の実行ユニット２０８、及びレジスタファィル２１４をさらに含むことができる。いくつかの実施例では、処理装置２００は、フェッチユニット２０２とデコードユニット２０４をさらに含むことができる。

フェッチユニット２０２は、命令をフェッチするように構成される。デコードユニット２０４は、フェッチされた命令をデコードするように構成される。デコードされた異なるタイプの命令は、それぞれ対応する異なる機能の実行ユニットに入力される。

第１の実行ユニット２０６は、デコードされた第１のタイプの命令を受信し、当該命令を実行するように構成される。第１の実行ユニット２０６は、第１の実行遅延で第１の実行結果を出力するように構成される。第２の実行ユニット２０８は、デコードされた第２のタイプの命令を受信し、当該命令を実行するように構成される。第２の実行ユニット２０８は、第２の実行遅延で第２の実行結果を出力するように構成される。第１の実行遅延は、第２の実行遅延とは異なる。当業者であれば、本明細書で説明される「第１の実行遅延は、第２の実行遅延とは異なる」とは、第１の実行結果のライトバックと第２の実行結果のライトバックとが同じサイクルで発生する可能性があるために、第１の実行遅延と第２の実行遅延との間に顕著な相違があることを指すことが理解されたい。

なお、フェッチユニット２０２、デコードユニット２０４、第１の実行ユニット２０６、及び第２の実行ユニット２０８は、命令パイプラインにおけるフェッチ、デコード、実行段階にそれぞれ対応する回路ユニットである。これらの回路ユニットは、当該技術分野において公知であり、ここでは詳細な説明を省略する。

図２を参照すると、命令実行結果をライトバックするための装置２３０は、第１の書き込みポート２１０と、第２の書き込みポート２１２とを含む。第１の書き込みポート２１０及び第２の書き込みポート２１２は、それぞれ、第１の実行遅延を有する第１の実行ユニット２０６及び第２の実行遅延を有する第２の実行ユニット２０８に対応する。第１の書き込みポート２１０は、第２の実行ユニット２０８に結合されておらず、且つ第２の書き込みポート２１２は、第１の実行ユニット２０６に結合されていない。いくつかの実施例では、第１の書き込みポート２１０は、第１の実行ユニット２０６に割り当てられる。いくつかの実施例では、第２の書き込みポート２１２は、第２の実行ユニット２０８に割り当てられる。いくつかの実施例では、第１の書き込みポート２１０は、第１の実行ユニット２０６によって独占され、且つ、第２の書き込みポート２１２は、第２の実行ユニット２０８によって独占される。

第１の書き込みポート２１０は、第１の実行遅延を有する第１の実行ユニット２０６とレジスタファイル２１４との間に結合される。第１の書き込みポート２１０は、第１の実行ユニット２０６から第１の実行結果を受信し、第１の書き込みアドレスに基づいて第１の実行結果をレジスタファイル２１４における第１のレジスタユニットにライトバックするように構成される。第１の書き込みポート２１０は、第１のパス２１８を介してレジスタファイル２１４におけるすべてのレジスタユニット２１６に結合される。第１のパス２１８は、各配線がそれぞれ第１の書き込みポート２１０とレジスタファイル２１４におけるすべてのレジスタユニット２１６との間に結合される第１の配線セットを含む。したがって、第１の書き込みポート２１０を介してレジスタファイル２１４における任意のレジスタユニット２１６に直接アクセスすることができる。このようにして、第１の書き込みポート２１０を介して、第１の実行遅延で出力された命令実行結果をレジスタファイル２１４における任意のレジスタユニット２１６に直接ライトバックすることができ、ライトバック効率を向上させる。

第２の書き込みポート２１２は、第２の実行遅延を有する第２の実行ユニット２０６とレジスタファイル２１４との間に結合される。第２の書き込みポート２１２は、第２の実行ユニット２０８から第２の実行結果を受信し、第２の書き込みアドレスに基づいて第２の実行結果をレジスタファイル２１４における第２のレジスタユニットにライトバックするように構成される。第２の書き込みポート２１２は、第２のパス２２０を介してレジスタファイル２１４におけるすべてのレジスタユニット２１６に結合される。第２のパス２２０は、各配線がそれぞれ第２の書き込みポート２１２とレジスタファイル２１４におけるすべてのレジスタユニット２１６との間に結合される第２の配線セットを含む。したがって、第２の書き込みポート２１２を介してレジスタファイル２１４における任意のレジスタユニット２１６に直接アクセスすることができる。このようにして、第２の書き込みポート２１２を介して、第２の実行遅延で出力された命令実行結果をレジスタファイル２１４における任意のレジスタユニット２１６に直接ライトバックすることができ、ライトバック効率を向上させる。

いくつかの実施例では、処理装置２００は、複数の実行ユニットを含むことができ、且つ装置２３０は、複数の書き込みポートを含むことができる。複数の実行ユニットは、それぞれ命令を実行し、実行遅延で実行結果をそれぞれ出力するように構成される。複数の書き込みポートは、複数の実行ユニットの実行遅延にそれぞれ対応するように構成される。複数の書き込みポートは、それぞれ対応する実行遅延を有する実行ユニットに割り当てられる。各書き込みポートは、実行ユニットの実行遅延に基づいて、対応する実行遅延を有する実行ユニットと複数のレジスタユニットとの間に結合される。各書き込みポートは、対応する実行遅延を有する実行ユニットから実行結果を受信し、当該実行結果を複数のレジスタユニットにおける書き込みアドレスに対応するいずれかのレジスタユニットにライトバックするように構成される。

本開示の実施例によれば、命令が順次送信され、部分的に順不同で実行され、順不同でライトバックされるプロセッサコアでは、フェッチ段階でサイクル毎に１つの命令がフェッチされ、実行段階で当該命令が一定の実行遅延を有する実行ユニットによって実行され、命令実行結果が当該実行遅延に対応する書き込みポートを介してレジスタファイルにライトバックされる。サイクル毎に１つの命令が実行され、且つ、各書き込みポートが対応する実行遅延を有する実行ユニットに割り当てられるため、各書き込みポートにとって、複数の命令実行結果が同時に入力されるという競合問題は存在しない。このように、従来の技術案における必要なアービトレーションロジック又はマルチプレクサ、キャッシュキュー及びフィードバック経路の使用を回避可能となる。このようにして、パイプラインのブロックを減少し、パイプラインの効率をを著しく向上させ、プロセッサ全体の性能を向上させ、キャッシュスペースの使用を回避し、リソースオーバヘッドを低減し、特にレジスタビット幅が広いシーンでは、ハードウェアリソースの使用をより大幅に低減し、プロセッサの面積及び電力消費に良い影響を与え、また、キャッシュスペースに関連するフィードバック経路を除去し、タイミングストレスを軽減し、プロセッサの周波数を向上させる。

また、１つのレジスタユニットを同時に書き込む競合問題に対して、順次送信、部分的に順不同実行、順不同ライトバックなどの当該技術分野において公知であるプロセッサの構成はすべて、競合問題を検出し、競合問題を回避するハードウェア処理構造を有する。当該競合問題は、デコード段階の処理で回避されることができる。本開示の実施例では、当該技術分野において公知である技術案における処理ロジックを直接に適用することで、追加の処理構造を必要とせずに、複数の書き込みポートが同時に同じアドレスのレジスタユニットにライトバックされる正確さの問題を回避することができる。

図３は、本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。図３は、命令実行結果をライトバックするための装置３１０を含む、命令パイプラインのための処理装置３００を示す。いくつかの実施例では、処理装置２００に比べて、処理装置３００は、第３の実行ユニット３０２をさらに含むことができる。いくつかの実施例では、装置２３０に比べて、装置３１０は、第３の書き込みポート３０４をさらに含むことができる。いくつかの実施例では、第３の書き込みポート３０４は、第１の実行ユニット２０６と第２の実行ユニット２０８とに結合されていない。いくつかの実施例では、第３の書き込みポート３０４は、第３の実行ユニット３０２に割り当てられる。いくつかの実施例では、第３の書き込みポート３０４は、第３の実行ユニット３０２によって独占される。

第３の実行ユニット３０２は、デコードされた第３のタイプの命令を受信し、当該命令を実行するように構成される。第３の実行ユニット３０２は、第３の実行遅延で第３の実行結果を出力するように構成される。第３の実行遅延は、第１の実行ユニット２０６の第１の実行遅延及び第２の実行ユニット２０８の第２の実行遅延とは異なる。同様に、上述した「第３の実行遅延は、第１の実行遅延及び第２の実行遅延とは異なる」とは、第３の実行結果のライトバックが第１の実行結果のライトバックまたは第２の実行結果のライトバックと同じサイクルで発生する可能性があるために、第３の実行遅延と第１の実行遅延及び第２の実行遅延との間に顕著な相違があることを指す。いくつかの実施例では、第３の実行ユニット３０２は、頻繁に使用される、又はそこからフェッチユニット２０２にフィードバックされた経路がタイミングに深刻な影響を与える実行ユニットである。

第３の書き込みポート３０４は、第３の実行ユニット３０２とレジスタファイル２１４との間に結合される。第３の書き込みポート３０４は、第３の実行ユニット３０２から第３の実行結果を受信し、第３の書き込みアドレスに基づいて第３の実行結果をレジスタファイル２１４における第３のレジスタユニットにライトバックするように構成される。第３の書き込みポート３０４は、第３のパス３０６を介してレジスタファイル２１４におけるすべてのレジスタユニット２１６に結合される。第３のパス３０６は、各配線がそれぞれ第３の書き込みポート３０４とレジスタファイル２１４におけるすべてのレジスタユニット２１６との間に結合される第３の配線セットを含む。このように、第３の書き込みポート３０４を介してレジスタファイル２１４における任意のレジスタユニット２１６に直接アクセスすることができる。

本開示の実施例によれば、頻繁に使用される、又はそこからフェッチユニットにフィードバックされる経路がタイミングに深刻な影響を与える実行ユニットに対して、対応する書き込みポートを追加的に割り当てる。このようにして、第３の書き込みポート３０４を介して、第３の実行ユニット３０２で出力された命令実行結果をレジスタファイル２１４における任意のレジスタユニット２１６に直接ライトバックすることができ、ライトバック効率を向上させ、プロセッサのタイミングに影響を与えなく、プロセッサの性能を向上させる。

いくつかの実施例では、処理装置３００は、複数の実行ユニットを含み、複数の実行ユニットのそれぞれの実行遅延が互いに異なる。この場合、各書き込みポートが複数の実行ユニットにおける対応する１つの実行ユニットに結合される複数の書き込みポートを設けることができる。また、各書き込みポートは、レジスタファイルのいずれかのレジスタユニットにアクセスすることができる。

図４は、本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。図４は、命令実行結果をライトバックするための装置４１０を含む、命令パイプラインのための処理装置４００を示す。いくつかの実施例では、処理装置２００に比べて、処理装置４００は、第４の実行ユニット４０２をさらに含むことができる。

第４の実行ユニット４０２は、デコードされた第４のタイプの命令を受信し、当該命令を実行するように構成される。第４の実行ユニット４０２は、第４の実行遅延で第４の実行結果を出力するように構成される。いくつかの実施例では、第４の実行遅延と第１の実行ユニット２０６の第１の実行遅延は、特定の遅延値に実質的に等しい。いくつかの実施例では、第４の実行遅延は、第１の実行遅延に実質的に等しく、第４の実行結果のライトバックが第１の実行結果のライトバックと同一サイクルで発生しないように、第４の実行遅延と第１の実行遅延との間の差は、所定の範囲内にあり、所定の範囲のサイズは、１サイクルの所定のスコア値に等しくてもよい。いくつかの実施例では、第１の実行ユニット２０６は、整数演算のための実行ユニットであり、且つ、第４の実行ユニット４０２は、浮動小数点演算のための実行ユニットである。

いくつかの実施例では、第１の書き込みポート２１０は、第１の実行ユニット２０６及び第４の実行ユニット４０２によって共有される。また、第１の書き込みポート２１０は、さらに、第４の実行遅延を有する第４の実行ユニット４０２とレジスタファイス２１４との間に結合される。第１の書き込みポート２１０は、さらに、第４の実行ユニット４０２から第４の実行結果を受信し、第４の書き込みアドレスに基づいて第４の実行結果をレジスタファイル２１４における第４のレジスタユニットにライトバックするように構成される。

本開示の実施例によれば、実行遅延が実質的に同じである複数の実行ユニットに対して、１つの書き込みポートが共用される。同一の書き込みポートを共有する複数の実行ユニットがパイプラインによって命令を実行するため、同一サイクルで当該書き込みポートに書き込まれることは発生せず、ライトバックの正確さ問題を引き起こさない。このようにして、第１の書き込みポート２１０を介して、第４の実行ユニット４０２で出力された命令実行結果をレジスタファイル２１４における任意のレジスタユニット２１６に直接ライトバックすることができ、それにより、ライトバック効率を向上させるとともに、このような構成に必要なリソースの消費及び効率影響が小さいため、命令の処理性能を向上させる。

いくつかの実施例では、処理装置４００は、複数の実行ユニットを含み、複数の実行ユニットのそれぞれの実行遅延のうちの少なくとも２つの実行遅延が特定の遅延値に実質的に等しい。この場合、複数の書き込みポートのうちの１つの書き込みポートは、複数の実行ユニットのうちの当該少なくとも２つの実行遅延を有する少なくとも２つの実行ユニットに割り当てられる。

図５は、本開示の実施例に係る命令実行結果をライトバックするための装置のブロック図である。図５は、命令実行結果をライトバックするための装置５１０を含む、命令パイプラインのための処理装置５００を示す。いくつかの実施例では、処理装置２００に比べて、処理装置５００は、第５の実行ユニット５０２をさらに含むことができる。いくつかの実施例では、装置２３０に比べて、装置５１０は、キャッシュユニット５０４とマルチプレクサ（ＭＵＸ）５０６とをさらに含むことができる。

第５の実行ユニット５０２は、デコードされた第５のタイプの命令を受信し、当該命令を実行するように構成される。第５の実行ユニット５０２は、第５の実行遅延で第５の実行結果を出力するように構成される。第５の実行遅延は、第１の実行ユニット２０６の第１の実行遅延及び第２の実行ユニット２０８の第２の実行遅延とは異なる。いくつかの実施例では、第５の実行ユニット５０２は、使用頻度の低い実行ユニットである。

キャッシュユニット５０４は、第５の実行ユニット５０２に結合される。キャッシュユニット５０４は、第５の実行ユニット５０２から第５の実行結果を受信するように構成される。いくつかの実施例では、キャッシュユニット５０４は、キャッシュキューである。キャッシュユニット５０４は、第５の実行結果を一時的に記憶するように構成される。いくつかの実施例では、キャッシュユニット５０４の深さは比較的小さい。いくつかの実施例では、キャッシュユニット５０４からフェッチユニット２０２にフィードバックするフィードバックパスを設定する必要がない。

マルチプレクサ５０６は、キャッシュユニット５０４と第２の書き込みポート２１２との間に結合される。マルチプレクサ５０６は、キャッシュユニット５０４から第５の実行結果を受信し、選択信号に基づいて第５の実行結果を第２の書き込みポート２１２に伝送することで、第２の書き込みポート２１２が第５の書き込みアドレスに基づいて第５の実行結果をレジスタファイル２１４における第５のレジスタユニットにライトバックするように構成される。いくつかの実施例では、マルチプレクサ５０６は、第５の実行結果をライトバックするために、第２の書き込みポート２１２がアイドル状態にある場合、キャッシュユニット５０４に一時的に記憶された第５の実行結果を第２の書き込みポート２１２に伝送するように構成される。いくつかの実施例では、マルチプレクサ５０６は、アービトレーションロジックを含むことができる。

本開示の実施例によれば、使用頻度が低く、フィードバックパスがプリアンブルのパイプラインに伝送される必要のない実行ユニットに対して、深さの小さいキャッシュユニットを設定し、他の書き込みポートを多重化する。このようにして、第２の書き込みポート２１２を介して、第５の実行ユニット５０４で出力された命令実行結果をレジスタファイル２１４における任意のレジスタユニット２１６にライトバックすることができ、書き込みポート及びレジスタユニットとの間の対応する配線を増加しない場合、ライトバック効率を確保し、プロセッサリソースの消費を減少し、プロセッサの性能を向上させる。

本開示の実施例によれば、上述した図２～図５を参照して説明された実施例における任意の構成を互いに組み合わせることにより、実行ユニットの使用頻度、消費されたハードウェアリソース及びタイミングへの影響の考慮に基づいて、書き込みポートの増加、又はキャッシュユニットとマルチプレクサの追加をバランスさせ、実行遅延の特徴に基づいて書き込みポートを共用することができる。

図６は、本開示の実施例に係る命令実行結果をライトバックするための方法６００のフローチャートである。

ブロック６０２において、第１の書き込みポートを介して、第１の実行遅延を有する第１の実行ユニットから第１の実行結果を受信し、第１の書き込みアドレスに基づいて第１の実行結果をレジスタファイルにおける第１のレジスタユニットにライトバックする。

ブロック６０４において、第２の書き込みポートを介して、第１の実行遅延とは異なる第２の実行遅延を有する第２の実行ユニットから第２の実行結果を受信し、第２の書き込みアドレスに基づいて第２の実行結果をレジスタファイルにおける第２のレジスタユニットにライトバックする。第１の書き込みポートは、第２の実行ユニットに結合されておらず、且つ第２の書き込みポートは、第１の実行ユニットに結合されていない。

いくつかの実施例では、方法６００は、第３の書き込みポートを介して、第１の実行遅延及び第２の実行遅延とは異なる第３の実行遅延を有する第３の実行ユニットから第３の実行結果を受信し、第３の書き込みアドレスに基づいて第３の実行結果をレジスタファイルにおける第３のレジスタユニットにライトバックするステップをさらに含むことができる。第３の書き込みポートは、第１の実行ユニット及び第２の実行ユニットに結合されていない。

いくつかの実施例では、方法６００は、第１の書き込みポートを介して、第４の実行遅延を有する第４の実行ユニットから第４の実行結果を受信し、第４の書き込みアドレスに基づいて第４の実行結果をレジスタファイルにおける第４のレジスタユニットにライトバックするステップをさらに含むことができる。第４の実行遅延と第１の実行遅延との間の差は、所定の範囲内にある。

いくつかの実施例では、方法６００は、キャッシュユニットを介して、第１の実行遅延及び第２の実行遅延とは異なる第５の実行遅延を有する第５の実行ユニットから第５の実行結果を受信し、マルチプレクサを介して、キャッシュユニットから第５の実行結果を受信し、選択信号に基づいて第５の実行結果を第２の書き込みポートに伝送し、第２の書き込みポートを介して、第５の書き込みアドレスに基づいて第５の実行結果をレジスタファイルにおける第５のレジスタユニットにライトバックするステップとをさらに含むことができる。第２の書き込みポートによって、マルチプレクサを介して第２の実行ユニットから第２の実行結果を受信する。

本開示の実施例によれば、電子機器及びコンピュータ読み取り可能な記憶媒体をさらに提供する。図７は、本開示の実施例に係る命令実行結果をライトバックするための方法を実現するための電子機器７００のブロック図である。
本出願の実施例によれば、本出願は、コンピュータプログラムを提供し、コンピュータプログラムは、コンピュータに本出願によって提供される命令実行結果をライトバックするための方法を実行させる。

電子機器は、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、パーソナルデジタルアシスタント、サーバ、ブレードサーバ、メインフレームコンピュータ、及び他の適切なコンピュータなどの様々な形態のデジタルコンピュータを表すことを目的とする。電子機器は、パーソナルデジタルプロセッサ、携帯電話、スマートフォン、ウェアラブルデバイス、及び他の類似するコンピューティングデバイスなどの様々な形態のモバイルデバイスを表すこともできる。本明細書で示されるコンポーネント、それらの接続と関係、及びそれらの機能は単なる例であり、本明細書の説明及び／又は要求される本開示の実現を制限することを意図したものではない。さらに、電子機器は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）などのプログラム可能な装置を表すこともできる。

図７に示すように、当該電子機器７００は、１つ又は複数のプロセッサ７０１と、メモリ７０２と、高速インターフェースと低速インターフェースを含む、各コンポーネントを接続するためのインターフェースと、を含む。各コンポーネントは、異なるバスで相互に接続され、共通のマザーボードに取り付けられるか、又は必要に応じて他の方式で取り付けることができる。プロセッサ７０１は、電子機器７００内に実行される命令を処理することができる。他の実施形態では、必要であれば、複数のプロセッサ及び／又は複数のバスを複数のメモリとともに使用することができる。同様に、複数の電子機器を接続することができ、各機器は、一部の必要な操作（例えば、サーバアレイ、１グループのブレードサーバ、又はマルチプロセッサシステムとする）を提供することができる。図７では、１つのプロセッサ７０１を例とする。

メモリ７０２は、本開示に係る非一時的なコンピュータ読み取り可能な記憶媒体である。ここで、前記メモリ７０２には、少なくとも１つのプロセッサが本開示に係る命令実行結果をライトバックするための方法を実行できるように、少なくとも１つのプロセッサによって実行される命令が記憶されている。本開示の非一時的なコンピュータ読み取り可能な記憶媒体には、コンピュータに本開示に係る命令実行結果をライトバックするための方法を実行させるためのコンピュータ命令が記憶されている。

メモリ７０２は、非一時的なコンピュータ読み取り可能な記憶媒体として、非一時的なソフトウェアプログラム、非一時的なコンピュータ実行可能なプログラム及びモジュールを記憶する。プロセッサ７０１は、メモリ７０２に記憶されている非一時的なソフトウェアプログラム、命令及びモジュールを実行することによって、サーバの様々な機能アプリケーション及びデータ処理を実行し、すなわち上記方法の実施例に係る命令実行結果をライトバックするための方法を実現する。

メモリ７０２は、ストレージプログラム領域とストレージデータ領域とを含むことができ、ここで、ストレージプログラム領域は、オペレーティングシステム、及び少なくとも１つの機能に必要なアプリケーションプログラムを記憶することができ、ストレージデータ領域は、命令実行結果をライトバックするための方法の電子機器の使用によって作成されたデータなどを記憶することができる。また、メモリ７０２は、高速ランダム存取メモリを含むことができ、非一時的なメモリをさらに含むことができ、例えば、少なくとも１つのディスクストレージデバイス、フラッシュメモリデバイス、又は他の非一時的なソリッドステートストレージデバイスである。いくつかの実施例では、メモリ７０２は、プロセッサ７０１に対して遠隔に設置されたメモリを選択的に含むことができ、これらの遠隔メモリは、ネットワークを介して命令実行結果をライトバックするための方法の電子機器に接続することができる。上記ネットワークの例としては、インターネット、イントラネット、ローカルエリアネットワーク、モバイル通信ネットワーク、及びその組み合わせを含むが、これらに限定されない。

電子機器は、入力装置７０３と出力装置７０４とをさらに含むことができる。プロセッサ７０１、メモリ７０２、入力装置７０３、及び出力装置７０４は、バス７０５又は他の方式を介して接続することができ、図７では、バス７０５を介して接続することを例とする。入力装置７０３は、処理対象の入力情報を受信することができ、出力装置７０４は、処理された情報を出力することができる。

本明細書で説明されるシステム及び技術の様々な実施形態は、デジタル電子回路システム、集積回路システム、特定用途向け集積回路、コンピュータハードウェア、ファームウェア、ソフトウェア、及び／又はそれらの組み合わせで実現されることができる。これらの様々な実施形態は、１つ又は複数のコンピュータプログラムで実施され、当該１つ又は複数のコンピュータプログラムは、少なくとも１つのプログラマブルプロセッサを含むプログラム可能なシステムで実行及び／又は解釈されることができ、当該プログラマブルプロセッサは、特定用途向け又は汎用プログラマブルプロセッサであってもよく、ストレージシステム、少なくとも１つの入力装置、及び少なくとも１つの出力装置からデータ及び命令を受信し、データ及び命令を当該ストレージシステム、当該少なくとも１つの入力装置、及び当該少なくとも１つの出力装置に伝送することができる。

これらのコンピューティングプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、又はコードとも呼ばれる）は、プログラマブルプロセッサの機械命令を含み、高レベルのプロセス及び／又はオブジェクト指向のプログラミング言語、及び／又はアセンブリ／機械言語でこれらのコンピューティングプログラムを実施することができる。本明細書に使用されるような、「機械読み取り可能な媒体」及び「コンピュータ読み取り可能な媒体」という用語は、機械命令及び／又はデータをプログラマブルプロセッサに提供するために使用される任意のコンピュータプログラム製品、機器、及び／又は装置（例えば、磁気ディスク、光ディスク、メモリ、プログラマブルロジックデバイス（ＰＬＤ））を指し、機械読み取り可能な信号である機械命令を受信する機械読み取り可能な媒体を含む。「機械読み取り可能な信号」という用語は、機械命令及び／又はデータをプログラマブルプロセッサに提供するための任意の信号を指す。

ユーザとのインタラクションを提供するために、コンピュータ上でここで説明されているシステム及び技術を実施することができ、当該コンピュータは、ユーザに情報を表示するためのディスプレイ装置（例えば、ＣＲＴ（陰極線管）又はＬＣＤ（液晶ディスプレイ）モニタ）と、キーボード及びポインティングデバイス（例えば、マウス又はトラックボール）とを有し、ユーザは、当該キーボード及び当該ポインティングデバイスによって入力をコンピュータに提供することができる。他の種類の装置は、ユーザとのインタラクションを提供するように構成されてもよい。例えば、ユーザに提供されるフィードバックは、任意の形態のセンシングフィードバック（例えば、視覚フィードバック、聴覚フィードバック、又は触覚フィードバック）であってもよく、任意の形態（音響入力と、音声入力と、触覚入力とを含む）でユーザからの入力を受信することができる。

ここで説明されるシステム及び技術は、バックエンドコンポーネントを含むコンピューティングシステム（例えば、データサーバとする）、又はミドルウェアコンポーネントを含むコンピューティングシステム（例えば、アプリケーションサーバ）、又はフロントエンドコンポーネントを含むコンピューティングシステム（例えば、グラフィカルユーザインタフェース又はウェブブラウザを有するユーザコンピュータ、ユーザは、当該グラフィカルユーザインタフェース又は当該ウェブブラウザによってここで説明されるシステム及び技術の実施形態とインタラクションする）、又はこのようなバックエンドコンポーネントと、ミドルウェアコンポーネントと、フロントエンドコンポーネントの任意の組み合わせを含むコンピューティングシステムで実施することができる。任意の形態又は媒体のデジタルデータ通信（例えば、通信ネットワーク）によってシステムのコンポーネントを相互に接続されてもい。通信ネットワークの例としては、ローカルエリアネットワーク（ＬＡＮ）と、ワイドエリアネットワーク（ＷＡＮ）と、インターネットとを含む。

コンピュータシステムは、クライアント側とサーバとを含むことができる。クライアント側とサーバは、一般に、互いに離れており、通常通信ネットワークを介してインタラクションする。クライアント側とサーバとの関係は、対応するコンピュータ上で実行されるとともに、互いにクライアント－サーバ関係を有するコンピュータプログラムによって生成される。

本開示の実施例の技術案によれば、レジスタファィルに対して複数の書き込みポートが設けられ、複数の書き込みポートが複数の実行ユニットの実行遅延にそれぞれ対応し、それぞれ対応する実行遅延を有する実行ユニットに割り当てられる。このようにして、実行遅延による書き込み競合が発生しないことを確保する場合、命令実行結果をライトバックする効率を向上させる。

なお、上記に示される様々な形態のフローを使用して、ステップを並べ替え、追加、又は削除することができることを理解されたい。例えば、本開示に記載されている各ステップは、並列に実行されてもよいし、順次的に実行されてもよいし、異なる順序で実行されてもよいが、本開示で開示されている技術案が所望の結果を実現することができれば、本明細書では限定されない。

上記具体的な実施形態は、本開示の保護範囲を制限するものではない。当業者は、設計要件及び他の要因に応じて、様々な修正、組み合わせ、サブコンビネーション、及び代替を行うことができる。任意の本開示の精神と原則内で行われる修正、同等の置換、及び改良などは、いずれも本開示の保護範囲内に含まれるべきである。

Claims (13)

1. 命令実行結果をライトバックするための装置であって、
   第１の実行遅延を有する第１の実行ユニットとレジスタファイルとの間に結合され、且つ前記第１の実行ユニットから第１の実行結果を受信し、第１の書き込みアドレスに基づいて前記第１の実行結果を前記レジスタファイルにおける第１のレジスタユニットにライトバックするように構成される第１の書き込みポートと、
   前記第１の実行遅延とは異なる第２の実行遅延を有する第２の実行ユニットと前記レジスタファイルとの間に結合され、且つ前記第２の実行ユニットから第２の実行結果を受信し、第２の書き込みアドレスに基づいて前記第２の実行結果を前記レジスタファイルにおける第２のレジスタユニットにライトバックするように構成される第２の書き込みポートと、を含み、
   前記第１の書き込みポートは、前記第２の実行ユニットに結合されておらず、且つ前記第２の書き込みポートは、前記第１の実行ユニットに結合されておらず、
   前記第１の書き込みポートは、さらに、第４の実行遅延を有する第４の実行ユニットと前記レジスタファイルとの間に結合され、且つ前記第４の実行ユニットから第４の実行結果を受信し、第４の書き込みアドレスに基づいて前記第４の実行結果を前記レジスタファイルにおける第４のレジスタユニットにライトバックするように構成され、
   前記第４の実行遅延は、前記第１の実行遅延と実質的に同じである、
   ことを特徴とする命令実行結果をライトバックするための装置。
2. 前記第１の書き込みポートは、前記レジスタファイルにおけるすべてのレジスタユニットに結合され、且つ前記第２の書き込みポートは、前記レジスタファイルにおけるすべてのレジスタユニットに結合される、
   ことを特徴とする請求項１に記載の装置。
3. 前記第１の実行遅延及び前記第２の実行遅延とは異なる第３の実行遅延を有する第３の実行ユニットと前記レジスタファイルとの間に結合され、且つ前記第３の実行ユニットから第３の実行結果を受信し、第３の書き込みアドレスに基づいて前記第３の実行結果を前記レジスタファイルにおける第３のレジスタユニットにライトバックするように構成される第３の書き込みポートをさらに含み、
   前記第３の書き込みポートは、前記第１の実行ユニット及び前記第２の実行ユニットに結合されておらず、且つ前記第３の書き込みポートは、前記レジスタファイルにおけるすべてのレジスタユニットに結合される、
   ことを特徴とする請求項１に記載の装置。
4. 前記第１の実行遅延及び前記第２の実行遅延とは異なる第５の実行遅延を有する第５の実行ユニットに結合され、且つ前記第５の実行ユニットから第５の実行結果を受信するように構成されるキャッシュユニットと、
   前記キャッシュユニットと前記第２の書き込みポートとの間に結合され、且つ前記キャッシュユニットから前記第５の実行結果を受信し、選択信号に基づいて前記第５の実行結果を前記第２の書き込みポートに伝送することで、前記第２の書き込みポートが第５の書き込みアドレスに基づいて前記第５の実行結果を前記レジスタファイルにおける第５のレジスタユニットにライトバックするように構成されるマルチプレクサと、をさらに含み、
   前記第２の書き込みポートは、前記マルチプレクサを介して前記第２の実行ユニットに結合される、
   ことを特徴とする請求項１に記載の装置。
5. 処理装置であって、
   複数のレジスタユニットを含むレジスタファイルと、
   それぞれ命令を実行し、実行遅延で実行結果を出力するように構成される複数の実行ユニットと、
   複数の書き込みポートであって、各書き込みポートが、前記複数の実行ユニットの実行遅延に基づいて、対応する実行遅延を有する実行ユニットと前記複数のレジスタユニットとの間に結合され、前記対応する実行遅延を有する実行ユニットから実行結果を受信し、前記実行結果を前記複数のレジスタユニットにおける書き込みアドレスに対応するいずれかのレジスタユニットにライトバックするように構成される複数の書き込みポートと、を含み、
   前記複数の実行ユニットの実行遅延のうちの少なくとも２つの実行遅延は、特定の遅延値に実質的に等しく、且つ前記複数の書き込みポートのうちの１つの書き込みポートは、前記複数の実行ユニットのうちの前記少なくとも２つの実行遅延を有する少なくとも２つの実行ユニットに結合される、
   ことを特徴とする処理装置。
6. 前記複数の実行ユニットの実行遅延が互いに異なり、且つ各書き込みポートは、前記複数の実行ユニットのうちの１つの実行ユニットに結合される、
   ことを特徴とする請求項５に記載の処理装置。
7. 前記複数の実行ユニットのうちの第１の実行遅延を有する第１の実行ユニットに結合され、且つ前記第１の実行ユニットから第１の実行結果を受信するように構成されるキャッシュユニットと、
   前記キャッシュユニットと前記複数の書き込みポートのうちの第１の書き込みポートとの間に結合され、且つ前記キャッシュユニットから前記第１の実行結果を受信し、選択信号に基づいて前記第１の実行結果を前記第１の書き込みポートに伝送するように構成されるマルチプレクサと、をさらに含み、
   前記マルチプレクサは、さらに、前記複数の実行ユニットのうちの前記第１の実行遅延とは異なる第２の実行遅延を有する第２の実行ユニットに結合され、且つ前記第２の実行ユニットから第２の実行結果を受信し、前記選択信号に基づいて前記第２の実行結果を前記第１の書き込みポートに伝送するように構成される、
   ことを特徴とする請求項５に記載の処理装置。
8. 命令実行結果をライトバックするための方法であって、
   第１の書き込みポートを介して、第１の実行遅延を有する第１の実行ユニットから第１の実行結果を受信し、第１の書き込みアドレスに基づいて前記第１の実行結果をレジスタファイルにおける第１のレジスタユニットにライトバックするステップと、
   第２の書き込みポートを介して、前記第１の実行遅延とは異なる第２の実行遅延を有する第２の実行ユニットから第２の実行結果を受信し、第２の書き込みアドレスに基づいて前記第２の実行結果を前記レジスタファイルにおける第２のレジスタユニットにライトバックするステップと、
   前記第１の書き込みポートを介して、第４の実行遅延を有する第４の実行ユニットから第４の実行結果を受信し、第４の書き込みアドレスに基づいて前記第４の実行結果を前記レジスタファイルにおける第４のレジスタユニットにライトバックするステップと、を含み、
   前記第１の書き込みポートは、前記第２の実行ユニットに結合されておらず、且つ前記第２の書き込みポートは、前記第１の実行ユニットに結合されておらず、前記第４の実行遅延は、前記第１の実行遅延と実質的に同じである、
   ことを特徴とする命令実行結果をライトバックするための方法。
9. 第３の書き込みポートを介して、前記第１の実行遅延及び前記第２の実行遅延とは異なる第３の実行遅延を有する第３の実行ユニットから第３の実行結果を受信し、第３の書き込みアドレスに基づいて前記第３の実行結果を前記レジスタファイルにおける第３のレジスタユニットにライトバックするステップをさらに含み、
   前記第３の書き込みポートは、前記第１の実行ユニット及び前記第２の実行ユニットに結合されていない、
   ことを特徴とする請求項８に記載の方法。
10. キャッシュユニットを介して、前記第１の実行遅延及び第２の実行遅延とは異なる第５の実行遅延を有する第５の実行ユニットから第５の実行結果を受信するステップと、
    マルチプレクサを介して、前記キャッシュユニットから前記第５の実行結果を受信し、選択信号に基づいて前記第５の実行結果を前記第２の書き込みポートに伝送し、前記第２の書き込みポートを介して、第５の書き込みアドレスに基づいて前記第５の実行結果を前記レジスタファイルにおける第５のレジスタユニットにライトバックするステップと、をさらに含み、
    前記第２の書き込みポートによって、前記マルチプレクサを介して前記第２の実行ユニットから前記第２の実行結果を受信する、
    ことを特徴とする請求項８に記載の方法。
11. 少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに通信可能に接続されるメモリと、を含み、
    前記メモリには、前記少なくとも１つのプロセッサによって実行可能な命令が記憶され、前記命令は、前記少なくとも１つのプロセッサが請求項８～１０のいずれかに記載の方法を実行できるように、前記少なくとも１つのプロセッサによって実行される、
    ことを特徴とする電子機器。
12. コンピュータ命令が記憶されている非一時的なコンピュータ読み取り可能な記憶媒体であって、
    前記コンピュータ命令は、コンピュータに請求項８～１０のいずれかに記載の方法を実行させる、
    ことを特徴とする非一時的なコンピュータ読み取り可能な記憶媒体。
13. コンピュータプログラムであって、
    前記コンピュータプログラムは、コンピュータに請求項８～１０のいずれかに記載の方法を実行させる、
    ことを特徴とするコンピュータプログラム。

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