JP7216523B2 - Nitride semiconductor device - Google Patents
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Description
この発明は、III族窒化物半導体(以下単に「窒化物半導体」という場合がある。)からなる窒化物半導体装置に関する。 The present invention relates to a nitride semiconductor device made of a Group III nitride semiconductor (hereinafter sometimes simply referred to as "nitride semiconductor").
III族窒化物半導体とは、III-V族半導体においてV族元素として窒素を用いた半導体である。窒化アルミニウム(AlN)、窒化ガリウム(GaN)、窒化インジウム(InN)が代表例である。一般には、AlxInyGa1-x-yN(0≦x≦1,0≦y≦1,0≦x+y≦1)と表わすことができる。
このような窒化物半導体を用いたHEMT(High Electron Mobility Transistor;高電子移動度トランジスタ)が提案されている。このようなHEMTは、例えば、GaNからなる電子走行層と、この電子走行層上にエピタキシャル成長されたAlGaNからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。GaNとAlGaNとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
A group III nitride semiconductor is a semiconductor in which nitrogen is used as a group V element in a group III-V semiconductor. Aluminum nitride (AlN), gallium nitride (GaN), and indium nitride (InN) are representative examples. In general, it can be expressed as AlxInyGa1 -x-yN ( 0≤x≤1 , 0≤y≤1, 0≤x+y≤1).
A HEMT (High Electron Mobility Transistor) using such a nitride semiconductor has been proposed. Such a HEMT includes, for example, an electron transit layer made of GaN and an electron supply layer made of AlGaN epitaxially grown on the electron transit layer. A pair of source and drain electrodes are formed in contact with the electron supply layer, and a gate electrode is arranged therebetween. Due to polarization caused by lattice mismatch between GaN and AlGaN, a two-dimensional electron gas is formed in the electron transit layer at a position several angstroms inward from the interface between the electron transit layer and the electron supply layer. . Using this two-dimensional electron gas as a channel, the source and the drain are connected. By applying a control voltage to the gate electrode to cut off the two-dimensional electron gas, the connection between the source and the drain is cut off. When no control voltage is applied to the gate electrode, the source-drain is conductive, so the device is a normally-on type device.
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。
しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなHEMTは、パワーデバイスには適用できない。
Devices using nitride semiconductors have features such as high withstand voltage, high temperature operation, large current density, high-speed switching and low on-resistance, and their application to power devices has been investigated.
However, in order to use it as a power device, it must be a normally-off type device that cuts off current at zero bias, so the HEMT as described above cannot be applied to power devices.
ノーマリーオフ型の窒化物半導体HEMTを実現するための構造は、例えば、特許文献1において提案されている。
A structure for realizing a normally-off nitride semiconductor HEMT is proposed in
特許文献1は、AlGaN電子供給層上にリッジ形状のp型GaNゲート層(窒化物半導体ゲート層)を形成し、その上にゲート電極を配置し、前記p型GaNゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。なお、特許文献1では、リッジ形状のp型GaNゲート層は、AlGaN電子供給層上にp型GaN層を形成した後、p型GaN層をドライエッチングにより選択的に除去することにより形成されている。
In
しかし、特許文献1に記載のように、リッジ形状のp型GaNゲート層上にゲート電極が形成された構造を有する窒化物半導体装置では、ドライエッチングによって形成されたリッジ側壁を有するため、ゲートリーク電流が大きいという問題がある。
ゲートリーク電流が大きい場合、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるHEMTにとって大きな課題となる。
However, as described in
If the gate leakage current is large, the gate voltage required to obtain the desired on-resistance cannot be secured, or the power consumption in the gate drive circuit increases, leading to a decrease in efficiency in the power circuit and control circuit. , there is concern about an increase in fever. This is a big problem for HEMTs featuring high-frequency switching.
この問題に対し、例えば、GaN電子走行層/AlGaN電子供給層/アクセプタ不純物ドープ層上に誘電体を形成し、ゲート部のみ誘電体を開口してからリッジ部を再成長で形成する手法が提案されている。しかしこの手法では、誘電体部分開口時にゲート部にドライエッチングプロセスが入るため、結晶品質の低下に伴うゲートリーク電流増加が懸念される。 To solve this problem, for example, a method is proposed in which a dielectric is formed on the GaN electron transit layer/AlGaN electron supply layer/acceptor impurity doped layer, and only the gate portion is opened in the dielectric, and then the ridge portion is formed by regrowth. It is However, in this method, a dry etching process is applied to the gate portion when the dielectric is partially opened, so there is concern about an increase in gate leak current due to deterioration in crystal quality.
この発明の目的は、ゲートリーク電流を低減できる窒化物半導体装置を提供することにある。 An object of the present invention is to provide a nitride semiconductor device capable of reducing gate leakage current.
本発明の一実施形態に係る窒化物半導体装置は、基板と、前記基板上に配置された第1窒化物半導体層と、前記第1窒化物半導体層上に形成された第2窒化物半導体層と、前記第2窒化物半導体層上に部分的に形成され、アクセプタ型不純物を含む第3窒化物半導体層と、前記第3窒化物半導体層の側壁の少なくとも一部に接するように形成された第4窒化物半導体層と、少なくとも前記第4窒化物半導体層を覆うように形成された誘電体膜と、前記第3窒化物半導体層上に形成されたゲート電極と、前記第2窒化物半導体層上に形成されたソース電極およびドレイン電極とを含む。 A nitride semiconductor device according to one embodiment of the present invention comprises a substrate, a first nitride semiconductor layer disposed on the substrate, and a second nitride semiconductor layer formed on the first nitride semiconductor layer. and a third nitride semiconductor layer partially formed on the second nitride semiconductor layer and containing an acceptor-type impurity, and formed in contact with at least part of a sidewall of the third nitride semiconductor layer a fourth nitride semiconductor layer, a dielectric film formed to cover at least the fourth nitride semiconductor layer, a gate electrode formed on the third nitride semiconductor layer, and the second nitride semiconductor It includes a source electrode and a drain electrode formed on the layer.
この構成では、アクセプタ型不純物を含む第3窒化物半導体層の側壁の少なくとも一部に接するように形成された第4窒化物半導体層を備えているので、ゲートリーク電流を低減できる。
本発明の一実施形態では、前記第4窒化物半導体層の膜厚が10nm以下である。
本発明の一実施形態では、前記第3窒化物半導体層と前記ゲート電極の間に、絶縁膜が介在している。
In this configuration, since the fourth nitride semiconductor layer is formed so as to be in contact with at least part of the sidewall of the third nitride semiconductor layer containing the acceptor-type impurity, the gate leakage current can be reduced.
In one embodiment of the present invention, the thickness of the fourth nitride semiconductor layer is 10 nm or less.
In one embodiment of the present invention, an insulating film is interposed between the third nitride semiconductor layer and the gate electrode.
本発明の一実施形態では、前記第1窒化物半導体層がGaN層からなる。
本発明の一実施形態では、前記第2窒化物半導体層がAlGaN層からなる。
本発明の一実施形態では、前記第3窒化物半導体層がP型GaN層からなる。
本発明の一実施形態では、前記アクセプタ型不純物がマグネシウムまたは亜鉛である。
本発明の一実施形態では、前記第4窒化物半導体層がGaN層からなる。
In one embodiment of the present invention, the first nitride semiconductor layer is a GaN layer.
In one embodiment of the present invention, the second nitride semiconductor layer is an AlGaN layer.
In one embodiment of the present invention, the third nitride semiconductor layer is a P-type GaN layer.
In one embodiment of the invention, said acceptor-type impurity is magnesium or zinc.
In one embodiment of the present invention, the fourth nitride semiconductor layer is a GaN layer.
本発明の一実施形態では、前記第1窒化物半導体層と前記第2窒化物半導体層との間にAlN層からなるスペーサ層が介在している。
本発明の一実施形態では、前記絶縁膜がSiO2、Al2O3、Hf2O3若しくはSiNの単膜、又はそれらの複合膜からなる。
本発明の一実施形態に係る窒化物半導体装置の製造方法は、基板上に、第1窒化物半導体層と、前記第1窒化物半導体層よりもバンドギャップの大きい第2窒化物半導体層と、アクセプタ型不純物が導入された第3窒化物半導体層材料膜とが、この順で形成された窒化物半導体構造体を用意する工程と、前記第3窒化物半導体層材料膜上に第1誘電体膜を形成する工程と、前記第1誘電体膜を部分的に除去して、前記第3窒化物半導体層材料膜を部分的に露出させる工程と、前記窒化物半導体構造体をアニールすることによって、前記第3窒化物半導体層材料膜の露出面を蒸発させて、前記第3窒化物半導体層材料膜からなるリッジ形状の第3窒化物半導体層を形成するアニール工程とを含む。
In one embodiment of the present invention, a spacer layer made of an AlN layer is interposed between the first nitride semiconductor layer and the second nitride semiconductor layer.
In one embodiment of the present invention, the insulating film is composed of a single film of SiO2 , Al2O3 , Hf2O3 or SiN , or a composite film thereof.
A method for manufacturing a nitride semiconductor device according to one embodiment of the present invention comprises: a first nitride semiconductor layer; a second nitride semiconductor layer having a bandgap larger than that of the first nitride semiconductor layer; a step of preparing a nitride semiconductor structure in which a third nitride semiconductor layer material film into which an acceptor-type impurity is introduced is formed in this order; forming a film; partially removing the first dielectric film to partially expose the third nitride semiconductor layer material film; and annealing the nitride semiconductor structure. and an annealing step of evaporating the exposed surface of the third nitride semiconductor layer material film to form a ridge-shaped third nitride semiconductor layer made of the third nitride semiconductor layer material film.
この構成では、第3窒化物半導体層材料膜の露出面をアニールによって蒸発させて、第3窒化物半導体層材料膜からなるリッジ形状の第3窒化物半導体層を形成しているので、ゲートリーク電流を低減できる。
本発明の一実施形態では、前記アニール工程では、前記窒化物半導体構造体がアンモニアガス雰囲気中でアニールされる。
In this configuration, since the exposed surface of the third nitride semiconductor layer material film is evaporated by annealing to form the ridge-shaped third nitride semiconductor layer made of the third nitride semiconductor layer material film, gate leakage is prevented. Current can be reduced.
In one embodiment of the present invention, in the annealing step, the nitride semiconductor structure is annealed in an ammonia gas atmosphere.
本発明の一実施形態では、前記アニール工程では、前記第2窒化物半導体層が露出するように、前記第3層材料膜の露出面が除去される。
本発明の一実施形態では、前記アニール工程の後に、前記窒化物半導体構造体上に第2誘電体膜を形成する誘電体膜形成工程と、前記第1および第2誘電体膜からなる誘電体膜における前記第3窒化物半導体層の表面に対向する領域の一部に第1開口部を形成する開口工程と、前記第1開口部を覆うように、前記第3窒化物半導体層上にゲート電極を形成するゲート電極形成工程と、前記第1および第2誘電体膜からなる誘電体膜における前記第2窒化物半導体層の表面に対向する領域以外の領域に、第2開口部および第3開口部を形成する工程と、前記第2開口部を覆うようにソース電極を形成するとともに、前記第3開口部を覆うようにドレイン電極を形成する工程とをさらに含む。
In one embodiment of the present invention, the annealing step removes an exposed surface of the third layer material film so as to expose the second nitride semiconductor layer.
In one embodiment of the present invention, after the annealing step, a dielectric film forming step of forming a second dielectric film on the nitride semiconductor structure; an opening step of forming a first opening in part of a region of a film facing the surface of the third nitride semiconductor layer; and a gate on the third nitride semiconductor layer so as to cover the first opening. a gate electrode forming step for forming an electrode; The method further includes forming an opening, forming a source electrode over the second opening, and forming a drain electrode over the third opening.
本発明の一実施形態では、前記アニール工程が窒化物半導体の結晶成長炉によって行われ、前記誘電体膜形成工程が、前記結晶成長炉から前記窒化物半導体構造体を取り出すことなく、前記アニール工程に連続して行われる。
本発明の一実施形態では、前記アニール工程と前記誘電体膜形成工程の間に、少なくとも前記第3窒化物半導体層の側壁の一部を覆うように、窒化物半導体からなる第4窒化物半導体層を形成する工程を有する。
In one embodiment of the present invention, the annealing step is performed by a nitride semiconductor crystal growth furnace, and the dielectric film forming step is performed without removing the nitride semiconductor structure from the crystal growth furnace. is performed consecutively.
In one embodiment of the present invention, between the annealing step and the dielectric film forming step, a fourth nitride semiconductor made of a nitride semiconductor is formed so as to cover at least part of sidewalls of the third nitride semiconductor layer. It has a step of forming a layer.
本発明の一実施形態では、前記開口工程と前記ゲート電極形成工程の間に、少なくとも前記第1開口部の底部に露出している前記第3窒化物半導体層の表面を覆うように、絶縁膜を形成する工程を有する。
本発明の一実施形態では、前記第1窒化物半導体層がGaN層からなる。
本発明の一実施形態では、前記第2窒化物半導体層がAlGaN層からなる。
In one embodiment of the present invention, an insulating film is formed between the opening step and the gate electrode forming step so as to cover at least the surface of the third nitride semiconductor layer exposed at the bottom of the first opening. a step of forming
In one embodiment of the present invention, the first nitride semiconductor layer is a GaN layer.
In one embodiment of the present invention, the second nitride semiconductor layer is an AlGaN layer.
本発明の一実施形態では、前記第3窒化物半導体層がP型GaN層からなる。
本発明の一実施形態では、前記アクセプタ型不純物がマグネシウムまたは亜鉛である。
本発明の一実施形態では、前記第2誘電体膜がSiN層からなる。
本発明の一実施形態では、前記第4窒化物半導体層がGaN層からなる。
本発明の一実施形態では、前記絶縁膜がSiO2、Al2O3、Hf2O3若しくはSiNの単膜、又はそれらの複合膜からなる。
In one embodiment of the present invention, the third nitride semiconductor layer is a P-type GaN layer.
In one embodiment of the invention, said acceptor-type impurity is magnesium or zinc.
In one embodiment of the present invention, the second dielectric film consists of a SiN layer.
In one embodiment of the present invention, the fourth nitride semiconductor layer is a GaN layer.
In one embodiment of the present invention, the insulating film is composed of a single film of SiO2 , Al2O3 , Hf2O3 or SiN , or a composite film thereof.
本発明の一実施形態では、前記アニール工程におけるアニール温度が900℃以上1000℃以下である。 In one embodiment of the present invention, the annealing temperature in the annealing step is 900° C. or higher and 1000° C. or lower.
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の第1実施形態に係る半導体装置の構成を説明するための断面図である。
窒化物半導体装置1は、基板2と、基板2の表面に形成されたバッファ層3と、バッファ層3上にエピタキシャル成長された第1窒化物半導体層4と、第1窒化物半導体層4上にエピタキシャル成長された第2窒化物半導体層5とを含む。
BEST MODE FOR CARRYING OUT THE INVENTION Below, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view for explaining the structure of a semiconductor device according to a first embodiment of the invention.
さらに、この窒化物半導体装置1は、第2窒化物半導体層5上に部分的に形成された第3窒化物半導体層6と、第2窒化物半導体層5の表面および第3窒化物半導体層6の側壁を覆うように形成された第4窒化物半導体層7とを含む。
さらに、この窒化物半導体装置1は、第4窒化物半導体層7の表面および第3窒化物半導体層6の上面の両側部を覆うように形成されたパッシベーション膜8と、パッシベーション膜8に形成されたゲート開口部10を介して第3窒化物半導体層6の表面にショットキー接合するゲート電極11とを含む。以下において、ゲート電極11のうち、第3窒化物半導体層6の表面に接合されている部分を、主電極部11aということにする。
Further, the
Further, the
さらに、この窒化物半導体装置1は、第4窒化物半導体層7とパッシベーション膜8との積層膜に形成されたソースコンタクトホール12およびドレインコンタクトホール13を貫通して第2窒化物半導体層5にオーミック接触しているソース電極14およびドレイン電極15とを含む。ソース電極14およびドレイン電極15は、ゲート電極11を挟む配置で、互いに間隔を開けて配置されている。
Furthermore, the
基板2は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、0.001~0.5Ωmm(より具体的には0.1Ωmm程度)の電気抵抗率を有したp型基板でもよい。また、基板2は、低抵抗のシリコン基板の他、低抵抗のSiC基板、低抵抗のGaN基板等であってもよい。基板2の厚さは、半導体プロセス中においては、例えば650μm程度であり、チップ化する前段階において、300μm以下程度に研削される。基板2は、ソース電極14に電気的に接続されている。
The
バッファ層3は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層3は、基板2の表面に接するAlN膜からなる第1バッファ層(図示略)と、この第1バッファ層の表面(基板2とは反対側の表面)に積層されたAlN/AlGaN超格子層からなる第2バッファ層(図示略)とから構成されている。第1バッファ層の膜厚は、100nm~500nm程度である。第2バッファ層の膜厚は、500nm~2μm程度である。バッファ層3は、例えば、AlGaNの単膜または複合膜から構成されていてもよい。
In this embodiment, the
第1窒化物半導体層4は、電子走行層を構成している。この実施形態では、第1窒化物半導体層4は、ノンドープのGaN層からなり、その厚さは0.5μm~2μm程度である。
第2窒化物半導体層5は、電子供給層を構成している。第2窒化物半導体層5は、第1窒化物半導体層4よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第2窒化物半導体層5は、第1窒化物半導体層4よりもAl組成の高い窒化物半導体からなっている。窒化物半導体においては、Al組成が高いほどバッドギャップは大きくなる。この実施形態では、第2窒化物半導体層5は、ノンドープのAlx1Ga1-x1N層(0<x1<1)からなり、その厚さは5nm~15nm程度である。
The first
The second
このように第1窒化物半導体層4(電子走行層)と第2窒化物半導体層5(電子供給層)とは、バンドギャップ(Al組成)の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第1窒化物半導体層4および第2窒化物半導体層5の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、第1窒化物半導体層4と第2窒化物半導体層5との界面における第1窒化物半導体層4の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第1窒化物半導体層4と第2窒化物半導体層5との界面に近い位置(例えば界面から数Å程度の距離)には、二次元電子ガス(2DEG)16が広がっている。
Thus, the first nitride semiconductor layer 4 (electron transit layer) and the second nitride semiconductor layer 5 (electron supply layer) are made of nitride semiconductors having different band gaps (Al composition). has lattice mismatch. Then, the first
第3窒化物半導体層6は、アクセプタ型不純物がドーピングされたGaN層(p型GaN層)からなっており、その厚さは40nm~100nm程度である。アクセプタ型不純物の濃度は、1×1019cm-3以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Mg(マグネシウム)である。アクセプタ型不純物は、Zn(亜鉛)等のMg以外のアクセプタ型不純物であってもよい。第3窒化物半導体層6は、リッジ形状を有している。この実施形態では、第3窒化物半導体層6は、横断面が略台形のリッジ形状を有している。
The third
第3窒化物半導体層6は、主電極部11aの直下の領域において、第1窒化物半導体層4(電子走行層)と第2窒化物半導体層5(電子供給層)との界面に生じる二次元電子ガス16を相殺するために設けられている。第3窒化物半導体層6の表面(上面)はGaN結晶のc面であり、第3窒化物半導体層6の側面はGaN結晶の略(10-12)面である。
The third
第4窒化物半導体層7は、ノンドープのGaN層からからなっており、その厚さは5nm~10nm程度である。第4窒化物半導体層7は、ゲートリーク電流を低減するために設けられている。すなわち、リッジ形状の第3窒化物半導体層6の側壁に第4窒化物半導体層7が結晶成長されることによって、露出された表面(第4窒化物半導体層7の表面)の状態(表面準位)が改善し、ゲートリーク電流が低減する。
The fourth
第4窒化物半導体層7の厚さは、10nm以下であることが好ましい。この理由は、第4窒化物半導体層7が10nm以下であると、第3窒化物半導体層6によって第4窒化物半導体層7が空乏化されるため、第4窒化物半導体層7がリーク経路とならないからである。
パッシベーション膜8は、第1誘電体膜8Aと第2誘電体膜8Bとからなる。第1誘電体膜8Aは、第3窒化物半導体層6の上面の両側部を覆っている。第2誘電体膜8Bは、第4窒化物半導体層7の表面と、第1誘電体膜8Aの上面および外方側面とを覆っている。
The thickness of the fourth
The
第1誘電体膜8Aおよび第2誘電体膜8Bは、SiNからなる。第1誘電体膜8Aの厚さは50nm~200nm程度である。第2誘電体膜8Bの厚さは50nm~200nm程度である。なお、この実施形態では、第2誘電体膜8Bは、第4窒化物半導体層7とin-situ (その場)で成膜されるin-situ SiNからなる。
ゲート開口部10は、パッシベーション膜8を貫通して第3窒化物半導体層6の表面に達している。したがって、ゲート開口部10の底部には、第3窒化物半導体層6が露出している。
The
ゲート電極11は、ゲート開口部10の底面である第3窒化物半導体層6の表面と、ゲート開口部10の側面と、パッシベーション膜8表面におけるゲート開口部10の近傍部分とに接するように形成されている。ゲート電極11は、ソースコンタクトホール12寄りに偏って配置されている。
ゲート電極11は、前述したように、第3窒化物半導体層6の表面に接する主電極部11aを有している。また、ゲート電極11は、ドレイン電極15側に延びる第1ゲートフィールドプレート11bとソース電極14側に延びる第2ゲートフィールドプレート11cとを有している。ゲートフィールドプレート11b,11cは、主電極部11aの端部への電界集中を緩和するために設けられている。ゲート電極11は、この実施形態では、TiN層から構成されており、その厚さは100nm~200nm程度である。
The
The
ソースコンタクトホール12およびドレインコンタクトホール13は、パッシベーション膜8および第4窒化物半導体層7を貫通して第2窒化物半導体層5の表面に達している。したがって、ソースコンタクトホール12およびドレインコンタクトホール13の底部には、第2窒化物半導体層5が露出している。
ソース電極14は、ソースコンタクトホール12に埋め込まれている。ソース電極14は、ソースコンタクトホール12の周縁でパッシベーション膜8上に形成されたオーバーラップ部14aを有している。ドレイン電極15は、ドレインコンタクトホール13に埋め込まれている。ドレイン電極15は、ドレインコンタクトホール13の周縁でパッシベーション膜8上に形成されたオーバーラップ部15aを有している。
A
ソース電極14およびドレイン電極15は、この実施形態では、第2窒化物半導体層5に接する第1金属層(オーミックメタル層)と、第1金属層に積層された第2金属層(主電極メタル層)と、第2金属層に積層された第3金属層(密着層)と、第3金属層に積層された第4金属層(バリアメタル層)とからなる。第1金属層は、例えば、厚さが10nm~20nm程度のTi層である。第2金属層は、例えば、厚さが100nm~300nm程度のAl層である。第3金属層は、例えば、厚さが10nm~20nm程度のTi層である。第4金属層は、例えば、厚さが10nm~50nm程度のTiN層である。
In this embodiment, the
この窒化物半導体装置1では、第1窒化物半導体層4(電子走行層)上にバンドギャップ(Al組成)の異なる第2窒化物半導体層5(電子供給層)が形成されてヘテロ接合が形成されている。これにより、第1窒化物半導体層4と第2窒化物半導体層5との界面付近の第1窒化物半導体層4内に二次元電子ガス16が形成され、この二次元電子ガス16をチャネルとして利用したHEMTが形成されている。ゲート電極11は、p型GaN層からなる第3窒化物半導体層6を挟んで第2窒化物半導体層5に対向している。
In this
主電極部11aの下方においては、p型GaN層からなる第3窒化物半導体層6に含まれるイオン化アクセプタによって、第1窒化物半導体層4および第2窒化物半導体層5のエネルギーレベルが引き上げられるため、ヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、主電極部11aの直下では、第1窒化物半導体層4および第2窒化物半導体層5の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス16が形成されない。
Below
よって、ゲート電極11にバイアスを印加していないとき(ゼロバイアス時)には、二次元電子ガス16によるチャネルは主電極部11aの直下で遮断されている。こうして、ノーマリーオフ型のHEMTが実現されている。ゲート電極11に適切なオン電圧(例えば3V)を印加すると、主電極部11aの直下の第1窒化物半導体層4内にチャネルが誘起され、主電極部11aの両側の二次元電子ガス16が接続される。これにより、ソース-ドレイン間が導通する。
Therefore, when no bias is applied to the gate electrode 11 (during zero bias), the channel of the two-
使用に際しては、例えば、ソース電極14とドレイン電極15との間に、ドレイン電極15側が正となる所定の電圧(例えば10V~500V)が印加される。その状態で、ゲート電極11に対して、ソース電極14を基準電位(0V)として、オフ電圧(0V)またはオン電圧(5V)が印加される。
図2A~図2Hは、前述の半導体装置1の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
During use, for example, a predetermined voltage (for example, 10 V to 500 V) is applied between the
2A to 2H are cross-sectional views for explaining an example of the manufacturing process of the
まず、図2Aに示すように、MOCVD(Metal Organic Chemical Vapor Deposition)法によって、基板2上に、バッファ層3、第1窒化物半導体層(電子走行層)4および第2窒化物半導体層(電子供給層)5がエピタキシャル成長される。さらに、MOCVD法によって、第2窒化物半導体層5上に、第3窒化物半導体層6の材料膜である第3層材料膜31が形成される。これにより、基板2上に、バッファ層3、第1窒化物半導体層4、第2窒化物半導体層5および第3層材料膜31が形成された窒化物半導体構造体が得られる。さらに、第3層材料膜31上に、第1誘電体膜8Aの材料膜である第1SiN膜32が形成される。
First, as shown in FIG. 2A, a
次に、図2Bに示すように、第1SiN膜32がパターニングされる。これにより、第1SiN膜32のうち、第3層材料膜31表面における第3窒化物半導体層6の作成予定領域を覆う部分のみが残る。したがって、第3層材料膜31表面のうち、第3窒化物半導体層6の作成予定領域以外の領域が露出する。
次に、アンモニアガス雰囲気中で、窒化物半導体構造体をアニールする(アニール工程)。これにより、図2Cに示すように、第3層材料膜31における第1SiN膜32によって覆われていない部分が蒸発し、横断面が略台形状の第3窒化物半導体層6が形成される。つまり、リッジ形状の第3窒化物半導体層6が形成される。アニール工程におけるアニール温度は、900℃以上1000℃以下であることが好ましい。この理由については、後述する。
Next, as shown in FIG. 2B, the
Next, the nitride semiconductor structure is annealed in an ammonia gas atmosphere (annealing step). As a result, as shown in FIG. 2C, the portion of the third
次に、図2Dに示すように、第2窒化物半導体層5上および第3窒化物半導体層6の側壁上に、第4窒化物半導体層7がエピタキシャル成長される。さらに、第4窒化物半導体層7および第1SiN膜32を覆うように、第2誘電体膜8Bの材料膜である第2SiN膜33が形成される。本実施形態のように、第2誘電体膜8BがSiNからなる場合には、第4窒化物半導体層7の成膜に引き続いて、同じMOCVD装置(結晶成長炉)によって、第2SiN膜33を成膜することができる。この場合には、第2SiN膜33は、in-situ(その場)で成膜されるin-situ SiNとなる。
Next, as shown in FIG. 2D , the fourth
次に、図2Eに示すように、第1SiN膜32および第2SiN膜33からなる誘電体膜に、第3窒化物半導体層6に達するゲート開口部10が形成される。これにより、第1SiN膜32からなる第1誘電体膜8Aと、第2SiN膜33からなる第2誘電体膜8Bが得られる。また、第1誘電体膜8Aと第2誘電体膜8Bとからなるパッシベーション膜8が得られる。
Next, as shown in FIG. 2E, a
次に、露出した表面全域を覆うようにゲート電極膜が形成される。そして、ゲート電極膜がエッチングによってパターニングされることにより、図2Fに示すように、ゲート電極11が形成される。
次に、図2Gに示すように、第4窒化物半導体層7とパッシベーション膜8との積層膜に、第2窒化物半導体層5に達するソースコンタクトホール12およびドレインコンタクトホール13が形成される。
Next, a gate electrode film is formed to cover the entire exposed surface. Then, the gate electrode film is patterned by etching to form the
Next, as shown in FIG. 2G, a
次に、図2Hに示すように、ソースコンタクトホール12を覆うようにソース電極14が形成されるとともに、ドレインコンタクトホール13を覆うようにドレイン電極15が形成される。これにより、第2窒化物半導体層5にオーミック接触するソース電極14およびドレイン電極15が形成される。これにより、図1に示すような構造の窒化物半導体装置1が得られる。
Next, as shown in FIG. 2H, a
以下、図3および図4A~図4Dを参照して、図2Cのアニール工程におけるアニール温度が、900℃以上1000℃以下であることが好ましい理由について説明する。p型GaNからなる第3層材料膜31(図2C参照)をパターニングするための適切なアニール温度を調べるために、次のような実験を行った。
まず、図3に示すような構成のサンプルを複数用意した。各サンプルは、GaN層上に、AlGaN層、SiN層およびSiO2層を順次積層した後、AlGaN層、SiN層およびSiO2層からなる積層膜に開口部を形成することによって作成されている。
The reason why the annealing temperature in the annealing step of FIG. 2C is preferably 900° C. or higher and 1000° C. or lower will be described below with reference to FIGS. 3 and 4A to 4D. The following experiment was conducted in order to investigate an appropriate annealing temperature for patterning the third layer material film 31 (see FIG. 2C) made of p-type GaN.
First, a plurality of samples having a configuration as shown in FIG. 3 were prepared. Each sample was prepared by sequentially stacking an AlGaN layer, a SiN layer and a SiO2 layer on a GaN layer, and then forming an opening in the layered film consisting of the AlGaN layer, the SiN layer and the SiO2 layer.
そして、サンプルに対して以下の4種類の実験を行った。
[実験1]サンプルに対してアニールを行うことなく、露出する表面全体にSiN膜、SiO2膜およびゲート電極膜を順次形成した。
[実験2]アンモニアガス雰囲気中においてサンプルに対して、800℃で10分間、アニールを行った後、露出する表面全体にin-situ SiN膜、SiO2膜およびゲート電極膜を順次形成した。
[実験3]アニール温度を900℃とすること以外は、実験2と同様な実験。
[実験4]アニール温度を1000℃とすること以外は、実験2と同様な実験。
Then, the following four types of experiments were performed on the samples.
[Experiment 1] A SiN film, a SiO 2 film and a gate electrode film were sequentially formed on the entire exposed surface without annealing the sample.
[Experiment 2] After annealing the sample at 800° C. for 10 minutes in an ammonia gas atmosphere, an in-situ SiN film, a SiO 2 film and a gate electrode film were sequentially formed on the entire exposed surface.
[Experiment 3] An experiment similar to
[Experiment 4] An experiment similar to
図4Aは、実験1によって得られた結果物の断面図を示す顕微鏡写真である。図4Bは、図4AのA部の拡大顕微鏡写真である。
図4C、図4Dおよび図4Eは、それぞれ、実験2、実験3および実験4によって得られた結果物の断面図を示す顕微鏡写真である。
アニール温度が800℃である場合には、図4Cに示すように、GaNの蒸発は確認できていない。アニール温度が900℃である場合には、図4Dに示すように、GaNが蒸発することが認められる。アニール温度が1000℃である場合には、図4Eに示すように、アニール温度が900℃である場合に比べて、GaNの蒸発速度が大分速くなっていることがわかる。アニール温度を更に上げると、GaNの蒸発速度がさらに速くなると予想され、GaN蒸発のコントロールが難しくなる。このようなことから、図2Cのアニール工程におけるアニール温度は、900℃以上1000℃以下であることが好ましい。
FIG. 4A is a micrograph showing a cross-sectional view of the result obtained by
Figures 4C, 4D and 4E are photomicrographs showing cross-sectional views of the results obtained in
When the annealing temperature is 800° C., evaporation of GaN cannot be confirmed as shown in FIG. 4C. When the annealing temperature is 900° C., GaN is observed to evaporate, as shown in FIG. 4D. As shown in FIG. 4E, when the annealing temperature is 1000° C., the evaporation rate of GaN is much faster than when the annealing temperature is 900° C. If the annealing temperature is further increased, the evaporation rate of GaN is expected to increase further, making the GaN evaporation difficult to control. For this reason, the annealing temperature in the annealing step of FIG. 2C is preferably 900° C. or higher and 1000° C. or lower.
前述の実施形態では、リッジ形状の第3窒化物半導体層6の側壁に第3窒化物半導体層6が結晶成長されているので、露出された表面の状態(表面準位)が改善する。これにより、ゲートリーク電流を低減することができる。
また、前述の実施形態では、ドライエッチングではなく、アニールにより、第3層材料膜31をパターニングすることによって、第3窒化物半導体層6を形成している。つまり、第3層材料膜31をアニールによって蒸発させることによって、リッジ形状の第3窒化物半導体層6を形成している。これにより、第3窒化物半導体層6の側面として、プラズマダメージのない安定した側面を得ることができる。これにより、ゲートリーク電流を低減させることができる。さらに、第3窒化物半導体層6の側面として、安定した側面(例えば(11-20)面)を露出させることができるので、表面準位密度が抑制され、ゲートリーク電流をより低減化できるとともに閾値の変動を低減させることができる。
In the above-described embodiment, since the third
Further, in the above-described embodiments, the third
また、前述の実施形態では、第4窒化物半導体層7とin-situ(その場)で第2誘電体膜8Bが成膜されるので、窒化物半導体装置1の製造工程において、第3窒化物半導体層6の表面が大気に晒されない。このため、in-situ 以外で第2誘電体膜8Bを成膜する場合に比べて、第3窒化物半導体層6の表面状態の劣化を抑制できるから、ゲートリーク電流をより低減化できる。
Further, in the above-described embodiment, since the
図5は、この発明の第2実施形態に係る半導体装置の構成を説明するための断面図である。前述の図1の各部に対応する部分には、図1と同じ符号を付して示す。
図5の半導体装置1Aでは、第1窒化物半導体層(電子走行層)4と第2窒化物半導体層(電子供給層)5との間に、2次元電子ガス16中のキャリア密度を増加させるためのスペーサ層18が介在している点のみが、図1の半導体装置1と異なっている。スペーサ層18は、AlN層からなり、その膜厚は2nm~5nm程度である。
FIG. 5 is a cross-sectional view for explaining the configuration of a semiconductor device according to the second embodiment of the invention. Portions corresponding to the portions in FIG. 1 described above are indicated by the same reference numerals as in FIG.
In the semiconductor device 1A of FIG. 5, the carrier density in the two-
図6は、この発明の第3実施形態に係る半導体装置の構成を説明するための断面図である。図6において、前述の図1の各部に対応する部分には、図1と同じ符号を付して示す。
図6の半導体装置1Bでは、パッシベーション膜8とゲート電極11との間および第3窒化物半導体層6とゲート電極11との間に、絶縁膜9が介在している点のみが、図1の半導体装置1と異なっている。
FIG. 6 is a cross-sectional view for explaining the configuration of a semiconductor device according to the third embodiment of the invention. In FIG. 6, the same reference numerals as in FIG. 1 denote the parts corresponding to the parts in FIG. 1 described above.
In the
絶縁膜9は、ゲート開口部10の側面を含むパッシベーション膜8の表面およびゲート開口部10の底部に露出している第3窒化物半導体層6の表面を覆うように形成されている。絶縁膜9は、SiO2、Al2O3、Hf2O3若しくはSiNの単膜、又はそれらの複合膜であってもよい。この実施形態では、絶縁膜9は、SiO2の単膜からなり、その厚さは、50nm~100nm程度である。
Insulating
ゲート電極11は、ゲート開口部10の内面(側面および底面)に形成された絶縁膜9の表面と、絶縁膜9表面におけるゲート開口部10の近傍部分とに接するように形成されている。図6の半導体装置1Bでは、ゲート電極11のうち、ゲート開口部10の底面上に形成された絶縁膜9と接する部分が主電極部11aとなる。ゲート電極11は、第1実施形態と同様に、ドレイン電極15側に延びる第1ゲートフィールドプレート11bとソース電極14側に延びる第2ゲートフィールドプレート11cとを有している。
ソースコンタクトホール12およびドレインコンタクトホール13は、絶縁膜9、パッシベーション膜8および第4窒化物半導体層7を貫通している。ソース電極14は、ソースコンタクトホール12の周縁で絶縁膜9上に形成されたオーバーラップ部14aを有している。ドレイン電極15は、ドレインコンタクトホール13の周縁で絶縁膜9上に形成されたオーバーラップ部15aを有している。
図7A~図7Gは、半導体装置1Bの製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
前述した第1実施形態の図2A~図2Eの工程は、第3実施形態の製造にも共通している工程なので、その説明を省略する。図2Eの工程によって、パッシベーション膜8に第3窒化物半導体層6に達するゲート開口部10が形成されると、図7Aに示すように、露出した表面全域を覆うように、例えばALD(Atomic Layer Deposition)によって、例えばSiO2からなる絶縁膜9が形成される。
7A to 7G are cross-sectional views for explaining an example of the manufacturing process of the
The steps of FIGS. 2A to 2E of the first embodiment described above are steps common to the manufacturing of the third embodiment, so description thereof will be omitted. After the
次に、絶縁膜9全域を覆うようにゲート電極膜が形成される。そして、ゲート電極膜がエッチングによってパターニングされることにより、図7Bに示すように、ゲート電極11が形成される。
次に、図7Cに示すように、第4窒化物半導体層7とパッシベーション膜8と絶縁膜9とからなる積層膜に、第2窒化物半導体層5に達するソースコンタクトホール12およびドレインコンタクトホール13が形成される。
Next, a gate electrode film is formed to cover the entire insulating
Next, as shown in FIG. 7C, a
次に、図7Dに示すように、ソースコンタクトホール12を覆うようにソース電極14が形成されるとともに、ドレインコンタクトホール13を覆うようにドレイン電極15が形成される。これにより、第2窒化物半導体層5にオーミック接触するソース電極14およびドレイン電極15が形成される。これにより、図6に示すような構造の窒化物半導体装置1Bが得られる。
Next, as shown in FIG. 7D , a
この第3実施形態では、第1実施形態と同様な効果が得られる。また、この第3実施形態では、第3窒化物半導体層6とゲート電極11との間に絶縁膜9が介在しているので、第1実施形態に比べてゲートリーク電流を低減させることができる。
図8は、この発明の第4実施形態に係る半導体装置の構成を説明するための断面図である。前述の図6の各部に対応する部分には、図6と同じ符号を付して示す。
In this third embodiment, effects similar to those of the first embodiment can be obtained. Further, in the third embodiment, since the insulating
FIG. 8 is a cross-sectional view for explaining the configuration of a semiconductor device according to a fourth embodiment of the invention. Portions corresponding to the portions in FIG. 6 described above are denoted by the same reference numerals as in FIG.
図8の半導体装置1Cでは、第1窒化物半導体層(電子走行層)4と第2窒化物半導体層(電子供給層)5との間に、2次元電子ガス16中のキャリア密度を増加させるためのスペーサ層18が介在している点のみが、図6の半導体装置1Bと異なっている。スペーサ層18は、AlN層からなり、その膜厚は2nm~5nm程度である。
以上、この発明の第1~第4実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の第1~第4実施形態では、リッジ形状の第3窒化物半導体層6の横断面形状は略台形であるが、第3窒化物半導体層6の横断面形状は、矩形等の略台形以外の四角形や四角形以外の多角形であってもよい。
In the
Although the first to fourth embodiments of the present invention have been described above, the present invention can also be implemented in other embodiments. For example, in the above-described first to fourth embodiments, the cross-sectional shape of the ridge-shaped third
前述の第1~第4実施形態では、第2窒化物半導体層5の表面および第3窒化物半導体層6の側壁を覆うように形成された第4窒化物半導体層7を有しているが、第4窒化物半導体層7を形成しなくてもよい。この場合には、図2Cのアニール工程の後に、第2窒化物半導体層5、第3窒化物半導体層6の側壁および第1SiN膜32を覆うように、第2誘電体膜8Bの材料膜である第2SiN膜33が形成される。この場合において、第2誘電体膜8BがSiNからなる場合には、アニール工程に引き続いて、アニール工程と同じ結晶成長炉によって、第2SiN膜33を成膜することができる。この場合にも、第2SiN膜33は、in-situ(その場)で成膜されるin-situ SiNとなる。
In the first to fourth embodiments described above, the fourth
前述の第1~第4実施形態では、基板2の材料例としてシリコンを例示したが、ほかにも、サファイア基板やGaN基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
In the first to fourth embodiments described above, silicon was exemplified as a material for the
In addition, various design changes can be made within the scope of the matters described in the claims.
1,1A,1B,1C 半導体装置
2 基板
3 バッファ層
4 第1窒化物半導体層(電子走行層)
5 第2窒化物半導体層(電子供給層)
6 第3窒化物半導体層
7 第4窒化物半導体層
8 パッシベーション膜
8A 第1誘電体膜
8B 第2誘電体膜
9 絶縁膜
10 ゲート開口部
11 ゲート電極
11a 主電極部
11b,11c ゲートフィールドプレート
12 ソースコンタクトホール
13 ドレインコンタクトホール
14 ソース電極
15 ドレイン電極
16 二次元電子ガス(2DEG)
18 スペーサ層
31 第3層材料膜
32 第1SiN膜
33 第2SiN膜
5 Second nitride semiconductor layer (electron supply layer)
6 third
18
Claims (26)
前記基板上に配置された第1窒化物半導体層と、
前記第1窒化物半導体層上に形成された第2窒化物半導体層と、
前記第2窒化物半導体層上に部分的に形成され、アクセプタ型不純物を含みかつリッジ形状の第3窒化物半導体層と、
前記第3窒化物半導体層の側壁の少なくとも一部に接するとともに前記第3窒化物半導体層の上面を覆わないように形成されたノンドープの第4窒化物半導体層と、
少なくとも前記第4窒化物半導体層を覆うように形成された誘電体膜と、
前記第3窒化物半導体層上に形成され、前記誘電体膜を貫通して前記第3窒化物半導体層と接合するゲート電極と、
平面視で前記ゲート電極を挟むようにかつ前記第2窒化物半導体層に電気的に接続されるように配置されたソース電極およびドレイン電極と、
を含む、窒化物半導体装置。 a substrate;
a first nitride semiconductor layer disposed on the substrate;
a second nitride semiconductor layer formed on the first nitride semiconductor layer;
a third nitride semiconductor layer partially formed on the second nitride semiconductor layer, containing an acceptor-type impurity, and having a ridge shape;
a non-doped fourth nitride semiconductor layer formed so as to be in contact with at least part of a sidewall of the third nitride semiconductor layer and not cover the upper surface of the third nitride semiconductor layer;
a dielectric film formed to cover at least the fourth nitride semiconductor layer;
a gate electrode formed on the third nitride semiconductor layer, penetrating the dielectric film and joining the third nitride semiconductor layer;
a source electrode and a drain electrode arranged to sandwich the gate electrode in plan view and to be electrically connected to the second nitride semiconductor layer;
A nitride semiconductor device comprising:
前記第3窒化物半導体層材料膜上に第1誘電体膜を形成する工程と、
前記第1誘電体膜を部分的に除去して、前記第3窒化物半導体層材料膜を部分的に露出させる工程と、
前記窒化物半導体構造体をアニールすることによって、前記第3窒化物半導体層材料膜の露出面を蒸発させて、前記第3窒化物半導体層材料膜からなるリッジ形状の第3窒化物半導体層を形成するアニール工程と、
前記アニール工程の後に、前記第1誘電体膜および前記窒化物半導体構造体上に第2誘電体膜を形成する誘電体膜形成工程と、
を含む、窒化物半導体装置の製造方法。 A first nitride semiconductor layer, a second nitride semiconductor layer having a bandgap larger than that of the first nitride semiconductor layer, and a third nitride semiconductor layer material film into which an acceptor-type impurity is introduced are formed on a substrate. , providing a nitride semiconductor structure formed in this order;
forming a first dielectric film on the third nitride semiconductor layer material film;
partially removing the first dielectric film to partially expose the third nitride semiconductor layer material film;
Annealing the nitride semiconductor structure evaporates the exposed surface of the third nitride semiconductor layer material film to form a ridge-shaped third nitride semiconductor layer made of the third nitride semiconductor layer material film. an annealing step to form;
a dielectric film forming step of forming a second dielectric film on the first dielectric film and the nitride semiconductor structure after the annealing step;
A method for manufacturing a nitride semiconductor device, comprising:
前記第1開口部を覆うように、前記第3窒化物半導体層上にゲート電極を形成するゲート電極形成工程と、
前記第1および第2誘電体膜からなる前記誘電体膜における前記第3窒化物半導体層の表面に対向する領域以外の領域に、第2開口部および第3開口部を形成する工程と、
前記第2開口部を覆うようにソース電極を形成するとともに、前記第3開口部を覆うようにドレイン電極を形成する工程と、
をさらに含む、請求項11~13のいずれか一項に記載の窒化物半導体装置の製造方法。 an opening step of forming a first opening in a part of a region of the dielectric film composed of the first and second dielectric films facing the surface of the third nitride semiconductor layer;
a gate electrode forming step of forming a gate electrode on the third nitride semiconductor layer so as to cover the first opening;
forming a second opening and a third opening in a region other than the region facing the surface of the third nitride semiconductor layer in the dielectric film composed of the first and second dielectric films;
forming a source electrode to cover the second opening and forming a drain electrode to cover the third opening;
14. The method for manufacturing a nitride semiconductor device according to claim 11, further comprising:
前記誘電体膜形成工程が、前記結晶成長炉から前記窒化物半導体構造体を取り出すことなく、前記アニール工程に連続して行われる、請求項14に記載の窒化物半導体装置の製造方法。 The annealing step is performed in a nitride semiconductor crystal growth furnace,
15. The method of manufacturing a nitride semiconductor device according to claim 14, wherein said dielectric film forming step is performed immediately after said annealing step without removing said nitride semiconductor structure from said crystal growth reactor.
前記基板上に配置されたGaN層からなる第1窒化物半導体層と、
前記第1窒化物半導体層上に形成されたAlGaN層からなる第2窒化物半導体層と、
前記第2窒化物半導体層上に部分的に形成され、アクセプタ型不純物を含みかつリッジ形状の第3窒化物半導体層と、
前記第3窒化物半導体層の側壁の少なくとも一部に接するように形成されたノンドープの第4窒化物半導体層と、
前記第3窒化物半導体層の上面を覆うように形成された第1誘電体膜と、
前記第1誘電体膜と前記第4窒化物半導体層の上面を覆うように形成された第2誘電体膜と、
前記第3窒化物半導体層上に形成され、前記第2誘電体膜および前記第1誘電体膜を貫通して前記第3窒化物半導体層と接合するゲート電極と、
平面視で前記ゲート電極を挟むように配置され、前記第2窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
を含む、窒化物半導体装置。 a substrate;
a first nitride semiconductor layer made of a GaN layer disposed on the substrate;
a second nitride semiconductor layer made of an AlGaN layer formed on the first nitride semiconductor layer;
a third nitride semiconductor layer partially formed on the second nitride semiconductor layer, containing an acceptor-type impurity, and having a ridge shape;
a non-doped fourth nitride semiconductor layer formed in contact with at least part of a sidewall of the third nitride semiconductor layer;
a first dielectric film formed to cover the upper surface of the third nitride semiconductor layer;
a second dielectric film formed to cover upper surfaces of the first dielectric film and the fourth nitride semiconductor layer;
a gate electrode formed on the third nitride semiconductor layer, penetrating through the second dielectric film and the first dielectric film and joining to the third nitride semiconductor layer;
a source electrode and a drain electrode arranged to sandwich the gate electrode in plan view and electrically connected to the second nitride semiconductor layer;
A nitride semiconductor device comprising:
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WO2023219046A1 (en) * | 2022-05-12 | 2023-11-16 | ローム株式会社 | Nitride semiconductor device |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010147387A (en) | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | Semiconductor device |
JP2011181922A (en) | 2010-02-26 | 2011-09-15 | Infineon Technologies Austria Ag | Nitride semiconductor device |
JP2013235873A (en) | 2012-05-02 | 2013-11-21 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
JP2014090033A (en) | 2012-10-29 | 2014-05-15 | Fujitsu Ltd | Compound semiconductor device and manufacturing method of the same |
JP2016213388A (en) | 2015-05-12 | 2016-12-15 | 株式会社豊田中央研究所 | Nitride semiconductor device and manufacturing method of the same |
JP2017085062A (en) | 2015-10-30 | 2017-05-18 | 富士通株式会社 | Semiconductor device, power supply device, amplifier and method of manufacturing semiconductor device |
JP2018060847A (en) | 2016-10-03 | 2018-04-12 | 株式会社東芝 | Semiconductor device |
-
2018
- 2018-11-12 JP JP2018212454A patent/JP7216523B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010147387A (en) | 2008-12-22 | 2010-07-01 | Sanken Electric Co Ltd | Semiconductor device |
JP2011181922A (en) | 2010-02-26 | 2011-09-15 | Infineon Technologies Austria Ag | Nitride semiconductor device |
JP2013235873A (en) | 2012-05-02 | 2013-11-21 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
JP2014090033A (en) | 2012-10-29 | 2014-05-15 | Fujitsu Ltd | Compound semiconductor device and manufacturing method of the same |
JP2016213388A (en) | 2015-05-12 | 2016-12-15 | 株式会社豊田中央研究所 | Nitride semiconductor device and manufacturing method of the same |
JP2017085062A (en) | 2015-10-30 | 2017-05-18 | 富士通株式会社 | Semiconductor device, power supply device, amplifier and method of manufacturing semiconductor device |
JP2018060847A (en) | 2016-10-03 | 2018-04-12 | 株式会社東芝 | Semiconductor device |
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Publication number | Publication date |
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