JP7214064B2 - 通信装置、通信方法及び通信プログラム - Google Patents

Description

本開示は、時分割多重制御によって優先度の異なるデータを送信する技術に関する。

Ｅｔｈｅｒｎｅｔ（登録商標）に準拠したネットワークシステムは、データ送信装置及びデータ受信装置と、データ転送を行うブリッジとを用いて構成される。データ送信装置はブリッジを介してデータ受信装置と接続され、データ送信装置から送信されたデータは１つ以上のブリッジで中継されてデータ受信装置に到着する。

ファクトリーオートメーション（以下、ＦＡと呼ぶ）等に使われる高信頼かつ低遅延のＥｔｈｅｒｎｅｔ（登録商標）に準拠したネットワークシステムは、優先度が高いデータの遅延制約を満たす必要がある。そのため、このネットワークシステムには、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．１Ｑ－２０１８で規定された時分割多重方式であるＳｃｈｅｄｕｌｅｄ Ｔｒａｆｆｉｃが適用される場合がある。
Ｓｃｈｅｄｕｌｅｄ Ｔｒａｆｆｉｃが実装されたブリッジでは、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔに従ってデータの転送タイミングが制御される。ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔは、データのクラス毎に転送可能な期間を周期的に定める。

優先度が高いデータは、具体例としては、ＦＡとＶｏＩＰ（Ｖｏｉｃｅ ｏｖｅｒ Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）とオンラインゲームと等で扱われるＥｎｄ－ｔｏ－Ｅｎｄでの遅延制約が存在するデータである。ここでは、遅延は、装置内でのデータの滞留時間を意味する。
遅延が不安定である場合、つまり遅延の揺らぎが発生する場合がある。この場合には、データを送信するタイミングが、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された周期的な期間とずれてしまい、意図したタイミングでデータを送信できない場合がある。

特許文献１には、時分割多重制御によってデータを送信する技術について記載されている。

特開２０１４－０７５７２８号公報

ＩＥＥＥ ８０２．１Ｑで規定されたＳｃｈｅｄｕｌｅｄ Ｔｒａｆｆｉｃを用いた方式は、ブリッジ等の全ての通信装置で厳密なタイミング制御が行われることを前提としている。そのため、時刻同期の誤差と、送信制御の遅延といった要因によってデータの送信開始時刻が少しずれただけで、優先度の高いデータの通信品質が落ちる可能性がある。例えば、データの到着が遅延した結果、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された周期的な期間内にデータを送信しきれなくなると、次にゲートが開く時間までデータの送信が待たされるため、大きな遅延が発生してしまう。

特許文献１には、時分割多重制御によってデータを送信する技術は記載されているものの、優先度が高いデータの遅延を抑えつつ、優先度の異なるデータを送信することは記載されていない。

本開示は、時分割多重制御によって優先度の異なるデータを送信する場合に、優先度が高いデータの遅延を抑えられるようにすることを目的とする。

本開示に係る通信装置は、
優先度が定められた複数のクラスに対する時分割多重制御に基づく通信を行う通信装置であり、
前記複数のクラスそれぞれを対象のクラスとして、対象期間の次の期間について前記対象のクラスよりも優先度が高いクラスのデータ送信が前記時分割多重制御において許可されているか否かに応じて、前記対象期間についての前記対象のクラスに対して有効又は無効を示すフラグを設定するフラグ設定部と、
前記フラグ設定部によって設定された前記フラグに基づき、前記対象期間における前記対象のクラスのデータを送信するか否かを制御する送信制御部と
を備える。

本開示では、対象期間の次の期間について対象のクラスよりも優先度が高いクラスのデータ送信が許可されているか否かに応じて、対象期間における対象のクラスのデータを送信するか否かが制御される。これにより、優先度が高いデータの遅延を抑えることを可能にすることができる。

実施の形態１に係る通信装置１０の構成図。 実施の形態１に係る通信装置１０の全体的な動作の流れを示すフローチャート。 実施の形態１に係るフィルタ処理のフローチャート。 実施の形態１に係るフラグ設定処理のフローチャート。 実施の形態１に係る状態特定処理の説明図。 実施の形態１に係る送信制御処理のフローチャート。 変形例１に係る通信装置１０の構成図。

実施の形態１．
＊＊＊構成の説明＊＊＊
図１を参照して、実施の形態１に係る通信装置１０の構成を説明する。
通信装置１０は、ブリッジといったネットワーク機器である。
通信装置１０は、プロセッサ１１と、メモリ１２と、通信インタフェース１３Ａ及び通信インタフェース１３Ｂとのハードウェアを備える。プロセッサ１１は、信号線を介して他のハードウェアと接続され、これら他のハードウェアを制御する。

プロセッサ１１は、プロセッシングを行うＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。プロセッサ１１は、具体例としては、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。

メモリ１２は、データを記憶する記憶装置である。メモリ１２は、具体例としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。

通信インタフェース１３Ａ及び通信インタフェース１３Ｂは、外部の装置と通信するためのインタフェースである。通信インタフェース１３Ａ及び通信インタフェース１３Ｂは、具体例としては、Ｅｔｈｅｒｎｅｔ（登録商標）のポートである。

通信装置１０は、機能構成要素として、入力部２１と、フィルタ部２２と、フラグ設定部２３と、送信制御部２４と、出力部２５とを備える。通信装置１０の各機能構成要素の機能はソフトウェアにより実現される。
メモリ１２には、通信装置１０の各機能構成要素の機能を実現するプログラムが格納されている。このプログラムは、プロセッサ１１により読み込まれ、プロセッサ１１によって実行される。これにより、通信装置１０の各機能構成要素の機能が実現される。

図１では、プロセッサ１１は、１つだけ示されていた。しかし、プロセッサ１１は、複数であってもよく、複数のプロセッサ１１が、各機能を実現するプログラムを連携して実行してもよい。

＊＊＊動作の説明＊＊＊
図２から図６を参照して、実施の形態１に係る通信装置１０の動作を説明する。
実施の形態１に係る通信装置１０の動作手順は、実施の形態１に係る通信方法に相当する。また、実施の形態１に係る通信装置１０の動作を実現するプログラムは、実施の形態１に係る通信プログラムに相当する。

図２を参照して、実施の形態１に係る通信装置１０の全体的な動作の流れを説明する。
通信装置１０は、時分割多重制御に基づく通信を行う。ここでは、通信装置１０は、ＩＥＥＥ８０２．１Ｑ－２０１８で規定されたＳｃｈｅｄｕｌｅｄ Ｔｒａｆｆｉｃを利用した通信を行うものとする。また、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された複数のクラスそれぞれに、メモリ１２に設定されたキューが割り当てられており、複数のクラスそれぞれには、優先度が定められているとする。

（ステップＳ１：入力処理）
入力部２１は、通信インタフェース１３Ａ又は通信インタフェース１３Ｂからデータを受信する。

（ステップＳ２：フィルタ処理）
フィルタ部２２は、有効判定フィルタを用いて、ステップＳ１で受信されたデータが有効か否かを判定する。
フィルタ部２２は、データが有効な場合には、データのクラスに対応するキューにデータを書き込む。一方、フィルタ部２２は、データが無効な場合には、データを破棄して処理を終了する。

（ステップＳ３：フラグ設定処理）
フラグ設定部２３は、複数のクラスそれぞれに割り当てられたキューについて、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された周期的な期間を超過する可能性がある場合に、データを送信するか否かを判定するためのフラグを設定する。
具体的には、フラグ設定部２３は、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された複数のクラスそれぞれを対象のクラスとして設定する。そして、フラグ設定部２３は、対象期間の次の期間について対象のクラスよりも優先度が高いクラスのデータ送信がＧａｔｅＣｏｎｔｒｏｌＬｉｓｔにおいて許可されているか否かに応じて、対象期間についての対象のクラスに対して有効又は無効を示すフラグを設定する。この際、フラグ設定部２３は、対象期間の次の期間について対象のクラスよりも優先度が高いクラスのデータ送信が許可されていない場合には、有効を示すフラグを設定する。一方、フラグ設定部２３は、対象期間の次の期間について対象のクラスよりも優先度が高いクラスのデータ送信が許可されている場合には、無効を示すフラグを設定する。

（ステップＳ４：送信制御処理）
送信制御部２４は、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された周期的な期間と、ステップＳ３で設定されたフラグとに基づき、ステップＳ２でキューに書き込まれたデータを送信するか否かを制御する。送信制御部２４は、ステップＳ２でキューに書き込まれたデータを送信する場合には、キューからデータを読み出して、出力部２５に渡す。

（ステップＳ５：出力処理）
出力部２５は、ステップＳ４で渡されたデータを、通信インタフェース１３Ａ又は通信インタフェース１３Ｂを介して送信する。

図３を参照して、実施の形態１に係るフィルタ処理（図２のステップＳ２）を説明する。
図３の処理は、ステップＳ１でデータが受信される度に実行される。

１つ以上の有効判定フィルタそれぞれを対象の有効判定フィルタとしてループＬ２１が実行される。有効判定フィルタは、事前にメモリ１２に設定されているものとする。

（ステップＳ２１：一致判定処理）
フィルタ部２２は、ステップＳ１で受信されたデータを、対象の有効判定フィルタに入力して、データが有効かを判定する。
有効判定フィルタは、具体例としては、（ａ）～（ｆ）のパラメータが設定されており、全てのパラメータが一致する場合にデータは有効であると判定する。（ａ）Ｄｅｓｔｉｎａｔｉｏｎ ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ） Ａｄｄｒｅｓｓ、（ｂ）Ｓｏｕｒｃｅ ＭＡＣ Ａｄｄｒｅｓｓ、（ｃ）ＥｔｈｅｒＴｙｐｅ、（ｄ）ＶＬＡＮ、（ｅ）ＥｔｈｅｒＴｙｐｅ２、（ｆ）フレーム数。（ａ）～（ｆ）のパラメータは、ＩＥＥＥ ８０２．１Ｑで規定されたＥｔｈｅｒｎｅｔフレーム構造に基づく。
フィルタ部２２は、データが有効であると判定された場合には、ループＬ２１を中断して処理をステップＳ２２に進める。一方、フィルタ部２２は、データが有効であると判定されなかった場合には、未だ対象とされていない有効判定フィルタを対象として再びステップＳ２１の処理を実行する。フィルタ部２２は、対象とされていない有効判定フィルタがない場合には、処理をステップＳ２３に進める。

（ステップＳ２２：キュー格納処理）
フィルタ部２２は、ステップＳ１で受信されたデータをメモリ１２に設定されたキューに書き込む。この際、フィルタ部２２は、データに設定された優先度に対応するクラスに割り当てられたキューに、データを書き込む。

（ステップＳ２３：データ破棄処理）
フィルタ部２２は、全ての有効判定フィルタでデータが有効と判定されなかったため、データは無効であるとして、データを破棄する。

図４を参照して、実施の形態１に係るフラグ設定処理（図２のステップＳ３）を説明する。
図４の処理は、必要に応じて任意のタイミングで実行される。ここでは、図４の処理は、基準時間毎に、基準時間先までの各期間を対象として実行される。

基準時間先までの各期間について早い時刻の期間から対象期間としてループＬ３１が実行される。複数のクラスそれぞれについて、優先度の高いクラスから順に対象のクラスとしてループＬ３２が実行される。

（ステップＳ３１：状態判定処理）
フラグ設定部２３は、対象期間についての対象のクラスのデータ送信がＧａｔｅＣｏｎｔｒｏｌＬｉｓｔにおいて許可されているか否かを判定する。具体的には、フラグ設定部２３は、対象の期間についての対象のクラスに対して、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された制御ゲート状態が送信可能を示すＯｐｅｎとなっているか否かを判定する。
フラグ設定部２３は、データ送信が許可されている場合、つまり制御ゲート状態がＯｐｅｎとなっている場合には、フラグの設定が必要であるとして、処理をステップＳ３２に進める。一方、フラグ設定部２３は、データ送信が許可されていない場合、つまり制御ゲート状態がＣｌｏｓｅｄとなっている場合には、フラグの設定が必要ないとして、次のクラスを対象としてステップＳ３１の処理を実行する。

（ステップＳ３２：状態特定処理）
フラグ設定部２３は、対象期間の次の期間について対象のクラスよりも優先度が高い全てのクラスそれぞれのデータ送信がＧａｔｅＣｏｎｔｒｏｌＬｉｓｔにおいて許可されているか否かを特定する。
図５を参照して具体的に説明する。対象のクラスがクラス２であったとする。この場合には、クラス２よりも優先度が高いクラスはクラス０とクラス１との２つである。そのため、フラグ設定部２３は、次の期間について、クラス０とクラス１とのそれぞれのデータ送信が許可されているか否かを特定する。図５の場合には、クラス０とクラス１との両方とも制御ゲート状態がＯｐｅｎとなっているため、データ送信が許可されていると特定される。

（ステップＳ３３：条件判定処理）
フラグ設定部２３は、対象期間の次の期間について対象のクラスよりも優先度が高い少なくともいずれかのクラスのデータ送信が許可されていたか否かを判定する。
フラグ設定部２３は、いずれのクラスについてもデータ送信が許可されていなかった場合には、処理をステップＳ３４に進める。一方、フラグ設定部２３は、少なくともいずれかのクラスのデータ送信が許可されていた場合には、処理をステップＳ３５に進める。

（ステップＳ３４：有効設定処理）
フラグ設定部２３は、対象期間についての対象のクラスに有効を示すフラグを設定する。フラグ設定部２３は、フラグをメモリ１２に書き込む。

（ステップＳ３５：無効設定処理）
フラグ設定部２３は、対象期間についての対象のクラスに無効を示すフラグを設定する。フラグ設定部２３は、フラグをメモリ１２に書き込む。

図６を参照して、実施の形態１に係る送信制御処理（図２のステップＳ４）を説明する。
図６に示す処理は、繰り返し実行される。例えば、図６に示す処理は、定期的に実行される、あるいは、図６に示す処理が完了するとすぐに再び開始される。

複数のクラスのうち割り当てられたキューにデータが設定されているクラスについて、優先度の高いクラスから順に対象のクラスとしてループＬ４１が実行される。

（ステップＳ４１：状態判定処理）
送信制御部２４は、現在の期間について対象のクラスのデータ送信が許可されているか否かを判定する。具体的には、送信制御部２４は、現在の期間について対象のクラスに対して、ＧａｔｅＣｏｎｔｒｏｌＬｉｓｔで規定された制御ゲート状態が送信可能を示すＯｐｅｎとなっているか否かを判定する。
送信制御部２４は、データ送信が許可されている場合、つまり制御ゲート状態がＯｐｅｎとなっている場合には、処理をステップＳ４２に進める。一方、送信制御部２４は、データ送信が許可されていない場合、つまり制御ゲート状態がＣｌｏｓｅｄとなっている場合には、次のクラスを対象としてステップＳ４１の処理を実行する。

（ステップＳ４２：サイズ判定処理）
送信制御部２４は、対象のクラスに割り当てられたキューに設定されたデータである送信対象のデータのサイズが現在の期間の残り時間で送信可能なサイズより大きいか否かを判定する。
送信制御部２４は、データのサイズが送信可能なサイズより大きい場合には、処理をステップＳ４３に進める。一方、送信制御部２４は、データのサイズが送信可能なサイズ以下の場合には、処理をステップＳ４４に進める。

（ステップＳ４３：フラグ判定処理）
送信制御部２４は、現在の期間について対象のクラスに対して設定されたフラグが有効を示すか否かを判定する。
送信制御部２４は、フラグが有効を示す場合には、処理をステップＳ４４に進める。一方、送信制御部２４は、フラグが無効を示す場合には、次のクラスを対象としてステップＳ４１の処理を実行する。

（ステップＳ４４：送信処理）
送信制御部２４は、対象のクラスに割り当てられたキューに設定された送信対象のデータを、出力部２５に渡す。これにより、送信対象のデータが送信される。

送信制御部２４は、データを渡すと、処理をステップＳ４２に戻して、キューに設定された次のデータについての処理を行う。なお、送信制御部２４は、キューにデータが設定されていない場合には、処理をループＬ４１の初めに戻して、次のクラスを対象として処理を行う。

＊＊＊実施の形態１の効果＊＊＊
以上のように、実施の形態１に係る通信装置１０は、対象期間の次の期間について対象のクラスよりも優先度が高いクラスのデータ送信が許可されているか否かに応じて、対象期間における対象のクラスのデータを送信するか否かが制御される。これにより、優先度が高いデータの遅延を抑えることが可能になる。

具体的には、実施の形態１に係る通信装置１０は、データのサイズが残り時間で送信可能なサイズより大きい場合には、次の期間について対象のクラスよりも優先度が高いクラスのデータ送信が許可されていなければ、送信するように制御し、次の期間について対象のクラスよりも優先度が高いクラスのデータ送信が許可されていれば、送信しないように制御する。
これにより、次の期間に優先度の高いデータが送信される可能性がある場合には、次の期間に影響が出るようなデータが送信されないように制御される。一方で、次の期間に優先度の高いデータが送信される可能性がない場合には、次の期間に影響が出るようなデータであっても送信されるように制御される。これにより、時刻同期の誤差と、送信制御の遅延といった要因によってデータの送信開始時刻が少しずれた場合にも、優先度が高いデータの遅延を抑えることが可能になる。

＊＊＊他の構成＊＊＊
＜変形例１＞
実施の形態１では、各機能構成要素がソフトウェアで実現された。しかし、変形例１として、各機能構成要素はハードウェアで実現されてもよい。この変形例１について、実施の形態１と異なる点を説明する。

図７を参照して、変形例１に係る通信装置１０の構成を説明する。
各機能構成要素がハードウェアで実現される場合には、通信装置１０は、プロセッサ１１とメモリ１２とに代えて、電子回路１４を備える。電子回路１４は、各機能構成要素と、メモリ１２との機能とを実現する専用の回路である。

電子回路１４としては、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ロジックＩＣ、ＧＡ（Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が想定される。
各機能構成要素を１つの電子回路１４で実現してもよいし、各機能構成要素を複数の電子回路１４に分散させて実現してもよい。

＜変形例２＞
変形例２として、一部の各機能構成要素がハードウェアで実現され、他の各機能構成要素がソフトウェアで実現されてもよい。

プロセッサ１１とメモリ１２と電子回路１４とを処理回路という。つまり、各機能構成要素の機能は、処理回路により実現される。

また、以上の説明における「部」を、「回路」、「工程」、「手順」、「処理」又は「処理回路」に読み替えてもよい。

以上、本開示の実施の形態及び変形例について説明した。これらの実施の形態及び変形例のうち、いくつかを組み合わせて実施してもよい。また、いずれか１つ又はいくつかを部分的に実施してもよい。なお、本開示は、以上の実施の形態及び変形例に限定されるものではなく、必要に応じて種々の変更が可能である。

１０ 通信装置、１１ プロセッサ、１２ メモリ、１３Ａ，１３Ｂ 通信インタフェース、１４ 電子回路、２１ 入力部、２２ フィルタ部、２３ フラグ設定部、２４ 送信制御部、２５ 出力部。

Claims (7)

1. 時分割多重制御に基づく通信を行う通信装置であり、
   優先度が定められた複数のクラスそれぞれを対象のクラスとして、対象期間の次の期間について前記対象のクラスよりも優先度が高いクラスのデータ送信が前記時分割多重制御において許可されているか否かに応じて、前記対象期間についての前記対象のクラスに対して有効又は無効を示すフラグを設定するフラグ設定部と、
   前記フラグ設定部によって設定された前記フラグに基づき、前記対象期間における前記対象のクラスのデータを送信するか否かを制御する送信制御部と
   を備える通信装置。
2. 前記フラグ設定部は、前記対象期間の次の期間について前記対象のクラスよりも優先度が高いクラスのデータ送信が許可されていない場合には、有効を示すフラグを設定し、前記対象期間の次の期間について前記対象のクラスよりも優先度が高いクラスのデータ送信が許可されている場合には、無効を示すフラグを設定する
   請求項１に記載の通信装置。
3. 前記送信制御部は、前記対象期間について前記対象のクラスのデータ送信が許可されており、かつ、前記対象のクラスにおける送信対象のデータのサイズが前記対象期間の残り時間で送信可能なサイズより大きい場合に、前記フラグに基づき前記送信対象のデータを送信するか否かを制御する
   請求項１又は２に記載の通信装置。
4. 前記送信制御部は、前記フラグに基づき前記送信対象のデータを送信するか否かを制御する際、前記フラグが有効を示す場合には前記送信対象のデータを送信し、前記フラグが無効を示す場合には前記送信対象のデータを送信しないように制御する
   請求項３に記載の通信装置。
5. 前記送信制御部は、前記対象期間について前記対象のクラスのデータ送信が許可されており、かつ、前記対象のクラスにおける前記送信対象のデータのサイズが前記対象期間の残り時間で送信可能なサイズである場合には、前記フラグが有効を示すか否かに関わらずデータを送信するように制御する
   請求項３又は４に記載の通信装置。
6. 時分割多重制御に基づく通信を行う通信方法であり、
   フラグ設定部が、優先度が定められた複数のクラスそれぞれを対象のクラスとして、対象期間の次の期間について前記対象のクラスよりも優先度が高いクラスのデータ送信が前記時分割多重制御において許可されているか否かに応じて、前記対象期間についての前記対象のクラスに対して有効又は無効を示すフラグを設定し、
   送信制御部が、前記フラグに基づき、前記対象期間における前記対象のクラスのデータを送信するか否かを制御する通信方法。
7. 時分割多重制御に基づく通信を行う通信プログラムであり、
   優先度が定められた複数のクラスそれぞれを対象のクラスとして、対象期間の次の期間について前記対象のクラスよりも優先度が高いクラスのデータ送信が前記時分割多重制御において許可されているか否かに応じて、前記対象期間についての前記対象のクラスに対して有効又は無効を示すフラグを設定するフラグ設定処理と、
   前記フラグ設定処理によって設定された前記フラグに基づき、前記対象期間における前記対象のクラスのデータを送信するか否かを制御する送信制御処理と
   を行う通信装置としてコンピュータを機能させる通信プログラム。

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