JP7208966B2 - semiconductor equipment - Google Patents
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Description
本発明は、半導体装置に関する。 The present invention relates to semiconductor devices.
特許文献1には、トレンチゲート型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を備えた半導体装置が開示されている。この半導体装置は、複数本のトレンチが形成された半導体基板と、ゲート絶縁膜を挟んでトレンチに埋設されたゲート電極と、トレンチの側方に基板の表面側から深さ方向に向かって順に形成されたn型ソース領域、p型ボディ領域およびn型ドリフト領域とを備えている。
特許文献1の半導体装置は、各トレンチの両側面側の全域に電流経路となるチャネル形成領域が設けられており、当該チャネル形成領域の通電に伴ってトレンチの両側面側の全域で熱が発生する構成とされている。このような構成の場合、トレンチの両側面側で発生した熱が当該トレンチの両側面側の全域で相互作用する虞があり、基板において過渡的および局所的に高温になる部分が生じ易いという課題がある。
In the semiconductor device of
ところで、特許文献1のような半導体装置は、誘導性負荷に接続され、ターンオフ時に当該誘導性負荷から放出されるエネルギーを吸収する機能が要求されることがある。誘導性負荷から半導体装置に与えられるエネルギーが所定値を超えると、半導体装置は、温度上昇によって故障する虞がある。誘導性負荷に蓄積されたエネルギーをどれだけ吸収できるかは、ダイナミッククランプ耐量により表される。ダイナミッククランプ耐量の値が大きいほど、誘導性負荷に蓄積されたエネルギーをより多く吸収できる。
By the way, the semiconductor device as disclosed in
特許文献1のような半導体装置では、誘導性負荷のエネルギーを受けると、基板において過渡的および局所的に高温になる部分が生じる結果、その部分で故障が発生し易く、誘導性負荷に蓄積されたエネルギーを吸収できなくなる虞がある。そうすると、良好なダイナミッククランプ耐量を実現することが困難となる。
本願発明者らは、このダイナミッククランプ耐量に関して、温度上昇の小さい半導体装置ほど比較的高い数値を示すことを突き止めた。したがって、単位面積当たりに占めるチャネル形成領域の面積の割合を削減して発熱を抑制することにより、ダイナミッククランプ耐量の向上を図ることができると考えられる。しかし、この場合には、チャネル形成領域の面積が小さくなるから、オン抵抗が増大するという背反の問題がある。
In a semiconductor device such as that disclosed in
The inventors of the present application have found that a semiconductor device with a smaller temperature rise exhibits a relatively higher numerical value with respect to the dynamic clamp tolerance. Therefore, it is considered that the dynamic clamp tolerance can be improved by reducing the ratio of the area of the channel forming region per unit area to suppress the heat generation. However, in this case, since the area of the channel forming region is reduced, there is a trade-off problem in that the on-resistance is increased.
そこで、本開示は、チャネル形成領域のレイアウトを工夫することにより温度上昇を抑制できる半導体装置を提供する。
また、本開示は、オン抵抗の増加を抑制しつつ、ダイナミッククランプ耐量を増加させることのできる半導体装置を提供する。
Therefore, the present disclosure provides a semiconductor device capable of suppressing temperature rise by devising the layout of the channel formation region.
In addition, the present disclosure provides a semiconductor device capable of increasing dynamic clamping resistance while suppressing an increase in on-resistance.
本開示の半導体装置は、基板と、前記基板に形成された複数のトレンチと、各前記トレンチに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とを含む。前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第1機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第2機能素子形成領域とを含む。この構成において、前記第1機能素子形成領域を、熱の発生を抑制すべき領域に設けることとした。 A semiconductor device according to the present disclosure includes a substrate, a plurality of trenches formed in the substrate, and a plurality of functional element formation regions including channel formation regions arranged along each of the trenches and serving as current paths. The plurality of functional element forming regions include a first functional element forming region in which the channel forming region occupies a relatively small area per unit area, and a first functional element forming region in which the channel forming region occupies a relatively large area per unit area. and a two-function element formation region. In this configuration, the first functional element formation region is provided in a region where heat generation should be suppressed.
本開示の半導体装置では、第1機能素子形成領域は、単位面積当たりに占めるチャネル形成領域の面積が第2機能素子形成領域と比較して相対的に小さくされている。つまり、第1機能素子形成領域は、発熱量が相対的に少なく、かつ、ダイナミッククランプ耐量が相対的に高い構成とされている。したがって、この第1機能素子形成領域を熱の発生を抑制すべき領域に設けることによって、温度上昇を良好に抑制できると同時に、ダイナミッククランプ耐量を増加させることができる。 In the semiconductor device of the present disclosure, the area of the channel forming region per unit area of the first functional element forming region is relatively smaller than that of the second functional element forming region. In other words, the first functional element formation region is configured to have a relatively small amount of heat generation and a relatively high dynamic clamp tolerance. Therefore, by providing the first functional element forming region in a region where heat generation should be suppressed, it is possible to satisfactorily suppress the temperature rise and increase the dynamic clamp resistance.
その一方で、第2機能素子形成領域は、単位面積当たりに占めるチャネル形成領域の面積が第1機能素子形成領域と比較して相対的に大きくされている。したがって、第2機能素子形成領域では、相対的に大きい面積のチャネル形成領域によって比較的に広い面積の電流経路を確保できるから、第1機能素子形成領域と併存させることによって、電流経路が全体的に減少するのを抑制できる。これにより、オン抵抗が増加するのを抑制できる。 On the other hand, in the second functional element forming region, the area of the channel forming region per unit area is relatively larger than that of the first functional element forming region. Therefore, in the second functional element formation region, a relatively large area of the channel formation region can ensure a relatively large area current path. can be suppressed. This can suppress an increase in on-resistance.
以上のように、本開示の半導体装置によれば、チャネル形成領域のレイアウトを工夫することによって温度上昇を抑制できる。また、本開示の半導体装置によれば、オン抵抗の増加を抑制しつつ、ダイナミッククランプ耐量を増加させることができる。 As described above, according to the semiconductor device of the present disclosure, temperature rise can be suppressed by devising the layout of the channel formation region. Further, according to the semiconductor device of the present disclosure, it is possible to increase the dynamic clamp resistance while suppressing an increase in on-resistance.
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。
<第1実施形態>
図1~図8に基づき、本開示の第1実施形態にかかる半導体パッケージA10について説明する。半導体パッケージA10は、半導体装置11、接合層12、第1リード21、第2リード22、第3リード23、第1ボンディングワイヤ31、第2ボンディングワイヤ32、複数の放熱体4、外装めっき層51、内装めっき層52および封止樹脂6を備える。なお、以下では、半導体パッケージA10を半導体装置A10と称し、半導体装置11を半導体素子11と称してもよい。
Embodiments of the present disclosure are described in detail below with reference to the accompanying drawings.
<First embodiment>
A semiconductor package A10 according to the first embodiment of the present disclosure will be described based on FIGS. 1 to 8. FIG. The semiconductor package A10 includes a
図1は、半導体パッケージA10の斜視図である。図2は、半導体パッケージA10の平面図である。図3は、半導体パッケージA10の底面図である。図4は、図2のIV-IV線に沿う断面図である。図5は、図2のV-V線に沿う断面図である。図6は、半導体パッケージA10の半導体装置11の要部平面図である。図7は、図6のVII-VII線に沿う部分断面図である。図8は、半導体パッケージA10の放熱体4の正面図である。なお、図2および図5は、理解の便宜上、封止樹脂6を省略している。図2および図5において省略した封止樹脂6は、想像線(二点鎖線)で示している。
FIG. 1 is a perspective view of the semiconductor package A10. FIG. 2 is a plan view of the semiconductor package A10. FIG. 3 is a bottom view of the semiconductor package A10. FIG. 4 is a cross-sectional view taken along line IV--IV in FIG. 5 is a cross-sectional view taken along line VV of FIG. 2. FIG. FIG. 6 is a fragmentary plan view of the
これらの図に示す半導体パッケージA10は、たとえば自動車電装の回路基板に表面実装される形式のものである。ここで、説明の便宜上、半導体装置11の厚さ方向Z(以下、単に「厚さ方向Z」という。)に対して直角である平面図の下方向を第1方向X1と、第1方向X1とは反対方向である平面図の上方向を第2方向X2と、厚さ方向Z、第1方向X1および第2方向X2に対していずれも直角である平面図の左右方向を第3方向Yとそれぞれ定義する。本実施形態にかかる半導体パッケージA10の封止樹脂6に覆われた部分は、厚さ方向Z視である平面視(以下、単に「平面視」という。)の形状が矩形状である。
The semiconductor package A10 shown in these figures is of a type that is surface-mounted, for example, on a circuit board of automotive electrical equipment. Here, for convenience of explanation, the downward direction in the plan view perpendicular to the thickness direction Z of the semiconductor device 11 (hereinafter simply referred to as the "thickness direction Z") is defined as the first direction X1, and the first direction X1 A second direction X2 is the upward direction in the plan view, which is the opposite direction, and a third direction Y is the left-right direction in the plan view, which is perpendicular to the thickness direction Z, the first direction X1, and the second direction X2. and defined respectively. The portion of the semiconductor package A10 according to the present embodiment covered with the sealing
半導体装置11は、半導体パッケージA10の機能の中枢となる素子である。本実施形態にかかる半導体装置11は、パワーMOSFETまたはIGBTである。半導体装置11は、素子主面111および素子裏面112を有する。図4および図5に示すように、素子主面111および素子裏面112は、厚さ方向Zにおいて互いに反対側を向いている。
素子主面111は、図4および図5に示す半導体装置11の上面である。図2および図6に示すように、素子主面111には、第2電極111aおよび第3電極111bが形成されている。半導体装置11がパワーMOSFETである場合、第2電極111aはソース電極、第3電極111bはゲート電極である。また、半導体装置11がIGBTである場合、第2電極111aはエミッタ電極、第3電極111bはゲート電極である。第2電極111aの面積は、第3電極111bの面積よりも大である。本実施形態においては、第2電極111aおよび第3電極111bの双方は、互いに積層されたCu層およびAl層から構成される。また、第2電極111aに第1ボンディングワイヤ31が接続され、第3電極111bに第2ボンディングワイヤ32が接続されている。さらに、第2電極111aには、複数の放熱体4が形成されている。
The
Element
図6および図7に示すように、本実施形態にかかる素子主面111には、電気絶縁性を有し、かつ第2電極111aおよび第3電極111bの周囲を取り囲むパッシベーション膜111cが形成されている。パッシベーション膜111cは、たとえばプラズマCVD法により形成されたSi3N4層と、塗布により形成されたポリイミド層とが互いに積層されたものである。
As shown in FIGS. 6 and 7, a
素子裏面112は、図4および図5に示す半導体装置11の下面である。素子裏面112の全面にわたって第1電極112aが形成されている。半導体装置11がパワーMOSFETである場合、第1電極112aはドレイン電極である。また、半導体装置11がIGBTである場合、第1電極112aはコレクタ電極である。
接合層12は、図4および図5に示すように、導電性を有し、かつ半導体装置11と後述する第1リード21の第1パッド部211との間に介在する部材である。接合層12によって、半導体装置11はダイボンディングにより第1パッド部211に搭載され、かつ第1電極112aと第1リード21との導通が確保される。接合層12は、たとえばAgを含むエポキシ樹脂を主剤とした合成樹脂(いわゆるAgペースト)からなる。
Element back
As shown in FIGS. 4 and 5, the
第1リード21、第2リード22および第3リード23は、導電性を有し、かつ回路基板に接合されることにより半導体パッケージA10と回路基板との導電経路を構成する部材である。第1リード21、第2リード22および第3リード23は、いずれも同一のリードフレームを由来とした部材であり、本実施形態にかかる当該リードフレームはCuを主成分とする合金からなる。
The
第1リード21は、第1パッド部211、第1端子部212および中間連絡部213を含む。第1パッド部211は、図2、図4および図5に示すように、半導体装置11を搭載し、かつ素子裏面112に形成された第1電極112aに導通する部分である。第1パッド部211は、パッド主面211aおよびパッド裏面211bを有する。パッド主面211aは、図4および図5に示す第1パッド部211の上面である。パッド主面211aは、半導体装置11が搭載される面である。図2に示すように、パッド主面211aには、半導体装置11よりも面積が大である内装めっき層52が形成されている。よって、図4および図5に示すように、接合層12は、第1電極112aと内装めっき層52との双方に接している。また、パッド裏面211bは、図4および図5に示す第1パッド部211の下面である。図3に示すように、パッド裏面211bは、全面にわたって封止樹脂6から露出している。図5および図6に示すように、パッド裏面211bは外装めっき層51に覆われている。パッド主面211aおよびパッド裏面211bは、厚さ方向Zにおいて互いに反対側を向き、かつともに平たんである。さらに、図2~図4に示すように、第1パッド部211には、パッド主面211aからパッド裏面211bまでに至るパッド貫通孔211cが、半導体装置11から離間して形成されている。パッド貫通孔211cの形状は、円形状である。
第1端子部212は、図1~図3に示すように、第1方向X1に沿って延出し、かつ一部が封止樹脂6から露出した部分である。図4に示すように、第1端子部212の封止樹脂6から露出した部分は、外装めっき層51に覆われている。第1端子部212は、中間連絡部213、第1パッド部211および接合層12を介して第1電極112aに導通している。したがって、半導体装置11がパワーMOSFETである場合、第1端子部212は半導体パッケージA10のドレイン端子である。また、半導体装置11がIGBTである場合、第1端子部212は半導体パッケージA10のコレクタ端子である。
The first
中間連絡部213は、図2および図4に示すように、第1パッド部211と第1端子部212とにつながる部分である。図4に示すように、厚さ方向Zにおいて、第1パッド部211と第1端子部212との位置が異なり、第1パッド部211は第1端子部212よりも図4の下方に位置している。よって、中間連絡部213は、第1パッド部211および第1端子部212に対して傾斜している。中間連絡部213は、全体にわたって封止樹脂6に覆われている。
The intermediate connecting
第2リード22は、図1~図3に示すように、素子主面111に形成された第2電極111aに導通し、かつ第1方向X1に沿って延出する部材である。第2リード22は、第1リード21から離間して配置され、かつ第3方向Yにおいて、第1端子部212の片側に位置している。第2リード22は、第2パッド部221および第2端子部222を含む。第2パッド部221は、図2に示すように、第3方向Yの長さが第2端子部222よりも長く、かつ全体が封止樹脂6に覆われた部分である。図5に示す第2パッド部221の上面には内装めっき層52が形成され、内装めっき層52が形成された部分に第1ボンディングワイヤ31が接続されている。
The
第2端子部222は、図1~図3に示すように、第1方向X1に沿って延出し、かつ一部が封止樹脂6から露出した部分である。第2端子部222は、第2パッド部221につながっている。第2端子部222の封止樹脂6から露出した部分は、図4に示す第1端子部212と同様に外装めっき層51に覆われている。第2端子部222は、第2パッド部221および第1ボンディングワイヤ31を介して第2電極111aに導通している。したがって、半導体装置11がパワーMOSFETである場合、第2端子部222は半導体パッケージA10のソース端子である。また、半導体装置11がIGBTである場合、第2端子部222は半導体パッケージA10のエミッタ端子である。
The second
第3リード23は、図1~図3に示すように、素子主面111に形成された第3電極111bに導通し、かつ第1方向X1に沿って延出する部材である。第3リード23は、第1リード21から離間して配置され、かつ第3方向Yにおいて、第1端子部212に対して第2リード22とは反対側に位置している。第3リード23は、第3パッド部231および第3端子部232を含む。第3パッド部231は、図2に示すように第3方向Yの長さが第3端子部232よりも長く、かつ全体が封止樹脂6に覆われた部分である。図5に示す第3パッド部231の上面には内装めっき層52が形成され、内装めっき層52が形成された部分に第2ボンディングワイヤ32が接続されている。
The
第3端子部232は、図1~図3に示すように、第1方向X1に沿って延出し、かつ一部が封止樹脂6から露出した部分である。第3端子部232は、第3パッド部231につながっている。第3端子部232の封止樹脂6から露出した部分は、図4に示す第1端子部212と同様に外装めっき層51に覆われている。第3端子部232は、第3パッド部231および第2ボンディングワイヤ32を介して第3電極111bに導通している。したがって、半導体装置11がパワーMOSFETまたはIGBTである場合、第3端子部232は半導体パッケージA10のゲート端子である。
The third
図1~図3に示すように、第1端子部212、第2リード22および第3リード23は、いずれも第3方向Yに沿って配置され、第3方向Yにおいて第1端子部212は、第2リード22と第3リード23との間に位置している。また、図1および図4に示すように、厚さ方向Zにおける第1端子部212、第2リード22および第3リード23の位置がいずれも等しい。
As shown in FIGS. 1 to 3, the first
第1ボンディングワイヤ31は、図2および図6に示すように、導電性を有し、かつ第2電極111aと第2リード22とを接続する部材である。本実施形態にかかる第1ボンディングワイヤ31は複数からなり、複数の第1ボンディングワイヤ31によって第2電極111aと第2リード22とが接続されている。本実施形態においては、第2電極111aと第2リード22とを接続する第1ボンディングワイヤ31の配置本数は3本であるが、あくまでも例示であるため、実際の第1ボンディングワイヤ31の配置本数はこれに限定されない。図6および図7に示すように、第1ボンディングワイヤ31の先端には平面視形状が円形状のボンディング部311が形成され、ボンディング部311が第1電極112aに接している。ボンディング部311は、一般的なワイヤボンディングによって形成される、いわゆるボールボンディング部である。本実施形態にかかる第1ボンディングワイヤ31はCuからなり、かつワイヤ径は30~70μmである。
The
第2ボンディングワイヤ32は、図2および図6に示すように、導電性を有し、かつ第3電極111bと第3リード23とを接続する部材である。第2ボンディングワイヤ32の形状および材料は特に限定されず、たとえば第1ボンディングワイヤ31の形状および材料と同一であってもよい。
複数の放熱体4は、図6および図7に示すように、ボンディング部311に離間して第2電極111aに形成された部材である。複数の放熱体4のそれぞれの形状は、いずれもボンディング部311の形状と同一である。放熱体4は、第1ボンディングワイヤ31と同一の金属からなり、本実施形態においては、放熱体4はCuからなる。図8に示すように、本実施形態にかかる放熱体4は、直径dが60~100μmであり、かつ厚さt(厚さ方向Zにおける長さ)が10~30μmである。また、本実施形態においては、第2電極111aにおいてボンディング部311および複数の放熱体4は格子状に配置され、放熱体4はボンディング部311に隣接して配置されている。
The
The plurality of
外装めっき層51は、図4および図5に示すように、封止樹脂6から露出した第1リード21のパッド裏面211bおよび第1端子部212を覆って形成されている。また、外装めっき層51は、第1リード21の第1端子部212と同様に、封止樹脂6から露出した第2リード22の第2端子部222および第3リード23の第3端子部232を覆って形成されている。本実施形態にかかる外装めっき層51は、Snを主成分とする合金からなる。当該合金として具体的には、Sn-Sb系合金またはSn-Ag合金などの鉛フリーはんだである。外装めっき層51は、電解めっきにより形成される。
As shown in FIGS. 4 and 5, the
内装めっき層52は、図2、図4および図5に示すように、封止樹脂6に覆われた第1リード21のパッド主面211aの一部と、第2リード22の一部である図5に示す第2パッド部221の上面と、第3リード23の一部である図5に示す第3パッド部231の上面とに形成されている。本実施形態にかかる内装めっき層52は、Agからなる。内装めっき層52は、電解めっきにより形成される。
The
封止樹脂6は、図1~図3に示すように、第1リード21、第2リード22および第3リード23のそれぞれ一部ずつと、半導体装置11、第1ボンディングワイヤ31、第2ボンディングワイヤ32および複数の放熱体4とを覆う部材である。封止樹脂6は、電気絶縁性を有する熱硬化性の合成樹脂からなる。本実施形態にかかる当該合成樹脂は、黒色のエポキシ樹脂である。封止樹脂6は、たとえば金型を用いたトランスファ成形により形成される。封止樹脂6は、樹脂主面61、樹脂裏面62、一対の樹脂第1側面631および一対の樹脂第2側面632を有する。
As shown in FIGS. 1 to 3, the encapsulating
樹脂主面61は、図4に示す封止樹脂6の上面である。樹脂裏面62は、図4に示す封止樹脂6の下面である。樹脂主面61および樹脂裏面62は、厚さ方向Zにおいて互いに反対側を向いている。図3~図5に示すように、本実施形態においては、樹脂裏面62から第1パッド部211の一部であるパッド裏面211bが露出している。
一対の樹脂第1側面631は、図1および図4に示すように、第1方向X1および第2方向X2に離間して形成された面である。一方の樹脂第1側面631は第1方向X1を向き、他方の樹脂第1側面631は第2方向X2を向いている。図4に示す樹脂第1側面631の上端が樹脂主面61につながり、図4に示す樹脂第1側面631の下端が樹脂裏面62につながっている。本実施形態においては、第1方向X1を向く樹脂第1側面631から、第1端子部212、第2端子部222および第3端子部232のそれぞれ一部が露出している。
The resin
As shown in FIGS. 1 and 4, the pair of resin first side surfaces 631 are surfaces spaced apart in the first direction X1 and the second direction X2. One resin
一対の樹脂第2側面632は、図1および図5に示すように、第3方向Yに離間して形成された面である。一対の樹脂第2側面632は、第3方向Yにおいて互いに反対側を向いている。図5に示す樹脂第2側面632の上端が樹脂主面61につながり、図5に示す樹脂第2側面632の下端が樹脂裏面62につながっている。本実施形態においては、一対の樹脂第2側面632から、第1リード21、第2リード22および第3リード23のいずれも露出していない。
The pair of resin second side surfaces 632 are surfaces that are spaced apart in the third direction Y as shown in FIGS. 1 and 5 . The pair of resin second side surfaces 632 face opposite sides in the third direction Y. As shown in FIG. The upper end of the resin
封止樹脂6には、図1、図3および図4に示すように、厚さ方向Zにおいて、樹脂主面61から第1パッド部211のパッド裏面211bまでに至る本体挿通孔64が形成されている。本体挿通孔64の孔壁は、封止樹脂6によって形成されている。図2および図3に示すように、本実施形態においては、本体挿通孔64の中心は、パッド貫通孔211cの中心と同一である。また、本体挿通孔64の直径は、パッド貫通孔211cの直径よりも小である。
As shown in FIGS. 1, 3 and 4, the sealing
次に、半導体パッケージA10の作用効果について説明する。
半導体パッケージA10は、素子裏面112に第1電極112aが形成され、かつ素子主面111に第2電極111aが形成された半導体装置11と、半導体装置11を搭載し、かつ第1電極112aに導通する第1パッド部211を含む第1リード21と、第2電極111aに導通する第2リード22と、第2電極111aと第2リード22とを接続する第1ボンディングワイヤ31とを備える。また、第1ボンディングワイヤ31の先端には第2電極111aに接するボンディング部311が形成され、第2電極111aには、ボンディング部311に離間して複数の放熱体4が形成されている。たとえば半導体装置11がパワーMOSFETである場合、第1電極112aはドレイン電極、第2電極111aはソース電極である。
Next, functions and effects of the semiconductor package A10 will be described.
The semiconductor package A10 mounts the
この場合において半導体装置11のスイッチングがなされると、誘導性負荷のインダクタンスによって、第1電極112aと第2電極111aとの間に逆電圧が印加され、第2電極111aに熱が発生する。このとき、第2電極111aに発生した熱は、複数の放熱体4により半導体装置11の周辺を覆う封止樹脂6へ放熱されるため、半導体装置11の温度上昇が抑制される。よって、複数の放熱体4を形成することによって、半導体装置11におけるトレンチゲートの諸元を変更せずにアバランシェ・ブレークダウンの発生を回避することができるため、その結果、半導体装置11のアバランシェ耐量が向上する。したがって、半導体パッケージA10によれば、半導体装置11の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。
In this case, when the
放熱体4の形状は、ボンディング部311の形状と同一であり、ボンディング部311および放熱体4は、ともに同一の金属からなる。すなわち、放熱体4は、一般的なワイヤボンディング工程においてボンディング部311のみを形成したものである。したがって、放熱体4は、従来の製造設備によって容易に形成することができる。
第2電極111aにおいて、ボンディング部311および複数の放熱体4は格子状に配置されることによって、第2電極111aに発生する熱を偏りなく、かつ効率的に放熱することができる。
The shape of the
In the
第2電極111aと第2リード22とを接続する第1ボンディングワイヤ31を複数とすることによって、第2電極111aから発生した熱は複数の放熱体4に加えてそれぞれの第1ボンディングワイヤ31からも放熱され、半導体装置11のアバランシェ耐量をさらに向上させることが可能である。また、第2電極111aと第2リード22との間の抵抗が低く設定されるため、半導体装置11のオン抵抗の上昇をさらに抑制することができる。
By providing a plurality of
厚さ方向Zにおいて、樹脂主面61から第1パッド部211までに至る本体挿通孔64が形成され、本体挿通孔64の孔壁は封止樹脂6によって形成されている。また、封止樹脂6は、電気絶縁性を有する合成樹脂である。このような構成をとることによって、ねじなどの導電性締結部材を本体挿通孔64に挿通させて、第1パッド部211のパッド裏面211bにヒートスプレッダなどの放熱部材を取り付けることができる。したがって、半導体装置11のスイッチングにより第1電極112aから常時発生する熱を、より効率的に放熱することができる。
A main
半導体パッケージA10は、封止樹脂6から露出した第1端子部212、第2リード22および第3リード23のそれぞれの部分を覆う外装めっき層51を備える。はんだ接合によって半導体パッケージA10を回路基板に表面実装させる際に、外装めっき層51によって、第1端子部212、第2リード22および第3リード23のそれぞれの部分とのはんだ付着状態を良好なものにしつつ、はんだ接合に起因した当該部分の侵食を防止することができる。
The semiconductor package A10 includes an
また、半導体パッケージA10は、封止樹脂6に覆われた第1パッド部211、第2リード22および第3リード23のそれぞれの部分に形成された内装めっき層52を備える。第1パッド部211への半導体装置11の搭載時、第2リード22の第2パッド部221への第1ボンディングワイヤ31の接続時および第3リード23の第3パッド部231への第2ボンディングワイヤ32の接続時の熱衝撃から、第1パッド部211、第2パッド部221および第3パッド部231を、内装めっき層52によって保護することができる。
<第2実施形態>
図9~図14に基づき、本開示の第2実施形態にかかる半導体パッケージA20について説明する。これらの図において、先述した半導体パッケージA10と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
The semiconductor package A10 also includes internal plating layers 52 formed on respective portions of the
<Second embodiment>
A semiconductor package A20 according to the second embodiment of the present disclosure will be described with reference to FIGS. 9 to 14. FIG. In these figures, elements that are the same as or similar to those of the semiconductor package A10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
図9は、半導体パッケージA20の斜視図である。図10は、半導体パッケージA20の平面図である。図11は、半導体パッケージA20の底面図である。図12は、図10のXII-XII線(一点鎖線)に沿う断面図である。図13は、図10のXIII-XIII線に沿う断面図である。図14は、半導体パッケージA20の半導体装置11の要部平面図である。なお、図10は、理解の便宜上、封止樹脂6を省略している。図10において省略した封止樹脂6は、想像線(二点鎖線)で示している。
FIG. 9 is a perspective view of the semiconductor package A20. FIG. 10 is a plan view of the semiconductor package A20. FIG. 11 is a bottom view of the semiconductor package A20. 12 is a cross-sectional view along line XII-XII (one-dot chain line) in FIG. 13 is a cross-sectional view taken along line XIII--XIII of FIG. 10. FIG. FIG. 14 is a fragmentary plan view of the
本実施形態にかかる半導体パッケージA20は、第1リード21、第2リード22、第3リード23および封止樹脂6の構成と、第1ボンディングワイヤ31および複数の放熱体4の配置形態とが、先述した半導体パッケージA10と異なる。
第1リード21は、第1パッド部211および第1端子部212を含む。第1パッド部211は、図12および図13に示すように、半導体パッケージA10と同様のパッド主面211aおよびパッド裏面211bを有する。ただし、図10および図11に示すように、本実施形態にかかる第1パッド部211には、半導体パッケージA10と異なりパッド貫通孔211cが形成されていない。第1端子部212は、図9~図11に示すように、第1方向X1に沿って延出し、かつ一部が封止樹脂6から露出した部分である。本実施形態においては、第1端子部212は複数からなり、具体的には4つの第1端子部212からなる。本実施形態にかかる第1端子部212の長さは、半導体パッケージA10の第1端子部212の長さよりも短い。図12に示す第1端子部212の下面は、パッド裏面211bと面一である。また、図12および図13に示すように、封止樹脂6から露出したパッド裏面211bと、複数の第1端子部212のそれぞれの部分とは、いずれも外装めっき層51に覆われている。
In the semiconductor package A20 according to the present embodiment, the configuration of the
第2リード22は、図9~図11に示すように、第2方向X2に沿って延出する部材である。本実施形態においては、第2リード22は複数からなり、具体的には3つの第2リード22からなる。それぞれの第2リード22が、第1ボンディングワイヤ31を介して素子主面111に形成された第2電極111aに導通している。複数の第2リード22は、第3方向Yに沿って互いに離間して配置されている。本実施形態にかかる第2リード22の長さは、半導体パッケージA10の第2端子部222の長さよりも短い。図12に示す第2リード22の下面は、パッド裏面211bと面一である。また、図12に示すように、封止樹脂6から露出した複数の第2リード22のそれぞれの部分は、いずれも外装めっき層51に覆われている。さらに、封止樹脂6に覆われた図12に示す第2リード22の上面には、内装めっき層52が形成されている。
The
第3リード23は、図9~図11に示すように、第2リード22と同じく第2方向X2に沿って延出する部材である。第3リード23は、複数の第2リード22とともに第3方向Yに沿って配置されている。本実施形態にかかる第3リード23の形状および大きさは、第2リード22と同一である。第3リード23は、図12に示す第2リード22と同じく、封止樹脂6から露出した部分が外装めっき層51に覆われ、かつ封止樹脂6に覆われた部分のうち、第2ボンディングワイヤ32が接続する部分に内装めっき層52が形成されている。
The
第1ボンディングワイヤ31は、図10および図14に示すように複数からなり、複数の第1ボンディングワイヤ31によって第2電極111aと第2リード22とが接続されている。本実施形態においては、第2電極111aと1つの第2リード22とを接続する第1ボンディングワイヤ31の配置本数は3本で、計9本の第1ボンディングワイヤ31によって第2電極111aと第2リード22とが接続されているが、半導体パッケージA10と同じくあくまでも例示であるため、実際の第1ボンディングワイヤ31の配置本数はこれに限定されない。
As shown in FIGS. 10 and 14, the
複数の放熱体4は、半導体パッケージA10と同様に、ボンディング部311に離間して第2電極111aに形成されている。図14に示すように、第2電極111aにおいてボンディング部311および複数の放熱体4は格子状に配置され、放熱体4はボンディング部311に隣接して配置されている。
封止樹脂6は、半導体パッケージA10と同様に、樹脂主面61、樹脂裏面62、一対の樹脂第1側面631および一対の樹脂第2側面632を有する。ただし、図9および図11に示すように、本実施形態にかかる封止樹脂6には、半導体パッケージA10と異なり本体挿通孔64が形成されていない。図11に示すように、本実施形態においては、樹脂裏面62からパッド裏面211bと、第1端子部212、第2リード22および第3リード23のそれぞれ一部ずつとが露出している。また、図9に示すように、一対の樹脂第1側面631のうち、第1方向X1を向く樹脂第1側面631から第1端子部212の一部が露出し、第2方向X2を向く樹脂第1側面631から第2リード22および第3リード23のそれぞれ一部ずつが露出している。
A plurality of
The sealing
次に、半導体パッケージA20の作用効果について説明する。
半導体パッケージA20は、半導体パッケージA10と同様に、素子裏面112に第1電極112aが形成され、かつ素子主面111に第2電極111aが形成された半導体装置11と、半導体装置11を搭載し、かつ第1電極112aに導通する第1パッド部211を含む第1リード21と、第2電極111aに導通する第2リード22と、第2電極111aと第2リード22とを接続する第1ボンディングワイヤ31とを備える。また、第1ボンディングワイヤ31の先端には第2電極111aに接するボンディング部311が形成され、第2電極111aには、ボンディング部311に離間して複数の放熱体4が形成されている。したがって、半導体パッケージA20によっても、半導体装置11の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。
Next, functions and effects of the semiconductor package A20 will be described.
As with the semiconductor package A10, the semiconductor package A20 is mounted with the
次に、前述の半導体装置11がパワーMISFETである場合の構成の一例を説明する。
<半導体装置の概略構成>
図15Aは、本開示の一実施形態に係る半導体装置1を示す概略構成図である。図15Bは、アクティブ領域9を示す拡大平面図である。
Next, an example of a configuration in which the
<Schematic Configuration of Semiconductor Device>
FIG. 15A is a schematic configuration diagram showing a
図15Aを参照して、前述の半導体装置11に対応する半導体装置1は、平面視矩形状の基板2を含む。半導体装置1は、基板2の表層部に作り込まれた本開示の機能素子の一例としてのパワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)を複数有するスイッチング回路3を含む。
半導体装置1は、電流センサ回路48と、温度センサ回路5と、過電流保護(OCD:Over Charge Current Detection)回路49と、過熱保護(TSD:Thermal Shut Down)回路7と、低電圧誤動作防止(UVLO:Under Voltage Lock Out)回路8とをさらに含む。電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7、低電圧誤動作防止回路8は、いずれも基板2の表層部に作り込まれている。つまり、半導体装置1は、本実施形態では、スイッチング回路3(パワーMISFET)、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7および低電圧誤動作防止回路8が共通の基板2の表層部に作り込まれたIPS(Intelligent Power Switch)である。
Referring to FIG. 15A,
The
図15Bを参照して、スイッチング回路3(パワーMISFET)は、基板2に設定されたアクティブ領域9内に形成されている。アクティブ領域9は、本実施形態では、平面視矩形状に形成されており、ソースメタル10により被覆されている。ソースメタル10は、前述の第2電極111aに対応していてもよい。図15Bでは、ソースメタル10が薄いドッド状のハッチングで示されている。このソースメタル10には、本開示の導線の一例としてのボンディングワイヤ53が、選択的に複数本接続されている。アクティブ領域9に形成されたパワーMISFETは、このボンディングワイヤ53から供給される電力に基づいて駆動される。
<半導体装置の電気的構造>
図16は、半導体装置1の内部の電気的構造の一例を示す電気回路図である。
Referring to FIG. 15B, switching circuit 3 (power MISFET) is formed within
<Electrical Structure of Semiconductor Device>
FIG. 16 is an electrical circuit diagram showing an example of the internal electrical structure of the
図16に示されるように、半導体装置1は、一対の入力端子101および入力側グランド端子102と、一対の出力端子103および出力側グランド端子104とを有している。図16では、出力端子103および出力側グランド端子104に、電源105および誘導性負荷106を含む直列回路107が外部接続されている例を示している。また、図16では、誘導性負荷106がスイッチSwおよびコイルLを含むリレーである例を示している。
As shown in FIG. 16, the
前述のスイッチング回路3は、出力端子103と出力側グランド端子104との間に接続されている。スイッチング回路3は、前述のパワーMISFETを含む。パワーMISFETは、ゲート端子G、ドレイン端子Dおよびソース端子Sを備えている。スイッチング回路3は、パワーMISFETのドレイン端子Dが出力端子103に接続され、パワーMISFETのソース端子Sが出力側グランド端子104に接続されるように設けられている。なお、スイッチング回路3は、複数のパワーMISFETを含むが、図16では、説明の便宜上、1つのパワーMISFETのみを示している。
The
入力端子101とパワーMISFETのゲート端子Gとの間には、入力配線108が接続されている。入力側グランド端子102と出力側グランド端子104との間には、グランド配線109が接続されている。入力配線108とグランド配線109との間には、入力端子101側から順に、ダイオードDi1、第1抵抗R1、前述の過電流保護回路49、前述の過熱保護回路7、前述の低電圧誤動作防止回路8および第2抵抗R2が梯子状に並列接続されている。第1抵抗R1と過電流保護回路49との間の入力配線108には、第3抵抗R3が直列接続されている。低電圧誤動作防止回路8と第2抵抗R2との間の入力配線108には、第4抵抗R4が直列接続されている。
An
前述の電流センサ回路48は、過電流保護回路49に接続されている。電流センサ回路48は、たとえば入力配線108を流れる電流を検出する。電流センサ回路48により検出された電流値は、過電流保護回路49に与えられる。過電流保護回路49は、電流センサ回路48から与えられた電流値に基づいて駆動される。たとえば、過電流保護回路49は、短絡や静電気によって入力配線108に所定値以上の電流(過電流)が流れると、入力配線108側からグランド配線109側に過電流を流し込み、過電流から他の回路を保護する。
The aforementioned
前述の温度センサ回路5は、過熱保護回路7に接続されている。温度センサ回路5は、基板2の温度を検出する。温度センサ回路5により検出された温度は、過熱保護回路7に与えられる。過熱保護回路7は、温度センサ回路5から与えられた温度に基づいて駆動される。たとえば、過熱保護回路7は、基板2の温度が所定値以上になると、入力配線108の通電を禁止し、基板2の温度上昇を抑制する。
The aforementioned
低電圧誤動作防止回路8は、入力配線108およびグランド配線109間の電位差が所定値以下の場合に、スイッチング回路3が動作するのを禁止し、前記電位差が所定値以上となると、スイッチング回路3が動作するのを許可するように構成されている。
パワーMISFETにおけるゲート端子Gとドレイン端子Dとの間には、クランプダイオードDi2が接続されている。クランプダイオードDi2は、2つのダイオードが逆バイアス接続されることによって形成されている。2つのダイオードは、ツェナーダイオードを含んでいてもよい。クランプダイオードDi2は、パワーMISFETにおけるドレイン端子Dおよびソース端子S間の降伏電圧V1よりも低い降伏電圧V2を有している(降伏電圧V1>降伏電圧V2)。したがって、クランプダイオードDi2は、ドレイン端子Dおよびソース端子S間に降伏電圧V1が印加された場合に、パワーMISFETよりも先に降伏する。
The low-voltage
A clamp diode Di2 is connected between the gate terminal G and the drain terminal D of the power MISFET. The clamp diode Di2 is formed by two diodes connected in reverse bias. The two diodes may include Zener diodes. The clamp diode Di2 has a breakdown voltage V2 lower than the breakdown voltage V1 between the drain terminal D and the source terminal S in the power MISFET ( breakdown voltage V1>breakdown voltage V2). Therefore, the clamp diode Di2 breaks down before the power MISFET when the breakdown voltage V1 is applied between the drain terminal D and the source terminal S.
誘導性負荷106がターンオフされて、ドレイン端子Dおよびソース端子S間の降伏電圧V1よりも高い逆起電圧VL(逆起電圧VL>降伏電圧V1)がコイルLで発生すると、クランプダイオードDi2が降伏する。クランプダイオードDi2が降伏すると、第2抵抗R2に電流が流れ、ゲート端子Gおよびソース端子S間に電圧(ゲート電圧)が発生する。このゲート電圧により、パワーMISFETがオンされるので、逆起電圧VLに起因して発生する電流が、ドレイン端子Dおよびソース端子S間に流れる。
When the
このように、パワーMISFETへの負荷がクランプダイオードDi2によって低減されると共に、誘導性負荷106に蓄積されたエネルギーがパワーMISFETによって吸収される。誘導性負荷106に蓄積されたエネルギーがどれだけ吸収されるかは、パワーMISFETの特性の一つであるダイナミッククランプ耐量Eacにより表される。ダイナミッククランプ耐量Eacの値が大きいほど、誘導性負荷106に蓄積されたエネルギーがより多く吸収される。
Thus, the load on the power MISFET is reduced by the clamp diode Di2 and the energy stored in the
なお、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7、低電圧誤動作防止回路8、クランプダイオードDi2、各種抵抗R1~R4等は、IPSの一部を構成する回路の一例であり、IPSに必ずしも要求される構成ではない。また、半導体装置1は、IPSに限定されることはない。したがって、半導体装置1は、スイッチング回路3(パワーMISFET)のみを含む、いわゆるディスクリート部品であってもよい。この場合、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7、低電圧誤動作防止回路8、クランプダイオードDi2、各種抵抗R1~R4等は、半導体装置1に対して外部接続される別の部品により構成されていてもよい。
<アクティブ領域の平面構造>
図17は、図15Bのアクティブ領域9を示す拡大平面図であって、基板2上の構成が取り除かれた図である。
The
<Planar structure of active region>
FIG. 17 is an enlarged plan view of
図17を参照して、アクティブ領域9における基板2の表面には複数本のトレンチゲート構造54が同一の方向に沿って直線状に形成されている。隣り合うトレンチゲート構造54の間には、電流経路となるチャネル形成領域13を含む機能素子形成領域14が、各トレンチゲート構造54に沿って形成されている。複数の機能素子形成領域14は、各トレンチゲート構造54に沿って直線状に配列されている。したがって、トレンチゲート構造54および機能素子形成領域14は、トレンチゲート構造54と交差する横方向に見て、交互に配列されている。
Referring to FIG. 17, a plurality of
なお、図17では、明瞭化のため、トレンチゲート構造54が濃いクロスハッチングで示されており、チャネル形成領域13が薄いドッド状のハッチングで示されている。また、トレンチゲート構造54間におけるチャネル形成領域13外の領域(ハッチングが付されていない領域)は基板2の表面である。
本実施形態に係る半導体装置1の特徴は、複数の機能素子形成領域14が、単位面積当たりに占めるチャネル形成領域13の面積が相対的に小さい第1機能素子形成領域15と、単位面積当たりに占めるチャネル形成領域13の面積が相対的に大きい第2機能素子形成領域16とを含み、第1機能素子形成領域15が、熱の発生を抑制すべき領域に設けられていることである。なお、本実施形態では、第1機能素子形成領域15と第2機能素子形成領域16との間に、単位面積当たりに占めるチャネル形成領域13の面積が、第1機能素子形成領域15よりも大きく第2機能素子形成領域16よりも小さい第3機能素子形成領域17がさらに設けられている例を示している。
In FIG. 17, for clarity, the
The feature of the
単位面積当たりに占めるチャネル形成領域13の面積とは、トレンチゲート構造54間に予め定められた領域内に占めるチャネル形成領域13の面積である。また、予め定められた領域とは、トレンチゲート構造54間の幅と、トレンチゲート構造54の長さ方向に沿う任意の長さとを乗じることによって得られる所定面積の領域である。
第1機能素子形成領域15は、単位面積当たりに占めるチャネル形成領域13の面積が、第2機能素子形成領域16および第3機能素子形成領域17に比べて小さいので、その発熱量も比較的に小さい。その一方で、第1機能素子形成領域15は、比較的小さい面積のチャネル形成領域13によって、オン抵抗RONが、第2機能素子形成領域16および第3機能素子形成領域17よりも大きくされている。
The area of the
In the first functional
これとは反対に、第2機能素子形成領域16および第3機能素子形成領域17は、単位面積当たりに占めるチャネル形成領域13の面積が、第1機能素子形成領域15に比べて大きいので、その発熱量も比較的に大きい。その一方で、第2機能素子形成領域16および第3機能素子形成領域17は、比較的大きい面積のチャネル形成領域13によって、オン抵抗RONが、第1機能素子形成領域15よりも小さくされている。
On the contrary, in the second functional
第1~第3機能素子形成領域15~17の各発熱量の大小関係は、第1機能素子形成領域15の発熱量<第3機能素子形成領域17の発熱量<第2機能素子形成領域16の発熱量である。第1~第3機能素子形成領域15~17の各オン抵抗RONの大小関係は、第2機能素子形成領域16のオン抵抗RON<第3機能素子形成領域17のオン抵抗RON<第1機能素子形成領域15のオン抵抗RONである。第1~第3機能素子形成領域15~17の各ダイナミッククランプ耐量Eacの大小関係は、第2機能素子形成領域16のダイナミッククランプ耐量Eac<第3機能素子形成領域17のダイナミッククランプ耐量Eac<第1機能素子形成領域15のダイナミッククランプ耐量Eacである。
The relationship between the amounts of heat generated in the first to third functional
本実施形態に係る半導体装置1では、第1機能素子形成領域15、第2機能素子形成領域16および第3機能素子形成領域17の配列パターンを工夫することによって、半導体装置1全体における温度上昇を抑えながらも、優れたダイナミッククランプ耐量Eacおよびオン抵抗RONの両立を可能とする半導体装置1を提供しようとするものである。半導体装置1は、とりわけ、温度上昇し易い部分に第1機能素子形成領域15を配置し、それ以外の部分に第2機能素子形成領域16および第3機能素子形成領域17を配置することによって、上記の目的を確実に達成しようとするものである。
In the
温度上昇し易く、温度上昇を抑制すべき領域としては、アクティブ領域9の周縁から内方に向かって所定距離だけ間隔を隔てた内方領域や、複数のチャネル形成領域13(複数の機能素子形成領域14)によりその周囲が取り囲まれている領域や、平面視においてボンディングワイヤ53の端部(ボンディングワイヤ53とソースメタル10との接続部)に重ならない領域や、これらの領域が選択的に組み合わされた領域を例示できる。これらの領域では、熱が放散され難く熱が籠り易い傾向にある。特に、複数のチャネル形成領域13(複数の機能素子形成領域14)により取り囲まれたアクティブ領域9の内方領域は、温度が上昇し易く、他の部分に比べて比較的高温になる傾向にある。
Areas where temperature rise is likely to occur and whose temperature rise should be suppressed include an inner area spaced inward from the periphery of the
そこで、本実施形態では、アクティブ領域9の内方領域中央部に第1機能素子形成領域15を配置し、その周囲に第2機能素子形成領域16および第3機能素子形成領域17を配置することによって、アクティブ領域9の中央部から周縁部に向けて、単位面積当たりに占めるチャネル形成領域13の面積が徐々に増加する構成とされている。つまり、第1機能素子形成領域15とアクティブ領域9との間の領域に、第1機能素子形成領域15側から順に第3機能素子形成領域17および第2機能素子形成領域16が形成されている。以下、複数の機能素子形成領域14の配列についてより詳細に説明する。
Therefore, in the present embodiment, the first functional
図17を参照して、複数の機能素子形成領域14は、複数(本実施形態では、4つ)の第1機能素子形成領域15を含む第1機能素子形成領域ユニットU1と、複数(本実施形態では、4つ)の第2機能素子形成領域16を含む第2機能素子形成領域ユニットU2と、複数(本実施形態では、4つ)の第3機能素子形成領域17を含む第3機能素子形成領域ユニットU3とを含む。
17, the plurality of functional
第1~第3機能素子形成領域ユニットU1~U3は、本実施形態では、いずれもほぼ同一面積の平面視矩形状(正方形状)を成しており、予め定められたレイアウトでアクティブ領域9をマトリクス状に敷き詰めるように配列されている。別の見方をすると、第1~第3機能素子形成領域ユニットU1~U3は、アクティブ領域9をマトリクス状に区画する複数の正方形状の領域内に予め定められたレイアウトで配置されている。
In this embodiment, each of the first to third functional element forming region units U 1 to U 3 has a rectangular shape (square shape) in a plan view with substantially the same area, and the active regions are arranged in a predetermined layout. 9 are arranged in a matrix. From another point of view, the first to third functional element formation region units U 1 to U 3 are arranged in a predetermined layout within a plurality of square regions partitioning the
第1機能素子形成領域ユニットU1は、熱の発生を抑制すべき領域、本実施形態では、アクティブ領域9の中央部に設けられている。第3機能素子形成領域ユニットU3は、第1機能素子形成領域ユニットU1を取り囲むように当該第1機能素子形成領域ユニットU1の周囲に配置されている。複数の第3機能素子形成領域ユニットU3は、平面視において環状(四角環状)の領域XAを形成している。
The first functional element forming region unit U1 is provided in the central portion of the
第2機能素子形成領域ユニットU2は、領域XAを取り囲むように、当該領域XAの周囲に配置されている。これにより、複数の第2機能素子形成領域ユニットU2は、平面視において環状(四角環状)の領域XBを形成している。このようにして、本実施形態では、アクティブ領域9の中央部から周縁部に向けて、単位面積当たりに占めるチャネル形成領域13の面積が徐々に増加する構成とされている。
The second functional element forming area unit U2 is arranged around the area XA so as to surround the area XA . Thus, the plurality of second functional element forming area units U2 form an annular (square annular) area XB in a plan view. Thus, in this embodiment, the area of the
以下、図18A~図18Cを参照して、第1~第3機能素子形成領域ユニットU1~U3の具体的な平面構造について説明する。図18Aは、図17に示される第1機能素子形成領域15(第1機能素子形成領域ユニットU1)を示す拡大平面図である。図18Bは、図17に示される第2機能素子形成領域16(第2機能素子形成領域ユニットU2)を示す拡大平面図である。図18Cは、図17に示される第3機能素子形成領域17(第3機能素子形成領域ユニットU3)を示す拡大平面図である。 A specific planar structure of the first to third functional element formation region units U 1 to U 3 will be described below with reference to FIGS. 18A to 18C. 18A is an enlarged plan view showing the first functional element formation region 15 (first functional element formation region unit U 1 ) shown in FIG. 17. FIG. 18B is an enlarged plan view showing the second functional element formation region 16 (second functional element formation region unit U 2 ) shown in FIG. 17. FIG. 18C is an enlarged plan view showing the third functional element formation region 17 (third functional element formation region unit U 3 ) shown in FIG. 17. FIG.
図18A~図18Cを参照して、第1~第3機能素子形成領域ユニットU1~U3は、単位面積当たりに占めるチャネル形成領域13の面積が調整されて、第1~第3機能素子形成領域15~17のレイアウトが変更されている。以下では、各トレンチゲート構造54間の領域(つまり、機能素子形成領域14)全域にチャネル形成領域13が存在する場合を、単位面積当たりに占めるチャネル形成領域13の面積の割合が100%であると定義して説明する。
18A to 18C, the first to third functional element forming region units U 1 to U 3 are adjusted in the area of the
図18Aを参照して、第1機能素子形成領域ユニットU1は、単位面積当たりに占めるチャネル形成領域13の面積の割合が25%程度とされた複数の第1機能素子形成領域15を含む。図18Bを参照して、第2機能素子形成領域ユニットU2は、単位面積当たりに占めるチャネル形成領域13の面積の割合が75%程度とされた複数の第2機能素子形成領域16を含む。図18Cを参照して、第3機能素子形成領域ユニットU3は、単位面積当たりに占めるチャネル形成領域13の面積の割合が50%程度とされた複数の第3機能素子形成領域17を含む。
Referring to FIG. 18A, first functional element formation region unit U1 includes a plurality of first functional
図18A~図18Cを参照して、本実施形態では、複数のチャネル形成領域13が、千鳥状の配列または葛折り状を基調としたレイアウトで第1~第3機能素子形成領域15~17に形成されている。
図18Aを参照して、第1機能素子形成領域ユニットU1の各第1機能素子形成領域15において、複数のチャネル形成領域13は、トレンチゲート構造54の長さ方向に沿って千鳥状に配列されている。各トレンチゲート構造54について見ると、複数のチャネル形成領域13は、トレンチゲート構造54の長さ方向に沿って、各トレンチゲート構造54の一方の側面側および他方の側面側に交互に間隔を空けて配列されている。複数のチャネル形成領域13は、トレンチゲート構造54と交差する横方向の一方の側面側または他方の側面側のみに配置されている。
18A to 18C, in the present embodiment, a plurality of
Referring to FIG. 18A, in each first functional
第1機能素子形成領域ユニットU1では、このような構成によって単位面積当たりに占めるチャネル形成領域13の面積の割合が25%程度とされている。第1機能素子形成領域ユニットU1では、トレンチゲート構造54の一方の側面側または他方の側面側に他のチャネル形成領域13から間隔を空けてチャネル形成領域13が配置されているので、熱の発生源を効果的に分散させることができる。
In the first functional element forming region unit U1, the proportion of the area of the
また、一方の側面側に配置されたチャネル形成領域13が、トレンチゲート構造54を挟んで他方の側面側に配置されたチャネル形成領域13に対向しない。したがって、トレンチゲート構造54と交差する横方向に関して、複数の熱の発生源がトレンチゲート構造54を挟んで互いに対向することがない。これにより、一つのチャネル形成領域13で発生した熱が他のチャネル形成領域13に伝搬されるのを抑制できるから、熱干渉の発生を効果的に抑制できる。このようにして、第1機能素子形成領域ユニットU1は、温度上昇を効果的に抑制できる構成とされている。
Moreover, the
図18Bを参照して、第2機能素子形成領域ユニットU2の各第2機能素子形成領域16は、図18Aに示される構成において、トレンチゲート構造54の長さ方向に沿う各チャネル形成領域13の幅を当該長さ方向に沿って延長したものである。トレンチゲート構造54と交差する横方向において、一方のトレンチゲート構造54側に形成されたチャネル形成領域13は、他方のトレンチゲート構造54側に形成されたチャネル形成領域13と一体的に形成されている。このようにして、葛折り状のチャネル形成領域13が各第2機能素子形成領域16に形成されている。第2機能素子形成領域ユニットU2では、このような構成によって単位面積当たりに占めるチャネル形成領域13の面積の割合が75%程度とされている。
Referring to FIG. 18B, each second functional
図18Cを参照して、第3機能素子形成領域ユニットU3の各第3機能素子形成領域17は、図18Aに示される構成において、トレンチゲート構造54の長さ方向に沿う各チャネル形成領域13の幅を当該長さ方向に沿って延長したものである。第3機能素子形成領域ユニットU3では、このような構成によって単位面積当たりに占めるチャネル形成領域13の面積の割合が50%程度とされている。
Referring to FIG. 18C, each third functional
本実施形態では、単位面積当たりに占めるチャネル形成領域13の面積の割合が25%,50%,75%程度とされた第1~第3機能素子形成領域15~17が採用された例について説明した。しかし、単位面積当たりに占めるチャネル形成領域13の面積の割合は、各機能素子形成領域14(各第1~第3機能素子形成領域15~17)において、0%以上100%以下の範囲で適宜変更されてもよい。たとえば、一つの機能素子形成領域ユニット内に、単位面積当たりに占めるチャネル形成領域13の面積の割合が0%以上100%以下の範囲で異なる複数の機能素子形成領域14が含まれていてもよい。
<機能素子形成領域の断面構造>
次に、図19Aおよび図19Bを参照して、第1~第3機能素子形成領域ユニットU1~U3の具体的な断面構造について説明する。図19Aは、図18Aに示されるXIXA-XIXA線に沿う縦断面図である。図19Bは、図18Aに示されるXIXB-XIXB線に沿う縦断面図である。なお、第2機能素子形成領域ユニットU2および第3機能素子形成領域ユニットU3は、図18A~図18Cからも明らかなように第1機能素子形成領域ユニットU1とほぼ同様の断面構造を有しているので、その説明を省略する。
In this embodiment, an example in which the first to third functional
<Cross-sectional structure of functional element forming region>
Next, specific cross-sectional structures of the first to third functional element formation region units U 1 to U 3 will be described with reference to FIGS. 19A and 19B. FIG. 19A is a longitudinal sectional view along line XIXA--XIXA shown in FIG. 18A. FIG. 19B is a vertical cross-sectional view along line XIXB-XIXB shown in FIG. 18A. As is clear from FIGS. 18A to 18C, the second functional element formation region unit U2 and the third functional element formation region unit U3 have substantially the same cross-sectional structure as the first functional element formation region unit U1. Therefore, the description thereof is omitted.
図19Aおよび図19Bを参照して、前述の基板2には、n+型の半導体基板20と、半導体基板20上に形成されたn-型のエピタキシャル層55とが含まれる。半導体基板20およびエピタキシャル層55によって、ドレイン領域56が形成されている。基板2の表面はエピタキシャル層55によって形成されており、基板2の裏面は半導体基板20により形成されている。
19A and 19B, the
基板2の表面側には、前述のソースメタル10が形成されており、基板2の裏面側にはドレインメタル57が形成されている。ドレインメタル57は、前述の第1電極112aに対応していてもよい。前述のトレンチゲート構造54は、エピタキシャル層55の表層部に作り込まれており、当該エピタキシャル層55を掘り下げて形成されたトレンチ24と、ゲート絶縁膜25を挟んでトレンチ24に埋め込まれたゲート電極26とを含む。
The
図19Aおよび図19Bでは、トレンチ24が、エピタキシャル層55の表面に対してほぼ垂直に形成された例を示している。しかし、その深さ方向に沿って開口幅が徐々に狭まる断面視テーパ形状のトレンチ24が形成されていてもよい。また、図19Aおよび図19Bでは、トレンチ24の底部がトレンチ24の側面から外方に向かって丸みを帯びるように形成されている例を示している。しかし、トレンチ24の底部は、エピタキシャル層55の表面に対して平行となるように形成されていてもよい。
19A and 19B show an example in which the
トレンチゲート構造54の側方(両側面側)には、基板2の表面側から深さ方向に向けてn+型のソース領域27、p-型のボディ領域28およびドレイン領域56(エピタキシャル層55)が順に設けられている。ソース領域27、ボディ領域28およびドレイン領域56はいずれもトレンチゲート構造54に接するように形成されており、ゲート絶縁膜25を挟んでゲート電極26に対向している。
On the sides (both side surfaces) of the
ボディ領域28は、隣り合うトレンチゲート構造54間において、一方側のトレンチゲート構造54と他方側のトレンチゲート構造54とによって共有されている。ソース領域27は、ボディ領域28の表面から露出するように形成されている。ソース領域27の平面形状は、チャネル形成領域13の平面形状に対応している。ソース領域27の下方において、トレンチゲート構造54の側面を形成するボディ領域28がチャネル形成領域13である。チャネル形成領域13におけるチャネルの形成は、トレンチゲート構造54(ゲート電極26)により制御される。
したがって、前述のチャネル形成領域13の面積とは、平面視において電流経路となる領域の面積で定義される。より具体的には、チャネル形成領域13の面積とは、平面視においてソース領域27がボディ領域28を挟んでドレイン領域56(エピタキシャル層55)に対向する対向面積で定義される。
複数のトレンチゲート構造54間には、さらに、ソース領域27外のボディ領域28の表面から露出するようにp+型のボディコンタクト領域30が形成されている(図18A~図18Cも併せて参照。)。ボディコンタクト領域30は、トレンチゲート構造54の側面に接するように形成されており、ゲート絶縁膜25を挟んでゲート電極26と対向している。ボディコンタクト領域30の底部は、ボディ領域28の底部とソース領域27の底部との間の領域に位置している。
Therefore, the area of the
A p + -type
図19Aおよび図19Bでは、ボディコンタクト領域30におけるトレンチゲート構造54に接しない側の端部がソース領域27を選択的に被覆するオーバラップ部を含む例が示されている。しかし、オーバラップ部を含まないボディコンタクト領域30が設けられていてもよい。また、ボディコンタクト領域30が存在しない構成が採用されてもよい。この場合、ボディ領域28がソース領域27外のエピタキシャル層55の表面から露出する構成となる。
FIGS. 19A and 19B show an example in which the end portion of the
エピタキシャル層55の表面上には、トレンチゲート構造54を被覆するように、表面絶縁膜58が形成されている。表面絶縁膜58には、ソース領域27およびボディコンタクト領域30を選択的に露出させるコンタクト孔59が形成されている。前述のソースメタル10は、表面絶縁膜58上からコンタクト孔59に入り込み、当該コンタクト孔59内でソース領域27およびボディコンタクト領域30に電気的に接続されている。
<半導体装置の効果>
次に、図20および図21を参照して、半導体装置1の効果について説明する。図20は、オン抵抗RON-ダイナミッククランプ耐量Eac特性を示すグラフである。図20において、縦軸はダイナミッククランプ耐量Eac[mJ/mm2]であり、横軸はオン抵抗RON[mΩ・mm2]である。図20のグラフには、プロットP1、プロットP2、プロットP3およびこれら3つのプロットP1,P2,P3を結ぶ近似直線Aが示されている。
A
<Effect of semiconductor device>
Next, effects of the
プロットP1は、アクティブ領域9内に第1機能素子形成領域ユニットU1(チャネル形成領域13の占める面積の割合=25%)のみをマトリクス状に敷き詰めた場合の、オン抵抗RON-ダイナミッククランプ耐量Eac特性を示している。
プロットP2は、アクティブ領域9内に第2機能素子形成領域ユニットU2(チャネル形成領域13の占める面積の割合=75%)のみをマトリクス状に敷き詰めた場合の、オン抵抗RON-ダイナミッククランプ耐量Eac特性を示している。
A plot P 1 shows the on-resistance R ON vs. dynamic clamp when only the first functional element formation region units U 1 (ratio of the area occupied by the
A plot P 2 plots the ON resistance R ON vs. the dynamic clamp when only the second functional element formation region units U 2 (ratio of the area occupied by the
プロットP3は、アクティブ領域9内に第3機能素子形成領域ユニットU3(チャネル形成領域13の占める面積の割合=50%)のみをマトリクス状に敷き詰めた場合の、オン抵抗RON-ダイナミッククランプ耐量Eac特性を示している。
近似直線Aから、単位面積当たりに占めるチャネル形成領域13の面積と、オン抵抗RONとは反比例の関係にあることが理解される。つまり、単位面積当たりに占めるチャネル形成領域13の面積が増加すると、オン抵抗RONは減少し、単位面積当たりに占めるチャネル形成領域13の面積が減少すると、オン抵抗RONは増加する。
A plot P 3 shows the on-resistance R ON vs. dynamic clamp when only the third functional element formation region units U 3 (ratio of the area occupied by the
From the approximate straight line A, it can be understood that the area of the
また、近似直線Aから、単位面積当たりに占めるチャネル形成領域13の面積と、ダイナミッククランプ耐量Eacとは反比例の関係にあることが理解される。つまり、単位面積当たりに占めるチャネル形成領域13の面積が増加すると、ダイナミッククランプ耐量Eacは減少し、単位面積当たりに占めるチャネル形成領域13の面積が減少すると、ダイナミッククランプ耐量Eacは増加する。
Further, from the approximation line A, it is understood that the area of the
プロットP1を参照して、アクティブ領域9内に第1機能素子形成領域ユニットU1(チャネル形成領域13の占める面積の割合=25%)のみをマトリクス状に敷き詰めた場合には、比較的高い良好なダイナミッククランプ耐量Eacを実現できるが、比較的高いオン抵抗RONとなる。一方、プロットP2を参照して、アクティブ領域9内に第2機能素子形成領域ユニットU2(チャネル形成領域13の占める面積の割合=75%)のみをマトリクス状に敷き詰めた場合には、比較的低い良好なオン抵抗RONを実現できるが、比較的低いダイナミッククランプ耐量Eacとなる。
Referring to plot P 1 , when only first functional element formation region units U 1 (ratio of area occupied by
このことから、ダイナミッククランプ耐量Eacとオン抵抗RONとの間には、背反の関係が存在していることが理解される。したがって、一つのアクティブ領域9という限られた領域(面積)内に、単位面積あたりに占めるチャネル形成領域13の面積が異なる種々の機能素子形成領域14を混在させることによって、近似直線Aから外れた領域にオン抵抗RONおよびダイナミッククランプ耐量Eacの値を設定できることが理解される。
From this, it is understood that there is a trade- off relationship between the dynamic clamping capability Eac and the on-resistance RON. Therefore, by mixing various functional
そこで、本実施形態では、発熱量が少なく、かつ、ダイナミッククランプ耐量Eacが大きい構成とされた第1機能素子形成領域ユニットU1を、熱の発生を抑制すべき領域、つまり、アクティブ領域9の中央部に配置されている。これにより、アクティブ領域9の温度上昇を効果的に抑制できると共に、アクティブ領域9の中央部が過渡的かつ局所的に高温になるのも抑制できる。また、第1機能素子形成領域ユニットU1によって、ダイナミッククランプ耐量Eacを増加させることができる。
Therefore, in the present embodiment, the first functional element formation region unit U1, which is configured to generate less heat and have a greater dynamic clamping tolerance Eac , is placed in the region where heat generation is to be suppressed, that is, the
その一方で、熱の発生を抑制すべき領域外の領域に、単位面積当たりに占めるチャネル形成領域13の面積が第1機能素子形成領域ユニットU1よりも大きい第2機能素子形成領域ユニットU2を配置している。したがって、第2機能素子形成領域ユニットU2では、相対的に大きい面積のチャネル形成領域13によって比較的に広い面積の電流経路を確保できるから、第1機能素子形成領域ユニットU1等と併存させることによって、電流経路が全体的に減少するのを抑制できる。これにより、熱の発生を抑制すべき領域外の領域を利用して、オン抵抗が増加するのを抑制できる。
On the other hand, a second functional element formation region unit U2 having a larger area of the
また、本実施形態では、第1機能素子形成領域15(第1機能素子形成領域ユニットU1)および第2機能素子形成領域16(第2機能素子形成領域ユニットU2)の間の領域に、第3機能素子形成領域17(第3機能素子形成領域ユニットU3)を設けている。第3機能素子形成領域17(第3機能素子形成領域ユニットU3)は、第1機能素子形成領域15(第1機能素子形成領域ユニットU1)と第2機能素子形成領域16(第2機能素子形成領域ユニットU2)との間のオン抵抗RON-ダイナミッククランプ耐量Eac特性を有している。これにより、第1機能素子形成領域ユニットU1および第2機能素子形成領域ユニットU2間の急激な特性の変動を抑制できると共に、オン抵抗RON-ダイナミッククランプ耐量Eac特性を所望の特性により一層良好に合わせ込むことが可能となる。 In addition, in the present embodiment, in the region between the first functional element forming region 15 (first functional element forming region unit U 1 ) and the second functional element forming region 16 (second functional element forming region unit U 2 ), A third functional element forming region 17 (third functional element forming region unit U 3 ) is provided. The third functional element forming region 17 (third functional element forming region unit U 3 ) consists of the first functional element forming region 15 (first functional element forming region unit U 1 ) and the second functional element forming region 16 (second functional element forming region unit U 1 ). It has an on-resistance R ON -dynamic clamping capability E ac characteristic between the element formation region unit U 2 ). As a result, it is possible to suppress abrupt changes in characteristics between the first functional element forming region unit U1 and the second functional element forming region unit U2, and to adjust the on-resistance R ON -dynamic clamping capability E ac characteristic to the desired characteristic. Better matching is possible.
図21は、ボンディングワイヤ53と第2機能素子形成領域ユニットU2との配置の関係を説明するための平面図である。なお、図21は、前述のアクティブ領域9の簡略図であり、説明の便宜上、第2機能素子形成領域ユニットU2に濃いクロスハッチングを付して示している。
図21を参照して、第2機能素子形成領域ユニットU2は、平面視においてボンディングワイヤ53の端部(ボンディングワイヤ53とソースメタル10との接続部)と重なる領域に設けられている。アクティブ領域9で発生した熱は、通常、ソースメタル10を介して外部に放散するという伝搬経路をとる。これに対して、ボンディングワイヤ53の端部またはこれに近い領域では、アクティブ領域9で発生した熱は、ソースメタル10に加えてボンディングワイヤ53を介して外部に放散するという伝搬経路をとることができる。
FIG. 21 is a plan view for explaining the arrangement relationship between the
Referring to FIG. 21, second functional element forming region unit U2 is provided in a region overlapping with the end of bonding wire 53 (connection portion between
そこで、比較的発熱量の多い第2機能素子形成領域ユニットU2を、平面視においてボンディングワイヤ53の端部と重なる領域に設けることによって、第2機能素子形成領域ユニットU2で発生した熱をソースメタル10に加えてボンディングワイヤ53によって外部に放散させることが可能となる。これにより、アクティブ領域9内の温度上昇(基板2内の温度上昇)を効果的に抑制できる。また、これにより、オン抵抗RONの増加を良好に抑制でき、ダイナミッククランプ耐量Eacを良好に増加させることができる。
Therefore, by providing the second functional element formation region unit U2, which generates a relatively large amount of heat, in a region that overlaps with the end of the
このような構成において、ソースメタル10は、熱伝導率の比較的高い導電材料、たとえば、銅またはアルミニウムを含むことが好ましい。ソースメタル10は、めっき法により形成された銅めっき膜であってもよい。同様に、ボンディングワイヤ53は、熱伝導率の比較的高い導電材料、たとえば、銅またはアルミニウムを含むことが好ましい。銅またはアルミニウムを含むソースメタル10およびボンディングワイヤ53を採用することにより、放熱性をより一層向上させることができる。
In such a configuration,
本実施形態では、ボンディングワイヤ53の端部が、平面視においてアクティブ領域9の周縁部に配置された例について説明した。しかし、ボンディングワイヤ53の端部は、図22に示すように、平面視においてアクティブ領域9内のあらゆる部分に設けられ得る。このような構成の場合には、ボンディングワイヤ53の端部の位置に合わせて、第2機能素子形成領域ユニットU2を配置すればよい。この構成において、第1機能素子形成領域ユニットU1および第3機能素子形成領域ユニットU3は、第2機能素子形成領域ユニットU2外の領域において、熱の発生を抑制すべき領域や、その領域の周辺に選択的に配置されていてもよい。
In the present embodiment, the example in which the end portion of the
以上のように、本実施形態に係る半導体装置1によれば、チャネル形成領域13のレイアウトを工夫することにより温度上昇を抑制できる。また、本実施形態に係る半導体装置1によれば、オン抵抗RONの増加を抑制しつつ、ダイナミッククランプ耐量Eacを増加させることができる。
<パワーMISFETの製造方法>
次に、図23A~図23Gを参照して、アクティブ領域9に形成されたパワーMISFETの製造方法の一例について説明する。図23A~図23Gは、パワーMISFETの製造方法の一工程を示す縦断面図である。図23A~図23Gは、図19Aに対応する部分の縦断面図である。
As described above, according to the
<Manufacturing Method of Power MISFET>
Next, an example of a method of manufacturing the power MISFET formed in the
まず、図23Aに示されるように、半導体基板20と、半導体基板20上に形成されたエピタキシャル層55とを含む基板2が準備される。次に、ボディ領域28を形成すべき領域に選択的に開口を有するイオン注入マスク(図示せず)が基板2上に形成される。そして、当該イオン注入マスクを介してp型不純物がエピタキシャル層55(基板2)の表層部に注入される。これにより、エピタキシャル層55の表層部にボディ領域28が形成される。ボディ領域28が形成された後、イオン注入マスクが除去される。
First, as shown in FIG. 23A,
次に、図23Bに示されるように、トレンチ24を形成すべき領域に選択的に開口35aを有するハードマスク35がエピタキシャル層55上に形成される。そして、ハードマスク35を介するエッチングにより、エピタキシャル層55の表層部が選択的に除去される。これにより、複数のトレンチ24が形成される。トレンチ24が形成された後、ハードマスク35が除去される。
Next, as shown in FIG. 23B, a
次に、図23Cに示されるように、たとえば熱酸化法により、トレンチ24の内壁面に酸化シリコンからなるゲート絶縁膜25が形成される。ゲート絶縁膜25は、たとえばCVD法によってトレンチ24の内壁面に絶縁材料を堆積させることによって形成されてもよい。
次に、図23Dに示されるように、たとえばCVD法により、電極材料(たとえばポリシリコン)がトレンチ24を埋めてエピタキシャル層55を被覆するように堆積される。その後、堆積された電極材料の層が選択的にエッチバックされて、トレンチ24内にゲート電極26が形成される。これにより、トレンチゲート構造54が得られる。
Next, as shown in FIG. 23C, a
Next, as shown in FIG. 23D, an electrode material (eg, polysilicon) is deposited to fill the
次に、図23Eに示されるように、ソース領域27およびボディコンタクト領域30が、ボディ領域28の表層部に形成される。ソース領域27は、当該ソース領域27を形成すべき領域に選択的に開口を有するイオン注入マスクを介するn型不純物の注入によって形成される。これにより、平面視において、単位面積当たりに占める面積が相対的に小さくされたソース領域27と、平面視において、単位面積当たりに占める面積が相対的に大きくされたソース領域27とが選択的に形成される。つまり、これにより、第1機能素子形成領域15(第1機能素子形成領域ユニットU1)と、第2機能素子形成領域16(第2機能素子形成領域ユニットU2)と、第3機能素子形成領域17(第3機能素子形成領域ユニットU3)とが形成される。
Next, as shown in FIG. 23E ,
ボディコンタクト領域30は、当該ボディコンタクト領域30を形成すべき領域に選択的に開口を有するイオン注入マスクを介するp型不純物の注入によって形成される。
次に、図23Fに示されるように、たとえばCVD法によって絶縁材料(本実施形態では、酸化シリコン)がエピタキシャル層55上に堆積される。これにより、エピタキシャル層55上に表面絶縁膜58が形成される。次に、表面絶縁膜58が選択的にエッチングされて、ソース領域27およびボディコンタクト領域30を選択的に露出させるコンタクト孔59が表面絶縁膜58に形成される。
The
Next, as shown in FIG. 23F, an insulating material (silicon oxide in this embodiment) is deposited on the
その後、図23Gに示されるように、たとえば銅めっき法により、表面絶縁膜58上にソースメタル10となる銅めっき膜が形成される。ソースメタル10は、スパッタ法により形成されたアルミニウム膜であってもよい。また、たとえばスパッタ法により、基板2の裏面側にドレインメタル57となるアルミニウム膜が形成される。ドレインメタル57は、たとえば銅めっき法により形成された銅めっき膜であってもよい。以上の工程を経て、パワーMISFET(スイッチング回路3)が製造される。
Thereafter, as shown in FIG. 23G, a copper plating film that will become the
なお、パワーMISFET(スイッチング回路3)に加えて、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7および低電圧誤動作防止回路8も、同一の基板2上に形成される。したがって、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7および低電圧誤動作防止回路8を形成する工程の一部を利用して、パワーMISFET(スイッチング回路3)の一部を形成するようにしてもよい。
In addition to the power MISFET (switching circuit 3), the
これとは反対に、パワーMISFET(スイッチング回路3)の工程の一部を利用して、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7および低電圧誤動作防止回路8の一部を形成してもよい。つまり、電流センサ回路48、温度センサ回路5、過電流保護回路49、過熱保護回路7および低電圧誤動作防止回路8を形成する工程の一部と、パワーMISFET(スイッチング回路3)を形成する工程の一部とを共通化することにより、半導体装置1の製造工数を削減できる。
<半導体パッケージ>
半導体装置1は、図1~図14で示した半導体パッケージの他、図24に示すように半導体パッケージ41に組み込まれていてもよい。図24は、半導体装置1が組み込まれた半導体パッケージ41を示す平面図であり、その一部が切り欠いて示されている。
On the contrary, using part of the process of the power MISFET (switching circuit 3), the
<Semiconductor package>
The
図24に示すように、半導体パッケージ41は、TO-220等のいわゆるTO(Transistor Outline)系の樹脂パッケージである。半導体パッケージ41は、半導体装置1と、半導体装置1が載置されるダイパッド42と、ダイパッド42の周囲に配置された複数のリード43と、これらを封止するモールド樹脂44とを含む。半導体装置1は、たとえば導電性接合材(半田)を介してダイパッド42に接合されている。
As shown in FIG. 24, the
複数のリード43には、3つの端子45,46,47が含まれる。3つの端子45,46,47は、ダイパッド42の一方側に互いに間隔を空けて配置されている。3つの端子45,46,47のうち中央の端子46は、ダイパッド42の一方側端部に一体的に形成されている。3つの端子のうち両側の端子45,47は、ダイパッド42から間隔を空けて配置されている。両側の端子45,47は、それぞれボンディングワイヤ53を介して半導体装置1の所定部分に、選択的に電気的に接続されている。3つの端子45,46,47の一部は、外部接続される外部端子としてモールド樹脂44から露出している。
The multiple leads 43 include three
図24では、ダイパッド42の他方側端部42a(リード43が配置された側とは反対側の端部)がモールド樹脂44から露出しており、放熱器としての機能を備えている構成を示している。しかし、ダイパッド42の他方側端部42aがモールド樹脂44により被覆された構成が採用されてもよい。
なお、半導体装置1が組み込まれる半導体パッケージの形態は、図24に示される形態に制限されない。したがって、半導体装置1は、SOP(Small Outline Package)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、SOJ(Small Outline J-leaded Package)等の公知の半導体パッケージや、これらに類する種々の半導体パッケージに組み込まれてもよい。
FIG. 24 shows a configuration in which the
The form of the semiconductor package in which the
以上、本開示の実施形態について説明したが、本開示はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、第1機能素子形成領域ユニットU1が、熱の発生を抑制すべき領域としてアクティブ領域9の中央部に設けられた例について説明した。しかし、アクティブ領域9の周辺に設けられた種々の回路48,5,49,7,8(図15Aおよび図15B参照)とのレイアウトの兼ね合いによっては、高温になる領域がアクティブ領域9の中央部以外の領域にも発生することがある。このような場合には、その高温となる領域に第1機能素子形成領域15(第1機能素子形成領域ユニットU1)が配置されていてもよい。また、平面視においてこのような高温領域に重なるようにボンディングワイヤ53の端部(ボンディングワイヤ53とソースメタル10との接続部)が配置されていてもよい。
Although the embodiments of the present disclosure have been described above, the present disclosure can also be implemented in other forms.
For example, in the above-described embodiments, the example in which the first functional element formation region unit U1 is provided in the central portion of the
また、前述の実施形態において、第1機能素子形成領域ユニットU1が平面視においてボンディングワイヤ53の端部(ボンディングワイヤ53とソースメタル10との接続部)と重なる領域に設けられていてもよい。この構成によれば、第1機能素子形成領域ユニットU1における温度上昇をより一層抑制できる。
また、前述の実施形態では、直線状に延びる複数のトレンチゲート構造54が形成された例について説明した。しかし、トレンチゲート構造54と交差する横方向に延びる複数のトレンチゲート構造54を、直線状に延びる複数のトレンチゲート構造54と一体的に形成することにより、平面視格子状のトレンチゲート構造54としてもよい。
Further, in the above-described embodiment, the first functional element formation region unit U1 may be provided in a region that overlaps the end portion of the bonding wire 53 (the connection portion between the
Further, in the above-described embodiments, an example in which a plurality of
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。
また、前述の実施形態において、基板2は、n型の半導体基板20に代えてp型の半導体基板20を含んでいてもよい。つまり、アクティブ領域9には、MISFETに代えてIGBT(Insulated Gate Bipolar Transistor)が形成されることによって、当該IGBTを含むスイッチング回路3が形成されていてもよい。この場合、ドレイン領域56およびドレインメタル57がIGBTのコレクタ領域およびコレクタメタルに相当し、ソースメタル10およびソース領域27がIGBTのエミッタメタルおよびエミッタ領域に相当する。
Also, in the above-described embodiments, a configuration in which the conductivity type of each semiconductor portion is reversed may be employed. That is, the p-type portion may be n-type, and the n-type portion may be p-type.
Also, in the above-described embodiments, the
半導体装置1は、たとえば、自動車(電気自動車を含む)、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、半導体装置1は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも組み込むことができる他、アナログ制御電源、デジタル制御電源等を構成する回路モジュールにも組み込むことができる。
The
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下の第2の背景技術および課題に関して、次に示す発明が抽出され得る。
<第2の背景技術>
パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などのパワー半導体の性能には、オン抵抗が小さい低損失、高周波領域での高速スイッチング特性、駆動電圧の上昇に対する高破壊耐圧などが要求されている。
In addition, various design changes can be made within the scope of the matters described in the claims.
In addition to the inventions described in the claims, the following inventions can be extracted from the descriptions of this specification and drawings with respect to the following second background art and problems.
<Second Background Art>
The performance of power semiconductors such as power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) is characterized by low on-resistance and low loss, high-speed switching characteristics in the high-frequency region, and high breakdown voltage resistance against increases in drive voltage. etc., are required.
ここで、パワー半導体が適用される自動車の車載ECU(Electronic Control Unit)や家電製品などには、メカニカルリレーやソレノイドコイルなどの誘導性負荷が使用されることが一般的である。この場合においてパワー半導体のスイッチングがなされると、誘導性負荷のインダクタンスに起因した逆起電力が発生し、パワー半導体のドレイン電極とソース電極との間(パワー半導体がパワーMOSFETの場合)に逆電圧が印加される。当該逆電圧がある値以上となったとき、アバランシェ・ブレークダウン(アバランシェ降伏)が発生する。アバランシェ・ブレークダウンがパワー半導体に発生した場合、パワー半導体が発熱し、最終的に破壊に至るおそれがある。 Here, inductive loads such as mechanical relays and solenoid coils are generally used in vehicle-mounted ECUs (Electronic Control Units) and home appliances to which power semiconductors are applied. In this case, when the power semiconductor is switched, a back electromotive force is generated due to the inductance of the inductive load, and a reverse voltage is generated between the drain electrode and the source electrode of the power semiconductor (when the power semiconductor is a power MOSFET). is applied. When the reverse voltage exceeds a certain value, an avalanche breakdown occurs. When an avalanche breakdown occurs in a power semiconductor, the power semiconductor may generate heat and eventually break down.
よって従前は、パワー半導体へのアバランシェ・ブレークダウンの発生を回避すべく、アバランシェダイオードなどを用いたアクティブクランプ回路を併設するといった方策が講じられてきたが、部品点数の削減や電子機器の小型化のため、現在は、アバランシェ・ブレークダウンに対するパワー半導体の耐久性の向上、すなわちパワー半導体のアバランシェ耐量の向上が図られるようになってきている。 Therefore, in the past, in order to avoid the occurrence of avalanche breakdown in power semiconductors, measures such as installing active clamp circuits using avalanche diodes etc. have been taken, but this has led to the reduction of the number of parts and the miniaturization of electronic devices. Therefore, at present, efforts are being made to improve the durability of power semiconductors against avalanche breakdown, that is, to improve the avalanche resistance of power semiconductors.
たとえば複数のトレンチゲートが形成されたパワーMOSFETのようなパワー半導体においては、相互のトレンチゲートの間隔を広く確保することによってアバランシェ耐量の向上を図ることができる。ただし、トレンチゲートの間隔を広く確保するとチャンネルの密度が低下し、オン抵抗が増大するという課題がある。
そこで、特許文献2に開示されているように、半導体素子におけるそれぞれのトレンチゲートの諸元(長さおよび幅)を個別に設定し、1つの半導体素子においてチャンネル密度が低く設定された領域と、チャンネル密度が高く設定された領域とを形成することにより、オン抵抗の上昇を抑制しつつ、アバランシェ耐量の向上を図った半導体装置が提案されている。ただし、当該半導体装置には、半導体素子の回路設計が従来よりも複雑化し、装置のコストが上昇するという課題がある。
<第2の課題>
下記発明は上記事情に鑑み、半導体素子の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図った半導体装置を提供することをその課題とする。
<第2の課題を解決するための手段>
(項1)
厚さ方向おいて互いに反対側を向く素子主面および素子裏面を有し、前記素子裏面に第1電極が形成され、かつ前記素子主面に第2電極および第3電極が形成された半導体素子と、前記半導体素子を搭載し、かつ前記第1電極に導通する第1パッド部と、前記半導体素子の厚さ方向に対して直角である第1方向に沿って延出する第1端子部とを含む第1リードと、前記第2電極に導通する第2リードと、前記第3電極に導通する第3リードと、前記第1リード、前記第2リードおよび前記第3リードのそれぞれ一部ずつと、前記半導体素子とを覆う封止樹脂と、前記第2電極と前記第2リードとを接続する第1ボンディングワイヤと、を備え、前記第1ボンディングワイヤの先端には、前記第2電極に接するボンディング部が形成され、前記第2電極には、前記ボンディング部に離間して複数の放熱体が形成されていることを特徴とする、半導体装置。
(項2)
前記放熱体の形状は、前記ボンディング部の形状と同一である、項1に記載の半導体装置。
(項3)
前記第1ボンディングワイヤおよび前記放熱体は、ともに同一の金属からなる、項2に記載の半導体装置。
(項4)
前記第1ボンディングワイヤおよび前記放熱体は、ともにCuからなる、項3に記載の半導体装置。
(項5)
前記放熱体の直径は、60~100μmである、項2ないし4のいずれかに記載の半導体装置。
(項6)
前記放熱体の高さは、10~30μmである、項2ないし4のいずれかに記載の半導体装置。
(項7)
前記第1ボンディングワイヤのワイヤ径は、30~70μmである、項2ないし6のいずれかに記載の半導体装置。
(項8)
前記第2電極において、前記ボンディング部および前記複数の放熱体は、格子状に配置されている、項1ないし7のいずれかに記載の半導体装置。
(項9)
前記第1ボンディングワイヤは複数からなり、複数の前記第1ボンディングワイヤによって前記第2電極と前記第2リードとが接続されている、項1ないし8のいずれかに記載の半導体装置。
(項10)
前記第2電極の面積は、前記第3電極の面積よりも大である、項1ないし9のいずれかに記載の半導体装置。
(項11)
前記第2電極および前記第3電極の双方は、互いに積層されたCu層およびAl層から構成される、項10に記載の半導体装置。
(項12)
前記素子主面には、電気絶縁性を有し、かつ前記第2電極および前記第3電極の周囲を取り囲むパッシベーション膜が形成されている、項10または11に記載の半導体装置。
(項13)
前記半導体素子は、パワーMOSFETまたはIGBTである、項1ないし12のいずれかに記載の半導体装置。
(項14)
前記封止樹脂は、電気絶縁性を有する熱硬化性の合成樹脂である、項1ないし13のいずれかに記載の半導体装置。
(項15)
前記封止樹脂は、エポキシ樹脂である、項14に記載の半導体装置。
(項16)
前記封止樹脂は、前記半導体素子の厚さ方向において互いに反対側を向く樹脂主面および樹脂裏面を有し、前記樹脂裏面から前記第1パッド部の一部が露出している、項1ないし15のいずれかに記載の半導体装置。
(項17)
前記第2リードおよび前記第3リードは、ともに前記第1方向に沿って延出し、前記半導体素子の厚さ方向および前記第1方向に対していずれも直角である方向において、前記第1端子部は、前記第2リードと前記第3リードとの間に位置している、項16に記載の半導体装置。
(項18)
前記半導体素子の厚さ方向において、前記樹脂主面から前記第1パッド部までに至る本体挿通孔が形成され、前記本体挿通孔の孔壁は、前記封止樹脂によって形成されている、項17に記載の半導体装置。
(項19)
前記第2リードおよび前記第3リードは、前記第1方向とは反対方向である第2方向に沿って延出し、前記樹脂裏面から前記第1端子部、前記第2リードおよび前記第3リードのそれぞれ一部ずつが露出している、項16に記載の半導体装置。
(項20)
前記第1リード、前記第2リードおよび前記第3リードは、いずれもCuを主成分とする合金からなる、項1ないし19のいずれかに記載の半導体装置。
(項21)
前記封止樹脂から露出した前記第1リード、前記第2リードおよび前記第3リードのそれぞれの部分を覆う外装めっき層を備える、項1ないし20のいずれかに記載の半導体装置。
(項22)
前記外装めっき層は、Snを主成分とする合金からなる、項21に記載の半導体装置。
(項23)
前記封止樹脂に覆われた前記第1リード、前記第2リードおよび前記第3リードのそれぞれの部分に形成された内装めっき層を備える、項1ないし22のいずれかに記載の半導体装置。
(項24)
前記内装めっき層は、Agからなる、項23に記載の半導体装置。
<第2の課題を解決するための手段による効果>
上記半導体装置は、素子裏面に第1電極が形成され、かつ素子主面に第2電極が形成された半導体素子と、第2電極と第2リードとを接続する第1ボンディングワイヤとを備え、第1ボンディングワイヤの先端には第2電極に接するボンディング部が形成されている。また、第2電極には、ボンディング部に離間して複数の放熱体が形成されている。この場合において半導体素子のスイッチングがなされると、誘導性負荷のインダクタンスによって、第1電極と第2電極との間に逆電圧が印加され、第2電極に熱が発生する。このとき、第2電極に発生した熱は、複数の放熱体により半導体素子の周辺へ放熱されるため、半導体素子の温度上昇が抑制される。よって、当該複数の放熱体を形成することによって、半導体素子におけるトレンチゲートの諸元を変更せずにアバランシェ・ブレークダウンの発生を回避することができるため、その結果、半導体素子のアバランシェ耐量が向上する。したがって、上記半導体装置によれば、半導体素子の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。
For example, in a power semiconductor such as a power MOSFET in which a plurality of trench gates are formed, it is possible to improve the avalanche resistance by ensuring a wide interval between the trench gates. However, securing a wide interval between trench gates lowers the channel density and increases the on-resistance.
Therefore, as disclosed in
<Second issue>
SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a semiconductor device in which an increase in on-resistance is suppressed and avalanche resistance is improved while avoiding complication of the circuit design of a semiconductor element.
<Means for solving the second problem>
(Section 1)
A semiconductor element having an element main surface and an element back surface facing opposite sides in a thickness direction, a first electrode formed on the element back surface, and a second electrode and a third electrode formed on the element main surface. a first pad portion on which the semiconductor element is mounted and electrically connected to the first electrode; and a first terminal portion extending along a first direction perpendicular to the thickness direction of the semiconductor element. a second lead that is electrically connected to the second electrode; a third lead that is electrically connected to the third electrode; and a sealing resin that covers the semiconductor element, and a first bonding wire that connects the second electrode and the second lead, and the tip of the first bonding wire is connected to the second electrode. A semiconductor device, wherein a bonding portion is formed in contact with the second electrode, and a plurality of radiators are formed on the second electrode so as to be spaced apart from the bonding portion.
(Section 2)
(Section 3)
(Section 4)
(Section 5)
5. The semiconductor device according to any one of
(Section 6)
5. The semiconductor device according to any one of
(Section 7)
(Section 8)
(Section 9)
(Section 10)
10. The semiconductor device according to any one of
(Item 11)
(Item 12)
(Item 13)
13. The semiconductor device according to any one of
(Item 14)
(Item 15)
(Item 16)
(Item 17)
The second lead and the third lead both extend along the first direction, and extend in the direction perpendicular to both the thickness direction of the semiconductor element and the first direction, and the first terminal portion.
(Item 18)
(Item 19)
The second lead and the third lead extend in a second direction opposite to the first direction, and the first terminal portion, the second lead, and the third lead extend from the back surface of the resin. 17. The semiconductor device according to
(Section 20)
(Section 21)
(Section 22)
(Section 23)
(Section 24)
<Effect of means for solving the second problem>
The semiconductor device includes a semiconductor element having a first electrode formed on the rear surface of the element and a second electrode formed on the main surface of the element, and a first bonding wire connecting the second electrode and the second lead, A bonding portion contacting the second electrode is formed at the tip of the first bonding wire. Moreover, a plurality of radiators are formed on the second electrode so as to be spaced apart from the bonding portion. In this case, when the semiconductor element is switched, a reverse voltage is applied between the first electrode and the second electrode due to the inductance of the inductive load, and heat is generated in the second electrode. At this time, the heat generated in the second electrode is radiated to the periphery of the semiconductor element by the plurality of radiators, thereby suppressing the temperature rise of the semiconductor element. Therefore, by forming the plurality of heat sinks, the occurrence of avalanche breakdown can be avoided without changing the specifications of the trench gate in the semiconductor element, and as a result, the avalanche resistance of the semiconductor element is improved. do. Therefore, according to the above-described semiconductor device, it is possible to suppress an increase in on-resistance and improve avalanche resistance while avoiding complication of the circuit design of the semiconductor element.
2…基板、4…放熱体、6…封止樹脂、9…アクティブ領域、11…半導体装置(パワーMOSFET・IGBT)、12…接合層、13…チャネル形成領域、14…機能素子形成領域、15…第1機能素子形成領域、16…第2機能素子形成領域、17…第3機能素子形成領域、21…第1リード、22…第2リード、23…第3リード、24…トレンチ、25…ゲート絶縁膜、26…ゲート電極、27…ソース領域、28…ボディ領域、31…第1ボンディングワイヤ、32…第2ボンディングワイヤ、51…外装めっき層、52…内装めっき層、53…ボンディングワイヤ、54…トレンチゲート構造、56…ドレイン領域、61…樹脂主面、62…樹脂裏面、64…本体挿通孔、111…素子主面、111a…第2電極、111b…第3電極、111c…パッシベーション膜、112…素子裏面、112a…第1電極、211…第1パッド部、211a…パッド主面、211b…パッド裏面、211c…パッド貫通孔、212…第1端子部、213…中間連絡部、221…第2パッド部、222…第2端子部、231…第3パッド部、232…第3端子部、311…ボンディング部、631…樹脂第1側面、632…樹脂第2側面、A10…半導体パッケージ、A20…半導体パッケージ、d…直径、Eac…ダイナミッククランプ耐量、h…高さ、RON…オン抵抗、U1…第1機能素子形成領域ユニット、U2…第2機能素子形成領域ユニット、U3…第3機能素子形成領域ユニット、X1…第1方向、X2…第2方向、Y…第3方向、Z…厚さ方向
DESCRIPTION OF
Claims (14)
前記アクティブ領域の中央部に形成された第1機能素子形成領域と、
前記アクティブ領域において前記第1機能素子形成領域の周囲に形成された周囲機能素子形成領域と、
前記基板に形成され、前記第1機能素子形成領域および前記周囲機能素子形成領域の間に連続して同一の方向に沿って直線状に延び、互いに等しい間隔を空けて配列された複数のゲート構造とを含み、
前記第1機能素子形成領域および前記周囲機能素子形成領域は、それぞれ、隣り合う前記ゲート構造の間に電流経路となるチャネル形成領域を含み、
隣り合う前記ゲート構造の間の幅と、前記ゲート構造の長さ方向に沿う単位長さとを乗じることによって得られる所定の単位面積当たりにおいて、前記第1機能素子形成領域の前記単位面積当たりに占める前記チャネル形成領域の第1面積は、前記周囲機能素子形成領域の前記単位面積当たりに占める前記チャネル形成領域の第2面積よりも小さく、
前記第1機能素子形成領域は、前記周囲機能素子形成領域よりも高いオン抵抗を有している、半導体装置。 a substrate having an active region on which functional elements are formed;
a first functional element forming region formed in a central portion of the active region;
a peripheral functional element forming region formed around the first functional element forming region in the active region;
A plurality of gate structures formed on the substrate, linearly extending continuously in the same direction between the first functional element forming region and the peripheral functional element forming region, and arranged at equal intervals. and
each of the first functional element formation region and the peripheral functional element formation region includes a channel formation region serving as a current path between the adjacent gate structures;
In a predetermined unit area obtained by multiplying the width between the adjacent gate structures by the unit length along the length direction of the gate structure, the first functional element forming region occupies the unit area. the first area of the channel forming region is smaller than the second area of the channel forming region per unit area of the peripheral functional element forming region;
The semiconductor device according to claim 1, wherein the first functional element forming region has a higher on-resistance than the peripheral functional element forming region.
前記第3機能素子形成領域が前記第1機能素子形成領域の周囲に配置され、前記第2機能素子形成領域が前記第3機能素子形成領域の周囲に配置されている、請求項1に記載の半導体装置。 The peripheral functional element forming region includes a second functional element forming region and a third functional element forming region having a higher on-resistance than the second functional element forming region,
2. The device according to claim 1, wherein said third functional element forming region is arranged around said first functional element forming region, and said second functional element forming region is arranged around said third functional element forming region. semiconductor device.
前記アクティブ領域の中央部に形成された第1機能素子形成領域と、
前記アクティブ領域において前記第1機能素子形成領域の周囲に形成された周囲機能素子形成領域とを含み、
前記第1機能素子形成領域は、前記周囲機能素子形成領域よりも高いオン抵抗を有しており、
前記周囲機能素子形成領域は、第2機能素子形成領域と、前記第2機能素子形成領域よりも高いオン抵抗を有する第3機能素子形成領域とを含み、
前記第3機能素子形成領域が前記第1機能素子形成領域の周囲に配置され、前記第2機能素子形成領域が前記第3機能素子形成領域の周囲に配置されており、
前記第1機能素子形成領域、前記第2機能素子形成領域および前記第3機能素子形成領域は、それぞれ、同一の方向に沿って直線状に形成された複数本のゲート構造の間に形成され、かつ電流経路となるチャネル形成領域を含み、
前記第1機能素子形成領域の前記チャネル形成領域は、前記ゲート構造の長さ方向に沿って千鳥状に配列された複数のチャネル形成領域を含み、
前記第2機能素子形成領域の前記チャネル形成領域は、葛折り状に形成されている、半導体装置。 a substrate having an active region on which functional elements are formed;
a first functional element forming region formed in a central portion of the active region;
a peripheral functional element forming region formed around the first functional element forming region in the active region;
the first functional element forming region has a higher on-resistance than the peripheral functional element forming region;
The peripheral functional element forming region includes a second functional element forming region and a third functional element forming region having a higher on-resistance than the second functional element forming region,
the third functional element forming region is arranged around the first functional element forming region, and the second functional element forming region is arranged around the third functional element forming region;
the first functional element forming region, the second functional element forming region, and the third functional element forming region are respectively formed between a plurality of gate structures linearly formed along the same direction, and including a channel formation region that serves as a current path,
the channel formation region of the first functional element formation region includes a plurality of channel formation regions arranged in a zigzag pattern along the length direction of the gate structure;
The semiconductor device according to claim 1, wherein the channel formation region of the second functional element formation region is formed in a serpentine shape.
前記アクティブ領域の中央部に形成された第1機能素子形成領域と、
前記アクティブ領域において前記第1機能素子形成領域の周囲に形成された周囲機能素子形成領域とを含み、
前記第1機能素子形成領域は、前記周囲機能素子形成領域よりも高いオン抵抗を有しており、
前記周囲機能素子形成領域は、第2機能素子形成領域と、前記第2機能素子形成領域よりも高いオン抵抗を有する第3機能素子形成領域とを含み、
前記第3機能素子形成領域が前記第1機能素子形成領域の周囲に配置され、前記第2機能素子形成領域が前記第3機能素子形成領域の周囲に配置されており、
前記第1機能素子形成領域、前記第2機能素子形成領域および前記第3機能素子形成領域は、それぞれ、同一の方向に沿って直線状に形成された複数本のゲート構造の間に形成され、かつ電流経路となるチャネル形成領域を含み、
前記第1機能素子形成領域の前記チャネル形成領域は、前記ゲート構造の長さ方向に沿って千鳥状に配列された複数のチャネル形成領域を含み、
前記第3機能素子形成領域の前記チャネル形成領域は、前記ゲート構造の長さ方向に沿って互いに角部で接する千鳥状に配列された複数のチャネル形成領域を含む、半導体装置。 a substrate having an active region on which functional elements are formed;
a first functional element forming region formed in a central portion of the active region;
a peripheral functional element forming region formed around the first functional element forming region in the active region;
the first functional element forming region has a higher on-resistance than the peripheral functional element forming region;
The peripheral functional element forming region includes a second functional element forming region and a third functional element forming region having a higher on-resistance than the second functional element forming region,
the third functional element forming region is arranged around the first functional element forming region, and the second functional element forming region is arranged around the third functional element forming region;
the first functional element forming region, the second functional element forming region, and the third functional element forming region are respectively formed between a plurality of gate structures linearly formed along the same direction, and including a channel formation region that serves as a current path,
the channel formation region of the first functional element formation region includes a plurality of channel formation regions arranged in a zigzag pattern along the length direction of the gate structure;
The semiconductor device, wherein the channel formation region of the third functional element formation region includes a plurality of channel formation regions arranged in a zigzag pattern contacting each other at corners along the length direction of the gate structure.
前記トレンチに絶縁膜を介して埋設されたゲート電極と、
前記第1機能素子形成領域および前記周囲機能素子形成領域における各前記トレンチの側方に位置する前記基板の表層領域に、当該基板の表面側から裏面側に向かって順に形成されたソース領域、ボディ領域およびドレイン領域とを含む、請求項1~9のいずれか一項に記載の半導体装置。 a trench formed in the substrate;
a gate electrode embedded in the trench via an insulating film;
A source region and a body formed in order from the front surface side to the back surface side of the substrate in surface layer regions of the substrate located laterally of each of the trenches in the first functional element formation region and the peripheral functional element formation region. A semiconductor device according to any one of claims 1 to 9, comprising a region and a drain region.
前記ボディコンタクト領域は、前記トレンチの側面に接するように形成されている、請求項10に記載の半導体装置。 a body contact region formed between the plurality of trenches and exposed from the surface of the body region outside the source region;
11. The semiconductor device according to claim 10, wherein said body contact region is formed in contact with side surfaces of said trench.
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