JP7207559B2 - Ｉｑ変調器 - Google Patents

Description

本発明は、電気信号で光信号を変調する半導体マッハツェンダ変調器を用いたＩＱ変調器に関するものである。

増大する通信トラフィック需要に対応するために、高度な光変調方式に対応した高速な光変調器が求められている。特にデジタルコヒーレント技術を用いた多値光変調器は、１００Ｇｂｐｓを超える大容量トランシーバ実現に大きな役割を果たしている。これら多値光変調器では、光の振幅および位相にそれぞれ独立の信号を付加させるべく、マッハツェンダ（ＭＺ：Mach-Zehnder）干渉型のゼロチャープ駆動が可能な光変調器が並列多段に内蔵されている。

近年、光送信器モジュールの小型化や低駆動電圧化が課題となっており、小型で低駆動電圧化が可能な半導体ＭＺ変調器の研究開発が精力的に進められている。さらに、半導体ＭＺ変調器の研究開発においては、６４ＧＢａｕｄや１００ＧＢａｕｄといった高ボーレート化対応の動きが加速しており、変調器の広帯域化が求められている。

その中で、変調器のみでの特性改善のみならず、ドライバと変調器とを１つのパッケージ内に集積し、ドライバと変調器の協調設計をすることで高周波特性を改善し、小型化を実現することを目指したＨＢ－ＣＤＭ（High Bandwidth Coherent Driver Modulator）の研究・開発が加速している（非特許文献１参照）。ＨＢ－ＣＤＭの構成においては、差動駆動のドライバと変調器とを集積することから、変調器自体も差動駆動型の構成であることが望ましい。

広帯域な半導体ＭＺ変調器では、一般的に進行波型電極が使用される。進行波型電極において、変調帯域を改善するためには、（I）電極を伝搬するマイクロ波と導波路を伝搬する光の速度整合、（II）電極の伝搬損失低減、が非常に重要である。（I），（II）を満たすために、半導体ＭＺ変調器では、容量装荷構造が用いられている（非特許文献２、非特許文献３参照）。

容量装荷構造の半導体ＭＺ変調器では、変調信号を伝送する主線路と、変調信号を主線路から分岐して導波路に印加する電極とを形成し、位相変調を行うという設計となっている。この主線路から分岐した電極の数および間隔と、導波路への電極の接触長とを最適に設計することで、主線路に対する容量の付加量を自由に設計することができ、主線路のインピーダンスおよびマイクロ波の速度を任意の値に設計できる。また、主線路への最適な容量の付加量を設計することで、光波とマイクロ波の速度整合を向上させることができると共に、５０Ωへのインピーダンス整合も取れるようになり、その結果、広帯域化を実現できる。

また、容量装荷構造の半導体ＭＺ変調器では、下層のｎ型半導体層と表面の電極との間に電圧を印加し、その電圧差により、半導体ＭＱＷ（Multi Quantum Well）層に逆バイアスが印加され、変調動作する構成となっている。ｎ型半導体層は、ｐ型半導体層に比べ、大幅に抵抗値が低いものの、金属よりは抵抗値が高い。容量装荷型構造では、ｎ型半導体層を介して電圧を印加する必要があるため、ｎ型半導体層の抵抗により、ｎ型半導体層に電流が流れた場合に、電圧降下が発生してしまう。電圧降下が発生すると、駆動させるためにｎ型半導体層に印加すべき必要な電圧の絶対量が上昇してしまうため、動作時のバイアス電圧が大きくなってしまい、効率が悪いという問題があった。

具体的に図１０Ａ、図１０Ｂを用いて説明する。図１０Ａは半導体ＭＺ光変調器の平面図、図１０Ｂは図１０Ａのｃ－ｃ’線断面図である。
図１０Ａ、図１０Ｂにおいて、１０１は半導体ＭＺ光変調器の入力導波路、１０２は出力導波路、１０３は入力導波路１０１を伝搬する光波を２つの導波路１０４，１０５に分波する光分波器、１０６は２つの導波路１０４，１０５を伝搬する光波を出力導波路１０２へと合波する光合波器，１０９，１１０はコプレーナストリップ線路、１１１，１１２は導波路１０４，１０５に電圧を印加するための電極、１１８は下層のｎ型半導体層と接続された電極パッドである。

図１０Ｂにおいて、１１３はｎ－ＩｎＰ層（ｎ型半導体層）、１１４はＩｎＰからなる下部クラッド層、１１５は光波が伝搬する半導体コア層、１１６はＩｎＰからなる上部クラッド層、１１７はＳＩ－ＩｎＰ基板である。

入力導波路１０１と出力導波路１０２と光分波器１０３と導波路１０４，１０５と光合波器１０６とは、ＭＺ干渉計を構成している。ＭＺ干渉計においては、導波路１０４，１０５に電圧を印加することによって、半導体コア層１１５において電気光学効果により屈折率変化が発生し、その結果、光の位相が変化する。このとき、導波路１０４，１０５に電圧差をつけることで、光合波器１０６における光の干渉状態が変わり、光を変調することができる（すなわち、出力導波路１０２の出力光がｏｎになったり、ｏｆｆになったりする）。

２つのコプレーナストリップ線路１０９，１１０のうち一方が入力電気信号（Ｓ）に接続されている場合、他方が基準電位またはグランド（Ｇ）に接続されているＳＧ構成となっている。

コプレーナストリップ線路１０９，１１０を伝搬するマイクロ波は、電極１１１，１１２によって導波路１０４，１０５に印加される。電極１１１，１１２とコプレーナストリップ線路１０９，１１０とは、全体として進行波型電極を形成している。すなわち、導波路１０４，１０５を伝搬する光波の速度と、上記進行波型電極を伝搬するマイクロ波の速度とをできるだけ一致させ、光波とマイクロ波の位相整合をとるようにすることで、変調帯域を上げることを意図する電極構造である。マイクロ波の損失がなく、光波とマイクロ波の速度整合条件が完全に満足されれば変調帯域は無限大になる。しかしながら、実際にはマイクロ波の損失やインピーダンス不整合によるマイクロ波の反射、光波とマイクロ波の位相ずれが発生するため、これらの理由により変調帯域が制限される。

前述のように電極１１１，１１２の下には、上部クラッド層１１６と半導体コア層１１５と下部クラッド層１１４とが存在するため、一定の素子容量が存在する。すなわち、図１０Ａにおいて、電極１１１，１１２は、コプレーナストリップ線路１０９，１１０に対して容量を付加する形になる。つまり、電極１１１，１１２の数および間隔と、導波路１０４，１０５への電極１１１，１１２の接触長とを最適に設計することで、コプレーナストリップ線路１０９，１１０に対する容量の付加量を自由に設計することができ、コプレーナストリップ線路１０９，１１０のインピーダンスおよびマイクロ波の速度を任意の値に設計できるようになっている。

また、変調器を駆動するためのｎ－ＩｎＰ層１１３（ｎ型半導体層）に接続されている電極パッド１１８は、コプレーナストリップ線路１０９，１１０と電極１１１，１１２とから離れた部分に２つ設置されている。この２つの電極パッド１１８は、導波路１０１，１０２，１０４，１０５の延伸方向の位置が同一の位置に配置されている。上記のとおり、容量装荷構造の半導体ＭＺ変調器では、電極パッド１１８を介してｎ型半導体層に電圧を印加するが、ｎ型半導体層の抵抗により電圧降下が発生してしまうため、電力効率が悪いという問題があった。

J.Ozaki，et al.，"Ultra-low Power Dissipation (＜2.4 W) Coherent InP Modulator Module with CMOS Driver IC"，Mo3C.2，ECOC，2018 H.N.Klein et al.，"1.55μm Mach-Zehnder Modulators on InP for optical 40/80 Gbit/s transmission networks"，OFC2006，pp.171-173，2006 D.Hoffman et al.，"45 GHz bandwidth travelling wave electrode Mach-Zehnder modulator with integrated spot size converter"，IPRM 2004

本発明は、上記課題を解決するためになされたもので、容量装荷構造の半導体マッハツェンダ光変調器において、動作させるためのバイアス電圧を下層の導電層に印加した場合に発生する電圧降下を抑圧することを目的とする。

本発明のＩＱ変調器は、２つの半導体マッハツェンダ光変調器と、半絶縁性半導体基板上に形成された入力導波路と、 前記基板上に形成され、前記入力導波路を伝搬する光を前記２つの半導体マッハツェンダ光変調器への入力用に２系統に分波する分波器とを備え、前記２つの半導体マッハツェンダ光変調器のそれぞれは、前記基板上に形成され、前記分波器によって分波された２系統の光のうち自身への入力用の光を導波する光導波路と、前記基板上の少なくとも１層の誘電体層の上に形成され、一端に変調信号が入力される入力側引き出し線路と、前記誘電体層上に前記光導波路に沿って形成され、一端が前記入力側引き出し線路の他端と接続された位相変調電極線路と、前記位相変調電極線路を伝搬する変調信号を前記光導波路に印加する電極と、前記基板と前記光導波路との間に形成された導電層と、前記光導波路と交差するように前記光導波路の延伸方向に沿って断続的に形成され、前記導電層と接続された複数の第１の配線層と、前記導電層に電圧を印加するための電極パッドと前記複数の第１の配線層とを接続するように形成された第２の配線層と、前記誘電体層上に形成され、一端が前記位相変調電極線路の他端と接続された出力側引き出し線路とを備え、前記光導波路は、２本の第１、第２のアーム導波路からなり、前記入力側引き出し線路は、一端に変調信号が入力される第１の入力側引き出し線路と、この第１の入力側引き出し線路の隣の前記誘電体層上に形成され、一端に前記変調信号と相補な信号が入力される第２の入力側引き出し線路とからなり、前記位相変調電極線路は、前記誘電体層上に前記第１、第２のアーム導波路に沿って形成され、一端が前記第１、第２の入力側引き出し線路の他端とそれぞれ接続された２本の第１、第２の位相変調電極線路からなり、前記出力側引き出し線路は、一端が前記第１、第２の位相変調電極線路の他端とそれぞれ接続された２本の第１、第２の出力側引き出し線路からなり、前記電極は、前記第１、第２の位相変調電極線路を伝搬する変調信号をそれぞれ前記第１、第２のアーム導波路に印加する２個の第１、第２の電極からなり、さらに、前記２つの半導体マッハツェンダ光変調器のそれぞれは、前記第１、第２のアーム導波路の延伸方向に沿って前記第１の入力側引き出し線路と前記第１の位相変調電極線路と前記第１の出力側引き出し線路との外側の前記誘電体層上に形成された第１のグランド線路と、前記第１、第２のアーム導波路の延伸方向に沿って前記第２の入力側引き出し線路と前記第２の位相変調電極線路と前記第２の出力側引き出し線路との外側の前記誘電体層上に形成された第２のグランド線路とを備え、前記２つの半導体マッハツェンダ光変調器のうち、Ｉ変調信号を入力とする第１の半導体マッハツェンダ光変調器とＱ変調信号を入力とする第２の半導体マッハツェンダ光変調器とは、それぞれの前記光導波路が互いに平行になるように配置され、前記第１の半導体マッハツェンダ光変調器の前記第２のグランド線路とこれに隣接する前記第２の半導体マッハツェンダ光変調器の前記第１のグランド線路とは、これら２つの半導体マッハツェンダ光変調器に共通のグランド線路として一体で形成され、前記第２の配線層は、前記第１の半導体マッハツェンダ光変調器と前記第２の半導体マッハツェンダ光変調器に共通の配線層として形成され、前記光導波路の延伸方向に沿って配置されている部分が、前記共通のグランド線路の中心線下に配置され、前記複数の第１の配線層のそれぞれは、前記第１の半導体マッハツェンダ光変調器の前記第１のグランド線路の下層の位置から前記第２の半導体マッハツェンダ光変調器の前記第２のグランド線路の下層の位置まで形成され、前記第２の配線層から前記第１の半導体マッハツェンダ光変調器側の端部までの距離と前記第２の配線層から前記第２の半導体マッハツェンダ光変調器側の端部までの距離とが同一であることを特徴とするものである。

また、本発明のＩＱ変調器の１構成例において、前記第１の配線層は、ｎ型半導体層、金属、ｎ型半導体層の上に金属が形成された構造のいずれかからなり、前記第２の配線層は、金属からなることを特徴とするものである。
また、本発明のＩＱ変調器の１構成例において、前記第１、第２の配線層は、前記入力側引き出し線路と前記位相変調電極線路のそれぞれよりも基板側に形成されていることを特徴とするものである。
また、本発明のＩＱ変調器の１構成例において、前記電極は、前記光導波路の延伸方向に沿って周期的に複数配設され、前記複数の第１の配線層のうち、前記位相変調電極線路の領域に形成される第１の配線層は、前記光導波路の延伸方向に沿って隣り合う２つの電極の中心の位置に配置されることを特徴とするものである。

また、本発明のＩＱ変調器の１構成例は、１つの電極パッドから前記第２の配線層を介して前記第１、第２の半導体マッハツェンダ光変調器のそれぞれの前記第１の配線層に接続されることを特徴とするものである。

本発明によれば、光導波路の延伸方向に沿って断続的に形成され、導電層と接続された複数の第１の配線層と、電極パッドと複数の第１の配線層とを接続するように形成された第２の配線層とを設けることにより、容量装荷型の半導体マッハツェンダ光変調器を駆動する際に、ｎ型半導体層等の導電層の抵抗により生じてしまう電圧降下をＲＦ特性の劣化なく抑圧することができる。その結果、本発明では、低バイアス電圧駆動でかつ高ボーレート動作が可能な優れた差動容量装荷型の半導体マッハツェンダ光変調器を提供することができる。

図１は、本発明の第１の実施例に係るＩＱ変調器の構成を示す平面図である。 図２は、本発明の第１の実施例に係るＩＱ変調器の位相変調部の断面図である。 図３は、本発明の第１の実施例に係るＩＱ変調器の位相変調部の断面図である。 図４は、本発明の第１の実施例に係るＩＱ変調器のグランド線路の部分の断面図である。 図５は、本発明の第１の実施例に係るＩＱ変調器のグランド線路の部分の別の断面図である。 図６は、本発明の第２の実施例に係るＩＱ変調器の位相変調部の断面図である。 図７は、本発明の第２の実施例に係るＩＱ変調器のグランド線路の部分の断面図である。 図８は、本発明の第３の実施例に係るＩＱ変調器の位相変調部の断面図である。 図９は、本発明の第３の実施例に係るＩＱ変調器のグランド線路の部分の断面図である。 図１０Ａは、従来の半導体ＭＺ変調器の構成を示す平面図である。 図１０Ｂは、従来の半導体ＭＺ変調器の構成を示す断面図である。

［発明の原理］
本発明では、容量装荷型の半導体ＭＺ変調器を動作させるために必要なバイアス電圧の上昇を抑圧するために、下層のｎ型半導体層（導電層）に、電圧を印加するための配線層を複数用意する。さらに、所定の構造の接続配線とすることで、配線層が存在することによるＲＦ（Radio Frequency）特性への影響を最小化する。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＩＱ変調器の構成を示す平面図である。図１では、２つの半導体ＭＺ変調器からなるＩＱ変調器の位相変調部分を図示している。

ＩＱ変調器は、入力導波路１０と、入力導波路１０を伝搬する光を２系統に分波する１×２ＭＭＩカプラ１１と、１×２ＭＭＩカプラ１１によって分波された２つの光を導波する導波路１２，１３と、導波路１２を伝搬する光を２系統に分波する１×２ＭＭＩカプラ１４と、導波路１３を伝搬する光を２系統に分波する１×２ＭＭＩカプラ１５と、１×２ＭＭＩカプラ１４によって分波された２つの光を導波する導波路１６，１７（第１、第２のアーム導波路）と、１×２ＭＭＩカプラ１５によって分波された２つの光を導波する導波路１８，１９（第１、第２のアーム導波路）と、導波路１６，１７にＩ変調信号を印加するための導体からなる入力側引き出し線路２０，２１（第１、第２の入力側引き出し線路）と、導波路１８，１９にＱ変調信号を印加するための導体からなる入力側引き出し線路２２，２３（第１、第２の入力側引き出し線路）と、入力側引き出し線路２０，２１と接続された導体からなる位相変調電極線路２４，２５（第１、第２の位相変調電極線路）と、入力側引き出し線路２２，２３と接続された導体からなる位相変調電極線路２６，２７（第１、第２の位相変調電極線路）と、位相変調電極線路２４，２５と接続された導体からなる出力側引き出し線路２８，２９（第１、第２の出力側引き出し線路）と、位相変調電極線路２６，２７と接続された導体からなる出力側引き出し線路３０，３１（第１、第２の出力側引き出し線路）と、位相変調電極線路２４，２５から供給されるＩ変調信号を導波路１６，１７に印加する導体からなる電極３２，３３（第１、第２の電極）と、位相変調電極線路２６，２７から供給されるＱ変調信号を導波路１８，１９に印加する導体からなる電極３４，３５（第１、第２の電極）とを備えている。

さらに、偏波多重型ＩＱ変調器は、導波路１６～１９を伝搬する変調された信号光の位相を調整するための導体からなる位相調整電極３６～３９と、導波路１６，１７を伝搬する２系統の信号光を合波する２×１ＭＭＩカプラ４０と、導波路１８，１９を伝搬する２系統の信号光を合波する２×１ＭＭＩカプラ４１と、２×１ＭＭＩカプラ４０の出力光を導波する導波路４２と、２×１ＭＭＩカプラ４１の出力光を導波する導波路４３と、導波路４２，４３を伝搬する信号光の位相を調整するための導体からなる位相調整電極４４，４５と、導波路４２，４３を伝搬する２系統の信号光を合波する２×１ＭＭＩカプラ４６と、出力導波路４７と、入力側引き出し線路２０と位相変調電極線路２４と出力側引き出し線路２８との外側に配設された導体からなるグランド線路４８と、入力側引き出し線路２１、位相変調電極線路２５および出力側引き出し線路２９と入力側引き出し線路２２、位相変調電極線路２６および出力側引き出し線路３０との間に配設された導体からなるグランド線路４９と、入力側引き出し線路２３と位相変調電極線路２７と出力側引き出し線路３１との外側に配設された導体からなるグランド線路５０と、出力側引き出し線路２８～３１の端部に接続された終端抵抗５１～５４と、下層のｎ型半導体層に電圧を印加するための電極パッド５５とを備えている。

本実施例のＩＱ変調器の高周波線路は、入力側引き出し線路２０～２３の部分と位相変調電極線路２４～２７の部分と出力側引き出し線路２８～３１の部分の３つの部分から形成されており、全ての部分で、インピーダンス整合の取れた差動線路構造（ＧＳＳＧ構成）となっている。仮にインピーダンス整合が取れていないとすると、高周波線路の接続箇所で信号の反射が発生してしまい、高周波特性が劣化する原因となる。

本実施例では、全ての部分で高周波線路が差動線路構成となっているので、エネルギー効率が高い差動入力信号（差動ドライバ）によって変調器を駆動することができる。また、本実施例では、高周波線路が差動線路構成となっているため、近年、低消費電力化の観点から用いられているオープンコレクタ型もしくはオープンドレイン型の差動ドライバとも、円滑な高周波接続を実現することができ、低消費電力性と広帯域性とを両立させることができる。

次に、本実施例の高周波線路パターンについて更に詳細に説明する。上記のとおり、本実施例の高周波線路パターンは、低誘電率材料からなる誘電体層上に形成された２本の信号線路と２本のグランド線路とからなるＧＳＳＧ（グランド・シグナル・シグナル・グランド）差動コプレーナ線路を基本構造としている。

ただし、本実施例では、Ｉ変調信号を入力とする半導体ＭＺ変調器とＱ変調信号を入力とする半導体ＭＺ変調器とを、それぞれの導波路が互いに平行になるように基板上に並設している。

本実施例では、Ｉ変調信号側の半導体ＭＺ変調器の高周波線路パターンとＱ変調信号側の半導体ＭＺ変調器の高周波線路パターンで中央のグランド線路４９を共用するようにしている。すなわち、Ｉ変調信号側の半導体ＭＺ変調器のグランド線路とこれに隣接するＱ変調信号側の半導体ＭＺ変調器のグランド線路とが、これら２つの半導体ＭＺ光変調器に共通のグランド線路として一体で形成されている。

入力側引き出し線路２０には、後述するＳＩ－ＩｎＰ基板上に形成された差動ドライバ（不図示）からＩ変調信号が入力され、これと相補なＩ変調信号（バーＩ）が差動ドライバから入力側引き出し線路２１に入力される。同様に、入力側引き出し線路２２には、差動ドライバからＱ変調信号が入力され、これと相補なＱ変調信号（バーＱ）が差動ドライバから入力側引き出し線路２３に入力される。

位相変調電極線路２４～２７は、半導体ＭＺ変調器を構成する導波路１６～１９と平行に配設される。位相変調電極線路２４～２７とこれに接続される電極３２～３５とは、インピーダンス整合と、マイクロ波と光波の速度整合とに優れた差動容量装荷型構造（ＧＳＳＧ構成）となっている。

すなわち、グランド線路４８と、Ｉ変調信号が入力される位相変調電極線路２４と、位相変調電極線路２４からＩ変調信号が供給される電極３２と、Ｉ変調信号と相補な信号（バーＩ）が入力される電極３３と、電極３３に信号を供給する位相変調電極線路２５と、グランド線路４９と、Ｑ変調信号が入力される位相変調電極線路２６と、位相変調電極線路２６からＱ変調信号が供給される電極３４と、Ｑ変調信号と相補な信号（バーＱ）が入力される電極３５と、電極３５に信号を供給する位相変調電極線路２７と、グランド線路５０とが並ぶ構成となっている。

主線路である位相変調電極線路２４～２７から分岐して周期的に形成される容量装荷部の電極３２～３５の数、間隔、長さを最適に設計することで、位相変調電極線路２４～２７への容量の付加量を自由に設計可能なため、位相変調電極線路２４～２７のインピーダンスと位相変調電極線路２４～２７を伝搬するマイクロ波の速度とを任意の値に設計することができる。

入力側引き出し線路２０～２３は、ＧＳＳＧ構成でもよいし、ＧＳＧＳＧ構成（ＧＳＳＧ構成に対して、更に入力側引き出し線路２０と２１の間、および入力側引き出し線路２２と２３の間にグランド線路がある構成）でもよい。一般的に位相変調部の差動容量装荷型構造がＧＳＳＧ構成であることが多く、本実施例においてもＧＳＳＧ構成を採用しているため、入力側引き出し線路２０～２３および出力側引き出し線路２８～３１についてもＧＳＳＧ構成の高周波線路としている。

入力側引き出し線路２０～２３および出力側引き出し線路２８～３１を、位相変調部と同じＧＳＳＧ構成としている理由は、ＧＳＧＳＧ構成からＧＳＳＧ構成への変化、またはＧＳＳＧ構成からＧＳＧＳＧ構成への変化のようにモードが変化することによる損失や特性の劣化を懸念しているためである。位相変調部がＧＳＧＳＧ構成であれば、入力側引き出し線路２０～２３および出力側引き出し線路２８～３１はＧＳＧＳＧ構成であることが望ましい。

出力側引き出し線路２８～３１のそれぞれの端部は、高周波終端抵抗５１～５４によって終端されている。出力側引き出し線路２８～３１と接続されていない方の高周波終端抵抗５１～５４の端部は、接地されているか、あるいは任意の電位に設定されている。
グランド線路４８～５０の一端（図１の左端部）は、差動ドライバのグランドと接続されている。

１×２ＭＭＩカプラ１４と導波路１６，１７と入力側引き出し線路２０，２１と位相変調電極線路２４，２５と出力側引き出し線路２８，２９と電極３２，３３と２×１ＭＭＩカプラ４０とは、Ｉ側の半導体ＭＺ変調器を構成している。この半導体ＭＺ変調器は、電極３２，３３から導波路１６，１７に印加されるＩ変調信号に応じて、導波路１６，１７を伝搬する光を位相変調する。

同様に、１×２ＭＭＩカプラ１５と導波路１８，１９と入力側引き出し線路２２，２３と位相変調電極線路２６，２７と出力側引き出し線路３０，３１と電極３４，３５と２×１ＭＭＩカプラ４１とは、Ｑ側の半導体ＭＺ変調器を構成している。この半導体ＭＺ変調器は、電極３４，３５から導波路１８，１９に印加されるＱ変調信号に応じて、導波路１８，１９を伝搬する光を位相変調する。

２×１ＭＭＩカプラ４０は導波路１６，１７を伝搬する変調された信号光を合波し、２×１ＭＭＩカプラ４１は導波路１８，１９を伝搬する変調された信号光を合波する。位相調整電極４４，４５に電圧を印加することにより、２×１ＭＭＩカプラ４０から出力されるＩ側の信号光と２×１ＭＭＩカプラ４１から出力されるＱ側の信号光の位相差が９０度になるように位相調整することが可能である。

２×１ＭＭＩカプラ４６は、導波路４２を伝搬するＩ側の信号光と導波路４３を伝搬するＱ側の信号光とを合波することにより、光ＩＱ変調信号を得る。こうして、本実施例では、ＩＱ変調器を実現することができる。

本実施例の半導体ＭＺ光変調器は、容量装荷型構造となっているため、非特許文献２，３に開示されたものと同様に、下層の導電層（ｎ型半導体層）を介して、変調器を駆動するためのバイアス電圧を印加する必要がある。仮にバイアス電圧を印加するための下層の導電体層がｐ型半導体層だとすると、その抵抗率の高さから、電圧降下が大きくなる。導電体層がｐ型半導体層の場合の電圧降下は、ｎ型半導体層の場合に比べて１桁程度大きい。したがって、バイアス電圧を印加する導電体層は、必ずｎ型半導体層である必要がある。

図２は本実施例のＩＱ変調器の位相変調部（電極３２～３５と位相変調電極線路２４～２７とがある領域）の断面図であり、図１のａ－ａ’線断面図である。位相変調部においては、誘電体層上に形成された位相変調電極線路２４～２７（主線路）から分岐した平面視Ｔ字状の電極３２～３５を導波路１６～１９上に形成し、導波路１６～１９に変調信号を印加する差動容量装荷型構造となっている。

位相変調部の導波路１６～１９は、ＳＩ－ＩｎＰ基板６４上に順にｎ型半導体層（例えばｎ－ＩｎＰやｎ－ＩｎＧａＡｓＰ等の四元層）６０、半導体からなる下部クラッド層６１、半導体コア層６２、上部クラッド層６３が積層された導波路構造によって形成されている。

入力側引き出し線路２０～２３と位相変調電極線路２４～２７と出力側引き出し線路２８～３１とグランド線路４８～５０とは、誘電体層６５の上に形成されている。高周波線路としての損失を低減するため、誘電体層６５は、例えばベンゾシクロブテン（ＢＣＢ）などの低誘電体材料から構成されることが望ましい。

上部クラッド層６３と下部クラッド層６１とは、どちらか一方がｎ型半導体で、他方がｐ型半導体であっても構わない。また、上部クラッド層６３と下部クラッド層６１の両方がｎ型半導体で、上部クラッド層６３と半導体コア層６２との間、もしくは下部クラッド層６１と半導体コア層６２との間に、第３のｐ型クラッド層が挿入されている構造を取ることもできる。

次に、ｎ型半導体層６０（導電層）に印加する電圧の降下を抑圧するための構造について説明する。図３は本実施例のＩＱ変調器の位相変調部の断面図であり、図１のｂ－ｂ’線断面図である。図４は本実施例のＩＱ変調器のグランド線路４９の部分の断面図であり、図１のｄ－ｄ’線断面図である。

本実施例では、図１に示した３つの領域７０に、それぞれｎ型半導体層６０ａが形成されている。ｎ型半導体層６０への電圧印加用の第１の配線層は、抵抗率を考えると，ｐ型半導体は好ましくなく，ｎ型半導体または金属で形成されている必要がある。本実施例では、第１の配線層としてｎ型半導体層６０ａを形成している。

位相変調部では、ｎ型半導体層６０ａは、図２のｎ型半導体層６０と接続されている。入力側引き出し線路２０～２３の部分では、ｎ型半導体層６０ａは、導波路１２，１３の下にのみ存在するｎ型半導体層６０と接続されている。出力側引き出し線路２８～３１の部分では、ｎ型半導体層６０ａは、導波路１６～１９の下にのみ存在するｎ型半導体層６０と接続されている。

電極パッド５５とｎ型半導体層６０ａとを接続するため、ＳＩ－ＩｎＰ基板６４上には、金属からなる配線層７１（第２の配線層）が形成されている。電極パッド５５と配線層７１との間は、図示しないビアによって接続されている。

このように、本実施例では、配線層７１と少なくとも３箇所のｎ型半導体層６０ａとを介してｎ型半導体層６０への電圧印加を可能としている。

図１０Ａ、図１０Ｂに示した従来の構造では、電極１１１の下のｎ型半導体層に電圧を印加するための電極パッド１１８が１箇所設けられ、電極１１２の下のｎ型半導体層に電圧を印加するための電極パッド１１８が１箇所設けられている。このように、１箇所のみからｎ型半導体層へ電圧を印加すると、電極パッド１１８からの距離が遠い所で電圧降下が発生し、電極パッド１１８に印加したバイアス電圧に比べ小さい電圧となるため、位相変調部で所望の位相変調効果を得ることができない。

これに対して、本実施例の半導体ＭＺ光変調器では、複数箇所からｎ型半導体層６０へ電圧を印加することができるため、ｎ型半導体層６０に印加される電圧の降下を無視することができる。

例えば、一般的な変調器モジュールの仕様である入力パワー１６ｄＢｍのパワーが入力された場合には、図１０Ａ、図１０Ｂに示した構造のように１箇所のみからｎ型半導体層へ電圧を印加すると、Ｖπ＝１．５Ｖを達成するのに必要なバイアス電圧が、電圧降下がない場合と比較して約１Ｖほど大きくなってしまう。

これに対し、本実施例のように、ｎ型半導体層６０ａを３箇所設けた場合には、電圧降下を約０．２５Ｖ以下に抑圧することができる。電圧降下が０．２５Ｖ程度であると、一般的なエピタキシャルの面内ばらつきによるバイアス電圧の変化量とほぼ同等であるため、電圧降下の影響を無視することができる。ｎ型半導体層６０ａを４箇所、５箇所と数を増やしていけば、より電圧降下量を小さくすることができる。

また、印加される電圧分布の対称性を考えると、ＩＱ変調器の隣り合う２つの半導体ＭＺ変調器（Ｉ変調信号側の半導体ＭＺ変調器とＱ変調信号側の半導体ＭＺ変調器）でｎ型半導体層６０への接続部分の距離は、同じであることが望ましい。

一方で、１０ｄＢｍ等の入力パワーが低い場合には、電圧降下の影響は殆ど現れない。その理由は、光パワーが小さく、半導体層からの光吸収電流値が十分に小さくなるためである。つまり、バイアス電圧の降下値は、ｎ型半導体層６０へ流れる電流値に依存するため、チップへの光入力パワーにも依存している。

また、上述の位相変調部を動作させるためのバイアス電圧が印加されるｎ型半導体層６０，６０ａは、電圧降下の影響を小さくするために、キャリア濃度が１×１０¹⁸ｃｍ^-3以上のｎ－ＩｎＧａＡｓＰやｎ－ＩｎＰであることが望ましい。ｎ型半導体層６０，６０ａは、１層でもよいし、例えばｎ－ＩｎＰとｎ－ＩｎＧａＡｓＰとを組み合わせた２層以上の構成でもよく、厚みが０．２μｍ以上であることが望ましい。

ただし、基本的にｎ型半導体層６０ａは導電体層であり、高周波特性のみを考えると、電極３２～３５付近に導電体層があることは望ましくない。つまり、何も考えずにｎ型半導体層６０ａを設けてしまうとＲＦ特性に影響を与えてしまう。ＲＦ特性への影響を避けるため、図１０Ａ、図１０Ｂに示した従来の構造では、位相変調部（コプレーナストリップ線路１０９，１１０と電極１１１，１１２とがある領域）に影響のない箇所でｎ型半導体層への電圧印加をしていた。したがって、位相変調部の付近のｎ型半導体層へ直に電圧印加することが不可能であった。

一方、本実施例の半導体ＭＺ光変調器では、高周波特性に与える影響を抑えるために、図１に示すようにｎ型半導体層６０ａを設ける複数の領域７０の位置を決定している。具体的には、上層に電極３２～３５がない位置にｎ型半導体層６０ａを設けている。さらに電磁界部分への対称性を担保するために、位相変調部においては、導波路１６～１９の延伸方向（図１左右方向）に沿って隣り合う２つの電極の中心の位置にｎ型半導体層６０ａを設けている。

本実施例では、ＩＱ変調器の隣り合う２つの半導体ＭＺ変調器（Ｉ変調信号側の半導体ＭＺ変調器とＱ変調信号側の半導体ＭＺ変調器）の中心線の位置に配線層７１を形成し、ｎ型半導体層６０に電圧を印加するという点では不要な領域、すなわちグランド線路４８～５０の下層の領域までｎ型半導体層６０ａを意図的に形成することにより、配線層７１からＩ変調信号側の半導体ＭＺ変調器のＧＳＳＧ構成（グランド線路４９、位相変調電極線路２５，２４、グランド線路４８）までの距離と、配線層７１からＱ変調信号側の半導体ＭＺ変調器のＧＳＳＧ構成（グランド線路４９、位相変調電極線路２６，２７、グランド線路５０）までの距離とが同じになるようにしている。

つまり、ｎ型半導体層６０ａは、Ｉ変調信号側の半導体ＭＺ変調器のグランド線路４８の下層の位置からＱ変調信号側の半導体ＭＺ変調器のグランド線路５０の下層の位置まで形成され、配線層７１からＩ変調信号側の半導体ＭＺ変調器側の端部までの距離と配線層７１からＱ変調信号側の半導体ＭＺ変調器側の端部までの距離とが同一である。

本実施例では、位相変調部において導波路１６～１９の延伸方向に沿って隣り合う２つの電極の中心の位置にｎ型半導体層６０ａを設けることにより、変調動作に寄与する差動モードの電界分布の対称性を担保することができ、高周波特性を劣化させることなく、配線層７１とｎ型半導体層６０ａとを介してｎ型半導体層６０に電圧を印加することができる。

ＩＱ変調器の隣り合う２つの半導体ＭＺ変調器についても同様の考え方に基づき、配線層７１からＩ変調信号側の半導体ＭＺ変調器のＧＳＳＧ構成までの距離と配線層７１からＱ変調信号側の半導体ＭＺ変調器のＧＳＳＧ構成までの距離とが同じになるようにすることにより、対称性を担保するようにしている。これにより、隣り合う２つの半導体ＭＺ変調器について、ｎ型半導体層６０に印加される電圧の降下量を同一にすることができる。

図２～図４から分かるとおり、高周波線路（入力側引き出し線路２０～２３、位相変調電極線路２４～２７、出力側引き出し線路２８～３１）に影響を与えないために、配線層７１とｎ型半導体層６０ａとは、全て多層配線で実現されており、高周波線路よりも下に配置されるようにしている。

高周波線路より上側に配線層７１とｎ型半導体層６０ａとを設けることも可能であるが、高周波線路の上に誘電体層を設け、誘電体層の上に配線層７１とｎ型半導体層６０ａとを設けることになる。この場合、高周波線路が誘電体材料に囲まれる構造になり、高周波線路が低インピーダンスになったり損失が大きくなったりして、高周波特性に影響を与えてしまうため、高周波線路の上に配線層７１とｎ型半導体層６０ａとを設けることは望ましくない。

一般的に端子が複数個あると、実装上、ワイヤ数が増えたり、接続端子数が増えたりして使い難くなる。このため、ＩＱ変調器の２つの半導体ＭＺ変調器の電極パッドを１つにまとめることが望ましい。そこで、本実施例では、高周波線路に影響のない部分に１つの電極パッド５５を設け、電極パッド５５から配線層７１を介してｎ型半導体層６０ａに給電している。また、上記のように、２つの半導体ＭＺ変調器について対称性を担保するという理由と、高周波信号へ影響を与えないという理由から、配線層７１をグランド線路４９の中心線下に配置している。

本実施例では、導波路１０，１２，１３，１６～１９，４２，４３，４７とＭＭＩカプラ１１，１４，１５，４０，４１，４６の下にのみｎ型半導体層６０が存在する例で説明しているが、より広範囲にｎ型半導体層６０が存在する場合にも本実施例を適用可能である。この場合の図１のｄ－ｄ’線断面図を図５に示す。ただし、高周波特性の劣化を最小限に抑えるためには、図４に示したように配線層７１の下にｎ型半導体層６０が存在しない方が望ましい。

［第２の実施例］
次に、本発明の第２の実施例について説明する。第１の実施例では、図１に示した領域７０にｎ型半導体層６０ａを形成したが、ｎ型半導体層６０ａの代わりに金属層を形成してもよい。本実施例においても、ＩＱ変調器の平面図は図１に示したとおりである。

図６は本実施例のＩＱ変調器の位相変調部の断面図であり、図１のｂ－ｂ’線断面図である。金属層７２（第１の配線層）は、配線層７１とｎ型半導体層６０と接続されていればよく、本実施例では図６に示すように断続的に配置されている。すなわち、金属層７２は、導波路１２，１３，１６～１９と交差する部分で一旦途切れていてもよい。

図７は本実施例のＩＱ変調器のグランド線路４９の部分の断面図であり、図１のｄ－ｄ’線断面図である。第１の実施例のｎ型半導体層６０ａと同様に、金属層７２は、グランド線路４９の中心線下の位置で配線層７１と接続されている。

［第３の実施例］
次に、本発明の第３の実施例について説明する。第１の実施例では、図１に示した領域７０にｎ型半導体層６０ａを形成したが、ｎ型半導体層６０ａの上にさらに金属層を形成してもよい。本実施例においても、ＩＱ変調器の平面図は図１に示したとおりである。

図７は本実施例のＩＱ変調器の位相変調部の断面図であり、図１のｂ－ｂ’線断面図である。ｎ型半導体層６０ａと金属層７３とは、第２の配線層を構成している。第２の実施例の金属層７２と同様に、金属層７３は断続的に配置されている。すなわち、金属層７３は、導波路１２，１３，１６～１９と交差する部分で一旦途切れていてもよい。

図９は本実施例のＩＱ変調器のグランド線路４９の部分の断面図であり、図１のｄ－ｄ’線断面図である。第１の実施例のｎ型半導体層６０ａと同様に、金属層７３は、グランド線路４９の中心線下の位置で配線層７１と接続されている。

なお、第１～第３の実施例において、半導体ＭＺ光変調器の導波路１６～１９は、ＳＩ－ＩｎＰ基板６４上に、ＩｎＰからなる下部クラッド層６１、ノンドープの半導体コア層６２、ＩｎＰからなる上部クラッド層６３を順次積層した構造となっている。他の導波路１０，１２，１３，４２，４３，４７も同様である。

半導体コア層６２は、光導波層として機能し、例えばＩｎＧａＡｓＰやＩｎＧａＡｌＡｓなどの材料からなる。半導体コア層６２は、単一組成の四元混晶のバルク層や多重量子井戸層で構成すればよい。また、多重量子井戸層の上下に、バンドギャップが多重量子井戸層よりも大きく、かつ下部クラッド層６１および上部クラッド層６３よりもバンドギャップが小さい光閉じ込め層を形成した構造を、半導体コア層６２としてもよい。

四元混晶のバルク層や多重量子井戸層のバンドギャップ波長は、使用する光波長において、電気光学効果が有効に作用し、かつ、光吸収が問題とならないように設定されている。また、本発明はＩｎＰ系材料に限定されるものではなく、例えば、ＧａＡｓ基板と整合する材料系を用いても構わない。

第１～第３の実施例では、出力側引き出し線路２８～３１がある構成で記載しているが、出力側引き出し線路２８～３１はなくてもよい。出力側引き出し線路２８～３１がない場合には、位相変調電極線路２４～２７の出力側の端部がチップ上で終端されることになる。

本発明は、電気信号で光信号を変調する半導体マッハツェンダ光変調器に適用することができる。

１０…入力導波路、１１，１４，１５…１×２ＭＭＩカプラ、１２，１３，１６～１９，４２，４３…導波路、２０～２３…入力側引き出し線路、２４～２７…位相変調電極線路、２８～３１…出力側引き出し線路、３２～３５…電極、３６～３９，４４，４５…位相調整電極、４０，４１，４６…２×１ＭＭＩカプラ、４７…出力導波路、４８～５０…グランド線路、５１～５４…終端抵抗、５５…電極パッド、６０，６０ａ…ｎ型半導体層、６１…下部クラッド層、６２…半導体コア層、６３…上部クラッド層、６４…ＳＩ－ＩｎＰ基板、６５…誘電体層、７１…配線層、７２，７３…金属層。

Claims (5)

1. ２つの半導体マッハツェンダ光変調器と、
   半絶縁性半導体基板上に形成された入力導波路と、
   前記基板上に形成され、前記入力導波路を伝搬する光を前記２つの半導体マッハツェンダ光変調器への入力用に２系統に分波する分波器とを備え、
   前記２つの半導体マッハツェンダ光変調器のそれぞれは、
   前記基板上に形成され、前記分波器によって分波された２系統の光のうち自身への入力用の光を導波する光導波路と、
   前記基板上の少なくとも１層の誘電体層の上に形成され、一端に変調信号が入力される入力側引き出し線路と、
   前記誘電体層上に前記光導波路に沿って形成され、一端が前記入力側引き出し線路の他端と接続された位相変調電極線路と、
   前記位相変調電極線路を伝搬する変調信号を前記光導波路に印加する電極と、
   前記基板と前記光導波路との間に形成された導電層と、
   前記光導波路と交差するように前記光導波路の延伸方向に沿って断続的に形成され、前記導電層と接続された複数の第１の配線層と、
   前記導電層に電圧を印加するための電極パッドと前記複数の第１の配線層とを接続するように形成された第２の配線層と、
   前記誘電体層上に形成され、一端が前記位相変調電極線路の他端と接続された出力側引き出し線路とを備え、
   前記光導波路は、２本の第１、第２のアーム導波路からなり、
   前記入力側引き出し線路は、一端に変調信号が入力される第１の入力側引き出し線路と、この第１の入力側引き出し線路の隣の前記誘電体層上に形成され、一端に前記変調信号と相補な信号が入力される第２の入力側引き出し線路とからなり、
   前記位相変調電極線路は、前記誘電体層上に前記第１、第２のアーム導波路に沿って形成され、一端が前記第１、第２の入力側引き出し線路の他端とそれぞれ接続された２本の第１、第２の位相変調電極線路からなり、
   前記出力側引き出し線路は、一端が前記第１、第２の位相変調電極線路の他端とそれぞれ接続された２本の第１、第２の出力側引き出し線路からなり、
   前記電極は、前記第１、第２の位相変調電極線路を伝搬する変調信号をそれぞれ前記第１、第２のアーム導波路に印加する２個の第１、第２の電極からなり、
   さらに、前記２つの半導体マッハツェンダ光変調器のそれぞれは、
   前記第１、第２のアーム導波路の延伸方向に沿って前記第１の入力側引き出し線路と前記第１の位相変調電極線路と前記第１の出力側引き出し線路との外側の前記誘電体層上に形成された第１のグランド線路と、
   前記第１、第２のアーム導波路の延伸方向に沿って前記第２の入力側引き出し線路と前記第２の位相変調電極線路と前記第２の出力側引き出し線路との外側の前記誘電体層上に形成された第２のグランド線路とを備え、
   前記２つの半導体マッハツェンダ光変調器のうち、Ｉ変調信号を入力とする第１の半導体マッハツェンダ光変調器とＱ変調信号を入力とする第２の半導体マッハツェンダ光変調器とは、それぞれの前記光導波路が互いに平行になるように配置され、
   前記第１の半導体マッハツェンダ光変調器の前記第２のグランド線路とこれに隣接する前記第２の半導体マッハツェンダ光変調器の前記第１のグランド線路とは、これら２つの半導体マッハツェンダ光変調器に共通のグランド線路として一体で形成され、
   前記第２の配線層は、前記第１の半導体マッハツェンダ光変調器と前記第２の半導体マッハツェンダ光変調器に共通の配線層として形成され、前記光導波路の延伸方向に沿って配置されている部分が、前記共通のグランド線路の中心線下に配置され、
   前記複数の第１の配線層のそれぞれは、前記第１の半導体マッハツェンダ光変調器の前記第１のグランド線路の下層の位置から前記第２の半導体マッハツェンダ光変調器の前記第２のグランド線路の下層の位置まで形成され、前記第２の配線層から前記第１の半導体マッハツェンダ光変調器側の端部までの距離と前記第２の配線層から前記第２の半導体マッハツェンダ光変調器側の端部までの距離とが同一であることを特徴とするＩＱ変調器。
2. 請求項１記載のＩＱ変調器において、
   前記第１の配線層は、ｎ型半導体層、金属、ｎ型半導体層の上に金属が形成された構造のいずれかからなり、
   前記第２の配線層は、金属からなることを特徴とするＩＱ変調器。
3. 請求項１または２記載のＩＱ変調器において、
   前記第１、第２の配線層は、前記入力側引き出し線路と前記位相変調電極線路のそれぞれよりも基板側に形成されていることを特徴とするＩＱ変調器。
4. 請求項１乃至３のいずれか１項に記載のＩＱ変調器において、
   前記電極は、前記光導波路の延伸方向に沿って周期的に複数配設され、
   前記複数の第１の配線層のうち、前記位相変調電極線路の領域に形成される第１の配線層は、前記光導波路の延伸方向に沿って隣り合う２つの電極の中心の位置に配置されることを特徴とするＩＱ変調器。
5. 請求項１記載のＩＱ変調器において、
   １つの電極パッドから前記第２の配線層を介して前記第１、第２の半導体マッハツェンダ光変調器のそれぞれの前記第１の配線層に接続されることを特徴とするＩＱ変調器。

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