JP7126136B2 - 再構成可能なキャッシュアーキテクチャおよびキャッシュコヒーレンシの方法 - Google Patents
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Description
本出願は、米国仮特許出願第62/540,854号(出願日:2017年8月3日)の優先権の利益を主張し、この文書の内容は参照により本明細書に組み込まれている。
Claims (13)
- 再構成可能なキャッシュアーキテクチャ(300)におけるキャッシュコヒーレンシの方法であって、
メモリアクセス命令を受信するステップ(S510)であって、前記メモリアクセス命令が、アクセスするメモリ(220)のアドレスを少なくとも含む、ステップと、
前記メモリアクセス命令に基づいて少なくとも1つのアクセスパラメータを求めるステップ(S520)と、
前記メモリアクセス命令に応じるための対象のキャッシュビンを、前記少なくとも1つのアクセスパラメータおよび前記アドレスに部分的に基づいて決定するステップ(S530)と、
を含み、
前記再構成可能なキャッシュアーキテクチャは、複数の個別の物理キャッシュノード(225-1…225-n)に分配されており、実質的に独立して動作し、前記メモリに電気的に結合されており、各キャッシュノードは、複数のキャッシュビン(310-1…310-8)にパーティション化でき、前記対象のキャッシュビンは、前記複数のキャッシュビンの1つであり、前記複数のキャッシュノードの少なくとも2つ以内の前記複数のキャッシュビンのパーティショニングは、再構成可能であり、
前記メモリアクセス命令は、
処理コア、および前記メモリの共有部分で構成されるグループから選択される、物理エンティティと、
プロセスとスレッドから構成されるグループから選択される、論理エンティティと
のいずれか一方の単一の識別情報を含み、
前記少なくとも1つのアクセスパラメータが、プロセスID、処理コアID、スレッドID、またはキャッシュビット、の少なくとも1つを含み、
前記少なくとも1つのアクセスパラメータを決定することが、さらに、
前記メモリアクセス命令が論理エンティティに関連して決定されるように、前記アクセスパラメータを論理エンティティ識別情報として設定し、
前記メモリアクセス命令が物理エンティティに関連して決定されるように、前記アクセスパラメータを物理エンティティ識別情報として設定する、
方法。 - 前記対象のキャッシュビンが、少なくとも1つのキャッシュノードの少なくとも一部分である、請求項1に記載の方法。
- 各キャッシュビンが、前記複数のキャッシュノードのうちのそれぞれのキャッシュノードに含まれている、請求項1に記載の方法。
- 各キャッシュノードを、前記キャッシュノードのそれぞれの複数のキャッシュビンの使用率に基づいて、少なくとも2つのキャッシュビンに動的にパーティション化するステップ、
をさらに含む、請求項1に記載の方法。 - 最初に各キャッシュノードを所定の数のキャッシュビン(310-1、310-2、310-3、310-4)にパーティション化するステップと、
各キャッシュビンの使用に関する統計情報を集めるステップと、
前記集められた統計情報に基づいて、各キャッシュノードの前記最初のパーティショニング(310-1…310-8)を再構成するステップと、
をさらに含む、請求項4に記載の方法。 - 各キャッシュノードの前記パーティショニングを再構成する前記ステップが、複数の実行の反復の実行の各反復の後に行われる、請求項5に記載の方法。
- 前記キャッシュビン(310-8)の少なくとも1つに、より多くのキャッシュ記憶域を動的に割り当てるステップ、
をさらに含む、請求項5に記載の方法。 - 少なくとも1つのキャッシュ属性を求めるステップであって、前記少なくとも1つのキャッシュ属性が、特定の値をキャッシュしない、特定の値を常にキャッシュする、および特定の値を常にチェックする、の少なくとも1つを含む、ステップ、
をさらに含む、請求項1に記載の方法。 - 前記メモリアクセス命令に応じるための前記対象のキャッシュビンを決定する前記ステップが、
前記少なくとも1つのアクセスパラメータおよび前記アドレスを通じて確定関数を計算するステップ、
をさらに含む、請求項1に記載の方法。 - 前記再構成可能なキャッシュアーキテクチャが、処理回路(210)によるプログラムの実行を加速させるために利用される、請求項1に記載の方法。
- 前記処理回路が、
中央処理装置、フィールドプログラマブルゲートアレイ、グラフィック処理装置、粗粒度再構成可能アーキテクチャ、特定用途向け集積回路、マルチコアプロセッサ、および量子コンピュータ、
のいずれか1つである、
請求項10に記載の方法。 - 命令を格納している非一時的なコンピュータ可読媒体であって、前記命令が、少なくとも1つの処理回路に実行されたとときに、前記少なくとも1つの処理回路に請求項1に記載の前記方法を実行させる、
非一時的なコンピュータ可読媒体。 - ソフトウェアプログラムを実行するシステムであって、
処理回路と、
前記処理回路に接続された再構成可能なキャッシュと、
を備え、
前記再構成可能なキャッシュは、
メモリと、
複数の個別の物理キャッシュノードであって、実質的に独立して動作し、前記メモリに結合されており、各キャッシュノードが複数のキャッシュビンにパーティション化されており、前記複数のキャッシュビンのうちのいずれかのキャッシュビンへのアクセスがアクセスパラメータに基づいて決定される、前記複数のキャッシュノードと、
を含み、
前記複数のキャッシュノードの少なくとも2つ内の前記複数のキャッシュビンのパーティショニングは、再構成可能であり、
前記処理回路は、再構成可能なキャッシュアーキテクチャ中のキャッシュコヒーレンシにために適合され、
前記処理回路は、
メモリアクセス命令を受信し、前記メモリアクセス命令は、アクセスされるメモリの少なくともアドレスを含み、
前記メモリアクセス命令に基づいて、少なくとも1つのアクセスパラメータを決定し、
前記少なくとも1つのアクセスパラメータと前記アドレスとの一部に基づいて、前記メモリアクセス命令に応じるための対象キャッシュビンを決定し、
前記メモリアクセス命令は、
処理コア、および前記メモリの共有部分で構成されるグループから選択される、物理エンティティと、
プロセスおよびスレッドから構成されるグループから選択される、論理エンティティと
のいずれか一方の単一の識別情報を含み、
前記少なくとも1つのアクセスパラメータが、プロセスID、処理コアID、スレッドID、およびキャッシュビット、の少なくとも1つを含み、
前記少なくとも1つのアクセスパラメータを決定することが、さらに、
前記メモリアクセス命令が論理エンティティに関連して決定されるように、前記アクセスパラメータを論理エンティティ識別情報として設定し、
前記メモリアクセス命令が物理エンティティに関連して決定されるように、前記アクセスパラメータを物理エンティティ識別情報として設定する、
再構成可能なキャッシュアーキテクチャ。
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