JP7109949B2 - メモリシステム及びメモリシステムの制御方法 - Google Patents
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Description
図1は、実施形態にかかるメモリシステム1の構成例を示す図である。図1に示すように、メモリシステム1は、ホスト2と所定の規格に基づいた通信インタフェースで接続される。ホスト2は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバ等である。メモリシステム1は、ホスト2からアクセスコマンドを受け付けることができる。アクセスコマンドは、リード(読み出し)コマンド、ライト(書き込み)コマンド、及びフラッシュコマンド等である。フラッシュコマンドは、遅滞しているデータのライトをNAND型フラッシュメモリ20に強制的に完遂させるコマンドである。各アクセスコマンドは、アクセス先を示す論理アドレスを含んでいる。論理アドレスは、メモリシステム1がホスト2に提供する論理アドレス空間内の位置を示す。メモリシステム1は、例えば、ライトコマンドとともに、書き込み対象のデータを受け付ける。また、メモリシステム1は、ホスト2からまたは他の装置から、電源を供給され、この電源により動作する。
次に、図2~図6を用い、NANDメモリ20の第1の対応テーブル41及び第2の対応テーブル42について更に説明する。図2~図6は、実施形態にかかるメモリシステム1の物理ブロック30a~30hとブロックグループ31lg,32lgとの対応関係を説明する図である。
次に、図7を用い、メモリシステム1における制御動作の例について説明する。図7は、実施形態にかかるメモリシステム1の制御動作の手順の一例を示すフローチャートである。
ここで図8を用いて、比較例のメモリシステムによる動作を説明する。比較例のメモリシステムにおいては、不正電源断後のクリーンアップ時において、第2の対応テーブル42’ではなく、第1の対応テーブル41’の更新により、論理クラスタアドレスと移動後のデータの物理的な記憶位置との対応を取る。
実施形態の構成は、データ保持を図るリフレッシュ時にも適用することができる。
実施形態の構成は、書き込み数の均一化を図るウェアレベリング時にも適用することができる。
Claims (9)
- 複数の物理ブロックを有する不揮発性の半導体メモリと、
ホストからのデータに割り当てられたアドレスに対応する論理クラスタアドレスと、前記論理クラスタアドレスに対応するデータの記憶位置を特定する番号であって前記複数の物理ブロックのうちの所定数の物理ブロックを纏めた複数の第1の管理単位をそれぞれ特定する第1の論理番号、および前記第1の管理単位の前記所定数の物理ブロックにおける前記ホストからの最小のアクセス単位の整数倍のサイズを有する複数の第2の管理単位のそれぞれを一意に特定する第2の論理番号と、が対応付けられた第1の管理情報、および、前記複数の物理ブロックのうちの前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号と前記第1の論理番号とが対応付けられた第2の管理情報を管理するコントローラ回路と、を備え、
前記コントローラ回路は、
前記ホストから第1の論理クラスタアドレスに対応するアドレスへの第1データの書き込みを指示する命令を受領したことに応じて、前記半導体メモリの前記複数の物理ブロックのうちの第1の物理ブロックに前記第1データを書き込むときは、前記第2の管理情報を更新することなく、前記第1の論理クラスタアドレスと、前記第1の物理ブロックを含む前記所定数の物理ブロックに対応する第1の管理単位に付与された第1の論理番号、および前記第1の物理ブロックにおける前記第1データの記憶位置に対応する第2の管理単位を示す第2の論理番号と、を対応付けるように、前記第1の管理情報を更新し、
所定の電源遮断手順を経ない電源断である不正電源断後において、前記不正電源断前に前記半導体メモリに書き込み途中だった第2の物理ブロックを含む第1の管理単位の前記所定数の物理ブロックに記憶された第2データを他の第1の管理単位の前記所定数の物理ブロックに移動させるときは、前記第1の管理情報を更新することなく、移動元である前記第1の管理単位の前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号に対応付けられた第1の論理番号の対応先を移動先である前記他の第1の管理単位の前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号に変更して前記第2の管理情報を更新する、
メモリシステム。 - 複数の物理ブロックを有する不揮発性の半導体メモリと、
ホストからのデータに割り当てられたアドレスに対応する論理クラスタアドレスと、前記論理クラスタアドレスに対応するデータの記憶位置を特定する番号であって前記複数の物理ブロックのうちの所定数の物理ブロックを纏めた複数の第1の管理単位をそれぞれ特定する第1の論理番号、および前記第1の管理単位の前記所定数の物理ブロックにおける前記ホストからの最小のアクセス単位の整数倍のサイズを有する複数の第2の管理単位のそれぞれを一意に特定する第2の論理番号と、が対応付けられた第1の管理情報、および、前記複数の物理ブロックのうちの前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号と前記第1の論理番号とが対応付けられた第2の管理情報を管理するコントローラ回路と、を備え、
前記コントローラ回路は、
前記ホストから第1の論理クラスタアドレスに対応するアドレスへの第1データの書き込みを指示する命令を受領したことに応じて、前記半導体メモリの前記複数の物理ブロックのうちの第1の物理ブロックに前記第1データを書き込むときは、前記第2の管理情報を更新することなく、前記第1の論理クラスタアドレスと、前記第1の物理ブロックを含む前記所定数の物理ブロックに対応する第1の管理単位に付与された第1の論理番号、および前記第1の物理ブロックにおける前記第1データの記憶位置に対応する第2の管理単位を示す第2の論理番号と、を対応付けるように、前記第1の管理情報を更新し、
前記ホストからの前記命令とは独立して実行され、所定の第1の管理単位の前記所定数の物理ブロックに記憶された第2データを他の第1の管理単位の前記所定数の物理ブロックに移動させるときは、前記第1の管理情報を更新することなく、移動元である前記第1の管理単位の前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号に対応付けられた第1の論理番号の対応先を移動先である前記他の第1の管理単位の前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号に変更して前記第2の管理情報を更新する、
メモリシステム。 - 前記コントローラ回路は、
前記移動元である前記第1の管理単位の前記所定数の物理ブロックにおける前記第2データが記憶されている前記第2の管理単位の配置位置を維持して前記移動先である前記他の前記第1の管理単位の前記所定数の物理ブロックに前記第2データを移動する、
請求項1または請求項2に記載のメモリシステム。 - 前記コントローラ回路は、
前記移動元である前記第1の管理単位の前記所定数の物理ブロックにおける前記第2データが記憶されている前記第2の管理単位の第2の論理番号を維持して前記移動先である前記他の前記第1の管理単位の前記所定数の物理ブロックに前記第2データを移動する、
請求項1乃至請求項3のいずれか1項に記載のメモリシステム。 - 前記ホストからの前記命令とは独立して実行される処理では、所定量以上のデータが、前記第1の管理単位の前記所定数の物理ブロックから前記他の前記第1の管理単位の前記所定数の物理ブロックに移動される、
請求項2に記載のメモリシステム。 - 前記ホストからの前記命令とは独立して実行される処理は、所定の電源遮断手順を経ない電源断である不正電源断時にデータの書き込みが行われていた前記第1の管理単位の前記所定数の物理ブロック内に存在するデータのうち、不正電源断時の書き込み以前から存在していたデータ、及び不正電源断時に既に書き込みが終了していたデータを前記他の前記第1の管理単位の前記所定数の物理ブロックに移動させるクリーンアップ処理である、
請求項2または請求項5に記載のメモリシステム。 - 前記ホストからの前記命令とは独立して実行される処理は、自然放電により記憶したデータが失われる前、または、隣接するセルへのリード処理が繰り返されることにより記憶したデータの値が変化する前に、予め、前記第1の管理単位の前記所定数の物理ブロックに記憶したデータを前記他の前記第1の管理単位の前記所定数の物理ブロックに移動させるリフレッシュ処理である、
請求項2または請求項5に記載のメモリシステム。 - 前記ホストからの前記命令とは独立して実行される処理は、前記第1の管理単位の前記所定数の物理ブロックが属する消去回数の少ない前記複数の物理ブロックから、消去回数の多い複数の物理ブロックに移し替える場合に、前記第1の管理単位の前記所定数の物理ブロックに記憶したデータを前記他の前記第1の管理単位の前記所定数の物理ブロックに移動させるウェアレベリング処理である、
請求項2または請求項5に記載のメモリシステム。 - 複数の物理ブロックを有する不揮発性の半導体メモリ、及び前記半導体メモリを制御するコントローラ回路を具備し、ホストに接続されるメモリシステムの制御方法であって、
前記コントローラ回路は、
前記ホストからのデータに割り当てられたアドレスに対応する論理クラスタアドレスと、前記論理クラスタアドレスに対応するデータの記憶位置を特定する番号であって前記複数の物理ブロックのうちの所定数の物理ブロックを纏めた複数の第1の管理単位をそれぞれ特定する第1の論理番号、および前記第1の管理単位の前記所定数の物理ブロックにおける前記ホストからの最小のアクセス単位の整数倍のサイズを有する複数の第2の管理単位のそれぞれを一意に特定する第2の論理番号と、が対応付けられた第1の管理情報、および、前記複数の物理ブロックのうちの前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号と前記第1の論理番号とが対応付けられた第2の管理情報を管理し、
前記コントローラ回路は、
前記ホストから第1の論理クラスタアドレスに対応するアドレスへの第1データの書き込みを指示する命令を受領したことに応じて、前記半導体メモリの前記複数の物理ブロックのうちの第1の物理ブロックに前記第1データを書き込むときは、前記第2の管理情報を更新することなく、前記第1の論理クラスタアドレスと、前記第1の物理ブロックを含む前記所定数の物理ブロックに対応する第1の管理単位に付与された第1の論理番号、および前記第1の物理ブロックにおける前記第1データの記憶位置に対応する第2の管理単位を示す第2の論理番号と、を対応付けるように、前記第1の管理情報を更新し、
前記ホストからの前記命令とは独立して実行され、所定の第1の管理単位の前記所定数の物理ブロックに記憶された第2データを他の第1の管理単位の前記所定数の物理ブロックに移動させるときは、前記第1の管理情報を更新することなく、移動元である前記第1の管理単位の前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号に対応付けられた第1の論理番号の対応先を移動先である前記他の第1の管理単位の前記所定数の物理ブロックにそれぞれ割り当てられた物理ブロック番号に変更して前記第2の管理情報を更新する、
メモリシステムの制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018055782A JP7109949B2 (ja) | 2018-03-23 | 2018-03-23 | メモリシステム及びメモリシステムの制御方法 |
US16/114,019 US10783070B2 (en) | 2018-03-23 | 2018-08-27 | Memory system having first and second correspondence tables and method of controlling memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018055782A JP7109949B2 (ja) | 2018-03-23 | 2018-03-23 | メモリシステム及びメモリシステムの制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019168898A JP2019168898A (ja) | 2019-10-03 |
JP7109949B2 true JP7109949B2 (ja) | 2022-08-01 |
Family
ID=67983565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018055782A Active JP7109949B2 (ja) | 2018-03-23 | 2018-03-23 | メモリシステム及びメモリシステムの制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10783070B2 (ja) |
JP (1) | JP7109949B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021068129A (ja) * | 2019-10-21 | 2021-04-30 | Tdk株式会社 | メモリコントローラ及びフラッシュメモリシステム |
CN112948173A (zh) * | 2021-02-02 | 2021-06-11 | 湖南国科微电子股份有限公司 | 一种数据恢复方法、装置、设备及介质 |
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US20150339223A1 (en) | 2014-05-22 | 2015-11-26 | Kabushiki Kaisha Toshiba | Memory system and method |
Also Published As
Publication number | Publication date |
---|---|
JP2019168898A (ja) | 2019-10-03 |
US20190294539A1 (en) | 2019-09-26 |
US10783070B2 (en) | 2020-09-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |
|
A621 | Written request for application examination |
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A977 | Report on retrieval |
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