JP7098906B2 - Silicon carbide semiconductor device equipped with Schottky barrier diode and its manufacturing method - Google Patents

Silicon carbide semiconductor device equipped with Schottky barrier diode and its manufacturing method Download PDF

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Description

本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたショットキーバリアダイオード（以下、ＳＢＤという）を備えるＳｉＣ半導体装置およびその製造方法に関するものである。 The present invention relates to a SiC semiconductor device including a Schottky barrier diode (hereinafter referred to as SBD) configured by using silicon carbide (hereinafter referred to as SiC) and a method for manufacturing the same.

従来より、ＳＢＤやＳＢＤに対して更にＰＮダイオード構造を備えたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を有するＳｉＣ半導体装置が提案されている。ＪＢＳ構造を含めて、ＳＢＤは、良好なスイッチングスピードを持つという利点を有している。ただし、ＳｉＣによってＳＢＤを構成する場合、逆バイアスに対するリーク電流を減らすために、ショットキー電極材料として順方向電圧（以下、Ｖｆという）を高めに設定できる金属を選択する必要がある。これは、逆バイアス時にＳｉＣとショットキー電極との界面に印加される電界が非常に強くなり、ショットキー障壁にトンネル電流が流れるという現象が生じるためである。 Conventionally, a SiC semiconductor device having a junction barrier Schottky diode (hereinafter referred to as JBS) having a PN diode structure for SBD or SBD has been proposed. The SBD, including the JBS structure, has the advantage of having a good switching speed. However, when the SBD is composed of SiC, it is necessary to select a metal that can set a high forward voltage (hereinafter referred to as Vf) as the Schottky electrode material in order to reduce the leakage current due to the reverse bias. This is because the electric field applied to the interface between the SiC and the Schottky electrode becomes very strong at the time of reverse bias, and a phenomenon occurs in which a tunnel current flows through the Schottky barrier.

このため、Ｖｆを下げてもリーク電流を抑えられるように、ＪＢＳ構造としたり、特許文献１に示されるようなトレンチの底部にp型層を備えた構造とするなど、ショットキー電極の下方にｐ型層を備える構造が提案されている。このように、ｐ型層を備えることで、電界がショットキー電極側に入り込むことが抑制され、電界を緩和することが可能となって、リーク電流を抑えることが可能となる。 Therefore, in order to suppress the leakage current even if Vf is lowered, a JBS structure or a structure having a p-type layer at the bottom of the trench as shown in Patent Document 1 is used below the Schottky electrode. A structure including a p-type layer has been proposed. As described above, by providing the p-type layer, the electric field is suppressed from entering the Schottky electrode side, the electric field can be relaxed, and the leak current can be suppressed.

特許第５８８１３２２号公報Japanese Patent No. 5881322

しかしながら、ｐ型層を備えることで逆バイアス時にショットキー電極とＳｉＣとの界面に印加される電界を緩和することができるものの、ＰＮ接合による空乏層によって電流経路が狭まり、順バイアス時に流れる電流が減る。このため、ＪＦＥＴ抵抗が増加し、オン抵抗Ｒｏｎを増加させることになる。このように、ｐ型層による電界緩和は、逆バイアス時のリーク電流の抑制という効果が得られるものの、順バイアス時の電流量の低下という背反が生じる結果となる。 However, although the electric field applied to the interface between the Schottky electrode and SiC at the time of reverse bias can be relaxed by providing the p-type layer, the current path is narrowed by the depletion layer due to the PN junction, and the current flowing at the time of forward bias is generated. decrease. Therefore, the JFET resistance increases and the on-resistance Ron increases. As described above, the electric field relaxation by the p-type layer has the effect of suppressing the leakage current at the time of reverse bias, but results in the trade-off of a decrease in the amount of current at the time of forward bias.

また、トレンチの底部にp型層を備えるＳＢＤでは、隣り合うｐ型層から延びる空乏層によってｐ型層の間に位置するｎ型層をピンチオフすることで、電界の入り込みを抑制している。しかしながら、ｐ型層の間のｎ型層の不純物濃度が低く、ＪＦＥＴ抵抗が高くなるため、順バイアス時の電流の立ち上がりの傾きが小さくなる。 Further, in the SBD provided with the p-type layer at the bottom of the trench, the entry of the electric field is suppressed by pinching off the n-type layer located between the p-type layers by the depletion layer extending from the adjacent p-type layers. However, since the impurity concentration of the n-type layer between the p-type layers is low and the JFET resistance is high, the slope of the rise of the current at the time of forward bias becomes small.

本発明は上記点に鑑みて、逆バイアス時のリーク電流の抑制効果を得つつ、順バイアス時の電流量の低下を抑制でき、順バイアス時の電流の立ち上がりの傾きも大きくできる構造のＳＢＤを備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, the present invention provides an SBD having a structure capable of suppressing a decrease in the amount of current at the time of forward bias and increasing the slope of the rise of the current at the time of forward bias while obtaining the effect of suppressing the leak current at the time of reverse bias. It is an object of the present invention to provide a SiC semiconductor device provided and a method for manufacturing the same.

上記目的を達成するため、請求項１、２、３および６に記載の発明では、セル領域に、第１導電型層における基板と反対側に形成され、第１導電型層よりも第１導電型不純物濃度が高くされると共に第１導電型層と連結されたＪＦＥＴ部（３）と、主表面と平行な一方向におけるＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、電界ブロック層およびＪＦＥＴ部の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされると共にＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、電流分散層の表面から該電流分散層を貫通して電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、電流分散層および連結層に接し、電流分散層に対してショットキー接触させられたショットキー電極（１０）と、裏面に形成された裏面電極（１１）と、が備えられたＪＢＳを有している。 In order to achieve the above object, in the invention according to claim 1, 2, 3 and 6 , the cell region is formed on the opposite side of the substrate in the first conductive type layer, and the first conductive type layer is formed more than the first conductive type layer. The JFET portion (3) connected to the first conductive type layer and the JFET portion in one direction parallel to the main surface are arranged on both sides of the JFET portion while the mold impurity concentration is increased, and the second conductive type silicon carbide is used. It is formed on the configured electric field block layer (4), the electric field block layer, and the JFET portion, and has a higher concentration of the first conductive type impurities than the first conductive type layer and is connected to the JFET portion. A current dispersion layer (5) made of conductive silicon carbide and a connecting layer made of second conductive silicon carbide that penetrates the current dispersion layer from the surface of the current dispersion layer to reach the electric field block layer. (6), a shotkey electrode (10) in contact with the current dispersion layer and the connecting layer, and shotkey contact with the current dispersion layer, and a back surface electrode (11) formed on the back surface are provided. Has JBS.

このような構成によれば、逆バイアス時に電界ブロック層によって電界のせり上がりを抑制できることから、ショットキー電極とＳｉＣとの界面に印加される電界を緩和でき、ショットキー障壁にトンネル電流が流れることによるリーク電流の発生を抑制できる。そして、電界ブロック層によって電界緩和が図れることから、電界ブロック層の間のＪＦＥＴ部の第１導電型不純物濃度を第１導電型層よりも高くすることが可能となる。このため、ＪＦＥＴ部の第１導電型不純物濃度が第１導電型層と同じとされる場合と比較して、電界ブロック層からＪＦＥＴ部側への空乏層の広がりを抑制できると共に、内部抵抗を小さくできる。したがって、順バイアス時の電流量の低下を抑制できると共に、オン抵抗の上昇を抑えることが可能となり、電流の立ち上がりの傾きを大きくすることも可能となる。 According to such a configuration, since the electric field block layer can suppress the rise of the electric field at the time of reverse bias, the electric field applied to the interface between the Schottky electrode and SiC can be relaxed, and the tunnel current flows through the Schottky barrier. It is possible to suppress the generation of leakage current due to. Since the electric field can be relaxed by the electric field block layer, the concentration of the first conductive type impurity in the JFET portion between the electric field block layers can be made higher than that of the first conductive type layer. Therefore, as compared with the case where the concentration of the first conductive impurity in the JFET section is the same as that in the first conductive layer, the spread of the depletion layer from the electric field block layer to the JFET section can be suppressed and the internal resistance can be reduced. Can be made smaller. Therefore, it is possible to suppress the decrease in the amount of current at the time of forward bias, suppress the increase in the on-resistance, and increase the slope of the rise of the current.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of each of the above means indicate an example of the correspondence with the specific means described in the embodiment described later.

第１実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 1st Embodiment. 図１に示すＳｉＣ半導体装置の上面レイアウト図である。It is a top layout view of the SiC semiconductor device shown in FIG. 1. 図２中の領域IIIの斜視断面図である。It is a perspective sectional view of the area III in FIG. ＳｉＣ半導体装置の耐圧変化を調べた結果を示した図である。It is a figure which showed the result of having investigated the withstand voltage change of a SiC semiconductor device. ＳｉＣ半導体装置のオン時におけるＪＦＥＴ抵抗変化を調べた結果を示した図である。It is a figure which showed the result of having investigated the JFET resistance change at the time of turning on a SiC semiconductor device. ＳｉＣ半導体装置の耐圧およびオン抵抗の変化に基づく限界線を近似曲線で描いた特性図である。It is a characteristic figure which drew the limit line based on the change withstand voltage and on-resistance of a SiC semiconductor device by an approximate curve. 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device shown in FIG. 図５Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device following FIG. 5A. 図５Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device following FIG. 5B. 図５Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device following FIG. 5C. 第２実施形態にかかるＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device which concerns on 2nd Embodiment. 図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device shown in FIG. 図７Ａに続くＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device following FIG. 7A. 図７Ｂに続くＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device following FIG. 7B. 図７Ｃに続くＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device following FIG. 7C.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
本実施形態にかかるＪＢＳ構造のＳＢＤを有するＳｉＣ半導体装置について、図１～図３を参照して説明する。なお、図１は、図２のＩ－Ｉ断面に相当する。また、図２は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下では、図１～図３に示すように、ＳｉＣ半導体装置における一方向をＸ方向、Ｘ方向に対して交差する方向をＹ方向、ＳｉＣ半導体装置の厚み方向、つまりＸＹ平面に対する法線方向をＺ方向として説明する。 (First Embodiment)
A SiC semiconductor device having an SBD having a JBS structure according to this embodiment will be described with reference to FIGS. 1 to 3. Note that FIG. 1 corresponds to the I-I cross section of FIG. Further, although FIG. 2 is not a cross-sectional view, hatching is partially shown to make the figure easier to see. In the following, as shown in FIGS. 1 to 3, one direction in the SiC semiconductor device is the X direction, the direction intersecting the X direction is the Y direction, and the thickness direction of the SiC semiconductor device, that is, the normal direction with respect to the XY plane. This will be described as the Z direction.

図１に示すように、ＳｉＣ半導体装置は、上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとするＳｉＣで構成されたｎ＋型基板１の主表面１ａ上にｎ－型層２が形成されたものをＳｉＣ半導体基板として用いて形成されている。ｎ＋型基板１は、例えば１×１０１８～５×１０１８ｃｍ－３程度の不純物濃度とされている。ｎ－型層２は、ｎ＋型基板１よりも低いドーパント濃度のＳｉＣのエピタキシャル膜で構成されている。ｎ－型層２は、例えば１×１０１６ｃｍ－３程度の不純物濃度とされている。これらｎ＋型基板１およびｎ－型層２によって構成されたＳｉＣ半導体基板のセル領域には、ＳＢＤにＰＮダイオードを備えたＪＢＳ構造が形成されており、その外周領域に耐圧構造が形成されることでＳｉＣ半導体装置が構成されている。 As shown in FIG. 1, the SiC semiconductor device is n - on the main surface 1a of an n + type substrate 1 composed of SiC having an upper surface as a main surface 1a and a lower surface opposite to the main surface 1a as a back surface 1b. The mold layer 2 is formed by using it as a SiC semiconductor substrate. The n + type substrate 1 has an impurity concentration of, for example, about 1 × 10 18 to 5 × 10 18 cm -3 . The n - type layer 2 is composed of a SiC epitaxial film having a dopant concentration lower than that of the n + type substrate 1. The n - type layer 2 has an impurity concentration of, for example, about 1 × 10 16 cm -3 . A JBS structure having a PN diode on the SBD is formed in the cell region of the SiC semiconductor substrate composed of the n + type substrate 1 and the n - type layer 2, and a withstand voltage structure is formed in the outer peripheral region thereof. This constitutes a SiC semiconductor device.

具体的には、セル領域において、ｎ－型層２の表面側、つまりｎ＋型基板１と反対側には、ＳｉＣからなるＪＦＥＴ部３と電界ブロック層４が形成されており、ｎ－型層２は、ＪＦＥＴ部３と連結されている。 Specifically, in the cell region, a JFET portion 3 made of SiC and an electric field block layer 4 are formed on the surface side of the n - type layer 2, that is, on the side opposite to the n + type substrate 1, and the n - type is formed. The layer 2 is connected to the JFET unit 3.

ＪＦＥＴ部３と電界ブロック層４は、電界保護層を構成するものであり、セル領域のみに形成されている。ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、共に、Ｘ方向に延設され、Ｙ方向において交互に繰り返し並べられて配置されている。つまり、図２に示すように、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と電界ブロック層４は、それぞれ複数の短冊状、つまりストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。 The JFET unit 3 and the electric field block layer 4 form an electric field protection layer, and are formed only in the cell region. At least a part of the JFET unit 3 and the electric field block layer 4 are both extended in the X direction and arranged alternately and repeatedly in the Y direction. That is, as shown in FIG. 2, when viewed from the normal direction with respect to the main surface of the n + type substrate 1, at least a part of the JFET portion 3 and the electric field block layer 4 are each formed into a plurality of strips, that is, stripes. , Each is arranged in an alternating layout.

なお、本実施形態の場合、ＪＦＥＴ部３の下面の深さが電界ブロック層４の下面の深さよりも深くなるように、ＪＦＥＴ部３が電界ブロック層４の下方まで形成された構造とされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は電界ブロック層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の電界ブロック層４の間に配置された状態となっている。 In the case of the present embodiment, the JFET portion 3 is formed to the lower part of the electric field block layer 4 so that the depth of the lower surface of the JFET portion 3 is deeper than the depth of the lower surface of the electric field block layer 4. There is. For this reason, the striped portion of the JFET portion 3 is connected below the electric field block layer 4, but each striped portion is between the plurality of electric field block layers 4. It is in a placed state.

ＪＦＥＴ部３のうちストライプ状とされている部分の各部、つまり各短冊状の部分は、幅が例えば０．５μｍとされている。また、ＪＦＥＴ部３の厚みは、例えば０．６～１．６μｍ、ここでは１．０μｍとされており、ｎ型不純物濃度は、ｎ－型層２よりも高くされていて、例えば１．０×１０１７／ｃｍ３とされている。 Each of the striped portions of the JFET portion 3, that is, each strip-shaped portion has a width of, for example, 0.5 μm. Further, the thickness of the JFET portion 3 is, for example, 0.6 to 1.6 μm, here 1.0 μm, and the n-type impurity concentration is higher than that of the n - type layer 2, for example, 1.0. It is set to × 10 17 / cm 3 .

電界ブロック層４は、ｐ型不純物層によって構成されている。上記したように、電界ブロック層４は、ストライプ状とされており、ストライプ状とされた電界ブロック層４の各短冊状の部分は、幅が例えば０．５μｍ、厚みが例えば０．５～１．５μｍ、ここでは０．９μｍとされている。また、電界ブロック層４は、例えばｐ型不純物濃度が５．０×１０１７／ｃｍ３とされている。本実施形態の場合、電界ブロック層４は、深さ方向においてｐ型不純物濃度が一定とされている。また、電界ブロック層４は、ｎ－型層２と反対側の表面がＪＦＥＴ部３の表面と同一平面とされている。 The electric field block layer 4 is composed of a p-type impurity layer. As described above, the electric field block layer 4 has a striped shape, and each strip-shaped portion of the striped electric field block layer 4 has a width of, for example, 0.5 μm and a thickness of, for example, 0.5 to 1. It is 5.5 μm, here 0.9 μm. Further, the electric field block layer 4 has, for example, a p-type impurity concentration of 5.0 × 10 17 / cm 3 . In the case of the present embodiment, the electric field block layer 4 has a constant p-type impurity concentration in the depth direction. Further, the surface of the electric field block layer 4 opposite to the n - type layer 2 is flush with the surface of the JFET portion 3.

さらに、ＪＦＥＴ部３および電界ブロック層４の上には、ＳｉＣからなるｎ型電流分散層５およびｐ型連結層６が形成されている。これらｎ型電流分散層５およびｐ型連結層６も、セル領域にのみ形成されている。 Further, an n-type current dispersion layer 5 and a p-type connecting layer 6 made of SiC are formed on the JFET unit 3 and the electric field block layer 4. The n-type current dispersion layer 5 and the p-type connecting layer 6 are also formed only in the cell region.

ｎ型電流分散層５は、後述するようにチャネルを通じて流れる電流がＹ方向に拡散できるようにする層であり、ＪＦＥＴ部３に連結されている。ｎ型電流分散層５は、ｎ－型層２よりもｎ型不純物濃度が高くされている。本実施形態では、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を等しくしてある。また、本実施形態の場合、ｎ型電流分散層５は、Ｙ方向に向けて延設されることで短冊状とされており、Ｘ方向において複数本並べられることでストライプ状とされている。ｎ型電流分散層５のうちのＸ方向寸法となる幅については任意であるが、ＪＦＥＴ部３のうちのストライプ状の部分の幅よりも広くされており、ここでは４μｍとされている。ｎ型電流分散層５の厚みについては任意であるが、ここでは０．５μｍとされている。 The n-type current dispersion layer 5 is a layer that allows the current flowing through the channel to diffuse in the Y direction, as will be described later, and is connected to the JFET unit 3. The n-type current dispersion layer 5 has a higher concentration of n-type impurities than the n - type layer 2. In this embodiment, the concentration of n-type impurities in the JFET unit 3 and the n-type current dispersion layer 5 are made equal. Further, in the case of the present embodiment, the n-type current dispersion layer 5 is elongated in the Y direction to form a strip shape, and a plurality of n-type current dispersion layers 5 are arranged in the X direction to form a strip shape. The width of the n-type current dispersion layer 5 that is dimensioned in the X direction is arbitrary, but is wider than the width of the striped portion of the JFET portion 3, and is set to 4 μm here. The thickness of the n-type current dispersion layer 5 is arbitrary, but here it is 0.5 μm.

なお、ここでは、ドリフト層を、便宜的にｎ－型層２、ＪＦＥＴ部３およびｎ型電流分散層５に分けて説明しているが、これらは共にドリフト層を構成する部分であり、互いに連結されている。 Here, the drift layer is described separately for convenience in the n - type layer 2, the JFET section 3, and the n-type current dispersion layer 5, but these are both components of the drift layer and are mutually exclusive. It is connected.

ｐ型連結層６は、後述するショットキー電極１０と電界ブロック層４とを連結するために設けられている。本実施形態の場合、ｐ型連結層６は、電界ブロック層４に対して交差する方向に延設された部分を有し、互いに重なり合う交点を有するように形成されている。 The p-type connecting layer 6 is provided for connecting the Schottky electrode 10 and the electric field block layer 4, which will be described later. In the case of the present embodiment, the p-type connecting layer 6 has a portion extending in a direction intersecting with the electric field block layer 4 and is formed so as to have intersections overlapping with each other.

具体的には、ｐ型連結層６は、複数本がＹ方向に延設されることでストライプ状とされている。そして、ｐ型連結層６は、ｎ型電流分散層５以上の厚みとされることでｐ型連結層６の下面の深さが電界ブロック層４の上面の深さよりも深くなるようにされており、電界ブロック層４と連結されている。すなわち、ｐ型連結層６は、複数本がｎ型電流分散層５の表面からｎ型電流分散層５を貫通して電界ブロック層４に至るように形成されている。これにより、各ｐ型連結層６の間にｎ型電流分散層５がストライプ状に配置された構造となっている。この複数本のｐ型連結層６の間隔が上述したｎ型電流分散層５の幅に相当し、ここでは４μｍとされている。ｐ型連結層６の厚みについては、ｎ型電流分散層５以上となっていれば良く、任意である。ここでは、ｐ型連結層６を０．６μｍの厚さとしている。 Specifically, the p-type connecting layer 6 has a striped shape by extending a plurality of p-type connecting layers 6 in the Y direction. The p-type connecting layer 6 has a thickness equal to or greater than that of the n-type current dispersion layer 5, so that the depth of the lower surface of the p-type connecting layer 6 is deeper than the depth of the upper surface of the electric field block layer 4. It is connected to the electric field block layer 4. That is, a plurality of p-type connecting layers 6 are formed so as to penetrate the n-type current dispersion layer 5 from the surface of the n-type current dispersion layer 5 to reach the electric field block layer 4. As a result, the n-type current dispersion layer 5 is arranged in a stripe shape between the p-type connecting layers 6. The distance between the plurality of p-type connecting layers 6 corresponds to the width of the n-type current dispersion layer 5 described above, and is set to 4 μm here. The thickness of the p-type connecting layer 6 may be any as long as it is n-type current dispersion layer 5 or more. Here, the p-type connecting layer 6 has a thickness of 0.6 μm.

一方、外周領域においては、ｎ－型層２の表面側にｎ型電流分散層５が形成されておらず、ＳｉＣ半導体基板の表面までｎ－型層２となっている。つまり、本実施形態の場合、ｎ型電流分散層５がセル領域にのみ形成されていて、外周領域には形成されておらず、ＳｉＣ半導体基板の表面までｎ型不純物濃度が低濃度とされた構造になっている。 On the other hand, in the outer peripheral region, the n-type current dispersion layer 5 is not formed on the surface side of the n - type layer 2, and the n - type layer 2 extends to the surface of the SiC semiconductor substrate. That is, in the case of the present embodiment, the n-type current dispersion layer 5 is formed only in the cell region, not in the outer peripheral region, and the n-type impurity concentration is low up to the surface of the SiC semiconductor substrate. It has a structure.

また、外周領域には、図２に示すように、セル領域を囲むようにｐ型ガードリング８が形成されている。ｐ型ガードリング８は、複数本が同心状に配置されており、図１に示すように、ｎ－型層２の表面から形成され、電界ブロック層４と同じ深さとされている。このｐ型ガードリング８を備えることにより、ＳＢＤの外周において電界が広範囲に延びるようにでき、電界集中を緩和することが可能となって、耐圧向上を図ることが可能となる。ｐ型ガードリング８のｐ型不純物濃度については任意であるが、本実施形態の場合は、電界ブロック層４やｐ型連結層６と同じｐ型不純物濃度でｐ型ガードリング８を形成している。 Further, as shown in FIG. 2, a p-type guard ring 8 is formed in the outer peripheral region so as to surround the cell region. A plurality of p-type guard rings 8 are arranged concentrically, and as shown in FIG. 1, they are formed from the surface of the n - type layer 2 and have the same depth as the electric field block layer 4. By providing the p-type guard ring 8, the electric field can be extended in a wide range on the outer periphery of the SBD, the electric field concentration can be relaxed, and the withstand voltage can be improved. The p-type impurity concentration of the p-type guard ring 8 is arbitrary, but in the case of the present embodiment, the p-type guard ring 8 is formed at the same p-type impurity concentration as the electric field block layer 4 and the p-type connecting layer 6. There is.

また、外周領域においてｎ－型層２およびｐ型ガードリング８を覆いつつ、セル領域が露出させられるように、例えばシリコン酸化膜などで構成された絶縁膜９が形成されている。絶縁膜９には、セル領域と対応する位置に開口部９ａが形成されており、この開口部９ａからｎ型電流分散層５やｐ型連結層６が露出させられている。 Further, an insulating film 9 made of, for example, a silicon oxide film is formed so that the cell region is exposed while covering the n - type layer 2 and the p-type guard ring 8 in the outer peripheral region. An opening 9a is formed in the insulating film 9 at a position corresponding to the cell region, and the n-type current dispersion layer 5 and the p-type connecting layer 6 are exposed from the opening 9a.

図１および図３に示すように、ｎ型電流分散層５やｐ型連結層６および絶縁膜９の上には、ショットキー電極１０が形成されており、ｎ型電流分散層５やｐ型連結層６と接触させられている。ショットキー電極１０は、ｎ型電流分散層５に対してショットキー接触しつつ、ｐ型連結層６に対しては絶縁状態とならないように接触させられている。ショットキー電極１０の金属材料としては、Ｔｉ、Ａｌ、ＡｌＳｉ、Ｍｏ、ＭｏＮ、Ｎｉ、Ａｕ、Ｐｔのいずれか１つもしくは複数を用いることができる。ただし、金属材料として、仕事関数が低く、Ｖｆを低く抑えることができる材料となるＴｉ、Ａｌ、ＡｌＳｉ、Ｍｏ、ＭｏＮを用いるのが好ましく、中でも特にＶｆを低くできるＴｉ、Ａｌ、ＡｌＳｉを用いると好ましい。このような構成により、ショットキー電極１０とｎ型電流分散層５との接触部分においてＳＢＤが構成される。また、ｐ型連結層６と接触することで、ｐ型連結層６および電界ブロック層４とによるｐ型層とＪＦＥＴ部３やｎ型電流分散層５等のｎ型層とによるＰＮダイオードが構成される。 As shown in FIGS. 1 and 3, a Schottky electrode 10 is formed on the n-type current dispersion layer 5, the p-type connecting layer 6, and the insulating film 9, and the n-type current dispersion layer 5 and the p-type are formed. It is in contact with the connecting layer 6. The Schottky electrode 10 is in contact with the n-type current dispersion layer 5 while being in Schottky contact with the p-type connecting layer 6 so as not to be in an insulated state. As the metal material of the shotkey electrode 10, any one or more of Ti, Al, AlSi, Mo, MoN, Ni, Au, and Pt can be used. However, as the metal material, it is preferable to use Ti, Al, AlSi, Mo, and MoN, which have a low work function and can suppress Vf low, and in particular, when Ti, Al, AlSi, which can lower Vf, are used. preferable. With such a configuration, the SBD is configured at the contact portion between the Schottky electrode 10 and the n-type current dispersion layer 5. Further, by contacting with the p-type connecting layer 6, a PN diode composed of the p-type layer composed of the p-type connecting layer 6 and the electric field block layer 4 and the n-type layer such as the JFET unit 3 and the n-type current dispersion layer 5 is formed. Will be done.

さらに、ｎ＋型基板１の裏面１ｂには、裏面電極１１が形成されている。裏面電極１１は、ｎ＋型基板１に対してオーミック接触させられており、例えばＴｉ／Ｎｉ／ＡｕもしくはＴｉ／Ｎｉ／Ａｕ／Ａｇなどの複数の金属層の積層構造によって構成されている。このようにして、ＪＢＳ構造を有するＳＢＤが備えられたＳｉＣ半導体装置が構成されている。 Further, a back surface electrode 11 is formed on the back surface 1b of the n + type substrate 1. The back surface electrode 11 is in ohmic contact with the n + type substrate 1, and is composed of a laminated structure of a plurality of metal layers such as Ti / Ni / Au or Ti / Ni / Au / Ag. In this way, a SiC semiconductor device provided with an SBD having a JBS structure is configured.

このようなＪＢＳ構造を有するＳＢＤが備えられたＳｉＣ半導体装置は、ショットキー電極１０をアノード、裏面電極１１をカソードとして機能する。 A SiC semiconductor device provided with an SBD having such a JBS structure functions with the Schottky electrode 10 as an anode and the back surface electrode 11 as a cathode.

具体的には、順バイアス時には、ショットキー電極１０に対してショットキー障壁を超える電圧が印加されることにより、ショットキー電極１０と裏面電極１１との間に電流が流される。一方、逆バイアス時には、裏面電極１１側に印加される電圧に基づいて、裏面電極１１側から電界がせり上がってくるが、電界ブロック層４によって電界のせり上がりを抑制することができる。また、外周部領域に関しては、ｐ型ガードリング８を備えてあるため、等電位線が偏り無く広範囲で延びるようにすることができる。これにより、高耐圧素子とすることが可能となる。 Specifically, at the time of forward bias, a voltage exceeding the Schottky barrier is applied to the Schottky electrode 10, so that a current flows between the Schottky electrode 10 and the back surface electrode 11. On the other hand, at the time of reverse bias, the electric field rises from the back surface electrode 11 side based on the voltage applied to the back surface electrode 11, but the rise of the electric field can be suppressed by the electric field block layer 4. Further, since the p-type guard ring 8 is provided for the outer peripheral region, the equipotential lines can be extended in a wide range without bias. This makes it possible to obtain a high withstand voltage element.

そして、このように逆バイアス時に電界ブロック層４によって電界のせり上がりを抑制できることから、ショットキー電極１０とＳｉＣとの界面に印加される電界を緩和でき、ショットキー障壁にトンネル電流が流れることによるリーク電流の発生を抑制できる。そして、電界ブロック層４によって電界緩和が図れることから、電界ブロック層４の間のＪＦＥＴ部３のｎ型不純物濃度をｎ－型層２よりも高くすることが可能となる。このため、ＪＦＥＴ部３のｎ型不純物濃度がｎ－型層２と同じとされる場合と比較して、電界ブロック層４からＪＦＥＴ部３側への空乏層の広がりを抑制できると共に、内部抵抗を小さくできる。したがって、順バイアス時の電流量の低下を抑制できると共に、オン抵抗Ｒｏｎの上昇を抑えることが可能となり、電流の立ち上がりの傾きを大きくすることも可能となる。 Since the electric field block layer 4 can suppress the rise of the electric field at the time of reverse bias in this way, the electric field applied to the interface between the Schottky electrode 10 and SiC can be relaxed, and the tunnel current flows through the Schottky barrier. The generation of leak current can be suppressed. Since the electric field can be relaxed by the electric field block layer 4, the concentration of n-type impurities in the JFET unit 3 between the electric field block layers 4 can be made higher than that of the n - type layer 2. Therefore, as compared with the case where the concentration of n-type impurities in the JFET section 3 is the same as that in the n - type layer 2, the spread of the depletion layer from the electric field block layer 4 to the JFET section 3 side can be suppressed, and the internal resistance can be suppressed. Can be made smaller. Therefore, it is possible to suppress a decrease in the amount of current at the time of forward bias, suppress an increase in the on-resistance Ron, and increase the slope of the rise of the current.

さらに、電界ブロック層４によって電界緩和が図れるため、ショットキー電極１０の材料としてより仕事関数の低い材料を用いてＶｆをより低く抑えるようにしてもリーク電流を抑制することが可能となる。このように、ショットキー電極１０をＶｆがより低く抑えられる材料で構成すれば、順バイアス時により低い電圧から電流が立ち上がるようにでき、オン抵抗Ｒｏｎの低下を図ることもできる。 Further, since the electric field block layer 4 can relax the electric field, it is possible to suppress the leak current even if Vf is suppressed to be lower by using a material having a lower work function as the material of the Schottky electrode 10. In this way, if the Schottky electrode 10 is made of a material in which Vf can be suppressed to be lower, the current can be made to rise from a lower voltage at the time of forward bias, and the on-resistance Ron can be lowered.

また、電界ブロック層４をショットキー電極１０から離れた深い位置に形成し、ｐ型連結層６を介してショットキー電極１０に連結した構造としている。このため、深い位置に電界ブロック層４を形成しても、ショットキー電極１０に接続することができ、逆バイアス時に接地電位とすることができる。これにより、アバランシェブレークダウン時などで発生した正孔を電界ブロック層４からｐ型連結層６を通じてショットキー電極１０より引き抜くことが可能となる。 Further, the electric field block layer 4 is formed at a deep position away from the Schottky electrode 10, and is connected to the Schottky electrode 10 via the p-type connecting layer 6. Therefore, even if the electric field block layer 4 is formed at a deep position, it can be connected to the Schottky electrode 10 and can be set to the ground potential at the time of reverse bias. This makes it possible to extract holes generated during avalanche breakdown or the like from the electric field block layer 4 through the p-type connecting layer 6 from the Schottky electrode 10.

また、ＪＦＥＴ部３やｎ型電流分散層５をセル領域にのみ形成し、外周領域には形成していない。このため、ｐ型ガードリング８の間に高濃度なｎ型層が存在しないようにでき、外周耐圧構造の設計および作製の容易化を図ることもできる。 Further, the JFET portion 3 and the n-type current dispersion layer 5 are formed only in the cell region, and are not formed in the outer peripheral region. Therefore, it is possible to prevent the presence of a high-concentration n-type layer between the p-type guard rings 8, and it is possible to facilitate the design and manufacture of the outer peripheral pressure-resistant structure.

さらに、本実施形態の場合、電界ブロック層４をＸ方向に延設し、ｐ型連結層６をＹ方向に延設することで、ＳｉＣ半導体基板の表面に対する法線方向から見て、電界ブロック層４とｐ型連結層６とが直交する構造としている。電界ブロック層４とｐ型連結層６とを同じ方向に延設することもできるが、その場合、これらを形成する際のマスク合わせの制度を例えば０．１μｍ以下にする必要がある。これに対して、電界ブロック層４とｐ型連結層６とを直交させる構造とする場合、マスク合わせ精度を０．１μｍ以上に緩和することが可能となる。このため、電界ブロック層４とｐ型連結層６の形成プロセスの容易化が図れ、量産性を向上することができる。 Further, in the case of the present embodiment, the electric field block layer 4 is extended in the X direction and the p-type connecting layer 6 is extended in the Y direction, so that the electric field block is viewed from the normal direction with respect to the surface of the SiC semiconductor substrate. The structure is such that the layer 4 and the p-type connecting layer 6 are orthogonal to each other. The electric field block layer 4 and the p-type connecting layer 6 can be extended in the same direction, but in that case, it is necessary to set the mask matching system for forming them to, for example, 0.1 μm or less. On the other hand, when the electric field block layer 4 and the p-type connecting layer 6 are orthogonal to each other, the mask matching accuracy can be relaxed to 0.1 μm or more. Therefore, the process of forming the electric field block layer 4 and the p-type connecting layer 6 can be facilitated, and mass productivity can be improved.

また、本実施形態では、ＪＦＥＴ部３の幅を例えば１．０μｍとし、ｎ型不純物濃度を１．０×１０１７／ｃｍ３としているが、これらは、ＪＦＥＴ部３の幅をｘ、ｎ型不純物濃度をｙとして、下記の数式１および数式２を満たす値として設定されている。 Further, in the present embodiment, the width of the JFET section 3 is set to, for example, 1.0 μm, and the n-type impurity concentration is set to 1.0 × 10 17 / cm 3 , but in these, the width of the JFET section 3 is set to x, n-type. The impurity concentration is set to y, and is set as a value that satisfies the following formulas 1 and 2.

［数１］
２×１０１６・ｘ－１．７２８≧ｙ
［数２］
－２×１０１７ｘ＋３×１０１７≦ｙ
ＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙは、（１）ショットキー電極１０とｎ型電流分散層５との界面に印加される電界がリーク電流を抑制できる程度となること、（２）ＪＦＥＴ抵抗を所望値以下にできること、の２つを満たす値に設定される。図４Ａ～図４Ｃを参照して、これら（１）、（２）の条件と上記した数式１および数式２の関係について説明する。 [Number 1]
2 × 10 16・ x -1.728 ≧ y
[Number 2]
-2 x 10 17 x + 3 x 10 17 ≤ y
The width x and the n-type impurity concentration y of the JFET unit 3 are such that (1) the electric field applied to the interface between the Schottky electrode 10 and the n-type current dispersion layer 5 can suppress the leak current, (2). It is set to a value that satisfies the two conditions that the JFET resistance can be set to a desired value or less. The relationship between the conditions (1) and (2) and the above-mentioned formulas 1 and 2 will be described with reference to FIGS. 4A to 4C.

（１）の条件は、上記した数式１のように示される。ＪＦＥＴ部３の幅ｘが大きいほどｎ型不純物濃度ｙが低くてもショットキー電極１０とｎ型電流分散層５との界面に印加される電界が大きくなる。また、ＪＦＥＴ部３のｎ型不純物濃度ｙが高いほど幅ｘが小さくてもショットキー電極１０とｎ型電流分散層５との界面に印加される電界が大きくなる。リーク電流を抑制できる電圧ＢＶ、つまり耐圧について、ＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを変化させて調べて耐圧計算を行ったところ、図４Ａに示す結果となった。このように、例えば幅ｘを０．７μｍとしても、ｎ型不純物濃度ｙによっては耐圧が得られなくなる場合がある。この耐圧計算により、所望の耐圧、ここでは１６００Ｖの耐圧が得られる幅ｘおよびｎ型不純物濃度ｙをプロットすると、図４Ｃの丸印のようになる。そして、このプロットされた各点を結ぶ近似曲線、つまり耐圧限界線を関数式で示すと、数字１となる。この数式１で示される関係を満たすようにＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを設定することで、ショットキー電極１０とｎ型電流分散層５との界面に印加される電界を所望値以下にでき、リーク電流を抑制することが可能となる。 The condition of (1) is shown as the above-mentioned formula 1. The larger the width x of the JFET unit 3, the larger the electric field applied to the interface between the Schottky electrode 10 and the n-type current dispersion layer 5 even if the n-type impurity concentration y is low. Further, the higher the n-type impurity concentration y of the JFET unit 3, the larger the electric field applied to the interface between the Schottky electrode 10 and the n-type current dispersion layer 5 even if the width x is small. The voltage BV that can suppress the leak current, that is, the withstand voltage, was investigated by changing the width x and the n-type impurity concentration y of the JFET unit 3, and the withstand voltage was calculated. The results shown in FIG. 4A were obtained. As described above, even if the width x is set to 0.7 μm, the withstand voltage may not be obtained depending on the n-type impurity concentration y. By this withstand voltage calculation, the width x and the n-type impurity concentration y at which a desired withstand voltage, that is, a withstand voltage of 1600 V, can be obtained are plotted as shown by the circles in FIG. 4C. Then, when the approximate curve connecting each of the plotted points, that is, the pressure resistance limit line is shown by a function formula, it becomes the number 1. By setting the width x and the n-type impurity concentration y of the JFET unit 3 so as to satisfy the relationship shown by the formula 1, the electric field applied to the interface between the Schottky electrode 10 and the n-type current dispersion layer 5 is desired. It can be less than the value, and the leakage current can be suppressed.

また、（２）の条件は、上記した数式２のように示される。ＪＦＥＴ部３の抵抗値であるＪＦＥＴ抵抗は、ＪＦＥＴ部３の幅ｘが大きいほど小さく、ｎ型不純物濃度ｙが小さいほど大きくなる。そして、ＪＦＥＴ抵抗が大きくなるほどオン抵抗が増大する。具体的に、オン抵抗の変化について、ＪＦＥＴ部３の幅ｘとｎ型不純物濃度ｙとを変化させて調べたところ、図４Ｂに示す結果となった。そして、オン時のＪＦＥＴ抵抗がＪＢＳとして要求される所望値、ここでは０．５ｍΩｃｍ２となるときの幅ｘおよびｎ型不純物濃度ｙをプロットすると図４Ｂの四角印のようになる。そして、このプロットされた各点を結ぶ近似曲線、つまりオン抵抗限界線を関数式で示すと、数字２となる。この数式２で示される関係を満たすようにＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを設定することで、ＪＦＥＴ抵抗を低減でき、オン抵抗Ｒｏｎを低減することが可能になる。 Further, the condition (2) is shown as in the above-mentioned mathematical formula 2. The JFET resistance, which is the resistance value of the JFET unit 3, decreases as the width x of the JFET unit 3 increases, and increases as the n-type impurity concentration y decreases. Then, as the JFET resistance increases, the on-resistance increases. Specifically, the change in on-resistance was investigated by changing the width x of the JFET unit 3 and the n-type impurity concentration y, and the results shown in FIG. 4B were obtained. Then, plotting the width x and the n-type impurity concentration y when the JFET resistance at the time of turning on is the desired value required for JBS, here 0.5 mΩcm 2 , is as shown by the square mark in FIG. 4B. Then, when the approximate curve connecting each of the plotted points, that is, the on-resistance limit line is shown by a functional expression, the number 2 is obtained. By setting the width x and the n-type impurity concentration y of the JFET unit 3 so as to satisfy the relationship shown by the formula 2, the JFET resistance can be reduced and the on-resistance Ron can be reduced.

したがって、上記した数式１および数式２の両方を満たすようにＪＦＥＴ部３の幅ｘおよびｎ型不純物濃度ｙを設定することで、リーク電流の抑制効果とオン抵抗Ｒｏｎの低減の両方をより好適に実現することが可能となる。 Therefore, by setting the width x and the n-type impurity concentration y of the JFET unit 3 so as to satisfy both the above-mentioned formulas 1 and 2, both the effect of suppressing the leakage current and the reduction of the on-resistance Ron are more preferably performed. It will be possible to realize it.

次に、本実施形態のＳｉＣ半導体装置の製造方法について、図５Ａ～図５Ｄを参照して説明する。 Next, a method for manufacturing the SiC semiconductor device of the present embodiment will be described with reference to FIGS. 5A to 5D.

〔図５Ａに示す工程〕
まず、ｎ＋型基板１を用意し、主表面１ａ上にｎ－型層２をエピタキシャル成長させる。このとき、ｎ＋型基板１の主表面１ａ上に予めｎ－型層２が形成してあるエピ基板を用いても良い。これにより、本実施形態のＳｉＣ半導体基板が得られる。 [Step shown in FIG. 5A]
First, an n + type substrate 1 is prepared, and an n − type layer 2 is epitaxially grown on the main surface 1a. At this time, an epi-board in which the n - type layer 2 is previously formed on the main surface 1a of the n + type substrate 1 may be used. As a result, the SiC semiconductor substrate of the present embodiment can be obtained.

〔図５Ｂに示す工程〕
図示しないマスクを配置したのち、マスクのうちのＪＦＥＴ部３およびｎ型電流分散層５の形成予定領域を開口させる。そして、マスク上からｎ型不純物のイオン注入を行うことで、ｎ－型層２の表層部にＪＦＥＴ部３およびｎ型電流分散層５を形成する。このとき、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を異ならせることもできるが、ここでは同じにしている。その後、イオン注入の際に用いたマスクを除去する。 [Step shown in FIG. 5B]
After arranging a mask (not shown), the JFET portion 3 and the n-type current dispersion layer 5 in the mask are opened in the planned formation region. Then, by implanting n-type impurities from the mask, the JFET portion 3 and the n-type current dispersion layer 5 are formed on the surface layer portion of the n - type layer 2. At this time, the n-type impurity concentrations of the JFET unit 3 and the n-type current dispersion layer 5 can be made different, but they are the same here. After that, the mask used for ion implantation is removed.

〔図５Ｃに示す工程〕
図示しないマスクを配置したのち、マスクのうち電界ブロック層４およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ＪＦＥＴ部３内に電界ブロック層４を形成すると共に、ｎ－型層２の表層部におけるｎ－型層２の表面から離れた位置にｐ型ガードリング８の下方部分を形成する。 [Step shown in FIG. 5C]
After arranging a mask (not shown), the planned formation region of the electric field block layer 4 and the p-type guard ring 8 is opened in the mask. Then, by implanting p-type impurities from the mask, an electric field block layer 4 is formed in the JFET portion 3, and a position away from the surface of the n - type layer 2 on the surface layer portion of the n - type layer 2. The lower portion of the p-type guard ring 8 is formed in the above.

続いて、先ほど使用したマスクを除去したのち、改めて図示しないマスクを配置し、マスクのうちｐ型連結層６およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ｎ型電流分散層５内にｐ型連結層６を形成すると共に、ｎ－型層２の表層部にｐ型ガードリング８の上方部分を形成する。これにより、ｐ型連結層６と電界ブロック層４とが重なり合って、これらの交点において接続された状態となる。 Subsequently, after removing the mask used earlier, a mask (not shown) is arranged again, and the areas to be formed of the p-type connecting layer 6 and the p-type guard ring 8 are opened in the mask. Then, by implanting p-type impurities from the mask, the p-type connecting layer 6 is formed in the n-type current dispersion layer 5, and the p-type guard ring 8 is above the surface layer of the n - type layer 2. Form a part. As a result, the p-type connecting layer 6 and the electric field block layer 4 overlap each other and are connected at their intersections.

このように、イオン注入によってＪＦＥＴ部３とｎ型電流分散層５に加えて、電界ブロック層４やｐ型連結層６などを形成している。このため、これらの少なくとも一部をエピタキシャル成長によって形成する場合と比較して、濃度バラツキや厚みバラツキを少なくすることができる。したがって、これらの形成プロセスの設計の容易化を図ることが可能となる。 In this way, in addition to the JFET section 3 and the n-type current dispersion layer 5, the electric field block layer 4 and the p-type connecting layer 6 are formed by ion implantation. Therefore, it is possible to reduce the concentration variation and the thickness variation as compared with the case where at least a part of them is formed by epitaxial growth. Therefore, it is possible to facilitate the design of these forming processes.

なお、ここではｐ型ガードリング８を電界ブロック層４やｐ型連結層６と同時に形成するようにしているが、これらと別工程としてｐ型ガードリング８の形成を行うようにしても良い。 Although the p-type guard ring 8 is formed at the same time as the electric field block layer 4 and the p-type connecting layer 6 here, the p-type guard ring 8 may be formed as a separate step from these.

〔図５Ｄに示す工程〕
ｎ型電流分散層５やｐ型連結層６およびｐ型ガードリング８の表面上を含めてｎ－型層２の表面上にシリコン酸化膜等で構成される絶縁膜９を成膜する。そして、図示しないマスクを用いてフォト・エッチングを行うことで、絶縁膜９に開口部９ａを形成する。 [Step shown in FIG. 5D]
An insulating film 9 made of a silicon oxide film or the like is formed on the surface of the n - type layer 2 including the surface of the n-type current dispersion layer 5, the p-type connecting layer 6 and the p-type guard ring 8. Then, the opening 9a is formed in the insulating film 9 by performing photo-etching using a mask (not shown).

その後の工程については図示していないが、開口部９ａ内を含めて絶縁膜９の表面にショットキー電極１０を構成するための金属材料を成膜したのち、パターニングすることでショットキー電極１０を形成する。そして、ｎ＋型基板１の裏面１ｂ側に裏面電極１１を構成する金属材料を成膜する。これにより、図１～３に示したＳｉＣ半導体装置が完成する。 Although the subsequent steps are not shown, the Schottky electrode 10 is formed by forming a metal material for forming the Schottky electrode 10 on the surface of the insulating film 9 including the inside of the opening 9a and then patterning the Schottky electrode 10. Form. Then, a metal material constituting the back surface electrode 11 is formed on the back surface 1b side of the n + type substrate 1. This completes the SiC semiconductor device shown in FIGS. 1 to 3.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ型電流分散層５の構成等を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
The second embodiment will be described. This embodiment is a modification of the configuration of the n-type current dispersion layer 5 with respect to the first embodiment, and is the same as the first embodiment in other respects. Therefore, only the portion different from the first embodiment is used. explain.

図６に示すように、本実施形態では、ｎ－型層２の表面からＪＦＥＴ部３および電界ブロック層４を形成しており、ＪＦＥＴ部３および電界ブロック層４を含むｎ－型層２の表面上に、ｎ型電流分散層５やｐ型連結層６を形成している。また、外周領域においても、ｎ型電流分散層５と同様のＳｉＣ層に相当するｎ型層７を形成しており、ｐ型ガードリング８については、ｎ型層７を貫通してｎ－型層２の表層部に至り、電界ブロック層４と同じ深さまで形成されるようにしている。ｎ型層７は、ｎ型電流分散層５と同時にエピタキシャル成長により形成されており、ｎ型電流分散層５と同じｎ型不純物濃度および厚みとされている。ｐ型連結層６やｐ型ガードリング８の上方部分は、ｎ型電流分散層５やｎ型層７へのｐ型不純物のイオン注入によって形成されている。 As shown in FIG. 6, in the present embodiment, the JFET portion 3 and the electric field block layer 4 are formed from the surface of the n - type layer 2, and the n - type layer 2 including the JFET portion 3 and the electric field block layer 4 is formed. An n-type current dispersion layer 5 and a p-type connecting layer 6 are formed on the surface. Further, also in the outer peripheral region, an n-type layer 7 corresponding to the same SiC layer as the n-type current dispersion layer 5 is formed, and the p-type guard ring 8 penetrates the n-type layer 7 and is n - type. It reaches the surface layer portion of the layer 2 and is formed to the same depth as the electric field block layer 4. The n-type layer 7 is formed by epitaxial growth at the same time as the n-type current dispersion layer 5, and has the same n-type impurity concentration and thickness as the n-type current dispersion layer 5. The upper portion of the p-type connecting layer 6 and the p-type guard ring 8 is formed by ion implantation of p-type impurities into the n-type current dispersion layer 5 and the n-type layer 7.

次に、本実施形態のＳｉＣ半導体装置の製造方法について、図７Ａ～図７Ｄを参照して説明する。 Next, a method for manufacturing the SiC semiconductor device of the present embodiment will be described with reference to FIGS. 7A to 7D.

〔図７Ａに示す工程〕
まず、第１実施形態で説明した図５Ａの工程を行ったのち、ｎ－型層２の表面に図示しないマスクを配置し、マスクのうちＪＦＥＴ部３の形成予定領域を開口させる。そして、マスク上からｎ型不純物のイオン注入を行うことで、ｎ－型層２の表層部にＪＦＥＴ部３を形成する。その後、マスクを除去する。 [Step shown in FIG. 7A]
First, after performing the step of FIG. 5A described in the first embodiment, a mask (not shown) is placed on the surface of the n - type layer 2, and a region to be formed of the JFET portion 3 in the mask is opened. Then, by implanting ions of n-type impurities from the mask, the JFET portion 3 is formed on the surface layer portion of the n - type layer 2. Then remove the mask.

〔図７Ｂに示す工程〕
図示しないマスクを配置したのち、マスクのうち電界ブロック層４およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ＪＦＥＴ部３内に電界ブロック層４を形成すると共に、ｎ－型層２の表層部にｐ型ガードリング８の下方部分を形成する。その後、マスクを除去する。 [Step shown in FIG. 7B]
After arranging a mask (not shown), the planned formation region of the electric field block layer 4 and the p-type guard ring 8 is opened in the mask. Then, by implanting p-type impurities from the mask, the electric field block layer 4 is formed in the JFET portion 3, and the lower portion of the p-type guard ring 8 is formed in the surface layer portion of the n - type layer 2. .. Then remove the mask.

〔図７Ｃに示す工程〕
ＪＦＥＴ部３や電界ブロック層４およびｐ型ガードリング８の下方部分の表面を含めてｎ－型層２の表面上に、ｎ型電流分散層５やｎ型層７を構成するためのｎ型エピタキシャル膜２０を形成する。 [Step shown in FIG. 7C]
An n-type for forming an n-type current dispersion layer 5 and an n-type layer 7 on the surface of the n - type layer 2 including the surface of the JFET portion 3, the electric field block layer 4 and the lower portion of the p-type guard ring 8. The epitaxial film 20 is formed.

〔図７Ｄに示す工程〕
図示しないマスクを配置したのち、マスクのうちｐ型連結層６およびｐ型ガードリング８の形成予定領域を開口させる。そして、マスク上からｐ型不純物のイオン注入を行うことで、ｎ型エピタキシャル膜２０に対してｐ型連結層６およびｐ型ガードリング８の上方部分を形成する。これにより、ｐ型連結層６と電界ブロック層４とが重なり合って、これらの交点において接続された状態となると共に、ｐ型ガードリング８の上方部分と下方部分とが重なり合って接続されてｐ型ガードリング８が構成される。さらに、ｎ型エピタキシャル膜２０のうちセル領域に位置している部分によってｎ型電流分散層５が構成され、外周領域に位置している部分によってｎ型層７が構成される。 [Step shown in FIG. 7D]
After arranging a mask (not shown), the areas to be formed of the p-type connecting layer 6 and the p-type guard ring 8 are opened in the mask. Then, by ion-implanting the p-type impurity from the mask, the upper portion of the p-type connecting layer 6 and the p-type guard ring 8 is formed with respect to the n-type epitaxial film 20. As a result, the p-type connecting layer 6 and the electric field block layer 4 overlap each other and are connected at their intersections, and the upper portion and the lower portion of the p-type guard ring 8 are overlapped and connected to each other to form a p-type. The guard ring 8 is configured. Further, the n-type current dispersion layer 5 is formed by the portion of the n-type epitaxial film 20 located in the cell region, and the n-type layer 7 is formed by the portion located in the outer peripheral region.

この後は、第１実施形態で説明した図５Ｄに示す工程やそれ以降の工程を行うことで、本実施形態のＳｉＣ半導体装置が完成する。 After that, the SiC semiconductor device of the present embodiment is completed by performing the steps shown in FIG. 5D and the subsequent steps described in the first embodiment.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims.

例えば、上記各実施形態では、電界ブロック層４の上面レイアウトをストライプ状にしているが、ストライプ状に限らず、他のレイアウトとしても良い。一例を挙げると、電界ブロック層４を格子状や同心状、例えば同心円状にレイアウトしても良いし、ドット状にレイアウトしても良い。つまり、主表面１ａと平行な一方向において、ＪＦＥＴ部３を挟んで両側に電界ブロック層４が配置され、電界ブロック層４によってＪＦＥＴ部３への電界のせり上がりが抑制できる構造であればよい。ただし、分離された各電界ブロック層４に対してｐ型連結層６が接続されるようにする必要があることから、ストライプ状などのように線状に電界ブロック層４が形成されていると好ましい。 For example, in each of the above embodiments, the upper surface layout of the electric field block layer 4 is striped, but the layout is not limited to the stripes, and other layouts may be used. As an example, the electric field block layer 4 may be laid out in a grid pattern or a concentric pattern, for example, in a concentric pattern, or may be laid out in a dot pattern. That is, it is sufficient that the electric field block layers 4 are arranged on both sides of the JFET portion 3 in one direction parallel to the main surface 1a, and the electric field block layer 4 can suppress the rise of the electric field to the JFET portion 3. .. However, since it is necessary to connect the p-type connecting layer 6 to each separated electric field block layer 4, it is said that the electric field block layer 4 is formed linearly like a stripe. preferable.

同様に、ｐ型連結層６についても上面レイアウトをストライプ状としたが、他のレイアウトとしても良い。例えば、ｐ型連結層６の上面レイアウトが格子状となるようにし、格子状とされたｐ型連結層６が各電界ブロック層４に連結される構造としても良い。その場合、格子状とされるｐ型連結層６のうち平行に配置される一方向のラインが、上面レイアウトをストライプ状とした場合における電界ブロック層４の延設方向と交差する方向に延設させた部分となるようにすれば良い。 Similarly, although the upper surface layout of the p-type connecting layer 6 is striped, other layouts may be used. For example, the upper surface layout of the p-type connecting layer 6 may be arranged in a grid pattern, and the p-type connecting layer 6 in a grid pattern may be connected to each electric field block layer 4. In that case, one-way lines arranged in parallel among the p-type connecting layers 6 having a grid pattern extend in a direction intersecting the extending direction of the electric field block layer 4 when the upper surface layout is striped. It should be the part that was made.

また、上記各実施形態では、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を同じにしたが、異ならせても良い。特に、外周領域での耐圧構造を考慮すると、ｎ型エピタキシャル膜２０の不純物濃度をある程度低い濃度に抑えておくことが好ましいが、ＪＦＥＴ部３についてはできるだけ不純物濃度を高くした方が良い。したがって、ＪＦＥＴ部３とｎ型電流分散層５とのｎ型不純物濃度を異ならせ、ＪＦＥＴ部３の方がｎ型電流分散層５よりもｎ型不純物濃度が高くなるような構成としても良い。 Further, in each of the above embodiments, the n-type impurity concentrations of the JFET unit 3 and the n-type current dispersion layer 5 are the same, but may be different. In particular, considering the pressure resistance structure in the outer peripheral region, it is preferable to keep the impurity concentration of the n-type epitaxial film 20 at a low concentration to some extent, but it is better to increase the impurity concentration of the JFET section 3 as much as possible. Therefore, the n-type impurity concentration may be different between the JFET unit 3 and the n-type current dispersion layer 5, so that the JFET unit 3 has a higher n-type impurity concentration than the n-type current dispersion layer 5.

また、上記実施形態では、外周領域にセル領域を囲むように形成される耐圧構造を構成するｐ型層として、ｐ型ガードリング８を例に挙げて説明したが、他の構造、例えばｐ型リサーフ層を備えることもできる。 Further, in the above embodiment, the p-type guard ring 8 has been described as an example of the p-type layer constituting the pressure-resistant structure formed so as to surround the cell region in the outer peripheral region, but other structures such as p-type have been described. A resurf layer can also be provided.

さらに、上記各実施形態では、ｎ型ＳｉＣに対してショットキー障壁を有するＳＢＤを例に挙げ、第１導電型をｎ型、第２導電型をｐ型とするようなＳｉＣ半導体装置について説明した。しかしながら、これも一例を示したに過ぎず、各部の導電型を反転させ、第１導電型をｐ型、第２導電型をｎ型とするようなＳｉＣ半導体装置に対しても本発明を適用することができる。 Further, in each of the above embodiments, an SBD having a Schottky barrier with respect to n-type SiC is taken as an example, and a SiC semiconductor device in which the first conductive type is n-type and the second conductive type is p-type has been described. .. However, this is only an example, and the present invention is also applied to a SiC semiconductor device in which the conductive type of each part is inverted so that the first conductive type is p-type and the second conductive type is n-type. can do.

１ ｎ＋型基板
２ ｎ－型層
３ ＪＦＥＴ部
４ 電界ブロック層
５ ｎ型電流分散層
６ ｐ型連結層
８ ｐ型ガードリング
１０ ショットキー電極
１１ 裏面電極 1 n + type substrate 2 n - type layer 3 JFET part 4 electric field block layer 5 n type current dispersion layer 6 p type connecting layer 8 p type guard ring 10 Schottky electrode 11 back surface electrode

Claims (13)

セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を有し、
前記セル領域には、
前記第１導電型層における前記基板と反対側に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されたＪＦＥＴ部（３）と、
前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記ＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、
前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられたショットキー電極（１０）と、
前記裏面に形成された裏面電極（１１）と、
が備えられており、
前記ＪＦＥＴ部の下面の深さが前記電界ブロック層の下面の深さよりも深くされ、
前記電界ブロック層の厚みが０．５～１．５μｍとされているジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 A silicon carbide semiconductor device having a cell region and an outer peripheral region and having a junction barrier Schottky diode in the cell region.
A substrate (1) having a main surface (1a) and a back surface (1b) and made of a first conductive type silicon carbide, and a first surface formed on the main surface and having a lower impurity concentration than the substrate. The silicon carbide semiconductor substrate (1, 2) provided with the first conductive type layer (2) made of the conductive type silicon carbide is provided.
In the cell area
With the JFET portion (3) formed on the opposite side of the first conductive type layer to the substrate, the concentration of the first conductive type impurities is higher than that of the first conductive type layer, and the concentration is higher than that of the first conductive type layer, and the JFET portion (3) is connected to the first conductive type layer. ,
An electric field block layer (4) arranged on both sides of the JFET portion in one direction parallel to the main surface and composed of second conductive type silicon carbide.
It is formed on the electric field block layer and the JFET portion, has a higher concentration of first conductive type impurities than the first conductive type layer, is connected to the JFET portion, and is composed of the first conductive type silicon carbide. With the current dispersion layer (5)
A connecting layer (6) formed of a second conductive type silicon carbide, which penetrates the current dispersion layer from the surface of the current dispersion layer and reaches the electric field block layer.
A Schottky electrode (10) in contact with the current dispersion layer and the connection layer and brought into Schottky contact with the current dispersion layer.
The back surface electrode (11) formed on the back surface and the back surface electrode (11)
Is provided ,
The depth of the lower surface of the JFET portion is made deeper than the depth of the lower surface of the electric field block layer.
A silicon carbide semiconductor device provided with a junction barrier Schottky diode having an electric field block layer having a thickness of 0.5 to 1.5 μm . セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を有し、
前記セル領域には、
前記第１導電型層における前記基板と反対側に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されたＪＦＥＴ部（３）と、
前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記ＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、
前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられたショットキー電極（１０）と、
前記裏面に形成された裏面電極（１１）と、
が備えられ、
前記電界ブロック層と前記連結層とは、互いに交差する方向もしくは同じ方向において、複数本が延設されたストライプ状とされているジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 A silicon carbide semiconductor device having a cell region and an outer peripheral region and having a junction barrier Schottky diode in the cell region.
A first substrate (1) having a main surface (1a) and a back surface (1b) and made of a first conductive type silicon carbide, and a first surface formed on the main surface and having a lower impurity concentration than the substrate. The silicon carbide semiconductor substrate (1, 2) provided with the first conductive type layer (2) made of the conductive type silicon carbide is provided.
In the cell area
With the JFET portion (3) formed on the opposite side of the first conductive type layer to the substrate, the concentration of the first conductive type impurities is higher than that of the first conductive type layer, and the concentration is higher than that of the first conductive type layer, and the JFET portion (3) is connected to the first conductive type layer. ,
An electric field block layer (4) arranged on both sides of the JFET portion in one direction parallel to the main surface and composed of second conductive type silicon carbide.
It is formed on the electric field block layer and the JFET portion, has a higher concentration of first conductive type impurities than the first conductive type layer, is connected to the JFET portion, and is composed of the first conductive type silicon carbide. With the current dispersion layer (5)
A connecting layer (6) formed of a second conductive type silicon carbide, which penetrates the current dispersion layer from the surface of the current dispersion layer and reaches the electric field block layer.
A Schottky electrode (10) that is in contact with the current dispersion layer and the connection layer and is in Schottky contact with the current dispersion layer.
The back surface electrode (11) formed on the back surface and the back surface electrode (11)
Is provided,
A silicon carbide semiconductor device provided with a junction barrier Schottky diode having a plurality of strips extending in a direction in which the electric field block layer and the connecting layer intersect each other or in the same direction. セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を有し、
前記セル領域には、
前記第１導電型層における前記基板と反対側に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されたＪＦＥＴ部（３）と、
前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記ＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、
前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられたショットキー電極（１０）と、
前記裏面に形成された裏面電極（１１）と、
が備えられ、
前記電界ブロック層は、前記一方向と交差する方向に複数本延設されたストライプ状とされ、
前記連結層は、前記電界ブロック層が延設された方向と交差する方向に延設された部分を有し、
前記電界ブロック層と前記連結層とが交差して互いに重なり合う交点において連結されているジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 A silicon carbide semiconductor device having a cell region and an outer peripheral region and having a junction barrier Schottky diode in the cell region.
A first substrate (1) having a main surface (1a) and a back surface (1b) and made of a first conductive type silicon carbide, and a first surface formed on the main surface and having a lower impurity concentration than the substrate. The silicon carbide semiconductor substrate (1, 2) provided with the first conductive type layer (2) made of the conductive type silicon carbide is provided.
In the cell area
With the JFET portion (3) formed on the opposite side of the first conductive type layer to the substrate, the concentration of the first conductive type impurities is higher than that of the first conductive type layer, and the concentration is higher than that of the first conductive type layer, and the JFET portion (3) is connected to the first conductive type layer. ,
An electric field block layer (4) arranged on both sides of the JFET portion in one direction parallel to the main surface and composed of second conductive type silicon carbide.
It is formed on the electric field block layer and the JFET portion, has a higher concentration of first conductive type impurities than the first conductive type layer, is connected to the JFET portion, and is composed of the first conductive type silicon carbide. With the current dispersion layer (5)
A connecting layer (6) formed of a second conductive type silicon carbide, which penetrates the current dispersion layer from the surface of the current dispersion layer and reaches the electric field block layer.
A Schottky electrode (10) that is in contact with the current dispersion layer and the connection layer and is in Schottky contact with the current dispersion layer.
The back surface electrode (11) formed on the back surface and the back surface electrode (11)
Is provided,
The electric field block layer has a plurality of stripes extending in a direction intersecting the one direction.
The connecting layer has a portion extended in a direction intersecting the direction in which the electric field block layer is extended.
A silicon carbide semiconductor device provided with a junction barrier Schottky diode connected at an intersection where the electric field block layer and the connecting layer intersect and overlap each other. 前記連結層は、前記電界ブロック層が延設された方向と交差する方向に複数本が延設されたストライプ状とされている請求項３に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 The silicon carbide provided with the junction barrier Schottky diode according to claim 3 , wherein the connecting layer has a striped shape in which a plurality of electric field block layers are extended in a direction intersecting the extending direction. Semiconductor device. 前記ＪＦＥＴ部のうち複数本の前記電界ブロック層に挟まれた部分はストライプ状とされており、該ＪＦＥＴ部のうちのストライプ状とされた部分の幅をｘ、第１導電型不純物濃度をｙとして
［数１］
２×１０１６ｘ－１．７２８≧ｙ
および
［数２］
－２×１０１７ｘ＋３×１０１７≦ｙ
を満たしている請求項３または４に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 The portion of the JFET portion sandwiched between the plurality of electric field block layers is striped, the width of the striped portion of the JFET portion is x, and the concentration of the first conductive impurity is y. As [number 1]
2 x 10 16 x-1.728 ≧ y
And [number 2]
-2 x 10 17 x + 3 x 10 17 ≤ y
The silicon carbide semiconductor device provided with the junction barrier Schottky diode according to claim 3 or 4 . セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を有し、
前記セル領域には、
前記第１導電型層における前記基板と反対側に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されたＪＦＥＴ部（３）と、
前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に配置され、第２導電型の炭化珪素にて構成された電界ブロック層（４）と、
前記電界ブロック層および前記ＪＦＥＴ部の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記ＪＦＥＴ部と連結されており、第１導電型の炭化珪素で構成された電流分散層（５）と、
前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成された連結層（６）と、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられたショットキー電極（１０）と、
前記裏面に形成された裏面電極（１１）と、
が備えられ、
前記電界ブロック層は、格子状とされているジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 A silicon carbide semiconductor device having a cell region and an outer peripheral region and having a junction barrier Schottky diode in the cell region.
A first substrate (1) having a main surface (1a) and a back surface (1b) and made of a first conductive type silicon carbide, and a first surface formed on the main surface and having a lower impurity concentration than the substrate. The silicon carbide semiconductor substrate (1, 2) provided with the first conductive type layer (2) made of the conductive type silicon carbide is provided.
In the cell area
With the JFET portion (3) formed on the opposite side of the first conductive type layer to the substrate, the concentration of the first conductive type impurities is higher than that of the first conductive type layer, and the concentration is higher than that of the first conductive type layer, and the JFET portion (3) is connected to the first conductive type layer. ,
An electric field block layer (4) arranged on both sides of the JFET portion in one direction parallel to the main surface and composed of second conductive type silicon carbide.
It is formed on the electric field block layer and the JFET portion, has a higher concentration of first conductive type impurities than the first conductive type layer, is connected to the JFET portion, and is composed of the first conductive type silicon carbide. With the current dispersion layer (5)
A connecting layer (6) formed of a second conductive type silicon carbide, which penetrates the current dispersion layer from the surface of the current dispersion layer and reaches the electric field block layer.
A Schottky electrode (10) that is in contact with the current dispersion layer and the connection layer and is in Schottky contact with the current dispersion layer.
The back surface electrode (11) formed on the back surface and the back surface electrode (11)
Is provided,
The electric field block layer is a silicon carbide semiconductor device provided with a junction barrier Schottky diode having a lattice pattern. 前記ＪＦＥＴ部の下面の深さが前記電界ブロック層の下面の深さよりも深くされ、
前記電界ブロック層の厚みが０．５～１．５μｍとされている請求項２ないし６のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 The depth of the lower surface of the JFET portion is made deeper than the depth of the lower surface of the electric field block layer.
The silicon carbide semiconductor device provided with the junction barrier Schottky diode according to any one of claims 2 to 6 , wherein the electric field block layer has a thickness of 0.5 to 1.5 μm. 前記連結層の下面の深さが前記電界ブロック層の上面の深さよりも深くされている請求項１ないし７のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 The silicon carbide semiconductor device provided with the junction barrier Schottky diode according to any one of claims 1 to 7, wherein the depth of the lower surface of the connecting layer is deeper than the depth of the upper surface of the electric field block layer. 前記電流分散層および前記ＪＦＥＴ部は、前記セル領域のみに形成されている請求項１ないし８のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。
The silicon carbide semiconductor device provided with the junction barrier Schottky diode according to any one of claims 1 to 8, wherein the current dispersion layer and the JFET portion are formed only in the cell region.
 前記ショットキー電極は、Ｔｉ、Ａｌ、ＡｌＳｉ、Ｍｏ、ＭｏＮ、Ｎｉ、Ａｕ、Ｐｔのいずれか１つもしくは複数によって構成されている請求項１ないし９のいずれか１つに記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置。 The junction barrier Schottky according to any one of claims 1 to 9, wherein the Schottky electrode is composed of any one or a plurality of Ti, Al, AlSi, Mo, MoN, Ni, Au, and Pt. Silicon carbide semiconductor device equipped with a diode. セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられる炭化珪素半導体装置の製造方法であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を用意することと、
前記セル領域において、前記第１導電型層に対して第１導電型不純物をイオン注入することで、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されるＪＦＥＴ部（３）、および、該ＪＦＥＴ部の上に配置されて該ＪＦＥＴ部に連結される電流分散層（５）を形成することと、
前記ＪＦＥＴ部内に第２導電型不純物をイオン注入することで、前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に、第２導電型の炭化珪素にて構成される電界ブロック層（４）を形成することと、
前記電流分散層内に第２導電型不純物をイオン注入することで、前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成される連結層（６）を形成することと、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられるショットキー電極（１０）を形成することと、
前記裏面に裏面電極（１１）を形成することと、
を含むジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置の製造方法。 A method for manufacturing a silicon carbide semiconductor device having a cell region and an outer peripheral region and having a junction barrier Schottky diode in the cell region.
A first substrate (1) having a main surface (1a) and a back surface (1b) and made of a first conductive type silicon carbide, and a first surface formed on the main surface and having a lower impurity concentration than the substrate. To prepare a silicon carbide semiconductor substrate (1, 2) provided with a first conductive type layer (2) made of conductive type silicon carbide.
By ion-implanting the first conductive type impurity into the first conductive type layer in the cell region, the concentration of the first conductive type impurity is made higher than that of the first conductive type layer, and the first conductive type layer is formed. To form a JFET section (3) connected to the JFET section and a current dispersion layer (5) arranged on the JFET section and connected to the JFET section.
By ion-implanting the second conductive type impurity into the JFET part, an electric field block layer composed of the second conductive type silicon carbide on both sides of the JFET part in one direction parallel to the main surface ( Forming 4) and
By ion-implanting the second conductive type impurity into the current dispersion layer, the second conductive type impurity is ion-implanted, penetrates the current dispersion layer from the surface of the current dispersion layer, reaches the electric field block layer, and is composed of the second conductive type silicon carbide. To form a connecting layer (6)
To form a Schottky electrode (10) that is in contact with the current dispersion layer and the connection layer and is in Schottky contact with the current dispersion layer.
Forming the back surface electrode (11) on the back surface and
A method of manufacturing a silicon carbide semiconductor device including a junction barrier Schottky diode including. 前記外周領域において、前記第１導電型層の表面から第２導電型不純物をイオン注入することで、前記セル領域を囲む耐圧構造を構成する第２導電型層（８）を形成することを含む請求項１１に記載のジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置の製造方法。 In the outer peripheral region, a second conductive type layer (8) constituting a pressure resistant structure surrounding the cell region is formed by ion-implanting a second conductive type impurity from the surface of the first conductive type layer. The method for manufacturing a silicon carbide semiconductor device provided with the junction barrier Schottky diode according to claim 11. セル領域および外周領域を有し、前記セル領域にジャンクションバリアショットキーダイオードが備えられる炭化珪素半導体装置の製造方法であって、
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素で構成された基板（１）と、前記主表面の上に形成され、前記基板よりも低不純物濃度の第１導電型の炭化珪素で構成された第１導電型層（２）と、を備えた炭化珪素半導体基板（１、２）を用意することと、
前記セル領域において、前記第１導電型層に対して第１導電型不純物をイオン注入することで、前記第１導電型層よりも第１導電型不純物濃度が高くされると共に前記第１導電型層と連結されるＪＦＥＴ部（３）を形成することと、
前記ＪＦＥＴ部内に第２導電型不純物をイオン注入することで、前記主表面と平行な一方向における前記ＪＦＥＴ部を挟んだ両側に、第２導電型の炭化珪素にて構成される電界ブロック層（４）を形成することと、
前記セル領域および前記外周領域において、前記ＪＦＥＴ部および前記電界ブロック層の上を含め、前記第１導電型層の上に第１導電型のエピタキシャル膜（２０）を形成することにより、前記セル領域において前記ＪＦＥＴ部と連結される第１導電型の電流分散層（５）を形成すると共に、前記外周領域において第１導電型の炭化珪素層（７）を形成することと、
前記電流分散層内に第２導電型不純物をイオン注入することで、前記電流分散層の表面から該電流分散層を貫通して前記電界ブロック層に達し、第２導電型の炭化珪素で構成される連結層（６）を形成することと、
前記電流分散層および前記連結層に接し、前記電流分散層に対してショットキー接触させられるショットキー電極（１０）を形成することと、
前記裏面に裏面電極（１１）を形成することと、
を含み、
前記ＪＦＥＴ部を形成することと前記電界ブロック層を形成することでは、前記ＪＦＥＴ部の下面の深さが前記電界ブロック層の下面の深さよりも深くされ、前記電界ブロック層の厚みが０．５～１．５μｍとされるようにする、ジャンクションバリアショットキーダイオードが備えられた炭化珪素半導体装置の製造方法。 A method for manufacturing a silicon carbide semiconductor device having a cell region and an outer peripheral region and having a junction barrier Schottky diode in the cell region.
A first substrate (1) having a main surface (1a) and a back surface (1b) and made of a first conductive type silicon carbide, and a first surface formed on the main surface and having a lower impurity concentration than the substrate. To prepare a silicon carbide semiconductor substrate (1, 2) provided with a first conductive type layer (2) made of conductive type silicon carbide.
By ion-implanting the first conductive type impurities into the first conductive type layer in the cell region, the concentration of the first conductive type impurities is made higher than that of the first conductive type layer, and the first conductive type layer is formed. To form a JFET unit (3) connected to
By ion-implanting the second conductive type impurity into the JFET part, an electric field block layer composed of the second conductive type silicon carbide on both sides of the JFET part in one direction parallel to the main surface ( Forming 4) and
In the cell region and the outer peripheral region, the cell region is formed by forming the first conductive type epitaxial film (20) on the first conductive type layer including the top of the JFET portion and the electric field block layer. In the above, the first conductive type current dispersion layer (5) connected to the JFET portion is formed, and the first conductive type silicon carbide layer (7) is formed in the outer peripheral region.
By ion-implanting the second conductive type impurity into the current dispersion layer, the second conductive type impurity is ion-implanted, penetrates the current dispersion layer from the surface of the current dispersion layer, reaches the electric field block layer, and is composed of the second conductive type silicon carbide. To form a connecting layer (6)
To form a Schottky electrode (10) that is in contact with the current dispersion layer and the connection layer and is in Schottky contact with the current dispersion layer.
Forming the back surface electrode (11) on the back surface and
Including
By forming the JFET portion and forming the electric field block layer, the depth of the lower surface of the JFET portion is made deeper than the depth of the lower surface of the electric field block layer, and the thickness of the electric field block layer is 0.5. A method for manufacturing a silicon carbide semiconductor device provided with a junction barrier Schottky diode so as to have a thickness of about 1.5 μm .
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