以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。例えば、後述の“M1”によって参照されるスイッチングトランジスタは(図1参照)、スイッチングトランジスタM1と表記されることもあるし、トランジスタM1と略記されることもあり得るが、それらは全て同じものを指す。
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。周期的にレベルがローレベルとハイレベルとの間で切り替わる任意の信号又は電圧について、当該信号又は電圧の1周期分の区間の長さに対する、当該信号又は電圧のレベルがハイレベルとなる区間の長さの割合を、デューティと称する。
FET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態(遮断状態)となっていることを指す。任意のスイッチは1以上のFET(電界効果トランジスタ)にて構成され、或るスイッチがオンのときには当該スイッチの両端間が導通する一方で或るスイッチがオフのときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。また、任意のトランジスタ又はスイッチについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
<<第1実施形態>>
本発明の第1実施形態を説明する。図1は、本発明の第1実施形態に係る絶縁同期整流型DC/DCコンバータ1(以下、DC/DCコンバータ1と略記され得る)の全体構成図である。DC/DCコンバータ1は、フライバック方式のDC/DCコンバータであり、入力端子P1に加わる直流の入力電圧VINから、所望の目標電圧VTGに安定化された直流の出力電圧VOUTを生成する。
DC/DCコンバータ1は、互いに電気的に絶縁された一次側回路と二次側回路とから成り、一次側回路におけるグランドは“GND1”にて参照され、二次側回路におけるグランドは“GND2”にて参照される。一次側回路及び二次側回路の夫々において、グランドは0V(ゼロボルト)の基準電位を有する導電部を指す又は基準電位そのものを指す。但し、グランドGND1とグランドGND2は互いに絶縁されているため、互いに異なる電位を有し得る。
DC/DCコンバータ1における一対の出力端子P2及びP3の内、出力端子P3はグランドGND2に接続され、出力端子P3の電位(即ちグランドGND2の電位)から見て出力端子P2に出力電圧VOUTが加わる。DC/DCコンバータ1は、出力端子P2及びP3間に接続された任意の負荷(不図示)に出力電圧VOUTを供給することができる。
DC/DCコンバータ1は、一次側巻線W1及び二次側巻線W2を有するトランスTRを備える。トランスTRにおいて、一次側巻線W1と二次側巻線W2とは電気的に絶縁されつつ互いに逆極性にて磁気結合されている。
DC/DCコンバータ1の一次側回路には、一次側巻線W1に加えて、一次側制御回路としての一次側制御IC10と、一次側電源回路11と、入力コンデンサCINと、スイッチングトランジスタM1と、センス抵抗RCSと、が設けられる。スイッチングトランジスタM1はNチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)として構成されている。一次側制御IC10は半導体集積回路により形成される。一次側巻線W1の一端は入力端子P1に接続されて直流の入力電圧VINを受ける。一次側巻線W1の他端はスイッチングトランジスタM1のドレインに接続され、スイッチングトランジスタM1のソースはセンス抵抗RCSを介してグランドGND1に接続される。入力端子P1とグランドGND1との間に入力コンデンサCINが設けられ、入力コンデンサCINの両端間に入力電圧VINが加わる。一次側電源回路11は、入力電圧VINを直流―直流変換することで所望の電圧値を有する電源電圧VCCを生成して一次側制御IC10に供給する。一次側制御IC10は電源電圧VCCに基づいて駆動する。
DC/DCコンバータ1の二次側回路には、二次側巻線W2に加えて、二次側制御回路としての二次側制御IC20と、フィードバック回路30と、同期整流トランジスタM2と、ダイオードD2と、分圧抵抗R1~R4と、出力コンデンサCOUTと、が設けられる。二次側制御IC20は半導体集積回路により形成される。分圧抵抗R1及びR2により分圧回路DVAが構成され、分圧抵抗R3及びR4により分圧回路DVBが構成される。同期整流トランジスタM2(以下、SRトランジスタM2と称され得る)はNチャネル型のMOSFETとして構成されている。ダイオードD2はSRトランジスタM2の寄生ダイオードである。故に、SRトランジスタM2のソースからドレインに向かう方向を順方向としてダイオードD2がSRトランジスタM2に並列接続されることになる。ダイオードD2は寄生ダイオードとは別に設けられたダイオードであっても良い。
二次側巻線W2の一端は出力端子P2に接続され、故に二次側巻線W2の一端には出力電圧VOUTが加わる。二次側巻線W2の他端はSRトランジスタM2のドレインに接続される。二次側巻線W2の他端での電圧(換言すればSRトランジスタM2のドレイン電圧)を“VDR”にて表す。二次側巻線W2の他端及びSRトランジスタM2のドレイン間の接続ノードは分圧抵抗R1の一端に接続され、分圧抵抗R1の他端は分圧抵抗R2を介してグランドGND2に接続される。このため、分圧抵抗R1及びR2間の接続ノードND1には、分圧回路DVAによる電圧VDRの分圧VAが加わる。以下では、分圧抵抗R1及びR2の抵抗値も、夫々“R1”及び“R2”にて参照する。そうすると、分圧VA(換言すれば電圧VDRを分圧回路DVAにて分圧することで得られる電圧)は、“VA=VDR×R2/(R1+R2)”にて表される。
一方、出力電圧VOUTが加わる出力端子P2は分圧抵抗R3の一端に接続され、分圧抵抗R3の他端は分圧抵抗R4を介してグランドGND2に接続される。このため、分圧抵抗R3及びR4間の接続ノードND2には、分圧回路DVBによる出力電圧VOUTの分圧VBが加わる。以下では、分圧抵抗R3及びR4の抵抗値も、夫々“R3”及び“R3”にて参照する。そうすると、分圧VB(換言すれば出力電圧VOUTを分圧回路DVBにて分圧することで得られる電圧)は、“VB=VOUT×R4/(R3+R4)”にて表される。
分圧回路DVAでの分圧比と分圧回路DVBでの分圧比は互いに同じに設定される。即ち、“R1:R2=R3:R4”が成立するように分圧抵抗R1~R4の抵抗値が決定される。
SRトランジスタM2のソースはグランドGND2に接続される。また、出力端子P2及びP3間に出力コンデンサCOUTが設けられ、出力コンデンサCOUTの両端間に出力電圧VOUTが加わる。出力コンデンサCOUTとDC/DCコンバータ1の負荷(不図示)との間に、過電流の発生を検知するための抵抗が挿入されても良い。
図2に二次側制御IC20の外観の例を示す。二次側制御IC20は、半導体集積回路を樹脂にて構成された筐体(パッケージ)内に封入することで形成された電子部品(半導体装置)であり、二次側制御IC20を構成する各回路が半導体にて集積化されている。二次側制御IC20としての電子部品の筐体には、IC20の外部に対して露出した外部端子が複数設けられている。尚、図2に示される外部端子の数は例示に過ぎない。一次側制御IC10も、図2の二次側制御IC20と同様の構造を有する。
二次側制御IC20に設けられる複数の外部端子の一部として、図1には外部端子TM1~TM5が示されている。外部端子TM1はノードND1に接続されて電圧VAの入力を受け、外部端子TM2はノードND2に接続されて電圧VBの入力を受ける。外部端子TM3はSRトランジスタM2のゲートに接続される。外部端子TM4は出力端子P2に接続されて出力電圧VOUTの入力を受ける。二次側制御IC20内の各回路は出力電圧VOUTを元に駆動する。外部端子TM5はグランドGND2に接続される。
二次側制御IC20は、電圧VA及びVBに基づきSRトランジスタM2のゲート電圧を制御することによりSRトランジスタM2のオン、オフを制御する。当該制御方法については後に詳説される。
DC/DCコンバータ1において、一次側回路と二次側回路とに亘ってフォトカプラ31が設けられている。フォトカプラ31は、二次側回路に配置された発光素子と、一次側回路に配置された受光素子と、を有する。フォトカプラ31の発光素子は、出力電圧VOUTにて、又は、出力電圧VOUTの分圧にてバイアスされており、フィードバック回路30は、出力電圧VOUTが所望の目標電圧VTGに追従するようにフォトカプラ31の発光素子を駆動する。例えば、フィードバック回路30は、図1に示す如くノードND2に接続され、出力電圧VOUTの分圧VBに基づき、出力電圧VOUT及び目標電圧VTG間の誤差に応じた電流をフォトカプラ31の発光素子に供給する。フィードバック回路30はシャントレギュレータやエラーアンプ等にて構成される。
一次側制御IC10はフォトカプラ31の受光素子に接続され、フォトカプラ31の受光素子に流れるフィードバック電流IFBに応じたフィードバック信号VFBが一次側制御IC10に入力される。また、センス抵抗RCSでの電圧降下に相当する電流検出信号VCSも一次側制御IC10に入力される。
一次側制御IC10はスイッチングトランジスタM1のゲートに接続され、スイッチングトランジスタM1のゲートにパルス信号を供給することでスイッチングトランジスタM1をスイッチング駆動する。パルス信号は、信号レベルがローレベル及びハイレベル間で切り替わる矩形波状の信号である。トランジスタM1のゲートにローレベル、ハイレベルの信号が供給されているとき、トランジスタM1は、夫々、オフ状態、オン状態となる。一次側制御IC10の構成及び制御方式は特に限定されない。例えば、一次側制御IC10は、PWM変調(パルス幅変調)を利用してフィードバック信号VFBに応じたデューティを有するパルス信号をスイッチングトランジスタM1のゲートに供給しても良いし、PFM変調(パルス周波数変調)を利用してフィードバック信号VFBに応じた周波数を有するパルス信号をスイッチングトランジスタM1のゲートに供給しても良い。また例えば、一次側制御IC10は電流モードの変調器であっても良い。この場合例えば、スイッチングトランジスタM1のゲートに供給されるパルス信号のデューティが電流検出信号VCSに応じて調節される。
尚、一次側電源回路11を設ける代わりに、トランスTRに補助巻線を設けておき、補助巻線を含んで構成される自己電源回路にて一次側制御IC10の電源電圧が生成されても良い。
一次側回路において、入力端子P1から一次側巻線W1を通じてグランドGND1へと流れる電流を記号“IP”にて表す。二次側回路において、グランドGND2から二次側巻線W2を通じて出力端子P2へと流れる電流を記号“IS”にて表す。電流IP、ISを、夫々、一次側電流、二次側電流と称することもある。
図3に示す如く、二次側制御IC20には、SRトランジスタM2のターンオンタイミングを決定してSRトランジスタM2をターンオンさせるターンオン制御回路21と、SRトランジスタM2のターンオフタイミングを決定してSRトランジスタM2をターンオフさせるターンオフ制御回路22と、を備える。この他、過電圧保護回路や過熱保護回路なども二次側制御IC20に備えられていて良いが、以下では、制御回路21及び22の機能について注目する。
図4に、DC/DCコンバータ1の不連続モードにおけるタイミングチャートを示す。一次側制御IC10の制御により、タイミングt0及びt1間の区間においてスイッチングトランジスタM1がオン状態とされ、その後、タイミングt4までの区間においてスイッチングトランジスタM1がオフ状態とされる。任意のトランジスタについて、当該トランジスタがオン状態となる区間をオン区間と称し、当該トランジスタがオフ状態となる区間をオフ区間と称する。スイッチングトランジスタM1がオン区間において、SRトランジスタM2はオフ状態となっている。同様に、SRトランジスタM2のオン区間において、スイッチングトランジスタM1はオフ状態となっている。
スイッチングトランジスタM1がオン区間において、一次側巻線W1に電流IPが流れ、二次側の電圧VDRが出力電圧VOUTよりも電圧VOR2だけ高くなる。電圧VOR2はスイッチングトランジスタM1がオン区間において二次側巻線W2に生じる誘起電圧である。誘起電圧VOR2は入力電圧VINとトランスTRの巻き数比nを用いて、“VOR2=VIN/n”にて表される。ここで、巻き数比nは“n=NP/NS”で表される。NPは一次側巻線W1の巻き数であり、NSは二次側巻線W2の巻き数である。
タイミングt1にてスイッチングトランジスタM1がターンオフすると、電圧VDR及びVAが急峻に低下し、ダイオードD2を通じて二次側電流ISが流れる。その結果として、電圧VDR2が所定の負のターンオン判定電圧(例えば-100mV)を下回ったことがターンオン制御回路21にて検知されると、ターンオン制御回路21はSRトランジスタM2をターンオンする。当該検知は実際には電圧VAに基づき行われる。即ち、ターンオン制御回路21は、電圧VAが、ターンオン判定電圧に対応する負の所定電圧を下回ったことを受けてスイッチングトランジスタM1がターンオフしたことを検知し、スイッチングトランジスタM1にターンオフに応答してSRトランジスタM2をターンオンする。タイミングt2は、SRトランジスタM2のターンオンタイミングを表す。
SRトランジスタM2がターンオンした後、二次側電流ISはSRトランジスタM2のチャネルを通じて流れ、二次側電流ISの大きさはトランスTRの蓄積エネルギの低下と共に低下してゆく。
タイミングt2の後のタイミングt3において、ターンオフ制御回路22は、SRトランジスタM2をターンオフする。ターンオフ制御回路22によるターンオフタイミングt3の決定方法は後に詳説される。タイミングt3の後、タイミングt4に至るまではトランジスタM1及びM2の双方がオフ状態であり、電圧VDRは自由共振にて振動する。その後、一次側制御IC10の制御の下、タイミングt4にてスイッチングトランジスタM1がターンオンする。以後、同様の動作が繰り返される。
上記のような動作において、二次側電流ISのピーク値や二次側放電時間(即ち二次側電流ISが流れる時間)に依存することなく、二次側電流ISがちょうどゼロになるタイミングをターンオフタイミングt3に設定できれば、DC/DCコンバータ1の特性が安定化し、効率が適正化される。ターンオフ制御回路22は二次側放電時間を認知する機能を有し、誤差を無視すれば、二次側電流ISがちょうどゼロになるタイミングにてSRトランジスタM2をターンオフさせることができる。
ターンオフ制御回路22の具体的な構成の説明に先立ち、二次側放電時間に関わる関係式について考察する。
まず、上述したように、入力電圧VINと電圧VOR2との間には、下記式(1)の関係があり、巻き数比nは下記式(2)にて表される。
また、一次側電流IPのピーク電流値(最大電流値)を“IPPK”にて表し、二次側電流ISのピーク電流値(最大電流値)を“ISPK”にて表すと、ピーク電流値IPPK及びISPKは下記式(3)及び(4)にて表され、ピーク電流値ISPKについては下記式(5)とも表現される。ここで、tONは1単位区間中におけるスイッチングトランジスタM1のオン区間の長さ(オン時間)を表し、t’OFFは1単位区間中における二次側放電時間を表す。スイッチングトランジスタM1は交互にオン、オフとなるが、スイッチングトランジスタM1の1つのオン区間と、それに続く1つのオフ区間との合計を1単位区間と称している。LSは二次側巻線W2のインダクタンス値を表す。
二次側巻線W2のインダクタンス値LSと一次側巻線W1のインダクタンス値LPとの関係式(6)に基づき、式(1)、(3)及び(4)を用いて式(5)を変形すると下記式(7)が得られ、式(7)の変形により下記式(8)が得られる。
ここで、式(8)の両辺に“1/CR”を乗じると下記式(9)が得られる。式(9)における“C”、“R”は、ターンオフ制御回路22に設けられるコンデンサの静電容量値及び抵抗の抵抗値を表すが、詳細は、後述のターンオフ制御回路22の回路構成から明らかとなる。
式(9)の左辺について下記(10)のようにおくと、式(9)は下記式(11)のように表される。従って二次側放電時間t’OFFは下記式(12)により表される。
つまり、二次側で観測可能な“VOR2”、“tON”及び“VOUT”を用いて二次側放電時間t’OFFを推測可能であり、ターンオフ制御回路22は、二次側放電時間t’OFFだけSRトランジスタM2がオンとなるようにSRトランジスタM2のターンオフタイミングを決定することが可能である。
図5に、ターンオフ制御回路22の例であるターンオフ制御回路22aを示す。ターンオフ制御回路22aは、上記の式(12)による二次側放電時間t’OFFを導出するためのアナログ回路を含む。尚、以下の説明において、特に基準を設けずに示される電圧はグランドGND2の電位から見た電圧であるものとし、特に断りなき限り0V(ゼロボルト)はグランドGND2の電位を指すものとする。
ターンオフ制御回路22aは、抵抗110及び120と、演算増幅器111及び121と、トランジスタ112~114及び122~126と、コンデンサ130と、ゲート信号生成回路140と、を備える。トランジスタ112、122、125及び126はNチャネル型のMOSFETとして構成され、トランジスタ113、114、123及び124はPチャネル型のMOSFETとして構成される。
ターンオフ制御回路22aの回路構成について説明する。演算増幅器111の非反転入力端子は端子TM1に接続され、電圧VAの入力を受ける。演算増幅器111の反転入力端子は、トランジスタ112のソースに接続されると共に抵抗110を介してグランドGND2に接続される。演算増幅器111の出力端子はトランジスタ112のゲートに接続される。トランジスタ113及び114のソースには所定の内部電源電圧Vregが印加される。内部電源電圧Vregは、電圧VOUTに基づき二次側制御IC20内で生成された所定の正の直流電圧である。トランジスタ113のゲート及びドレインと、トランジスタ114のゲートと、トランジスタ112のドレインは、互いに共通接続される。
トランジスタ114のドレインはノード131に接続される。ノード131はコンデンサ130の一端に接続され、コンデンサ130の他端はグランドGND2に接続される。ノード131における電圧、即ちコンデンサ130の両端間電圧を“VQ”にて表す。
演算増幅器121の非反転入力端子は端子TM2に接続され、電圧VBの入力を受ける。演算増幅器121の反転入力端子は、トランジスタ122のソースに接続されると共に抵抗120を介してグランドGND2に接続される。演算増幅器121の出力端子はトランジスタ122のゲートに接続される。トランジスタ123及び124のソースには所定の内部電源電圧Vregが印加される。トランジスタ123のゲート及びドレインと、トランジスタ124のゲートと、トランジスタ122のドレインは、互いに共通接続される。
トランジスタ124のドレインと、トランジスタ125のゲート及びドレインと、トランジスタ126のゲートは、互いに共通接続される。トランジスタ125及び126のソースはグランドGND2に接続される。トランジスタ126のドレインはノード131に接続される。ノード131はゲート信号生成回路140に接続される。
ターンオフ制御回路22aの動作について説明する。以下、抵抗110、120の抵抗値を、夫々、“RA”、“RB”にて表す。また本実施形態では、電圧VAの値そのものも記号“VA”によって参照することがあり、電圧VAについて、その値に注目するときには電圧値VAという表現を用いることもある(VB、VQ、VIN、VOUT等についても同様)。
図6は、スイッチングトランジスタM1のオン区間における、ターンオフ制御回路22a内の電流の流れを表している。スイッチングトランジスタM1のオン区間は、図4のタイミングt0及びt1間の区間に相当する。スイッチングトランジスタM1のオン区間では、電圧(VOUT+VOR2)の分圧が電圧VAとして演算増幅器111の非反転入力端子に加わる。このため、演算増幅器111の機能によりトランジスタ113及び112に“VA/RA”にて表される電流IAが流れ、トランジスタ113及び114によるカレントミラー回路の機能により、トランジスタ114を通じノード131に向けて電流IAが流れる。一方、トランジスタM1及びM2の状態に関わらず、出力電圧VOUTの分圧が電圧VBとして演算増幅器121の非反転入力端子に加わるため、演算増幅器121の機能によりトランジスタ123及び122に“VB/RB”にて表される電流IBが流れ、トランジスタ123及び124によるカレントミラー回路の機能により、トランジスタ124を通じトランジスタ125に向けて電流IBが流れ、トランジスタ125及び126によるカレントミラー回路の機能により、ノード131からトランジスタ126に向けて電流IBが流れる。
電流IAはコンデンサ130の両端間電圧を増加させる向きに流れ、電流IBはコンデンサ130の両端間電圧を低下させる向きに流れる。ここで、分圧回路DVAでの分圧比と分圧回路DVBでの分圧比は上述の如く互いに同じに設定されており、加えて、抵抗110及び120の抵抗値RA及びRBも互いに同じに設定されている。このため、スイッチングトランジスタM1のオン区間において、“IA>IB”であり、電流(IA-IB)にてコンデンサ130は充電されてゆく。“VA/RA”に相当する電流IAは電圧(VOUT+VOR2)に比例し、“VB/RB”に相当する電流IBは電圧VOUTに比例するため、その差分の電流(IA-IB)は、スイッチングトランジスタM1のオン区間にて二次側巻線W2に生じる誘起電圧VOR2の大きさに比例する電流となる。つまり、スイッチングトランジスタM1のオン区間において、コンデンサ130は、誘起電圧VOR2に比例する電流(故に入力電圧VINに比例する電流)にて充電されてゆくことになる。但し、回路構成上、電圧VQが内部電源電圧Vregを超える充電が成されることは無い。スイッチングトランジスタM1のオン区間において、電圧VQが電圧Vregに達することが無いように各素子の定数及び電圧Vregの値が設計される。
図7は、スイッチングトランジスタM1のオフ区間の内、SRトランジスタM2がターンオフされるまでの区間での、ターンオフ制御回路22a内の電流の流れを表している。スイッチングトランジスタM1のオフ区間の内、SRトランジスタM2がターンオフされるまでの区間は、図4のタイミングt1及びt3間の区間に相当する。
タイミングt1及びt3間の区間では、電圧VAがグランドGND2の電位以下となるため電流IAは流れないが、電流IBについてはスイッチングトランジスタM1のオン区間と同様に流れるため、電流IBにてコンデンサ130が放電される。“VB/RB”に相当する電流IBは電圧VOUTに比例するので、タイミングt1及びt3間の区間において、コンデンサ130は、電圧VOUTに比例する電流にて放電されてゆくことになる。但し、放電による電圧VQの低下の下限は0Vである。タイミングt1の後、ゲート信号生成回路140は、ノード131における電圧VQに基づきSRトランジスタM2のゲート信号を生成することで、電圧VQに応じた適切なタイミングでSRトランジスタM2をターンオフする。
図8にターンオフ制御回路22aに関わるタイミングチャートを示す。スイッチングトランジスタM1がオン状態であるタイミングt0及びt1間では入力電圧VINに比例する傾きにて(電圧VOR2に比例する傾きにて)電圧VQが上昇してゆく。スイッチングトランジスタM1がターンオフした後、SRトランジスタM2のターンオンを経てSRトランジスタM2がターンオフされるまでは(即ちタイミングt1及びt3間では)出力電圧VOUTに比例する傾きにて電圧VQが低下してゆく。
ゲート信号生成回路140は、ターンオン制御回路21にてSRトランジスタM2がターンオンされた後、電圧VQを所定の基準電圧VREFと比較し、電圧VQが基準電圧VREF以下となった時点でSRトランジスタM2のゲートにローレベルのゲート信号を供給してSRトランジスタM2をターンオフさせる。以後は、ターンオン制御回路21によりSRトランジスタM2が次回にターンオンされるまで、SRトランジスタM2がオフ状態に維持される。電圧VQを基準電圧VREFと比較する比較器にてゲート信号生成回路140を構成することができる。
SRトランジスタM2のターンオフの後、次回にスイッチングトランジスタM1がターンオンするまでは、SRトランジスタM2のドレイン電圧VDRが出力電圧VOUTを中心に自由共振するため(図4参照)、コンデンサ130の電圧VQも、それに連動して基準電圧VREFを中心に振動することになるが、スイッチングトランジスタM1及びM2が共にオフである区間でのコンデンサ130の電圧VQの直流成分は基準電圧VREFと一致するとみなせる。故に、スイッチングトランジスタM1のターンオンタイミングt0において電圧VQは基準電圧VREFと一致するとみなせる(図8では、図示の便宜上、タイミングt0より前及びタイミングt3より後において、電圧VQが基準電圧VREFと完全に一致していると仮定している)。
そうすると、タイミングt0及びt1間において積“VOR2×tON”に比例する分だけコンデンサ130に電荷が蓄積され、その蓄積電荷がちょうどタイミングt1及びt3間において放電されることになる。タイミングt1及びt3間の時間を“tDIS”にて表すと、タイミングt1及びt3間での放電電荷は積“VOUT×tDIS”に比例する。そして、分圧回路DVA及びDVB間で分圧比が揃えられており且つ抵抗値RA及びRBも同じに設定されているため、
“VOR2×tON=VOUT×tDIS”
が成立することになる。
タイミングt1及びt3間の時間tDISは、上記式(8)から分かるように、二次側放電時間t’OFFと一致することになる。即ち、ターンオフ制御回路22aによれば、二次側電流ISがちょうどゼロになるタイミングをターンオフタイミングt3に設定することができる。
これにより、電圧VIN及びVOUTなどに依存せず、DC/DCコンバータ1の特性が安定化し、効率が適正化される(図14の二次側制御IC920では、上述したように電圧VIN及びVOUTなどに依存して特性がばらつく)。また、SRトランジスタM2のパッケージの寄生インダクタンス成分の影響を受けることなく、SRトランジスタM2のターンオフタイミングを制御できる(図14の二次側制御IC920では、上述したように同期整流トランジスタ921のパッケージの寄生インダクタンス成分の影響を受ける)。また、SRトランジスタM2のオン抵抗が小さくしても問題は生じないため、SRトランジスタM2での損失低減を図ることが可能である(図14の二次側制御IC920では、上述したように同期整流トランジスタ921のオン抵抗を小さくし難い)。また、トランスTRのインダクタンス値は製造ばらつきを有することになるが、巻き数比nさえ正しく管理できれば、トランスTRのインダクタンス値のばらつきの影響を受けずに、適正なSRトランジスタM2のターンオフタイミングを設定できる。また、二次側制御IC20では、電圧VDR及びVOUTを直接受けるのではなく、電圧VDR及びVOUTの分圧VA及びVBを受けるようにしているため、二次側制御IC20に要求される耐圧は低くて済む。
図5のターンオフ制御回路22aにて例示されたターンオフ制御回路22は、タイミングt0及びt1間においてコンデンサ130を通じ第1の向きに電流を流し、タイミングt1及びt3間においてコンデンサ130に通じ第2の向きに電流を流す。第1の向きと第2の向きは互いに逆向きである。図5のターンオフ制御回路22aでは、第1の向きはコンデンサ130が充電される向きであって且つ第2の向きはコンデンサ130が放電される向きである。
そして、ターンオフ制御回路22は、スイッチングトランジスタM1のオン区間において、トランスTRの二次側巻線W2に生じる誘起電圧の大きさ(VOR2=VIN/n)とオン区間の長さ(tON)とに応じたオン区間信号を生成する。このオン区間信号は上記式(8)の左辺に対応する信号であり、図5のターンオフ制御回路22aでは、コンデンサ130の両端間にオン区間信号(タイミングt1でのVQに相当)を生成させている。より具体的には、第1分圧回路DVAによる分圧VA及び第2分圧回路DVBによる分圧VBを外部端子TM1及びTM2にて受け、スイッチングトランジスタM1のオン区間において、分圧VA及びVBに基づき、トランスTRの二次側巻線W2に生じる誘起電圧の大きさ(VOR2=VIN/n)に応じた電流(IA-IB)を生成する。スイッチングトランジスタM1のオン区間において、電圧(VOR2+VOUT)に比例する電流IAと電圧VOUTに比例する電流IBとから、誘起電圧の大きさ(VOR2=VIN/n)に応じた電流(IA-IB)を生成できる。スイッチングトランジスタM1のオン区間において、当該電流(IA-IB)をコンデンサ130を通じて第1の向きに流し、これによって、当該電流(IA-IB)の値とスイッチングトランジスタM1のオン区間の長さ(tON)とに応じた信号を、コンデンサ130の両端間にオン区間信号(タイミングt1でのVQに相当)として生成させる。SRトランジスタM2がターンオンされた後、ターンオフ制御回路22は、上記オン区間信号と出力電圧VOUTとに基づいてSRトランジスタM2のターンオフタイミングを決定する。
つまり具体的には、ターンオフ制御回路22は、スイッチングトランジスタM1のオフ区間において、出力電圧VOUTに応じた第2の向きの電流IBをコンデンサ130を通じて流し、コンデンサ130の両端間電圧(VQ)が所定電圧(VREF)に達したときにSRトランジスタM2をターンオフする。より具体的には例えば、ターンオフ制御回路22は、スイッチングトランジスタM1のオン区間において、電圧値VA及び抵抗値RAで電流値が定まる電流IAと電圧値VB及び抵抗値RBで電流値が定まる電流IBとの差分電流(IA-IB)を、コンデンサ130を通じ第1の向きに流し、その後、スイッチングトランジスタM1のオフ区間において、電圧値VB及び抵抗値RBで電流値が定まる電流IBをコンデンサ130を通じ第2の向きに流す。そして、第2の向きに電流IBを流す過程で、コンデンサ130の両端間電圧(VQ)が所定電圧(VREF)に達したときにSRトランジスタM2をターンオフする。
第1の向きがコンデンサ130を充電させる向きであって且つ第2の向きがコンデンサ130を放電させる向きである場合、第2の向きに電流IBを流す過程において、コンデンサ130の両端間電圧(VQ)が所定電圧(VREF)を上回る状態から所定電圧(VREF)以下となる状態へと遷移したタイミングでSRトランジスタM2をターンオフさせることになる。
但し、第1の向きがコンデンサ130を放電させる向きとなるように且つ第2の向きがコンデンサ130を充電させる向きとなるように、ターンオフ制御回路22を構成しても良い(換言すればターンオフ制御回路22aを変形しても良い)。この場合には、第2の向きに電流IBを流す過程において、コンデンサ130の両端間電圧(VQ)が所定電圧(VREF)を下回る状態から所定電圧(VREF)以上となる状態へと遷移したタイミングでSRトランジスタM2をターンオフさせれば良い。
また、SRトランジスタM2のドレイン電圧VDRに基づきスイッチングトランジスタM1のターンオンタイミングを検出する検出回路(不図示)を二次側制御IC20(例えばターンオフ制御回路22a)に設けておいても良い。当該検出回路は例えば、ドレイン電圧VDRが所定の判定電圧以上になったことを検知したときに、スイッチングトランジスタM1がターンオンしたと判断する。この判定電圧は、出力電圧VOUTに対して定められた目標電圧VTGよりも高く、更に、上記自由共振によってドレイン電圧VDRが到達することが予想されるドレイン電圧VDRの最大電圧よりも高いものとする。上記検出回路が設けられている場合、トランジスタM1及びM2が共にオフ状態である区間において電圧VQを強制的に基準電圧VREFと一致させる強制回路(不図示)をターンオフ制御回路22aに設けておくことができる。スイッチングトランジスタM1のターンオンの検知後、SRトランジスタM2がターンオフされるまでの区間では、強制回路はノード131と非接続とされ、機能しない。このような構成によれば、スイッチングトランジスタM1のオン区間において電圧VQは確実に基準電圧VREFを起点にして増加することになる。
<<第2実施形態>>
本発明の第2実施形態を説明する。第2実施形態並びに後述の第3及び第4実施形態は第1実施形態を基礎とする実施形態であり、第2~第4実施形態において特に述べない事項に関しては、矛盾の無い限り、第1実施形態の記載が第2~第4実施形態にも適用される。第2実施形態において、第1及び第2実施形態間で矛盾する事項については第2実施形態の記載が優先されて良い(後述の第3及び第4実施形態についても同様)。矛盾の無い限り、第1~第4実施形態の内、任意の複数の実施形態を組み合わせても良い。
上記式(9)において、左辺の“R”は抵抗値RAに対応しており、右辺の“R”は抵抗値RBに対応している。図5のターンオフ制御回路22aでは、単一のコンデンサ130を用いてターンオフタイミングt3を決定する構成を採用しており、式(9)の両辺の“C”は共にコンデンサ130の静電容量値に対応している。
但し、ターンオフ制御回路22を2つのコンデンサを用いて構成するようにしても良い。即ち例えば、ターンオフ制御回路22として、図9のターンオフ制御回路22bを用いるようにしても良い。
図9のターンオフ制御回路22bは、抵抗110及び120と、演算増幅器111及び121と、トランジスタ112~114及び122~126と、コンデンサ130と、を備え、それらの接続関係及び動作は図5のターンオフ制御回路22aと同じである。図9のターンオフ制御回路22bは、更に、抵抗160、演算増幅器161、トランジスタ162~164及びコンデンサ170を備える。トランジスタ162はNチャネル型のMOSFETとして構成され、トランジスタ163及び164はPチャネル型のMOSFETとして構成される。上記式(9)において、左辺の“C”はコンデンサ130の静電容量値に対応しており、右辺の“C”はコンデンサ170の静電容量値に対応している。コンデンサ170の静電容量値はコンデンサ130の静電容量値と同じに設定される。
演算増幅器161の非反転入力端子は端子TM2に接続され、電圧VBの入力を受ける。演算増幅器161の反転入力端子は、トランジスタ162のソースに接続されると共に抵抗160を介してグランドGND2に接続される。演算増幅器161の出力端子はトランジスタ162のゲートに接続される。トランジスタ163及び164のソースには所定の内部電源電圧Vregが印加される。トランジスタ163のゲート及びドレインと、トランジスタ164のゲートと、トランジスタ162のドレインは、互いに共通接続される。
トランジスタ164のドレインはノード171にてコンデンサ170の一端に接続される。コンデンサ170の他端はグランドGND2に接続される。ノード171における電圧を“VQ2”にて表す。抵抗160は抵抗120の抵抗値と同じ抵抗値を有するように設計されており、故に抵抗160の抵抗値は“RB”にて表される。
ターンオフ制御回路22bでは、コンデンサ130に対して並列にスイッチSWAが設けられており、コンデンサ170に対して並列にスイッチSWBが設けられている。ターンオフ制御回路22bは、スイッチSWA及びSWBのオン、オフを制御する。また、ターンオフ制御回路22bには、ゲート信号生成回路として、サンプルホール回路181及び比較器182を有するゲート信号生成回路180が設けられている。サンプルホール回路181は、所定のタイミングにおけるノード131での電圧VQを電圧VQ1としてサンプリングし且つ保持する。比較器182は電圧VQ1とノード171における電圧VQ2との比較結果に応じたゲート信号をSRトランジスタM2に供給する。
図10にターンオフ制御回路22bに関わるタイミングチャートを示す。タイミングt0の前からスイッチSWAはオフとされており、且つ、タイミングt0及びt1間でもスイッチSWAはオフである。故に、第1実施形態にて述べたように、スイッチングトランジスタM1がオン状態であるタイミングt0及びt1間では入力電圧VINに比例する傾きにて(電圧VOR2に比例する傾きにて)電圧VQが上昇してゆく。
タイミングt1にてスイッチングトランジスタM1がターンオフされるとSRトランジスタM2のドレイン電圧VDRが急峻に低下し、電圧VDR2が所定の負のターンオン判定電圧(例えば-100mV)を下回ったことがターンオン制御回路21にて検知されると、ターンオン制御回路21はタイミングt2にてSRトランジスタM2をターンオンする。この際、SRトランジスタM2をターンオンする直前に、電圧VDR2がターンオン判定電圧を下回ったことの検知に応答して、サンプルホールド回路181はノード131での電圧VQをサンプリングして電圧VQ1として保持する。電圧VQ1の保持が完了した後、スイッチSWAはターンオンされる(図10では、タイミングt2と実質的に同じタイミングにてスイッチSWAがターンオンされている)。
また、SRトランジスタM2のターンオンの前にはスイッチSWBがオン状態とされていて、コンデンサ170の両端間が短絡されるため、電圧VQ2は0Vである。ターンオフ制御回路22bは、SRトランジスタM2のターンオンに同期してスイッチSWBをターンオフする。そうすると、次にスイッチSWBがターンオンされるまでの区間において、出力電圧VOUTに比例する傾きにて電圧VQ2が上昇してゆく。
比較器182は、SRトランジスタM2がターンオンされた後、電圧VQ1と電圧VQ2を比較し、電圧VQ2が電圧VQ1に達したタイミングt3で、SRトランジスタM2のゲートにローレベルのゲート信号を供給してSRトランジスタM2をターンオフさせる。以後は、ターンオン制御回路21によりSRトランジスタM2が次回にターンオンされるまで、SRトランジスタM2がオフ状態に維持される。また、ターンオフ制御回路22bは、SRトランジスタM2のターンオフと同期して、スイッチSWAをターンオフし且つスイッチSWBをターンオンする。
SRトランジスタM2のターンオフの後、次回にスイッチングトランジスタM1がターンオンするまでは、SRトランジスタM2のドレイン電圧VDRが出力電圧VOUTを中心に自由共振する。従って、タイミングt3でのスイッチSWAのターンオフの後、コンデンサ130の電圧VQも、それに連動して振動することになるが、トランジスタM1及びM2が共にオンである区間でのコンデンサ130の充電電流及び放電電流は実質的に等しいとみなせるため、当該区間でのコンデンサ130の電圧VQはゼロであるとみなせる。図10では、図示の便宜上、トランジスタM1及びM2が共にオンである区間での電圧VQが0Vの直流電圧であると仮定している。
また、SRトランジスタM2のドレイン電圧VDRに基づきスイッチングトランジスタM1のターンオンタイミングを検出する検出回路(不図示)を二次側制御IC20(例えばターンオフ制御回路22b)に設けておいても良い。当該検出回路は例えば、ドレイン電圧VDRが所定の判定電圧以上になったことを検知したときに、スイッチングトランジスタM1がターンオンしたと判断する。この判定電圧は、出力電圧VOUTに対して定められた目標電圧VTGよりも高く、更に、上記自由共振によってドレイン電圧VDRが到達することが予想されるドレイン電圧VDRの最大電圧よりも高いものとする。上記検出回路が設けられている場合、スイッチングトランジスタM1のターンオンが検知されるまではスイッチSWAをオン状態に維持しておき、スイッチングトランジスタM1のターンオンが検知されたことに応答してスイッチSWAをターンオフすれば良い(その後のスイッチSWAのターンオンタイミングは上述の通りで良い)。これにより、スイッチングトランジスタM1のオン区間において電圧VQは確実に0Vを起点に増加することになる。
何れにせよ、ターンオフ制御回路22bは、スイッチングトランジスタM1のオン区間において、トランスTRの二次側巻線W2に生じる誘起電圧の大きさ(VOR2=VIN/n)に応じた電流(IA-IB)を生成して、当該電流(IA-IB)をコンデンサ130を通じて第1の向きに流し、これによって、当該電流(IA-IB)の値とスイッチングトランジスタM1のオン区間の長さ(tON)とに応じた信号を、コンデンサ130の両端間にオン区間信号(タイミングt1でのVQに相当し且つVQ1に相当)として生成させる。この点に関しては、第1実施形態と同様である。但し、ターンオフ制御回路22bは、スイッチングトランジスタM1のオフ区間において、出力電圧VOUTに応じた電流IBをコンデンサ170を通じて第1の向きに流し、コンデンサ170の両端間電圧(VQ2)が上記オン区間信号の電圧(VQ1)に達したとき、SRトランジスタM2をターンオフする。
これによっても第1実施形態と同様の作用及び効果が得られる。但し、コンデンサ130及び170の静電容量値のばらつき分だけ、SRトランジスタM2のターンオフタイミングが理想的なタイミングからずれる。このため、第1実施形態の方が好ましい。
尚、第2実施形態における上記第1の向きはコンデンサ130及び170を充電させる向きであるが、第1の向きがコンデンサ130及び170を放電させる向きとなるようターンオフ制御回路22bを変形しても良い。
基本的にコンデンサ130及び170の静電容量値は互いに同じに設計されると良いが、それらの静電容量値を互いに異ならせることもできる。この場合、コンデンサ130及び170の静電容量値の比に応じて、抵抗値RA及びRBを互いに異ならせることができる、或いは、分圧回路DVA及びDVBでの分圧比を互いに異ならせることができる。
<<第3実施形態>>
本発明の第3実施形態を説明する。第1及び第2実施形態に示したDC/DCコンバータ1では、いわゆるローサイドアプリケーションが採用されている。フライバック方式の同期整流型DC/DCコンバータ1において、ローサイドアプリケーションでは、図1に示す如く、SRトランジスタM2が出力端子P3側に設けられ、グランドGND2とトランスTRの二次側巻線W2との間にSRトランジスタM2が直列に挿入される。
但し、本発明に係るDC/DCコンバータ1においてハイサイドアプリケーションが採用されても良い。ハイサイドアプリケーションが採用されたDC/DCコンバータ1では、SRトランジスタM2が出力端子P2側に設けられ、出力電圧VOUTが加わる出力端子P2とトランスTRの二次側巻線W2との間にSRトランジスタM2が直列に挿入される。この他、本発明の主旨を損なわない形態で、二次側回路におけるSRトランジスタM2の配置位置を変更することが可能である。
<<第4実施形態>>
本発明の第4実施形態を説明する。第4実施形態では、本発明に係るDC/DCコンバータの用途や変形技術を説明する。
図11に示す如く、本発明に係るDC/DCコンバータを用いたAC/DCコンバータ300を構成して良い。AC/DCコンバータ300は、フィルタ301、整流回路302、平滑コンデンサ303及びDC/DCコンバータ304を備える。フィルタ301は、AC/DCコンバータ300に入力された交流電圧VACのノイズを除去する。交流電圧VACは商用交流電圧であって良い。整流回路302は、フィルタ301を通じて供給された交流電圧VACを全波整流するダイオードブリッジ回路である。平滑コンデンサ303は全波整流された電圧を平滑化することで直流電圧を生成する。DC/DCコンバータ304は、平滑コンデンサ303にて生成された直流電圧を入力電圧VINとして受け、入力電圧VINを電力変換(直流-直流変換)することで出力電圧VOUTを生成する。第1~第3実施形態の何れかに示されたDC/DCコンバータ1をDC/DCコンバータ304として用いることができる。この場合、図1の入力コンデンサCINは平滑コンデンサ303に相当する。
AC/DCコンバータ300を用いて電源アダプタを構成しても良い。図12は、AC/DCコンバータ300を備える電源アダプタ320を示す図である。電源アダプタ320は、AC/DCコンバータ300、プラグ321、筐体322及び出力コネクタ323を備え、筐体322内にAC/DCコンバータ300が収容及び配置される。プラグ321は図示されないコンセントから商用交流電圧VACを受け、AC/DCコンバータ300はプラグ321を通じて入力された商用交流電圧VACから直流の出力電圧VOUTを生成する。出力電圧VOUTが、出力コネクタ323を通じ、図示されない任意の電気機器に供給される。電気機器としては、ノート型パーソナルコンピュータ、情報端末機、デジタルカメラ、デジタルビデオカメラ、携帯電話機(スマートフォンに分類されるものを含む)、携帯オーディオプレイヤなどが例示される。
AC/DCコンバータ300を備える電気機器を構成しても良い。図13(a)及び(b)は、AC/DCコンバータ300を備える電気機器340を示す図である。図13(a)及び(b)に示される電気機器340はディスプレイ装置であるが、電気機器340の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、AC/DCコンバータを内蔵する機器であれば任意である。電気機器340は、AC/DCコンバータ300、プラグ341、筐体342及び負荷343を備え、筐体322内にAC/DCコンバータ300及び負荷343が収容及び配置される。プラグ341は図示されないコンセントから商用交流電圧VACを受け、AC/DCコンバータ300はプラグ341を通じて入力された商用交流電圧VACから直流の出力電圧VOUTを生成する。生成された出力電圧VOUTは負荷343に供給される。負荷343は、出力電圧VOUTに基づいて駆動する任意の負荷であって良く、例えば、マイコンコンピュータ、DSP(Digital Signal Processor)、電源回路、照明機器、アナログ回路又はデジタル回路である。
上述したように、二次側制御IC20の各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いて二次側制御IC20内の回路と同等の回路を構成するようにしても良い。二次側制御IC20内に含まれるものとして上述した任意の幾つかの回路素子は、二次側制御IC20外に設けられて二次側制御IC20に外付け接続されても良い。逆に、二次側制御IC20外に設けられるものとして上述した幾つかの回路素子を、二次側制御IC20内に設けるようにしても良い。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
FETの型をNチャネル型及びPチャネル型間で入れ替える変形も可能である。
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして上述されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
二次側制御IC20はSRトランジスタM2を制御する同期整流制御装置(同期整流トランジスタ制御装置)として機能する。同期整流制御装置の構成要素に、二次側制御IC20以外の構成要素が幾つか含まれていても良い。例えば、分圧回路DVA及びDVBが同期整流制御装置の構成要素に含まれると考えることも可能である。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。