JP7094455B2 - ポンプ式大フルウェルピクセル - Google Patents
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Description
本開示は、デジタルピクセル撮像装置、特に、２つのブルーム記憶キャパシタを含むデジタルピクセル回路に関する。
従来のアナログイメージャ、特に赤外線イメージャでは、検出器ダイオードからの光電流は、検出器ダイオードに結合されたウェルキャパシタによって集積され、次に、ビデオフレーム毎に、各ウェルキャパシタの電圧又は電荷は、下流のアナログ－デジタル変換器（ADC）に転送され、ここで、電圧は、バイナリ値に変換される。ピクセルサイズが縮小し続け、ウェルキャパシタのピクセル面積に対する比は、非比率的に、より縮小する。同時に、有効ウェルキャパシタンスを増加させることによって実現できる信号対雑音比（SNR）の増加に対する消費者の要求がある。
ピクセル内ADCイメージャが、ピクセルサイズの減少に関連するこの問題に対処するために使用される。特に、ピクセル内ADCイメージングが、ピクセルのサイズが減少し続けるにつれて、赤外イメージング及び他の用途のための光電荷容量を改善する。良好なピクセル内ADC設計が、検出器ダイオードからの利用可能な光電荷のほぼ全てを格納することができ、かくして、SNRを理論的限界に近いものに改善する。ピクセル内ADC回路のための集積化の一般的な方法が、量子化アナログフロントエンド回路を使用し、量子化アナログフロントエンド回路は、比較的小さなキャパシタ上に電荷を蓄積し、閾値をトリップし、次いでリセットされる。このパターンは、より多くの光電流が集積されるにつれて繰り返される。
ピクセル内ADC回路１００の一例を図１に示す。フォトダイオード１１０からの電荷が、集積キャパシタ１１５上に蓄積される。一般に、電荷は読出時間まで蓄積される。その読出時間に達すると、集積キャパシタ１１５に格納された電荷は、選択トランジスタ１２５スイッチを介して、コラムライン１１８へと供給される。
フォトダイオード１１０からの電流の流れの制御が、注入トランジスタ１１２によって制御される。注入トランジスタ１１２のゲートは、バイアス電圧Vbiasに結合される。この電圧のレベルは、当業者によって選択することができ、部分的には、フォトダイオードを逆バイアスに保つために使用される。逆バイアスにおいて、ノード１１４の電圧はダイオード供給電圧Vdiodeより低い。
集積キャパシタ１１５は、コラムライン１１８を介して読出回路１２０に接続される。特定のダイオード１１０の読出時間の間に、選択トランジスタ１２５には、集積キャパシタ１１５をコラムラインに結合することを可能にする選択信号（Sel）が供給される。次いで、集積キャパシタ１１５に蓄積された電荷は読出回路１２０によって読み出される。
図示のように、読出回路１２０は容量性トランスインピーダンス増幅器（capacitive transimpedance amplifier (CTIA)）読出回路であり、この読出回路は、出力（Vout）を有する増幅器１２２と、増幅器１２２の一方の入力と増幅器の出力との間に結合されたキャパシタ１２４と、キャパシタ１２４と並列に結合されたリセットスイッチ１２６とを含む。このような回路の動作は周知であり、本明細書では詳細に説明しない。
集積キャパシタ１１５の読出が完了した後、回路は、制御信号Resetを受信するリセットスイッチ１３０を介してリセットされる。
上述の回路は、その意図された目的のために良好に機能する。
現在、市場の要求は、性能を維持しながら、より小さなピクセルを求めている。しかしながら、ピクセルが収縮するにつれて、個々のピクセル（例えば、フォトダイオード１１０と集積キャパシタ１１５の組み合わせ）が保持しうる電荷量も収縮する。電荷の量は「フルウェル（full well）」とも呼ばれ、キャパシタンスが収縮するにつれてフルウェル（キャリア数＝電圧スイング×キャパシタンス/ q）も収縮するので、電荷の量も制限される。幾つかの解決法が提案されており、それは、より大きなピクセル、より低いフルウェルサイズ、及び、より大きな電圧スイングを、供給電圧範囲へと折り畳む一方、折り畳みの数をカウントするデジタルピクセルの実装を含む。
一実施形態に従って、光電流源に接続するための集積ネットワークが開示される。集積ネットワークは、入力；出力；高電圧レベル及び低電圧レベルを含む少なくとも２つの離散した電圧レベルを提供するポンプ電圧源；前記入力に結合された注入トランジスタ；
前記出力に結合された選択トランジスタ；及び前記注入トランジスタと前記ポンプ電圧源との間に結合された集積キャパシタ；を含む。集積キャパシタは、第１側部及び第２側部を有し、前記第１側部は集積ノードを形成し、前記選択トランジスタを介して前記出力に結合され、前記第２側部は前記ポンプ電圧源に結合される。リセットの間、前記集積キャパシタは前記選択トランジスタを介して前記出力に接続され、前記ポンプ電圧源は前記高電圧レベルにあり、前記リセットの後に、前記ポンプ電圧源は前記低電圧レベルにあり、前記集積キャパシタは、前記集積ノードにおける電圧が負の値になるように、前記出力から断絶される。
前記出力に結合された選択トランジスタ；及び前記注入トランジスタと前記ポンプ電圧源との間に結合された集積キャパシタ；を含む。集積キャパシタは、第１側部及び第２側部を有し、前記第１側部は集積ノードを形成し、前記選択トランジスタを介して前記出力に結合され、前記第２側部は前記ポンプ電圧源に結合される。リセットの間、前記集積キャパシタは前記選択トランジスタを介して前記出力に接続され、前記ポンプ電圧源は前記高電圧レベルにあり、前記リセットの後に、前記ポンプ電圧源は前記低電圧レベルにあり、前記集積キャパシタは、前記集積ノードにおける電圧が負の値になるように、前記出力から断絶される。
上述の実施形態のネットワークにおいて、集積ネットワークは、前記注入トランジスタと前記集積ノードとの間に結合された注入カスコードトランジスタ；及び前記選択トランジスタと直列に結合され、かつ前記集積ノードと前記出力との間に結合される選択カスコードトランジスタ；をさらに含む。
上述の実施形態のネットワークにおいて、前記選択カスコードトランジスタは、前記集積ノードと前記選択トランジスタとの間に結合される。
上述の実施形態のネットワークにおいて、前記注入カスコードトランジスタのゲートは接地に接続され、前記選択カスコードトランジスタのゲートは接地に接続される。
上述の実施形態のネットワークにおいて、前記注入トランジスタ、前記注入カスコードトランジスタ、前記選択トランジスタ及び前記選択カスコードトランジスタは、PMOSトランジスタである。
上述の実施形態のネットワークにおいて、集積ネットワークは、前記入力とダイオード電圧との間に接続されたフォトダイオードと組み合わせられる。
上述の実施形態のネットワークにおいて、前記高電圧レベルは前記ダイオード電圧に等しい。
一実施形態に従って、ピクセルが開示される。ピクセルは、光電流源；読出回路；及び集積ネットワーク；を含む。前記集積ネットワークは、前記光電流源に接続された入力；前記読出回路に接続された出力；高電圧レベル及び低電圧レベルを含む少なくとも２つの離散した電圧レベルを提供するポンプ電圧源；前記入力に結合された注入トランジスタ；前記出力に結合された選択トランジスタ；及び前記注入トランジスタと前記ポンプ電圧源との間に結合された集積キャパシタ；を含む。集積キャパシタは、第１側部及び第２側部を有し、前記第１側部は集積ノードを形成し、前記選択トランジスタを介して前記出力に結合され、前記第２側部は前記ポンプ電圧源に結合される。リセットの間、前記集積キャパシタは前記選択トランジスタを介して前記出力に接続され、前記ポンプ電圧源は前記高電圧レベルにあり、前記リセットの後に、前記ポンプ電圧源は前記低電圧レベルにあり、前記集積キャパシタは、前記集積ノードにおける電圧が負の値になるように、前記出力から断絶される。
上述の実施形態のピクセルにおいて、前記読出回路は、容量性トランスインピーダンス増幅器（CTIA）読出回路である。
上述の実施形態のピクセルにおいて、前記集積ネットワークはさらに、前記注入トランジスタと前記集積ノードとの間に結合された注入カスコードトランジスタ；及び前記選択トランジスタと直列に結合され、かつ前記集積ノードと前記出力との間に結合される選択カスコードトランジスタ；を含む。
上述の実施形態のピクセルにおいて、前記選択カスコードトランジスタは、前記集積ノードと前記選択トランジスタとの間に結合される。
上述の実施形態のピクセルにおいて、前記注入カスコードトランジスタのゲートは接地に接続され、前記選択カスコードトランジスタのゲートは接地に接続される。
上述の実施形態のピクセルにおいて、前記注入トランジスタ、前記注入カスコードトランジスタ、前記選択トランジスタ及び前記選択カスコードトランジスタは、PMOSトランジスタである。
上述の実施形態のピクセルにおいて、集積ネットワークは、前記入力とダイオード電圧（Vdiode）との間に接続されたフォトダイオードと組み合わせられる。
一実施形態に従って、システム電圧とポンプ電圧源との間に結合された集積キャパシタを含むピクセルであり、前記集積キャパシタは、光電流源に接続された第１側部と、前記ポンプ電圧源に接続された第２側部とを有するピクセルを動作させる方法が開示される。当該方法は、前記光電流源からの電荷を前記集積キャパシタに格納するステップ；前記集積キャパシタを読み出すステップ；選択トランジスタを介して前記集積キャパシタの第１側部をコラムラインに接続することにより、前記集積キャパシタをリセットするステップ；前記リセットの間、前記ポンプ電圧源を前記システム電圧に設定するステップ；前記リセットの後、前記ポンプ電圧源を接地に設定し、前記集積キャパシタと前記コラムラインとの間に負の電圧を発生させるステップ；を含む。
上述の実施形態の方法において、前記リセットするステップは、前記選択トランジスタと直列に結合され、かつ、集積ノードと出力との間に結合された選択カスコードトランジスタに、前記集積キャパシタを接続するステップを含む。
上述の実施形態の方法において、当該方法は、前記リセットの後、注入トランジスタと直列に結合された注入カスコードトランジスタを介して、前記集積キャパシタを前記光電流源に接続し、前記注入トランジスタが前記光電流源に結合されるステップをさらに含む。
上述の実施形態の方法において、前記注入トランジスタ、前記注入カスコードトランジスタ、前記選択トランジスタ及び前記選択カスコードトランジスタは、PMOSトランジスタである。
追加の特徴及び利点は、本発明の技術によって実現される。本発明の他の実施形態及び態様は、本明細書に詳細に記載されており、請求項に係る発明の一部とみなされる。
本開示をより完全に理解するために、添付の図面及び詳細な説明に関連して、以下の簡単な説明を参照する。ここで、同様の参照番号は同様の部材を表す。
図２は、一実施形態に従った、一ピクセルに対する集積ネットワーク２００の一例を示す。ネットワーク２００はCTIA読出回路１２０に接続される。ネットワーク２００がコラム選択トランジスタ１２５を介してコラムライン１１８に接続されたときに、CTIA読出回路１２０は、一般に、集積キャパシタ１１５に格納された電荷を読み出す動作をする。CTIA読出回路１２０は、当技術分野で公知であり、本明細書ではさらに説明しない。
上述のように、ピクセルの完全なウェル電位を増加させることは有利であり得る。全てのPMOSトランジスタを含むピクセルが、より大きなフルウェルを達成することができることが開示されている。上記と同様に、ネットワーク２００は、フォトダイオード１００に接続され、直接注入トランジスタ１１２、選択トランジスタ１２５を含む。ネットワーク２００はまた、注入カスコードトランジスタ２０２及び選択カスコードトランジスタ２０４を含む。注入カスコードトランジスタ２０２及び選択カスコードトランジスタ２０４の両方は、それらのゲートを接地（グラウンド）に接続している。
図示のように、注入トランジスタ１１２のソースは、ネットワーク２００の入力ノード１１４に接続される。フォトダイオード１１０も、入力ノード１１４に接続され、入力ノード１１４に光電流を提供する。注入トランジスタ１１２のゲートは、フォトダイオード１１０を逆バイアスに保つバイアス電圧Vbiasに接続される。
注入トランジスタ１１２のドレインは、注入カスコードトランジスタ２０２のソースに接続される。注入カスコードトランジスタ２０２のドレインは、集積ノード２１０に接続される。集積キャパシタ１１５は、集積ノード２１０とポンプ信号２１２との間に接続される。ポンプ信号２１２は、一実施形態では、スイッチ（例えば、PMOS）トランジスタとして実装することができ、電源電圧（Vsupply）又は接地のいずれかに接続する。かくして、Vsupply又は０の２つの電圧のうちいずれかを供給することができる。一実施形態では、VsupplyとVdiodeは同じ電圧である。一実施形態では、Vsupplyは、約３.３ボルトであり得る。
集積ノード２１０は、２つの直列に接続されたトランジスタ、カスコードトランジスタ２０４及び選択トランジスタ１２５を介してコラムラインに接続される。前のように、集積時間の後、選択トランジスタ１２５は、集積ノードをコラムライン１１８に結合し、集積ノードに蓄積された電荷をCTIA １２０によって読み出すことを可能にする。
読出し後、ネットワーク２００はリセットされ得る。本明細書の実施形態では、かかるリセットは、以下のように実施することができる。
リセットの間、ポンプ信号２１２は、ネットワーク２００の高電源電圧に接続されるか、或いはそれとほぼ同じレベルにされる。一実施形態では、その値は、Vdiodeと同一又は類似であり、約３.３Vであり得る。
先ず、コラムライン１１８が強制的に接地されている間に、選択トランジスタ１２５がイネーブルにされる。このことは、選択カスコードトランジスタ２０４及び選択トランジスタ１２５のしきい値のために、集積ノード２１０をおよそ１Vにリセットする。もちろん、この値はトランジスタによって異なる可能性がある。
第２に、ポンプ信号が、次に、高レベルから約接地にされる。この降下は、集積ノード２１０における電圧を約１Vのリセットレベルから－２.３Vへと、ほぼ３.３Vだけ降下させる。この新しい負の値は、集積のための開始電圧であり、５.６V付近の有効電圧スイングの電源へとほぼ集積可能である。
このような動作は、等価な非ポンピングピクセルよりも６０％高い信号対雑音を達成することができる。
カスコードトランジスタ、すなわち注入カスコードトランジスタ２０２及び選択カスコードトランジスタ２０４は、集積ノード２１０が負の値をとったときにそれらを横切る過剰なVdsを防止するために、注入トランジスタ１１２及び選択トランジスタ１２５とそれぞれ直列に追加されている。図２に示されているが、一実施形態では、それらは任意であり、省略することができる。
説明を簡単にするために、集積キャパシタ１１５は、第１側部及び第２側部を有するものとして説明することができる。第１側部は集積ノード２１０に接続され、第２側部はポンプ信号２１２に接続される。もちろん、接続は、図示のように直接的である必要はなく、他の素子が、ポンプ信号２１２と集積キャパシタ１１５の第２側部との間に又は並列のいずれかで接続することができる。
図２及び図３の両方を参照すると、集積ノード２１０における電圧３０２の一例が図３に示されている。CTIA １２０は、集積キャパシタ１１５上の蓄積された電荷を既に読み出していることを理解されたい。この例では、電圧は、リセット前に、３.３Vのフルウェル電位にあるように示されている。これは、ポンプ信号２１２が、この例では３.３Vである電源電圧と同じであるからである。しかし、異なる値を使用することも可能である。
時刻Tresetでリセットが発生すると、電圧３０２は約１V（例えば、選択カスコードトランジスタ２０４と選択トランジスタ１２５の両方の電圧降下）に低下する。図示のように、単に明確にするために、電圧は滞留時間（dwell time）３０４の間、このレベルで滞留することができるが、これは必要ではない。このとき、キャパシタの第２側部の電圧は３.３Vである。
Tresetの後、ポンプ信号２１２によって提供される電圧は、ドロップ時刻Tdropの時に、約ゼロボルトに降下される。一実施形態では、Tdropは、Tresetのわずかに後である。ポンプ信号値の変化は、集積ノード２１０における電圧を約３.３ボルトだけ低下させ、例えば－２.３ボルトにする。次いで、集積キャパシタ１１５は、５.６ボルトのフルウェル電圧のために、－２.３から３.３ボルトまでの電荷を格納することができる。図示のように、格納は、第２の任意の滞留時間３０６の後に開始する。
特許請求の範囲に記載した全ての機能的手段又は機能的ステップに対応する構造、材料、行為等は、特許請求の範囲に規定された他の構成要件との結合において当該機能を発揮する任意の構造、材料又は行為を含むものである。本発明の説明が、例示及び記述の目的で提示されてきたが、開示された形態の本発明を網羅的に又は限定することを意図したものではない。本発明の範囲及び精神から逸脱することなく、当業者には多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明し、当業者が、意図される特定の用途に適した種々の修正を施した種々の実施形態について本発明を理解することを可能にするために選択され、説明された。
本発明の好ましい実施形態を説明してきたが、当業者は、現在及び将来とも、本明細書中の開示の範囲内の、又は以下の任意の請求項の範囲内の、種々の改善及び強化を行うことができることが理解されるであろう。これらの請求項は、最初に記載された発明に対する適切な保護を維持すると解釈されるべきである。
Claims (18)
- 光電流源に接続するための集積ネットワークであって：
入力；
出力；
高電圧レベル及び低電圧レベルを含む少なくとも２つの離散した電圧レベルを提供するポンプ電圧源；
前記入力に結合された注入トランジスタ；
前記出力に結合された選択トランジスタ；及び
前記注入トランジスタと前記ポンプ電圧源との間に結合された集積キャパシタであり、第１側部及び第２側部を有し、前記第１側部は集積ノードを形成し、前記選択トランジスタを介して前記出力に結合され、前記第２側部は前記ポンプ電圧源に結合される、集積キャパシタ；
を含み、
リセットの間、前記集積キャパシタは前記選択トランジスタを介して前記出力に接続され、前記ポンプ電圧源は前記高電圧レベルにあり、
前記リセットの後に、前記ポンプ電圧源は前記低電圧レベルにあり、前記集積キャパシタは、前記集積ノードにおける電圧が負の値になるように、前記出力から断絶される；
集積ネットワーク。 - 前記注入トランジスタと前記集積ノードとの間に結合された注入カスコードトランジスタ；及び
前記選択トランジスタと直列に結合され、かつ前記集積ノードと前記出力との間に結合される選択カスコードトランジスタ；
をさらに含む、請求項１に記載の集積ネットワーク。 - 前記選択カスコードトランジスタは、前記集積ノードと前記選択トランジスタとの間に結合される、請求項２に記載の集積ネットワーク。
- 前記注入カスコードトランジスタのゲートは接地に接続され、前記選択カスコードトランジスタのゲートは接地に接続される、請求項２に記載の集積ネットワーク。
- 前記注入トランジスタ、前記注入カスコードトランジスタ、前記選択トランジスタ及び前記選択カスコードトランジスタは、PMOSトランジスタである、請求項２に記載の集積ネットワーク。
- 前記入力とダイオード電圧との間に接続されたフォトダイオードと組み合わせた、請求項１に記載の集積ネットワーク。
- 前記高電圧レベルは前記ダイオード電圧に等しい、請求項６に記載のネットワーク。
- 光電流源；
読出回路；及び
集積ネットワーク；
を含むピクセルであって、
前記集積ネットワークが：
前記光電流源に接続された入力；
前記読出回路に接続された出力；
高電圧レベル及び低電圧レベルを含む少なくとも２つの離散した電圧レベルを提供するポンプ電圧源；
前記入力に結合された注入トランジスタ；
前記出力に結合された選択トランジスタ；及び
前記注入トランジスタと前記ポンプ電圧源との間に結合された集積キャパシタであって、第１側部及び第２側部を有し、前記第１側部は集積ノードを形成し、前記選択トランジスタを介して前記出力に結合され、前記第２側部は前記ポンプ電圧源に結合される、集積キャパシタ；
を含み、
リセットの間、前記集積キャパシタは前記選択トランジスタを介して前記出力に接続され、前記ポンプ電圧源は前記高電圧レベルにあり、
前記リセットの後に、前記ポンプ電圧源は前記低電圧レベルにあり、前記集積キャパシタは、前記集積ノードにおける電圧が負の値になるように、前記出力から断絶される；
ピクセル。 - 前記読出回路は、容量性トランスインピーダンス増幅器（CTIA）読出回路である、請求項８に記載のピクセル。
- 前記集積ネットワークはさらに、
前記注入トランジスタと前記集積ノードとの間に結合された注入カスコードトランジスタ；及び
前記選択トランジスタと直列に結合され、かつ前記集積ノードと前記出力との間に結合される選択カスコードトランジスタ；
を含む、請求項８に記載のピクセル。 - 前記選択カスコードトランジスタは、前記集積ノードと前記選択トランジスタとの間に結合される、請求項１０に記載のピクセル。
- 前記注入カスコードトランジスタのゲートは接地に接続され、前記選択カスコードトランジスタのゲートは接地に接続される、請求項１０に記載のピクセル。
- 前記注入トランジスタ、前記注入カスコードトランジスタ、前記選択トランジスタ及び前記選択カスコードトランジスタは、PMOSトランジスタである、請求項１０に記載のピクセル。
- 前記入力とダイオード電圧との間に接続されたフォトダイオードと組み合わせた、請求項８に記載のピクセル。
- システム電圧とポンプ電圧源との間に結合された集積キャパシタを含むピクセルであり、前記集積キャパシタは、光電流源に接続された第１側部と、前記ポンプ電圧源に接続された第２側部とを有するピクセルを動作させる方法であって：
前記光電流源からの電荷を前記集積キャパシタに格納するステップ；
前記集積キャパシタを読み出すステップ；
選択トランジスタを介して前記集積キャパシタの第１側部をコラムラインに接続することにより、前記集積キャパシタをリセットするステップ；
前記リセットの間、前記ポンプ電圧源を前記システム電圧に設定するステップ；
前記リセットの後、前記ポンプ電圧源を接地に設定し、前記集積キャパシタと前記コラムラインとの間に負の電圧を発生させるステップ；
を含む方法。 - 前記リセットするステップは、前記選択トランジスタと直列に結合され、かつ、集積ノードと出力との間に結合された選択カスコードトランジスタに、前記集積キャパシタを接続するステップを含む、請求項１５に記載の方法。
- 前記リセットの後、注入トランジスタと直列に結合された注入カスコードトランジスタを介して、前記集積キャパシタを前記光電流源に接続し、前記注入トランジスタが前記光電流源に結合されるステップをさらに含む請求項１６に記載の方法。
- 前記注入トランジスタ、前記注入カスコードトランジスタ、前記選択トランジスタ及び前記選択カスコードトランジスタは、PMOSトランジスタである、請求項１７に記載の方法。
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