JP7083230B2 - 半導体発光素子 - Google Patents
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Description
本願発明者らは、特に、発光層の発光面積が基板の表面の面積とほぼ等しくなるように設計された構造の半導体発光素子において、このような問題が顕著に観られることを突き止めた。
そこで、本発明の実施形態では、発光効率を向上できる半導体発光素子を提供することを一つの目的とする。
図1は、本発明の第1実施形態に係る半導体発光素子1の平面図である。
半導体発光素子は、通常、1mA以上の動作電流で制御される。しかしながら、半導体発光素子が適用されるアプリケーションの多様化に伴って、1mA未満の動作電流で制御される半導体発光素子の市場の要求が高まっている。
そこで、本実施形態は、動作電流が1mA未満で良好な発光効率を有する半導体発光素子を提供する。
半導体発光素子1は、透光性の基板2を含む。基板2は、サファイア基板であってもよい。基板2は、直方体形状に形成されている。基板2は、第1主面3と、その反対の第2主面4と、第1主面3および第2主面4を接続する側面5とを有している。
以下では、図1の紙面において、左右方向に対向する一対の側面5を右側面5Aおよび左側面5Bという。また、図1の紙面において、上下方向に対向する一対の側面5を上側面5Cおよび下側面5Dという。
図2および図3を参照して、基板2の第1主面3の上には、半導体層の一例としてのエピタキシャル層9が形成されている。エピタキシャル層9は、n型の第1半導体層6、発光層7およびp型の第2半導体層8を含む。
図4を参照して、エピタキシャル層9には、メサ構造形成領域11および外側領域12が設定されている。
外側領域12は、メサ構造形成領域11よりも外側の領域に設定されている。外側領域12は、平面視においてメサ構造形成領域11を取り囲む四角環状に形成されている。外側領域12からは第1半導体層6が露出している。外側領域12の表面は、基板2の第1主面3と平行に形成されている。
各メサ構造10は、本実施形態では円錐台状に形成されている。各メサ構造10は、平坦部13、平坦部13の周縁よりも外側に位置する外周縁14、および、平坦部13の周縁から外周縁14に向かって下り傾斜した傾斜部15を含む。
第1メサ構造群16は、一方方向に沿って一列に配列された複数(本実施形態では10個)のメサ構造10を含む。第2メサ構造群17は、一方方向に沿って一列に配列された複数(本実施形態では10個)のメサ構造10を含む。
このように、複数のメサ構造10は、モスアイ(Moth-Eye)構造状または最密充填配置状に配列されている。つまり、複数のメサ構造10は、平面視において互いに隣り合う3つのメサ構造10の中心位置を結ぶ直線によって三角形状(より具体的には正三角形状)の領域18が区画されるように配列されている。また、複数のメサ構造10は、平面視において1個のメサ構造10が六方位に6個のメサ構造10と隣り合う構造を有している。
図2~図4を参照して、エピタキシャル層9の上には、第1コンタクト電極膜19および第2コンタクト電極膜20が形成されている。図4では、明瞭化のため、第1コンタクト電極膜19が、クロスハッチングによって示されている。第1コンタクト電極膜19は、酸化インジウムスズ(ITO:Indium Tin oxide)を含む透明電極であってもよい。第2コンタクト電極膜20は、酸化インジウムスズを含む透明電極であってもよい。
第1コンタクト電極膜19は、外側領域12において、メサ構造形成領域11に対して基板2の右側面5A側の領域に形成されている。第1コンタクト電極膜19は、本実施形態では、基板2の右側面5Aに沿って延びる平面視長方形状に形成されている。
第2コンタクト電極膜20の周縁は、各メサ構造10の平坦部13の上において、当該平坦部13の周縁から内方領域側に間隔を空けて形成されている。第2コンタクト電極膜20は、平面視において平坦部13の周縁に沿う円形状に形成されていてもよい。
第1光反射層21は、複数のメサ構造10の間の領域を埋めて、複数のメサ構造10を被覆している。第1光反射層21は、各メサ構造10の傾斜部15の全域を被覆している。各メサ構造10の傾斜部15を被覆する部分において、第1光反射層21は、発光層7の周囲を取り囲んでいる。
第1光反射層21は、本実施形態では、DBR(Distributed Bragg Reflector:分布ブラッグ反射)層を含む。DBR層は、屈折率の異なる複数の絶縁膜が、1/4波長の光学長で交互に積層された積層構造を有している。
図2および図3を参照して、第1光反射層21の上には、配線膜22が形成されている。配線膜22は、アルミニウム(Al)、銀(Ag)または金(Au)のうちの少なくとも1種を含んでいてもよい。配線膜22は、第2コンタクト電極膜20を介して、各メサ構造10の第2半導体層8に電気的に接続されている。
配線膜22は、本実施形態では、平面視において基板2の側面5に平行な四角形状に形成されている。配線膜22は、本実施形態では、メサ構造形成領域11の全域を覆っている。これにより、配線膜22は、平面視において複数のメサ構造10の全部と対向している。
第2光反射層24には、第1パッド開口26および第2パッド開口28が形成されている。第1パッド開口26は、第1コンタクト電極膜19の一部の領域を、第1パッド領域25として選択的に露出させている。第2パッド開口28は、配線膜22の一部の領域を、第2パッド領域27として選択的に露出させている。
第1外部端子29は、基板2の右側面5A側に形成されている。第1外部端子29は、平面視において基板2の右側面5Aに沿って延びる長方形状に形成されている。
第1外部端子29は、第1半導体層6に電気的に接続されている。より具体的には、第1外部端子29は、第2光反射層24の上から第1パッド開口26に入り込んでいる。第1外部端子29は、第1パッド開口26の内部において、第1コンタクト電極膜19に接続されている。これにより、第1外部端子29は、第1コンタクト電極膜19を介して、第1半導体層6に電気的に接続されている。
第1下側電極層31は、第1パッド開口26の内部において、第1コンタクト電極膜19に接続されている。第1上側電極層32は、第1下側電極層31の上面を被覆している。第1上側電極層32は、外部接続用の第1外部接続面33を有している。
第2外部端子30は、第1外部端子29に対して基板2の左側面5B側に形成されている。第2外部端子30は、平面視において基板2の左側面5Bに沿って延びる長方形状に形成されている。
第2下側電極層34は、第2パッド開口28の内部において、配線膜22に接続されている。第2上側電極層35は、第2下側電極層34の上面を被覆している。第2上側電極層35は、外部接続用の第2外部接続面36を有している。
半導体発光素子1では、動作電流ILEDの値が1mA未満という比較的に低い領域で良好な発光効率が達成される。動作電流ILEDは、第1外部端子29および第2外部端子30を介してエピタキシャル層9に供給される電流である。
発光層7の総面積Stotalは、各発光層7の発光面積Slumiの総和である。基板2の第1主面3の面積Ssubは、本実施形態では400μm×400μmである。動作電流ILEDは、各発光層7を流れる電流の総和でもある。
サンプルA1は、面積比Stotal/Ssubが0.632である半導体発光素子である。サンプルB1は、面積比Stotal/Ssubが0.25である半導体発光素子である。サンプルC1は、面積比Stotal/Ssubが0.0625である半導体発光素子である。サンプルD1は、面積比Stotal/Ssubが0.0225である半導体発光素子である。
光出力の測定結果は、下記の表1の通りである。下記の表1では、サンプルA1~D1が、符号「A1」~「D1」によって示されている。
動作電流ILEDが1mAの場合、サンプルA1の光出力は、サンプルC1,D1の光出力よりも高くなっている。しかしながら、動作電流ILEDが12μA以下の場合、サンプルA1の光出力は、サンプルB1~D1の光出力よりも低くなっている。
さらに、サンプルA1~D1を参照して、動作電流ILEDが1mAの場合、面積比Stotal/Ssubの減少に伴って光出力が減少している。したがって、動作電流ILEDが1mAの場合には、面積比Stotal/Ssubの減少に伴って発光効率が低下することが理解される。
サンプルA1は、面積比Stotal/Ssubを極力「1」に近づけて、良好な発光効率を実現しようとする思想の下で設計されている。これにより、サンプルA1は、基板2の第1主面3という限られた面積Ssub内において、比較的に高い動作電流ILED(ILED>1mA)で良好な発光効率が発現している。
図5は、発光層7の総電流密度および発光効率の関係を示すグラフである。図5において、横軸は、発光層7の総電流密度(A/cm2)であり、縦軸は発光効率(%)である。
[第1設定例]
・動作電流ILED:1mA未満
・基板2の第1主面3の面積Ssub:40000μm2以上250000μm2以下
・発光層7の総面積Stotal:400μm2以上62500μm2以下
・面積比Stotal/Ssub:0.0016以上0.25以下
・発光層7の総電流密度:0.01A/cm2以上10A/cm2以下
[第2設定例]
・動作電流ILED:1mA未満
・基板2の第1主面3の面積Ssub:40000μm2以上250000μm2以下
・発光層7の総面積Stotal:400μm2以上62500μm2以下
・面積比Stotal/Ssub:0.0016以上0.25以下
・発光層7の総電流密度:0.1A/cm2以上1A/cm2以下
[第3設定例]
・動作電流ILED:0.1μA以上100μA以下
・基板2の第1主面3の面積Ssub:40000μm2以上250000μm2以下
・発光層7の総面積Stotal:400μm2以上62500μm2以下
・面積比Stotal/Ssub:0.0016以上0.25以下
・発光層7の総電流密度:0.01A/cm2以上10A/cm2以下
[第4設定例]
・動作電流ILED:0.1μA以上100μA以下
・基板2の第1主面3の面積Ssub:40000μm2以上250000μm2以下
・発光層7の総面積Stotal:400μm2以上62500μm2以下
・面積比Stotal/Ssub:0.0016以上0.25以下
・発光層7の総電流密度:0.1A/cm2以上1A/cm2以下
[第5設定例]
・動作電流ILED:1μA以上15μA以下
・基板2の第1主面3の面積Ssub:40000μm2以上250000μm2以下
・発光層7の総面積Stotal:400μm2以上62500μm2以下
・面積比Stotal/Ssub:0.0016以上0.25以下
・発光層7の総電流密度:0.01A/cm2以上10A/cm2以下
[第6設定例]
・動作電流ILED:1μA以上15μA以下
・基板2の第1主面3の面積Ssub:40000μm2以上250000μm2以下
・発光層7の総面積Stotal:400μm2以上62500μm2以下
・面積比Stotal/Ssub:0.0016以上0.25以下
・発光層7の総電流密度:0.1A/cm2以上1A/cm2以下
以上、半導体発光素子1では、動作電流ILEDが1mA未満、動作電流ILEDが0.1μA以上100μA以下、または、動作電流ILEDが1μA以上15μA以下という条件下において、エピタキシャル層9に複数のメサ構造10が形成されている。
また、半導体発光素子1では、動作電流ILEDおよび発光層7の総面積Stotalが、発光層7の総電流密度が0.01A/cm2以上10A/cm2以下、または、0.1A/cm2以上1A/cm2以下となるように設定されている。
また、半導体発光素子1によれば、基板2の第1主面3の面積Ssubを変更することなく、発光面積Slumiの小さい発光層7を作り込むことができる。これにより、発光層7の発光面積Slumiの縮小に伴って、基板2を縮小しなくて済む。したがって、取り扱いの利便性を維持することができ、かつ、光出力および発光効率を向上できる半導体発光素子1を提供できる。
図6は、図1の半導体発光素子1の実装状態を示す断面図である。
実装基板37の表面には、第1電極パッド38および第2電極パッド39が間隔を空けて形成されている。半導体発光素子1の第1外部端子29は、導電性接合材40を介して第1電極パッド38に接続されている。半導体発光素子1の第2外部端子30は、導電性接合材41を介して第2電極パッド39に接続されている。
半導体発光素子1では、第1光反射層21は、複数のメサ構造10の間の領域に入り込み、各メサ構造10の傾斜部15の全域を被覆している。しかも、第1光反射層21の光反射面積は、発光層7から基板2に向かって増加している。
以上、本発明の第1実施形態について説明したが、本発明の第1実施形態はさらに他の形態で実施することもできる。
第1実施形態において、配線膜22を、たとえばITO等を含む透明電極としてもよい。この構造において、第1光反射層21および第2光反射層24は、光反射性の絶縁膜(DBR層)を含んでいてもよい。
第1実施形態において、第1コンタクト電極膜19は、図7に示される形態例を有していてもよい。図7は、図1に示す半導体発光素子1の第1コンタクト電極膜19の第2の形態例を示す平面図である。図7において第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
このような構造によれば、メサ構造形成領域11および第1コンタクト電極膜19の間の距離に差が生じるのを抑制できる。これにより、第1コンタクト電極膜19からメサ構造形成領域11内に供給される電流に差が生じるのを抑制できる。よって、発光効率を良好に向上させることができる。また、外側領域12を利用して第1コンタクト電極膜19を形成できるから、基板2を大型化せずに済む。
図8を参照して、メサ構造形成領域11は、互いに間隔を空けて設定された第1メサ構造形成領域11Aおよび第2メサ構造形成領域11Bを含む。
外側領域12は、平面視において第1メサ構造形成領域11Aおよび第2メサ構造形成領域11Bを一括して取り囲む四角環状に設定されている。さらに、外側領域12は、第1メサ構造形成領域11Aおよび第2メサ構造形成領域11Bの間の領域にも設定されている。
さらに、この例では、第1コンタクト電極膜19は、基板2の3つの側面5(この例では、右側面5A、上側面5Cおよび下側面5D)に沿って形成されている。これにより、第1コンタクト電極膜19は、第1メサ構造形成領域11Aおよび第2メサ構造形成領域11Bを3方向から区画している。
第1コンタクト電極膜19は、平面視において第1メサ構造形成領域11Aを取り囲むように形成されていてもよい。また、第1コンタクト電極膜19は、平面視において第2メサ構造形成領域11Bを取り囲むように形成されていてもよい。
図9に示されるように、複数のメサ構造10は、一方方向および交差方向に沿って間隔を空けて行列状に配列されていてもよい。
図10に示されるように、各メサ構造10は、六角錐台状に形成されていてもよい。つまり、各メサ構造10の平坦部13は、平面視において六角形状に形成されていてもよい。また、各メサ構造10の外周縁14は、平面視において六角形状に形成されていてもよい。また、各メサ構造10の傾斜部15は、六角形状の平坦部13および六角形状の外周縁14を接続していてもよい。
図11に示されるように、各メサ構造10は、四角錐台状に形成されていてもよい。つまり、各メサ構造10の平坦部13は、平面視において四角形状に形成されていてもよい。また、各メサ構造10の外周縁14は、平面視において四角形状に形成されていてもよい。また、各メサ構造10の傾斜部15は、四角形状の平坦部13および六角形状の外周縁14を接続していてもよい。
第1実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。したがって、エピタキシャル層9は、基板2の第1主面3の上に積層されたp型の第1半導体層6、p型の第1半導体層6の上に積層された発光層7、および、発光層7の上に積層されたn型の第2半導体層8を含んでいてもよい。
半導体発光素子は、通常、1mA以上の動作電流で制御される。しかしながら、半導体発光素子が適用されるアプリケーションの多様化に伴って、1mA未満の動作電流で制御される半導体発光素子の市場の要求が高まっている。
半導体発光素子は、一般的には、動作電流が1mA以上で、基板の表面の面積に対する発光層の発光面積の面積比が「1」に近い構造を有している。この半導体発光素子に対して1mA未満の動作電流が与えられると、発光層を流れる動作電流の電流密度が低下する結果、発光効率が低下する。
半導体発光素子101は、1mA未満の動作電流ILEDで制御される低消費電力型の半導体発光素子である。
図12を参照して、半導体発光素子101は、透光性の基板102を含む。基板102は、サファイア基板であってもよい。基板102は、直方体形状に形成されている。基板102は、第1主面103と、その反対の第2主面104と、第1主面103および第2主面104を接続する側面105とを有している。
以下では、図12の紙面において、左右方向に対向する一対の側面105を右側面105Aおよび左側面105Bという。また、図12の紙面において、上下方向に対向する一対の側面105を上側面105Cおよび下側面105Dという。
図13~図15を参照して、基板102の第1主面103の上には、半導体層の一例としてのエピタキシャル層109が形成されている。エピタキシャル層109は、n型の第1半導体層106、発光層107およびp型の第2半導体層108を含む。
メサ構造110は、基板102の側面105から間隔を空けて基板102の略中央部に形成されている。メサ構造110は、本実施形態では四角錐台状に形成されている。メサ構造110において、発光層107は、平面視において基板102の第1主面103の面積Ssubよりも小さい発光面積Slumiを有している。
メサ構造110の平坦部112は、平面視において基板102の側面105に平行な四角形状に形成されている。メサ構造110の平坦部112は、第2半導体層108によって形成されている。
エピタキシャル層109において、メサ構造110よりも外側の領域には、外側領域111が設定されている。外側領域111は平面視においてメサ構造110を取り囲む四角環状に形成されている。外側領域111は、第1半導体層106からなる単層構造を有している。したがって、外側領域111からは第1半導体層106が露出している。外側領域111の表面は、基板102の第1主面103と平行に形成されている。
第1内部電極膜114は、第1半導体層106に接続されている。より具体的には、第1内部電極膜114は、メサ構造110の周縁に沿って形成されており、外側領域111に接続されている。第1内部電極膜114は、メサ構造110に対して基板102の右側面105A側の領域に形成されている。第1内部電極膜114は、平面視において基板102の右側面105Aに沿って延びる長方形状に形成されている。
第2内部電極膜115の周縁は、メサ構造110の上において、平坦部112の周縁から内方領域側に間隔を空けて形成されている。第2内部電極膜115は、平面視において平坦部112の周縁に沿う四角形状に形成されていてもよい。
第2内部電極膜115の上には、第2電極膜117が選択的に形成されている。第2電極膜117は、第2内部電極膜115の周縁に沿って形成されている。第2電極膜117は、本実施形態では、第2内部電極膜115の上において、基板102の左側面105B側の領域に形成されている。
エピタキシャル層109の上には、第1光反射層118が形成されている。第1光反射層118は、発光層107で生成された光を基板102に向けて反射させるために形成されている。第1光反射層118は、第1内部電極膜114、第2内部電極膜115、第1電極膜116および第2電極膜117を被覆している。
DBR層は、たとえばZrO2、Al2O3、SiO2、TiO2、Ta2O5、Nb2O5、AlN、SiN、AlONまたはSiONのうちの少なくとも2種以上の絶縁材料によって形成されていてもよい。
第1電極膜116は、エッチングによって第1内部電極膜114(外側領域111)が除去されるのを抑制する。第2電極膜117は、エッチングによって第2内部電極膜115(メサ構造110)が除去されるのを抑制する。
第1配線電極121は、酸化亜鉛(ZnO)または酸化インジウムスズ(ITO)を含む透明電極であってもよい。第1配線電極121は、AlまたはAuを含む金属電極であってもよい。第2配線電極122は、酸化亜鉛(ZnO)または酸化インジウムスズ(ITO)を含む透明電極であってもよい。第2配線電極122は、AlまたはAuを含む金属電極であってもよい。
第1パッド部123は、第1光反射層118の上から第1コンタクト開口119に入り込んでいる。第1パッド部123は、第1コンタクト開口119内において第1電極膜116を介して第1内部電極膜114と電気的に接続されている。
引き出し部125は、第2パッド部124に対してメサ構造110側の領域に形成されている。引き出し部125は、第2パッド部124から第2内部電極膜115側に向けて引き出されている。引き出し部125は、第2パッド部124におけるメサ構造110側の縁部の全域から引き出されている。引き出し部125は、平面視において第2内部電極膜115の内方部を露出させるように、第1光反射層118の上に形成されている。
図13を参照して、第1光反射層118の上には、第2光反射層126が形成されている。第2光反射層126は、発光層107で生成された光を基板102に向けて反射させるために形成されている。第2光反射層126は、第1配線電極121および第2配線電極122を被覆している。第2光反射層126は、前述の第1光反射層118と同一の材料種を含むDBR層を含んでいてもよい。
図12~図15を参照して、第2光反射層126の上には、第1外部端子129および第2外部端子130が形成されている。第1外部端子129は、第1配線電極121を介して第1半導体層106と電気的に接続されている。第2外部端子130は、第2配線電極122を介して第2半導体層108と電気的に接続されている。
第1外部端子129は、第2光反射層126の上において基板102の右側面105A側の領域に形成されている。第1外部端子129は、平面視において基板102の右側面105Aに沿って延びる長方形状に形成されている。第1外部端子129は、第1接続部131および第1引き出し部132を含む。
第1外部端子129の第1引き出し部132は、第1接続部131から基板102の上側面105C側および下側面105D側に向けて引き出されている。第1外部端子129の第1引き出し部132は、平面視においてエピタキシャル層109の外側領域111に対向している。
第2外部端子130の第2接続部133は、第2外部端子130の長手方向の略中央部に形成されている。第2外部端子130の第2接続部133は、第2パッド開口128内において、第2パッド部124に接続されている。
図12および図13を参照して、第1外部端子129および第2外部端子130は、平面視においてメサ構造110を挟み込むように形成されている。第1外部端子129および第2外部端子130は、いずれも平面視においてメサ構造110と重ならないようにエピタキシャル層109の外側領域111の上の領域に形成されている。
半導体発光素子101では、平面視において、基板102の第1主面103の面積Ssubに対する発光層107の発光面積Slumiの面積比Slumi/Ssubが、0よりも大きく0.25以下(0<面積比Slumi/Ssub≦0.25)に設定されている。基板102の第1主面103の面積Ssubは、本実施形態では400μm×400μmである。
サンプルA2は、面積比Slumi/Ssubが0.632である半導体発光素子である。サンプルB2は、面積比Slumi/Ssubが0.25である半導体発光素子である。サンプルC2は、面積比Slumi/Ssubが0.0625である半導体発光素子である。サンプルD2は、面積比Slumi/Ssubが0.0225である半導体発光素子である。
光出力の測定結果は、下記の表2の通りである。下記の表2では、サンプルA2~D2が、符号「A2」~「D2」によって示されている。
動作電流ILEDが1mAの場合、サンプルA2の光出力は、サンプルC2,D2の光出力よりも高くなっている。しかしながら、動作電流ILEDが12μA以下の場合、サンプルA2の光出力は、サンプルB2~D2の光出力よりも低くなっている。
さらに、サンプルA2~D2を参照して、動作電流ILEDが1mAの場合、面積比Slumi/Ssubの減少に伴って光出力が減少している。したがって、動作電流ILEDが1mAの場合には、面積比Slumi/Ssubの減少に伴って発光効率が低下することが理解される。
サンプルA2は、面積比Slumi/Ssubを極力「1」に近づけて、良好な発光効率を実現しようとする思想の下で設計されている。これにより、サンプルA2は、基板102の第1主面103という限られた面積Ssub内において、比較的に高い動作電流ILED(ILED>1mA)で良好な発光効率が発現している。
これに対して、サンプルB2~D2では、面積比Slumi/Ssubが、0.01以上0.25以下に設定されている。これにより、サンプルB2~D2では、サンプルA2と比べて、面積比Slumi/Ssubが減少した分に応じて、発光層107の電流密度を増加させることができる。よって、発光層107において発光効率を高めることができる。
図16は、発光層107の電流密度および発光効率の関係を示すグラフである。図16において、横軸は、発光層107の電流密度(A/cm2)であり、縦軸は発光効率(%)である。
[第1設定例]
・動作電流ILED:1mA未満
・基板102の第1主面103の面積Ssub:40000μm2以上250000μm2以下
・発光層107の発光面積Slumi:400μm2以上62500μm2以下
・面積比Slumi/Ssub:0.0016以上0.25以下
・発光層107の電流密度:0.01A/cm2以上10A/cm2以下
[第2設定例]
・動作電流ILED:1mA未満
・基板102の第1主面103の面積Ssub:40000μm2以上250000μm2以下
・発光層107の発光面積Slumi:400μm2以上62500μm2以下
・面積比Slumi/Ssub:0.0016以上0.25以下
・発光層107の電流密度:0.1A/cm2以上1A/cm2以下
[第3設定例]
・動作電流ILED:0.1μA以上100μA以下
・基板102の第1主面103の面積Ssub:40000μm2以上250000μm2以下
・発光層107の発光面積Slumi:400μm2以上62500μm2以下
・面積比Slumi/Ssub:0.0016以上0.25以下
・発光層107の電流密度:0.01A/cm2以上10A/cm2以下
[第4設定例]
・動作電流ILED:0.1μA以上100μA以下
・基板102の第1主面103の面積Ssub:40000μm2以上250000μm2以下
・発光層107の発光面積Slumi:400μm2以上62500μm2以下
・面積比Slumi/Ssub:0.0016以上0.25以下
・発光層107の電流密度:0.1A/cm2以上1A/cm2以下
[第5設定例]
・動作電流ILED:1μA以上15μA以下
・基板102の第1主面103の面積Ssub:40000μm2以上250000μm2以下
・発光層107の発光面積Slumi:400μm2以上62500μm2以下
・面積比Slumi/Ssub:0.0016以上0.25以下
・発光層107の電流密度:0.01A/cm2以上10A/cm2以下
[第6設定例]
・動作電流ILED:1μA以上15μA以下
・基板102の第1主面103の面積Ssub:40000μm2以上250000μm2以下
・発光層107の発光面積Slumi:400μm2以上62500μm2以下
・面積比Slumi/Ssub:0.0016以上0.25以下
・発光層107の電流密度:0.1A/cm2以上1A/cm2以下
以上、半導体発光素子101では、動作電流ILEDが1mA未満、動作電流ILEDが0.1μA以上100μA以下、または、動作電流ILEDが1μA以上15μA以下という条件下において、エピタキシャル層109にメサ構造110が形成されている。
また、半導体発光素子101では、動作電流ILEDおよび発光層107の発光面積Slumiが、発光層107の電流密度が0.01A/cm2以上10A/cm2以下、または、0.1A/cm2以上1A/cm2以下となるように設定されている。
また、半導体発光素子101によれば、基板102の第1主面103の面積Ssubを変更することなく、発光面積Slumiの小さい発光層107を作り込むことができる。これにより、発光層107の発光面積Slumiの縮小に伴って、基板102を縮小しなくて済む。したがって、取り扱いの利便性を維持することができ、かつ、光出力および発光効率を向上できる半導体発光素子101を提供できる。
より具体的には、第1外部端子129および第2外部端子130の両方を、平面視においてメサ構造110と重ならない領域に形成できる。また、第1外部端子129が接続される第1パッド部123、および、第2外部端子130が接続される第2パッド部124の両方を、平面視においてメサ構造110と重ならない領域に形成できる。
さらに、半導体発光素子101では、エピタキシャル層109の上に、第1光反射層118および第2光反射層126が形成されている。半導体発光素子101では、発光層107に対して基板102の第1主面103側の領域から、光が取り出される。このような構造によれば、図17に示されるような実装形態を有する半導体発光素子101を提供できる。
図17を参照して、半導体発光素子101は、基板102の第1主面103を実装基板135に対向させた姿勢で実装基板135に実装される。つまり、半導体発光素子101は、実装基板135にフェイスダウン実装されている。
実装基板135の表面には、第1電極パッド136および第2電極パッド137が間隔を空けて形成されている。半導体発光素子101の第1外部端子129は、導電性接合材138を介して第1電極パッド136に接続されている。半導体発光素子101の第2外部端子130は、導電性接合材139を介して第2電極パッド137に接続されている。
図18は、本発明の第3実施形態に係る半導体発光素子141の平面図である。本実施形態では、前述の第2実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
第1光反射層142は、基板102の第2主面104を被覆している。第1光反射層142は、絶縁材料からなる。第1光反射層142は、本実施形態では、DBR層を含む。DBR層は、屈折率の異なる複数の絶縁膜が、1/4波長の光学長で交互に積層された積層構造を有している。
第2光反射層143は、第1光反射層142を被覆している。第2光反射層143は、金属材料からなる。第2光反射層143は、AlまたはAuを含む単層構造を有していてもよい。第2光反射層143は、Alおよび/またはAuを含む積層構造を有していてもよい。
エピタキシャル層109の上には、第1光反射層118および第2光反射層126に代えて、第1光透過層144および第2光透過層145が形成されている。第1光透過層144は、光を透過する絶縁材料からなる。第2光透過層145は、光を透過する絶縁材料からなる。
また、半導体発光素子141では、第1光反射層142および第2光反射層143が、基板102の第2主面104側に形成されている。また、第1光透過層144および第2光透過層145が、エピタキシャル層109の上に形成されている。
図19は、図18の半導体発光素子141の実装状態を示す断面図である。
図19を参照して、半導体発光素子141は、基板102の第2主面104を実装基板146に対向させた姿勢で、当該実装基板146に実装される。つまり、半導体発光素子141は、実装基板146にフェイスアップ実装されている。
半導体発光素子141の第1外部端子129は、導線151を介して第1電極パッド147に電気的に接続されている。導線151は、ボンディングワイヤ等を含んでいてもよい。
半導体発光素子141の第2光反射層143は、接合材150を介してダイパッド149に接合されている。接合材150は、金属材料または絶縁材料を含んでいてもよい。
図20は、本発明の第4実施形態に係る半導体発光素子161を示す平面図である。本実施形態において、前述の第2実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第2配線電極122の第2パッド部124は、各メサ構造110に電気的に接続される共通のパッド部として形成されている。第2配線電極122の引き出し部125は、各メサ構造110に向けて一対一対応の関係で引き出されている。
半導体発光素子161では、面積比Slumi/Ssubに代えて、基板102の第1主面103の面積Ssubに対する発光層107の総面積Stotalの面積比Stotal/Ssubが適用される。発光層107の総面積Stotalは、各発光層107の発光面積Slumiの総和である。
以上、半導体発光素子161によっても、前述の第2実施形態において述べた効果と同様の効果を奏することができる。
第2~第4実施形態において、第1光反射層118は、透光性の絶縁膜を含んでいてもよい。また、第2光反射層126は、透光性の絶縁膜を含んでいてもよい。この構造において、第2内部電極膜115をAlまたはAgを含む光反射性の金属材料で形成することにより光を反射させる部位を変更してもよい。
面積比Smesa/Ssubは、面積比Slumi/Ssubと同様の数値に設定され得る。つまり、面積比Smesa/Ssubは、0よりも大きく0.25以下(0<Smesa/Ssub≦0.25)に設定され得る。
第2~第4実施形態において、第1外部端子129および第2外部端子130のうちの少なくとも一方が、平面視において発光層107と重ならない領域に形成されていてもよい。この構成によれば、メサ構造110(発光層107)と、第1外部端子129および第2外部端子130のうちの少なくとも一方とが上下方向に重ならない。
特に、第2外部端子130が、平面視においてメサ構造110(発光層107)の上部を形成する第2半導体層108と重ならない構成は、発光層107の発光面積Slumi(メサ構造110の面積Smesa)を縮小することによって得られる構成である。このような構造は、短絡不良を抑制する上で有効である。
第2~第4実施形態において、メサ構造110の側面は、外側領域111の表面に対して垂直な方向に立ち上がっていてもよい。
[A1]第1主面および第2主面を有する基板と、前記基板の前記第1主面の上に形成された第1導電型の第1半導体層、前記第1半導体層の上に形成された発光層、および、前記発光層の上に形成された第2導電型の第2半導体層を含む半導体層と、前記第1半導体層に電気的に接続された第1外部端子と、前記第2半導体層に電気的に接続された第2外部端子とを含み、前記第1外部端子および前記第2外部端子のうちの少なくとも一方が、平面視において前記発光層と重ならない領域に形成されている、半導体発光素子。
[A2]前記発光層は、平面視において前記基板の前記第1主面の面積よりも小さい発光面積を有している、A1に記載の半導体発光素子。
[A3]前記第2外部端子が、平面視において前記発光層と重ならない領域に形成されている、A1またはA2に記載の半導体発光素子。
[A4]前記第1外部端子および前記第2外部端子の両方が、平面視において前記発光層と重ならない領域に形成されている、A1~A3のいずれか一つに記載の半導体発光素子。
[A6]前記第2半導体層を被覆する光反射層をさらに含む、A1~A5のいずれか一つに記載の半導体発光素子。
[A7]前記基板の前記第2主面を被覆する光反射層をさらに含む、A1~A5のいずれか一つに記載の半導体発光素子。
[A9]前記発光層の発光面積が、400μm2以上62500μm2以下である、A1~A8のいずれか一つに記載の半導体発光素子。
[A10]前記発光層の電流密度が、0.01A/cm2以上10A/cm2以下である、A1~A9のいずれか一つに記載の半導体発光素子。
[A12]前記半導体層に供給される動作電流が、1mA以下である、A1~A11のいずれか一つに記載の半導体発光素子。
[A13]前記半導体層に供給される動作電流が、0.1μA以上100μA以下である、A1~A12のいずれか一つに記載の半導体発光素子。
[A15]第1主面および第2主面を有する基板と、前記基板の前記第1主面の上に形成された第1導電型の第1半導体層、前記第1半導体層の上に形成された発光層、および、前記発光層の上に形成された第2導電型の第2半導体層を含む半導体層と、前記半導体層において、前記第1半導体層が露出するように、前記第1半導体層、前記発光層および前記第2半導体層を選択的に切り欠いて形成されたメサ構造と、前記第1半導体層に電気的に接続された第1外部端子と、前記第2半導体層に電気的に接続された第2外部端子と、を含み、前記第1外部端子および前記第2外部端子のうちの少なくとも一方が、平面視において前記メサ構造と重ならない領域に形成されている、半導体発光素子。
[A16]前記メサ構造は、平面視において前記基板の前記第1主面の面積よりも小さい発光面積を有している、A15に記載の半導体発光素子。
[A18]前記第1外部端子および前記第2外部端子の両方が、平面視において前記メサ構造と重ならない領域に形成されている、A15~A17のいずれか一つに記載の半導体発光素子。
[B2]前記基板の前記第1主面の面積に対する前記発光層の総面積の比が、0.25以下である、B1に記載の半導体発光素子。
[B4]前記発光層の総面積が、400μm2以上62500μm2以下である、B1~B3のいずれか一つに記載の半導体発光素子。
[B5]前記基板の前記第1主面の面積に対する前記メサ構造の総面積の比が、0.25以下である、B1~B4のいずれか一つに記載の半導体発光素子。
[B7]前記発光層の総電流密度が、0.1A/cm2以上1A/cm2以下である、B1~6のいずれか一つに記載の半導体発光素子。
[B8]前記複数のメサ構造は、モスアイ構造状または行列状に配列されている、B1~B7のいずれか一つに記載の半導体発光素子。
[B10]前記第1半導体層に電気的に接続された第1外部端子と、前記第2半導体層に電気的に接続された第2外部端子と、をさらに含む、B1~B9のいずれか一つに記載の半導体発光素子。
[B13]前記配線膜は、前記メサ構造形成領域の全域を覆っている、B12に記載の半導体発光素子。
[B14]前記第1外部端子および前記第1半導体層の間の領域に介在する電極膜をさらに含む、B10~B13のいずれか一つに記載の半導体発光素子。
[B16]前記外側領域は、前記メサ構造形成領域を取り囲んでおり、前記電極膜は、前記メサ構造形成領域を取り囲んでいる、B14またはB15に記載の半導体発光素子。
[B18]各前記メサ構造は、前記第2半導体層から前記第1半導体層に向けて下り傾斜した傾斜部を有しており、前記光反射層は、各前記メサ構造の前記傾斜部を被覆している、B17に記載の半導体発光素子。
[B20]前記光反射層は、絶縁膜を含む、B17またはB18に記載の半導体発光素子。
[B21]前記光反射層は、屈折率の異なる複数の絶縁膜が積層された積層構造を有している、B17またはB18に記載の半導体発光素子。
[B23]前記半導体層に供給される動作電流が、1mA未満である、B1~B22のいずれか一つに記載の半導体発光素子。
[B24]前記半導体層に供給される動作電流が、0.1μA以上100μA以下である、B1~B23のいずれか一つに記載の半導体発光素子。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 基板
3 基板の第1主面
4 基板の第2主面
6 第1半導体層
7 発光層
8 第2半導体層
9 エピタキシャル層
10 メサ構造
11 メサ構造形成領域
12 外側領域
15 メサ構造の傾斜部
19 第1コンタクト電極膜
21 第1光反射層
22 配線膜
24 第2光反射層
29 第1外部端子
30 第2外部端子
101 半導体発光素子
102 基板
103 第1主面
104 第2主面
106 第1半導体層
107 発光層
108 第2半導体層
109 エピタキシャル層
110 メサ構造
111 外側領域
113 メサ構造の傾斜部
118 第1光反射層
126 第2光反射層
129 第1外部端子
130 第2外部端子
141 半導体発光素子
142 第1光反射層
143 第2光反射層
161 半導体発光素子
Claims (31)
- 第1主面および第2主面を有する基板と、
前記基板の前記第1主面の上に形成された第1導電型の第1半導体層、前記第1半導体層の上に形成された発光層、および、前記発光層の上に形成された第2導電型の第2半導体層を含む半導体層とを含み、
前記半導体層の平面視において、前記半導体層の側面から間隔を空けて前記半導体層の略中央部に設定されたメサ構造形成領域を有し、
前記メサ構造形成領域には、多数個のメサ構造が形成されており、
各前記メサ構造は、前記第1半導体層が露出するように、前記第1半導体層、前記発光層および前記第2半導体層を選択的に切り欠いて形成され、各前記メサ構造は、円錐台状で、1個のメサ構造が六方位に6個のメサ構造と隣り合う構造を有する規則的な配列であり、
前記基板の前記第1主面の面積に対する前記発光層の総面積の比が0.25以下に設定されており、
各前記メサ構造は、前記第2半導体層表面の平坦部、前記平坦部の周縁よりも外側で前記第1半導体層に位置する外周縁、および前記平坦部の周縁から前記外周縁に向かって下り傾斜した傾斜部を含み、
前記傾斜部は、前記第2半導体層、前記発光層および前記第1半導体層によって形成されており、
前記第1半導体層に電気的に接続された第1外部端子と、
前記第2半導体層に電気的に接続された第2外部端子と、を含み、
前記半導体層には、前記メサ構造形成領域よりも外側の領域において前記第1半導体層を露出させる外側領域が設定されており、
前記第1外部端子は、前記外側領域において、前記第1半導体層に電気的に接続されており、
前記第2外部端子は、前記メサ構造形成領域において、前記第2半導体層に電気的に接続されており、
前記第2外部端子および前記第2半導体層の間の領域に介在する配線膜を含み、
前記配線膜と前記メサ構造との間に形成された光反射層を含み、
前記光反射層の最大厚さは、前記メサ構造の高さよりも大きい、半導体発光素子。 - 前記基板の前記第1主面の面積が、40000μm2以上250000μm2以下である、請求項1に記載の半導体発光素子。
- 前記発光層の総面積が、400μm2以上62500μm2以下である、請求項2に記載の半導体発光素子。
- 前記発光層の総電流密度が、0.01A/cm2以上10A/cm2以下である、請求項1~3のいずれか一項に記載の半導体発光素子。
- 前記発光層の総電流密度が、0.1A/cm2以上1A/cm2以下である、請求項1~4のいずれか一項に記載の半導体発光素子。
- 前記配線膜は、前記メサ構造形成領域の全域を覆っている、請求項1に記載の半導体発光素子。
- 前記第1外部端子および前記第1半導体層の間の領域に介在する電極膜をさらに含む、請求項1に記載の半導体発光素子。
- 前記外側領域は、前記メサ構造形成領域の周縁に沿って延びており、
前記電極膜は、前記メサ構造形成領域の周縁に沿って延びている、請求項7に記載の半導体発光素子。 - 前記外側領域は、前記メサ構造形成領域を取り囲んでおり、
前記電極膜は、前記メサ構造形成領域を取り囲んでいる、請求項7または8に記載の半導体発光素子。 - 前記メサ構造を被覆する光反射層をさらに含む、請求項1~9のいずれか一項に記載の半導体発光素子。
- 前記光反射層は、前記メサ構造の前記傾斜部を被覆している、請求項10に記載の半導体発光素子。
- 前記光反射層は、絶縁膜を含む、請求項10または11に記載の半導体発光素子。
- 前記光反射層は、屈折率の異なる複数の絶縁膜が積層された積層構造を有している、請求項10または11に記載の半導体発光素子。
- 前記基板の前記第1主面の面積に対する前記発光層の発光面積の比が、0.0016以上に設定されている、請求項1に記載の半導体発光素子。
- 前記基板の前記第1主面の面積が、40000μm2以上250000μm2以下である、請求項14に記載の半導体発光素子。
- 前記発光層の電流密度が、0.01A/cm2以上10A/cm2以下である、請求項14または15に記載の半導体発光素子。
- 前記発光層の電流密度が、0.1A/cm2以上1A/cm2以下である、請求項14~16のいずれか一項に記載の半導体発光素子。
- 前記基板の前記第1主面の面積に対する前記メサ構造の面積の比が、0.25以下である、請求項14~17のいずれか一項に記載の半導体発光素子。
- 前記第1半導体層に電気的に接続された第1外部端子と、
前記第2半導体層に電気的に接続された第2外部端子と、をさらに含む、請求項14~18のいずれか一項に記載の半導体発光素子。 - 前記第1外部端子および前記第2外部端子のうちの少なくとも一方が、平面視において前記発光層と重ならない領域に形成されている、請求項19に記載の半導体発光素子。
- 前記第2外部端子が、平面視において前記発光層と重ならない領域に形成されている、請求項19に記載の半導体発光素子。
- 前記第1外部端子および前記第2外部端子の両方が、平面視において前記発光層と重ならない領域に形成されている、請求項19に記載の半導体発光素子。
- 前記第1外部端子および前記第2外部端子は、平面視において前記発光層を挟み込むように形成されている、請求項19~22のいずれか一項に記載の半導体発光素子。
- 前記メサ構造を被覆する光反射層をさらに含む、請求項14~23のいずれか一項に記載の半導体発光素子。
- 前記基板の前記第2主面を被覆する光反射層をさらに含む、請求項14~23のいずれか一項に記載の半導体発光素子。
- 前記光反射層は、絶縁膜を含む、請求項24または25に記載の半導体発光素子。
- 前記光反射層は、屈折率の異なる複数の絶縁膜が積層された積層構造を有している、請求項24または25に記載の半導体発光素子。
- 前記基板が、透光性を有している、請求項1~27のいずれか一項に記載の半導体発光素子。
- 前記半導体層に供給される動作電流が、1mA未満である、請求項1~28のいずれか一項に記載の半導体発光素子。
- 前記半導体層に供給される動作電流が、0.1μA以上100μA以下である、請求項1~29のいずれか一項に記載の半導体発光素子。
- 前記半導体層に供給される動作電流が、1μA以上15μA以下である、請求項1~30のいずれか一項に記載の半導体発光素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/586,613 US10263150B2 (en) | 2016-05-10 | 2017-05-04 | Semiconductor light emitting device capable of increasing luminous efficiency under a low applied current |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016094837 | 2016-05-10 | ||
JP2016094837 | 2016-05-10 | ||
JP2016105573 | 2016-05-26 | ||
JP2016105573 | 2016-05-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017216435A JP2017216435A (ja) | 2017-12-07 |
JP7083230B2 true JP7083230B2 (ja) | 2022-06-10 |
Family
ID=60575918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017088714A Active JP7083230B2 (ja) | 2016-05-10 | 2017-04-27 | 半導体発光素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7083230B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2017216435A (ja) | 2017-12-07 |
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A977 | Report on retrieval |
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