JP7060965B2 - 遊技機 - Google Patents

Description

本発明は、パチスロ等の遊技機に関する。

従来、複数の図柄がそれぞれの表面に配された複数のリールと、遊技メダルやコイン等（以下、「遊技媒体」という）が投入され、遊技者によりスタートレバーが操作されたことを検出し、複数のリールの回転の開始を要求するスタートスイッチと、複数のリールのそれぞれに対応して設けられたストップボタンが遊技者により押されたことを検出し、該当するリールの回転の停止を要求する信号を出力するストップスイッチと、複数のリールのそれぞれに対応して設けられ、それぞれの駆動力を各リールに伝達するステッピングモータと、スタートスイッチ及びストップスイッチにより出力された信号に基づいて、ステッピングモータの動作を制御し、各リールの回転及びその停止を行うリール制御装置とを備え、スタートレバーが操作されたことを検出すると、乱数値に基づいて抽籤を行い、この抽籤の結果（以下、「内部当籤役」という）とストップボタンが操作されたことを検出したタイミングとに基づいてリールの回転の停止を行う、いわゆるパチスロと称される遊技機が知られている。

この種の遊技機として、メインＣＰＵに内蔵されたＲＡＭに対してバックアップ電源が接続され、バックアップ電源の配線にノイズ除去用コンデンサが接続されたものが特許文献１に提案されている。

特開２００６－１３６３４５号公報

従来の遊技機のように、バックアップ電源の配線に接続されたノイズ除去用コンデンサによってノイズ対策を行うことは一般的であるが、ノイズ除去用コンデンサの静電容量を超えた過電圧／電流によるノイズが発生した場合、ノイズを除去することができずに、バックアップ電源の配線の電圧が不定値となることで、ＲＡＭなどの記憶手段の記憶内容にメモリエラーなどの不具合が発生するおそれがある。

本発明は、このような課題を解決するためになされたもので、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
遊技の進行に関する制御を実行するマイクロプロセッサ（９４）と、
電源管理を行うための電源管理回路（９７）と、
前記マイクロプロセッサ及び前記電源管理回路に第１の電源電圧を供給するために第２の電源電圧を変圧する第１電源供給部（電源回路１１１）と、
前記第１電源供給部から電源電圧が供給されない状態であっても前記マイクロプロセッサに前記第１の電源電圧を供給する第２電源供給部（電解コンデンサＢ１）と、
前記第２電源供給部と前記マイクロプロセッサとの間に配置され、前記第２電源供給部から供給された前記第１の電源電圧を規制するための電源規制回路（フィルタ素子Ｃ１、Ｚ１及び整流作用素子Ｄ１）と、を備え、
前記マイクロプロセッサ、前記電源管理回路、前記第１電源供給部及び前記電源規制回路は、第１の基板（主制御基板７１）に配置され、
前記第２電源供給部は、第２の基板（キャビネット中継基板５３）に配置され、
前記マイクロプロセッサは、
演算処理を行う演算処理手段（メインＣＰＵ）と、
前記演算処理手段がデータの読み書きを行う第１記憶手段（メインＲＡＭ）と、
前記演算処理手段が制御を行うためのデータが記憶された第２記憶手段（メインＲＯＭ）と、
前記第１電源供給部からの前記第１の電源電圧の供給を受け付けるための第１電圧端子（ＶＣＣ）と、
前記第１記憶手段に記憶されたデータを維持するための前記第１の電源電圧の供給を受け付けるための第２電圧端子（ＶＢＢ）と、
前記電源管理回路からのリセット信号を受け付ける第１信号端子（ＸＳＲＳＴ）と、
前記電源管理回路からの電圧低下信号を受け付ける第２信号端子（ＸＩＮＴ）と、を有し、
前記電源規制回路は、
前記第１電圧端子と前記第２電圧端子との間に設けられた整流作用素子（Ｄ１）と、
前記第２電圧端子とグランドとの間に設けられた第１フィルタ素子（Ｃ１）と、
前記第２電圧端子とグランドとの間に設けられた第２フィルタ素子（Ｚ１）と、を有し、
前記電源管理回路は、
前記マイクロプロセッサに供給される電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記第１の電源電圧のラインとグランドとの間に設けられた第３フィルタ素子（Ｃ２）及び第４フィルタ素子（Ｚ２）と、
前記第２の電源電圧のラインとグランドとの間に設けられ、前記第２の電源電圧を分圧するための分圧回路（１１３）と、を有し、
前記電源管理部は、
前記第１電圧端子に供給される前記第１の電源電圧と同じ電圧を受け付けるための第３電圧端子（ＶＣＣ）と、
前記分圧回路によって分圧された電圧を受け付けるための第４電圧端子（ＶＳＣ）と、
前記第１信号端子に前記リセット信号を出力するための第４信号端子（ＲＥＳＥＴ）と、
前記第４電圧端子に受け付けられた電圧に応じて前記第２信号端子に前記電圧低下信号を出力するための第５信号端子（ＯＵＴ）と、
グランドに接続されたグランド端子（ＧＮＤ）と、を有し、
前記第３フィルタ素子及び前記第４フィルタ素子は、前記第３電圧端子及び前記グランド端子に接続され、
前記分圧回路は、前記第２の電源電圧のラインと、グランド及び前記第４電圧端子に接続され、
前記電源規制回路は、
前記第１電源供給部から前記第１の電源電圧が供給されている場合は、前記第２電圧端子及び前記第２電源供給部に前記第１の電源電圧を供給し、
前記第１電源供給部から前記第１の電源電圧が供給されていない場合には、前記第２電源供給部から前記第２電圧端子に前記第１の電源電圧を供給するが、前記第１電圧端子には前記第１の電源電圧を供給せず、
前記第１フィルタ素子は、ノイズ成分を電荷として蓄積し、
前記第２フィルタ素子は、異常電圧をグランドに誘導し、
前記第１記憶手段は、前記第１電源供給部から前記第１の電源電圧の供給を受けられない状態であっても、前記第２電源供給部から前記第１の電源電圧が前記第２電圧端子に供給されることで、記憶されたデータを維持する
構成を有している。

この構成により、本発明に係る遊技機は、第１電源供給部から電源電圧が供給されている場合は、第２電圧端子及び第２電源供給部に電源電圧を供給し、第１電源供給部から電源電圧が供給されていない場合には、第２電源供給部から第２電圧端子に電源電圧を供給するため、第１電源供給部から電源電圧が供給されなくなったとしても、第１記憶手段に記憶されたデータを維持するための電源電圧が第２電源供給部から供給されるため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

また、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導するため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

本発明によれば、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することができる。

本発明の実施の形態に係る遊技機の正面斜視図である。 本発明の実施の形態に係る遊技機の裏面斜視図である。 本発明の実施の形態に係る遊技機の正面図である。 本発明の実施の形態に係る上ドア機構及び下ドア機構を開いた状態のときの、遊技機の正面図である。 本発明の実施の形態に係る遊技機の分解斜視図である。 本発明の実施の形態に係る遊技機の表示ユニットを左右方向に直交する方向で切断した縦断面図である。 本発明の実施の形態に係る遊技機のプロジェクタから投射された光の照射範囲とメインスクリーンとの関係を示す図である。 本発明の実施の形態に係る遊技機の上ドア機構の正面図である。 本発明の実施の形態に係る遊技機の可動役物を示す図である。 本発明の実施の形態に係る遊技機の可動役物が移動した状態を示す図である。 本発明の実施の形態に係る遊技機のエンクロージャユニットの正面図である。 本発明の実施の形態に係る遊技機のエンクロージャユニットの平面図である。 本発明の実施の形態に係る遊技機の電気的構成を示すブロック図である。 本発明の実施の形態に係る遊技機における主制御側の基板の構成を示すブロック図である。 本発明の実施の形態に係る遊技機における光通信受信用コネクタの構成を示すブロック図である。 本発明の実施の形態に係る遊技機における主制御基板の構成を示すブロック図である。 本発明の実施の形態に係る遊技機に設けられた第１のバリスタの電流－電圧特性を示すグラフである。 本発明の実施の形態に係る遊技機における主中継基板の構成を示すブロック図である。 本発明の実施の形態に係る遊技機に設けられた第１のフェライトビーズの周波数－インピーダンス特性を示すグラフである。 本発明の実施の形態に係る遊技機に設けられた第１の貫通型Ｔ型３端子フィルタの挿入損失周波数特性を示すグラフである。 本発明の実施の形態に係る遊技機における副中継基板、特に、光通信受信用コネクタ及びその周辺回路の構成を示すブロック図である。 本発明の実施の形態に係る遊技機に設けられた第２の貫通型Ｔ型３端子フィルタの挿入損失周波数特性を示すグラフである。 本発明の実施の形態に係る遊技機におけるパネル中継基板の構成を示すブロック図である。 本発明の実施の形態に係る遊技機に設けられた第２のバリスタの電流－電圧特性を示すグラフである。 本発明の実施の形態に係る遊技機における副中継基板、特に、操作スイッチ用のバッファＩＣ及びその周辺回路の構成を示すブロック図である。 本発明の実施の形態に係る遊技機における副中継基板、特に、操作スイッチ用のバッファＩＣ及びその周辺回路の構成の第１の変形例を示すブロック図である。 本発明の実施の形態に係る遊技機における副中継基板、特に、操作スイッチ用のバッファＩＣ及びその周辺回路の構成の第２の変形例を示すブロック図である。 本発明の実施の形態に係る遊技機におけるアンプ基板の構成を示すブロック図である。 本発明の実施の形態に係る遊技機に設けられた第２のフェライトビーズの周波数－インピーダンス特性を示すグラフである。 本発明の実施の形態に係る遊技機のエンクロージャミキシング処理を示すフローチャートである。 本発明の実施の形態に係る遊技機のエンクロージャミキシング処理の作用を説明するための第１の概念図である。 本発明の実施の形態に係る遊技機のエンクロージャミキシング処理の作用を説明するための第２の概念図である。 本発明の実施の形態に係る遊技機のエンクロージャミキシング処理の作用を説明するための第３の概念図である。 本発明の実施の形態に係る遊技機のエンクロージャミキシング処理の作用を説明するための第４の概念図である。

以下、図面を参照して、本発明の実施形態について説明する。

まず、構成を説明する。図１～５に示すように、遊技機１は、いわゆるパチスロ機である。遊技機１は、コイン、メダル、遊技球又はトークン等の他、遊技者に付与された又は付与される、遊技価値の情報を記憶したカード等の遊技媒体を用いて遊技可能なものであるが、以下ではメダルを用いるものとして説明する。

なお、以後の説明において、遊技機１から遊技者に向かう側（方向）を遊技機１の前側（前方向）と称し、前側とは逆側を後側（後方向、奥行方向）と称し、遊技者から見て右側及び左側を遊技機１の右側（右方向）及び左側（左方向）とそれぞれ称する。また、前側及び後側を含む方向は、前後方向又は厚み方向と称し、右側及び左側を含む方向は、左右方向又は幅方向と称する。前後方向（厚み方向）及び左右方向（幅方向）に直交する方向を上下方向又は高さ方向と称する。

図１及び図２に示すように、遊技機１の外観は、矩形箱状の筐体２により構成されている。筐体２は、遊技機本体として前面側に矩形状の開口を有する金属製のキャビネットＧと、キャビネットＧの前面上部に配置された上ドア機構ＵＤと、キャビネットＧの前面下部に配置された下ドア機構ＤＤとを有している。

また、キャビネットＧの上面壁Ｇ４には、左右方向に関して所定間隔隔てて、上下方向に貫通する２つの開口Ｇ４１が形成されている。そして、この２つの開口Ｇ４１それぞれを塞ぐように木製の板部材Ｇ４２が上面壁Ｇ４に取付けられている。

図３及び図４に示すように、上ドア機構ＵＤ及び下ドア機構ＤＤは、キャビネットＧの開口の形状及び大きさに対応するように形成されている。上ドア機構ＵＤ及び下ドア機構ＤＤは、キャビネットＧにおける開口の上部及び下部を閉塞可能に設けられている。上ドア機構ＵＤは、上側表示窓ＵＤ１を中央部に有している。上側表示窓ＵＤ１には、光を透過する透明パネルＵＤ１１が設けられている。また、上ドア機構ＵＤの上部には、上部左スピーカＵＤ２５Ｌ，上部右スピーカＵＤ２５Ｒが設けられている。

下ドア機構ＤＤには、上部の略中央部に、矩形状の開口部として形成されたメイン表示窓ＤＤ４が設けられている。メイン表示窓ＤＤ４の裏面側には、キャビネットＧの内部側から取付けられたリールユニットＲＵが装着されている。さらに、リールユニットＲＵの背面には、主制御基板７１が取付けられている。

リールユニットＲＵは、複数種類の図柄が各々の外周面に描かれた３個のリールＲＬ（左リール），ＲＣ（中リール），ＲＲ（右リール）を主体に構成されている。これらのリールＲＬ，ＲＣ，ＲＲは、それぞれが縦方向に一定の速度で回転できるように並列状態（横一列）に配設される。リールＲＬ，ＲＣ，ＲＲは、メイン表示窓ＤＤ４を通じて、各リールＲＬ，ＲＣ，ＲＲの動作や各リールＲＬ，ＲＣ，ＲＲ上に描かれている図柄が視認可能となる。

メイン表示窓ＤＤ４には、その表面部に、矩形状のアクリル板等からなる透明パネルが取付け固定されており、遊技者等がリールユニットＲＵに触れることができないようになっている。メイン表示窓ＤＤ４の下方には、略水平面の第１，第２，第３台座部ＤＤ２ａ，ＤＤ２ｂ，ＤＤ２ｃが形成されている。メイン表示窓ＤＤ４の右側に位置する第１台座部ＤＤ２ａには、メダルを投入するためのメダル投入口ＤＤ５が設けられている。メダル投入口ＤＤ５は、遊技者によりメダルが投入される開口である。メダル投入口ＤＤ５から投入されたメダルは、クレジットされるか又はゲームに賭けられる。

メイン表示窓ＤＤ４の左側に位置する第２台座部ＤＤ２ｂには、クレジットされているメダルを賭けるための、有効ライン設定手段としての最大ＢＥＴボタンＤＤ８（ＭＡＸＢＥＴボタンともいう）が設けられている。最大ＢＥＴボタンＤＤ８が押されると、メダルの投入枚数として「３」が選択される。

最大ＢＥＴボタンＤＤ８の前面側には、遊技者の操作によりリールＲＬ，ＲＣ，ＲＲを回転駆動させるとともに、メイン表示窓ＤＤ４内で図柄の変動表示を開始させるスタートレバーＤＤ６が設けられている。スタートレバーＤＤ６は、所定の角度範囲で傾動自在に取付けられる。

スタートレバーＤＤ６の右側で、第３台座部ＤＤ２ｃの前面側には、遊技者の押下操作（停止操作）により３個のリールＲＬ，ＲＣ，ＲＲの回転をそれぞれ停止させるための３個のストップボタンＤＤ７Ｌ，ＤＤ７Ｃ，ＤＤ７Ｒが設けられている。

最大ＢＥＴボタンＤＤ８の近傍には、図示しないＣ／Ｐボタンが設けられている。Ｃ／Ｐボタンは、遊技者がゲームで獲得したメダルのクレジット／払出しを押しボタン操作で切り換えるものである。このＣ／Ｐボタンの切り換えにより払出しが選択されている状態（非クレジット状態）においては、下ドア機構ＤＤの下部側のコインガードプレート部に設けたメダル払出口ＤＤ１４（キャンセルシュート）からメダルが払出され、払出されたメダルは、メダル受け部ＤＤ１５に溜められる。

スタートレバーＤＤ６、及び、ストップボタンＤＤ７Ｌ，ＤＤ７Ｃ，ＤＤ７Ｒの下部側には、腰部パネルＤＤ１８（腰部導光板）が配置されている。腰部パネルＤＤ１８は、アクリル板等を使用した化粧用パネルとして構成される。腰部パネルＤＤ１８には、遊技機１の機種を表す名称や種々の模様等が表示される。

また、メダル払出口ＤＤ１４の右側には下部右スピーカＤＤ２５Ｒが設けられている。一方、メダル払出口ＤＤ１４の左側には下部左ウーファＤＤ２５Ｌが設けられている。また、下部左ウーファＤＤ２５Ｌの右側には後述するエンクロージャユニット２０のバスレフポート２２の出口２２ａ（図１１参照）に連通する開口２２Ａが設けられている。

エンクロージャユニット２０（図４参照）は、下ドア機構ＤＤの背面側に取り付けられたエンクロージャ（筐体）２１と、エンクロージャ２１内に収容された下部左ウーファＤＤ２５Ｌとからなる。下部右スピーカＤＤ２５Ｒ，下部左ウーファＤＤ２５Ｌは、遊技者に遊技に関する種々の情報を声や音楽等の音により報知する。エンクロージャユニット２０の詳細については後述する。

また、メイン表示窓ＤＤ４の左側には、サブ表示装置ＤＤ１９が配置されている。このサブ表示装置ＤＤ１９は、例えば入賞成立時のメダルの払出枚数やクレジットされている残メダル枚数を表示する。通常は、遊技機１にクレジットされるメダルの最大枚数は５０枚であるため、５０以下のクレジット枚数が表示される。なお、最大枚数の５０枚のメダルがクレジットされている状態では、投入されたメダルはそのままメダル払出口ＤＤ１４より払出される。また、サブ表示装置ＤＤ１９は、タッチパネルを前面に備えていてもよい。

サブ表示装置ＤＤ１９の上方には、操作部１５０が配置されている。操作部１５０は、ＬＥＦＴボタン１５２、ＲＩＧＨＴボタン１５３、ＵＰボタン１５４、ＤＯＷＮボタン１５５及びＥＮＴＥＲボタン１５６からなり、遊技者からの各種操作を受け付ける。また、メイン表示窓ＤＤ４の右側には、ＰＵＳＨボタン１５７が配置されている。ＰＵＳＨボタン１５７は、遊技に係る演出に伴い遊技者により操作されるものである。

図４に示すように、キャビネットＧ内は、中間支持板Ｇ１を挟んで上側に、前方に開口する上側開口部Ｇ１０１が形成されており、中間支持板Ｇ１を挟んで下側に、前方に開口する下側開口部Ｇ１０２が形成されている。キャビネットＧ内は、中間支持板Ｇ１を挟んで上部空間と下部空間とに仕切られており、すなわち、中間支持板Ｇ１は、キャビネットＧ内を上部空間と下部空間とに仕切る仕切板として機能している。上部空間は、キャビネットＧ内の上ドア機構ＵＤの後側となる空間であり、表示ユニットＡ等が収容される。また、下部空間は、キャビネットＧ内の下ドア機構ＤＤの後側となる空間であり、リールユニットＲＵや、遊技機１全体の動作を司る主制御基板７１、副制御基板７２（図１３参照）等が収容される。主制御基板７１は、内部当籤役の決定、リールＲＬ，ＲＣ，ＲＲの回転及び停止、入賞の有無の判定といった、遊技機１における遊技の主な流れを制御する回路（主制御回路）を構成する。副制御基板７２は、画像の表示等による演出の実行を制御する回路（副制御回路）を構成する。

また、上ドア機構ＵＤは、上側開口部Ｇ１０１を閉鎖又は開放可能であり、本発明の開閉部材を構成する。下側開口部Ｇ１０２は、下ドア機構ＤＤによって閉鎖又は開放可能である。

（表示ユニットＡ）
図５に示すように、表示ユニットＡは、キャビネットＧ内の中間支持板Ｇ１上に交換可能に載置される。表示ユニットＡは、画像を表示用の照射光を出射する照射ユニットＢと、照射ユニットＢからの照射光が照射されることにより画像を出現させるスクリーン装置Ｃとを有したいわゆるプロジェクションマッピング装置である。

ここで、プロジェクションマッピング装置は、構造物や自然物等の立体物の表面に画像を投影するためのものであって、例えば、後述のスクリーンである役物に対して、その位置（投影距離や角度等）や形状に基づいて生成される、演出情報に応じた画像を投影することにより、高度で、かつ迫力のある演出を可能とする。

図５に示すように、表示ユニットＡは、前方に開口が形成された筐体Ａ１を有する。この筐体Ａ１は、照射ユニットＢの上部を形成するプロジェクタカバーＢ１、及び、ミラー機構Ｂ３を備えたプロジェクタ筐体Ｃ１０とで構成されている。プロジェクタ筐体Ｃ１０は、底板Ｃ１、右側板Ｃ２、左側板Ｃ３、及び背板Ｃ４を有した箱方形状をなしている。プロジェクタカバーＢ１は、プロジェクタ筐体Ｃ１０の上面に交換可能に取付けられる。

（表示ユニットＡ：照射ユニットＢ）
図６に示すように、照射ユニットＢは、照射光を下方に向かって出射するプロジェクタ装置Ｂ２を有する。プロジェクタ装置Ｂ２からは静止画と動画とを含む画像や映像を含んだ光が投射されるので、説明の便宜上、プロジェクタ装置Ｂ２から投射される像を「画像」に統一して説明を行う。

（表示ユニットＡ：照射ユニットＢ：プロジェクタ装置Ｂ２）
図６に示すように、プロジェクタ装置Ｂ２は、プロジェクタカバーＢ１に取付けられ、キャビネットＧ内の後部に配置されている（図４参照）。プロジェクタカバーＢ１は、プロジェクタ筐体Ｃ１０の右側板Ｃ２及び左側板Ｃ３に取付けられており、上側カバー１７１及び下側カバー１７２を有する。

プロジェクタカバーＢ１の内部には図示しないレンズユニットや光学機構が設けられている。

レンズユニットは、光学機構の複数のＬＥＤ光源から出射してＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）で反射した照射光を、レンズ等を介して下方のミラー機構Ｂ３に向けて出射するように配置されている。

プロジェクタ装置Ｂ２の下方（照射光の出射方向）には、ミラー機構Ｂ３が配置されている。ミラー機構Ｂ３は、ミラーホルダ１７３と、ミラーホルダ１７３に支持される光学ミラー１７４と、ミラーホルダ１７３及び光学ミラー１７４を支持するミラーホルダブラケット１７５とから構成されている。ミラーホルダブラケット１７５は、プロジェクタ筐体Ｃ１０の底板Ｃ１に固定されている。プロジェクタ装置Ｂ２から下方に照射された光は、光学ミラー１７４によって前方に反射される。

（上ドア機構ＵＤ及びスクリーン装置Ｃ）
図６に示すように、上ドア機構ＵＤは、フロントパネル１８０とバックパネル１８１とを有する。フロントパネル１８０の前面にはスクリーン装置Ｃが取付けられている。スクリーン装置Ｃは、遊技者に対向しており、スクリーン装置Ｃの後方に光学ミラー１７４及びプロジェクタ装置Ｂ２が設置されている。

スクリーン装置Ｃは、メインスクリーン１８２と、メインスクリーン１８２の背面に密着して取付けられた投影用シート１８３とを備えている。メインスクリーン１８２は、透光性を有するアクリル板等の樹脂又はガラス板等を主たる素材とし、全面に亘って均等な厚みを有するように形成されている。

投影用シート１８３は、後方から画像が投影されることで表示される透過式のスクリーンであり、プロジェクタ装置Ｂ２から投射された光が入射する背面側の入射面と、入射面に入射した光が透過することで画像が投影される前面側の表示面と、を有する。

投影用シート１８３は、例えば、透光性を有するガラス板、アクリル板、樹脂製フィルムを主たる素材として、全面に亘って均等な厚みを有するように形成され、非投影時に乳白色、半透明、あるいはグレー色を呈する。

投影用シート１８３の入射面（背面側の表面）に対して、プロジェクタ装置Ｂ２から投射された光が入射することによって、投影用シート１８３の表示面（前面側の表面）に、遊技に関する画像（静止画像や動画像を含む画像）が表示される。

メインスクリーン１８２は、透明に形成されており、メインスクリーン１８２の前方には遊技者の視界を遮る構造が存在しないため、投影用シート１８３に画像が表示された場合、当該画像は、遊技者から視認可能となる。

図７は、プロジェクタ装置Ｂ２から投射された光の照射範囲と上ドア機構ＵＤ側のスクリーン装置Ｃとの関係を示す図である。図７では、上ドア機構ＵＤ側のスクリーン装置Ｃの表示面を網掛けで示している。プロジェクタ装置Ｂ２から投射された光の照射範囲は、スクリーン装置Ｃよりも広くなっている。

具体的には、プロジェクタ装置Ｂ２から投射された光は、スクリーン装置Ｃの全面（網掛けで示す領域）に入射するとともに、上ドア機構ＵＤ側のスクリーン装置Ｃの周縁領域を通過する。図７では、プロジェクタ装置Ｂ２から投射された光の照射範囲のうち、スクリーン装置Ｃの周縁領域を斜線で示している。

図８に示すように、上ドア機構ＵＤの上部中央には、開口部が形成された装飾部材１９７が設けられている。装飾部材１９７には、開口部を塞ぐようにしてイルミネーションパネル（以下、単に導光パネルという）１９８が取付けられている。

図９に示すように、導光パネル１９８には顔を模した模様１９８ａが形成されている。具体的には、導光パネル１９８に模様１９８ａを描くように凹凸が形成されており、導光パネル１９８に光が照射されると、凹凸に光が反射して模様１９８ａが浮かび上がるようになっている。

導光パネル１９８の上端には、後方に突出する突出部１９８Ａが形成されており、その突出部１９８Ａの先端に対向するように図示しないＬＥＤが配置されている。当該ＬＥＤから照射された光は、導光パネル１９８の突出部１９８Ａに入射され、前方に向かった後、導光パネル１９８の上端において下方に反射し、導光パネル１９８内を下方又は側方に導かれる。このとき、導光パネル１９８内を下方又は側方に導かれる光が凹凸で反射して、模様１９８ａが浮かび上がる。これにより、前方から模様１９８ａが視認可能となる。

また、導光パネル１９８は、模様１９８ａの一部に特定領域１９８ｂを有し、その特定領域１９８ｂの背面に可動役物８５が配置されている。可動役物８５は、眼球の形状をなし、左右方向に移動可能に構成されている。可動役物８５は、図示しない役物用のモータによって例えばラックアンドピニオン機構等の回転運動を直線運動に変換する機構を介して左右方向に移動するようになっている。図１０は、可動役物８５が左方向に移動した状態を示す図である。

（エンクロージャユニット）
図１１及び図１２に示すように、エンクロージャユニット２０は、エンクロージャ（筐体）２１と下部左ウーファＤＤ２５Ｌとを含んで構成されており、エンクロージャ２１にはエンクロージャ２１の内部と外部とを連通する管状のバスレフポート２２が設けられている。

本実施の形態のエンクロージャユニット２０は、下部左ウーファＤＤ２５Ｌから背面側に放射される音響を利用して低音域の音量を増強する、いわゆるバスレフ型のウーファ装置である。

下部左ウーファＤＤ２５Ｌは、振動板２５ａを有しており、増幅器等の信号処理装置から入力される音響信号に応じて振動板２５ａを振動させることにより音響信号に応じた音響を放射するようになっている。

バスレフポート２２は、エンクロージャ２１の前面に開口した出口２２ａと、エンクロージャ２１の内部に開口した入口２２ｂとを有する。バスレフポート２２は、下部左ウーファＤＤ２５Ｌから背面側に放射された音響のうち低音域の音響成分をヘルムホルツ共鳴によって増強して放射するようになっている。

このように、本実施の形態のエンクロージャユニット２０においては、下部左ウーファＤＤ２５Ｌから正面側に発せられる音波と、下部左ウーファＤＤ２５Ｌから背面側に発せられバスレフポート２２を介して外部に発せられる音波とが同位相となるため、低音が増強された臨場感あふれる音を発することができる。

ここで、下部左ウーファＤＤ２５Ｌから発せられる音波は、空気振動による疎密波である。このため、本実施の形態のエンクロージャユニット２０においては、下部左ウーファＤＤ２５Ｌから発せられる音波によってエンクロージャ２１の内部の圧力が変動する。

本実施の形態のエンクロージャユニット２０では、前述したエンクロージャ内部の圧力変動を利用してバスレフポート２２の出口２２ａから外部に風を送り出すことができる。バスレフポート２２の出口２２ａから送り出される風は、メダル受け部ＤＤ１５内に向けて開口している開口２２Ａから遊技機１の前方に送り出される。これにより、遊技者は、下部左ウーファＤＤ２５Ｌから発せられる音以外に風による演出を体感することができる。

［遊技機１の電気的構成］
以下、遊技機１の電気的構成について、図１３～図２９を参照して説明する。

図１３に示すように、遊技機１は、リールユニットＲＵに配設された主制御基板７１と、キャビネットＧに配設された副制御基板７２とを有している。主制御基板７１は、遊技機１の遊技動作を制御する。副制御基板７２は、演出を制御する。

主制御基板７１には、左リール中継端子板５１Ｌと、中リール中継端子板５１Ｃと、右リール中継端子板５１Ｒと、設定用鍵型スイッチ５２と、キャビネット中継基板５３とがハーネスなどによって電気的に接続されている。

左リール中継端子板５１Ｌと、中リール中継端子板５１Ｃと、右リール中継端子板５１Ｒとは、リールＲＬ、ＲＣ、ＲＲのリール本体の内側にそれぞれ配設されている。左リール中継端子板５１Ｌと、中リール中継端子板５１Ｃと、右リール中継端子板５１Ｒとは、２相励磁方式のステッピングモータをそれぞれ有する。

各ステッピングモータは、所定の開始条件の成立、すなわちスタートレバーＤＤ６が遊技者により操作されたこと（開始操作）に基づき、各リールＲＬ、ＲＣ、ＲＲを回転させることにより図柄を変動させる。設定用鍵型スイッチ５２は、遊技機１の設定値の変更、及び、遊技機１の設定値の確認などを行うための操作を検出する。

キャビネット中継基板５３には、外部集中端子板５６と、ホッパ装置ＨＰと、補助庫スイッチ５７とがハーネスなどによって電気的に接続されている。このキャビネット中継基板５３は、主制御基板７１と、外部集中端子板５６、ホッパ装置ＨＰ及び補助庫スイッチ５７との間で入出力される信号を中継する。つまり、外部集中端子板５６、ホッパ装置ＨＰ及び補助庫スイッチ５７は、キャビネット中継基板５３を介して主制御基板７１に接続されている。

外部集中端子板５６は、キャビネットＧに取付けられており、メダル投入信号、メダル払出信号、外部信号１～４及びセキュリティ信号等の信号を遊技機１の外部へ出力するために設けられている。

補助庫スイッチ５７は、図示しないメダル補助収納庫を貫通している。この補助庫スイッチ５７は、メダル補助収納庫がメダルで満杯になっているか否かを検出する。

ドア中継基板５４には、メダル投入口ＤＤ５に繋がって下ドア機構ＤＤの裏側に配置されたセレクタ４６、ドア開閉監視スイッチ６１、ＢＥＴスイッチ６２、精算スイッチ６３、スタートスイッチ６４、ストップスイッチ基板６５、遊技動作表示基板６６、リセットスイッチ６７及び主中継基板５５がハーネスなどによって電気的に接続されている。

つまり、セレクタ４６、ドア開閉監視スイッチ６１、ＢＥＴスイッチ６２、精算スイッチ６３、スタートスイッチ６４、ストップスイッチ基板６５、遊技動作表示基板６６及びリセットスイッチ６７は、ドア中継基板５４及び主中継基板５５を介して主制御基板７１に接続されている。

セレクタ４６は、メダルが内部を通過したことを検出して、その検出結果を主制御基板７１に出力する。また、セレクタ４６は、主制御基板７１の制御により、メダル投入口ＤＤ５に投入されたメダルをメダル払出口ＤＤ１４に排出する。ドア開閉監視スイッチ６１は、上ドア機構ＵＤ及び下ドア機構ＤＤの開閉を報知するためのセキュリティ信号を遊技機１の外部へ出力する。

ＢＥＴスイッチ６２は、ＭＡＸベットボタンＤＤ８及び１ベットボタンが遊技者により押されたことを検出して、その検出結果を主制御基板７１に出力する。

精算スイッチ６３は、精算ボタンが遊技者により押されたことを検出して、その検出結果を主制御基板７１に出力する。スタートスイッチ６４は、スタートレバーＤＤ６が遊技者により操作されたこと（開始操作）を検出して、その検出結果を主制御基板７１に出力する。

ストップスイッチ基板６５は、回転しているリールを停止させるための回路と、停止可能なリールをＬＥＤ等により表示するための回路を構成する基板である。このストップスイッチ基板６５には、３つのリールＲＬ、ＲＣ、ＲＲに対応するストップスイッチ（不図示）が設けられている。

ストップスイッチは、リールＲＬ、ＲＣ、ＲＲの回転を停止させるための停止操作、すなわち各ストップボタンＤＤ７Ｌ、ＤＤ７Ｃ、ＤＤ７Ｒが遊技者により押されたことを検出する。

遊技動作表示基板６６は、ベットされたメダルの枚数、入賞成立時のメダルの払出枚数、クレジットされている残メダル枚数、再遊技の作動状態、遊技待ち状態など遊技に関する情報をＬＥＤ（不図示）などに表示する。リセットスイッチ６７は、遊技機１の設定の変更、及び、遊技機１の設定の確認などを行うためのリセットボタン（不図示）の操作を検出する。

主中継基板５５は、主制御基板７１とドア中継基板５４との間で信号を中継する。主中継基板５５は、シリアルバスによって主制御基板７１に接続されている。本実施の形態において、主中継基板５５は、主制御基板７１をマスターとしたＩ２Ｃ（Inter-Integrated Circuit）バスによって主制御基板７１に接続されている。また、図１４を参照して後に説明するが、主制御基板７１と主中継基板５５との間には、双方向（２本）の光ファイバが介在している。

副中継基板６９は、副制御基板７２とＢｔｏＢ（Board to Board）で接続され、副制御基板７２と主制御基板７１とを接続する配線を中継する。また、副中継基板６９は、副制御基板７２と副制御基板７２の周辺に配設された複数の基板及び入出力装置とを接続する配線を中継する。

具体的には、副中継基板６９には、アンプ基板８１と、ＬＥＤ基板８２と、パネル中継基板８３と、２４ｈドア開閉監視ユニット７４と、操作スイッチ２７１と、上部右スピーカＵＤ２５Ｒと、上部左スピーカＵＤ２５Ｌと、下部右スピーカＤＤ２５Ｒと、タッチパネル８４と、がハーネスなどによって電気的に接続されている。

副制御基板７２は、副中継基板６９を介して、主制御基板７１から副制御基板７２に向けた一方向の調歩同期（「非同期」ともいう）方式のシリアル通信で接続されている。また、図１４を参照して後に説明するが、主制御基板７１と副中継基板６９との間には、一方向（１本）の光ファイバが介在している。

アンプ基板８１は、エンクロージャユニット２０に設けられた下部左ウーファＤＤ２５Ｌに音声を表す電気信号を出力する。ＬＥＤ基板８２は、副制御基板７２の制御により実行される演出に応じて、ＬＥＤ群７５に含まれるＬＥＤを発光させて、点滅パターンを表示する。ＬＥＤ基板８２には、腰部パネルＬＥＤ基板などが含まれる。

ＬＥＤ群７５は、リールＲＬ、ＲＣ、ＲＲのそれぞれに描かれた図柄列を照射するために配置され複数のフルカラーＬＥＤで構成されたリールバックランプ（図示せず）等を含む。

２４ｈドア開閉監視ユニット７４は、下ドア機構ＤＤのフレームに下ドア機構ＤＤの開閉を検出するためのセンサ（図示せず）が取付けられ、センサの状態に基づいて（例えば、センサがオン状態であれば閉、オフ状態であれば開）、下ドア機構ＤＤの開閉の履歴を保存する。

また、２４ｈドア開閉監視ユニット７４は、下ドア機構ＤＤが開放されたときに、メイン表示装置Ｂ２及びサブ表示装置ＤＤ１９にエラー表示を行うために下ドア機構ＤＤが開放された旨の信号を副制御基板７２に出力する。

なお、遊技機１のドア開閉構造上、必ず下ドア機構ＤＤを開放しないと、上ドア機構ＵＤを開放できないように、下ドア機構ＤＤが閉鎖された状態で上ドア機構ＵＤをロックしているため、ドアの開閉を検出するセンサを取付けていない。

パネル中継基板８３は、副制御基板７２による制御に応じて可動役物８５を駆動するように構成されている。操作スイッチ２７１は、演出に関する設定などを行うための操作部１５０（図３参照）の各ボタン（ＬＥＦＴボタン１５２、ＲＩＧＨＴボタン１５３、ＵＰボタン１５４、ＤＯＷＮボタン１５５、ＥＮＴＥＲボタン１５６）と、ＰＵＳＨボタン１５７（図２５参照）との操作を検出する。

また、図示を省略するが、パネル中継基板８３には、副制御基板７２がプロジェクタＢ２を制御するための双方向の調歩同期方式のシリアル回線が接続され、このシリアル回線は、プロジェクタＢ２に接続されている。

副制御基板７２には、副中継基板６９に加えて、サブＲＯＭ基板７６と、グラフィック基板７３とが接続されている。サブＲＯＭ基板７６は、副制御基板７２で実行される制御プログラムと、演出用の画像（画像）、音声、光（ＬＥＤ群７５）及び通信のデータを格納する。

画像中継基板７７は、メイン表示装置としてのプロジェクタ装置Ｂ２及びサブ表示装置ＤＤ１９に副制御基板７２からそれぞれ送信される画像信号を各表示装置の信号規格に合わせて変換して中継する。

画像中継基板７７からプロジェクタ装置Ｂ２には、ＬＶＤＳ（Low voltage differential signaling）に準拠した差動伝送によって画像信号が送信される。さらに、画像中継基板７７とプロジェクタ装置Ｂ２との間には、一方向（１本）の光ファイバが介在している。

すなわち、画像中継基板７７は、画像を表す差動信号を光信号に変換してプロジェクタ装置Ｂ２に送信し、プロジェクタ装置Ｂ２は、受信した光信号を差動信号に変換して、変換した差動信号が表す画像を投影する。

なお、本実施の形態においては、メイン表示装置としてプロジェクタ装置Ｂ２を適用した例について説明するが、メイン表示装置として液晶表示装置又は有機ＥＬ表示装置などの他の表示装置を適用してもよい。

メイン表示装置として液晶表示装置又は有機ＥＬ表示装置などの他の表示装置を適用した場合には、画像中継基板７７は、メイン表示装置の規格に応じた方式で画像信号を送信するように構成される。また、画像中継基板７７とメイン表示装置との間には、必ずしも光ファイバを介在させる必要はない。

副中継基板６９と副制御基板７２、副制御基板７２とサブＲＯＭ基板７６、副制御基板７２とグラフィック基板７３、及び、グラフィック基板７３と画像中継基板７７は、それぞれ基板対基板用コネクタによって接続されている。副制御基板７２は、制御プログラムと、演出用の画像、音声、光及び通信のデータとを、シリアルＡＴＡ（Advanced Technology Attachment）に準拠してサブＲＯＭ基板７６から取得する。

遊技機１は、電源ユニット４４を有する。電源ユニット４４は、電源スイッチ４４ａがＯＮされると供給される商用電源（ＡＣ１００Ｖ）から１２Ｖの直流電圧と、２４Ｖの直流電圧とを生成する安定化電源回路により構成されている。

１２Ｖの直流電圧は、キャビネット中継基板５３と、副中継基板６９とに供給される。２４Ｖの直流電圧は、アンプ基板８１に供給される。他の基板には、キャビネット中継基板５３又は副中継基板６９に供給された１２Ｖの直流電圧が供給される。このため、図１３において、他の基板の電源供給ラインについては、図示が省略されている。

［主制御側の基板］
以下、主制御側の基板について、図１４～図２０を参照して詳細に説明する。

図１４に示すように、主制御基板７１は、光通信受信用コネクタ９１と、光通信送信用コネクタ９２と、ポート入出力ＩＣ９３と、マイクロプロセッサ９４と、通信ＩＣ９５と、光通信送信用コネクタ９６と、電源管理回路９７と、バッファＩＣ９８とを有する。

光通信受信用コネクタ９１は、主中継基板５５から光ファイバを介して送出された光信号を電気信号に変換する。光通信受信用コネクタ９１は、変換した電気信号をポート入出力ＩＣ９３にＩ２Ｃバスを介して送信する。

光通信受信用コネクタ９１は、図１５に示すように、光デバイスよりなり、光ファイバが接続可能なポートと、駆動電圧が供給される電源端子ＶＣＣと、グランド端子ＧＮＤと、出力端子ＶＯと、プルアップ端子ＲＬと、フォトダイオードＰＤと、トランスインピーダンスアンプＴＩＡと、ショットキークランプトランジスタＴｒと、プルアップ抵抗Ｒとを有する。

光通信受信用コネクタ９１において、光ファイバから光が入力されると、入力された光によってフォトダイオードＰＤから電流が流れる。フォトダイオードＰＤから流れた電流は、トランスインピーダンスアンプＴＩＡによって電圧に変換される。変換された電圧は、ショットキークランプトランジスタＴｒによって増幅される。電圧が増幅された電気信号は、出力端子ＶＯから出力される。出力端子ＶＯは、プルアップ端子ＲＬに接続されることによりプルアップされる。

図１４において、光通信送信用コネクタ９２は、ポート入出力ＩＣ９３からＩ２Ｃバスを介して送信された電気信号を光信号に変換する。光通信送信用コネクタ９２は、変換した光信号を主中継基板５５に光ファイバを介して送信する。

光通信送信用コネクタ９２は、光ファイバが接続可能なポートと、フォトダイオードとを有する。光通信送信用コネクタ９２において、フォトダイオードに電流が流れることによりフォトダイオードから発光された光が光ファイバに入射される。

ポート入出力ＩＣ９３は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）などによって構成され、入出力端子ＩＯ０～ＩＯ１５と、シリアル出力端子ＯＰＴ０１と、シリアル入力端子ＯＰＴ１１と、アドレスバス及びデータバスを含むバスが接続されたバスＩ／Ｆと、リセット端子ＲＥＳＥＴとを有する。

ポート入出力ＩＣ９３は、入出力端子ＩＯ０～ＩＯ１５を介した制御信号の入出力と、シリアル出力端子ＯＰＴ０１及びシリアル入力端子ＯＰＴ１１を介した通信と、バスＩ／Ｆを介した通信とを実行するための各ドライバ回路を有する。

各入出力端子ＩＯ０～ＩＯ１５は、キャビネット中継基板５３に接続されている。各入出力端子ＩＯ０～ＩＯ１５は、接続先のデバイスに応じた入出力モード（すなわちＩＮ又はＯＵＴ）が設定されている。

例えば、補助庫スイッチ５７からキャビネット中継基板５３を介して入力される信号に対する入出力端子には、入出力モードとしてＩＮが設定されている。また、外部集中端子板５６へキャビネット中継基板５３を介して出力される信号に対する入出力端子には、入出力モードとしてＯＵＴが設定されている。

シリアル入力端子ＯＰＴ１１には、光通信受信用コネクタ９１からＩ２Ｃバスを介して送信された電気信号、すなわち、シリアルデータが入力される。シリアル出力端子ＯＰＴ０１からは、光通信送信用コネクタ９２にＩ２Ｃバスを介して送信する電気信号、すなわち、シリアルデータが出力される。

バスＩ／Ｆは、バスによりマイクロプロセッサ９４とバッファＩＣ９８とに接続されている。リセット端子ＲＥＳＥＴは、マイクロプロセッサ９４に接続されている。ポート入出力ＩＣ９３は、リセット端子ＲＥＳＥＴにリセット信号が入力されると、シリアル出力端子ＯＰＴ０１及びシリアル入力端子ＯＰＴ１１のシリアル通信ドライバ回路の初期化、及び、各入出力端子ＩＯ０～ＩＯ１５の入出力モードの再設定などの初期化処理を実行する。

ポート入出力ＩＣ９３は、シリアル入力端子ＯＰＴ１１により受信したデータと、入出力端子ＩＯ０～ＩＯ１５のうち入出力モードがＩＮに設定された端子から入力された各種信号を表すデータをバスＩ／Ｆを介してマイクロプロセッサ９４に出力し、マイクロプロセッサ９４から出力されたデータをバスＩ／Ｆを介して、シリアル出力端子ＯＰＴ０１から送信するとともに、入出力端子ＩＯ０～ＩＯ１５のうち入出力モードがＯＵＴに設定された端子から各種信号を出力する。

マイクロプロセッサ９４は、メインＣＰＵ、メインＲＯＭ及びメインＲＡＭ（不図示）を有する。メインＲＯＭ（第２記憶手段）には、メインＣＰＵにより実行される制御プログラム、データテーブル、副制御基板７２に対して各種制御指令（コマンド）を送信するためのデータ等が記憶される。メインＲＡＭ（第１記憶手段）は、ＳＲＡＭ（Static RAM）により構成され、制御プログラムが用いる各種データを格納する格納領域が設けられている。

マイクロプロセッサ９４は、バスが接続された外部バスＩ／Ｆと、副制御基板７２にコマンドを送信するための出力端子ＴＸ１と、ポート入出力ＩＣ９３にリセット信号を出力するためのリセット信号出力端子ＸＲＳＴ０と、リセット信号が入力されるリセット端子ＸＳＲＳＴと、割込信号が入力される割込端子ＸＩＮＴとを有する。

マイクロプロセッサ９４には、各種センサ類及び各種スイッチ類の検出データが外部バスＩ／Ｆから入力される。マイクロプロセッサ９４は、入力された検出データに基づいて、遊技を進行させるための制御信号、遊技の状態を表す状態信号及びコマンドを生成する。

マイクロプロセッサ９４は、制御信号及び状態信号を外部バスＩ／Ｆから出力することで、各種制御対象類を制御する。また、マイクロプロセッサ９４は、コマンドを表す信号を調歩同期式のシリアル通信で出力端子ＴＸ１から出力する。

リセット端子ＸＳＲＳＴは、主制御基板７１の駆動電圧を監視する電源管理回路９７に接続されている。マイクロプロセッサ９４は、リセット端子ＸＳＲＳＴにリセット信号が入力された場合には、電断復帰処理を実行し、リセット信号出力端子ＸＲＳＴ０からリセット信号を出力する。

電断復帰処理では、マイクロプロセッサ９４は、例えば、メインＣＰＵの初期化、チェックサムなどによるメインＲＡＭの整合性のチェック処理などが行われる。

割込端子ＸＩＮＴは、電源管理回路９７に接続されている。マイクロプロセッサ９４は、割込端子ＸＩＮＴに割込信号が入力された場合には、電断復帰処理を実行するための準備処理を実行する。具体的には、マイクロプロセッサ９４は、メインＲＡＭの整合性のチェック処理で使用するチェックサムを作成してメインＲＡＭに格納する。

通信ＩＣ９５は、マイクロプロセッサ９４の出力端子ＴＸ１から出力された信号が表すコマンドに対して暗号化、及び、冗長符号化などのセキュリティ処理を実行し、セキュリティ処理が施されたコマンドを表す信号を調歩同期式のシリアル通信で光通信送信用コネクタ９６に出力する。

光通信送信用コネクタ９６は、通信ＩＣ９５から出力された信号を光信号に変換して副中継基板６９に光ファイバを介して送信する。光通信送信用コネクタ９６は、光通信送信用コネクタ９２と同一に構成されている。

バッファＩＣ９８は、バスを介してマイクロプロセッサ９４と接続され、ハーネスを介して左リール中継端子板５１Ｌ、中リール中継端子板５１Ｃ及び右リール中継端子板５１Ｒと接続されている。バッファＩＣ９８は、マイクロプロセッサ９４と左リール中継端子板５１Ｌ、中リール中継端子板５１Ｃ及び右リール中継端子板５１Ｒとの間で入出力される制御信号をバッファリングする。

主中継基板５５は、光通信受信用コネクタ１０１と、光通信送信用コネクタ１０２と、ポート入出力ＩＣ１０３と、電源管理回路１０７とを有する。

光通信受信用コネクタ１０１は、主制御基板７１から光ファイバを介して受信した光信号を電気信号に変換する。光通信受信用コネクタ１０１は、変換した電気信号をポート入出力ＩＣ１０３にＩ２Ｃバスを介して送信する。光通信受信用コネクタ１０１は、光通信受信用コネクタ９１と同一に構成されている。

光通信送信用コネクタ１０２は、ポート入出力ＩＣ１０３からＩ２Ｃバスを介して受信した電気信号を光信号に変換する。光通信送信用コネクタ１０２は、変換した光信号を主制御基板７１に光ファイバを介して送信する。光通信送信用コネクタ１０２は、光通信送信用コネクタ９２と同一に構成されている。

副中継基板６９は、光通信受信用コネクタ９１と同一に構成された光通信受信用コネクタ１３１（図２１参照）を有し、この光通信受信用コネクタによって光通信送信用コネクタ１０２から送信された光信号を受信する。

ポート入出力ＩＣ１０３は、例えば、ＡＳＩＣなどによって構成され、入出力端子ＩＯ０～ＩＯ１５と、シリアル出力端子ＯＰＴ０１と、シリアル入力端子ＯＰＴ１１と、リセット端子ＲＥＳＥＴとを有する。

ポート入出力ＩＣ１０３は、入出力端子ＩＯ０～ＩＯ１５を介した制御信号の入出力と、シリアル出力端子ＯＰＴ０１及びシリアル入力端子ＯＰＴ１１を介した通信とを実行するための各ドライバ回路を有する。

各入出力端子ＩＯ０～ＩＯ１５は、ドア中継基板５４に接続されている。各入出力端子ＩＯ０～ＩＯ１５は、接続先のデバイスに応じた入出力モード（すなわちＩＮ又はＯＵＴ）が設定されている。

例えば、ドア中継基板５４を介して７セグ表示器に出力する信号に対する入出力端子には、入出力モードとしてＯＵＴが設定されている。また、スタートスイッチ６４からドア中継基板５４を介して入力される信号に対する入出力端子には、入出力モードとしてＩＮが設定されている。

シリアル入力端子ＯＰＴ１１には、光通信受信用コネクタ１０１から調歩同期方式のシリアル通信で送信された電気信号、すなわち、シリアルデータが入力される。シリアル出力端子ＯＰＴ０１からは、光通信送信用コネクタ１０１に調歩同期方式のシリアル通信で送信する電気信号、すなわち、シリアルデータが送信される。

リセット端子ＲＥＳＥＴは、主中継基板５５の駆動電圧を監視する電源管理回路１０７に接続されている。ポート入出力ＩＣ１０３は、リセット端子ＲＥＳＥＴにリセット信号が入力されると、シリアル出力端子ＯＰＴ０１及びシリアル入力端子ＯＰＴ１１のシリアル通信ドライバ回路の初期化、及び、各入出力端子ＩＯ０～ＩＯ１５の入出力モードの再設定などの初期化処理を実行する。

ポート入出力ＩＣ１０３は、入出力端子ＩＯ０～ＩＯ１５のうち入出力モードがＩＮに設定された端子に入力された各種信号が表すデータに基づいて、シリアル出力端子ＯＰＴ０１によりシリアル通信でデータを送信し、シリアル入力端子ＯＰＴ１１からシリアル通信で受信したデータに基づいて、入出力端子ＩＯ０～ＩＯ１５のうち入出力モードがＯＵＴに設定された端子から各種信号を出力する。

＜主制御基板＞
図１６に示すように、主制御基板７１は、図１４に示したマイクロプロセッサ９４及び電源管理回路９７に加えて、クロックパルス発生回路１１０と、電源回路１１１とを有している。

クロックパルス発生回路１１０は、水晶発振器と分周器とにより構成され、マイクロプロセッサ９４、及び、ポート入出力ＩＣ９３などのクロックを必要とする回路にクロックを供給する。

なお、図示を省略するが、主中継基板５５にもクロックパルス発生回路１１０と同様なクロックパルス発生回路が別途に設けられ、ポート入出力ＩＣ１０３にクロックを供給している。

同様に、クロックを必要とする回路を有する他の基板にもクロックパルス発生回路１１０と同様なクロックパルス発生回路が別途に設けられている。各クロックパルス発生回路は、ノイズの発生源となるので、基板を跨いでクロックを供給しない。

電源回路１１１は、電源ユニット４４から供給された１２Ｖの直流電圧を５Ｖの直流電圧に変圧し、マイクロプロセッサ９４を動作させるための駆動電圧が供給される電源端子ＶＣＣなど、主制御基板７１の各部の電源端子に５Ｖの直流電圧を電源電圧として供給する。

マイクロプロセッサ９４は、内蔵するメインＲＡＭに格納されたデータを維持するための電圧を供給するための電圧供給端子ＶＢＢを有している。電圧供給端子ＶＢＢには、電源回路１１１から供給された電源電圧が整流作用素子Ｄ１を介して接続されている。

整流作用素子Ｄ１は、金属と半導体とが接合することによって生じるショットキー障壁を有する。本実施の形態においては、整流作用素子Ｄ１は、ダイオードによって構成されている。

また、電圧供給端子ＶＢＢには、電源回路１１１から電圧が供給されない状態であっても電圧供給端子ＶＢＢに電圧を供給する電源供給部として電解コンデンサＢ１がハーネス（不図示）を介して接続されている。本実施の形態における、電解コンデンサＢ１の静電容量は、０．２２μＦとする。

なお、図１６は、電解コンデンサＢ１がキャビネット中継基板５３に設けられている例を示しているが、電解コンデンサＢ１は、主制御基板７１、主中継基板５５又は電源ユニット４４に設けてもよい。

整流作用素子Ｄ１は、電源回路１１１から電圧が供給されている場合は、電源回路１１１から供給されている電圧を電圧供給端子ＶＢＢ及び電解コンデンサＢ１に供給し、電解コンデンサＢ１は供給された電圧を蓄電する。

整流作用素子Ｄ１は、電源回路１１１から電圧が供給されていない場合は、電解コンデンサＢ１から電圧供給端子ＶＢＢに電圧を供給させ、電解コンデンサＢ１から主制御基板７１に設けられた各種の電子部品（すなわち、主制御基板７１に設けられた電源ラインＶＣＣ）に電圧が供給されることをショットキー障壁により規制する。

このように、電断中であっても電圧供給端子ＶＢＢに電圧が供給されることによって、電圧供給端子ＶＢＢがノイズやサージ電圧の影響を受ける可能性がある。このため、以下に説明するように、遊技機１は、フィルタ素子Ｃ１、Ｚ１によって、ノイズ及びサージ電圧からメインＲＡＭを保護、及び、誤動作の発生を抑止する。なお、サージ電圧とは、電気回路などに瞬間的に定常状態を超えて発生する「大波電圧」のことであり、以下、「過電圧」、「異常電圧」などともいう。

電圧供給端子ＶＢＢとグランドとの間には、フィルタ素子Ｃ１、Ｚ１が並列に設けられている。フィルタ素子Ｃ１は、電荷を蓄積及び放出する受動素子により構成されている。本実施の形態においては、フィルタ素子Ｃ１は、静電容量が０．１μＦのコンデンサによって構成されている。

フィルタ素子Ｚ１は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。本実施の形態においては、フィルタ素子Ｚ１は、図１７に電流－電圧特性を示す公称バリスタ電圧が１８Ｖ０．１ｍＡのバリスタによって構成されている。なお、本実施の形態では、フィルタ素子Ｃ１、Ｚ１及び整流作用素子Ｄ１により電解コンデンサＢ１が供給する電源電圧の供給先を規制する電源規制手段を構成する。

電源管理回路９７は、電源管理ＩＣ１１２と、分圧回路１１３とを有する。電源管理ＩＣ１１２は、電源管理ＩＣ１１２を動作させるための電源端子ＶＣＣと、グランド端子ＧＮＤと、電圧監視端子ＶＳＢ、ＶＳＣと、リセット信号を出力するためのリセット信号出力端子ＲＥＳＥＴと、割込信号を出力するための割込信号出力端子ＯＵＴとを有する。

電源管理ＩＣ１１２の電源端子ＶＣＣには、電源電圧として５Ｖの直流電圧が供給される。グランド端子ＧＮＤは、グランドに接続されている。電圧監視端子ＶＳＢには、電源回路１１１によって変圧された５Ｖの直流電圧が供給される。電圧監視端子ＶＳＣには、電源回路１１１によって変圧される前の１２Ｖの直流電圧が１２Ｖの直流電圧とグランドライン間に直列に接続された２つの抵抗器からなる分圧回路１１３によって１．６Ｖの直流電圧に分圧されて供給される。

電源管理回路９７は、電圧入力端子ＶＳＢの電圧が第１の基準電圧（４Ｖ以上４．５Ｖ以下の設定値）以上となった場合には、電源管理ＩＣ１１２のリセット信号出力端子ＲＥＳＥＴからマイクロプロセッサ９４のリセット端子ＸＳＲＳＴにリセット信号を出力する。したがって、電源管理回路９７は、電圧が第１の基準電圧以上となった場合に、マイクロプロセッサ９４にリセット信号を出力するリセット出力手段を構成する。

なお、電源管理回路９７は、電圧入力端子ＶＳＢの電圧が第１の基準電圧以上となった場合には、一定時間経過後に、電源管理ＩＣ１１２のリセット信号出力端子ＲＥＳＥＴからマイクロプロセッサ９４のリセット端子ＸＳＲＳＴにリセット信号を出力するようにしてもよい。

このように構成することにより、電源管理回路９７は、主制御基板７１の各部に電源電圧が供給され、主制御基板７１の各部の状態が安定してから、マイクロプロセッサ９４に電断復帰処理を実行させることができる。

また、電源管理回路９７は、電源回路１１１によって変圧される１２Ｖの直流電圧が第２の基準電圧（９．２５Ｖ程度の設定値、分圧回路１１３により分圧された直流電圧が１．２３Ｖ程度）以下となった場合には、電源管理ＩＣ１１２の割込信号出力端子ＯＵＴを介してマイクロプロセッサ９４の割込端子ＸＩＮＴに割込信号を出力する。したがって、電源管理回路９７は、１２Ｖの直流電圧が第２の基準電圧以下となった場合に、マイクロプロセッサ９４に割込信号を出力する割込信号出力手段を構成する。

電源管理ＩＣ１１２の電源端子ＶＣＣとグランド端子ＧＮＤとの間には、フィルタ素子Ｃ２、Ｚ２が並列に設けられている。フィルタ素子Ｃ２は、電荷を蓄積及び放出する受動素子により構成されている。本実施の形態においては、フィルタ素子Ｃ２は、静電容量が０．１μＦのコンデンサによって構成されている。

フィルタ素子Ｚ２は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。本実施の形態においては、フィルタ素子Ｚ２は、図１７に電流－電圧特性を示した公称バリスタ電圧が４７Ｖ０．１ｍＡのバリスタによって構成されている。

このように、フィルタ素子Ｚ２は、異常電圧をグランドラインに誘導することにより異常電圧が発生した場合に電源端子ＶＣＣに流れることを防ぎ、電源管理ＩＣ１１２が誤動作しリセット信号出力端子ＲＥＳＥＴからリセット信号が出力されることによりマイクロプロセッサ９４が誤動作することを防止する。

なお、図示を省略しているが、電源管理回路９７と同様な電源管理回路は、主中継基板５５など他の基板にも実装されている。したがって、他の基板に実装されている電源管理回路にフィルタ素子Ｃ２、Ｚ２を同様に設けてもよい。ただし、フィルタ素子Ｃ２、Ｚ２の静電容量や公称バリスタ電圧については、基板ごとに適応的に決定される。

また、図示を省略しているが、マイクロプロセッサ９４と同様なプロセッサも副制御基板７２など他の基板にも実装されている。したがって、他の基板に実装されているマイクロプロセッサにフィルタ素子Ｃ１、Ｚ１及び整流作用素子Ｄ１を同様に設けてもよい。ただし、フィルタ素子Ｃ１、Ｚ１の静電容量や公称バリスタ電圧については、基板ごとに適応的に決定される。

＜主中継基板＞
図１８に示すように、光通信受信用コネクタ１０１の出力端子ＶＯとポート入出力ＩＣ１０３のシリアル入力端子ＯＰＴ１１との間のデータラインには、ローパスフィルタ１２０が設けられている。本実施の形態において、ローパスフィルタ１２０は、データラインを囲むように設けられたフェライトビーズＬ１（第６フィルタ素子）と、データラインとグランドとに接続されたコンデンサＣ１１とによって構成される。フェライトビーズＬ１は、図１９に示す周波数－インピーダンス特性を有し、グラフの通り高周波数帯のノイズを抑制する。

なお、光通信受信用コネクタ１０１の出力端子ＶＯとポート入出力ＩＣ１０３のシリアル入力端子ＯＰＴ１１との間のデータラインは、低中周波数帯（５ＭＨｚ以下）に属する伝送速度でデータが伝達されている。しがって、ローパスフィルタ１２０はデータラインのデータに発生した高周波数帯のノイズを抑止することが可能となる。

光通信受信用コネクタ１０１の電源端子ＶＣＣには、電源電圧を供給するための電源ラインが接続されている。電源ラインには、フィルタ素子Ｌ２（第１フィルタ素子）、Ｌ３（第２フィルタ素子）が設けられている。各フィルタ素子Ｌ２、Ｌ３は、２つのフェライトとコンデンサが結合されることで構成されている。

本実施の形態においては、フィルタ素子Ｌ２は、静電容量が１０００ｐＦの貫通型Ｔ型３端子フィルタによって構成されている。フィルタ素子Ｌ３は、静電容量が１００ｐＦの貫通型Ｔ型３端子フィルタによって構成されている。

電源ラインにおけるフィルタ素子Ｌ２、Ｌ３の電源側とグランド（グランドライン）との間には、フィルタ素子Ｃ１２（第３フィルタ素子）、Ｃ１３（第４フィルタ素子）、Ｚ１１（第５フィルタ素子）が並列に設けられている。各フィルタ素子Ｃ１２、Ｃ１３は、電荷を蓄積及び放出する受動素子により構成されている。

本実施の形態においては、フィルタ素子Ｃ１２は、静電容量が０．０１μＦのコンデンサによって構成され、フィルタ素子Ｃ１３は、静電容量が２２ｐＦのコンデンサによって構成されている。

フィルタ素子Ｚ１１は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。本実施の形態においては、フィルタ素子Ｚ１１は、公称バリスタ電圧が４７Ｖ０．１ｍＡのバリスタによって構成されている。

光通信受信用コネクタ１０１の電源ラインに設けられた各フィルタ素子の接続状態について詳細に説明する。各フィルタ素子Ｌ２、Ｌ３は、第１端子、第２端子及び第３端子を有する。各フィルタ素子Ｃ１２、Ｃ１３、Ｚ１１は、第１端子及び第２端子を有する。

光通信受信用コネクタ１０１の電源端子ＶＣＣは、フィルタ素子Ｌ２の第１端子に接続されている。フィルタ素子Ｌ２の第２端子は、フィルタ素子Ｌ３の第１端子に接続されている。

フィルタ素子Ｌ３の第２端子と、フィルタ素子Ｃ１２の第１端子と、フィルタ素子Ｃ１３の第１端子と、フィルタ素子Ｚ１１の第１端子とは、電源ラインに接続されている。フィルタ素子Ｌ２の第３端子と、フィルタ素子Ｌ３の第３端子と、フィルタ素子Ｃ１２の第２端子と、フィルタ素子Ｃ１３の第２端子と、フィルタ素子Ｚ１１の第２端子とは、グランドラインに接続されている。

フィルタ素子Ｌ２、Ｌ３は、図２０に示す挿入損失周波数特性を有する。図２０に示すように、フィルタ素子Ｌ２は、１００ＭＨｚを中心とした帯域を遮断し、フィルタ素子Ｌ３は、３００ＭＨｚを中心とした帯域を遮断する。すなわち、フィルタ素子Ｌ２とフィルタ素子Ｌ３とは、フィルタ素子Ｃ１２が遮断する相対的に低い周波数帯と、フィルタ素子Ｃ１３が遮断する相対的に高い周波数帯との間の周波数帯で発生するノイズを遮断する。

また、各フィルタ素子Ｌ２、Ｌ３は、２つのフェライトが共振抑制部品として機能するため、フィルタ素子Ｃ１２、Ｃ１３との間の反共振を抑制する。したがって、フィルタ素子Ｌ２、Ｌ３及びフィルタ素子Ｃ１２、Ｃ１３によって、広い周波数帯にわたって、光通信受信用コネクタ１０１の電源のノイズ成分が除去される。

電源ラインにおけるフィルタ素子Ｌ２、Ｌ３の電源側とグランド（グランドライン）との間には、電解コンデンサＣＰ１がフィルタ素子Ｃ１２、Ｃ１３、Ｚ１１と並列に設けられている。

電解コンデンサＣＰ１は、電断時に電断検知信号を光通信受信用コネクタ１０１に送信させるために、電源ラインから電源電圧レベルを安定して光通信受信用コネクタ１０１の電源端子ＶＣＣに電源電圧を供給する安定化電源部として機能するとともに、低中域（例えば、１０Ｈｚ～３００ｋＨｚ）のノイズを除去する。本実施の形態における電解コンデンサＣＰ１の静電容量は、４７μＦである。

なお、光通信受信用コネクタ１０１と同様に、主制御基板７１の光通信受信用コネクタ９１に、ローパスフィルタ１２０、フィルタ素子Ｌ２、Ｌ３及びフィルタ素子Ｃ１２、Ｃ１３、Ｚ１１を設けてもよい。ただし、フィルタ素子Ｌ２、Ｌ３、Ｃ１２、Ｃ１３、Ｚ１１の静電容量や公称バリスタ電圧については、基板ごとに適応的に決定される。

［副制御側の基板］
以下、副制御側の基板について、図２１～図２９を参照して詳細に説明する。

＜副中継基板（光通信受信用コネクタ及びその周辺回路）＞
図２１に示すように、副中継基板６９は、光通信受信用コネクタ１３１（受光変換手段）と、通信ＩＣ１３３（入力信号出力手段）とを有する。光通信受信用コネクタ１３１は、主制御基板７１の光通信送信用コネクタ９６から光ファイバを介して送出された光信号を電気信号に変換する。

光通信受信用コネクタ１３１は、変換した電気信号を通信ＩＣ１３３に送信する。光通信受信用コネクタ１３１は、図１５に示した光通信受信用コネクタ９１と同一に構成されている。

通信ＩＣ１３３は、光通信受信用コネクタ１３１の出力端子ＶＯから出力された信号が表すコマンドの復号、及び、冗長符号によるエラー検出などのセキュリティ検証処理を実行し、セキュリティ検証処理が施されたコマンドを表す信号を調歩同期式のシリアル通信で副制御基板７２に出力する。

光通信受信用コネクタ１３１の出力端子ＶＯと通信ＩＣ１３３の入出力端子Ｉ／Ｏとの間には、シュミットトリガＳ１が設けられている。シュミットトリガＳ１は、入力端子に入力された信号の入力電位に対して２つのしきい値を有し、入力電位がＨｉｇｈ側のしきい値（例えば、２．７Ｖ）を超える変化、及び、入力電位がＬｏｗ側のしきい値（例えば、１．６Ｖ）を下回る変化に対応して出力状態にヒステリシスを持って変化させて出力端子から出力する。

このように、光通信受信用コネクタ１３１の出力端子ＶＯと通信ＩＣ１３３の入出力端子Ｉ／Ｏとの間に、シュミットトリガＳ１が設けられているため、光通信受信用コネクタ１３１の出力端子ＶＯから出力された信号がノイズの影響を受けて中心レベルを跨ぐ揺らぎが生じた場合に、シュミットトリガＳ１の出力端子からノイズの影響が抑制された信号が出力されるこよにより、通信ＩＣ１３３において受信エラーが検出されることが防止される。このように、シュミットトリガＳ１は、ノイズを除去するフィルタとして機能する。

光通信受信用コネクタ１３１の電源端子ＶＣＣには、電源電圧を供給するための電源ラインが接続されている。電源ラインとグランド（グランドライン）との間には、フィルタ素子Ｃ２１、Ｚ２１が並列に設けられている。フィルタ素子Ｃ２１（第３フィルタ素子）は、電荷を蓄積及び放出する受動素子により構成されている。本実施の形態においては、フィルタ素子Ｃ２１は、静電容量が０．０１μＦのコンデンサによって構成されている。

フィルタ素子Ｚ２１（第２フィルタ素子）は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。フィルタ素子Ｚ２１は、光通信受信用コネクタ１３１の電源端子ＶＣＣの近傍（例えば、１ｃｍ未満）に配置されることが望ましい。

本実施の形態においては、フィルタ素子Ｚ２１は、公称バリスタ電圧が４７Ｖ０．１ｍＡのバリスタによって構成され、フィルタ素子Ｚ２１と光通信受信用コネクタ１３１の電源端子ＶＣＣとの間の距離が短い程、異常電圧をグランドに誘導する誘導効果が高くなる。

また、電源ラインには、フィルタ素子ＦＬ１（第１フィルタ素子）が設けられている。フィルタ素子ＦＬ１は、貫通型Ｔ型３端子フィルタによって構成され、グランド端子に接続されたフェライトが貫通ラインを囲むように設けられている。本実施の形態におけるフィルタ素子ＦＬ１の静電容量は、１０００ｐＦである。

光通信受信用コネクタ１３１の電源ラインに設けられた各フィルタ素子の接続状態について詳細に説明する。フィルタ素子ＦＬ１は、第１端子、第２端子及び第３端子を有する。各フィルタ素子Ｃ２１、Ｚ２１は、第１端子及び第２端子を有する。

光通信受信用コネクタ１３１の電源端子ＶＣＣは、フィルタ素子ＦＬ１の第１端子に接続されている。フィルタ素子ＦＬ１の第２端子は、電源ラインに接続されている。フィルタ素子ＦＬ１の第３端子は、グランドラインに接続されている。

フィルタ素子Ｚ２１の第１端子と、フィルタ素子Ｃ２１の第１端子とは、光通信受信用コネクタ１３１の電源端子ＶＣＣと、フィルタ素子ＦＬ１の第１端子との間に接続されている。フィルタ素子Ｚ２１の第２端子と、フィルタ素子Ｃ２１の第２端子は、グランドラインに接続されている。

フィルタ素子ＦＬ１は、図２２に示す挿入損失周波数特性を有する。図２２に示すように、フィルタ素子ＦＬ１は、２０ＭＨｚを中心とした帯域を遮断する。すなわち、フィルタ素子ＦＬ１は、フィルタ素子Ｃ２１が遮断する相対的に高い周波数帯よりも低い周波数帯を遮断する。

また、フィルタ素子ＦＬ１は、フェライトが共振抑制部品として機能するため、フィルタ素子Ｃ２１との間の反共振を抑制する。したがって、フィルタ素子ＦＬ１及びフィルタ素子Ｃ２１によって、広い周波数帯にわたって、光通信受信用コネクタ１３１の電源のノイズ成分が除去される。
したがって、フィルタ素子Ｚ２１、フィルタ素子Ｃ２１及びフィルタ素子ＦＬ１を、光通信受信用コネクタ１３１の電源端子ＶＣＣと電源ラインに配置することで動作が安定する。

＜パネル中継基板＞
図２３に示すように、パネル中継基板８３は、可動役物８５を駆動するモータ１４２と、モータ１４２を駆動するドライバＩＣ１４１とを有する。モータ１４２は、２相励磁方式のステッピングモータによって構成され、Ａ相、Ｂ相及びＡ相、Ｂ相の各反転信号の駆動電流によって回転する。

ドライバＩＣ１４１は、副中継基板６９を介して副制御基板７２からＡ相、Ｂ相のタイミング信号がそれぞれ入力されるＡ相入力端子ＡＰＨＡＳＥ及びＢ相入力端子ＢＰＨＡＳＥと、Ａ相、Ｂ相及びＡ相、Ｂ相の各反転信号をそれぞれ出力するためのＡ相出力端子ＡＯＵＴ１、反Ａ相出力端子ＡＯＵＴ２、Ｂ相出力端子ＢＯＵＴ１、反Ｂ相出力端子ＢＯＵＴ２を有する。

Ｂ相入力端子ＢＰＨＡＳＥには、Ａ相入力端子ＡＰＨＡＳＥよりも位相が９０度ずれたタイミング信号が入力される。モータ１４２を正転方向に駆動させる場合には、Ｂ相入力端子ＢＰＨＡＳＥには、Ａ相入力端子ＡＰＨＡＳＥよりも位相が９０度遅れたタイミング信号が入力される。モータ１４２を逆転方向に駆動させる場合には、Ｂ相入力端子ＢＰＨＡＳＥには、Ａ相入力端子ＡＰＨＡＳＥよりも位相が９０度進んだタイミング信号が入力される。

ドライバＩＣ１４１は、Ａ相入力端子ＡＰＨＡＳＥ及びＢ相入力端子ＢＰＨＡＳＥにそれぞれ入力されたタイミング信号に基づいて、Ａ相出力端子ＡＯＵＴ１、反Ａ相出力端子ＡＯＵＴ２、Ｂ相出力端子ＢＯＵＴ１、反Ｂ相出力端子ＢＯＵＴ２からモータ１４２を駆動するための各相電流を出力する。

Ａ相出力端子ＡＯＵＴ１、反Ａ相出力端子ＡＯＵＴ２、Ｂ相出力端子ＢＯＵＴ１、反Ｂ相出力端子ＢＯＵＴ２とグランド（グランドライン）との間には、過電圧防止素子（第１過電圧防止素子）Ｚ３１～Ｚ３４がそれぞれ設けられている。各過電圧防止素子Ｚ３１～Ｚ３４は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。

すなわち、各過電圧防止素子Ｚ３１～Ｚ３４は、電圧依存抵抗器により構成され、過電圧（前述の異常電圧、サージ電圧も含む）が発生した場合に、抵抗値が変化することにより、Ａ相出力端子ＡＯＵＴ１、反Ａ相出力端子ＡＯＵＴ２、Ｂ相出力端子ＢＯＵＴ１、反Ｂ相出力端子ＢＯＵＴ２に過電圧を入力（出力端子に電気が流れ込む逆流現象）させることがないので、異常電圧（過電圧）が発生してもドライバＩＣ１４１の内部回路が破壊されることがなくなる。本実施の形態において、各過電圧防止素子Ｚ３１～Ｚ３４は、図２４に電流－電圧特性を示す公称バリスタ電圧が２２Ｖ１ｍＡのバリスタによって構成されている。

ドライバＩＣ１４１は、電源端子ＶＣＣと、グランド端子ＧＮＤと、ドライバＩＣ１４１をリセットするためのリセット端子ＲＥＳＥＴと、ドライバＩＣ１４１を待機状態（スリープ状態）にするためのスリープ端子ＳＬＥＥＰとを有している。

リセット端子ＲＥＳＥＴとスリープ端子ＳＬＥＥＰとは、互いに接続され、抵抗Ｒ３１によって電源ライン（５Ｖ）にプルアップ（以下、単に「プルアップ」という）されている。

リセット端子ＲＥＳＥＴ及びスリープ端子ＳＬＥＥＰとグランド（グランドライン）との間には、過電圧防止素子（第２過電圧防止素子）Ｚ３５が設けられている。過電圧防止素子Ｚ３５は、ドライバＩＣ１４１のリセット端子ＲＥＳＥＴ及びスリープ端子ＳＬＥＥＰの近傍（例えば、１ｃｍ未満）に配置されることが望ましい。

このように、過電圧防止素子Ｚ３５を設けることにより、リセット端子ＲＥＳＥＴ又はスリープ端子ＳＬＥＥＰの信号ラインにサージ電圧が発生した場合に、サージ電圧がグランドに誘導され、リセット端子ＲＥＳＥＴ又はスリープ端子ＳＬＥＥＰにサージ電圧が入力されることがなくなるのでドライバＩＣ１４１がリセットされたり、待機状態になったりすることが防止される。また、過電圧防止素子Ｚ３５とリセット端子ＲＥＳＥＴ又はスリープ端子ＳＬＥＥＰとの間の距離が短いほどサージ電圧の誘導効果が高くなる。

本実施の形態において、過電圧防止素子Ｚ３５は、各過電圧防止素子Ｚ３１～Ｚ３４と同一なバリスタによって構成されている。なお、本実施の形態では、可動役物８５を駆動するためのモータとして、２相励磁方式のステッピングモータを使用したが、１・２相励磁方式のステッピングモータ等を使用してもよい。

＜副中継基板（操作スイッチ用のバッファＩＣ及びその周辺回路）＞
図２５に示すように、副中継基板６９は、操作スイッチ２７１の検出状態を一時的に記憶するためのバッファＩＣ１５１を有する。バッファＩＣ１５１は、スリーステートバッファによって構成され、操作スイッチ２７１からの信号を入力するための入力ポートを構成し、該入力ポートの状態をローカルバスで接続された副制御基板７２のサブＣＰＵ（不図示）へと出力する。

操作スイッチ２７１は、ＬＥＦＴボタン１５２の操作状態を検出するＬＥＦＴスイッチ１５２ｓと、ＲＩＧＨＴボタン１５３の操作状態を検出するＲＩＧＨＴスイッチ１５３ｓと、ＵＰボタン１５４の操作状態を検出するＵＰスイッチ１５４ｓと、ＤＯＷＮボタン１５５の操作状態を検出するＤＯＷＮスイッチ１５５ｓと、ＥＮＴＥＲボタン１５６の操作状態を検出するＥＮＴＥＲスイッチ１５６ｓと、ＰＵＳＨボタン１５７の操作状態を検出するＰＵＳＨスイッチ１５７ｓとを有する。

各スイッチ１５２ｓ～１５７ｓは、各ボタン１５２～１５７が操作されたときに（すなわち、押下されたときに）、グランドレベルの信号を出力するアクティブロー型のモーメンタリ式のスイッチであるため、一端がグランドに接続（不図示）され、各ボタン１５２～１５７が操作されていないときに、電源レベルの信号を出力するために他端がＲ１～Ｒ６を介して電源ラインに接続されている。

なお、本実施の形態において、各スイッチ１５２ｓ～１５７ｓは、押しボタンスイッチによって構成された例について説明するが、各スイッチ１５２ｓ～１５７ｓは、遮蔽型又は反射型のフォトスイッチなどの他のスイッチによって構成されてもよい。

バッファＩＣ１５１は、駆動電圧（３．３Ｖの直流電圧）が供給される電源端子ＶＣＣと、グランド端子ＧＮＤと、入力端子Ａ１～Ａ８とを有する。入力端子Ａ１には、抵抗Ｒ１によってプルアップされたＬＥＦＴスイッチ１５２ｓが抵抗Ｒ７を介して接続されている。入力端子Ａ２には、抵抗Ｒ２によってプルアップされたＲＩＧＨＴスイッチ１５３ｓが抵抗Ｒ８を介して接続されている。

入力端子Ａ３には、抵抗Ｒ３によってプルアップされたＵＰスイッチ１５４ｓが抵抗Ｒ９を介して接続されている。入力端子Ａ４には、抵抗Ｒ４によってプルアップされたＤＯＷＮスイッチ１５５ｓが抵抗Ｒ１０を介して接続されている。

入力端子Ａ５には、抵抗Ｒ５によってプルアップされたＥＮＴＥＲスイッチ１５６ｓが抵抗Ｒ１１を介して接続されている。入力端子Ａ６には、抵抗Ｒ６によってプルアップされたＰＵＳＨスイッチ１５７ｓが抵抗Ｒ１２を介して接続されている。

なお、本実施の形態において、各抵抗Ｒ１～Ｒ６は、５Ｖの直流電圧が供給される電源ラインにプルアップされ、その抵抗値は、４．７ｋΩであり、５Ｖの直流電圧の信号ラインを３．３Ｖの直流電圧の信号ラインに降圧するための各抵抗Ｒ７～Ｒ１２の抵抗値は、１０ｋΩである。

各入力端子Ａ１～Ａ６には、過電圧防止素子Ｚ４１～Ｚ４６がそれぞれ設けられている。各過電圧防止素子Ｚ４１～Ｚ４６は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。

すなわち、各過電圧防止素子Ｚ４１～Ｚ４６は、電圧依存抵抗器により構成され、異常電圧（過電圧、サージ電圧等）が発生した場合に、抵抗値が変化することにより、入力端子Ａ１～Ａ６に過電圧が入力しないため、バッファＩＣ１５１とローカルバスで接続された副制御基板７２に実装されたサブＣＰＵ（不図示）が、各スイッチスイッチ１５２ｓ～１５７ｓの入力状態を誤検出することがない。本実施の形態において、各過電圧防止素子Ｚ４１～Ｚ４６は、図２４に電流－電圧特性を示した公称バリスタ電圧が２７Ｖ１ｍＡのバリスタによって構成されている。

このように、過電圧防止素子Ｚ４１～Ｚ４６を設けることにより、操作スイッチ２７１にサージ電圧が発生した場合に、バッファＩＣ１５１が外来ノイズから保護される。なお、各抵抗Ｒ７～Ｒ１２より各スイッチ１５２ｓ～１５７ｓ側、または、バッファＩＣ１５１側にシュミットトリガを設けることにより、各スイッチ１５２ｓ～１５７ｓにより生じるチャタリングを抑制するようにしてもよい。

なお、各スイッチ１５２ｓ～１５７ｓ側にシュミットトリガを設ける場合は、直流電圧５Ｖ駆動のＩＣを使用し、バッファＩＣ１５１側にシュミットトリガを設ける場合は、直流電圧３．３Ｖ駆動のＩＣを使用する。

＜副中継基板（操作スイッチ用のバッファＩＣ及びその周辺回路）の変形例＞
図２５においては、操作スイッチ２７１とバッファＩＣ１５１との間に、過電圧防止素子Ｚ４１～Ｚ４６を設けた例を示したが、図２６に示したように、過電圧防止素子Ｚ４１～Ｚ４６に代えて、過電圧防止素子Ｄ７１～Ｄ７６を設けてもよい。

各過電圧防止素子Ｄ７１～Ｄ７６は、金属と半導体とが接合することによって生じるショットキー障壁を有する。本実施の形態においては、各過電圧防止素子Ｄ７１～Ｄ７６は、高サージ耐圧性が施されたダイオードによって構成されている。

過電圧防止素子Ｄ７１は、抵抗Ｒ７に代えて設けられた抵抗Ｒ７１と抵抗Ｒ７２との間にアノードが接続され、バッファＩＣ１５１を動作させるための３．３Ｖ又は５Ｖの直流電圧ラインにカソードが接続されている。過電圧防止素子Ｄ７２は、抵抗Ｒ８に代えて設けられた抵抗Ｒ７３と抵抗Ｒ７４との間にアノードが接続され、３．３Ｖ又は５Ｖの直流電圧ラインにカソードが接続されている。

過電圧防止素子Ｄ７３は、抵抗Ｒ９に代えて設けられた抵抗Ｒ７５と抵抗Ｒ７６との間にアノードが接続され、３．３Ｖ又は５Ｖの直流電圧ラインにカソードが接続されている。過電圧防止素子Ｄ７４は、抵抗Ｒ１０に代えて設けられた抵抗Ｒ７７と抵抗Ｒ７８との間にアノードが接続され、３．３Ｖ又は５Ｖの直流電圧ラインにカソードが接続されている。

過電圧防止素子Ｄ７５は、抵抗Ｒ１１に代えて設けられた抵抗Ｒ７９と抵抗Ｒ８０との間にアノードが接続され、３．３Ｖ又は５Ｖの直流電圧ラインにカソードが接続されている。過電圧防止素子Ｄ７６は、抵抗Ｒ１２に代えて設けられた抵抗Ｒ８１と抵抗Ｒ８２との間にアノードが接続され、３．３Ｖ又は５Ｖの直流電圧ラインにカソードが接続されている。

このように、過電圧防止素子Ｄ７１～Ｄ７６を設けることにより、操作スイッチ２７１にサージ電圧が発生した場合に、ダイオードの整流作用（アノードからカソードの一方方向）により、サージ電圧が３．３Ｖ又は５Ｖの直流電圧ラインに誘導されるため、バッファＩＣ１５１が外来ノイズから保護される。

なお、本変形例において、５Ｖの直流電圧の信号ラインを３．３Ｖの直流電圧の信号ラインに降圧するための各抵抗Ｒ７１～Ｒ８２の抵抗値は、５ｋΩである。ただし、抵抗Ｒ７１～Ｒ８２の抵抗値は、５Ｖの直流電圧が３．３Ｖの直流電圧に降圧されればよいため、２つの抵抗値の合計が１０ｋΩとなる、任意の組み合わせ（例えば、抵抗７１を１ｋΩ、抵抗７２を９ｋΩ等）にしてもよい。

また、他の変形例として、図２７に示したように、過電圧防止素子Ｚ４１～Ｚ４６に加えて、過電圧防止素子Ｄ７１～Ｄ７６を設けてもよい。このように、構成することにより、操作スイッチ２７１にサージ電圧が発生した場合に、サージ電圧の周波数および突入速度に応じて過電圧防止素子Ｚ４１～Ｚ４６を介してグランドに誘導されるとともに過電圧防止素子Ｄ７１～Ｄ７６を介して３．３Ｖ又は５Ｖの直流電圧ラインに誘導されるため、バッファＩＣ１５１が外来ノイズから保護される。

＜アンプ基板＞
図２８に示すように、アンプ基板８１（音源変換部）は、サウンドＩＣ１６１（音源変換手段）とデジタルアンプＩＣ１６２（増幅手段）とを有する。

サウンドＩＣ１６１は、副中継基板６９からシリアル通信で送信されたデジタルのサウンドデータのフォーマットをデジタルアンプＩＣ１６２が受信可能なフォーマットに変換する。

サウンドＩＣ１６１は、電源端子ＶＤＤと、グランド端子ＶＳＳと、リセット端子ＰＤＮと、入力端子ＲＸ０と、データ出力端子ＳＴＤＯと、クロック出力端子ＬＲＣＫと、クロック出力端子ＢＩＣＫとを有する。

電源端子ＶＤＤには、副中継基板６９を経由して供給される１２Ｖの電圧がアンプ基板８１内の電源回路(不図示)によって降圧された３．３Ｖの電圧が供給される。入力端子ＲＸ０には、音源データを表す信号が入力される。データ出力端子ＳＴＤＯからは、フォーマットを変換された音源データを表す信号が出力される。

クロック出力端子ＬＲＣＫからは、データ出力端子ＳＴＤＯから出力される音源データの左チャネルと右チャネルとの切り替えタイミングを表すクロック信号が出力される。クロック出力端子ＢＩＣＫからは、データ出力端子ＳＴＤＯから出力される音源データの同期用クロックが出力される。

アンプ基板８１は、入力端子ＴＸＤを有する。入力端子ＴＸＤには、副中継基板６９から出力された音源データを表す信号が入力される。入力端子ＴＸＤからサウンドＩＣ１６１の入力端子ＲＸ０との間のデータラインには、データラインとグランドとに接続されたプルダウン抵抗Ｒ５１と、ローパスフィルタ１６３と、フィルタ素子ＦＢ１（第４フィルタ素子）、ＦＢ２（第５フィルタ素子）と、シュミットトリガ回路１６４とが設けられている。

本実施の形態において、プルダウン抵抗Ｒ５１の抵抗値は、１ｋΩである。ローパスフィルタ１６３は、データラインに直列に接続された抵抗Ｒ５２と、データラインとグランドとに接続されたコンデンサＣ５１（第３フィルタ素子）とによって構成されている。

抵抗Ｒ５２の抵抗値は、２２０Ωであり、コンデンサＣ５１の静電容量が１００ｐＦである。各フィルタ素子ＦＢ１、ＦＢ２は、図２９に示す周波数－インピーダンス特性を有するフェライトビーズによって構成される。すなわち、各フィルタ素子ＦＢ１、ＦＢ２は、入力端子ＲＸ０に入力される音源データより高い周波数帯である１００ＭＨｚ帯のノイズを除去する特性を有する。

シュミットトリガ回路１６４は、データラインに直列に接続された２つのシュミットトリガインバータＩＣ１－１、ＩＣ１－２によって構成されている。各シュミットトリガインバータＩＣ１－１、ＩＣ１－２は、入力端子に入力された信号の入力電位に対して２つのしきい値を有し、入力電位がＨｉｇｈ側のしきい値（例えば、２．７Ｖ）を超える変化、及び、入力電位がＬｏｗ側のしきい値（例えば、１．６Ｖ）を下回る変化に対応して出力状態にヒステリシスを持って変化させて出力端子から反転信号を出力する。

なお、シュミットトリガインバータＩＣ１－１、ＩＣ１－２の一方は、シュミットトリガ回路として機能するが、他方は、極性を合わせるために設けられているため、これに代えてインバータを適用してもよい。また、アンプ基板８１には、シュミットトリガインバータＩＣ１－１、ＩＣ１－２に代えて１つのシュミットトリガが設けられていてもよい。

アンプ基板８１は、リセット端子ＲＥＳＥＴ１を有する。リセット端子ＲＥＳＥＴ１には、副中継基板６９から出力されたリセット信号が入力される。リセット端子ＲＥＳＥＴ１からサウンドＩＣ１６１のリセット端子ＰＤＮとの間のリセットラインには、フィルタ素子Ｚ５１（第２フィルタ素子）と、プルダウン抵抗Ｒ５４と、ローパスフィルタ１６５と、シュミットトリガ回路１６６とが設けられている。

本実施の形態において、フィルタ素子Ｚ５１は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧（過電圧、サージ電圧等）をグランドに誘導する。本実施の形態においては、フィルタ素子Ｚ５１は、各過電圧防止素子Ｚ４１～Ｚ４６と同一なバリスタによって構成されている。

このように、サウンドＩＣ１６１のリセット端子ＰＤＮに接続されたリセットラインにフィルタ素子Ｚ５１を設けることにより、リセットラインにサージ電圧が発生した場合に、サウンドＩＣ１６１がリセットされることが防止される。

プルダウン抵抗Ｒ５４の抵抗値は、１０ｋΩである。ローパスフィルタ１６５は、リセットラインに直列に接続された抵抗Ｒ５５と、リセットラインとグランドとに接続されたコンデンサＣ５２（第１フィルタ素子）とによって構成されている。抵抗Ｒ５５の抵抗値は、１ｋΩであり、コンデンサＣ５２の静電容量は、０．０１μＦである。

シュミットトリガ回路１６６は、リセットラインに直列に接続された２つのシュミットトリガインバータＩＣ１－３、ＩＣ１－４によって構成されている。各シュミットトリガインバータＩＣ１－３、ＩＣ１－４は、入力端子に入力された信号の入力電位に対して２つのしきい値を有し、入力電位がＨｉｇｈ側のしきい値（例えば、２．７Ｖ）を超える変化、及び、入力電位がＬｏｗ側のしきい値（例えば、１．６Ｖ）を下回る変化に対応して出力状態にヒステリシスを持って変化させて出力端子から反転信号を出力する。

なお、シュミットトリガインバータＩＣ１－３、ＩＣ１－４の一方は、シュミットトリガ回路として機能するが、他方は、極性を合わせるために設けられているため、これに代えてインバータを適用してもよい。また、アンプ基板８１には、シュミットトリガインバータＩＣ１－３、ＩＣ１－４に代えて１つのシュミットトリガが設けられていてもよい。

デジタルアンプＩＣ１６２は、サウンドＩＣ１６１から出力された音源データをアナログ信号に変換して、変換したアナログの音響信号を増幅する。下部左ウーファＤＤ２５Ｌは、デジタルアンプＩＣ１６２が増幅した音響信号（電気信号）により振動板２５ａ（図１１及び図１２参照）を振動させる。

デジタルアンプＩＣ１６２は、電源端子ＶＤＤと、出力用電源端子Ａ，Ｂと、グランド端子ＶＳＳと、リセット端子ＲＥＳＥＴと、データ入力端子ＳＴＤＯと、クロック入力端子ＬＲＣＫと、クロック入力端子ＢＩＣＫと、出力端子ＯＵＴ＿Ａ、ＯＵＴ＿Ｂとを有する。

電源端子ＶＤＤには、副中継基板６９を経由して供給される１２Ｖの電圧がアンプ基板８１内の電源回路(不図示)によって降圧された３．３Ｖの電圧が供給される。入力用電源端子Ａ，Ｂには、電源ユニット４４から２４Ｖの直流電圧が供給される。

データ入力端子ＳＴＤＯは、サウンドＩＣ１６１のデータ出力端子ＳＴＤＯに接続されている。クロック入力端子ＬＲＣＫは、サウンドＩＣ１６１のクロック出力端子ＬＲＣＫに接続されている。クロック入力端子ＢＩＣＫは、サウンドＩＣ１６１のクロック出力端子ＢＩＣＫに接続されている。出力端子ＯＵＴ＿Ａ、ＯＵＴ＿Ｂは、下部左ウーファＤＤ２５Ｌの＋端子、－端子にそれぞれ接続されている。

副中継基板６９から送信されたリセット信号が入力されるアンプ基板８１のリセット端子ＲＥＳＥＴ２からデジタルアンプＩＣ１６２のリセット端子ＲＥＳＥＴとの間のリセットラインには、フィルタ素子Ｚ５２と、プルダウン抵抗Ｒ５６と、ローパスフィルタ１６７と、シュミットトリガ回路１６８と、フィルタ素子Ｃ５３とが設けられている。

本実施の形態において、フィルタ素子Ｚ５２は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、異常電圧をグランドに誘導する。本実施の形態においては、フィルタ素子Ｚ５２は、フィルタ素子Ｚ５１と同一なバリスタによって構成されている。

このように、デジタルアンプＩＣ１６２のリセット端子ＲＥＳＥＴに接続されたリセットラインにフィルタ素子Ｚ５２を設けることにより、リセットラインにサージ電圧が発生した場合に、デジタルアンプＩＣ１６２がリセットされることが防止される。

プルダウン抵抗Ｒ５４の抵抗値は、１０ｋΩである。ローパスフィルタ１６７は、リセットラインに直列に接続された抵抗Ｒ５７と、リセットラインとグランドとに接続されたコンデンサＣ５４とによって構成されている。抵抗Ｒ５７の抵抗値は、１ｋΩであり、コンデンサＣ５４の静電容量は、０．０１μＦである。

シュミットトリガ回路１６８は、リセットラインに直列に接続された２つのシュミットトリガインバータＩＣ１－５、ＩＣ１－６によって構成されている。シュミットトリガインバータＩＣ１－５、ＩＣ１－６は、入力端子に入力された信号の入力電位に対して２つのしきい値を有し、入力電位がＨｉｇｈ側のしきい値（例えば、２．７Ｖ）を超える変化、及び、入力電位がＬｏｗ側のしきい値（例えば、１．６Ｖ）を下回る変化に対応して出力状態にヒステリシスを持って変化させて出力端子から反転信号を出力する。

なお、シュミットトリガインバータＩＣ１－５、ＩＣ１－６の一方は、シュミットトリガ回路として機能するが、他方は、極性を合わせるために設けられているため、これに代えてインバータを適用してもよい。

フィルタ素子Ｃ５３は、電荷を蓄積及び放出する受動素子により構成されている。本実施の形態においては、フィルタ素子Ｃ５３は、静電容量が１０００ｐＦのコンデンサによって構成されている。

また、デジタルアンプＩＣ１６２の出力端子ＯＵＴ＿Ａ、ＯＵＴ＿Ｂと、下部左ウーファＤＤ２５Ｌの＋端子、－端子とをそれぞれ接続するラインについてもフェライトビーズ及びコンデンサなどのフィルタ素子が設けられているが図示を省略する。

また、デジタルアンプＩＣ１６２は、ＰＬＬ（Phase Locked Loop）回路（不図示）を内蔵している。このＰＬＬ回路を構成するループフィルタの時定数を決定する外付けの時定数設定回路（不図示）にもフェライトビーズ及びコンデンサなどのフィルタ素子が設けられているが図示を省略する。

［エンクロージャミキシング処理］
以上に説明したアンプ基板８１のサウンドＩＣ１６１の入力端子ＲＸ０に入力される音源データに対して副制御基板７２に搭載されたサブＣＰＵ（不図示）によって実行されるエンクロージャミキシング処理について図３０を参照して説明する。

まず、ステップＳ１において、サブＣＰＵは、コンプレッサ指示があるか否かを判断する。本実施の形態において、サブＣＰＵによって決定された演出に基づいて、コンプレッサ指示の「あり」又は「なし」が決定される。具体的には、サブＣＰＵは、エンクロージャユニット２０のバスレフポート２２から風を発生させる演出を実行する場合には、コンプレッサ指示の「なし」を決定し、エンクロージャユニット２０のバスレフポート２２から風を発生させない演出を実行する場合には、コンプレッサ指示の「あり」を決定する。

ステップＳ１において、コンプレッサ指示があると判断した場合には（ＹＥＳ）、サブＣＰＵは、ステップＳ２の処理を実行する。コンプレッサ指示がないと判断した場合には（ＮＯ）、サブＣＰＵは、ステップＳ５の処理を実行する。

ステップＳ２において、サブＣＰＵは、コンプレッサ処理用のスレッショルド(Threshold)を取得する。コンプレッサ処理用のスレッショルドは、音源データに応じて予め設定されサブＲＯＭ基板７６に格納されている。

コンプレッサ処理用のスレッショルドは、エンクロージャユニット２０の振動板２５ａが振動することでバスレフポート２２から風を発生させる周波数帯のレベル（ｄｂ）に対して設定されている。ステップＳ２の処理を実行した後、サブＣＰＵは、ステップＳ３の処理を実行する。

ステップＳ３において、サブＣＰＵは、コンプレッサ処理用のレシオを取得する。コンプレッサ処理用のレシオを取得は、音源データに応じて予め設定されサブＲＯＭ基板７６に格納されている。ステップＳ３の処理を実行した後、サブＣＰＵは、ステップＳ４の処理を実行する。

ステップＳ４において、サブＣＰＵは、ステップＳ２で取得したコンプレッサ処理用のスレッショルドと、ステップＳ３で取得したコンプレッサ処理用のレシオとに基づいて、コンプレッサ処理（圧縮手段）を実行する。

コンプレッサ処理において、サブＣＰＵは、音源データの周波数成分のうち、スレッショルドを超えるレベル（ｄｂ）の周波数成分に対して、スレッショルドを超えたレベルをレシオ（例えば、２：１）で圧縮する。ステップＳ４の処理を実行した後、サブＣＰＵは、ステップＳ９の処理を実行する。

ステップＳ５において、サブＣＰＵは、エキスパンダ指示があるか否かを判断する。本実施の形態において、サブＣＰＵによって決定された演出に基づいて、エキスパンダ指示の「あり」又は「なし」が決定される。

具体的には、サブＣＰＵは、エンクロージャユニット２０のバスレフポート２２から音源データレベルの風を発生させる演出を実行する場合には、エキスパンダ指示の「なし」を決定し、エンクロージャユニット２０のバスレフポート２２から音源データレベルより強い風を発生させる演出を実行する場合には、エキスパンダ指示の「あり」を決定する。

ステップＳ５において、エキスパンダ指示があると判断した場合には（ＹＥＳ）、サブＣＰＵは、ステップＳ６の処理を実行する。エキスパンダ指示がないと判断した場合には（ＮＯ）、サブＣＰＵは、ステップＳ９の処理を実行する。

ステップＳ６において、サブＣＰＵは、エキスパンダ処理用のスレッショルド(Threshold)を取得する。エキスパンダ処理用のスレッショルドは、音源データに応じて予め設定されサブＲＯＭ基板７６に格納されている。

エキスパンダ処理用のスレッショルドは、エンクロージャユニット２０の振動板２５ａが振動することでバスレフポート２２から風を発生させる周波数帯のレベル（ｄｂ）に対して設定されている。ステップＳ６の処理を実行した後、サブＣＰＵは、ステップＳ７の処理を実行する。

ステップＳ７において、サブＣＰＵは、エキスパンダ処理用のレシオを取得する。エキスパンダ処理用のレシオを取得は、音源データに応じて予め設定されサブＲＯＭ基板７６に格納されている。ステップＳ７の処理を実行した後、サブＣＰＵは、ステップＳ８の処理を実行する。

ステップＳ８において、サブＣＰＵは、ステップＳ２で取得したエキスパンダ処理用のスレッショルドと、ステップＳ３で取得したエキスパンダ処理用のレシオとに基づいて、エキスパンダ処理（増加手段）を実行する。

エキスパンダ処理において、サブＣＰＵは、音源データの周波数成分のうち、スレッショルドを超えるレベル（ｄｂ）の周波数成分に対して、スレッショルドを超えたレベルをレシオ（例えば、１：２）で増幅する。ステップＳ８の処理を実行した後、サブＣＰＵは、ステップＳ９の処理を実行する。

ステップＳ９において、サブＣＰＵは、アンプ基板８１に音源データを出力する音データ出力処理を実行する。ステップＳ９の処理を実行した後、サブＣＰＵは、エンクロージャミキシング処理を終了する。

このように、サブＣＰＵは、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データに対して、コンプレッサ指示を「あり」に決定し、風を発生させる周波数帯のレベルをコンプレッサ処理によって圧縮させることにより、エンクロージャユニット２０のバスレフポート２２から風を発生させない演出を実行する。

例えば、図３１に示すように、スレッショルドＴＨが設定された場合、図３２に示すように、コンプレッサ処理により、音源データの各周波数成分のスレッショルドＴＨを超えたレベルがレシオ（例えば、２：１）で圧縮される。結果として、図３４（ａ）に示す音声波形が、図３４（ｂ）に示す音声波形となり、風を発生させる周波数帯のレベル（ｄｂ）に対して振動板２５ａの振動が抑制される。

また、サブＣＰＵは、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データに対して、コンプレッサ指示を「なし」に決定し、風を発生させる周波数帯のレベルをコンプレッサ処理によって圧縮させないことにより、エンクロージャユニット２０のバスレフポート２２から風を発生させる演出を実行する。

また、副制御基板７２は、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データに対して、エキスパンダ指示を「あり」に決定し、風を発生させる周波数帯のレベルをエキスパンダ処理によって増幅させることにより、エンクロージャユニット２０のバスレフポート２２から音源データレベルより強い風を発生させる演出を実行する。

例えば、図３１に示すように、スレッショルドＴＨが設定された場合、図３３に示すように、エキスパンダ処理により、音源データの各周波数成分のスレッショルドＴＨを超えたレベルがレシオ（例えば、１：２）で増幅される。結果として、図３４（ａ）に示す音声波形が、図３４（ｃ）に示す音声波形となり、風を発生させる周波数帯に対して振動板２５ａの振動が増加される。

また、副制御基板７２は、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データに対して、エキスパンダ指示を「なし」に決定し、風を発生させる周波数帯のレベルをエキスパンダ処理によって増幅させないことにより、エンクロージャユニット２０のバスレフポート２２から音源データレベルの風を発生させる演出を実行する。

なお、上述したエンクロージャミキシング処理は、副制御基板７２に搭載されたサブＣＰＵによって実行される例について説明したが、サブＣＰＵに代えて、アンプ基板８１に搭載されたサウンドＩＣ１６１が実行するようにしてもよい。

サウンドＩＣ１６１がエンクロージャミキシング処理を実行する場合には、サウンドＩＣ１６１は、ＤＳＰ（Digital Signal Processor）を内蔵し、ＤＳＰは、エンクロージャミキシング処理を実行するためのプログラムをサブＲＯＭ基板７６から読み込んで実行するように構成する。

また、上述したエンクロージャミキシング処理において、コンプレッサ処理用のスレッショルド及びレシオ、並びに、エキスパンダ処理用のスレッショルド及びレシオは、副制御基板７２に搭載されたサブＣＰＵによって調整可能としてもよく、特に、演出の期待度等に応じて調整可能としてもよい。

例えば、それぞれ複数のコンプレッサ処理用のスレッショルド及びレシオ、並びに、エキスパンダ処理用のスレッショルド及びレシオをサブＲＯＭ基板７６に格納しておき、サブＣＰＵは、実行する演出のボーナスゲーム、ＡＴゲーム等の遊技者にとって有利な遊技状態の当籤に対する期待度に応じて、コンプレッサ処理用のスレッショルド及びレシオ、又は、エキスパンダ処理用のスレッショルド及びレシオを選択するようにしてもよい。

また、サブＲＯＭ基板７６に格納された音源データを、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データにすることにより、エキスパンダ処理を省くことができる。すなわち、上述したエンクロージャミキシング処理のステップＳ５～Ｓ８を省くことができる。

逆に、サブＲＯＭ基板７６に格納された音源データを、エンクロージャユニット２０のバスレフポート２２から風を発生させることができない音源データにすることにより、コンプレッサ処理を省くことができる。すなわち、上述したエンクロージャミキシング処理のステップＳ１～Ｓ４を省くことができる。

＜各種効果＞
以上に説明したように、本発明の実施の形態に係る遊技機１は、マイクロプロセッサ９４のメインＲＡＭに記憶されたデータを維持するための電源電圧が供給される電圧供給端子ＶＢＢに、電源回路１１１から電源電圧が供給されない場合には、電解コンデンサＢ１から電源電圧を供給する。

したがって、本発明の実施の形態に係る遊技機１は、電源回路１１１から電源電圧が供給されなくなったとしても、メインＲＡＭに記憶されたデータを維持するための電源電圧が電解コンデンサＢ１から供給されるため、メインＲＡＭの記憶内容に不具合が発生することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、電解コンデンサＢ１がハーネスを介してマイクロプロセッサ９４の電圧供給端子ＶＢＢに接続されるため、マイクロプロセッサ９４と電解コンデンサＢ１とを別々の基板によって構成することができる。

したがって、本発明の実施の形態に係る遊技機１は、メインＲＡＭに記憶されたデータを維持するための電源電圧を別々の基板から供給させることができるため、主制御基板７１の回路を変更することなく、遊技機１の機器仕様に応じて電解コンデンサＢ１の蓄電容量を変更することができる。このため、本発明の実施の形態に係る遊技機１は、機器仕様の異なる遊技機であっても主制御基板７１を共通で使用することができる。

また、本発明の実施の形態に係る遊技機１は、メインＲＡＭに記憶されたデータを維持するための電源電圧が異常電圧となった場合には、フィルタ素子Ｚ１によって異常電圧をグランドに誘導するため、メインＲＡＭの記憶内容に不具合が発生することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、マイクロプロセッサ９４の電源を管理する電源管理ＩＣ１１２を動作させるための電源電圧のノイズ成分をフィルタ素子Ｃ２によって除去し、電源管理ＩＣ１１２を動作させるための電源電圧が異常電圧となった場合には、フィルタ素子Ｚ２によって異常電圧をグランドに誘導することによって、電源管理ＩＣ１１２が誤動作してリセット出力端子ＲＥＳＥＴからリセット信号を出力することを防止するため、安定して動作することができる。

また、本発明の実施の形態に係る遊技機１は、光デバイスよりなる光通信受信用コネクタ１０１の電源電圧のノイズ成分を、複数のフィルタ素子Ｌ２、Ｌ３、Ｃ１２、Ｃ１３により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止するため、光デバイスから出力される信号の信頼性を向上させることができる。

また、本発明の実施の形態に係る遊技機１は、フィルタ素子Ｌ２、Ｌ３のフェライトによって、複数のフィルタ素子Ｌ２、Ｌ３、Ｃ１２、Ｃ１３間の反共振を抑制するため、光デバイスの電源電圧のノイズ成分を広い周波数帯域にわたって余すところなく除去することができる。

また、本発明の実施の形態に係る遊技機１は、入力端子ＴＸＤから入力された音源データを電気信号に変換するサウンドＩＣ１６１をリセットさせるためのリセットラインに設けられたローパスフィルタ１６５及びシュミットトリガ回路１６６によって、サウンドＩＣ１６１のリセット端子ＰＤＮに入力されるノイズ成分を除去することによって、ノイズの影響によってサウンドＩＣ１６１がリセットされることを防止する。したがって、本発明の実施の形態に係る遊技機１は、再生するサウンドの音質が劣化することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、サウンドＩＣ１６１のリセット端子ＰＤＮの電圧が異常電圧となった場合には、フィルタ素子Ｚ５１によって異常電圧をグランドに誘導することによって、異常電圧の影響によってサウンドＩＣ１６１がリセットされることを防止する。したがって、本発明の実施の形態に係る遊技機１は、再生するサウンドの音質が劣化することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、デジタルアンプ１６２をリセットさせるためのリセットラインに設けられたローパスフィルタ１６７及びシュミットトリガ回路１６８によって、デジタルアンプ１６２のリセット端子ＲＥＳＥＴに入力されるノイズ成分を除去することによって、ノイズの影響によってデジタルアンプ１６２がリセットされることを防止する。したがって、本発明の実施の形態に係る遊技機１は、再生するサウンドの音切れ等により音質が劣化することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、デジタルアンプ１６２のリセット端子ＲＥＳＥＴの電圧が異常電圧となった場合には、フィルタ素子Ｚ５２によって異常電圧をグランドに誘導することによって、異常電圧の影響によってデジタルアンプ１６２がリセットされることを防止する。したがって、本発明の実施の形態に係る遊技機１は、再生するサウンドの音質が劣化することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、音源データを伝送するためのデータラインに設けられたローパスフィルタ１６３、フィルタ素子ＦＢ１、ＦＢ２及びシュミットトリガ回路１６４によって、サウンドＩＣにノイズの影響を受けた音源データが伝送されることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、光デバイスよりなる光通信受信用コネクタ１３１の電源電圧のノイズ成分を、複数のフィルタ素子ＦＬ１、Ｃ２１、Ｚ２１により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止する。したがって、本発明の実施の形態に係る遊技機１は、通信異常が発生することを防止することができる。

また、本発明の実施の形態に係る遊技機１は、フィルタ素子Ｚ２１が光通信受信用コネクタ１３１の近傍に配置されていることによって、光通信受信用コネクタ１３１の電源端子にノイズ成分を除去した直後の駆動電圧を供給するため、ノイズ成分を除去した直後の安定した駆動電圧で光通信受信用コネクタ１３１を駆動させることができる。

また、本発明の実施の形態に係る遊技機１は、光デバイスよりなる光通信受信用コネクタ１３１より出力された電気信号のノイズをシュミットトリガＳ１によって除去するため、通信ＩＣ１３３において通信異常が検出されることを防止することができる。

また、本発明の実施の形態に係る遊技機１は、遊技者の操作を検出するための複数のスイッチ１５２ｓ～１５７ｓの検出状態を記憶するための入力ポートを構成するバッファＩＣ１５１の各入力端子Ａ１～Ａ６に過電圧防止素子Ｚ４１～Ｚ４６を設けることにより、バッファＩＣ１５１の各入力端子Ａ１～Ａ６の電源電圧が異常電圧となった場合には、各過電圧防止素子Ｚ４１～Ｚ４６によって異常電圧をグランドに誘導するため、入力ポートを外来ノイズから保護することができる。

また、本発明の実施の形態に係る遊技機１は、遊技者の操作を検出した場合、複数のスイッチ１５２ｓ～１５７ｓがグランドレベルの信号を出力し、バッファＩＣ１５１の入力端子Ａ１～Ａ６とスイッチ１５２ｓ～１５７ｓとの間に、ライン抵抗Ｒ７～Ｒ１２がそれぞれ設けられ、複数のスイッチ１５２ｓ～１５７ｓの出力側が抵抗Ｒ１～Ｒ６により、それぞれプルアップされているため、遊技者の操作が検出されていないときにバッファＩＣ１５１の入力端子Ａ１～Ａ６に入力される信号のレベルを安定させることができる。

また、本発明の実施の形態に係る遊技機１は、遊技者の操作を検出するための複数のスイッチ１５２ｓ～１５７ｓの検出状態を記憶するための入力ポートを構成するバッファＩＣ１５１の各入力端子Ａ１～Ａ６に過電圧防止素子Ｄ７１～Ｄ７６を設けることにより、バッファＩＣ１５１の各入力端子Ａ１～Ａ６の電源電圧が異常電圧となった場合には、各過電圧防止素子Ｄ７１～Ｄ７６によって異常電圧を電源ラインに誘導するため、入力ポートを外来ノイズから保護することができる。

また、本発明の実施の形態に係る遊技機１は、可動役物８５を駆動させるためのモータ１４２を駆動制御するためのドライバ回路を構成するドライバＩＣ１４１の各出力端子ＡＯＵＴ１、ＡＯＵＴ２、ＢＯＵＴ１、ＢＯＵＴ２に過電圧防止素子Ｚ４１～Ｚ４６を設けることにより、ドライバＩＣ１４１の各出力端子ＡＯＵＴ１、ＡＯＵＴ２、ＢＯＵＴ１、ＢＯＵＴ２にサージ電圧が発生した場合に、ドライバＩＣ１４１にサージ電圧によるサージ電流が逆流することを防止するため、ドライバ回路の内部素子をサージ電圧から保護することができる。

また、本発明の実施の形態に係る遊技機１は、ドライバ回路を構成するドライバＩＣ１４１のリセット端子ＲＥＳＥＴとスリープ端子ＳＬＥＥＰとが過電圧防止素子Ｚ３５を介してグランドラインに接続されているため、リセット端子ＲＥＳＥＴ又はスリープ端子ＳＬＥＥＰにサージ電圧が発生した場合には、ドライバ回路の内部素子をサージ電圧から保護することができる。

また、本発明の実施の形態に係る遊技機１は、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データに対して風を発生させる周波数帯のレベル（ｄＢ）をコンプレッサ処理で圧縮してデジタルアンプＩＣ１６２に出力することで、エンクロージャユニット２０のバスレフポート２２から風を発生させない演出を実行する。

また、本発明の実施の形態に係る遊技機１は、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データのレベル（ｄＢ）をコンプレッサ処理で圧縮せずにデジタルアンプＩＣ１６２に出力することで、エンクロージャユニット２０のバスレフポート２２から風を発生させる演出を実行する。

また、本発明の実施の形態に係る遊技機１は、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データに対して風を発生させる周波数帯のレベル（ｄＢ）をエキスパンダ処理で増幅してデジタルアンプＩＣ１６２に出力することで、エンクロージャユニット２０のバスレフポート２２から音源データレベルより強い風を発生させる演出を実行する。

また、本発明の実施の形態に係る遊技機１は、エンクロージャユニット２０のバスレフポート２２から風を発生させることができる音源データのレベル（ｄＢ）をエキスパンダ処理で増幅せずにデジタルアンプＩＣ１６２に出力することで、エンクロージャユニット２０のバスレフポート２２から音源データレベルの風を発生させる演出を実行する。

このように、本発明の実施の形態に係る遊技機１は、共通な音源データを基に、風を発生させない演出と、音源データレベルの風を発生させる演出と、音源データレベルより強い風を発生させる演出とを実行することができる。

以上、本発明の実施の形態をパチスロ機に適用した場合について説明したが、本発明は、他の遊技機（例えば、パチンコ機やスロットマシン等）に適用することも可能である。

［その他、本発明に係る遊技機の拡張性］
上記実施の形態のパチスロ（遊技機１）では、遊技者のメダルの投入操作（すなわち、手持ちのメダルをメダル投入口ＤＤ５に対して投入する操作、又は、クレジットされたメダルをＭＡＸベットボタンＤＤ８或いは１ベットボタンを操作して投入する操作）により遊技が開始され、遊技が終了したときにメダルの払い出しがある場合には、ホッパ装置ＨＰを駆動してメダル払出口ＤＤ１４からメダルが払い出され、又は、クレジットされる形態について説明したが、本発明はこれに限定されるものではない。

例えば、遊技者によって遊技に必要な遊技媒体が投入され、それに基づいて遊技が行われ、その遊技の結果に基づいて特典が付与される（例えば、メダルが払い出される）形態の全てに対して、本発明を適用することができる。すなわち、物理的な遊技者の動作によって遊技媒体が投入され（掛けられ）、遊技媒体が払い出される形態のみならず、主制御回路（主制御基板７１）自体が、遊技者が保有する遊技媒体を電磁的に管理し、メダルレスで遊技を可能にする形態であってもよい。なお、この場合、遊技者が保有する遊技媒体を電磁的に管理するのは、主制御回路（主制御基板７１）に装着され（接続され）且つ遊技媒体を管理する遊技媒体管理装置であってもよい。

この場合、遊技媒体管理装置は、ＲＯＭ及びＲＷＭ（あるいは、ＲＡＭ）を有し、遊技機に設けられる装置であって、図示しない外部の遊技媒体取扱装置と所定のインターフェースを介して双方向通信可能に接続されるものであり、遊技媒体の貸出動作（すなわち、遊技者が遊技媒体の投入操作を行う上で、必要な遊技媒体を提供する動作）或いは遊技媒体の払い出しに係る役に入賞（当該役が成立）した場合における遊技媒体の払出動作（すなわち、遊技者に対して遊技媒体の払い出しを行う上で、必要な遊技媒体を獲得させる動作）、又は、遊技の用に供する遊技媒体を電磁的に記録する動作を行い得るものとすればよい。また、遊技媒体管理装置は、実際の遊技媒体数の管理のみならず、例えば、その遊技媒体数の管理結果に基づいて、保有する遊技媒体数を表示する保有遊技媒体数表示装置（不図示）をパチスロ（遊技機１）の前面に設け、この保有遊技媒体数表示装置に表示される遊技媒体数を管理するものであってもよい。すなわち、遊技媒体管理装置は、遊技者が遊技の用に供することができる遊技媒体の総数を電磁的方法により記録し、表示することができるものとすればよい。

また、この場合、遊技媒体管理装置は、遊技者が、記録された遊技媒体数を示す信号を、外部の遊技媒体取扱装置に対して自由に送信させることができる性能（機能）を有することが望ましい。また、遊技媒体管理装置は、遊技者が直接操作する場合以外の場合には、記録された遊技媒体数を減ずることができない性能を有することが望ましい。また、遊技媒体管理装置と外部の遊技媒体取扱装置との間に外部接続端子板（不図示）が設けられる場合には、遊技媒体管理装置は、その外部接続端子板を介してでなければ、遊技者が、記録された遊技媒体数を示す信号を送信できない性能を有することが望ましい。

遊技機には、上記の他、遊技者が操作可能な貸出操作手段、返却（精算）操作手段、外部接続端子板が設けられ、遊技媒体取扱装置には、紙幣等の有価価値の投入口、記録媒体（例えばＩＣカード）の挿入口、携帯端末から電子マネー等の入金を行うための非接触通信アンテナ等、その他貸出操作手段、返却操作手段等の各種操作手段、遊技媒体取扱装置側外部接続端子板が設けられるようにしてもよい（いずれも不図示）。

その際の遊技の流れとしては、例えば、遊技者が遊技媒体取扱装置に対し、上記いずれかの方法で有価価値を入金し、上記いずれかの貸出操作手段の操作に基づいて所定数の有価価値を減算し、遊技媒体取扱装置から遊技媒体管理装置に対し、減算した有価価値に対応する遊技媒体を増加させる。そして、遊技者は遊技を行い、さらに遊技媒体が必要な場合には上記操作を繰り返し行う。その後、遊技の結果、所定数の遊技媒体を獲得し、遊技を終了する際には、上記いずれかの返却操作手段を操作することにより遊技媒体管理装置から遊技媒体取扱装置に対し、遊技媒体数を送信し、遊技媒体取扱装置はその遊技媒体数を記録した記録媒体を排出する。また、遊技媒体管理装置は遊技媒体数を送信したときに、自身が記憶する遊技媒体数をクリアする。遊技者は排出された記録媒体を景品交換するために景品カウンター等に持って行くか、又は、記録された遊技媒体に基づいて他の遊技台で遊技を行うために遊技台を移動する。

なお、上記例では、遊技媒体管理装置から全遊技媒体数を遊技媒体取扱装置に対して送信したが、遊技機又は遊技媒体取扱装置側で遊技者が所望する遊技媒体数のみを送信し、遊技者が所持する遊技媒体を分割して処理することとしてもよい。また、上記例では、遊技媒体取扱装置が記録媒体を排出することとしたが、現金又は現金等価物を排出するようにしてもよいし、携帯端末等に記憶させるようにしてもよい。また、遊技媒体取扱装置は遊技場の会員記録媒体を挿入可能とし、遊技媒体を会員記録媒体に貯留して、後日、該貯留された遊技媒体を用いて再遊技可能とするようにしてもよい。

また、遊技機又は遊技媒体取扱装置において、図示しない所定の操作手段を操作することにより遊技媒体取扱装置又は遊技媒体管理装置に対し、遊技媒体又は有価価値のデータ通信をロックするロック操作を実行可能としてもよい。その際には、ワンタイムパスワード等の遊技者にしか知り得ない情報を設定することや遊技機又は遊技媒体取扱装置に設けられた撮像手段により遊技者を記憶するようにしてもよい。

なお、遊技媒体管理装置は、上述のように、メダルレスでのみ遊技を可能とするものであってもよいし、物理的な遊技者の動作によって遊技媒体が投入され（掛けられ）、遊技媒体が払い出される形態、及び、メダルレスで遊技を可能とする形態の両方の形態で遊技を可能とするものであってもよい。後者の場合には、遊技媒体管理装置が、上述のセレクタ４６やホッパ装置ＨＰを直接的に制御する方式を採用することもできるし、これらが主制御回路（主制御基板７１）によって制御され、その制御結果が送信されることに基づいて、遊技者が遊技の用に供することができる遊技媒体の総数を電磁的方法により記録し且つ表示する制御を行い得る方式を採用することもできる。

また、上記例では、遊技媒体管理装置を、パチスロに適用する場合について説明しているが、例えば、遊技球を用いるスロットマシンや封入式遊技機においても同様に遊技媒体管理装置を設け、遊技者の遊技媒体が管理されるようにすることもできる。

上述した遊技媒体管理装置を設けた場合には、遊技媒体が物理的に遊技に供される場合に比べて、遊技機内部のセレクタ４６やホッパ装置ＨＰなどの装置を減らすことができ、遊技機の原価及び製造コストを削減できるのみならず、遊技者が直接遊技媒体に接触しないようにすることもでき、遊技環境が改善され、騒音も減らすことができるとともに、装置を減らしたことにより遊技機の消費電力を減らすことも可能になる。また、上述した遊技媒体管理装置を設けた場合には、遊技媒体や遊技媒体の投入口や払出口を介した不正行為を防止することができる。すなわち、上述した遊技媒体管理装置を設けた場合には、遊技機をとりまく種々の環境を改善可能な遊技機を提供することが可能になる。

［発明の要旨］
＜要旨１＞
メインＣＰＵに内蔵されたＲＡＭに対してバックアップ電源が接続され、バックアップ電源の配線にノイズ除去用コンデンサが接続されたものが特開２００６－１３６３４５号公報に提案されている。

従来の遊技機のように、バックアップ電源の配線に接続されたノイズ除去用コンデンサによってノイズ対策を行うことは一般的であるが、ノイズ除去用コンデンサの静電容量を超えた過電圧／電流によるノイズが発生した場合、ノイズを除去することができずに、バックアップ電源の配線の電圧が不定値となることで、ＲＡＭなどの記憶手段の記憶内容にメモリエラーなどの不具合が発生するおそれがある。

本発明は、このような課題を解決するためになされたもので、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
遊技の進行に関する制御を実行する制御部（マイクロプロセッサ９４）と、
前記制御部の電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記制御部及び前記電源管理部に電源電圧を供給するための第１電源供給部（電源回路１１１）と、
前記第１電源供給部から電源電圧が供給されない状態であっても前記制御部に電源電圧を供給する第２電源供給部（電解コンデンサＢ１）と、
前記第２電源供給部と前記制御部との間に配置され、前記第２電源供給部から供給された電源電圧を規制するための電源規制手段と、を備え、
前記制御部は、
演算処理を行う演算処理手段（メインＣＰＵ）と、
前記演算処理手段がデータの読み書きを行う第１記憶手段（メインＲＡＭ）と、
前記演算処理手段が制御を行うためのデータが記憶された第２記憶手段（メインＲＯＭ）と、
前記第１電源供給部からの電源電圧の供給を受け付けるための第１電圧端子（ＶＣＣ）と、
前記第１記憶手段に記憶されたデータを維持するための電源電圧の供給を受け付けるための第２電圧端子（ＶＢＢ）と、を有し、
前記電源規制手段は、
前記第１電圧端子と前記第２電圧端子との間に設けられた整流作用素子（Ｄ１）と、
前記第２電圧端子とグランドとの間に設けられた第１フィルタ素子（Ｃ１）と、
前記第２電圧端子とグランドとの間に設けられた第２フィルタ素子（Ｚ１）と、を有し、
前記電源規制手段は、
前記第１電源供給部から電源電圧が供給されている場合は、前記第２電圧端子及び前記第２電源供給部に電源電圧を供給し、
前記第１電源供給部から電源電圧が供給されていない場合には、前記第２電源供給部から前記第２電圧端子に電源電圧を供給するが、前記第１電圧端子には電源電圧を供給せず、
前記第１フィルタ素子は、ノイズ成分を電荷として蓄積し、
前記第２フィルタ素子は、異常電圧をグランドに誘導する
構成を有している。

この構成により、本発明に係る遊技機は、第１電源供給部から電源電圧が供給されている場合は、第２電圧端子及び第２電源供給部に電源電圧を供給し、第１電源供給部から電源電圧が供給されていない場合には、第２電源供給部から第２電圧端子に電源電圧を供給するため、第１電源供給部から電源電圧が供給されなくなったとしても、第１記憶手段に記憶されたデータを維持するための電源電圧が第２電源供給部から供給されるため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

また、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導するため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

本発明によれば、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することができる。

＜要旨２＞
要旨１と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を実行する制御部（マイクロプロセッサ９４）と、
前記制御部の電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記制御部及び前記電源管理部に電源電圧を供給するための第１電源供給部（電源回路１１１）と、
前記第１電源供給部から電源電圧が供給されない状態であっても前記制御部に電源電圧を供給する第２電源供給部（電解コンデンサＢ１）と、
前記第２電源供給部と前記制御部との間に配置され、前記第２電源供給部から供給された電源電圧を規制するための電源規制手段と、を備え、
前記制御部は、
演算処理を行う演算処理手段（メインＣＰＵ）と、
前記演算処理手段がデータの読み書きを行う第１記憶手段（メインＲＡＭ）と、
前記演算処理手段が制御を行うためのデータが記憶された第２記憶手段（メインＲＯＭ）と、
前記第１電源供給部からの電源電圧の供給を受け付けるための第１電圧端子（ＶＣＣ）と、
前記第１記憶手段に記憶されたデータを維持するための電源電圧の供給を受け付けるための第２電圧端子（ＶＢＢ）と、を有し、
前記電源規制手段は、
前記第２電圧端子とグランドとの間に設けられた第１フィルタ素子（Ｃ１）と、
前記第２電圧端子とグランドとの間に設けられた第２フィルタ素子（Ｚ１）と、を有し、
前記第１電源供給部は、ハーネスを介することなく前記第１電圧端子及び前記第２電圧端子に接続され、
前記第２電源供給部は、ハーネスを介して前記第２電圧端子に接続され、
前記第２フィルタ素子は、異常電圧をグランドに誘導する
構成を有している。

この構成により、本発明に係る遊技機は、第１電源供給部から電源電圧が供給されている場合は、第２電圧端子及び第２電源供給部に電源電圧を供給し、第１電源供給部から電源電圧が供給されていない場合には、第２電源供給部から第２電圧端子に電源電圧を供給するため、第１電源供給部から電源電圧が供給されなくなったとしても、第１記憶手段に記憶されたデータを維持するための電源電圧が第２電源供給部から供給されるため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

また、本発明に係る遊技機は、第２電源供給部がハーネスを介して第２電圧端子に接続されるため、制御部と第２電源供給部とを別々の基板によって構成することができる。したがって、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧を別々の基板から供給させることができるため、制御部が実装された基板の回路を変更することなく、遊技機の機器仕様に応じて第２電源供給部の蓄電容量を変更することができる。このため、本発明の実施の形態に係る遊技機１は、機器仕様の異なる遊技機であっても制御部が実装された基板を共通で使用することができる。

また、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導するため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

なお、本発明に係る遊技機において、
前記第１フィルタ素子は、電荷を蓄積及び放出する受動素子により構成され、
前記第２フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されてもよい。

この構成により、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧のノイズ成分を第１フィルタ素子によって除去することができ、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することができる。

＜要旨３＞
要旨１と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を実行する制御部（マイクロプロセッサ９４）と、
前記制御部の電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記制御部及び前記電源管理部に電源電圧を供給するための第１電源供給部（電源回路１１１）と、
前記第１電源供給部から電源電圧が供給されない状態であっても前記制御部に電源電圧を供給する第２電源供給部（電解コンデンサＢ１）と、
前記第２電源供給部と前記制御部との間に配置され、前記第２電源供給部から供給された電源電圧を規制するための電源規制手段と、を備え、
前記制御部は、
演算処理を行う演算処理手段（メインＣＰＵ）と、
前記演算処理手段がデータの読み書きを行う第１記憶手段（メインＲＡＭ）と、
前記演算処理手段が制御を行うためのデータが記憶された第２記憶手段（メインＲＯＭ）と、
前記第１電源供給部からの電源電圧の供給を受け付けるための第１電圧端子（ＶＣＣ）と、
前記第１記憶手段に記憶されたデータを維持するための電源電圧の供給を受け付けるための第２電圧端子（ＶＢＢ）と、を有し、
前記電源規制手段は、前記第２電圧端子とグランドとの間に設けられたフィルタ素子（Ｚ１）を有し、
前記第１電源供給部は、ハーネスを介することなく前記第１電圧端子及び前記第２電圧端子に接続され、
前記第２電源供給部は、ハーネスを介して前記第２電圧端子に接続され、
前記フィルタ素子は、異常電圧をグランドに誘導する
構成を有している。

この構成により、本発明に係る遊技機は、第１電源供給部から電源電圧が供給されている場合は、第２電圧端子及び第２電源供給部に電源電圧を供給し、第１電源供給部から電源電圧が供給されていない場合には、第２電源供給部から第２電圧端子に電源電圧を供給するため、第１電源供給部から電源電圧が供給されなくなったとしても、第１記憶手段に記憶されたデータを維持するための電源電圧が第２電源供給部から供給されるため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

また、本発明に係る遊技機において、第２電源供給部は、ハーネスを介して第２電圧端子に接続されるため、制御部と第２電源供給部とを別々の基板によって構成することができる。したがって、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧を別々の基板から供給させることができるため、制御部が実装された基板の回路を変更することなく、遊技機の機器仕様に応じて第２電源供給部の蓄電容量を変更することができる。このため、本発明の実施の形態に係る遊技機１は、機器仕様の異なる遊技機であっても制御部が実装された基板を共通で使用することができる。

また、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導するため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

なお、本発明に係る遊技機において、
前記フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されてもよい。

この構成により、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することができる。

＜要旨４＞
要旨１と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を実行する制御部（マイクロプロセッサ９４）と、
前記制御部の電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記制御部及び前記電源管理部に電源電圧を供給するための第１電源供給部（電源回路１１１）と、
前記第１電源供給部から電源電圧が供給されない状態であっても前記制御部に電源電圧を供給する第２電源供給部（電解コンデンサＢ１）と、
前記第２電源供給部と前記制御部との間に配置され、前記第２電源供給部から供給された電源電圧を規制するための電源規制手段と、を備え、
前記制御部は、
演算処理を行う演算処理手段（メインＣＰＵ）と、
前記演算処理手段がデータの読み書きを行う第１記憶手段（メインＲＡＭ）と、
前記演算処理手段が制御を行うためのデータが記憶された第２記憶手段（メインＲＯＭ）と、
前記第１電源供給部からの電源電圧の供給を受け付けるための第１電圧端子（ＶＣＣ）と、
前記第１記憶手段に記憶されたデータを維持するための電源電圧の供給を受け付けるための第２電圧端子（ＶＢＢ）と、を有し、
前記電源規制手段は、
前記第１電圧端子と前記第２電圧端子との間に設けられ、金属と半導体とが接合することによって生じるショットキー障壁を有して構成された整流作用素子（Ｄ１）と、
前記第２電圧端子とグランドとの間に設けられ、電荷を蓄積及び放出する受動素子により構成された第１フィルタ素子（Ｃ１）と、
前記第２電圧端子とグランドとの間に設けられ、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成された第２フィルタ素子（Ｚ１）と、を有し、
前記電源規制手段は、
前記第１電源供給部から電源電圧が供給されている場合は、前記第２電圧端子及び前記第２電源供給部に電源電圧を供給し、
前記第１電源供給部から電源電圧が供給されていない場合には、前記第２電源供給部から前記第２電圧端子に電源電圧を供給するが、前記第１電圧端子には前記ショットキー障壁により電源電圧を供給することなく、
前記第２フィルタ素子は、異常電圧が発生した場合には、異常電圧により発生した電荷をグランドに誘導する構成を有している。

この構成により、本発明に係る遊技機は、第１電源供給部から電源電圧が供給されている場合は、第２電圧端子及び第２電源供給部に電源電圧を供給し、第１電源供給部から電源電圧が供給されていない場合には、第２電源供給部から第２電圧端子に電源電圧を供給するため、第１電源供給部から電源電圧が供給されなくなったとしても、第１記憶手段に記憶されたデータを維持するための電源電圧が第２電源供給部から供給されるため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

また、本発明に係る遊技機は、第１記憶手段に記憶されたデータを維持するための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧により発生した電荷をグランドに誘導するため、第１記憶手段の記憶内容に不具合が発生することを防止することができる。

本発明によれば、記憶手段の記憶内容に不具合が発生することを防止することができる遊技機を提供することができる。

＜要旨５＞
電源基板の電源監視回路のＮＭＩ（Non-Maskable Interrupt）信号ラインにノイズ除去フィルタ回路が設置され、ＣＰＵのＮＭＩ端子に接続されているものが特開２００１－１２０７３７号公報に提案されている。

このような、従来の遊技機は、ＮＭＩにノイズ除去フィルタが設置されているものの、電源監視ＩＣやリセットＩＣにはノイズ対策がされておらず、これらのＩＣがノイズにより誤動作することで、誤ってリセット信号が発生して遊技機が安定して動作できない不具合が発生するおそれがある。

本発明は、このような課題を解決するためになされたもので、安定して動作する遊技機を提供することを目的とする。

本発明に係る遊技機は、
遊技の進行に関する制御を実行する制御部（マイクロプロセッサ９４）と、
前記制御部の電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記制御部及び前記電源管理部に電源電圧を供給するための第１電源供給部（電源回路１１１）と、を備え、
前記電源管理部は、
前記制御部のリセット端子（ＸＳＲＳＴ）に接続されたリセット出力端子（ＲＥＳＥＴ）と、
前記制御部の外部割込端子（ＸＩＮＴ）に接続された割込信号出力端子（ＯＵＴ）と、
前記第１電源供給部から供給される電源電圧に基づいた第１電圧が第１の基準電圧を越えた場合に前記リセット出力端子からリセット信号を出力するリセット出力手段（電源管理ＩＣ１１２）と、
前記第１電源供給部から供給される電源電圧に基づいた第２電圧が第２の基準電圧を下回った場合に割込信号出力端子から割込信号を出力する割込信号出力手段（電源管理ＩＣ１１２）と、
前記第１電圧を監視するための第１電圧ラインに接続された第１電圧監視端子（ＶＳＢ）と、
前記第２電圧を監視するための第２電圧ラインに接続された第２電圧監視端子（ＶＳＣ）と、
前記電源管理部を動作させるために前記第１電圧ラインに接続された電源端子（ＶＣＣ）と、
前記電源管理部を動作させるためにグランドラインに接続されたグランド端子（ＧＮＤ）と、
前記電源端子と前記グランド端子との間に設けられた第１フィルタ素子（Ｃ２）及び、第２フィルタ素子（Ｚ２）と、を有し、
前記第１フィルタ素子は、前記第１電圧ラインのノイズ成分を電荷として蓄積し、
前記第２フィルタ素子は、異常電圧を前記グランドラインに誘導することによって、前記第１電圧ラインに異常電圧が発生した場合に、前記電源管理部に前記リセット出力端子から前記リセット信号を出力させない
構成を有している。

この構成により、本発明に係る遊技機は、電源管理部を動作させるための電源電圧のノイズ成分を第１フィルタ素子によって除去し、電源管理部を動作させるための電源電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導するため、電源管理部が誤動作してリセット出力端子からリセット信号を出力することを防止する。したがって、本発明に係る遊技機は、安定して動作する。

なお、本発明に係る遊技機において、
前記第１フィルタ素子は、電荷を蓄積及び放出する受動素子により構成され、
前記第２フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されてもよい。

この構成により、本発明に係る遊技機は、電源管理部を動作させるための電圧のノイズ成分を第１フィルタ素子によって除去することができ、電源管理部を動作させるための電圧が異常電圧となった場合には、第２フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、安定して動作する遊技機を提供することができる。

＜要旨６＞
要旨５と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を実行する制御部（マイクロプロセッサ９４）と、
前記制御部の電源を管理するための電源管理部（電源管理ＩＣ１１２）と、
前記制御部及び前記電源管理部に電源電圧を供給するための第１電源供給部（電源回路１１１）と、を備え、
前記電源管理部は、
前記制御部のリセット端子（ＸＳＲＳＴ）に接続されたリセット出力端子（ＲＥＳＥＴ）と、
前記制御部の外部割込端子（ＸＩＮＴ）に接続された割込信号出力端子（ＯＵＴ）と、
前記第１電源供給部から供給される電源電圧に基づいた第１電圧が第１の基準電圧を越えた場合に前記リセット出力端子からリセット信号を出力するリセット出力手段（電源管理ＩＣ１１２）と、
前記第１電源供給部から供給される電源電圧に基づいた第２電圧が第２の基準電圧を下回った場合に割込信号出力端子から割込信号を出力する割込信号出力手段（電源管理ＩＣ１１２）と、
前記第１電圧を監視するための第１電圧ラインに接続された第１電圧監視端子（ＶＳＢ）と、
前記第２電圧を監視するための第２電圧ラインに接続された第２電圧監視端子（ＶＳＣ）と、
前記電源管理部を動作させるために前記第１電圧ラインに接続された電源端子（ＶＣＣ）と、
前記電源管理部を動作させるためにグランドラインに接続されたグランド端子（ＧＮＤ）と、
前記電源端子と前記グランド端子との間に設けられたフィルタ素子（Ｚ２）と、を有し、
前記フィルタ素子は、異常電圧を前記グランドラインに誘導することによって、前記第１電圧ラインに異常電圧が発生した場合に、前記電源管理部に前記リセット出力端子から前記リセット信号を出力させない
構成を有している。

この構成により、本発明に係る遊技機は、電源管理部を動作させるための電源電圧が異常電圧となった場合には、フィルタ素子によって異常電圧をグランドに誘導するため、電源管理部が誤動作してリセット出力端子からリセット信号を出力することを防止する。したがって、本発明に係る遊技機は、安定して動作する。

なお、本発明に係る遊技機において、
前記フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されてもよい。

この構成により、本発明に係る遊技機は、電源管理部を動作させるための電圧が異常電圧となった場合には、フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、安定して動作する遊技機を提供することができる。

＜要旨７＞
外部集中端子板のフォトリレー回路の出力側に並列で接続されたバリスタでフォトリレー回路内のモスＦＥＴを異常電圧から保護するものが特開２０１５－０１６２５９号公報に提案されている。

このような従来の遊技機は、バリスタを用いて異常電圧から光デバイスを保護することはできても、異常電圧とはならないノイズから光デバイスの動作を保護することができないため、光デバイスが誤動作し、光デバイスから出力される信号の信頼性が低くなってしまうおそれがある。

本発明は、このような課題を解決するためになされたもので、光デバイスから出力される信号の信頼性を向上させることができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
遊技の進行に関する制御を行う制御部（マイクロプロセッサ９４）と、
前記制御部に接続される複数の検知部（ＢＥＴスイッチ６２及びスタートスイッチ６４等）と、
前記制御部と複数の前記検知部とを接続するための接続部（主中継基板５５）と、を備え、
前記接続部は、
複数の前記検知部からの検知信号を入力するための光デバイスよりなる信号入力部（光通信受信用コネクタ１０１）と、
前記信号入力部に接続され前記制御部に検知信号を出力するための信号出力部（ポート入出力ＩＣ１０３）と、
前記信号入力部及び前記信号出力部を動作させるための電源ライン及びグランドラインと、
前記電源ラインのノイズを除去するための３端子を有する第１フィルタ素子（Ｌ２）及び第２フィルタ素子（Ｌ１）と、
前記電源ラインのノイズを除去するための２端子を有する第３フィルタ素子（Ｃ１２）、第４フィルタ素子（Ｃ１３）、及び、第５フィルタ素子（Ｚ１１）と、を有し、
前記信号入力部は、
電源電圧を入力するための電源端子（ＶＣＣ）及びグランド端子（ＧＮＤ）と、
前記信号出力部に入力した検知信号を出力するための出力端子（ＶＯ）と、を有し、
前記第１フィルタ素子及び前記第２フィルタ素子は、第１端子、第２端子及び第３端子を有し、
前記第３フィルタ素子、前記第４フィルタ素子、及び、前記第５フィルタ素子は、第１端子及び第２端子を有し、
前記信号入力部の前記電源端子は、前記第１フィルタ素子の前記第１端子に接続され、
前記第１フィルタ素子の前記第２端子は、前記第２フィルタ素子の前記第１端子に接続され、
前記第２フィルタ素子の前記第２端子と、前記第３フィルタ素子の前記第１端子と、前記第４フィルタ素子の前記第１端子と、前記第５フィルタ素子の前記第１端子とは、前記電源ラインに接続され、
前記第１フィルタ素子の前記第３端子と、前記第２フィルタ素子の前記第３端子と、前記第３フィルタ素子の前記第２端子と、前記第４フィルタ素子の前記第２端子と、前記第５フィルタ素子の前記第２端子とは、前記グランドラインに接続されている
構成を有している。

この構成により、本発明に係る遊技機は、光デバイスの電源電圧のノイズ成分を複数のフィルタ素子により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止するため、光デバイスから出力される信号の信頼性を向上させることができる。

なお、本発明に係る遊技機において、
前記第１フィルタ素子及び前記第２フィルタ素子は、２つのフェライトとコンデンサが結合されることで構成され、
前記第５フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されていてもよい。

この構成により、本発明に係る遊技機は、各第１フィルタ素子及び第２フィルタ素子の２つのフェライトが共振抑制部品として機能するため、第３フィルタ素子及び第４フィルタ素子との間の反共振を抑制することができ、信号入力部を動作させるための電圧が異常電圧となった場合には、第５フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、光デバイスから出力される信号の信頼性を向上させることができる遊技機を提供することができる。

＜要旨８＞
要旨７と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を行う制御部（マイクロプロセッサ９４）と、
前記制御部に接続される複数の検知部（ＢＥＴスイッチ６２及びスタートスイッチ６４等）と、
前記制御部と複数の前記検知部とを接続するための接続部（主中継基板５５）と、を備え、
前記接続部は、
複数の前記検知部からの検知信号を入力するための光デバイスよりなる信号入力部（光通信受信用コネクタ１０１）と、
前記信号入力部に接続され前記制御部に検知信号を出力するための信号出力部（ポート入出力ＩＣ１０３）と、
前記信号入力部及び前記信号出力部を動作させるための電源ライン及びグランドラインと、
前記電源ラインのノイズを除去するための３端子を有する第１フィルタ素子（Ｌ２）及び第２フィルタ素子（Ｌ１）と、
前記電源ラインのノイズを除去するための２端子を有する第３フィルタ素子（Ｃ１２）、第４フィルタ素子（Ｃ１３）、及び、第５フィルタ素子（Ｚ１１）と、を有し、
前記信号入力部は、
電源電圧を入力するための電源端子（ＶＣＣ）及びグランド端子（ＧＮＤ）と、
前記信号出力部に入力した検知信号を出力するための出力端子（ＶＯ）と、を有し、
前記信号出力部は、前記信号入力部から出力された検知信号を入力するための入力端子（ＯＰＴ１１）を有し、
前記第１フィルタ素子及び前記第２フィルタ素子は、第１端子、第２端子及び第３端子を有し、
前記第３フィルタ素子、前記第４フィルタ素子、及び、前記第５フィルタ素子は、第１端子及び第２端子を有し、
前記信号入力部の前記電源端子は、前記第１フィルタ素子の前記第１端子に接続され、
前記第１フィルタ素子の前記第２端子は、前記第２フィルタ素子の前記第１端子に接続され、
前記第２フィルタ素子の前記第２端子と、前記第３フィルタ素子の前記第１端子と、前記第４フィルタ素子の前記第１端子と、前記第５フィルタ素子の前記第１端子とは、前記電源ラインに接続され、
前記第１フィルタ素子の前記第３端子と、前記第２フィルタ素子の前記第３端子と、前記第３フィルタ素子の前記第２端子と、前記第４フィルタ素子の前記第２端子と、前記第５フィルタ素子の前記第２端子とは、前記グランドラインに接続され、
前記信号入力部の出力端子と前記信号出力部の入力端子とを接続する信号ラインには、前記信号ラインのノイズを除去するための第６フィルタ素子（Ｌ１）が設けられている
構成を有している。

この構成により、本発明に係る遊技機は、光デバイスの電源電圧のノイズ成分を複数のフィルタ素子により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止するため、光デバイスから出力される信号の信頼性を向上させることができる。

また、本発明に係る遊技機は、光デバイスから出力された検知信号のノイズを第６フィルタ素子により除去するため、光デバイスから出力される信号の信頼性を向上させることができる。

なお、本発明に係る遊技機において、
前記第１フィルタ素子及び前記第２フィルタ素子は、２つのフェライトとコンデンサが結合されることで構成され、
前記第５フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成され、
前記第６フィルタ素子は、フェライトにより構成されていてもよい。

この構成により、本発明に係る遊技機は、各第１フィルタ素子及び第２フィルタ素子の２つのフェライトが共振抑制部品として機能するため、第３フィルタ素子及び第４フィルタ素子との間の反共振を抑制することができ、信号入力部を動作させるための電圧が異常電圧となった場合には、第５フィルタ素子によって異常電圧をグランドに誘導することができる。また、本発明に係る遊技機は、光デバイスから出力された検知信号のノイズをフェライトにより除去することができる。

本発明によれば、光デバイスから出力される信号の信頼性を向上させることができる遊技機を提供することができる。

＜要旨９＞
要旨７と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を行う制御部（マイクロプロセッサ９４）と、
前記制御部に接続される複数の検知部（ＢＥＴスイッチ６２及びスタートスイッチ６４等）と、
前記制御部と複数の前記検知部とを接続するための接続部（主中継基板５５）と、を備え、
前記接続部は、
複数の前記検知部からの検知信号を入力するための光デバイスよりなる信号入力部（光通信受信用コネクタ１０１）と、
前記信号入力部に接続され前記制御部に検知信号を出力するための信号出力部（ポート入出力ＩＣ１０３）と、
前記信号入力部及び前記信号出力部を動作させるための電源ライン及びグランドラインと、
前記電源ラインのノイズを除去するための３端子を有する第１フィルタ素子（Ｌ２）及び第２フィルタ素子（Ｌ１）と、
前記電源ラインのノイズを除去するための２端子を有する第３フィルタ素子（Ｚ１１）を有し、
前記信号入力部は、
電源電圧を入力するための電源端子（ＶＣＣ）を有し、
前記第１フィルタ素子及び前記第２フィルタ素子は、第１端子、第２端子及び第３端子を有し、
前記第３フィルタ素子は、第１端子及び第２端子を有し、
前記信号入力部の前記電源端子は、前記第１フィルタ素子の前記第１端子に接続され、
前記第１フィルタ素子の前記第２端子は、前記第２フィルタ素子の前記第１端子に接続され、
前記第２フィルタ素子の前記第２端子と、前記第３フィルタ素子の前記第１端子とは、前記電源ラインに接続され、
前記第１フィルタ素子の前記第３端子と、前記第２フィルタ素子の前記第３端子と、前記第３フィルタ素子の前記第２端子とは、前記グランドラインに接続されている
構成を有している。

この構成により、本発明に係る遊技機は、光デバイスの電源電圧のノイズ成分を複数のフィルタ素子により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止するため、光デバイスから出力される信号の信頼性を向上させることができる。

なお、本発明に係る遊技機において、
前記第１フィルタ素子及び前記第２フィルタ素子は、２つのフェライトとコンデンサが結合されることで構成され、
前記第３フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されていてもよい。

この構成により、本発明に係る遊技機は、各第１フィルタ素子及び第２フィルタ素子の２つのフェライトが共振抑制部品として機能するため、第１フィルタ素子及び第２フィルタ素子間の反共振を抑制することができ、信号入力部を動作させるための電圧が異常電圧となった場合には、第３フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、光デバイスから出力される信号の信頼性を向上させることができる遊技機を提供することができる。

＜要旨１０＞
要旨７と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を行う制御部（マイクロプロセッサ９４）と、
前記制御部に接続される複数の検知部（ＢＥＴスイッチ６２及びスタートスイッチ６４等）と、
前記制御部と複数の前記検知部とを接続するための接続部（主中継基板５５）と、を備え、
前記接続部は、
複数の前記検知部からの検知信号を入力するための光デバイスよりなる信号入力部（光通信受信用コネクタ１０１）と、
前記信号入力部に接続され前記制御部に検知信号を出力するための信号出力部（ポート入出力ＩＣ１０３）と、
前記信号入力部及び前記信号出力部を動作させるための電源ライン及びグランドラインと、
前記電源ラインのノイズを除去するための３端子を有する第１フィルタ素子（Ｌ２）及び第２フィルタ素子（Ｌ１）と、
前記電源ラインのノイズを除去するための２端子を有する第３フィルタ素子（Ｃ１２）、第４フィルタ素子（Ｃ１３）、及び、第５フィルタ素子（Ｚ１１）と、
前記信号入力部に電源電圧を供給するための第１電源供給部（５Ｖ）と、
前記第１電源供給部から電源電圧が供給されない状態であっても前記信号入力部に電源電圧を供給する第２電源供給部（ＣＰ１）と、を有し、
前記信号入力部は、
電源電圧を入力するための電源端子（ＶＣＣ）及びグランド端子（ＧＮＤ）と、
前記信号出力部に入力した検知信号を出力するための出力端子（ＶＯ）と、を有し、
前記第１フィルタ素子及び前記第２フィルタ素子は、第１端子、第２端子及び第３端子を有し、
前記第３フィルタ素子、前記第４フィルタ素子、及び、前記第５フィルタ素子は、第１端子及び第２端子を有し、
前記信号入力部の前記電源端子は、前記第１フィルタ素子の前記第１端子に接続され、
前記第１フィルタ素子の前記第２端子は、前記第２フィルタ素子の前記第１端子に接続され、
前記第２フィルタ素子の前記第２端子と、前記第３フィルタ素子の前記第１端子と、前記第４フィルタ素子の前記第１端子と、前記第５フィルタ素子の前記第１端子とは、前記電源ラインに接続され、
前記第１フィルタ素子の前記第３端子と、前記第２フィルタ素子の前記第３端子と、前記第３フィルタ素子の前記第２端子と、前記第４フィルタ素子の前記第２端子と、前記第５フィルタ素子の前記第２端子とは、前記グランドラインに接続されている
構成を有している。

この構成により、本発明に係る遊技機は、光デバイスの電源電圧のノイズ成分を複数のフィルタ素子により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止するため、光デバイスから出力される信号の信頼性を向上させることができる。

また、本発明に係る遊技機は、第１電源供給部から電源電圧が供給されない状態であっても信号入力部に電源電圧を供給する第２電源供給部を有することにより、第１電源供給部から電源電圧が供給されなくなった場合に、信号入力部の動作を安定して終了させることができる。

なお、本発明に係る遊技機において、
前記第１フィルタ素子及び前記第２フィルタ素子は、２つのフェライトとコンデンサが結合されることで構成され、
前記第５フィルタ素子は、印加する電圧により抵抗値が変化する非直線性抵抗素子により構成されていてもよい。

この構成により、本発明に係る遊技機は、各第１フィルタ素子及び第２フィルタ素子の２つのフェライトが共振抑制部品として機能するため、第３フィルタ素子及び第４フィルタ素子との間の反共振を抑制することができ、信号入力部を動作させるための電圧が異常電圧となった場合には、第５フィルタ素子によって異常電圧をグランドに誘導することができる。

本発明によれば、光デバイスから出力される信号の信頼性を向上させることができる遊技機を提供することができる。

＜要旨１１＞
要旨７と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を行う制御部（マイクロプロセッサ９４）と、
前記制御部に接続される複数の検知部（ＢＥＴスイッチ６２及びスタートスイッチ６４等）と、
前記制御部と複数の前記検知部とを接続するための接続部（主中継基板５５）と、を備え、
前記接続部は、
複数の前記検知部からの検知信号を入力するための光デバイスよりなる信号入力部（光通信受信用コネクタ１０１）と、
前記信号入力部に接続され前記制御部に検知信号を出力するための信号出力部（ポート入出力ＩＣ１０３）と、
前記信号入力部及び前記信号出力部を動作させるための電源ライン及びグランドラインと、
前記電源ラインのノイズを除去する複数のフィルタ素子と、
前記電源ラインの異常電圧をグランドに誘導する異常電圧誘導素子（Ｌ２、Ｌ１、Ｃ１２、Ｃ１３）と、を有し、
前記複数のフィルタ素子は、フェライトを有するフィルタ素子（Ｌ２、Ｌ１）を含む
構成を有している。

この構成により、本発明に係る遊技機は、光デバイスの電源電圧のノイズ成分を複数のフィルタ素子により広い周波数帯域にわたって除去することによって、光デバイスが誤動作することを防止するため、光デバイスから出力される信号の信頼性を向上させることができる。

また、本発明に係る遊技機は、フェライトによって、複数のフィルタ素子間の反共振を抑制するため、光デバイスの電源電圧のノイズ成分を広い周波数帯域にわたって余すところなく除去することができる。

本発明によれば、光デバイスから出力される信号の信頼性を向上させることができる遊技機を提供することができる。

＜要旨１２＞
サブ画面表示装置の液晶制御基板の信号線にバリスタ、双方向ツェナーダイオード及びフェライトビーズが設けられてノイズ対策を行うものが特開２０１６－０１６２９８号公報に提案されている。

このような従来の遊技機は、信号線にノイズ対策が施されているが、その信号線が接続されたＩＣにノイズが入った場合にＩＣが誤動作し、ＩＣの誤動作により表示装置に表示されている画像が乱れるおそれがある。

したがって、上述した従来の技術をサウンド用のＩＣに適用した場合には、再生中のサウンドが途切れたり、再生中のサウンドの音程が狂ったりしてしまい、再生するサウンドの音質が劣化してしまうおそれがある。

本発明は、このような課題を解決するためになされたもので、再生するサウンドの音質が劣化することを防止することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
電気信号を物理振動に変換するスピーカ部（下部左サブウーファＤＤ２５Ｌ）と、
前記スピーカ部に接続され音源データを前記電気信号に変換する音源変換部（アンプ基板８１）と、
前記音源変換部に前記音源データを出力する制御部（副制御基板７２）と、を備え、
前記音源変換部は、
前記制御部からの前記音源データを入力して前記電気信号に変換する音源変換手段（サウンドＩＣ１６１）と、
前記音源変換手段を動作させるための電源ライン及びグランドラインと、
前記音源変換手段をリセットさせるためのリセットラインと、
入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させ、且つ、信号を反転させて出力端子から出力する第１シュミットトリガインバータ（ＩＣ１－４）及び第２シュミットトリガインバータ（ＩＣ１－３）と、
前記リセットラインと前記グランドラインとの間に設けられた第１フィルタ素子（Ｃ５２）及び、第２フィルタ素子（Ｚ５１）と、を有し、
前記音源変換手段は、
前記リセットラインが接続されたリセット端子（ＰＤＮ）を有し、
前記リセット端子は、前記第１シュミットトリガインバータの出力端子に接続され、
前記第１シュミットトリガインバータの入力端子は、前記第２シュミットトリガインバータの出力端子に接続され、
前記第２シュミットトリガインバータの入力端子は、前記リセットラインと、前記第１フィルタ素子と、前記第２フィルタ素子とに接続され、
前記第２フィルタ素子は、前記リセットラインに異常電圧が発生した場合に、発生した異常電圧を前記グランドラインに誘導することによって、前記音源変換手段をリセットさせない
構成を有する。

この構成により、本発明に係る遊技機は、音源変換手段をリセットさせるためのリセットラインに設けられた第１シュミットトリガインバータ、第２シュミットトリガインバータ、第１フィルタ素子及び第２フィルタ素子によって、ノイズの影響によって音源変換手段がリセットされることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

本発明によれば、再生するサウンドの音質が劣化することを防止することができる遊技機を提供することができる。

＜要旨１３＞
要旨１２と同様な課題を解決するため、本発明に係る遊技機は、
電気信号を物理振動に変換するスピーカ部（下部左サブウーファＤＤ２５Ｌ）と、
前記スピーカ部に接続され音源データを前記電気信号に変換する音源変換部（アンプ基板８１）と、
前記音源変換部に前記音源データを出力する制御部（副制御基板７２）と、を備え、
前記音源変換部は、
前記制御部からの前記音源データを入力して前記電気信号に変換する音源変換手段（サウンドＩＣ１６１）と、
前記音源変換手段を動作させるための電源ライン及びグランドラインと、
前記音源変換手段をリセットさせるためのリセットラインと、
入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させ、且つ、信号を反転させて出力端子から出力する第１シュミットトリガインバータ（ＩＣ１－４）及び第２シュミットトリガインバータ（ＩＣ１－３）と、
前記リセットラインと前記グランドラインとの間に設けられたフィルタ素子（Ｚ５１）と、を有し、
前記音源変換手段は、
前記リセットラインが接続されたリセット端子（ＰＤＮ）を有し、
前記リセット端子は、前記第１シュミットトリガインバータの出力端子に接続され、
前記第１シュミットトリガインバータの入力端子は、前記第２シュミットトリガインバータの出力端子に接続され、
前記第２シュミットトリガインバータの入力端子は、前記リセットラインと、前記フィルタ素子とに接続され、
前記フィルタ素子は、前記リセットラインに異常電圧が発生した場合に、発生した異常電圧を前記グランドラインに誘導することによって、前記音源変換手段をリセットさせない
構成を有する。

この構成により、本発明に係る遊技機は、音源変換手段をリセットさせるためのリセットラインに設けられた第１シュミットトリガインバータ、第２シュミットトリガインバータ及びフィルタ素子によって、ノイズの影響によって音源変換手段がリセットされることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

本発明によれば、再生するサウンドの音質が劣化することを防止することができる遊技機を提供することができる。

＜要旨１４＞
要旨１２と同様な課題を解決するため、本発明に係る遊技機は、
電気信号を物理振動に変換するスピーカ部（下部左サブウーファＤＤ２５Ｌ）と、
前記スピーカ部に接続され音源データを前記電気信号に変換する音源変換部（アンプ基板８１）と、
前記音源変換部に前記音源データを出力する制御部（副制御基板７２）と、を備え、
前記音源変換部は、
前記制御部からの前記音源データを入力して前記電気信号に変換する音源変換手段（サウンドＩＣ１６１）と、
前記音源変換手段を動作させるための電源ライン及びグランドラインと、
前記音源変換手段をリセットさせるためのリセットラインと、
前記リセットラインと前記グランドラインとの間に設けられたフィルタ素子（Ｚ５１）と、を有し、
前記フィルタ素子は、前記リセットラインに異常電圧が発生した場合に、発生した異常電圧を前記グランドラインに誘導することによって、前記音源変換手段をリセットさせない
構成を有する。

この構成により、本発明に係る遊技機は、音源変換手段をリセットさせるためのリセットラインに設けられたフィルタ素子によって、異常電圧の影響によって音源変換手段がリセットされることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

本発明によれば、再生するサウンドの音質が劣化することを防止することができる遊技機を提供することができる。

＜要旨１５＞
要旨１２と同様な課題を解決するため、本発明に係る遊技機は、
電気信号を物理振動に変換するスピーカ部（下部左サブウーファＤＤ２５Ｌ）と、
前記スピーカ部に接続され音源データを前記電気信号に変換する音源変換部（アンプ基板８１）と、
前記音源変換部に前記音源データを出力する制御部（副制御基板７２）と、を備え、
前記音源変換部は、
前記制御部からの前記音源データを入力して前記電気信号に変換する音源変換手段（サウンドＩＣ１６１）と、
前記音源変換手段を動作させるための電源ライン及びグランドラインと、
前記音源データを伝送するためのデータラインと、
前記音源変換手段をリセットさせるためのリセットラインと、
入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させ、且つ、信号を反転させて出力端子から出力する第１シュミットトリガインバータ（ＩＣ１－４）及び第２シュミットトリガインバータ（ＩＣ１－３）と、
前記リセットラインと前記グランドラインとの間に設けられた第１フィルタ素子（Ｃ５２）及び、第２フィルタ素子（Ｚ５１）と、
前記データラインと前記グランドラインとの間に設けられた第３フィルタ素子（ローパスフィルタ１６３）と、
前記データライン上に配置された第４フィルタ素子（ＦＢ１）及び第５フィルタ素子（ＦＢ２）と、
入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させ、且つ、信号を反転させて出力端子から出力する第３シュミットトリガインバータ（ＩＣ－２）及び第４シュミットトリガインバータ（ＩＣ－１）と、を有し、
前記音源変換手段は、
前記リセットラインが接続されたリセット端子（ＰＤＮ）と、
前記データラインが接続されたデータ入力端子（ＲＸ０）と、を有し、
前記リセット端子は、前記第１シュミットトリガインバータの出力端子に接続され、
前記第１シュミットトリガインバータの入力端子は、前記第２シュミットトリガインバータの出力端子に接続され、
前記第２シュミットトリガインバータの入力端子は、前記リセットラインと、前記第１フィルタ素子と、前記第２フィルタ素子とに接続され、
前記データ入力端子は、前記第３シュミットトリガインバータの出力端子に接続され、
前記第３シュミットトリガインバータの入力端子は、前記第４シュミットトリガインバータの出力端子に接続され、
前記第４シュミットトリガインバータの入力端子は、前記第４フィルタ素子の第１端子に接続され、
前記第４フィルタ素子の第２端子は、前記第５フィルタ素子の第１端子に接続され、
前記第５フィルタ素子の第２端子は、前記データラインと、前記第３フィルタ素子とに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、音源変換手段をリセットさせるためのリセットラインに設けられた第１シュミットトリガインバータ、第２シュミットトリガインバータ、第１フィルタ素子及び第２フィルタ素子によって、ノイズの影響によって音源変換手段がリセットされることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

また、本発明に係る遊技機は、音源データを伝送するためのデータラインに設けられた第３シュミットトリガインバータ、第４シュミットトリガインバータ、第３フィルタ素子、第４フィルタ素子及び第５フィルタ素子によって、音源変換手段にノイズの影響を受けた音源データが伝送されることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

本発明によれば、再生するサウンドの音質が劣化することを防止することができる遊技機を提供することができる。

＜要旨１６＞
要旨１２と同様な課題を解決するため、本発明に係る遊技機は、
電気信号を物理振動に変換するスピーカ部（下部左サブウーファＤＤ２５Ｌ）と、
前記スピーカ部に接続され音源データを前記電気信号に変換する音源変換部（アンプ基板８１）と、
前記音源変換部に前記音源データを出力する制御部（副制御基板７２）と、を備え、
前記音源変換部は、
前記制御部からの前記音源データを入力して前記電気信号に変換する音源変換手段（サウンドＩＣ１６１）と、
前記音源変換手段によって変換された電気信号を増幅する増幅手段（デジタルアンプＩＣ１６２）と、
前記音源変換手段及び増幅手段を動作させるための電源ライン及びグランドラインと、
前記音源変換手段をリセットさせるための第１リセットラインと、
入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させ、且つ、信号を反転させて出力端子から出力する第１シュミットトリガインバータ（ＩＣ１－４）及び第２シュミットトリガインバータ（ＩＣ１－３）と、
前記第１リセットラインと前記グランドラインとの間に設けられた第１フィルタ素子（Ｃ５２）及び、第２フィルタ素子（Ｚ５１）と、
前記増幅手段をリセットさせるための第２リセットラインと、
入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させ、且つ、信号を反転させて出力端子から出力する第３シュミットトリガインバータ（ＩＣ１－６）及び第４シュミットトリガインバータ（ＩＣ１－５）と、
前記第２リセットラインと前記グランドラインとの間に設けられた第３フィルタ素子及び、第４フィルタ素子と、を有し、
前記音源変換手段は、
前記第１リセットラインが接続されたリセット端子（ＰＤＮ）を有し、
前記リセット端子は、前記第１シュミットトリガインバータの出力端子に接続され、
前記第１シュミットトリガインバータの入力端子は、前記第２シュミットトリガインバータの出力端子に接続され、
前記第２シュミットトリガインバータの入力端子は、前記第１リセットラインと、前記第１フィルタ素子と、前記第２フィルタ素子とに接続され、
前記増幅手段は、
前記第２リセットラインが接続された第２リセット端子を有し、
前記第２リセット端子は、前記第３シュミットトリガインバータの出力端子に接続され、
前記第３シュミットトリガインバータの入力端子は、前記第４シュミットトリガインバータの出力端子に接続され、
前記第４シュミットトリガインバータの入力端子は、前記第２リセットラインと、前記第３フィルタ素子と、前記第４フィルタ素子とに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、音源変換手段をリセットさせるための第１リセットラインに設けられた第１シュミットトリガインバータ、第２シュミットトリガインバータ、第１フィルタ素子及び第２フィルタ素子によって、ノイズの影響によって音源変換手段がリセットされることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

また、本発明に係る遊技機は、増幅手段をリセットさせるための第２リセットラインに設けられた第３シュミットトリガインバータ、第４シュミットトリガインバータ、第３フィルタ素子及び第４フィルタ素子によって、ノイズの影響によって増幅手段がリセットされることを防止するため、再生するサウンドの音質が劣化することを防止することができる。

本発明によれば、再生するサウンドの音質が劣化することを防止することができる遊技機を提供することができる。

＜要旨１７＞
主制御用のＣＰＵと表示制御装置とが光通信によって接続され、主制御用のＣＰＵに表示制御装置を制御させるものが特開２００５－１８５８６８号公報に提案されている。

このような従来の遊技機は、通信を導線から光通信に換えることで、伝送ライン自体はノイズに強くなるが、受信する受光デバイス（以下、単に「光デバイス」という）自体がノイズに強いわけではなく、光デバイスの駆動電圧にノイズが乗ることによって、光デバイスが誤動作し、その結果、通信異常が発生するおそれがある。

本発明は、このような課題を解決するためになされたもので、通信異常が発生することを防止することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
遊技の進行に関する制御を行う主制御部（主制御基板７１）と、
演出に関する制御を行う副制御部（副制御基板７２）と、
前記主制御部と前記副制御部とを中継する中継制御部（副中継基板６９）と、を備え、
前記中継制御部は、
前記主制御部からの光信号を受光して電気信号に変換して出力する光デバイスよりなる受光変換手段（光通信受信用コネクタ１３１）と、
前記受光変換手段からの前記電気信号を入力し、前記副制御部へと出力する入力信号出力手段（セキュリティ通信ＩＣ１３３）と、
前記受光変換手段及び前記入力信号出力手段を動作させるための電源ライン及びグランドラインと、
ノイズを除去するために３つの端子を有する第１フィルタ素子（ＦＬ１）と、
ノイズを除去するために２つの端子を有する第２フィルタ素子（Ｚ２１）及び第３フィルタ素子（Ｃ２１）と、を有し、
前記受光変換手段は、
受光した前記光信号を電気信号に変換する変換部と、
前記変換部により変換された前記電気信号を出力するための出力端子（ＶＯ）と、
前記電源ラインに接続するための電源端子（ＶＣＣ）と、
前記グランドラインに接続するためのグランド端子（ＧＮＤ）と、を有し、
前記受光変換手段の前記電源端子は、前記第１フィルタ素子の第１端子に接続され、
前記第１フィルタ素子の第２端子は、前記電源ラインに接続され、
前記第１フィルタ素子の第３端子は、前記グランドラインに接続され、
前記第２フィルタ素子の第１端子と、前記第３フィルタ素子の第１端子とは、前記受光変換手段の前記電源端子と、前記第１フィルタ素子の第１端子との間に接続され、
前記第２フィルタ素子の第２端子と、前記第３フィルタ素子の第２端子は、前記グランドラインに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、光デバイスの駆動電圧の広い帯域にわたるノイズ成分を複数のフィルタ素子によって除去することによって、光デバイスが誤動作することを防止するため、通信異常が発生することを防止することができる。

本発明によれば、通信異常が発生することを防止することができる遊技機を提供することができる。

＜要旨１８＞
要旨１７と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を行う主制御部（主制御基板７１）と、
演出に関する制御を行う副制御部（副制御基板７２）と、
前記主制御部と前記副制御部とを中継する中継制御部（副中継基板６９）と、を備え、
前記中継制御部は、
前記主制御部からの光信号を受光して電気信号に変換して出力する光デバイスよりなる受光変換手段（光通信受信用コネクタ１３１）と、
前記受光変換手段からの前記電気信号を入力し、前記副制御部へと出力する入力信号出力手段（セキュリティ通信ＩＣ１３３）と、
前記受光変換手段及び前記入力信号出力手段を動作させるための電源ライン及びグランドラインと、
ノイズを除去するために３つの端子を有する第１フィルタ素子（ＦＬ１）と、
ノイズを除去するために２つの端子を有する第２フィルタ素子（Ｚ２１）及び第３フィルタ素子（Ｃ２１）と、を有し、
前記受光変換手段は、
受光した前記光信号を電気信号に変換する変換部と、
前記変換部により変換された前記電気信号を出力するための出力端子（ＶＯ）と、
前記電源ラインに接続するための電源端子（ＶＣＣ）と、
前記グランドラインに接続するためのグランド端子（ＧＮＤ）と、を有し、
前記受光変換手段の前記電源端子は、前記第１フィルタ素子の第１端子に接続され、
前記第１フィルタ素子の第２端子は、前記電源ラインに接続され、
前記第１フィルタ素子の第３端子は、前記グランドラインに接続され、
前記第２フィルタ素子の第１端子と、前記第３フィルタ素子の第１端子とは、前記受光変換手段の前記電源端子と、前記第１フィルタ素子の第１端子との間に接続され、
前記第２フィルタ素子の第２端子と、前記第３フィルタ素子の第２端子は、前記グランドラインに接続され、
前記第２フィルタ素子は、前記受光変換手段の近傍に配置されている
構成を有する。

この構成により、本発明に係る遊技機は、光デバイスの駆動電圧の広い帯域にわたるノイズ成分を複数のフィルタ素子によって除去することによって、光デバイスが誤動作することを防止するため、通信異常が発生することを防止することができる。

また、本発明に係る遊技機は、第２フィルタ素子が受光変換手段の近傍に配置されていることによって、受光変換手段の電源端子にノイズ成分を除去した直後の駆動電圧を供給するため、ノイズ成分を除去した直後の安定した駆動電圧で光デバイスを駆動させることができる。

本発明によれば、通信異常が発生することを防止することができる遊技機を提供することができる。

＜要旨１９＞
要旨１７と同様な課題を解決するため、本発明に係る遊技機は、
遊技の進行に関する制御を行う主制御部（主制御基板７１）と、
演出に関する制御を行う副制御部（副制御基板７２）と、
前記主制御部と前記副制御部とを中継する中継制御部（副中継基板６９）と、を備え、
前記中継制御部は、
前記主制御部からの光信号を受光して電気信号に変換して出力する光デバイスよりなる受光変換手段（光通信受信用コネクタ１３１）と、
前記受光変換手段からの前記電気信号を入力し、前記副制御部へと出力する入力信号出力手段（セキュリティ通信ＩＣ１３３）と、
前記受光変換手段及び前記入力信号出力手段を動作させるための電源ライン及びグランドラインと、
ノイズを除去するために３つの端子を有する第１フィルタ素子（ＦＬ１）と、
ノイズを除去するために２つの端子を有する第２フィルタ素子（Ｚ２１）及び第３フィルタ素子（Ｃ２１）と、を有し、
前記受光変換手段は、
受光した前記光信号を電気信号に変換する変換部と、
前記変換部により変換された前記電気信号を出力するための出力端子（ＶＯ）と、
前記電源ラインに接続するための電源端子（ＶＣＣ）と、
前記グランドラインに接続するためのグランド端子（ＧＮＤ）と、を有し、
前記受光変換手段の前記電源端子は、前記第１フィルタ素子の第１端子に接続され、
前記第１フィルタ素子の第２端子は、前記電源ラインに接続され、
前記第１フィルタ素子の第３端子は、前記グランドラインに接続され、
前記第２フィルタ素子の第１端子と、前記第３フィルタ素子の第１端子とは、前記受光変換手段の前記電源端子と、前記第１フィルタ素子の第１端子との間に接続され、
前記第２フィルタ素子の第２端子と、前記第３フィルタ素子の第２端子は、前記グランドラインに接続され、
前記中継制御部は、入力端子に入力された信号の入力電位の変化に対応して出力状態にヒステリシスを持って変化させて出力端子から出力するシュミットトリガ回路（Ｓ１）を有し、
前記受光変換手段の前記出力端子は、前記シュミットトリガ回路の入力端子に接続され、
前記シュミットトリガ回路の出力端子は、前記入力信号出力手段の入力端子に接続されている
構成を有する。

この構成により、本発明に係る遊技機は、光デバイスの駆動電圧の広い帯域にわたるノイズ成分を複数のフィルタ素子によって除去することによって、光デバイスが誤動作することを防止するため、通信異常が発生することを防止することができる。

また、本発明に係る遊技機は、光デバイスより出力された電気信号のノイズをシュミットトリガ回路によって除去するため、入力信号出力手段において通信異常が検出されることを防止することができる。

本発明によれば、通信異常が発生することを防止することができる遊技機を提供することができる。

＜要旨２０＞
各種スイッチの状態を入力ポートを介してＣＰＵに入力して制御を行うものが特開２００９－２６１６６１号公報に提案されている。

このような従来の遊技機は、遊技者が操作するスタートスイッチやストップスイッチ等、遊技機に露出しているボタンなどの操作を検出するスイッチ類が外来ノイズを受けやすい状態にあるため、その外来ノイズによりサージ電圧が発生し入力ポートの許容電圧を越えることで入力ポートが壊れるおそれがある。

本発明は、このような課題を解決するためになされたもので、入力ポートを外来ノイズから保護することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
遊技者の操作を検出するための複数のスイッチ（１５２ｓ～１５７ｓ）と、
前記複数のスイッチに接続され制御を行う制御部（副中継基板６９）と、を備え、
前記制御部は、
前記複数のスイッチからの信号を入力するための入力ポートを構成する信号入力部（バッファＩＣ１５１）と、
過電圧を防止するための２つの端子を有する複数の過電圧防止素子（Ｚ４１～Ｚ４６）と、
前記信号入力部を動作させるための電源ライン及びグランドラインと、を有し、
前記信号入力部は、前記複数のスイッチに接続されて、前記複数のスイッチからの信号がそれぞれ入力される複数の信号入力端子（Ａ１～Ａ６）を有し、
前記複数のスイッチと、前記複数のスイッチにそれぞれ対応して接続された前記信号入力部の前記複数の信号入力端子とは、前記複数の過電圧防止素子の一方の端子にそれぞれ接続され、
前記過電圧防止素子の他方の端子は、前記グランドラインに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、複数のスイッチの検出状態を記憶するための入力ポートを構成する信号入力部の各入力端に過電圧防止素子を設けることにより、信号入力部の各入力端子の電源電圧が異常電圧となった場合には、各過電圧防止素子によって異常電圧をグランドに誘導するため、入力ポートを外来ノイズから保護することができる。

なお、本発明に係る遊技機において、
前記過電圧防止素子は、電圧依存抵抗器により構成され、過電圧が発生した場合に、抵抗値が変化することにより、前記信号入力部の前記複数の信号入力端子に前記過電圧を入力させない
構成としてもよい。

この構成により、本発明に係る遊技機は、外来ノイズによりスイッチから過電圧が発生した場合には、過電圧防止素子の抵抗値が低下して、スイッチから過電圧防止素子を介してグランドラインに電流が流れるようになるため、入力ポートに過電圧がかからないようにすることができる。

本発明によれば、入力ポートを外来ノイズから保護することができる遊技機を提供することができる。

＜要旨２１＞
要旨２０と同様な課題を解決するため、本発明に係る遊技機は、
遊技者の操作を検出するための複数のスイッチ（１５２ｓ～１５７ｓ）と、
前記複数のスイッチに接続され制御を行う制御部（副中継基板６９）と、を備え、
前記制御部は、
前記複数のスイッチからの信号を入力するための入力ポートを構成する信号入力部（バッファＩＣ１５１）と、
過電圧を防止するための２つの端子を有する複数の過電圧防止素子（Ｚ４１～Ｚ４６）と、
前記信号入力部を動作させるための電源ライン及びグランドラインと、を有し、
前記信号入力部は、前記複数のスイッチに接続されて、前記複数のスイッチからの信号がそれぞれ入力される複数の信号入力端子（Ａ１～Ａ６）を有し、
前記複数のスイッチと、前記複数のスイッチにそれぞれ対応して接続された前記信号入力部の前記複数の信号入力端子とは、前記複数の過電圧防止素子の一方の端子にそれぞれ接続され、
前記過電圧防止素子の他方の端子は、前記グランドラインに接続され、
前記複数のスイッチは、遊技者の操作を検出した場合、グランドレベルの信号を出力し、
前記信号入力部の複数の信号入力端子と前記複数のスイッチとの間には、ライン抵抗（Ｒ７～Ｒ１２）がそれぞれ設けられ、
前記複数のスイッチの出力側は、それぞれプルアップ（抵抗Ｒ１～Ｒ６を介する）されている
構成を有する。

この構成により、本発明に係る遊技機は、複数のスイッチの検出状態を記憶するための入力ポートを構成する信号入力部の各入力端に過電圧防止素子を設けることにより、信号入力部の各入力端子の電源電圧が異常電圧となった場合には、各過電圧防止素子によって異常電圧をグランドに誘導するため、入力ポートを外来ノイズから保護することができる。

また、本発明に係る遊技機は、遊技者の操作を検出した場合、複数のスイッチがグランドレベルの信号を出力し、信号入力部の複数の信号入力端子と複数のスイッチとの間に、ライン抵抗がそれぞれ設けられ、複数のスイッチの出力側がそれぞれプルアップされているため、遊技者の操作が検出されていないときに信号入力部の複数の信号入力端子に入力される信号のレベルを安定させることができる。

なお、本発明に係る遊技機において、
前記過電圧防止素子は、電圧依存抵抗器により構成され、過電圧が発生した場合に、抵抗値が変化することにより、前記信号入力部の前記複数の信号入力端子に前記過電圧を入力させない
構成としてもよい。

この構成により、本発明に係る遊技機は、外来ノイズによりスイッチから過電圧が発生した場合には、過電圧防止素子の抵抗値が低下して、スイッチから過電圧防止素子を介してグランドラインに電流が流れるようになるため、入力ポートに過電圧がかからないようにすることができる。

本発明によれば、入力ポートを外来ノイズから保護することができる遊技機を提供することができる。

＜要旨２２＞
要旨２０と同様な課題を解決するため、本発明に係る遊技機は、
遊技者が操作するための操作部（各種ボタン１５２～１５７）と、
前記操作部に接続され制御を行う制御部（副中継基板６９）と、を備え、
前記操作部は、操作に対応した複数のスイッチ（１５２ｓ～１５７ｓ）を有し、
前記制御部は、
前記複数のスイッチからの信号をそれぞれ入力するための信号入力部（バッファＩＣ１５１）と、
過電圧を防止するための２つの端子を有する複数の過電圧防止素子（Ｄ７１～Ｄ７６）と、
前記信号入力部を動作させるための電源ライン及びグランドラインと、
前記複数のスイッチのための第１の規定電圧を前記信号入力部のための第２の規定電圧に調整するための複数の調整器（抵抗Ｒ７１～Ｒ８２）と、を有し、
前記信号入力部は、前記複数のスイッチにそれぞれ接続されて前記複数のスイッチからの信号をそれぞれ入力する複数の信号入力端子（Ａ１～Ａ６）を有し、
前記制御部は、
前記複数のスイッチと、前記複数のスイッチに対応して接続された前記信号入力部の前記複数の信号入力端子のそれぞれに、前記過電圧防止素子の一方の端子が接続され、前記過電圧防止素子の他方の端子が前記電源ラインに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、複数のスイッチの検出状態を記憶するための入力ポートを構成する信号入力部の各入力端に過電圧防止素子を設けることにより、信号入力部の各入力端子の電源電圧が異常電圧となった場合には、各過電圧防止素子によって異常電圧を電源ラインに誘導するため、入力ポートを外来ノイズから保護することができる。

本発明によれば、入力ポートを外来ノイズから保護することができる遊技機を提供することができる。

＜要旨２３＞
装飾駆動基板が周辺制御基板からのシリアル駆動データに基づいてステッピングモータに駆動電流を流してステッピングモータの制御を行うものが特開２０１７－１３１６９３号公報に提案されている。

このような従来の遊技機においては、リールや可動役物を駆動させるステッピングモータが遊技機の筐体内で制御基板とは離れた位置に配置され、駆動基板とモータとがハーネスにより接続されており、遊技機内で発生した静電気がハーネスに飛来することで、駆動電流を出力するドライバ回路の出力端子に静電気によるサージ電圧が発生し、ドライバ回路にサージ電圧が逆流して内部素子を破壊するおそれがある。

本発明は、このような課題を解決するためになされたもので、ドライバ回路の内部素子をサージ電圧から保護することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
可動部（可動役物８５）と、
前記可動部を駆動させるための駆動部（モータ１４２）と、
前記駆動部を駆動させるために駆動電流を出力する駆動出力部（パネル中継基板８３）と、
前記駆動部を制御するための駆動データを出力する制御部（副制御基板７２）と、を備え、
前記駆動出力部は、
前記駆動部を駆動制御するためのドライバ回路（ドライバＩＣ１４１）と、
前記ドライバ回路を動作させるため電源ライン及びグランドラインと、
過電圧を防止するための２つの端子を有する複数の過電圧防止素子（Ｚ３１～Ｚ３４）と、を有し、
前記ドライバ回路は、
前記駆動部に駆動電流を出力するための複数の出力端子（ＡＯＵＴ１、ＡＯＵＴ２、ＢＯＵＴ１、ＢＯＵＴ２）と、
前記電源ラインに接続される電源端子（ＶＣＣ）と、
前記グランドラインに接続されるグランド端子（ＧＮＤ）と、を有し、
前記ドライバ回路の前記複数の出力端子は、前記複数の過電圧防止素子の一方の端子がそれぞれ接続され、
前記複数の過電圧防止素子の他方の端子は、前記グランドラインに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、可動部を駆動させるための駆動部を駆動制御するためのドライバ回路の各出力端子に過電圧防止素子を設けることにより、ドライバ回路の各出力端子にサージ電圧が発生した場合に、ドライバ回路にサージ電圧によるサージ電流が逆流することを防止するため、ドライバ回路の内部素子をサージ電圧から保護することができる。

なお、本発明に係る遊技機において、
前記過電圧防止素子は、電圧依存抵抗器により構成され、過電圧が発生した場合に、抵抗値が変化することにより、前記ドライバ回路の前記複数の出力端子に前記過電圧を入力させない
構成としてもよい。

この構成により、本発明に係る遊技機は、ドライバ回路の出力端子にサージ電圧が発生した場合には、過電圧防止素子の抵抗値が低下して、過電圧防止素子を介してグランドラインに電流が流れるようになるため、ドライバ回路の内部素子をサージ電圧から保護することができる。

本発明によれば、ドライバ回路の内部素子をサージ電圧から保護することができる遊技機を提供することができる。

＜要旨２４＞
要旨２３と同様な課題を解決するため、本発明に係る遊技機は、
可動部（可動役物８５）と、
前記可動部を駆動させるための駆動部（モータ１４２）と、
前記駆動部を駆動させるために駆動電流を出力する駆動出力部（パネル中継基板８３）と、
前記駆動部を制御するための駆動データを出力する制御部（副制御基板７２）と、を備え、
前記駆動出力部は、
前記駆動部を駆動制御するためのドライバ回路（ドライバＩＣ１４１）と、
前記ドライバ回路を動作させるため電源ライン及びグランドラインと、
過電圧を防止するための２つの端子を有する複数の第１過電圧防止素子（Ｚ３１～Ｚ３４）及び第２過電圧防止素子（Ｚ３５）と、を有し、
前記ドライバ回路は、
前記駆動部に駆動電流を出力するための複数の出力端子（ＡＯＵＴ１、ＡＯＵＴ２、ＢＯＵＴ１、ＢＯＵＴ２）と、
前記電源ラインに接続される電源端子（ＶＣＣ）と、
前記グランドラインに接続されるグランド端子（ＧＮＤ）と、
リセット信号を入力するためのリセット端子（ＲＥＳＥＴ）と、
スリープ信号を入力するためのスリープ端子（ＳＬＥＥＰ）と、を有し、
前記ドライバ回路の前記複数の出力端子は、前記複数の第１過電圧防止素子の一方の端子がそれぞれ接続され、
前記複数の第１過電圧防止素子の他方の端子は、前記グランドラインに接続され、
前記ドライバ回路の前記リセット端子と前記スリープ端子とは、前記第２過電圧防止素子の一方の端子が接続され、
前記過第２電圧防止素子の他方の端子は、前記グランドラインに接続されている
構成を有する。

この構成により、本発明に係る遊技機は、可動部を駆動させるための駆動部を駆動制御するためのドライバ回路の各出力端子に過電圧防止素子を設けることにより、ドライバ回路の各出力端子にサージ電圧が発生した場合に、ドライバ回路にサージ電圧によるサージ電流が逆流することを防止するため、ドライバ回路の内部素子をサージ電圧から保護することができる。

また、本発明に係る遊技機は、ドライバ回路のリセット端子とスリープ端子とが過電圧防止素子を介してグランドラインに接続されているため、ドライバ回路のリセット端子又はスリープ端子にサージ電圧が発生した場合には、ドライバ回路の内部素子をサージ電圧から保護することができる。

また、本発明に係る遊技機は、ドライバ回路のリセット端子とスリープ端子とが過電圧防止素子を介してグランドラインに接続されているため、ノイズの影響によってドライバ回路がリセット又はスリープ状態になることを防止することができる。

なお、本発明に係る遊技機において、
前記第１過電圧防止素子及び前記第２過電圧防止素子は、電圧依存抵抗器により構成され、過電圧が発生した場合に、抵抗値が低下する
構成としてもよい。

この構成により、本発明に係る遊技機は、ドライバ回路の出力端子、リセット端子又はスリープ端子にサージ電圧が発生した場合には、過電圧防止素子の抵抗値が低下して、過電圧防止素子を介してグランドラインに電流が流れるようになるため、ドライバ回路の内部素子をサージ電圧から保護することができる。

本発明によれば、ドライバ回路の内部素子をサージ電圧から保護することができる遊技機を提供することができる。

＜要旨２５＞
演出効果を高める目的で、ファンを使用することなく、可聴範囲外の音によりエンクロージャから風を発生させるものが特開２００４－１２９７２６号公報に提案されている。

このような従来の遊技機においては、風を発生させない音源データと、風を発生させる音源データとを別途に用意しておく必要があった。

本発明は、このような課題を解決するためになされたもので、共通な音源データを基に、風を発生させる演出と、風を発生させない演出とを実行することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
複数の音源データに応じて予め定められた閾値（スレッショルド）及び比率値（レシオ）を記憶する記憶部（サブＲＯＭ）と、
前記音源データを選択して制御する制御部（副制御基板７２）と、
前記制御部からの前記音源データを増幅して音データを電気信号に変換する音増幅部（アンプ基板８１）と、
前記音増幅部が変換した電気信号により振動板（２５ａ）を振動させる振動部（下部左ウーファＤＤ２５Ｌ）と、を備え、
前記制御部は、前記音源データのレベル（ｄＢ）を圧縮する圧縮手段（副制御基板７２のサブＣＰＵ（コンプレッサ処理））を有し、
前記圧縮手段は、選択された前記音源データ内の周波数に応じたレベルが前記閾値を越えた場合に前記比率値により該レベルを圧縮し、且つ、前記閾値を越えない前記周波数に応じたレベルを圧縮することなく前記音増幅部に出力し、
前記振動部は、前記圧縮手段により圧縮された前記音源データのレベルに基づいて前記振動板を振動させる
構成を有する。

この構成により、本発明に係る遊技機は、振動部から風を発生させることができる音源データに対して風を発生させる周波数帯のレベルを圧縮手段によって圧縮させて音増幅部に出力することで、振動部から風を発生させない演出を実行することができ、振動部から風を発生させることができる音源データのレベルを圧縮手段によって圧縮させずに音増幅部に出力することで、振動部から風を発生させる演出を実行することができる。このように、本発明に係る遊技機は、共通な音源データを基に、風を発生させる演出と、風を発生させない演出とを実行することができる。

本発明によれば、共通な音源データを基に、風を発生させる演出と、風を発生させない演出とを実行することができる遊技機を提供することができる。

＜要旨２６＞
演出効果を高める目的で、ファンを使用することなく、可聴範囲外の音によりエンクロージャから風を発生させるものが２００４－１２９７２６に提案されている。

このような従来の遊技機においては、風の強さに応じた音源データを別途に用意しておく必要があった。

本発明は、このような課題を解決するためになされたもので、共通な音源データを基に、音源データレベルの風を発生させる演出と、音源データレベルより強い風を発生させる演出とを実行することができる遊技機を提供することを目的とする。

本発明に係る遊技機は、
複数の音源データに応じて予め定められた閾値（スレッショルド）及び比率値（レシオ）を記憶する記憶部（サブＲＯＭ）と、
前記音源データを選択して制御する制御部（副制御基板７２）と、
前記制御部からの前記音源データを増幅して音データを電気信号に変換する音増幅部（アンプ基板８１）と、
前記音増幅部が変換した電気信号により振動板（２５ａ）を振動させる振動部（下部左ウーファＤＤ２５Ｌ）と、を備え、
前記制御部は、前記音源データのレベル（ｄＢ）を増加する増加手段（副制御基板７２のサブＣＰＵ（エキスパンダ処理））を有し、
前記増加手段は、選択された前記音源データ内の周波数に応じたレベルが前記閾値を越えた場合に前記比率値により該レベルを増加させ、且つ、前記閾値を越えない前記周波数に応じたレベルを増加させることなく前記音増幅部に出力し、
前記振動部は、前記増加手段により増加された前記音源データのレベルに基づいて前記振動板を振動させる
構成を有する。

この構成により、本発明に係る遊技機は、振動部から風を発生させることができる音源データに対して風を発生させる周波数帯のレベルを増加手段によって増加させて音増幅部に出力することで、振動部から音源データレベルより強い風を発生させる演出を実行することができる。

また、本発明に係る遊技機は、振動部から風を発生させることができる音源データのレベルを増加手段によって増加させずに音増幅部に出力することで、振動部から音源データレベルの風を発生させる演出を実行することができる。

このように、本発明に係る遊技機は、共通な音源データを基に、音源データレベルの風を発生させる演出と、音源データレベルより強い風を発生させる演出とを実行することができる。

本発明によれば、共通な音源データを基に、音源データレベルの風を発生させる演出と、音源データレベルより強い風を発生させる演出とを実行することができる遊技機を提供することができる。

１ 遊技機
２５ａ 振動板
４６ セレクタ（検知部）
５５ 主中継基板（接続部）
６１ ドア開閉監視スイッチ（検知部）
６２ ＢＥＴスイッチ（検知部）
６３ 清算スイッチ（検知部）
６４ スタートスイッチ（検知部）
６５ ストップスイッチ基板（検知部）
６７ リセットスイッチ（検知部）
６９ 副中継基板（中継制御部、制御部）
７１ 主制御基板（主制御部）
７２ 副制御基板（制御部、副制御部）
８１ アンプ基板（音源変換部、音増幅部）
８３ パネル中継基板（駆動出力部）
８５ 可動役物（可動部）
９４ マイクロプロセッサ（制御部）
１０１ 光通信受信用コネクタ（信号入力部）
１０３ ポート入出力ＩＣ（信号出力部）
１１１ 電源回路（第１電源供給部）
１１２ 電源管理ＩＣ（電源管理部、リセット出力手段、割込信号出力手段）
１３１ 光通信受信用コネクタ（受光変換手段）
１３３ 通信ＩＣ（入力信号出力手段）
１４１ ドライバＩＣ（ドライバ回路）
１４２ モータ（駆動部）
１５１ バッファＩＣ（信号入力部）
１５２ ＬＥＦＴボタン（操作部）
１５２ｓ ＬＥＦＴスイッチ（スイッチ）
１５３ ＲＩＧＨＴボタン（操作部）
１５３ｓ ＲＩＧＨＴスイッチ（スイッチ）
１５４ ＵＰボタン（操作部）
１５４ｓ ＵＰスイッチ（スイッチ）
１５５ ＤＯＷＮボタン（操作部）
１５５ｓ ＤＯＷＮスイッチ（スイッチ）
１５６ ＥＮＴＥＲボタン（操作部）
１５６ｓ ＥＮＴＥＲスイッチ（スイッチ）
１５７ ＰＵＳＨボタン（操作部）
１５７ｓ ＰＵＳＨスイッチ（スイッチ）
１６１ サウンドＩＣ（音源変換手段、圧縮手段、増加手段）
Ｂ１、ＣＰ１ 電解コンデンサ（第２電源供給部）
Ｃ１ フィルタ素子（電源規制手段）
Ｃ２、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ５１、Ｃ５２ フィルタ素子
Ｄ１ 整流作用素子（電源規制手段）
Ｄ７１～Ｄ７６ 過電圧防止素子
ＤＤ２５Ｌ 下部左サブウーファ（スピーカ部、振動部）
ＦＢ１、ＦＢ２ フィルタ素子
ＦＬ１ フィルタ素子
ＩＣ１－１、ＩＣ１－２、ＩＣ１－３、ＩＣ１－４ シュミットトリガインバータ
Ｌ１、Ｌ２ フィルタ素子
Ｒ７～Ｒ１２ 抵抗（ライン抵抗）
Ｒ７１～Ｒ８２ 抵抗（調整器）
Ｓ１ シュミットトリガ（シュミットトリガ回路）
Ｚ１ フィルタ素子（電源規制手段）
Ｚ２、Ｚ１１、Ｚ２１、Ｚ５１ フィルタ素子
Ｚ３１～Ｚ３４、Ｚ４１～Ｚ４６ 過電圧防止素子
Ｄ７１～Ｄ７６ 過電圧防止素子

Claims (1)

1. 遊技の進行に関する制御を実行するマイクロプロセッサと、
   電源管理を行うための電源管理回路と、
   前記マイクロプロセッサ及び前記電源管理回路に第１の電源電圧を供給するために第２の電源電圧を変圧する第１電源供給部と、
   前記第１電源供給部から電源電圧が供給されない状態であっても前記マイクロプロセッサに前記第１の電源電圧を供給する第２電源供給部と、
   前記第２電源供給部と前記マイクロプロセッサとの間に配置され、前記第２電源供給部から供給された前記第１の電源電圧を規制するための電源規制回路と、を備え、
   前記マイクロプロセッサ、前記電源管理回路、前記第１電源供給部及び前記電源規制回路は、第１の基板に配置され、
   前記第２電源供給部は、第２の基板に配置され、
   前記マイクロプロセッサは、
   演算処理を行う演算処理手段と、
   前記演算処理手段がデータの読み書きを行う第１記憶手段と、
   前記演算処理手段が制御を行うためのデータが記憶された第２記憶手段と、
   前記第１電源供給部からの前記第１の電源電圧の供給を受け付けるための第１電圧端子と、
   前記第１記憶手段に記憶されたデータを維持するための前記第１の電源電圧の供給を受け付けるための第２電圧端子と、
   前記電源管理回路からのリセット信号を受け付ける第１信号端子と、
   前記電源管理回路からの電圧低下信号を受け付ける第２信号端子と、を有し、
   前記電源規制回路は、
   前記第１電圧端子と前記第２電圧端子との間に設けられた整流作用素子と、
   前記第２電圧端子とグランドとの間に設けられた第１フィルタ素子と、
   前記第２電圧端子とグランドとの間に設けられた第２フィルタ素子と、を有し、
   前記電源管理回路は、
   前記マイクロプロセッサに供給される電源を管理するための電源管理部と、
   前記第１の電源電圧のラインとグランドとの間に設けられた第３フィルタ素子及び第４フィルタ素子と、
   前記第２の電源電圧のラインとグランドとの間に設けられ、前記第２の電源電圧を分圧するための分圧回路と、を有し、
   前記電源管理部は、
   前記第１電圧端子に供給される前記第１の電源電圧と同じ電圧を受け付けるための第３電圧端子と、
   前記分圧回路によって分圧された電圧を受け付けるための第４電圧端子と、
   前記第１信号端子に前記リセット信号を出力するための第４信号端子と、
   前記第４電圧端子に受け付けられた電圧に応じて前記第２信号端子に前記電圧低下信号を出力するための第５信号端子と、
   グランドに接続されたグランド端子と、を有し、
   前記第３フィルタ素子及び前記第４フィルタ素子は、前記第３電圧端子及び前記グランド端子に接続され、
   前記分圧回路は、前記第２の電源電圧のラインと、グランド及び前記第４電圧端子に接続され、
   前記電源規制回路は、
   前記第１電源供給部から前記第１の電源電圧が供給されている場合は、前記第２電圧端子及び前記第２電源供給部に前記第１の電源電圧を供給し、
   前記第１電源供給部から前記第１の電源電圧が供給されていない場合には、前記第２電源供給部から前記第２電圧端子に前記第１の電源電圧を供給するが、前記第１電圧端子には前記第１の電源電圧を供給せず、
   前記第１フィルタ素子は、ノイズ成分を電荷として蓄積し、
   前記第２フィルタ素子は、異常電圧をグランドに誘導し、
   前記第１記憶手段は、前記第１電源供給部から前記第１の電源電圧の供給を受けられない状態であっても、前記第２電源供給部から前記第１の電源電圧が前記第２電圧端子に供給されることで、記憶されたデータを維持する
   ことを特徴とする遊技機。

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