JP7054816B2 - Power converter - Google Patents
Power converter Download PDFInfo
- Publication number
- JP7054816B2 JP7054816B2 JP2017228319A JP2017228319A JP7054816B2 JP 7054816 B2 JP7054816 B2 JP 7054816B2 JP 2017228319 A JP2017228319 A JP 2017228319A JP 2017228319 A JP2017228319 A JP 2017228319A JP 7054816 B2 JP7054816 B2 JP 7054816B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- switching
- state
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Inverter Devices (AREA)
Description
本発明は、直流電力を交流電力に変換する電力変換装置に関する。 The present invention relates to a power conversion device that converts DC power into AC power.
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、マルチレベル電力変換装置がある（例えば、特許文献１参照）。図１（ａ）に示すマルチレベル電力変換装置は、フライングキャパシタ回路１０、２０、フルブリッジ回路３０、及びフィルタ回路５０を備え、フルブリッジ回路３０からフィルタ回路５０に５レベル（±Ｅ、±１／２Ｅ、０）の電圧を出力可能な構成である。フルブリッジ回路３０からフィルタ回路５０に出力する電圧をマルチレベル化することにより、フィルタ回路５０のリアクトルＬ１、Ｌ２を小型化することができる。
Power conditioners connected to solar cells, storage batteries, fuel cells, etc. are required to have high-efficiency power conversion and compact design. One of the power conversion devices that realizes this is a multi-level power conversion device (see, for example, Patent Document 1). The multi-level power converter shown in FIG. 1 (a) includes flying
マルチレベル電力変換装置は、スイッチング素子に印加される電圧を小さくすることができ、スイッチング損失を低減することができる。スイッチング損失の低減は、高効率な電力変換に寄与する。図１（ａ）に示す例では、５レベル化することにより、フライングキャパシタ回路１０、２０の各スイッチング素子に印加される電圧が、入力される直流電圧Ｅの１／４倍まで小さくすることができる。フルブリッジ回路３０のスイッチング素子には、直流電圧Ｅに対応する比較的高い耐圧（例えば、６００Ｖ程度）のスイッチング素子を使用する必要があるが、フライングキャパシタ回路１０、２０のスイッチング素子には、比較的低い耐圧（１５０Ｖ程度）のスイッチング素子を使用することが可能である。
The multi-level power converter can reduce the voltage applied to the switching element and can reduce the switching loss. The reduction of switching loss contributes to highly efficient power conversion. In the example shown in FIG. 1A, the voltage applied to each of the switching elements of the flying
低耐圧のスイッチング素子は、高耐圧のスイッチング素子と比較して安価であり、導通損失が少なく、スイッチング速度が速い。例えば、耐圧が１／４になると、導通損失は１／５～１／１０になる。スイッチング速度が速いほど、スイッチング損失が低減される。また、マルチレベル化により、スイッチング時の電位差が小さくなるほど、スイッチング損失が低減される。このように、低耐圧のスイッチング素子を用いたフライングキャパシタ回路を使用したマルチレベル電力変換装置は、高効率な電力変換と小型化を実現することができる。 A low withstand voltage switching element is inexpensive as compared with a high withstand voltage switching element, has a small conduction loss, and has a high switching speed. For example, when the withstand voltage becomes 1/4, the conduction loss becomes 1/5 to 1/10. The faster the switching speed, the lower the switching loss. Further, due to the multi-leveling, the smaller the potential difference at the time of switching, the smaller the switching loss. As described above, a multi-level power conversion device using a flying capacitor circuit using a low withstand voltage switching element can realize highly efficient power conversion and miniaturization.
図１（ａ）に示したマルチレベル電力変換装置では、フルブリッジ回路３０のスイッチング素子については、直流電圧Ｅが印加されるスイッチングパターン（±Ｅを出力する状態）があるため、低耐圧（例えば、１５０Ｖ）のスイッチング素子を使用することができず、高耐圧（６００Ｖ）のスイッチングを使用している。これにより、どのスイッチングパターンにおいても、フライングキャパシタ回路１０、２０に含まれる４個の低耐圧のスイッチング素子と、フルブリッジ回路３０に含まれる２個の高耐圧のスイッチング素子を通る電流経路が形成される（図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）参照）。
In the multi-level power conversion device shown in FIG. 1A, the switching element of the
図３（ｂ）、図４（ａ）に示すように、０Ｖを出力するときも、フライングキャパシタ回路１０、２０に含まれる４個の低耐圧のスイッチング素子と、フルブリッジ回路３０に含まれる２個の高耐圧のスイッチング素子を通る電流経路が形成される。フライングキャパシタ回路１０、２０が設けられない一般的な２レベルインバータ（バイポーラインバータ）では、０Ｖを出力するとき、フルブリッジ回路３０に含まれる２個の高耐圧のスイッチング素子を通る電流経路が形成される。従って０Ｖを出力するとき、一般的な２レベルインバータと比較して、マルチレベル電力変換装置では、４個の低耐圧のスイッチング素子を追加で電流が通ることになり、導通損失が増加する。
As shown in FIGS. 3 (b) and 4 (a), even when 0 V is output, the four low withstand voltage switching elements included in the flying
本発明はこうした状況に鑑みなされたものであり、その目的は、電力変換効率が改善されたマルチレベル出力の電力変換装置を提供することにある。 The present invention has been made in view of these circumstances, and an object of the present invention is to provide a multi-level output power conversion device having improved power conversion efficiency.
上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源の正端側と中性点との間に接続された第１のフライングキャパシタ回路と、前記中性点と前記直流電源の負端側との間に接続された第２のフライングキャパシタ回路と、前記第１のフライングキャパシタ回路の中点と前記第２のフライングキャパシタ回路の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力するブリッジ回路と、前記一対の出力線の間を短絡するクランプ回路と、を備える。 In order to solve the above problems, the power conversion device of one embodiment of the present invention includes a first flying capacitor circuit connected between the positive end side of the DC power supply and the neutral point, and the neutral point and the neutral point. The DC side is connected to the second flying capacitor circuit connected between the negative end side of the DC power supply, the middle point of the first flying capacitor circuit, and the middle point of the second flying capacitor circuit. It is provided with a bridge circuit that converts DC power input from the DC side into AC power and outputs the AC power to a pair of output lines on the AC side, and a capacitor circuit that short-circuits between the pair of output lines. ..
本発明によれば、電力変換効率が改善されたマルチレベル出力の電力変換装置を実現することができる。 According to the present invention, it is possible to realize a multi-level output power conversion device having improved power conversion efficiency.
図１（ａ）は、比較例に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換して、商用電力系統３（以下、単に系統３という）に出力するインバータ装置である。図１（ａ）では、Ｕ相系統３ａとＷ相系統３ｂを持つ単相三線式の系統３を示している。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力電圧を調整可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されてもよい。
FIG. 1A is a diagram for explaining the configuration of the
電力変換装置１は、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０、フルブリッジ回路３０、フィルタ回路５０及び制御部６０を備える。第１フライングキャパシタ回路１０は、直流電源２の正端側と中性点ＮＮとの間に接続される。具体的には第１フライングキャパシタ回路１０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、及び第４スイッチング素子Ｑ４と、第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、及び第４スイッチング素子Ｑ４は、直流電源２の正端側と中性点ＮＮとの間に直列接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２間の接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４間の接続点との間に接続される。
The
第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４には例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用することができる。第１ダイオードＤ１～第４ダイオードＤ４は、第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４にそれぞれ並列に、逆向きに形成／接続される。第１スイッチング素子Ｑ１～第４スイッチング素子Ｑ４にＮチャネルＭＯＳＦＥＴを使用する場合、第１ダイオードＤ１～第４ダイオードＤ４は、ソースからドレイン方向に形成される寄生ダイオードを利用できる。第１ダイオードＤ１～第４ダイオードＤ４は還流ダイオードとして作用する。 For example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor) can be used for the first switching element Q1 to the fourth switching element Q4. The first diode D1 to the fourth diode D4 are formed / connected in parallel to the first switching element Q1 to the fourth switching element Q4 in the opposite directions. When N-channel MOSFETs are used for the first switching element Q1 to the fourth switching element Q4, the first diode D1 to the fourth diode D4 can use a parasitic diode formed in the drain direction from the source. The first diode D1 to the fourth diode D4 act as a freewheeling diode.
第２フライングキャパシタ回路２０は、中性点ＮＮと直流電源２の負極側との間に接続される。具体的には第２フライングキャパシタ回路２０は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、及び第８スイッチング素子Ｑ８と、第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、及び第８スイッチング素子Ｑ８は、中性点ＮＮと直流電源２の負極側との間に直列接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６間の接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８間の接続点との間に接続される。
The second
第５スイッチング素子Ｑ５～第８スイッチング素子Ｑ８にも、ＭＯＳＦＥＴ又はＩＧＢＴを使用することができる。第５ダイオードＤ５～第８ダイオードＤ８は、第５スイッチング素子Ｑ５～第８スイッチング素子Ｑ８にそれぞれ並列に、逆向きに形成／接続され、還流ダイオードとして作用する。 MOSFETs or IGBTs can also be used for the fifth switching element Q5 to the eighth switching element Q8. The fifth diode D5 to the eighth diode D8 are formed / connected in parallel to the fifth switching element Q5 to the eighth switching element Q8 in the opposite directions, respectively, and act as a freewheeling diode.
フルブリッジ回路３０は、第１フライングキャパシタ回路１０の中点と第２フライングキャパシタ回路２０の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力する。フルブリッジ回路３０は、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、及び第１２スイッチング素子Ｑｗ２を含む。
In the
第９スイッチング素子Ｑｕ１及び第１０スイッチング素子Ｑｕ２は直列接続されて第１アーム回路（Ｕ相）を形成し、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２は直列接続されて第２アーム回路（Ｗ相）を形成する。第１アーム回路（Ｕ相）及び第２アーム回路（Ｗ相）は、第１フライングキャパシタ回路１０の中点と第２フライングキャパシタ回路２０の中点との間に並列接続される。第１アーム回路（Ｕ相）の中点（第９スイッチング素子Ｑｕ１と第１０スイッチング素子Ｑｕ２間の接続点）に正側の出力線が接続され、第２アーム回路（Ｗ相）の中点（第１１スイッチング素子Ｑｗ１と第１２スイッチング素子Ｑｗ２間の接続点）に負側の出力線が接続される。
The ninth switching element Qu1 and the tenth switching element Qu2 are connected in series to form a first arm circuit (U phase), and the eleventh switching element Qw1 and the twelfth switching element Qw2 are connected in series to form a second arm circuit (W). Phase) is formed. The first arm circuit (U phase) and the second arm circuit (W phase) are connected in parallel between the midpoint of the first flying
第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２にも、ＭＯＳＦＥＴ又はＩＧＢＴを使用できる。第９ダイオードＤｕ１、第１０ダイオードＤｕ２、第１１ダイオードＤｗ１及び第１２ダイオードＤｗ２は、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２にそれぞれ並列に、逆向きに形成／接続され、還流ダイオードとして作用する。 MOSFETs or IGBTs can also be used for the ninth switching element Qu1, the tenth switching element Qu2, the eleventh switching element Qw1, and the twelfth switching element Qw2. The 9th diode Du1, the 10th diode Du2, the 11th diode Dw1 and the 12th diode Dw2 are arranged in parallel with the 9th switching element Qu1, the 10th switching element Qu2, the 11th switching element Qw1 and the 12th switching element Qw2, respectively, in reverse. Formed / connected in orientation and acts as a freewheeling diode.
フィルタ回路５０は、第１リアクトルＬ１、第２リアクトルＬ２及び第３キャパシタＣ３を含み、フルブリッジ回路３０の出力電圧および出力電流の高調波成分を減衰させて、フルブリッジ回路３０の出力電圧および出力電流を正弦波に近づける。
The
制御部６０は、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２をオン／オフ制御して、直流電源２の直流電力を交流電力に変換する。制御部６０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
The
図１（ｂ）は、本発明の実施の形態に係る電力変換装置１の構成を説明するための図である。本実施の形態に係る電力変換装置１は、図１（ａ）に示した比較例に係る電力変換装置１と比較し、クランプ回路４０が追加された構成である。クランプ回路４０は、フルブリッジ回路３０とフィルタ回路５０間を繋ぐ正側の出力線と負側の出力線との間に接続される。クランプ回路４０は、正側の出力線と負側の出力線との間を短絡するための短絡回路として機能する。
FIG. 1B is a diagram for explaining the configuration of the
クランプ回路４０は、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２を含む。第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃは正側の出力線と負側の出力線との間に直列接続される。第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２にも、ＭＯＳＦＥＴ又はＩＧＢＴを使用できる。第１３ダイオードＤｃ１及び第１４ダイオードＤｃ２は、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２にそれぞれ並列に形成／接続される。
The
クランプ回路４０が双方向に電流を導通／遮断するため、第１３ダイオードＤｃ１と第１４ダイオードＤｃ２の向きが反対になるように、第１３スイッチング素子Ｑｃ１と第１４スイッチング素子Ｑｃ２が直列接続される。本実施の形態では、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２にＮチャネルＭＯＳＦＥＴを使用し、第１３スイッチング素子Ｑｃ１のソース端子と第１４スイッチング素子Ｑｃ２のソース端子を接続し、第１３スイッチング素子Ｑｃ１のドレイン端子を正側の出力線に接続し、第１４スイッチング素子Ｑｃ２のドレイン端子を負側の出力線に接続している。
Since the
以下、比較例に係る電力変換装置１の動作を説明する。比較例に係る電力変換装置１の動作は、８つの状態（８つのスイッチングパターン）が切り替えられることにより実現される。
Hereinafter, the operation of the
図２（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図３（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図４（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図５（ａ）、（ｂ）は、比較例に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。図６は、比較例に係る状態１～状態８における、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１及び第１２スイッチング素子Ｑｗ２のオン／オフ状態をまとめた図である。
2 (a) and 2 (b) are diagrams showing the current paths of the
図２（ａ）に示す状態１は、直流電源２の電圧Ｅを、極性を変えずにそのまま出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態１では、直流電源２を介在し、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに電流が流れる。フィルタ回路５０の入力電圧Ｖｉｎｖは、＋Ｅになる。
The
図２（ｂ）に示す状態２は、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態２では、第１キャパシタＣ１及び第２キャパシタＣ２にそれぞれ、直流電源２の電圧Ｅの１／４の電圧幅に相当する電荷が充電される。状態２では、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。直流電源２の正極側の電位が第１キャパシタＣ１により１／４の電圧幅分、プルダウンされ、直流電源２の負極側の電位が第２キャパシタＣ２により１／４の電圧幅分、プルアップされることにより、フィルタ回路５０の入力電圧Ｖｉｎｖは、＋１／２Ｅになる。
The
図３（ａ）に示す状態３も、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態３では、第１キャパシタＣ１及び第２キャパシタＣ２に充電された電荷がそれぞれ放電される。状態３では、直流電源２を介在せずに、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。第１キャパシタＣ１及び第２キャパシタＣ２にはそれぞれ、直流電源２の電圧Ｅの１／４の電圧幅に相当する電荷が充電されているため、フィルタ回路５０の入力電圧Ｖｉｎｖは、＋１／２Ｅになる。
The
図３（ｂ）に示す状態４は、０Ｖを出力している状態である。制御部６０は第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオフ状態に制御する。状態４では、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに短絡経路が形成される。フィルタ回路５０の入力電圧Ｖｉｎｖは、＋０Ｖになる。
図４（ａ）に示す状態５も、０Ｖを出力している状態である。制御部６０は第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態５でも、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに短絡経路が形成される。図３（ｂ）と比較してフルブリッジ回路３０のスイッチング素子のオン／オフ関係が逆になる。
The
図４（ｂ）に示す状態６は、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態６では、第１キャパシタＣ１及び第２キャパシタＣ２に充電された電荷がそれぞれ放電される。状態６では、直流電源２を介在せずに、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。第１キャパシタＣ１及び第２キャパシタＣ２にはそれぞれ、直流電源２の電圧Ｅの１／４に相当する電荷が充電されているため、フィルタ回路５０の入力電圧Ｖｉｎｖは、－１／２Ｅになる。図３（ａ）と比較してフルブリッジ回路３０を流れる電流の向きが逆になる。
The
図５（ａ）に示す状態７も、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態７では、第１キャパシタＣ１及び第２キャパシタＣ２にそれぞれ、直流電源２の電圧Ｅの１／４の電圧幅に相当する電荷が充電される。状態７では、直流電源２、第１キャパシタＣ１及び第２キャパシタＣ２を介在して電流が流れる。直流電源２の正極側の電位が第１キャパシタＣ１により１／４の電圧幅分、プルダウンされ、直流電源２の負極側の電位が第２キャパシタＣ２により１／４の電圧幅分、プルアップされることにより、フィルタ回路５０の入力電圧Ｖｉｎｖは、－１／２Ｅになる。図２（ｂ）と比較してフルブリッジ回路３０を流れる電流の向きが逆になる。
The state 7 shown in FIG. 5A is also a state in which the voltage E of the
図５（ｂ）に示す状態８は、直流電源２の電圧Ｅを、極性を反転させて出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態８では、直流電源２を介在し、第１キャパシタＣ１及び第２キャパシタＣ２を介在せずに電流が流れる。フィルタ回路５０の入力電圧Ｖｉｎｖは、－Ｅになる。図２（ａ）と比較してフルブリッジ回路３０を流れる電流の向きが逆になる。
The
図２（ａ）に示した状態１では、第１０スイッチング素子Ｑｕ２及び第１１スイッチング素子Ｑｗ１にそれぞれ、直流電源２の電圧Ｅが印加される。また図５（ｂ）に示した状態８では、第９スイッチング素子Ｑｕ１及び第１２スイッチング素子Ｑｗ２にそれぞれ、直流電源２の電圧Ｅが印加される。
In the
例えば、系統３の電圧がＡＣ２００Ｖ（Ｕ相系統３ａの電圧が１００Ｖ、Ｗ相系統３ｂの電圧が１００Ｖ）の場合において、直流電源２として太陽電池が使用される場合、直流電源２の電圧が最大４５０Ｖ程度まで上昇することがある。この場合、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、及び第１２スイッチング素子Ｑｗ２に、４５０Ｖ以上の耐圧のスイッチング素子を使用する必要がある。
For example, when the voltage of the
一方、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８の内、非導通状態の各スイッチング素子には、状態１～状態８のいずれの状態においても直流電源２の電圧Ｅの１／４しか印加されない。そこで比較例では、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、及び第１２スイッチング素子Ｑｗ２に、６００Ｖ耐圧のスイッチング素子を使用し、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８に、１５０Ｖ耐圧のスイッチング素子を使用する。比較例では、状態１～状態８のいずれのスイッチングパターンにおいても、１５０Ｖ耐圧のスイッチング素子を４個、６００Ｖ耐圧のスイッチング素子を２個、電流が通過する。従って、１５０Ｖ耐圧のスイッチング素子４個、及び６００Ｖ耐圧のスイッチング素子２個分の導通損失が発生する。
On the other hand, among the first switching element Q1 to the eighth switching element Q8, only 1/4 of the voltage E of the
以下、図１（ｂ）に示した本発明の実施の形態に係る電力変換装置１の動作を説明する。実施の形態に係る電力変換装置１の動作も、８つの状態（８つのスイッチングパターン）が切り替えられることにより実現される。
Hereinafter, the operation of the
図７（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図８（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図９（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図１０（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。図１１は、実施の形態に係る状態１～状態８における、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、及び第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。
7 (a) and 7 (b) are diagrams showing the current paths of the
図７（ａ）に示す状態１は、直流電源２の電圧Ｅを、極性を変えずにそのまま出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。実施の形態に係る状態１と、図２（ａ）に示した比較例１に係る状態１の電流経路は同じである。
The
図７（ｂ）に示す状態２は、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。実施の形態に係る状態２と、図２（ｂ）に示した比較例に係る状態２の電流経路は同じである。
The
図８（ａ）に示す状態３も、直流電源２の電圧Ｅを、極性を変えずに半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。実施の形態に係る状態３と、図３（ａ）に示した比較例に係る状態３の電流経路は同じである。
The
図８（ｂ）に示す状態４は、０Ｖを出力している状態である。制御部６０は第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態４では、第１４スイッチング素子Ｑｃ２及び第１３スイッチング素子Ｑｃ１を介して短絡経路が形成される。フィルタ回路５０の入力電圧Ｖｉｎｖは、＋０Ｖになる。
図９（ａ）に示す状態５も、０Ｖを出力している状態である。制御部６０は第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２をオン状態に制御し、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２をオフ状態に制御する。状態５では、第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２を介して短絡経路が形成される。フィルタ回路５０の入力電圧Ｖｉｎｖは、－０Ｖになる。図８（ｂ）と比較して、短絡経路の極性が逆になる。
The
図９（ｂ）に示す状態６は、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。実施の形態に係る状態６と、図４（ｂ）に示した比較例に係る状態６の電流経路は同じである。
The
図１０（ａ）に示す状態７も、直流電源２の電圧Ｅを、極性を反転させ、かつ半分にして出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。実施の形態に係る状態７と、図５（ａ）に示した比較例に係る状態７の電流経路は同じである。
The state 7 shown in FIG. 10A is also a state in which the voltage E of the
図１０（ｂ）に示す状態８は、直流電源２の電圧Ｅを、極性を反転させて出力している状態である。制御部６０は第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１３スイッチング素子Ｑｃ１をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。実施の形態に係る状態８と、図５（ｂ）に示した比較例に係る状態８の電流経路は同じである。
The
状態１～３では、第１３スイッチング素子Ｑｃ１に直流電源２の電圧Ｅが印加され、状態５～７では、第１４スイッチング素子Ｑｃ２に直流電源２の電圧Ｅが印加される。そこで第１３スイッチング素子Ｑｃ１及び第１４スイッチング素子Ｑｃ２に、６００Ｖ耐圧のスイッチング素子を使用する。
In the
実施の形態と比較例を比較すると、状態４、５の電流経路が異なる。比較例では、１５０Ｖ耐圧のスイッチング素子を４個、６００Ｖ耐圧のスイッチング素子を２個、電流が通過する。一方、実施の形態では、６００Ｖ耐圧のスイッチング素子を２個、電流が通過する。１５０Ｖ耐圧の第３スイッチング素子Ｑ３～第６スイッチング素子Ｑ６は通過しない。従って実施の形態に係る電力変換装置１は、比較例に係る電力変換装置１と比較して、状態４、５の導通損失が低減される。
Comparing the embodiment with the comparative example, the current paths of the
図１２は、実施の形態に係る第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０、及びフルブリッジ回路３０により生成される５レベル（＋Ｅ、＋Ｅ／２、０、－Ｅ／２、－Ｅ）の電圧で生成される擬似的正弦波を示す図である。期間１では＋Ｅと＋Ｅ／２を交互に出力し（ＰＷＭ制御）、期間２では、＋Ｅ／２と０を交互に出力し（ＰＷＭ制御）、期間３では０と－Ｅ／２を交互に出力し（ＰＷＭ制御）、期間４では－Ｅと－Ｅ／２とを交互に出力する（ＰＷＭ制御）。第１キャパシタＣ１及び第２キャパシタＣ２の充電時間と放電時間を同じに設定し、第１キャパシタＣ１及び第２キャパシタＣ２のそれぞれの電圧をＥ／４に保つことにより、±Ｅ／２を実現する。
FIG. 12 shows five levels (+ E, + E / 2, 0, -E / 2, -E) generated by the first flying
各期間において、２通りのスイッチングパターンを有する。期間１はスイッチングパターンＣとスイッチングパターンＤを有し、期間２はスイッチングパターンＡとスイッチングパターンＢを有し、期間３はスイッチングパターンＥとスイッチングパターンＦを有し、期間４はスイッチングパターンＧとスイッチングパターンＨを有する。
Each period has two switching patterns.
図１３（ａ）－（ｄ）は、スイッチングパターンＡ－Ｄにおける、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。図１４（ａ）－（ｄ）は、スイッチングパターンＥ－Ｈにおける、第１スイッチング素子Ｑ１～第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態をまとめた図である。 13 (a)-(d) show the first switching element Q1 to the eighth switching element Q8, the ninth switching element Qu1, the tenth switching element Qu2, the eleventh switching element Qw1, and the twelfth in the switching patterns AD. It is a figure which summarized the on / off state of the switching element Qw2, the thirteenth switching element Qc1, and the fourteenth switching element Qc2. 14 (a)-(d) show the first switching element Q1 to the eighth switching element Q8, the ninth switching element Qu1, the tenth switching element Qu2, the eleventh switching element Qw1, and the twelfth in the switching pattern EH. It is a figure which summarized the on / off state of the switching element Qw2, the thirteenth switching element Qc1, and the fourteenth switching element Qc2.
図１３（ａ）に示すようにスイッチングパターンＡは、状態１（＋Ｅ）と状態２（＋Ｅ／２（充電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。デッドタイム期間は、貫通電流を防止するために挿入される。スイッチングパターンＡでは、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７をオフ状態に制御する。
As shown in FIG. 13A, the switching pattern A is a switching pattern in which state 1 (+ E) and state 2 (+ E / 2 (charge)) are alternately repeated, and a dead time period is inserted between them. .. The dead time period is inserted to prevent through current. In the switching pattern A, the on / off states of the second switching element Q2, the third switching element Q3, the sixth switching element Q6, and the seventh switching element Q7 change. During the dead time period, the
図１３（ｂ）に示すようにスイッチングパターンＢは、状態１（＋Ｅ）と状態３（＋Ｅ／２（放電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＢでは、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８をオフ状態に制御する。
As shown in FIG. 13B, the switching pattern B is a switching pattern in which state 1 (+ E) and state 3 (+ E / 2 (discharge)) are alternately repeated, and a dead time period is inserted between them. .. In the switching pattern B, the on / off states of the first switching element Q1, the fourth switching element Q4, the fifth switching element Q5, and the eighth switching element Q8 change. During the dead time period, the
図１３（ｃ）に示すようにスイッチングパターンＣは、状態２（＋Ｅ／２（充電））と状態４（＋０Ｖ）を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＣでは、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。
As shown in FIG. 13 (c), the switching pattern C is a switching pattern in which state 2 (+ E / 2 (charging)) and state 4 (+ 0V) are alternately repeated, and a dead time period is inserted between them. .. In the switching pattern C, on / off of the first switching element Q1, the third switching element Q3, the sixth switching element Q6, the eighth switching element Q8, the ninth switching element Qu1, the twelfth switching element Qw2, and the thirteenth switching element Qc1. The state changes. During the dead time period, the
図１３（ｄ）に示すようにスイッチングパターンＤは、状態３（＋Ｅ／２（放電））と状態４（＋０Ｖ）とを交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＤでは、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑｕ１、第１２スイッチング素子Ｑｗ２、第１３スイッチング素子Ｑｃ１をオフ状態に制御する。
As shown in FIG. 13D, the switching pattern D is a switching pattern in which the state 3 (+ E / 2 (discharge)) and the state 4 (+ 0V) are alternately repeated, and a dead time period is inserted between them. To. In the switching pattern D, on / off of the second switching element Q2, the fourth switching element Q4, the fifth switching element Q5, the seventh switching element Q7, the ninth switching element Qu1, the twelfth switching element Qw2, and the thirteenth switching element Qc1. The state changes. During the dead time period, the
図１４（ａ）に示すようにスイッチングパターンＥは、状態７（－Ｅ／２（充電））と状態５（－０Ｖ）とを交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＥでは、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。
As shown in FIG. 14A, the switching pattern E is a switching pattern in which the state 7 (-E / 2 (charging)) and the state 5 (-0V) are alternately repeated, and a dead time period is provided between the two. Will be inserted. In the switching pattern E, on / off of the first switching element Q1, the third switching element Q3, the sixth switching element Q6, the eighth switching element Q8, the tenth switching element Qu2, the eleventh switching element Qw1, and the fourteenth switching element Qc2. The state changes. During the dead time period, the
図１４（ｂ）に示すようにスイッチングパターンＦは、状態６（－Ｅ／２（放電））と状態５（－０Ｖ）とを交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＦでは、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑｕ２、第１１スイッチング素子Ｑｗ１、第１４スイッチング素子Ｑｃ２をオフ状態に制御する。
As shown in FIG. 14B, the switching pattern F is a switching pattern in which the state 6 (−E / 2 (discharge)) and the state 5 (-0V) are alternately repeated, and a dead time period is provided between the two. Will be inserted. In the switching pattern F, on / off of the second switching element Q2, the fourth switching element Q4, the fifth switching element Q5, the seventh switching element Q7, the tenth switching element Qu2, the eleventh switching element Qw1, and the fourteenth switching element Qc2. The state changes. During the dead time period, the
図１４（ｃ）に示すようにスイッチングパターンＧは、状態８（－Ｅ）と状態７（－Ｅ／２（充電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＧでは、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７をオフ状態に制御する。
As shown in FIG. 14 (c), the switching pattern G is a switching pattern in which state 8 (-E) and state 7 (-E / 2 (charging)) are alternately repeated, and a dead time period is inserted between the two. Will be done. In the switching pattern G, the on / off states of the second switching element Q2, the third switching element Q3, the sixth switching element Q6, and the seventh switching element Q7 change. During the dead time period, the
図１４（ｄ）に示すようにスイッチングパターンＨは、状態８（－Ｅ）と状態６（－Ｅ／２（放電））を交互に繰り返すスイッチングパターンであり、両者の間にデッドタイム期間が挿入される。スイッチングパターンＨでは、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８のオン／オフ状態が変化する。デッドタイム期間中、制御部６０は第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第８スイッチング素子Ｑ８をオフ状態に制御する。
As shown in FIG. 14 (d), the switching pattern H is a switching pattern in which state 8 (-E) and state 6 (-E / 2 (discharge)) are alternately repeated, and a dead time period is inserted between them. Will be done. In the switching pattern H, the on / off states of the first switching element Q1, the fourth switching element Q4, the fifth switching element Q5, and the eighth switching element Q8 change. During the dead time period, the
図１５（ａ）－（ｃ）は、フライングキャパシタ回路の構成例を示す図である。図２（ａ）は１段のフライングキャパシタ回路を示す。図１５（ａ）に示すフライングキャパシタ回路は、直列接続された４つのスイッチング素子Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ及び１つのキャパシタＣａ１を備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／４Ｅの電圧が充電される。 15 (a)-(c) are diagrams showing a configuration example of a flying capacitor circuit. FIG. 2A shows a one-stage flying capacitor circuit. The flying capacitor circuit shown in FIG. 15A includes four switching elements Q2a, Q1a, Q1b, Q2b and one capacitor Ca1 connected in series. The capacitor Ca1 is connected between the connection point between the switching elements Q2a and Q1a and the connection point between the switching elements Q1b and Q2b. The capacitor Ca1 is charged with a voltage of 1 / 4E.
図１５（ｂ）は２段のフライングキャパシタ回路を示す。２段のフライングキャパシタ回路では、直列接続された６つのスイッチング素子Ｑ３ａ、Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ及び２つのキャパシタＣａ１、Ｃａ２を備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／６Ｅの電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑ３ａ、Ｑ２ａ間の接続点とスイッチング素子Ｑ２ｂ、Ｑ３ｂ間の接続点との間に接続される。キャパシタＣａ２には、２／６Ｅの電圧が充電される。 FIG. 15B shows a two-stage flying capacitor circuit. The two-stage flying capacitor circuit includes six switching elements Q3a, Q2a, Q1a, Q1b, Q2b, Q3b and two capacitors Ca1 and Ca2 connected in series. The capacitor Ca1 is connected between the connection point between the switching elements Q2a and Q1a and the connection point between the switching elements Q1b and Q2b. The capacitor Ca1 is charged with a voltage of 1 / 6E. The capacitor Ca2 is connected between the connection point between the switching elements Q3a and Q2a and the connection point between the switching elements Q2b and Q3b. The capacitor Ca2 is charged with a voltage of 2 / 6E.
図１５（ｃ）は３段のフライングキャパシタ回路を示す。３段のフライングキャパシタ回路では、直列接続された８つのスイッチング素子Ｑ４ａ、Ｑ３ａ、Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂ及び３つのキャパシタＣａ１、Ｃａ２、Ｃａ３を備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／８Ｅの電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑ３ａ、Ｑ２ａ間の接続点とスイッチング素子Ｑ２ｂ、Ｑ３ｂ間の接続点との間に接続される。キャパシタＣａ２には、２／８Ｅの電圧が充電される。キャパシタＣａ３は、スイッチング素子Ｑ４ａ、Ｑ３ａ間の接続点とスイッチング素子Ｑ３ｂ、Ｑ４ｂ間の接続点との間に接続される。キャパシタＣａ３には、３／８Ｅの電圧が充電される。 FIG. 15C shows a three-stage flying capacitor circuit. The three-stage flying capacitor circuit includes eight switching elements Q4a, Q3a, Q2a, Q1a, Q1b, Q2b, Q3b, Q4b and three capacitors Ca1, Ca2, Ca3 connected in series. The capacitor Ca1 is connected between the connection point between the switching elements Q2a and Q1a and the connection point between the switching elements Q1b and Q2b. The capacitor Ca1 is charged with a voltage of 1 / 8E. The capacitor Ca2 is connected between the connection point between the switching elements Q3a and Q2a and the connection point between the switching elements Q2b and Q3b. The capacitor Ca2 is charged with a voltage of 2 / 8E. The capacitor Ca3 is connected between the connection point between the switching elements Q4a and Q3a and the connection point between the switching elements Q3b and Q4b. The capacitor Ca3 is charged with a voltage of 3 / 8E.
図１６は、Ｎ段のフライングキャパシタ回路を示す。Ｎ段のフライングキャパシタ回路では、直列接続された（２Ｎ＋２）個のスイッチング素子Ｑ（ｎ＋１）ａ、Ｑｎａ、・・・、Ｑ４ａ、Ｑ３ａ、Ｑ２ａ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂ、・・・、Ｑｎｂ、Ｑ（ｎ＋１）ｂ及びＮ個のキャパシタＣａ１、Ｃａ２、Ｃａ３、・・・、Ｃａｎを備える。キャパシタＣａ１は、スイッチング素子Ｑ２ａ、Ｑ１ａ間の接続点とスイッチング素子Ｑ１ｂ、Ｑ２ｂ間の接続点との間に接続される。キャパシタＣａ１には、１／（２Ｎ＋２）Ｅの電圧が充電される。キャパシタＣａ２は、スイッチング素子Ｑ３ａ、Ｑ２ａ間の接続点とスイッチング素子Ｑ２ｂ、Ｑ３ｂ間の接続点との間に接続される。キャパシタＣａ２には、２／（２Ｎ＋２）Ｅの電圧が充電される。キャパシタＣａ３は、スイッチング素子Ｑ４ａ、Ｑ３ａ間の接続点とスイッチング素子Ｑ３ｂ、Ｑ４ｂ間の接続点との間に接続される。キャパシタＣａ３には、３／（２Ｎ＋２）Ｅの電圧が充電される。キャパシタＣａｎは、スイッチング素子Ｑ（ｎ＋１）ａ、Ｑｎａ間の接続点とスイッチング素子Ｑｎｂ、Ｑ（ｎ＋１）ｂ間の接続点との間に接続される。キャパシタＣａｎには、Ｎ／（２Ｎ＋２）Ｅの電圧が充電される。 FIG. 16 shows an N-stage flying capacitor circuit. In the N-stage flying capacitor circuit, (2N + 2) switching elements Q (n + 1) a, Qna, ..., Q4a, Q3a, Q2a, Q1a, Q1b, Q2b, Q3b, Q4b, ... , Qnb, Q (n + 1) b and N capacitors Ca1, Ca2, Ca3, ..., Can. The capacitor Ca1 is connected between the connection point between the switching elements Q2a and Q1a and the connection point between the switching elements Q1b and Q2b. The capacitor Ca1 is charged with a voltage of 1 / (2N + 2) E. The capacitor Ca2 is connected between the connection point between the switching elements Q3a and Q2a and the connection point between the switching elements Q2b and Q3b. The capacitor Ca2 is charged with a voltage of 2 / (2N + 2) E. The capacitor Ca3 is connected between the connection point between the switching elements Q4a and Q3a and the connection point between the switching elements Q3b and Q4b. The capacitor Ca3 is charged with a voltage of 3 / (2N + 2) E. The capacitor Can is connected between the connection point between the switching elements Q (n + 1) a and Qna and the connection point between the switching elements Qnb and Q (n + 1) b. The capacitor Can is charged with a voltage of N / (2N + 2) E.
図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０では、図１５（ａ）に示した１段のフライングキャパシタ回路を使用している。１段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から５レベル（＋Ｅ、＋１／２Ｅ、０、－１／２Ｅ、－Ｅ）の電圧を出力可能となる。また図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０に、図１５（ｂ）に示した２段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から７レベル（＋Ｅ、＋２／３Ｅ、＋１／３Ｅ、０、－１／３Ｅ、－２／３Ｅ、－Ｅ）の電圧を出力可能となる。また図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０に、図１５（ｃ）に示した３段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から９レベル（＋Ｅ、＋３／４Ｅ、＋２／４Ｅ、＋１／４Ｅ、０、－１／４Ｅ、－２／４Ｅ、－３／４Ｅ、－Ｅ）の電圧を出力可能となる。また図１（ａ）、（ｂ）の第１フライングキャパシタ回路１０及び第２フライングキャパシタ回路２０に、図１６に示したＮ段のフライングキャパシタ回路を使用するとフルブリッジ回路３０から（２Ｎ＋３）の電圧を出力可能となる。
In the first flying
以上説明したように本実施の形態によれば、フライングキャパシタ回路を使用したマルチレベル電力変換装置において、クランプ回路４０を設けることにより、フルブリッジ回路３０からフィルタ回路５０に０Ｖを出力する際の導通損失を低減させることができる。これにより、フライングキャパシタ回路を使用したマルチレベル電力変換装置の電力変換効率を改善させることができる。
As described above, according to the present embodiment, in the multi-level power conversion device using the flying capacitor circuit, the continuity when 0V is output from the
電力変換装置１の正弦波指令値が正の半波期間の間、クランプ回路４０の第１４スイッチング素子Ｑｃ２を常時オン状態に制御することにより、第１４スイッチング素子Ｑｃ２のスイッチング損失を低減させることができる。また、＋Ｅ／２出力と０Ｖ出力間で遷移するときのデッドタイム期間中にもクランプ回路４０に電流が流れるようになる。これにより、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０及びフルブリッジ回路３０を経由して直流電源２に電流が流れなくなり、デッドタイム期間中の＋Ｅ出力を解消でき、出力電流歪みの悪化を防止することができる。
The switching loss of the 14th switching element Qc2 can be reduced by controlling the 14th switching element Qc2 of the
また電力変換装置１の正弦波指令値が負の半波期間の間、クランプ回路４０の第１３スイッチング素子Ｑｃ１を常時オン状態に制御することにより、第１３スイッチング素子Ｑｃ１のスイッチング損失を低減させることができる。また、－Ｅ／２出力と０Ｖ出力間で遷移するときのデッドタイム期間中にもクランプ回路４０に電流が流れるようになる。これにより、第１フライングキャパシタ回路１０、第２フライングキャパシタ回路２０及びフルブリッジ回路３０を経由して直流電源２に電流が流れなくなり、デッドタイム期間中の－Ｅ出力を解消でき、出力電流歪みの悪化を防止することができる。
Further, the switching loss of the thirteenth switching element Qc1 is reduced by controlling the thirteenth switching element Qc1 of the
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described above based on the embodiments. It is understood by those skilled in the art that the embodiments are exemplary and that various modifications are possible for each of these components and combinations of processing processes, and that such modifications are also within the scope of the present invention. ..
例えば、クランプ回路４０を１つの双方向スイッチング素子（例えば、逆阻止ＩＧＢＴ）で構成してもよい。
For example, the
なお、実施の形態は、以下の項目によって特定されてもよい。 The embodiment may be specified by the following items.
［項目１］
直流電源（２）の正端側と中性点（ＮＮ）との間に接続された第１のフライングキャパシタ回路（１０）と、
前記中性点（ＮＮ）と前記直流電源（２）の負端側との間に接続された第２のフライングキャパシタ回路（２０）と、
前記第１のフライングキャパシタ回路（１０）の中点と前記第２のフライングキャパシタ回路（２０）の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力するブリッジ回路（３０）と、
前記一対の出力線の間を短絡するクランプ回路（４０）と、
を備えることを特徴とする電力変換装置（１）。
これによれば、０Ｖを出力する際の導通損失を低減させることができる。
［項目２］
前記第１のフライングキャパシタ回路（１０）は、
前記直流電源（２）の正端側と前記中性点（ＮＮ）との間に直列接続された複数の第１のスイッチング素子（Ｑ１～Ｑ４）と、
前記複数の第１のスイッチング素子（Ｑ１～Ｑ４）の接続点間に接続された少なくとも１つの第１のキャパシタ（Ｃ１）と、を含み、
前記第２のフライングキャパシタ回路（２０）は、
前記中性点（ＮＮ）と前記直流電源（２）の負極側との間に直列接続された複数の第２のスイッチング素子（Ｑ５～Ｑ８）と、
前記複数の第２のスイッチング素子（Ｑ５～Ｑ８）の接続点間に接続された少なくとも１つの第２のキャパシタ（Ｃ２）と、を含み、
前記ブリッジ回路（３０）は、
ブリッジ接続された複数の第３のスイッチング素子（Ｑｕ１、Ｑｕ２、Ｑｗ１、Ｑｗ２）を含み、
前記クランプ回路（４０）は、
双方向に電流を導通／遮断するための少なくとも１つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）を含み、
本電力変換装置（１）は、
前記第１のスイッチング素子（Ｑ１～Ｑ４）～前記第４のスイッチング素子（Ｑｃ１、Ｑｃ２）のオン／オフを制御して、前記直流電源（２）の直流電力を交流電力に変換する制御部（６０）、
をさらに備えることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、０Ｖを出力する際に、第４のスイッチング素子（Ｑｃ１、Ｑｃ２）をオン状態にすることにより、導通損失を低減させることができる。
［項目３］
前記第１のフライングキャパシタ回路（１０）は、
前記直流電源（２）の正端側と前記中性点（ＮＮ）との間に直列接続された（２Ｎ（Ｎは自然数）＋２）個の第１のスイッチング素子（Ｑ１～Ｑ４）と、
前記（２Ｎ＋２）個の複数の第１のスイッチング素子（Ｑ１～Ｑ４）の接続点間に接続されたＮ個の第１のキャパシタ（Ｃ１）と、を含み、
前記第２のフライングキャパシタ回路（２０）は、
前記中性点（ＮＮ）と前記直流電源（２）の負極側との間に直列接続された（２Ｎ＋２）個の第２のスイッチング素子（Ｑ５～Ｑ８）と、
前記（２Ｎ＋２）個の第２のスイッチング素子（Ｑ５～Ｑ８）の接続点間に接続されたＮ個の第２のキャパシタ（Ｃ２）と、を含み、
前記制御部（６０）は、前記第１のスイッチング素子（Ｑ１～Ｑ４）～前記第４のスイッチング素子（Ｑｃ１、Ｑｃ２）のオン／オフを制御して、前記出力線に２Ｎ＋３レベルの出力電圧を出力することを特徴とする項目２に記載の電力変換装置（１）。
これによれば、出力線に２Ｎ＋３レベルの擬似正弦波を出力することができる。
［項目４］
前記Ｎ個の第１のキャパシタ（Ｃ１）の第（ｉ）番目のキャパシタに印加される電圧Ｅｃ１（ｉ）は、前記直流電源（２）の電圧Ｅ×（ｉ／（２Ｎ＋２））であり、
前記Ｎ個の第２のキャパシタ（Ｃ２）の第（ｉ）番目のキャパシタに印加される電圧Ｅｃ２（ｉ）は、前記直流電源（２）の電圧Ｅ×（ｉ／（２Ｎ＋２））である、
ことを特徴とする項目３に記載の電力変換装置（１）。
これによれば、ブリッジ回路（３０）から出力線に２Ｎ＋３レベルの電圧を出力可能となる。
［項目５］
前記クランプ回路（４０）は、それぞれダイオード（Ｄｃ１、Ｄｃ２）が並列に形成または接続された、２つの前記第４のスイッチング素子（Ｑｃ１、Ｑｃ２）を含み、
前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）のダイオード（Ｄｃ１、Ｄｃ２）の向きが反対になるように、前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）が直列に接続されていることを特徴とする項目２から４のいずれか１項に記載の電力変換装置（１）。
これによれば、２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）の片方をオン状態にするだけで、出力線間を導通させることができる。
［項目６］
前記出力線の電圧をゼロにする際に、前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）をオン状態にし、前記第１のスイッチング素子（Ｑ１～Ｑ４）～前記第３のスイッチング素子（Ｑｕ１、Ｑｕ２、Ｑｗ１、Ｑｗ２）を全てオフ状態にすることを特徴とする項目５に記載の電力変換装置（１）。
これによれば、力率１以外でも、放電方向（電力変換装置（１）から系統（３）への方向）への電流制御も、充電方向（系統（３）から電力変換装置（１）への方向）への電流制御も可能となる。
［項目７］
前記交流電力が正の半波の期間、前記２つの第４のスイッチング素子（Ｑｃ１、Ｑｃ２）の一方（Ｑｃ２）をオン状態に維持し、
前記交流電力が負の半波の期間、前記２つの第４スイッチング（Ｑｃ１、Ｑｃ２）の他方（Ｑｃ１）をオン状態に維持することを特徴とする項目５又は６に記載の電力変換装置（１）。
これによれば、スイッチング損失の低減が可能であるとともに、デッドタイム期間中の出力電流歪みの悪化を防止することができる。
[Item 1]
The first flying capacitor circuit (10) connected between the positive end side of the DC power supply (2) and the neutral point (NN), and
A second flying capacitor circuit (20) connected between the neutral point (NN) and the negative end side of the DC power supply (2), and
The DC side is connected to the midpoint of the first flying capacitor circuit (10) and the midpoint of the second flying capacitor circuit (20), and the DC power input from the DC side is converted into AC power. , A bridge circuit (30) that outputs the AC power to a pair of output lines on the AC side,
A clamp circuit (40) that short-circuits between the pair of output lines and
(1).
According to this, it is possible to reduce the conduction loss when outputting 0V.
[Item 2]
The first flying capacitor circuit (10) is
A plurality of first switching elements (Q1 to Q4) connected in series between the positive end side of the DC power supply (2) and the neutral point (NN), and
Includes at least one first capacitor (C1) connected between the connection points of the plurality of first switching elements (Q1 to Q4).
The second flying capacitor circuit (20) is
A plurality of second switching elements (Q5 to Q8) connected in series between the neutral point (NN) and the negative electrode side of the DC power supply (2), and
Includes at least one second capacitor (C2) connected between the connection points of the plurality of second switching elements (Q5 to Q8).
The bridge circuit (30)
A plurality of bridge-connected third switching elements (Qu1, Qu2, Qw1, Qw2) are included.
The clamp circuit (40) is
Includes at least one fourth switching element (Qc1, Qc2) for conducting / blocking current in both directions.
This power converter (1) is
A control unit (2) that controls the on / off of the first switching element (Q1 to Q4) to the fourth switching element (Qc1 and Qc2) to convert the DC power of the DC power supply (2) into AC power. 60),
The power conversion device (1) according to
According to this, when 0V is output, the conduction loss can be reduced by turning on the fourth switching element (Qc1 and Qc2).
[Item 3]
The first flying capacitor circuit (10) is
The first switching elements (Q1 to Q4) connected in series between the positive end side of the DC power supply (2) and the neutral point (NN) (2N (N is a natural number) + 2)
Includes N first capacitors (C1) connected between the connection points of the (2N + 2) plurality of first switching elements (Q1 to Q4).
The second flying capacitor circuit (20) is
(2N + 2) second switching elements (Q5 to Q8) connected in series between the neutral point (NN) and the negative electrode side of the DC power supply (2), and
Includes N second capacitors (C2) connected between the connection points of the (2N + 2) second switching elements (Q5 to Q8).
The control unit (60) controls on / off of the first switching element (Q1 to Q4) to the fourth switching element (Qc1, Qc2) to apply a 2N + 3 level output voltage to the output line. The power conversion device (1) according to
According to this, a pseudo sine wave of 2N + 3 level can be output to the output line.
[Item 4]
The voltage Ec1 (i) applied to the (i) th capacitor of the N first capacitors (C1) is the voltage E × (i / (2N + 2)) of the DC power supply (2).
The voltage Ec2 (i) applied to the (i) th capacitor of the N second capacitors (C2) is the voltage E × (i / (2N + 2)) of the DC power supply (2).
The power conversion device (1) according to
According to this, a voltage of 2N + 3 level can be output from the bridge circuit (30) to the output line.
[Item 5]
The clamp circuit (40) includes two fourth switching elements (Qc1, Qc2) in which diodes (Dc1, Dc2) are formed or connected in parallel, respectively.
The two fourth switching elements (Qc1 and Qc2) are connected in series so that the directions of the diodes (Dc1 and Dc2) of the two fourth switching elements (Qc1 and Qc2) are opposite to each other. The power conversion device (1) according to any one of
According to this, only one of the two fourth switching elements (Qc1 and Qc2) is turned on, and the output lines can be made conductive.
[Item 6]
When the voltage of the output line is set to zero, the two fourth switching elements (Qc1 and Qc2) are turned on, and the first switching element (Q1 to Q4) to the third switching element (Qu1) are turned on. , Qu2, Qw1, Qw2), the power conversion device (1) according to
According to this, in addition to the
[Item 7]
One (Qc2) of the two fourth switching elements (Qc1 and Qc2) is kept on while the AC power is a positive half wave.
The power conversion device (1) according to
According to this, it is possible to reduce the switching loss and prevent the deterioration of the output current distortion during the dead time period.
１ 電力変換装置、 ２ 直流電源、 ３ａ Ｕ相系統、 ３ｂ Ｗ相系統、 １０ 第１フライングキャパシタ回路、 ２０ 第２フライングキャパシタ回路、 ３０ フルブリッジ回路、 ４０ クランプ回路、 ５０ フィルタ回路、 ６０ 制御部、 Ｑ１ 第１スイッチング素子、 Ｑ２ 第２スイッチング素子、 Ｑ３ 第３スイッチング素子、 Ｑ４ 第４スイッチング素子、 Ｑ５ 第５スイッチング素子、 Ｑ６ 第６スイッチング素子、 Ｑ７ 第７スイッチング素子、 Ｑ８ 第８スイッチング素子、 Ｑｕ１ 第９スイッチング素子、 Ｑｕ２ 第１０スイッチング素子、 Ｑｗ１ 第１１スイッチング素子、 Ｑｗ２ 第１２スイッチング素子、 Ｑｃ１ 第１３スイッチング素子、 Ｑｃ２ 第１４スイッチング素子、 Ｄ１ 第１ダイオード、 Ｄ２ 第２ダイオード、 Ｄ３ 第３ダイオード、 Ｄ４ 第４ダイオード、 Ｄ５ 第５ダイオード、 Ｄ６ 第６ダイオード、 Ｄ７ 第７ダイオード、 Ｄ８ 第８ダイオード、 Ｄｕ１ 第９ダイオード、 Ｄｕ２ 第１０ダイオード、 Ｄｗ１ 第１１ダイオード、 Ｄｗ２ 第１２ダイオード、 Ｄｃ１ 第１３ダイオード、 Ｄｃ２ 第１４ダイオード、 Ｃ１ 第１キャパシタ、 Ｃ２ 第２キャパシタ、 Ｃ３ 第３キャパシタ、 Ｌ１ 第１リアクトル、 Ｌ２ 第２リアクトル。 1 Power converter, 2 DC power supply, 3a U phase system, 3b W phase system, 10 1st flying capacitor circuit, 20 2nd flying capacitor circuit, 30 full bridge circuit, 40 clamp circuit, 50 filter circuit, 60 control unit, Q1 1st switching element, Q2 2nd switching element, Q3 3rd switching element, Q4 4th switching element, Q5 5th switching element, Q6 6th switching element, Q7 7th switching element, Q8 8th switching element, Qu1 1st 9 switching element, Qu2 10th switching element, Qw1 11th switching element, Qw2 12th switching element, Qc1 13th switching element, Qc2 14th switching element, D1 1st diode, D2 2nd diode, D3 3rd diode, D4 4th diode, D5 5th diode, D6 6th diode, D7 7th diode, D8 8th diode, Du1 9th diode, Du2 10th diode, Dw1 11th diode, Dw2 12th diode, Dc1 13th diode, Dc2 14th diode, C1 1st capacitor, C2 2nd capacitor, C3 3rd capacitor, L1 1st reactor, L2 2nd reactor.
Claims (4)
前記中性点と前記直流電源の負端側との間に接続された第２のフライングキャパシタ回路と、
前記第１のフライングキャパシタ回路の中点と前記第２のフライングキャパシタ回路の中点とに直流側が接続され、当該直流側から入力される直流電力を交流電力に変換して、交流側の一対の出力線に当該交流電力を出力するブリッジ回路と、
前記一対の出力線の間を短絡するクランプ回路と、
前記第１のフライングキャパシタ回路、前記第２のフライングキャパシタ回路、前記ブリッジ回路、及び前記クランプ回路に含まれるスイッチング素子のオン／オフを制御して、前記直流電源の直流電力を交流電力に変換する制御部と、を備え、
前記第１のフライングキャパシタ回路は、
前記直流電源の正端側と前記中性点との間に直列接続された複数の第１のスイッチング素子と、
前記複数の第１のスイッチング素子の接続点間に接続された少なくとも１つの第１のキャパシタと、を含み、
前記第２のフライングキャパシタ回路は、
前記中性点と前記直流電源の負極側との間に直列接続された複数の第２のスイッチング素子と、
前記複数の第２のスイッチング素子の接続点間に接続された少なくとも１つの第２のキャパシタと、を含み、
前記ブリッジ回路は、
ブリッジ接続された複数の第３のスイッチング素子を含み、
前記クランプ回路は、それぞれダイオードが並列に形成または接続された、２つの第４のスイッチング素子を含み、
前記２つの第４のスイッチング素子のダイオードの向きが反対になるように、前記２つの第４のスイッチング素子が直列に接続され、
前記制御部は、
前記出力線からゼロ以外の電圧を出力する際、前記２つの第４のスイッチング素子の一方をオン状態、他方をオフ状態に制御し、
前記出力線からゼロの電圧を出力する際、前記２つの第４のスイッチング素子をオン状態に制御し、前記第１のスイッチング素子～前記第３のスイッチング素子を全てオフ状態に制御することを特徴とする電力変換装置。 The first flying capacitor circuit connected between the positive end side of the DC power supply and the neutral point,
A second flying capacitor circuit connected between the neutral point and the negative end side of the DC power supply,
The DC side is connected to the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit, and the DC power input from the DC side is converted into AC power to form a pair of AC side. A bridge circuit that outputs the AC power to the output line,
A clamp circuit that short-circuits between the pair of output lines and
By controlling the on / off of the switching elements included in the first flying capacitor circuit, the second flying capacitor circuit, the bridge circuit, and the clamp circuit, the DC power of the DC power supply is converted into AC power. With a control unit,
The first flying capacitor circuit is
A plurality of first switching elements connected in series between the positive end side of the DC power supply and the neutral point, and
Includes at least one first capacitor connected between the connection points of the plurality of first switching elements.
The second flying capacitor circuit is
A plurality of second switching elements connected in series between the neutral point and the negative electrode side of the DC power supply, and
Includes at least one second capacitor connected between the connection points of the plurality of second switching elements.
The bridge circuit
Includes a plurality of bridged third switching elements
The clamp circuit comprises two fourth switching elements, each with a diode formed or connected in parallel.
The two fourth switching elements are connected in series so that the directions of the diodes of the two fourth switching elements are opposite to each other.
The control unit
When a voltage other than zero is output from the output line, one of the two fourth switching elements is controlled to be in the on state and the other is controlled to be in the off state.
When a zero voltage is output from the output line, the two fourth switching elements are controlled to be in the on state, and all the first switching element to the third switching element are controlled to be in the off state. Power conversion device.
前記直流電源の正端側と前記中性点との間に直列接続された（２Ｎ（Ｎは自然数）＋２）個の第１のスイッチング素子と、
前記（２Ｎ＋２）個の複数の第１のスイッチング素子の接続点間に接続されたＮ個の第１のキャパシタと、を含み、
前記第２のフライングキャパシタ回路は、
前記中性点と前記直流電源の負極側との間に直列接続された（２Ｎ＋２）個の第２のスイッチング素子と、
前記（２Ｎ＋２）個の第２のスイッチング素子の接続点間に接続されたＮ個の第２のキャパシタと、を含み、
前記制御部は、前記第１のスイッチング素子～前記第４のスイッチング素子のオン／オフを制御して、前記出力線に２Ｎ＋３レベルの出力電圧を出力することを特徴とする請求項１に記載の電力変換装置。 The first flying capacitor circuit is
The first switching element (2N (N is a natural number) + 2) connected in series between the positive end side of the DC power supply and the neutral point, and
Includes N first capacitors connected between the connection points of the (2N + 2) first switching elements.
The second flying capacitor circuit is
(2N + 2) second switching elements connected in series between the neutral point and the negative electrode side of the DC power supply, and
Includes N second capacitors connected between the connection points of the (2N + 2) second switching elements.
The first aspect of claim 1 , wherein the control unit controls on / off of the first switching element to the fourth switching element to output a 2N + 3 level output voltage to the output line. Power converter.
前記Ｎ個の第２のキャパシタの第（ｉ）番目のキャパシタに印加される電圧Ｅｃ２（ｉ）は、前記直流電源の電圧Ｅ×（ｉ／（２Ｎ＋２））である、
ことを特徴とする請求項２に記載の電力変換装置。 The voltage Ec1 (i) applied to the (i) th capacitor of the N first capacitors is the voltage E × (i / (2N + 2)) of the DC power supply.
The voltage Ec2 (i) applied to the (i) th capacitor of the N second capacitors is the voltage E × (i / (2N + 2)) of the DC power supply.
The power conversion device according to claim 2 .
前記交流電力が負の半波の期間、前記２つの第４スイッチングの他方をオン状態に維持することを特徴とする請求項１から３のいずれか１項に記載の電力変換装置。 While the AC power is a positive half wave, one of the two fourth switching elements is kept on.
The power conversion device according to any one of claims 1 to 3 , wherein the AC power keeps the other of the two fourth switchings on for a period of a negative half wave.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017228319A JP7054816B2 (en) | 2017-11-28 | 2017-11-28 | Power converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017228319A JP7054816B2 (en) | 2017-11-28 | 2017-11-28 | Power converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019103159A JP2019103159A (en) | 2019-06-24 |
| JP7054816B2 true JP7054816B2 (en) | 2022-04-15 |
Family
ID=66974387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017228319A Active JP7054816B2 (en) | 2017-11-28 | 2017-11-28 | Power converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7054816B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014050134A (en) | 2012-08-29 | 2014-03-17 | Murata Mfg Co Ltd | Inverter device |
| WO2014042118A1 (en) | 2012-09-13 | 2014-03-20 | 独立行政法人産業技術総合研究所 | Multilevel power conversion circuit and device |
| JP2016096616A (en) | 2014-11-12 | 2016-05-26 | パナソニックＩｐマネジメント株式会社 | Power conversion device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6573197B2 (en) * | 2016-01-13 | 2019-09-11 | パナソニックＩｐマネジメント株式会社 | Power converter |
| US9960708B2 (en) * | 2016-04-22 | 2018-05-01 | Futurewei Technologies, Inc. | Apparatus and method for an active-switched inverter using multiple frequencies |
-
2017
- 2017-11-28 JP JP2017228319A patent/JP7054816B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014050134A (en) | 2012-08-29 | 2014-03-17 | Murata Mfg Co Ltd | Inverter device |
| WO2014042118A1 (en) | 2012-09-13 | 2014-03-20 | 独立行政法人産業技術総合研究所 | Multilevel power conversion circuit and device |
| JP2016096616A (en) | 2014-11-12 | 2016-05-26 | パナソニックＩｐマネジメント株式会社 | Power conversion device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019103159A (en) | 2019-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10447173B2 (en) | Single-phase five-level active clamping converter unit and converter | |
| JP5974516B2 (en) | 5-level power converter | |
| EP2251969B1 (en) | Five-level inverter | |
| JP5928928B2 (en) | 5-stage power converter, control method and control apparatus therefor | |
| EP2651024B1 (en) | Multilevel power converter | |
| US10389271B2 (en) | Single-phase four-level inverter circuit topology and three-phase four-level inverter circuit topology | |
| US10250159B2 (en) | Five-level inverter topology with high voltage utilization ratio | |
| US7450408B2 (en) | Integrated converter having three-phase power factor correction | |
| US20140339899A1 (en) | Multilevel power converter circuit | |
| CN106329974A (en) | Five-level conversion device | |
| US20130258728A1 (en) | Multilevel power converter | |
| WO2018127054A1 (en) | Serial-to-parallel converter having multiple inputs and charge/current conversion appliance using same | |
| KR20090126993A (en) | Multilevel converter consisting of building-block module having power regeneration capability | |
| CN101895214B (en) | Three-phase synchronous rectification circuit and control method thereof | |
| US10910943B1 (en) | Bidirectional power factor correction module | |
| JP5362657B2 (en) | Power converter | |
| KR20150140966A (en) | Cascaded H-bridge Inverter Capable of Operating in Bypass Mode | |
| CN111669061B (en) | Anti-system of dragging and wind generating set | |
| US20230253877A1 (en) | Power factor correction and dc-dc multiplexing converter and uninterruptible power supply including the same | |
| JP2012191761A (en) | Ac-dc conversion circuit | |
| US11038436B2 (en) | Inverter system | |
| EP4164111A1 (en) | Inverter and inverter apparatus | |
| JP7054816B2 (en) | Power converter | |
| CN107482892B (en) | Energy buffer circuit and converter | |
| JP6895643B2 (en) | Power converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20180417 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20201224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20210518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210618 |
|
| C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20210618 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20210629 |
|
| C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20210706 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20210806 |
|
| C211 | Notice of termination of reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C211 Effective date: 20210817 |
|
| C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20211130 |
|
| C23 | Notice of termination of proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C23 Effective date: 20220118 |
|
| C03 | Trial/appeal decision taken |
Free format text: JAPANESE INTERMEDIATE CODE: C03 Effective date: 20220222 |
|
| C30A | Notification sent |
Free format text: JAPANESE INTERMEDIATE CODE: C3012 Effective date: 20220222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220310 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 7054816 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |