JP7052409B2 - Pulse current application circuit and its control method - Google Patents

Pulse current application circuit and its control method Download PDF

Info

Publication number
JP7052409B2
JP7052409B2 JP2018032014A JP2018032014A JP7052409B2 JP 7052409 B2 JP7052409 B2 JP 7052409B2 JP 2018032014 A JP2018032014 A JP 2018032014A JP 2018032014 A JP2018032014 A JP 2018032014A JP 7052409 B2 JP7052409 B2 JP 7052409B2
Authority
JP
Japan
Prior art keywords
switching element
current
inductive load
current application
series
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018032014A
Other languages
Japanese (ja)
Other versions
JP2018201187A (en
Inventor
直樹 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to US15/968,186 priority Critical patent/US10451665B2/en
Priority to DE102018207168.3A priority patent/DE102018207168A1/en
Publication of JP2018201187A publication Critical patent/JP2018201187A/en
Application granted granted Critical
Publication of JP7052409B2 publication Critical patent/JP7052409B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Electronic Switches (AREA)

Description

本発明は、大電流の短パルスを被測定デバイス(以下、DUT:Device Under Testという)に印加するパルス電流印加回路およびその制御方法に関する。 The present invention relates to a pulse current application circuit for applying a short pulse of a large current to a device under test (hereinafter referred to as DUT: Device Under Test) and a control method thereof.

半導体素子は、短時間のサージ電流の印加などで特性が劣化する場合があり、その信頼性を確認するために、大電流のパルス電流を印加する回路が必要である。また、半導体素子にパルス電流を繰り返し与えることによって成長する結晶欠陥の存在を、結晶欠陥が成長してしまう時間よりも遙かに短い時間で大電流のパルス電流を印加することにより確認し、それを半導体素子のスクリーニングに適用することがある。この場合にも、大電流のパルス電流を印加するパルス電流印加回路が必要になる。このようなパルス電流印加回路が印加するパルス電流としては、IGBT(Insulated Gate Bipolar Transistor)がスイッチング可能なパルス幅の数マイクロ秒(μs)よりも短い、たとえば、200ナノ秒(ns)程度のものが望まれている。また、パルス電流の電流値は、たとえば、数10アンペア(A)もの大電流が要求されている。 The characteristics of a semiconductor element may deteriorate due to the application of a surge current for a short period of time, and in order to confirm its reliability, a circuit that applies a large current pulse current is required. In addition, the existence of crystal defects that grow by repeatedly applying a pulse current to the semiconductor device is confirmed by applying a large current pulse current in a time much shorter than the time when the crystal defects grow. May be applied to the screening of semiconductor devices. In this case as well, a pulse current application circuit that applies a large current pulse current is required. The pulse current applied by such a pulse current application circuit is shorter than the switchable pulse width of several microseconds (μs) of the IGBT (Insulated Gate Bipolar Transistor), for example, about 200 nanoseconds (ns). Is desired. Further, the current value of the pulse current is required to be as large as several tens of amperes (A), for example.

この大電流のパルス電流を半導体素子に印加するパルス電流印加回路としては、電源とグランドとの間に、DUTに直列に接続して、ターンオン(導通)またはターンオフ(遮断)するように制御される半導体スイッチング素子が知られている(たとえば、特許文献1参照)。この特許文献1に記載のパルス電流印加回路では、バイポーラトランジスタがスイッチとして使用されている。これに対し、高速のスイッチング速度が要求される近年のパルス電流印加回路では、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor、以下、MOSトランジスタという)が使用されている。 The pulse current application circuit that applies this large current pulse current to the semiconductor element is controlled so as to be connected in series with the DUT between the power supply and ground and to be turned on (conducting) or turn off (cutting off). Semiconductor switching devices are known (see, for example, Patent Document 1). In the pulse current application circuit described in Patent Document 1, a bipolar transistor is used as a switch. On the other hand, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors, hereinafter referred to as MOS transistors) are used in recent pulse current application circuits that require high-speed switching speeds.

図8はMOSトランジスタによる従来のパルス電流印加回路を例示する回路図、図9は従来のパルス電流印加回路の動作を説明する負荷曲線である。この図9において、横軸は電源電圧を示し、縦軸はDUTおよび抵抗に流れる電流を示している。 FIG. 8 is a circuit diagram illustrating a conventional pulse current application circuit using a MOS transistor, and FIG. 9 is a load curve illustrating the operation of the conventional pulse current application circuit. In FIG. 9, the horizontal axis represents the power supply voltage, and the vertical axis represents the current flowing through the DUT and the resistor.

従来のパルス電流印加回路は、図8に示したように、MOSトランジスタ101を備え、そのMOSトランジスタ101のゲート端子は、ゲートドライブ回路102に接続されている。MOSトランジスタ101のソース端子は、グランドに接続され、MOSトランジスタ101のドレイン端子は、DUTとしてのダイオード103のカソード端子に接続されている。ダイオード103のアノード端子は、電流制限抵抗104の一方の端子に接続され、電流制限抵抗104の他方の端子は、電源Vdcに接続されている。 As shown in FIG. 8, the conventional pulse current application circuit includes a MOS transistor 101, and the gate terminal of the MOS transistor 101 is connected to the gate drive circuit 102. The source terminal of the MOS transistor 101 is connected to the ground, and the drain terminal of the MOS transistor 101 is connected to the cathode terminal of the diode 103 as a DUT. The anode terminal of the diode 103 is connected to one terminal of the current limiting resistor 104, and the other terminal of the current limiting resistor 104 is connected to the power supply Vdc.

MOSトランジスタ101は、ゲートドライブ回路102から供給されるゲートドライブ信号Gによってオンまたはオフされる。MOSトランジスタ101がオフされているとき、ダイオード103に電流Idutは流れない。一方、MOSトランジスタ101がオンされているとき、ダイオード103には、電源Vdcの電圧と電流制限抵抗104の抵抗値とによって決まる電流Idutが流れる。なお、説明を簡単にするために、ダイオード103の特性は、無視している。 The MOS transistor 101 is turned on or off by the gate drive signal G supplied from the gate drive circuit 102. When the MOS transistor 101 is turned off, no current Idt flows through the diode 103. On the other hand, when the MOS transistor 101 is turned on, a current Idut determined by the voltage of the power supply Vdc and the resistance value of the current limiting resistor 104 flows through the diode 103. For the sake of simplicity, the characteristics of the diode 103 are ignored.

MOSトランジスタ101は、たとえば、25℃程度の低温の状態にあるとき、図9に符号101aで示すような出力特性を有している。このとき、電源Vdcの電圧がVdc1、電流制限抵抗104の電流電圧特性を符号104aとすると、MOSトランジスタ101の出力特性101aと電流制限抵抗104の電流電圧特性104aとの交点がダイオード103に流れる電流Ia(=Idut)である。 The MOS transistor 101 has output characteristics as shown by reference numeral 101a in FIG. 9, for example, when it is in a low temperature state of about 25 ° C. At this time, assuming that the voltage of the power supply Vdc is Vdc1 and the current-voltage characteristic of the current limiting resistor 104 is the reference numeral 104a, the current at which the intersection of the output characteristic 101a of the MOS transistor 101 and the current-voltage characteristic 104a of the current limiting resistor 104 flows through the diode 103. Ia (= Idut).

MOSトランジスタ101の損失は、MOSトランジスタ101のオン抵抗と電流の2乗との積であるので、ダイオード103に大電流のパルス電流を流すと、MOSトランジスタ101の温度が上昇する。一般に、MOSトランジスタ101は、温度が上昇すると、電子の移動度が低下するため、オン抵抗が高くなって電流が流れにくくなり、たとえば、150℃程度の高温の状態にあるときの出力特性は、符号101bで示したようになる。すなわち、MOSトランジスタ101は、パルス電流の印加初期では大きな電流Iaが流れるが、長時間の印加によりMOSトランジスタ101の温度が上昇すると電流Ib1まで低下するという温度に依存して電流が変化する特性を有している。この場合、MOSトランジスタ101の温度に依存してダイオード103に印加される電流が大きく変化するので、MOSトランジスタ101は、ダイオード103に対して安定的な印加をすることができなくなる。 Since the loss of the MOS transistor 101 is the product of the on-resistance of the MOS transistor 101 and the square of the current, when a large current pulse current is passed through the diode 103, the temperature of the MOS transistor 101 rises. Generally, when the temperature of the MOS transistor 101 rises, the mobility of electrons decreases, so that the on-resistance becomes high and it becomes difficult for current to flow. For example, the output characteristics when the MOS transistor 101 is in a high temperature state of about 150 ° C. It becomes as shown by reference numeral 101b. That is, the MOS transistor 101 has a characteristic that a large current Ia flows at the initial stage of application of the pulse current, but the current changes depending on the temperature that the temperature of the MOS transistor 101 rises to the current Ib1 when the temperature of the MOS transistor 101 rises. Have. In this case, since the current applied to the diode 103 changes greatly depending on the temperature of the MOS transistor 101, the MOS transistor 101 cannot stably apply the current to the diode 103.

これに対し、電源Vdcの電圧をVdc2に引き上げ、電流制限抵抗104の抵抗値を大きくすると、MOSトランジスタ101の出力特性101aと電流制限抵抗104の電流電圧特性104bとの交点を、電流Iaとすることが可能である。この場合、高温状態のMOSトランジスタ101の出力特性101bと電流制限抵抗104の電流電圧特性104bとの交点は、電流Ib2となる。これにより、MOSトランジスタ101の温度に依存して電流が変化する電流差は、電流制限抵抗104の抵抗値が小さいときの電流電圧特性104aの場合、ΔI1となる。一方、電流制限抵抗104の抵抗値を大きくして電流電圧特性104bとした場合、MOSトランジスタ101の温度に依存して電流が変化する電流差は、ΔI2(<ΔI1)となり、温度特性の依存性が小さくなっていることが分かる。 On the other hand, when the voltage of the power supply Vdc is raised to Vdc2 and the resistance value of the current limiting resistance 104 is increased, the intersection of the output characteristic 101a of the MOS transistor 101 and the current-voltage characteristic 104b of the current limiting resistance 104 is defined as the current Ia. It is possible. In this case, the intersection of the output characteristic 101b of the MOS transistor 101 in the high temperature state and the current-voltage characteristic 104b of the current limiting resistor 104 is the current Ib2. As a result, the current difference in which the current changes depending on the temperature of the MOS transistor 101 becomes ΔI1 in the case of the current-voltage characteristic 104a when the resistance value of the current limiting resistance 104 is small. On the other hand, when the resistance value of the current limiting resistance 104 is increased to obtain the current-voltage characteristic 104b, the current difference in which the current changes depending on the temperature of the MOS transistor 101 becomes ΔI2 (<ΔI1), which is dependent on the temperature characteristic. It can be seen that is getting smaller.

なお、図8に示したパルス電流印加回路は、DUTとするダイオード103をMOSトランジスタ101のドレイン端子と電流制限抵抗104との間に配置しているが、MOSトランジスタ101のソース端子とグランドとの間に配置してもよい。この場合、ゲートドライブ回路102の基準電位をMOSトランジスタ101のソース端子にすることで、ダイオード103をMOSトランジスタ101のドレイン端子の側に配置した場合と、基本的に動作および温度依存性は同じである。 In the pulse current application circuit shown in FIG. 8, a diode 103 as a DUT is arranged between the drain terminal of the MOS transistor 101 and the current limiting resistor 104, but the source terminal of the MOS transistor 101 and the ground are arranged. It may be placed in between. In this case, by setting the reference potential of the gate drive circuit 102 to the source terminal of the MOS transistor 101, the operation and temperature dependence are basically the same as when the diode 103 is arranged on the drain terminal side of the MOS transistor 101. be.

特開平5-95148号公報Japanese Unexamined Patent Publication No. 5-95148

しかしながら、MOSトランジスタの温度に依存して変化する電流差を小さくするために、電流制限抵抗の抵抗値を大きくし、電源の電圧を高くすると、電流制限抵抗に印加される電圧が増加し、電流制限抵抗による損失が大きく増加してしまう。この結果、パルス電流印加回路の全体の損失が増加するという問題点があった。 However, if the resistance value of the current limiting resistance is increased and the voltage of the power supply is increased in order to reduce the current difference that changes depending on the temperature of the MOS transistor, the voltage applied to the current limiting resistance increases and the current The loss due to the limiting resistance is greatly increased. As a result, there is a problem that the total loss of the pulse current application circuit increases.

本発明はこのような点に鑑みてなされたものであり、スイッチング素子の温度特性によるパルス電流値の変動が小さく、高速スイッチングにより数100ns以下のパルス幅の大電流パルスを出力するパルス電流印加回路およびその制御方法を提供することを目的とする。 The present invention has been made in view of these points, and is a pulse current application circuit that outputs a large current pulse with a pulse width of several hundred ns or less by high-speed switching, in which the fluctuation of the pulse current value due to the temperature characteristics of the switching element is small. And its control method.

本発明では、上記の課題を解決するために、パルス電流印加回路が提供される。このパルス電流印加回路は、第1のスイッチング素子と、第1のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、第1のスイッチング素子および誘導性負荷の接続点と基準電位との間にて電流印加対象と直列に接続される第2のスイッチング素子と、誘導性負荷に並列に接続されて第2のスイッチング素子が導通状態のとき電流が流れず、第1のスイッチング素子および第2のスイッチング素子が遮断状態のとき電流が流れる転流回路と、を備えている。
転流回路は、逆直列接続されたダイオードおよびツェナーダイオードを有し、第2のスイッチング素子が導通状態において順バイアスされるダイオードのビルトイン電圧と逆バイアスされるツェナーダイオードの降伏電圧との合計値を、第2のスイッチング素子および電流印加対象に所定の電流を流したときの第2のスイッチング素子および電流印加対象の電圧降下よりも大きくし、第1のスイッチング素子を導通状態にして第1のスイッチング素子に直列に接続された誘導性負荷に電源から供給されたエネルギを蓄積し、第2のスイッチング素子を導通状態にして第2のスイッチング素子に直列に接続された電流印加対象に対し誘導性負荷に供給する電流を逆バイアス状態に印加し、第1のスイッチング素子を遮断状態にして電流印加対象に誘導性負荷の電流を転流させ、誘導性負荷の電流を電流印加対象に所定の期間転流させた後、第2のスイッチング素子を遮断状態にする。
In the present invention, a pulse current application circuit is provided in order to solve the above problems. This pulse current application circuit includes a first switching element, an inductive load connected in series with the first switching element and connected between a power supply and a reference potential, and a first switching element and an inductive load. No current flows when the second switching element connected in series with the current application target between the connection point and the reference potential and the second switching element connected in parallel with the inductive load are in a conductive state. , A commutation circuit through which a current flows when the first switching element and the second switching element are in a cutoff state.
The commutation circuit has a reverse series connected diode and a Zener diode, and the sum of the built-in voltage of the diode in which the second switching element is forward biased in the conduction state and the breakdown voltage of the Zener diode in which the second switching element is reverse biased. , The voltage drop of the second switching element and the current application target when a predetermined current is passed through the second switching element and the current application target is made larger than the voltage drop, and the first switching element is made conductive to perform the first switching. The energy supplied from the power supply is stored in the inductive load connected in series with the element, the second switching element is made conductive, and the inductive load is applied to the current applied target connected in series with the second switching element. The current supplied to the current is applied to the reverse bias state, the first switching element is cut off, the current of the inductive load is transferred to the current application target, and the current of the inductive load is transferred to the current application target for a predetermined period. After flowing, the second switching element is put into a cutoff state.

また、本発明では、パルス電流印加回路の制御方法が提供される。このパルス電流印加回路の制御方法によれば、第1のスイッチング素子と、第1のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、第1のスイッチング素子および誘導性負荷の接続点と基準電位との間にて電流印加対象と直列に接続される第2のスイッチング素子と、誘導性負荷に並列に接続されて第2のスイッチング素子が導通状態のとき電流が流れず、第1のスイッチング素子および第2のスイッチング素子が遮断状態のとき電流が流れ、逆直列接続されたダイオードおよびツェナーダイオードを含む転流回路と、を備えるパルス電流印加回路であって、第2のスイッチング素子が導通状態において順バイアスされるダイオードのビルトイン電圧と逆バイアスされるツェナーダイオードの降伏電圧との合計値を、第2のスイッチング素子および電流印加対象に所定の電流を流したときの第2のスイッチング素子および電流印加対象の電圧降下よりも大きくし、第1のスイッチング素子を導通状態にして第1のスイッチング素子に直列に接続された誘導性負荷に電源から供給されたエネルギを蓄積し、第2のスイッチング素子を導通状態にして第2のスイッチング素子に直列に接続された電流印加対象に対し誘導性負荷に供給する電流を逆バイアス状態に印加し、第1のスイッチング素子を遮断状態にして電流印加対象に誘導性負荷の電流を転流させ、誘導性負荷の電流を電流印加対象に所定の期間転流させた後、第2のスイッチング素子を遮断状態にする。 Further, the present invention provides a control method for a pulse current application circuit. According to the control method of this pulse current application circuit, the first switching element, the inductive load connected in series with the first switching element and connected between the power supply and the reference potential, and the first switching. The second switching element connected in series with the current application target between the connection point of the element and the inductive load and the reference potential, and the second switching element connected in parallel with the inductive load are in a conductive state. A pulse current application circuit comprising: when no current flows, and when the first switching element and the second switching element are cut off, a current flows, and a commutation circuit including a reverse series connected diode and a Zener diode. Then, the total value of the built-in voltage of the diode in which the second switching element is forward-biased in the conduction state and the breakdown voltage of the Zener diode in which the second switching element is reverse-biased is passed through the second switching element and the current application target. It was made larger than the voltage drop of the second switching element and the current application target when the current was applied, and the first switching element was made conductive and supplied from the power supply to the inductive load connected in series with the first switching element. The first switching is performed by accumulating energy, making the second switching element conductive, and applying the current supplied to the inductive load to the current application target connected in series with the second switching element in the reverse bias state. The element is cut off, the current of the inductive load is transferred to the current application target, the current of the inductive load is transferred to the current application target for a predetermined period, and then the second switching element is cut off.

上記構成のパルス電流印加回路およびその制御方法では、電流印加対象に印加するパルス電流は、第1のスイッチング素子および第2のスイッチング素子を順次遮断状態にすることによってあらかじめ十分にエネルギが蓄積された誘導性負荷から生成されるため、パルス幅の狭い大電流のパルスを出力することができる。 In the pulse current application circuit and its control method having the above configuration, sufficient energy is accumulated in advance for the pulse current applied to the current application target by sequentially cutting off the first switching element and the second switching element. Since it is generated from an inductive load, it can output a large current pulse with a narrow pulse width.

また、電流印加対象に印加する電流は誘導性負荷から供給され、電流の上昇速度di/dtは誘導性負荷に印加される電圧により決まるため、電源電圧Vdcを第1のスイッチング素子のオン電圧より十分高い電圧に設定し、第1のスイッチング素子のオン期間を精密に制御することで第1のスイッチング素子の温度特性の影響を小さくすることができ、温度特性によるパルス電流値の変動が小さいという利点がある。 Further, since the current applied to the current application target is supplied from the inductive load and the current rising rate di / dt is determined by the voltage applied to the inductive load, the power supply voltage Vdc is set from the on voltage of the first switching element. By setting a sufficiently high voltage and precisely controlling the on period of the first switching element, the influence of the temperature characteristics of the first switching element can be reduced, and the fluctuation of the pulse current value due to the temperature characteristics is small. There are advantages.

第1の実施の形態に係るパルス電流印加回路を例示する回路図である。It is a circuit diagram which illustrates the pulse current application circuit which concerns on 1st Embodiment. 第1の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。It is a timing diagram explaining the operation of the pulse current application circuit which concerns on 1st Embodiment. 第2の実施の形態に係るパルス電流印加回路を例示する回路図である。It is a circuit diagram which illustrates the pulse current application circuit which concerns on 2nd Embodiment. 第2の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。It is a timing diagram explaining the operation of the pulse current application circuit which concerns on 2nd Embodiment. 第3の実施の形態に係るパルス電流印加回路を例示する回路図である。It is a circuit diagram which illustrates the pulse current application circuit which concerns on 3rd Embodiment. 第3の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。It is a timing diagram explaining the operation of the pulse current application circuit which concerns on 3rd Embodiment. 第4の実施の形態に係るパルス電流印加回路を例示する回路図である。It is a circuit diagram which illustrates the pulse current application circuit which concerns on 4th Embodiment. MOSトランジスタによる従来のパルス電流印加回路を例示する回路図である。It is a circuit diagram which illustrates the conventional pulse current application circuit by a MOS transistor. 従来のパルス電流印加回路の動作を説明する負荷曲線である。It is a load curve explaining the operation of the conventional pulse current application circuit.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. It should be noted that each embodiment can be implemented by partially combining a plurality of embodiments within a consistent range.

図1は第1の実施の形態に係るパルス電流印加回路を例示する回路図、図2は第1の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。
第1の実施の形態に係るパルス電流印加回路は、図1に示したように、MOSトランジスタ(第1のスイッチング素子)11を備え、そのMOSトランジスタ11のドレイン端子は、電源10の正極端子に接続されている。電源10の負極端子は、基準電位(GND)に接続されている。MOSトランジスタ11のソース端子は、インダクタ(誘導性負荷)12の一方の端子に接続され、インダクタ12の他方の端子は、基準電位(GND)に接続されている。
FIG. 1 is a circuit diagram illustrating the pulse current application circuit according to the first embodiment, and FIG. 2 is a timing diagram illustrating the operation of the pulse current application circuit according to the first embodiment.
As shown in FIG. 1, the pulse current application circuit according to the first embodiment includes a MOS transistor (first switching element) 11, and the drain terminal of the MOS transistor 11 is a positive electrode terminal of the power supply 10. It is connected. The negative electrode terminal of the power supply 10 is connected to a reference potential (GND). The source terminal of the MOS transistor 11 is connected to one terminal of the inductor (inductive load) 12, and the other terminal of the inductor 12 is connected to the reference potential (GND).

MOSトランジスタ11のソース端子は、また、MOSトランジスタ(第2のスイッチング素子)13のソース端子に接続され、MOSトランジスタ13のドレイン端子は、DUT(電流印加対象)14の一方の端子に接続されている。DUT14の他方の端子は、基準電位(GND)に接続されている。DUT14は、たとえば、SiC(Silicon Carbide)材料を用いたPiNダイオード、MOSトランジスタのボディダイオードなどとすることができる。このため、DUT14のダイオードのカソード端子は、MOSトランジスタ13のドレイン端子に接続され、DUT14のダイオードのアノード端子は、基準電位(GND)に接続されている。ここで、MOSトランジスタ13およびDUT14の直列回路は、インダクタ12に並列に接続されてインダクタ12に流れていた電流を転流させてDUT14にパルス電流を印加する第1の転流回路を構成する。 The source terminal of the MOS transistor 11 is also connected to the source terminal of the MOS transistor (second switching element) 13, and the drain terminal of the MOS transistor 13 is connected to one terminal of the DUT (current application target) 14. There is. The other terminal of the DUT 14 is connected to the reference potential (GND). The DUT 14 can be, for example, a PiN diode using a SiC (Silicon Carbide) material, a body diode of a MOS transistor, or the like. Therefore, the cathode terminal of the diode of the DUT 14 is connected to the drain terminal of the MOS transistor 13, and the anode terminal of the diode of the DUT 14 is connected to the reference potential (GND). Here, the series circuit of the MOS transistor 13 and the DUT 14 constitutes a first commutation circuit connected in parallel to the inductor 12 to commutate the current flowing through the inductor 12 and apply a pulse current to the DUT 14.

MOSトランジスタ11のソース端子は、さらに、ダイオード15のカソード端子に接続され、ダイオード15のアノード端子は、ツェナーダイオード16のアノード端子に接続されている。ツェナーダイオード16のカソード端子は、基準電位(GND)に接続されている。このように、逆直列に接続されたダイオード15およびツェナーダイオード16は、インダクタ12に並列に接続されてインダクタ12および第1の転流回路に流れていた電流を転流させて消費させる第2の転流回路を構成する。ここで、ダイオード15のビルトイン電圧とツェナーダイオード16の降伏電圧との合計が第1の転流回路に電流が流れているときに第1の転流回路で生じる電圧降下よりも大きいという条件を満たすようにしている。すなわち、第1の転流回路に順方向の電流が流れているときは、第2の転流回路に順方向の電流が流れないようにしている。なお、この実施の形態では、ダイオード15およびツェナーダイオード16は、それぞれ1個ずつで構成したが、上記の条件を満たすべく、それぞれ2個以上の素子で構成してもよい。 The source terminal of the MOS transistor 11 is further connected to the cathode terminal of the diode 15, and the anode terminal of the diode 15 is connected to the anode terminal of the Zener diode 16. The cathode terminal of the Zener diode 16 is connected to a reference potential (GND). In this way, the diode 15 and the Zener diode 16 connected in anti-series are connected in parallel with the inductor 12, and the second current flowing through the inductor 12 and the first commutation circuit is commutated and consumed. It constitutes a commutation circuit. Here, the condition that the sum of the built-in voltage of the diode 15 and the breakdown voltage of the Zener diode 16 is larger than the voltage drop that occurs in the first commutation circuit when the current is flowing in the first commutation circuit is satisfied. I am doing it. That is, when a forward current is flowing in the first commutation circuit, the forward current is prevented from flowing in the second commutation circuit. In this embodiment, the diode 15 and the Zener diode 16 are each composed of one diode, but each of them may be composed of two or more elements in order to satisfy the above conditions.

MOSトランジスタ11,13のゲート端子には、それぞれゲートドライブ回路17,18が接続され、それぞれゲート電圧G1,G2が供給される。なお、ゲート電圧G1,G2は、MOSトランジスタ11,13のソース端子を基準電位としているので、上位装置からゲートドライブ回路17,18への信号伝達には、デジタルアイソレータのような絶縁回路が用いられている。 Gate drive circuits 17 and 18, respectively, are connected to the gate terminals of the MOS transistors 11 and 13, and gate voltages G1 and G2 are supplied, respectively. Since the gate voltages G1 and G2 use the source terminals of the MOS transistors 11 and 13 as reference potentials, an isolated circuit such as a digital isolator is used for signal transmission from the host device to the gate drive circuits 17 and 18. ing.

ここで、MOSトランジスタ11,13は、たとえば、耐圧が1200ボルト(V)、パルスドレイン電流が100Aのパワースイッチング素子が使用されている。DUT14にパルス電流を印加するためのエネルギを蓄えるインダクタ12は、たとえば、数マイクロヘンリー(μH)から数10μH、好ましくは、5~30μHのコイルが使用されている。電源10の電圧V(DC)は、数10Vから数100Vに設定されている。また、第2の転流回路のツェナーダイオード16は、電力消費の大きなパワーツェナーダイオードを用いている。 Here, as the MOS transistors 11 and 13, for example, a power switching element having a withstand voltage of 1200 volts (V) and a pulse drain current of 100 A is used. As the inductor 12 for storing energy for applying a pulse current to the DUT 14, for example, a coil of several microhenries (μH) to several tens of μH, preferably 5 to 30 μH is used. The voltage V (DC) of the power supply 10 is set from several tens of volts to several hundreds of volts. Further, the Zener diode 16 of the second commutation circuit uses a power Zener diode having a large power consumption.

次に、以上の構成のパルス電流印加回路の動作について、図2を参照しながら説明する。まず、図1に示したように、第1の転流回路を構成するよう、DUT14をMOSトランジスタ13と基準電位(GND)との間に接続する。 Next, the operation of the pulse current application circuit having the above configuration will be described with reference to FIG. First, as shown in FIG. 1, the DUT 14 is connected between the MOS transistor 13 and the reference potential (GND) so as to form the first commutation circuit.

ゲートドライブ回路17が時刻t1にてハイ(H)レベルとなるゲート電圧G1をMOSトランジスタ11のゲート端子に印加すると、MOSトランジスタ11がターンオンし、インダクタ12に電流I(L)が流れ始める。同時に、MOSトランジスタ11にも、同じ電流I(MOS1)が流れる。このとき、インダクタ12に流れる電流I(L)は増加するが、その傾きは、
di/dt={V(DC)-Von(MOS1)}/L ・・・(1)
となる。この(1)式で、V(DC)は電源10の電圧、Von(MOS1)はMOSトランジスタ11がターンオンしたときのドレイン-ソース間電圧、Lはインダクタ12のインダクタンスである。
When the gate drive circuit 17 applies a gate voltage G1 which becomes a high (H) level at time t1 to the gate terminal of the MOS transistor 11, the MOS transistor 11 turns on and the current I (L) starts to flow in the inductor 12. At the same time, the same current I (MOS1) flows through the MOS transistor 11. At this time, the current I (L) flowing through the inductor 12 increases, but its slope is
di / dt = {V (DC) -Von (MOS1)} / L ... (1)
Will be. In the equation (1), V (DC) is the voltage of the power supply 10, Von (MOS1) is the drain-source voltage when the MOS transistor 11 is turned on, and L is the inductance of the inductor 12.

このとき、第1の転流回路では、DUT14が逆バイアスされているため、電流は流れず、第2の転流回路でも、ダイオード15が逆バイアスされるので、電流は流れない。なお、DUT14の耐圧が電源10の電圧V(DC)に満たない場合を含め、この状態での電流阻止能力がない場合には、DUT14と合わせて電源電圧以上の耐圧を持つダイオードをDUT14に直列に接続する必要がある。 At this time, in the first commutation circuit, the DUT 14 is reverse-biased, so no current flows, and in the second commutation circuit, the diode 15 is reverse-biased, so no current flows. If the withstand voltage of the DUT 14 is less than the voltage V (DC) of the power supply 10 and there is no current blocking capability in this state, a diode with a withstand voltage higher than the power supply voltage is connected in series with the DUT 14 together with the DUT 14. Need to connect to.

次に、MOSトランジスタ11のオン期間中である時刻t2において、ゲートドライブ回路18がゲート電圧G2をMOSトランジスタ13のゲート端子に印加する。これにより、MOSトランジスタ13は、ターンオンするが、DUT14には逆バイアスの電圧が印加されるだけなので、特に何も変化はない。 Next, at time t2 during the ON period of the MOS transistor 11, the gate drive circuit 18 applies the gate voltage G2 to the gate terminal of the MOS transistor 13. As a result, the MOS transistor 13 turns on, but since only the reverse bias voltage is applied to the DUT 14, there is no particular change.

次に、時刻t3にてMOSトランジスタ11がターンオフすると、インダクタ12に供給される電流が遮断されるので、インダクタ12の電流I(L)は、その時点で最大の電流Imaxとなる。その後は、インダクタ12に流れていた電流I(L)は、同じ方向に流れようとする。このとき、MOSトランジスタ13は既にターンオンされているので、インダクタ12の電流I(L)は、DUT14およびMOSトランジスタ13からなる第1の転流回路に転流されるようになり、DUT14には、電流I(DUT)が流れる。このときの電流I(L)の変化は、
-di/dt={Von(MOS2)+Vf(DUT)}/L ・・・(2)
となる。この(2)式で、Von(MOS2)はMOSトランジスタ13がターンオンしたときのドレイン-ソース間電圧、Vf(DUT)はDUT14の順方向電圧である。このとき、第1の転流回路での電圧降下は、ツェナーダイオード16の降伏電圧とダイオード15のビルトイン電圧との合計の電圧よりも低いので、第2の転流回路に流れることはない。
Next, when the MOS transistor 11 is turned off at time t3, the current supplied to the inductor 12 is cut off, so that the current I (L) of the inductor 12 becomes the maximum current Imax at that time. After that, the current I (L) flowing through the inductor 12 tends to flow in the same direction. At this time, since the MOS transistor 13 has already been turned on, the current I (L) of the inductor 12 is commutated to the first commutation circuit composed of the DUT 14 and the MOS transistor 13, and the current is transferred to the DUT 14. I (DUT) flows. The change in the current I (L) at this time is
-Di / dt = {Von (MOS2) + Vf (DUT)} / L ... (2)
Will be. In the equation (2), Von (MOS2) is the drain-source voltage when the MOS transistor 13 is turned on, and Vf (DUT) is the forward voltage of the DUT 14. At this time, the voltage drop in the first commutation circuit is lower than the total voltage of the breakdown voltage of the Zener diode 16 and the built-in voltage of the diode 15, so that the voltage drop does not flow to the second commutation circuit.

次に、時刻t4にてMOSトランジスタ13がターンオフすると、その時点で、DUT14の電流I(DUT)が遮断される。これにより、DUT14には、時間(t4-t3)のパルス幅の短パルスが流れたことになる。 Next, when the MOS transistor 13 turns off at time t4, the current I (DUT) of the DUT 14 is cut off at that time. As a result, a short pulse having a pulse width of time (t4-t3) flows through the DUT 14.

MOSトランジスタ13がターンオフした時刻t4の時点で第1の転流回路の電流の流れは遮断されるので、インダクタ12の電流I(L)は、流れを維持しようとして蓄えていたエネルギを第2の転流回路に向ける。時刻t4において、ツェナーダイオード16の電流I(ZD)は、最大の値を示すが、その後は、減少する。このときのツェナーダイオード16の電流I(L)の変化は、
-di/dt={V(ZD)+Vf(D2)}/L ・・・(3)
となる。この(3)式で、V(ZD)はツェナーダイオード16の降伏電圧+動作電圧、Vf(D2)はダイオード15の順方向電圧である。これにより、インダクタ12に蓄えられていたエネルギのすべては、第2の転流回路のツェナーダイオード16およびダイオード15において消費されることになる。
Since the current flow of the first commutation circuit is cut off at the time t4 when the MOS transistor 13 is turned off, the current I (L) of the inductor 12 uses the energy stored in order to maintain the flow as the second current. Aim at the commutation circuit. At time t4, the current I (ZD) of the Zener diode 16 shows the maximum value, but then decreases. The change in the current I (L) of the Zener diode 16 at this time is
-Di / dt = {V (ZD) + Vf (D2)} / L ... (3)
Will be. In this equation (3), V (ZD) is the breakdown voltage + operating voltage of the Zener diode 16, and Vf (D2) is the forward voltage of the diode 15. As a result, all of the energy stored in the inductor 12 is consumed in the Zener diode 16 and the diode 15 of the second commutation circuit.

DUT14に再度パルス電流を印加するには、ツェナーダイオード16およびダイオード15(第2の転流回路)に流れる電流が0になってから、すなわち、いわゆる不連続モードで上記のシーケンスを繰り返せばよい。したがって、このパルス電流印加回路では、MOSトランジスタ13がターンオンするタイミングをMOSトランジスタ11がターンオンしている期間中としたが、第2の転流回路に流れる電流が0になったタイミング以降であればよい。なお、(3)式から分かるように電流が0となる時間を短くし、繰り返し周波数を大きくするにはツェナーダイオード16に印加される電圧V(ZD)を大きくすることが有効であることは言うまでもない。 In order to apply the pulse current to the DUT 14 again, the above sequence may be repeated after the current flowing through the Zener diode 16 and the diode 15 (second commutation circuit) becomes 0, that is, in the so-called discontinuous mode. Therefore, in this pulse current application circuit, the timing at which the MOS transistor 13 is turned on is set to the period during which the MOS transistor 11 is turned on, but it may be after the timing when the current flowing through the second commutation circuit becomes 0. Just do it. As can be seen from Eq. (3), it goes without saying that it is effective to increase the voltage V (ZD) applied to the Zener diode 16 in order to shorten the time when the current becomes 0 and increase the repetition frequency. stomach.

以上のように、MOSトランジスタ11がインダクタ12にエネルギを蓄積し、MOSトランジスタ13がインダクタ12からDUT14に短パルスの電流を印加し、インダクタ12の残りのエネルギをツェナーダイオード16で消費している。 As described above, the MOS transistor 11 stores energy in the inductor 12, the MOS transistor 13 applies a short pulse current from the inductor 12 to the DUT 14, and the remaining energy of the inductor 12 is consumed by the Zener diode 16.

また、このパルス電流印加回路は、1つのスイッチング素子を高速スイッチングしてDUT14へ印加するパルス電流を生成しているのではなく、2つのスイッチング素子をターンオフするタイミングでパルス電流を生成している。このため、生成されるパルス電流のパルス幅を小さくすることが可能であり、この第1の実施の形態では、200nsのパルス幅を持った矩形波を生成することができる。 Further, this pulse current application circuit does not generate the pulse current applied to the DUT 14 by high-speed switching of one switching element, but generates the pulse current at the timing of turning off the two switching elements. Therefore, it is possible to reduce the pulse width of the generated pulse current, and in the first embodiment, it is possible to generate a rectangular wave having a pulse width of 200 ns.

図3は第2の実施の形態に係るパルス電流印加回路を例示する回路図、図4は第2の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。この図3の回路図において、図1に示した回路の構成要素と同じまたは均等の構成要素については同じ符号を付してある。 FIG. 3 is a circuit diagram illustrating the pulse current application circuit according to the second embodiment, and FIG. 4 is a timing diagram illustrating the operation of the pulse current application circuit according to the second embodiment. In the circuit diagram of FIG. 3, the same or equal components as the components of the circuit shown in FIG. 1 are designated by the same reference numerals.

第2の実施の形態に係るパルス電流印加回路は、図3に示したように、MOSトランジスタ11を備え、そのMOSトランジスタ11のドレイン端子は、電源10の正極端子に接続されている。電源10の負極端子は、基準電位(GND)に接続されている。MOSトランジスタ11のソース端子は、インダクタ12の一方の端子に接続され、インダクタ12の他方の端子は、MOSトランジスタ(第3のスイッチング素子)19のドレイン端子とダイオード(回生ダイオード)20のアノード端子とに接続されている。MOSトランジスタ19のソース端子は、基準電位(GND)に接続され、MOSトランジスタ19のゲート端子には、ゲートドライブ回路21が接続されている。ダイオード20のカソード端子は、電源10の正極端子に接続され、第3の転流回路を構成している。なお、ダイオード20は、電源10の電圧よりも高い耐圧を有している。 As shown in FIG. 3, the pulse current application circuit according to the second embodiment includes a MOS transistor 11, and the drain terminal of the MOS transistor 11 is connected to the positive electrode terminal of the power supply 10. The negative electrode terminal of the power supply 10 is connected to a reference potential (GND). The source terminal of the MOS transistor 11 is connected to one terminal of the inductor 12, and the other terminal of the inductor 12 is a drain terminal of the MOS transistor (third switching element) 19 and an anode terminal of the diode (regenerative diode) 20. It is connected to the. The source terminal of the MOS transistor 19 is connected to a reference potential (GND), and the gate drive circuit 21 is connected to the gate terminal of the MOS transistor 19. The cathode terminal of the diode 20 is connected to the positive electrode terminal of the power supply 10 and constitutes a third commutation circuit. The diode 20 has a withstand voltage higher than the voltage of the power supply 10.

MOSトランジスタ11のソース端子は、また、MOSトランジスタ13のソース端子に接続されている。MOSトランジスタ13のドレイン端子は、DUT14のカソード端子に接続され、DUT14のアノード端子は、基準電位(GND)に接続されている。MOSトランジスタ13およびDUT14は、第1の転流回路を構成する。 The source terminal of the MOS transistor 11 is also connected to the source terminal of the MOS transistor 13. The drain terminal of the MOS transistor 13 is connected to the cathode terminal of the DUT 14, and the anode terminal of the DUT 14 is connected to the reference potential (GND). The MOS transistor 13 and the DUT 14 form a first commutation circuit.

MOSトランジスタ11のソース端子は、さらに、n個のダイオード15a,15b,・・・15nを直列に接続した回路を介して基準電位(GND)に接続されている。すなわち、MOSトランジスタ11のソース端子は、ダイオード15aのカソード端子に接続され、ダイオード15nのアノード端子は、基準電位(GND)に接続されている。ダイオード15a,15b,・・・15nは、第1の実施の形態に係るパルス電流印加回路の第2の転流回路と同様、MOSトランジスタ13がターンオンしているときに、電流が流れるのを阻止する機能を有している。 The source terminal of the MOS transistor 11 is further connected to a reference potential (GND) via a circuit in which n diodes 15a, 15b, ... 15n are connected in series. That is, the source terminal of the MOS transistor 11 is connected to the cathode terminal of the diode 15a, and the anode terminal of the diode 15n is connected to the reference potential (GND). The diodes 15a, 15b, ... 15n prevent current from flowing when the MOS transistor 13 is turned on, similarly to the second commutation circuit of the pulse current application circuit according to the first embodiment. Has the function of

次に、以上の構成のパルス電流印加回路の動作について、図4を参照しながら説明する。まず、図3に示したように、DUT14をMOSトランジスタ13と基準電位(GND)との間に接続する。 Next, the operation of the pulse current application circuit having the above configuration will be described with reference to FIG. First, as shown in FIG. 3, the DUT 14 is connected between the MOS transistor 13 and the reference potential (GND).

ゲートドライブ回路21が時刻t11にてハイ(H)レベルとなるゲート電圧G3をMOSトランジスタ19のゲート端子に印加すると、MOSトランジスタ19がターンオンする。これにより、インダクタ12の他方の端子が基準電位(GND)に接続され、MOSトランジスタ11とインダクタ12との直列接続回路が電源10の正極端子と基準電位(GND)との間に接続されることになる。 When the gate drive circuit 21 applies a gate voltage G3, which becomes a high (H) level at time t11, to the gate terminal of the MOS transistor 19, the MOS transistor 19 turns on. As a result, the other terminal of the inductor 12 is connected to the reference potential (GND), and the series connection circuit of the MOS transistor 11 and the inductor 12 is connected between the positive electrode terminal of the power supply 10 and the reference potential (GND). become.

次に、ゲートドライブ回路17が時刻t12にてハイ(H)レベルとなるゲート電圧G1をMOSトランジスタ11のゲート端子に印加すると、MOSトランジスタ11がターンオンし、MOSトランジスタ11およびインダクタ12に電流I(L)が流れ始め、
di/dt={V(DC)-Von(MOS1)-Von(MOS3)}/L
・・・(4)
に従って増加していく。ここで、Von(MOS3)はMOSトランジスタ19がターンオンしたときのドレイン-ソース間電圧である。
Next, when the gate drive circuit 17 applies a gate voltage G1 that becomes a high (H) level at time t12 to the gate terminal of the MOS transistor 11, the MOS transistor 11 turns on and a current I () is applied to the MOS transistor 11 and the inductor 12. L) begins to flow,
di / dt = {V (DC) -Von (MOS1) -Von (MOS3)} / L
... (4)
It will increase as you go. Here, Von (MOS3) is the drain-source voltage when the MOS transistor 19 is turned on.

次に、MOSトランジスタ11のオン期間中である時刻t13において、ゲートドライブ回路18がゲート電圧G2をMOSトランジスタ13のゲート端子に印加する。これにより、MOSトランジスタ13は、ターンオンするが、DUT14には逆バイアスの電圧が印加されるので、DUT14には電流が流れない。 Next, at time t13 during the ON period of the MOS transistor 11, the gate drive circuit 18 applies the gate voltage G2 to the gate terminal of the MOS transistor 13. As a result, the MOS transistor 13 turns on, but since a reverse bias voltage is applied to the DUT 14, no current flows through the DUT 14.

次に、時刻t14にてMOSトランジスタ11がターンオフすると、インダクタ12に供給される電流が遮断される。インダクタ12は、電流の流れを維持しようとして蓄えていたエネルギを第1の転流回路に向け、DUT14に電流I(DUT)が流れる。この電流I(DUT)は、DUT14に電流が流れ始めた時刻t14のタイミングでは、最大の電流Imaxとなり、その後は、徐々に減少していく。 Next, when the MOS transistor 11 turns off at time t14, the current supplied to the inductor 12 is cut off. The inductor 12 directs the energy stored in order to maintain the current flow toward the first commutation circuit, and the current I (DUT) flows through the DUT 14. This current I (DUT) reaches the maximum current Imax at the timing of the time t14 when the current starts to flow in the DUT 14, and then gradually decreases.

次に、時刻t15にてMOSトランジスタ13がターンオフすると、その時点で、DUT14の電流I(DUT)が遮断される。これにより、DUT14には、時間(t15-t14)のパルス幅の短パルスが流れたことになる。 Next, when the MOS transistor 13 turns off at time t15, the current I (DUT) of the DUT 14 is cut off at that time. As a result, a short pulse having a pulse width of time (t15-t14) flows through the DUT 14.

MOSトランジスタ13がターンオフすることで、第1の転流回路を流れていた電流は、第2の転流回路を流れるようになり、ダイオード15a,15b,・・・15nには、電流I(D1)が流れる。MOSトランジスタ13がターンオフした直後の時刻t16には、MOSトランジスタ19がターンオフされる。これにより、インダクタ12、MOSトランジスタ19、ダイオード15a,15b,・・・15nからなる閉ループの回路が遮断されるので、インダクタ12の電流は、ダイオード20を介して電源10に回生され、電流I(D2)が流れる。MOSトランジスタ13がターンオフされた後、インダクタ12に残っているエネルギは、MOSトランジスタ19がターンオフしなければ、ほぼすべて第2の転流回路によって消費され、電流I(D1)は、破線で示したように長時間をかけて減少していく。このため、MOSトランジスタ13をターンオフする時刻t15からMOSトランジスタ19をターンオフする時刻t16までの期間はできるだけ短くすることで第2の転流回路での消費が少なくなり、その分、電源10に回生されるエネルギを増やすことができる。電源10は、パルス電流印加回路においてパルス電流の印加に寄与しないエネルギのほとんどが回生される構成であるため、小容量の電源で済む。 When the MOS transistor 13 is turned off, the current flowing through the first commutation circuit now flows through the second commutation circuit, and the current I (D1) is applied to the diodes 15a, 15b, ... 15n. ) Flows. At time t16 immediately after the MOS transistor 13 is turned off, the MOS transistor 19 is turned off. As a result, the closed-loop circuit including the inductor 12, the MOS transistor 19, the diodes 15a, 15b, ... 15n is cut off, so that the current of the inductor 12 is regenerated to the power supply 10 via the diode 20 and the current I ( D2) flows. After the MOS transistor 13 is turned off, almost all the energy remaining in the inductor 12 is consumed by the second commutation circuit if the MOS transistor 19 is not turned off, and the current I (D1) is shown by the broken line. It will decrease over a long period of time. Therefore, by shortening the period from the time t15 when the MOS transistor 13 is turned off to the time t16 when the MOS transistor 19 is turned off as short as possible, the consumption in the second commutation circuit is reduced, and the energy is regenerated to the power supply 10 by that amount. Energy can be increased. Since the power supply 10 has a configuration in which most of the energy that does not contribute to the application of the pulse current is regenerated in the pulse current application circuit, a power supply having a small capacity is sufficient.

なお、第1の実施の形態では、インダクタ12の電流の減衰を早めるため、第2の転流回路での電圧降下の値を大きくする必要があったが、第2の実施の形態では、インダクタ12の電流の減衰がほぼ電源電圧により決定されるため、第2の転流回路での電圧降下の値を大きくする必要はない。むしろ、ダイオード15a,15b,・・・15nのビルトイン電圧の合計値を、所定の電流におけるDUT14の順方向電圧VfとMOSトランジスタ13がターンオンしたときのドレイン-ソース間電圧Vonとの合計値よりあまり大きくしないことがダイオード15a,15b,・・・15nでの損失を低減するのに有効である。 In the first embodiment, it was necessary to increase the value of the voltage drop in the second commutation circuit in order to accelerate the decay of the current of the inductor 12, but in the second embodiment, the inductor Since the attenuation of the current of 12 is almost determined by the power supply voltage, it is not necessary to increase the value of the voltage drop in the second commutation circuit. Rather, the total value of the built-in voltages of the diodes 15a, 15b, ... 15n is less than the total value of the forward voltage Vf of the DUT 14 at a predetermined current and the drain-source voltage Von when the MOS transistor 13 is turned on. Not increasing it is effective in reducing the loss in the diodes 15a, 15b, ... 15n.

図5は第3の実施の形態に係るパルス電流印加回路を例示する回路図、図6は第3の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。この図5の回路図において、図1に示した回路の構成要素と同じまたは均等の構成要素については同じ符号を付してある。 FIG. 5 is a circuit diagram illustrating the pulse current application circuit according to the third embodiment, and FIG. 6 is a timing diagram illustrating the operation of the pulse current application circuit according to the third embodiment. In the circuit diagram of FIG. 5, the same or equal components as the components of the circuit shown in FIG. 1 are designated by the same reference numerals.

第3の実施の形態に係るパルス電流印加回路は、図5に示したように、MOSトランジスタ11を備え、そのMOSトランジスタ11のドレイン端子は、電源10の正極端子に接続されている。電源10の負極端子は、基準電位(GND)に接続されている。MOSトランジスタ11のソース端子は、インダクタ12の一方の端子に接続され、インダクタ12の他方の端子は、MOSトランジスタ19のドレイン端子とダイオード20のアノード端子とに接続されている。MOSトランジスタ19のソース端子は、基準電位(GND)に接続され、MOSトランジスタ19のゲート端子には、ゲートドライブ回路21が接続されている。ダイオード20のカソード端子は、電源10の正極端子に接続されている。なお、ダイオード20は、電源10の電圧よりも高い耐圧を有している。 As shown in FIG. 5, the pulse current application circuit according to the third embodiment includes a MOS transistor 11, and the drain terminal of the MOS transistor 11 is connected to the positive electrode terminal of the power supply 10. The negative electrode terminal of the power supply 10 is connected to a reference potential (GND). The source terminal of the MOS transistor 11 is connected to one terminal of the inductor 12, and the other terminal of the inductor 12 is connected to the drain terminal of the MOS transistor 19 and the anode terminal of the diode 20. The source terminal of the MOS transistor 19 is connected to a reference potential (GND), and the gate drive circuit 21 is connected to the gate terminal of the MOS transistor 19. The cathode terminal of the diode 20 is connected to the positive electrode terminal of the power supply 10. The diode 20 has a withstand voltage higher than the voltage of the power supply 10.

MOSトランジスタ11のソース端子は、また、MOSトランジスタ13のソース端子に接続されている。MOSトランジスタ13のドレイン端子は、DUT14のカソード端子に接続され、DUT14のアノード端子は、基準電位(GND)に接続されている。MOSトランジスタ13およびDUT14は、第1の転流回路を構成する。 The source terminal of the MOS transistor 11 is also connected to the source terminal of the MOS transistor 13. The drain terminal of the MOS transistor 13 is connected to the cathode terminal of the DUT 14, and the anode terminal of the DUT 14 is connected to the reference potential (GND). The MOS transistor 13 and the DUT 14 form a first commutation circuit.

MOSトランジスタ11のソース端子は、さらに、MOSトランジスタ(第4のスイッチング素子)22のソース端子に接続され、MOSトランジスタ22のドレイン端子は、ダイオード23のカソード端子に接続されている。ダイオード23のアノード端子は、基準電位(GND)に接続されている。MOSトランジスタ22のゲート端子には、ゲートドライブ回路24が接続されている。このMOSトランジスタ22およびダイオード23は、第2の転流回路を構成している。 The source terminal of the MOS transistor 11 is further connected to the source terminal of the MOS transistor (fourth switching element) 22, and the drain terminal of the MOS transistor 22 is connected to the cathode terminal of the diode 23. The anode terminal of the diode 23 is connected to a reference potential (GND). A gate drive circuit 24 is connected to the gate terminal of the MOS transistor 22. The MOS transistor 22 and the diode 23 form a second commutation circuit.

次に、以上の構成のパルス電流印加回路の動作について、図6を参照しながら説明する。まず、図5に示したように、DUT14をMOSトランジスタ13と基準電位(GND)との間に接続する。 Next, the operation of the pulse current application circuit having the above configuration will be described with reference to FIG. First, as shown in FIG. 5, the DUT 14 is connected between the MOS transistor 13 and the reference potential (GND).

まず、前回のパルス印加において、インダクタ12の電流I(L)が0になった後、ゲートドライブ回路21がハイ(H)レベルのゲート電圧G3をMOSトランジスタ19のゲート端子に印加すると、MOSトランジスタ19がターンオンする。これにより、インダクタ12の他方の端子は、基準電位(GND)に接続される。 First, when the current I (L) of the inductor 12 becomes 0 in the previous pulse application and then the gate drive circuit 21 applies a high (H) level gate voltage G3 to the gate terminal of the MOS transistor 19, the MOS transistor 19 turns on. As a result, the other terminal of the inductor 12 is connected to the reference potential (GND).

ここで、時刻t21にてゲートドライブ回路17がハイ(H)レベルとなるゲート電圧G1をMOSトランジスタ11のゲート端子に印加すると、MOSトランジスタ11がターンオンする。このとき、第2の転流回路のダイオード23は、逆バイアス状態になるので、電源10からMOSトランジスタ11を介してインダクタ12に電流I(MOS1),I(L)が流れるようになる。インダクタ12に流れる電流I(L)の変化は、上記の(4)式に従って増加する。 Here, when the gate voltage G1 at which the gate drive circuit 17 becomes a high (H) level at time t21 is applied to the gate terminal of the MOS transistor 11, the MOS transistor 11 turns on. At this time, since the diode 23 of the second commutation circuit is in a reverse bias state, currents I (MOS1) and I (L) flow from the power supply 10 to the inductor 12 via the MOS transistor 11. The change in the current I (L) flowing through the inductor 12 increases according to the above equation (4).

次に、MOSトランジスタ11のオン期間中の時刻t22において、ゲートドライブ回路18がハイ(H)レベルのゲート電圧G2をMOSトランジスタ13のゲート端子に印加する。これにより、MOSトランジスタ13は、ターンオンするが、DUT14には逆バイアスの電圧が印加されるので、DUT14に電流は流れない。 Next, at time t22 during the ON period of the MOS transistor 11, the gate drive circuit 18 applies a high (H) level gate voltage G2 to the gate terminal of the MOS transistor 13. As a result, the MOS transistor 13 turns on, but since a reverse bias voltage is applied to the DUT 14, no current flows through the DUT 14.

次に、時刻t23にてMOSトランジスタ11がターンオフすると、インダクタ12に供給される電流I(MOS1)が遮断される。インダクタ12は、電流の流れを維持しようとして蓄えていたエネルギを第1の転流回路に転流する。これにより、DUT14に電流I(DUT)が流れる。この電流I(DUT)は、DUT14に電流が流れ始めた時刻t23のタイミングでは、最大の電流Imaxとなる。その後、電流I(DUT)は、
-di/dt={Von(MOS2)+Von(MOS3)+Vf(DUT)}/L
・・・(5)
に従って徐々に減少する。
Next, when the MOS transistor 11 is turned off at time t23, the current I (MOS1) supplied to the inductor 12 is cut off. The inductor 12 commutates the energy stored in an attempt to maintain the current flow to the first commutation circuit. As a result, the current I (DUT) flows through the DUT 14. This current I (DUT) becomes the maximum current Imax at the timing of the time t23 when the current starts to flow in the DUT 14. After that, the current I (DUT) is
-Di / dt = {Von (MOS2) + Von (MOS3) + Vf (DUT)} / L
... (5)
It gradually decreases as it increases.

次に、時刻t24にてMOSトランジスタ22がゲートドライブ回路24からハイ(H)レベルのゲート電圧G4を受けてターンオンする。これにより、第2の転流回路が構成される。このとき、MOSトランジスタ22がターンオンしたときのドレイン-ソース間電圧Vonとダイオード23の順方向の電圧との合計の電圧が第1の転流回路での電圧降下よりも低いと第1の転流回路および第2の転流回路の両方に電流が流れるNext, at time t24, the MOS transistor 22 receives a high (H) level gate voltage G4 from the gate drive circuit 24 and turns on. This constitutes a second commutation circuit . At this time, if the total voltage of the drain-source voltage Von when the MOS transistor 22 is turned on and the forward voltage of the diode 23 is lower than the voltage drop in the first commutation circuit, the first Current flows through both the commutation circuit and the second commutation circuit.

次に、時刻t25にてMOSトランジスタ13がターンオフすることで、第1の転流回路を流れていた電流I(DUT)は、MOSトランジスタ22およびダイオード23を有する第2の転流回路にすべて転流され、電流I(D3)が流れる。これにより、DUT14には、時間(t25-t23)のパルス幅の短パルスが流れたことになる。 Next, when the MOS transistor 13 is turned off at time t25, the current I (DUT) flowing through the first commutation circuit is completely transferred to the second commutation circuit having the MOS transistor 22 and the diode 23. It is swept and the current I (D3) flows. As a result, a short pulse having a pulse width of time (t25-t23) flows through the DUT 14.

次に、時刻t26にてMOSトランジスタ19がターンオフすると、第2の転流回路の基準電位への経路が遮断され、インダクタ12に流れていた電流は、ダイオード20による第3の転流回路に転流され、電流I(D2)となって電源10に回生される。 Next, when the MOS transistor 19 is turned off at time t26, the path to the reference potential of the second commutation circuit is cut off, and the current flowing through the inductor 12 is transferred to the third commutation circuit by the diode 20. It is flowed and becomes a current I (D2) and is regenerated to the power supply 10.

このパルス電流印加回路では、第2の転流回路におけるダイオード23の順方向の電圧降下とMOSトランジスタ22がターンオンしたときのドレイン-ソース間電圧Vonとの合計値が小さいので、第2の転流回路での損失を小さくすることができる。さらに、パルス電流印加後の電力を電源10へ回生し、インダクタ12に残っているエネルギを早期に減衰できるので、DUT14に繰り返し印加する不連続モードでの周波数を高くすることができる。 In this pulse current application circuit, the total value of the forward voltage drop of the diode 23 in the second commutation circuit and the drain-source voltage Von when the MOS transistor 22 is turned on is small, so that the second commutation The loss in the circuit can be reduced. Further, since the electric power after the pulse current is applied can be regenerated to the power source 10 and the energy remaining in the inductor 12 can be attenuated at an early stage, the frequency in the discontinuous mode repeatedly applied to the DUT 14 can be increased.

図7は第4の実施の形態に係るパルス電流印加回路を例示する回路図である。この図7の回路図において、図5に示した回路の構成要素と同じまたは均等の構成要素については同じ符号を付してある。 FIG. 7 is a circuit diagram illustrating the pulse current application circuit according to the fourth embodiment. In the circuit diagram of FIG. 7, the same or equal components as the components of the circuit shown in FIG. 5 are designated by the same reference numerals.

第4の実施の形態に係るパルス電流印加回路は、第3の実施の形態に係るパルス電流印加回路の第2の転流回路にn個のダイオード15a,15b,・・・15nを直列に接続した回路を追加している。なお、ダイオード15a,15b,・・・15nの各順方向電圧の合計値は、MOSトランジスタ13のオン電圧とDUT14の順方向電圧との合計値より大きくしている。 In the pulse current application circuit according to the fourth embodiment, n diodes 15a, 15b, ... 15n are connected in series to the second commutation circuit of the pulse current application circuit according to the third embodiment. The circuit that was used is added. The total value of the forward voltages of the diodes 15a, 15b, ... 15n is larger than the total value of the on voltage of the MOS transistor 13 and the forward voltage of the DUT 14.

この第4の実施の形態に係るパルス電流印加回路は、第3の実施の形態に係るパルス電流印加回路と同様に、MOSトランジスタ13のターンオフと同時にMOSトランジスタ22をターンオンしている。ここで、MOSトランジスタ13のターンオフとMOSトランジスタ22のターンオンのタイミングが一致せずに、MOSトランジスタ22のターンオンのタイミングが遅れてしまうことがある。このとき、インダクタ12の電流I(L)が第1の転流回路から第2の転流回路への転流がスムーズにできないため、MOSトランジスタ13にそのブレークダウン電圧を超えた電圧が印加されるなどしてMOSトランジスタ13が破壊される可能性がある。 The pulse current application circuit according to the fourth embodiment turns on the MOS transistor 22 at the same time as the turn-off of the MOS transistor 13 as in the pulse current application circuit according to the third embodiment. Here, the turn-off timing of the MOS transistor 13 and the turn-on timing of the MOS transistor 22 do not match, and the turn-on timing of the MOS transistor 22 may be delayed. At this time, since the current I (L) of the inductor 12 cannot be smoothly commutated from the first commutation circuit to the second commutation circuit, a voltage exceeding the breakdown voltage is applied to the MOS transistor 13. There is a possibility that the MOS transistor 13 will be destroyed.

しかし、MOSトランジスタ22のターンオンのタイミングがMOSトランジスタ13のターンオフのタイミングより遅れた場合、インダクタ12の電流I(L)は、ダイオード15a,15b,・・・15nの直列回路を流れることになる。これにより、第1の転流回路のMOSトランジスタ13は、異常に高い電圧が印加することがないので破壊される危険性がない。 However, when the turn-on timing of the MOS transistor 22 is delayed from the turn-off timing of the MOS transistor 13, the current I (L) of the inductor 12 flows through the series circuit of the diodes 15a, 15b, ... 15n. As a result, the MOS transistor 13 of the first commutation circuit is not subject to an abnormally high voltage, so there is no risk of damage.

10 電源
11 MOSトランジスタ(第1のスイッチング素子)
12 インダクタ
13 MOSトランジスタ(第2のスイッチング素子)
14 DUT(電流印加対象)
15,15a,15b,・・・15n ダイオード
16 ツェナーダイオード
17,18 ゲートドライブ回路
19 MOSトランジスタ(第3のスイッチング素子)
20 ダイオード(回生ダイオード)
21 ゲートドライブ回路
22 MOSトランジスタ(第4のスイッチング素子)
23 ダイオード
24 ゲートドライブ回路
10 Power supply 11 MOS transistor (first switching element)
12 Inductor 13 MOS transistor (second switching element)
14 DUT (current application target)
15, 15a, 15b, ... 15n diode 16 Zener diode 17,18 Gate drive circuit 19 MOS transistor (third switching element)
20 diode (regenerative diode)
21 Gate drive circuit 22 MOS transistor (fourth switching element)
23 Diode 24 Gate drive circuit

Claims (8)

第1のスイッチング素子と、
前記第1のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、
前記第1のスイッチング素子および前記誘導性負荷の接続点と前記基準電位との間にて電流印加対象と直列に接続される第2のスイッチング素子と、
前記誘導性負荷に並列に接続されて前記第2のスイッチング素子が導通状態のとき電流が流れず、前記第1のスイッチング素子および前記第2のスイッチング素子が遮断状態のとき電流が流れる転流回路と、
を備え、
前記転流回路は、逆直列接続されたダイオードおよびツェナーダイオードを有し、前記第2のスイッチング素子が導通状態において順バイアスされる前記ダイオードのビルトイン電圧と逆バイアスされる前記ツェナーダイオードの降伏電圧との合計値を、前記第2のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第2のスイッチング素子および前記電流印加対象の電圧降下よりも大きくし、
前記第1のスイッチング素子を導通状態にして前記第1のスイッチング素子に直列に接続された前記誘導性負荷に前記電源から供給されたエネルギを蓄積し、
前記第2のスイッチング素子を導通状態にして前記第2のスイッチング素子に直列に接続された前記電流印加対象に対し前記誘導性負荷に供給する電流を逆バイアス状態に印加し、
前記第1のスイッチング素子を遮断状態にして前記電流印加対象に前記誘導性負荷の電流を転流させ、
前記誘導性負荷の電流を前記電流印加対象に所定の期間転流させた後、前記第2のスイッチング素子を遮断状態にする、
パルス電流印加回路。
The first switching element and
An inductive load connected in series with the first switching element and connected between the power supply and the reference potential,
A second switching element connected in series with the current application target between the connection point of the first switching element and the inductive load and the reference potential, and the like.
A commutation circuit connected in parallel to the inductive load, in which no current flows when the second switching element is in a conductive state, and current flows when the first switching element and the second switching element are in a cutoff state. When,
Equipped with
The commutation circuit has a diode and a Zener diode connected in reverse series, and the built-in voltage of the diode in which the second switching element is forward biased in the conduction state and the breakdown voltage of the Zener diode in which the second switching element is reverse biased. The total value of is made larger than the voltage drop of the second switching element and the current application target when a predetermined current is passed through the second switching element and the current application target.
The energy supplied from the power supply is stored in the inductive load connected in series with the first switching element by making the first switching element conductive.
The current supplied to the inductive load is applied to the current application target connected in series with the second switching element in the reverse bias state by making the second switching element conductive.
The current of the inductive load is transferred to the current application target with the first switching element cut off.
After the current of the inductive load is commutated to the current application target for a predetermined period, the second switching element is brought into a cutoff state.
Pulse current application circuit.
第1のスイッチング素子と、
前記第1のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、
前記第1のスイッチング素子および前記誘導性負荷の接続点と前記基準電位との間にて電流印加対象と直列に接続される第2のスイッチング素子と、
前記誘導性負荷に並列に接続されて前記第2のスイッチング素子が導通状態のとき電流が流れず、前記第1のスイッチング素子および前記第2のスイッチング素子が遮断状態のとき電流が流れる転流回路と、
を備え、
前記転流回路は、複数の直列接続ダイオードを有し、前記直列接続ダイオードのビルトイン電圧の合計値を、前記第2のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第2のスイッチング素子および前記電流印加対象の電圧降下よりも大きくし
前記第1のスイッチング素子を導通状態にして前記第1のスイッチング素子に直列に接続された前記誘導性負荷に前記電源から供給されたエネルギを蓄積し、
前記第2のスイッチング素子を導通状態にして前記第2のスイッチング素子に直列に接続された前記電流印加対象に対し前記誘導性負荷に供給する電流を逆バイアス状態に印加し、
前記第1のスイッチング素子を遮断状態にして前記電流印加対象に前記誘導性負荷の電流を転流させ、
前記誘導性負荷の電流を前記電流印加対象に所定の期間転流させた後、前記第2のスイッチング素子を遮断状態にする、
パルス電流印加回路。
The first switching element and
An inductive load connected in series with the first switching element and connected between the power supply and the reference potential,
A second switching element connected in series with the current application target between the connection point of the first switching element and the inductive load and the reference potential, and the like.
A commutation circuit connected in parallel to the inductive load, in which no current flows when the second switching element is in a conductive state, and current flows when the first switching element and the second switching element are in a cutoff state. When,
Equipped with
The commutation circuit has a plurality of series connection diodes, and when a predetermined current is passed through the second switching element and the current application target, the total value of the built-in voltages of the series connection diodes is applied to the second switching element. It is made larger than the voltage drop of the switching element and the current application target .
The energy supplied from the power supply is stored in the inductive load connected in series with the first switching element by making the first switching element conductive.
The current supplied to the inductive load is applied to the current application target connected in series with the second switching element in the reverse bias state by making the second switching element conductive.
The current of the inductive load is transferred to the current application target with the first switching element cut off.
After the current of the inductive load is commutated to the current application target for a predetermined period, the second switching element is brought into a cutoff state.
Pulse current application circuit.
前記誘導性負荷と前記基準電位との間に接続された第3のスイッチング素子と、前記誘導性負荷と前記第3のスイッチング素子との接続点と前記電源との間に接続された回生ダイオードとをさらに備えている、請求項2記載のパルス電流印加回路。 A third switching element connected between the inductive load and the reference potential, and a regenerative diode connected between the connection point between the inductive load and the third switching element and the power supply. 2. The pulse current application circuit according to claim 2 . 第1のスイッチング素子と、
前記第1のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、
前記第1のスイッチング素子および前記誘導性負荷の接続点と前記基準電位との間にて電流印加対象と直列に接続される第2のスイッチング素子と、
前記誘導性負荷に並列に接続されて前記第2のスイッチング素子が導通状態のとき電流が流れず、前記第1のスイッチング素子および前記第2のスイッチング素子が遮断状態のとき電流が流れる転流回路と、
を備え、
前記誘導性負荷と前記基準電位との間に接続された第3のスイッチング素子と、前記誘導性負荷と前記第3のスイッチング素子との接続点と前記電源との間に接続された回生ダイオードとをさらに備え、前記転流回路は、前記第2のスイッチング素子が非導通状態になったときに導通する第4のスイッチング素子と前記第4のスイッチング素子が導通状態において順バイアスされるダイオードとを有し、
前記第1のスイッチング素子を導通状態にして前記第1のスイッチング素子に直列に接続された前記誘導性負荷に前記電源から供給されたエネルギを蓄積し、
前記第2のスイッチング素子を導通状態にして前記第2のスイッチング素子に直列に接続された前記電流印加対象に対し前記誘導性負荷に供給する電流を逆バイアス状態に印加し、
前記第1のスイッチング素子を遮断状態にして前記電流印加対象に前記誘導性負荷の電流を転流させ、
前記誘導性負荷の電流を前記電流印加対象に所定の期間転流させた後、前記第2のスイッチング素子を遮断状態にする、
パルス電流印加回路。
The first switching element and
An inductive load connected in series with the first switching element and connected between the power supply and the reference potential,
A second switching element connected in series with the current application target between the connection point of the first switching element and the inductive load and the reference potential, and the like.
A commutation circuit connected in parallel to the inductive load, in which no current flows when the second switching element is in a conductive state, and current flows when the first switching element and the second switching element are in a cutoff state. When,
Equipped with
A third switching element connected between the inductive load and the reference potential, and a regenerative diode connected between the connection point between the inductive load and the third switching element and the power supply. Further, the commutation circuit includes a fourth switching element that conducts when the second switching element becomes non-conducting, and a diode in which the fourth switching element is forward-biased in the conducting state. Have and
The energy supplied from the power supply is stored in the inductive load connected in series with the first switching element by making the first switching element conductive.
The current supplied to the inductive load is applied to the current application target connected in series with the second switching element in the reverse bias state by making the second switching element conductive.
The current of the inductive load is transferred to the current application target with the first switching element cut off.
After the current of the inductive load is commutated to the current application target for a predetermined period, the second switching element is brought into a cutoff state.
Pulse current application circuit.
前記転流回路は、複数の直列接続ダイオードを有し、前記直列接続ダイオードのビルトイン電圧の合計値を、前記第2のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第2のスイッチング素子および前記電流印加対象の電圧降下よりも大きくした、請求項4記載のパルス電流印加回路。 The commutation circuit has a plurality of series connection diodes, and when a predetermined current is passed through the second switching element and the current application target, the total value of the built-in voltages of the series connection diodes is applied to the second switching element. The pulse current application circuit according to claim 4 , wherein the voltage drop is larger than that of the switching element and the voltage drop of the current application target. 第1のスイッチング素子と、前記第1のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、前記第1のスイッチング素子および前記誘導性負荷の接続点と前記基準電位との間にて電流印加対象と直列に接続される第2のスイッチング素子と、前記誘導性負荷に並列に接続されて前記第2のスイッチング素子が導通状態のとき電流が流れず、前記第1のスイッチング素子および前記第2のスイッチング素子が遮断状態のとき電流が流れ、逆直列接続されたダイオードおよびツェナーダイオードを含む転流回路と、を備えるパルス電流印加回路であって、
前記第2のスイッチング素子が導通状態において順バイアスされる前記ダイオードのビルトイン電圧と逆バイアスされる前記ツェナーダイオードの降伏電圧との合計値を、前記第2のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第2のスイッチング素子および前記電流印加対象の電圧降下よりも大きくし、
前記第1のスイッチング素子を導通状態にして前記第1のスイッチング素子に直列に接続された前記誘導性負荷に前記電源から供給されたエネルギを蓄積し、
前記第2のスイッチング素子を導通状態にして前記第2のスイッチング素子に直列に接続された前記電流印加対象に対し前記誘導性負荷に供給する電流を逆バイアス状態に印加し、
前記第1のスイッチング素子を遮断状態にして前記電流印加対象に前記誘導性負荷の電流を転流させ、
前記誘導性負荷の電流を前記電流印加対象に所定の期間転流させた後、前記第2のスイッチング素子を遮断状態にする、
パルス電流印加回路の制御方法。
A first switching element, an inductive load connected in series with the first switching element and connected between a power source and a reference potential, and a connection point between the first switching element and the inductive load. When the second switching element connected in series with the current application target between the reference potential and the second switching element connected in parallel with the inductive load and the second switching element is in a conductive state, no current flows. A pulse current application circuit comprising: a commutation circuit including a diode and a Zener diode connected in anti-series series in which a current flows when the first switching element and the second switching element are in a cutoff state.
The total value of the built-in voltage of the diode in which the second switching element is forward-biased in the conduction state and the breakdown voltage of the Zener diode in which the second switching element is reverse-biased is determined for the second switching element and the current application target. Make it larger than the voltage drop of the second switching element and the current application target when a current is applied.
The energy supplied from the power supply is stored in the inductive load connected in series with the first switching element by making the first switching element conductive.
The current supplied to the inductive load is applied to the current application target connected in series with the second switching element in the reverse bias state by making the second switching element conductive.
The current of the inductive load is transferred to the current application target with the first switching element cut off.
After the current of the inductive load is commutated to the current application target for a predetermined period, the second switching element is brought into a cutoff state.
Control method of pulse current application circuit.
前記第2のスイッチング素子を遮断した後、前記電流印加対象の電流を転流回路へ転流させる、請求項6記載のパルス電流印加回路の制御方法。 The control method for a pulse current application circuit according to claim 6 , wherein the current to be applied to the current is commutated to the commutation circuit after the second switching element is cut off. 前記誘導性負荷にエネルギを蓄積する前に、前記誘導性負荷と前記基準電位との間に接続された第3のスイッチング素子を導通状態にし、
前記電流印加対象の電流を前記転流回路へ転流した後、前記第3のスイッチング素子を遮断状態にして前記転流回路へ転流させていた電流を前記電源へ回生させる、請求項7記載のパルス電流印加回路の制御方法。
Before accumulating energy in the inductive load, the third switching element connected between the inductive load and the reference potential is brought into a conductive state.
The seventh aspect of claim 7 , wherein after the current to be applied to the current is commutated to the commutation circuit, the third switching element is turned off and the current commutated to the commutation circuit is regenerated to the power supply. How to control the pulse current application circuit.
JP2018032014A 2017-05-26 2018-02-26 Pulse current application circuit and its control method Active JP7052409B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/968,186 US10451665B2 (en) 2017-05-26 2018-05-01 Pulse current application circuit and control method thereof
DE102018207168.3A DE102018207168A1 (en) 2017-05-26 2018-05-08 PULSE CURRENT APPLICATION CIRCUIT AND CONTROL PROCEDURE THEREOF

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017104256 2017-05-26
JP2017104256 2017-05-26

Publications (2)

Publication Number Publication Date
JP2018201187A JP2018201187A (en) 2018-12-20
JP7052409B2 true JP7052409B2 (en) 2022-04-12

Family

ID=64667399

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018032014A Active JP7052409B2 (en) 2017-05-26 2018-02-26 Pulse current application circuit and its control method

Country Status (1)

Country Link
JP (1) JP7052409B2 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134510A (en) 2002-10-09 2004-04-30 Keihin Corp Excitation control circuit
JP2015232501A (en) 2014-06-10 2015-12-24 富士電機株式会社 Test device of semiconductor chip, testing method, and test circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2815744B2 (en) * 1991-12-25 1998-10-27 三菱電機株式会社 Integrated circuit for driving inductive load constant current

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134510A (en) 2002-10-09 2004-04-30 Keihin Corp Excitation control circuit
JP2015232501A (en) 2014-06-10 2015-12-24 富士電機株式会社 Test device of semiconductor chip, testing method, and test circuit

Also Published As

Publication number Publication date
JP2018201187A (en) 2018-12-20

Similar Documents

Publication Publication Date Title
US8994413B2 (en) Method for driving power semiconductor switches
US7724065B2 (en) Desaturation circuit for an IGBT
US8766702B2 (en) Power semiconductor device having plurality of switching elements connected in parallel
US9755639B2 (en) Device and method for an electronic circuit having a driver and rectifier
US4360744A (en) Semiconductor switching circuits
WO2015183482A1 (en) Cascode switching circuit
US7948220B2 (en) Method and apparatus to reduce dynamic Rdson in a power switching circuit having a III-nitride device
US11271557B2 (en) Adaptive gate driver
US9912332B2 (en) Semiconductor device
JP2007174134A (en) High-speed gate drive circuit
JP5733627B2 (en) Gate drive circuit
EP3890190A1 (en) Gate driver circuit with reduced power semiconductor conduction loss
CN111342641A (en) Drive circuit and drive system of power switch device
JP4092246B2 (en) Power switch device
US5467047A (en) Power transistor rapid turn off circuit for saving power
EP3872990A1 (en) Semiconductor switching assembly and gate driver circuit
JP7052409B2 (en) Pulse current application circuit and its control method
CN111758210B (en) Rectifying circuit and power supply device
CN116647214A (en) Driving circuit and chip
US10451665B2 (en) Pulse current application circuit and control method thereof
JP5780489B2 (en) Gate drive circuit
JP7240835B2 (en) switching circuit
WO2020035712A1 (en) Switching circuit
US20230053929A1 (en) Driving apparatus
US20170141673A1 (en) Power semiconductor element driving circuit

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20191212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20191212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220314

R150 Certificate of patent or registration of utility model

Ref document number: 7052409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150