JP7040423B2

JP7040423B2 - Semiconductor device

Info

Publication number: JP7040423B2
Application number: JP2018222526A
Authority: JP
Inventors: 貴広寺; 浩志瀧; 高志増澤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-11-28
Filing date: 2018-11-28
Publication date: 2022-03-23
Anticipated expiration: 2038-11-28
Also published as: JP2020088239A

Description

本発明は、スイッチング素子等に用いられる半導体装置に関する。 The present invention relates to a semiconductor device used for a switching element or the like.

例えば、電力用スイッチング素子に用いられる半導体装置は、大電流を制御するために比較的大きなチップ面積を有する。この場合、発熱部となるトランジスタセルが形成されたセル領域において、中心部と周辺部の温度差が大きくなりやすく、温度分布が生じやすい。一方、半導体装置のチップサイズは、発熱領域の最高温度が耐熱温度を超えないように制限されるため、コスト増を抑制しつつ大電流化を進めるには、温度分布を均一にすることが求められる。 For example, a semiconductor device used in a power switching element has a relatively large chip area for controlling a large current. In this case, in the cell region where the transistor cell serving as the heat generating portion is formed, the temperature difference between the central portion and the peripheral portion tends to be large, and the temperature distribution tends to occur. On the other hand, the chip size of semiconductor devices is limited so that the maximum temperature in the heat generation region does not exceed the heat resistant temperature. Therefore, in order to increase the current while suppressing the cost increase, it is necessary to make the temperature distribution uniform. Be done.

特許文献１には、チップ面内の温度アンバランスを緩和するために、ストライプ状に配置されるユニットセルを、発熱量が大きく、放熱性の悪いチップ中央部では、疎に配置し、発熱量が小さく、放熱性のよいチップ周辺部では、密に配置することで、チップ中央部の放熱性を向上させた半導体装置が提案されている。特許文献１では、このようなセル配置により、チップ面内の温度アンバランスを緩和し、温度分布の均一性向上を図っている。 In Patent Document 1, in order to alleviate the temperature imbalance in the chip surface, unit cells arranged in a stripe shape are sparsely arranged in the central portion of the chip, which has a large heat generation amount and poor heat dissipation, and generates heat. A semiconductor device has been proposed in which the heat dissipation of the central portion of the chip is improved by densely arranging the peripheral portion of the chip having a small size and good heat dissipation. In Patent Document 1, such a cell arrangement alleviates the temperature imbalance in the chip surface and improves the uniformity of the temperature distribution.

特開２００４-３６３３２７号公報Japanese Unexamined Patent Publication No. 2004-363327

特許文献１の構成では、ユニットセルが配置される間隔を可変させ、チップ面内を流れる電流分布を調整している。ところが、中心部を流れる電流が周辺部に対して抑制されることで、中央部の発熱量は抑制されるものの、周辺部により多くの電流が流れることで、導通損失に偏りが生じる。これは、損失が電流の二乗に比例（すなわち、Ｉ²×Ｒ）して発生するためであり、中央部に対して周辺部の導通損失がより大きくなることで、結果的に、チップ全体としての導通損失が増加してしまう。 In the configuration of Patent Document 1, the interval in which the unit cells are arranged is varied, and the current distribution flowing in the chip surface is adjusted. However, although the amount of heat generated in the central portion is suppressed by suppressing the current flowing in the central portion with respect to the peripheral portion, a larger amount of current flows in the peripheral portion, which causes a bias in conduction loss. This is because the loss occurs in proportion to the square of the current (that is, I ² × R), and the conduction loss in the peripheral portion becomes larger than that in the central portion, resulting in the chip as a whole. Conduction loss will increase.

一方、スイッチング時には、スイッチング動作に伴う過渡電流が流れ、スイッチング損失が発生する。その際に、セル領域に温度分布が存在すると、スイッチング動作を規定する閾値電圧にばらつきが生じ、温度が高い領域ほど閾値電圧が低下して、ターンオン電流又はターンオフ電流が集中しやすくなる。特に、ゲート配線構造の工夫等により、高速スイッチング化した場合には、ターンオフ損失の割合が相対的に増加することから、ターンオフ損失が集中する領域で、温度が高くなりやすく、さらに温度分布を加速させるおそれがある。 On the other hand, at the time of switching, a transient current accompanying the switching operation flows, and a switching loss occurs. At that time, if the temperature distribution exists in the cell region, the threshold voltage defining the switching operation varies, and the higher the temperature, the lower the threshold voltage, and the turn-on current or the turn-off current tends to concentrate. In particular, when high-speed switching is achieved by devising the gate wiring structure, the ratio of turn-off loss increases relatively, so the temperature tends to rise in the region where turn-off loss is concentrated, and the temperature distribution is further accelerated. There is a risk of causing it.

本発明は、かかる課題に鑑みてなされたものであり、スイッチング動作による過渡電流分布を制御することにより、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供しようとするものである。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of relaxing the temperature distribution in the cell region and supporting high-speed switching by controlling the transient current distribution due to the switching operation. Is.

本発明の一態様は、
半導体基板（２）の主面（２１）側に、複数のトランジスタセル（Ｔ）が並設されるセル領域（３）と、上記トランジスタセルのゲート電極（１０）に接続されるゲート配線部（４）と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部（ＧＰ）と、を備える半導体装置（１）であって、
上記ゲート配線部は、低抵抗配線部（４Ａ）と、上記低抵抗配線部よりも高電気抵抗の高抵抗配線部（４Ｂ）とを有しており、
上記高抵抗配線部は、上記セル領域の外周縁部に沿う領域に配置され、上記低抵抗配線部は、上記高抵抗配線部が配置される領域よりも内側で、かつ、上記セル領域の中央部を含む領域に配置される、半導体装置にある。 One aspect of the present invention is
A cell region (3) in which a plurality of transistor cells (T) are arranged side by side on the main surface (21) side of the semiconductor substrate (2), and a gate wiring portion (10) connected to the gate electrode (10) of the transistor cell. A semiconductor device (1) including a 4) and a gate pad portion (GP) that imparts a gate potential to the gate electrode via the gate wiring portion.
The gate wiring portion has a low resistance wiring portion (4A) and a high resistance wiring portion (4B) having a higher electric resistance than the low resistance wiring portion.
The high resistance wiring portion is arranged in a region along the outer peripheral edge portion of the cell region, and the low resistance wiring portion is inside the region in which the high resistance wiring portion is arranged and in the center of the cell region. It is in a semiconductor device arranged in an area including a part.

上記半導体装置のようにゲート配線部を構成することで、セル領域の中央部を含む領域に配置される低抵抗配線部に対して、その外側に配置される高抵抗配線部が、遅延を有してターンオン又はターンオフする。したがって、ターンオフ時には、セル領域の外周側の領域にターンオフ電流が集中して温度が上昇しやすくなり、一方、セル領域の中央部を含む領域では温度上昇が抑制されることになり、全体として、セル領域の温度分布を緩和することが可能になる。 By configuring the gate wiring portion as in the above semiconductor device, the high resistance wiring portion arranged outside the low resistance wiring portion arranged in the region including the central portion of the cell region has a delay. Then turn on or turn off. Therefore, at the time of turn-off, the turn-off current is concentrated in the region on the outer peripheral side of the cell region and the temperature tends to rise, while the temperature rise is suppressed in the region including the central portion of the cell region, and as a whole, the temperature rise is suppressed. It becomes possible to relax the temperature distribution in the cell region.

以上のごとく、上記態様によれば、スイッチング動作による過渡電流分布を制御することにより、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。 As described above, according to the above aspect, by controlling the transient current distribution due to the switching operation, it is possible to relax the temperature distribution in the cell region and provide a semiconductor device capable of high-speed switching.
The reference numerals in parentheses described in the scope of claims and the means for solving the problem indicate the correspondence with the specific means described in the embodiments described later, and limit the technical scope of the present invention. It's not a thing.

実施形態１における、半導体装置の概略構成を示す平面図とそのＩ－Ｉ線断面図。A plan view showing a schematic configuration of a semiconductor device according to the first embodiment and a sectional view thereof taken along line II. 実施形態１における、半導体装置のセル領域に形成される半導体素子の構成例を示す図で、図１のII部拡大断面図及び半導体素子の回路図記号を示す図。FIG. 6 is a diagram showing a configuration example of a semiconductor element formed in a cell region of a semiconductor device in the first embodiment, and is a diagram showing an enlarged cross-sectional view of part II of FIG. 1 and a circuit diagram symbol of the semiconductor element. 試験例１における、試験用の半導体装置における基本的なスイッチング特性を、低速スイッチング時と高速スイッチング時とで比較して示す動作波形図。FIG. 3 is an operation waveform diagram showing the basic switching characteristics of a semiconductor device for testing in Test Example 1 in comparison between low-speed switching and high-speed switching. 試験例１において、試験用の半導体装置における基本的なスイッチング特性を評価するためのダブルパルス試験回路図。In Test Example 1, a double pulse test circuit diagram for evaluating basic switching characteristics in a semiconductor device for testing. 試験例１において、試験用の半導体装置における配線構造例を示す平面図。In Test Example 1, the plan view which shows the example of the wiring structure in the semiconductor device for a test. 試験例１において、試験用の半導体装置における、セル領域の面内の温度分布と、そのＡ－Ａ断面における温度（熱抵抗）分布を示す図。In Test Example 1, the figure which shows the temperature distribution in the plane of a cell region, and the temperature (heat resistance) distribution in the AA cross section in the semiconductor device for test. 試験例１において、試験用の半導体装置の冷却構造例を示す概略断面図。FIG. 6 is a schematic cross-sectional view showing an example of a cooling structure of a semiconductor device for testing in Test Example 1. 試験例１において、試験用の半導体装置における、セル領域の面内の温度分布と、閾値電圧の温度特性を示す図。In Test Example 1, the figure which shows the temperature distribution in the plane of a cell region, and the temperature characteristic of a threshold voltage in the semiconductor device for a test. 試験例１において、試験用の半導体装置における、セル領域のスイッチング特性を、閾値電圧の異なる領域で比較して示す動作波形図。In Test Example 1, an operation waveform diagram showing a comparison of switching characteristics in a cell region in a semiconductor device for testing in regions with different threshold voltages. 試験例１において、実施形態１の半導体装置による温度分布の緩和効果を示す図で、セル領域における位置とターンオフ損失及び温度との関係を示す図。In Test Example 1, it is the figure which shows the relaxation effect of the temperature distribution by the semiconductor device of Embodiment 1, and is the figure which shows the relationship between the position in a cell region, turn-off loss and temperature. 試験例１において、実施形態１の半導体装置における、セル領域の面内の位置によるスイッチング特性の違いを比較して示す動作波形図。In Test Example 1, an operation waveform diagram showing a comparison of differences in switching characteristics depending on an in-plane position of a cell region in the semiconductor device of the first embodiment. 試験例１において、実施形態１の半導体装置における効果を示す図で、セル領域のＢ－Ｂ断面における位置とターンオフ損失及び温度との関係を示す図。In Test Example 1, it is a figure which shows the effect in the semiconductor device of Embodiment 1, and is the figure which shows the relationship between the position in the BB cross section of a cell region, turn-off loss and temperature. 実施形態２における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 2. 実施形態３における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 3. FIG. 実施形態３における、半導体装置のセル領域の配線ピッチとドレイン電流及びターンオフ損失との関係を比較して示す図。The figure which compares and shows the relationship between the wiring pitch of the cell region of a semiconductor device, drain current, and turn-off loss in Embodiment 3. FIG. 実施形態４における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 4. 実施形態５における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 5. 実施形態６における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 6. 実施形態７における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 7. 実施形態８における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 8. 実施形態９における、半導体装置の概略構成を示す平面図。The plan view which shows the schematic structure of the semiconductor device in Embodiment 9.

（実施形態１）
半導体装置に係る実施形態について、図面を参照して説明する。
本形態の半導体装置は、例えば、大電流用のスイッチング素子として電力変換装置等に用いられるものであり、高速スイッチングに伴う温度分布を抑制可能に構成されている。
以下に、その概略を示す。
図１、図２に示すように、半導体装置１は、半導体基板２の主面２１側に、複数のトランジスタセルＴが並設されるセル領域３と、トランジスタセルＴのゲート電極１０に接続されるゲート配線部４と、ゲートパッド部ＧＰと、を備えている。ゲート配線部４は、セル領域３の表面に形成されて、トランジスタセルＴのゲート電極１０に接続されており、ゲートパッド部ＧＰは、ゲート配線部４を介してゲート電極１０にゲート電位を付与するように構成されている。 (Embodiment 1)
An embodiment relating to a semiconductor device will be described with reference to the drawings.
The semiconductor device of this embodiment is used in a power conversion device or the like as a switching element for a large current, for example, and is configured to be capable of suppressing the temperature distribution associated with high-speed switching.
The outline is shown below.
As shown in FIGS. 1 and 2, the semiconductor device 1 is connected to a cell region 3 in which a plurality of transistor cells T are arranged side by side and a gate electrode 10 of the transistor cells T on the main surface 21 side of the semiconductor substrate 2. A gate wiring unit 4 and a gate pad unit GP are provided. The gate wiring portion 4 is formed on the surface of the cell region 3 and is connected to the gate electrode 10 of the transistor cell T, and the gate pad portion GP imparts a gate potential to the gate electrode 10 via the gate wiring portion 4. It is configured to do.

詳細を後述するように、ゲート配線部４は、低抵抗配線部４Ａと、低抵抗配線部４Ａよりも高電気抵抗の高抵抗配線部４Ｂとを有している。高抵抗配線部４Ｂは、セル領域３の外周縁部に沿う領域に配置され、低抵抗配線部４Ａは、高抵抗配線部４Ｂが配置される領域よりも内側で、かつ、セル領域３の中央部を含む領域に配置される。低抵抗配線部４Ａは、例えば、金属を含む低抵抗配線材料にて構成され、高抵抗配線部４Ｂは、低抵抗配線材料よりも高電気抵抗の高抵抗配線材料にて構成することができる。 As will be described in detail later, the gate wiring unit 4 has a low resistance wiring unit 4A and a high resistance wiring unit 4B having a higher electric resistance than the low resistance wiring unit 4A. The high resistance wiring portion 4B is arranged in a region along the outer peripheral edge portion of the cell region 3, and the low resistance wiring portion 4A is inside the region in which the high resistance wiring portion 4B is arranged and in the center of the cell region 3. It is placed in the area including the part. The low resistance wiring portion 4A can be made of, for example, a low resistance wiring material containing metal, and the high resistance wiring portion 4B can be made of a high resistance wiring material having higher electric resistance than the low resistance wiring material.

このような配置により、ゲートパッド部ＧＰからゲート配線部４へ入力されるゲート制御信号は、低抵抗配線部４Ａに対して遅延を有して高抵抗配線部４Ｂへ伝播する。これに伴い、高抵抗配線部４Ｂの近傍において、トランジスタセルＴのスイッチングに遅延が生じ、セル領域３に流れるターンオフ電流が局所的に集中することで、セル領域３の温度分布を緩和することが可能になる。 With such an arrangement, the gate control signal input from the gate pad unit GP to the gate wiring unit 4 propagates to the high resistance wiring unit 4B with a delay with respect to the low resistance wiring unit 4A. Along with this, a delay occurs in the switching of the transistor cell T in the vicinity of the high resistance wiring portion 4B, and the turn-off current flowing in the cell region 3 is locally concentrated, so that the temperature distribution in the cell region 3 can be relaxed. It will be possible.

ゲート配線部４は、例えば、セル領域３の周辺部に配置される外周側ゲート配線４０と、外周側ゲート配線４０の内側に接続される複数の内周側ゲート配線４１、４２と、を組み合わせた配線形状に形成することができる。内周側ゲート配線４１、４２は、少なくとも外周側ゲート配線４０と接続される一部を除いて、低抵抗配線部４Ａとして構成され、外周側ゲート配線４０は、少なくともゲートパッド部ＧＰに隣接する領域を除いて、高抵抗配線部４Ｂとして構成することができる。 The gate wiring unit 4 is a combination of, for example, an outer peripheral side gate wiring 40 arranged in a peripheral portion of the cell region 3 and a plurality of inner peripheral side gate wirings 41 and 42 connected to the inside of the outer peripheral side gate wiring 40. It can be formed into a wiring shape. The inner peripheral side gate wirings 41 and 42 are configured as the low resistance wiring portion 4A except for a part connected to the outer peripheral side gate wiring 40, and the outer peripheral side gate wiring 40 is at least adjacent to the gate pad portion GP. Except for the area, it can be configured as the high resistance wiring portion 4B.

具体的には、内周側ゲート配線４１、４２は、ゲートパッド部ＧＰに接続され、セル領域３の中央部に配置される帯状の主ゲート配線４１と、主ゲート配線４１の長手方向の複数箇所から分岐して外周側ゲート配線４０に接続される複数の分岐配線４２と、を有する構成とすることができる。主ゲート配線４１は、例えば、ゲート接続部４Ｃを介して、ゲートパッド部ＧＰに接続される。 Specifically, the inner peripheral side gate wirings 41 and 42 are connected to the gate pad portion GP and are arranged in the central portion of the cell region 3, and the strip-shaped main gate wiring 41 and a plurality of the main gate wiring 41 in the longitudinal direction. The configuration may include a plurality of branch wirings 42 that branch from the location and are connected to the outer peripheral side gate wiring 40. The main gate wiring 41 is connected to the gate pad portion GP via, for example, the gate connection portion 4C.

ゲートパッド部ＧＰから入力されるゲート制御信号は、低抵抗配線部４Ａである主ゲート配線４１から分岐配線４２へ速やかに伝播するのに対して、高抵抗配線部４Ｂである外周側ゲート配線４０へは、遅れを有して伝播する。このとき、セル領域３において、トランジスタセルＴは、主ゲート配線４１が配置される中央部が先にターンオン・ターンオフし、外周側ゲート配線４０が配置される周辺部は後からターンオン・ターンオフする。
これにより、例えば、ターンオフ時には、高抵抗配線部４Ｂが配置される領域にターンオフ電流が集中しやすくなることで、セル領域３の周辺部にターンオフ電流集中エリアＡ（すなわち、図１中に示す網掛領域）が形成され、セル領域３の温度分布の緩和に寄与する。 The gate control signal input from the gate pad portion GP rapidly propagates from the main gate wiring 41, which is the low resistance wiring portion 4A, to the branch wiring 42, whereas the outer peripheral side gate wiring 40, which is the high resistance wiring portion 4B. Propagate with a delay. At this time, in the cell region 3, in the transistor cell T, the central portion where the main gate wiring 41 is arranged is turned on and turned off first, and the peripheral portion where the outer peripheral side gate wiring 40 is arranged is turned on and turned off later.
As a result, for example, at the time of turn-off, the turn-off current tends to concentrate in the region where the high resistance wiring portion 4B is arranged, so that the turn-off current concentration area A (that is, the shaded area shown in FIG. 1) is easily concentrated in the peripheral portion of the cell region 3. Region) is formed and contributes to the relaxation of the temperature distribution in the cell region 3.

次に、半導体装置１の各部構成について具体的に説明する。
図１において、半導体装置１は、概略矩形の半導体基板２を有し、その主面２１側に、セル領域３を有する半導体層２０が積層されている。本形態において、半導体層２０は、半導体基板２の外周形状に沿う概略矩形の領域を、図２に示すトレンチ構造のトランジスタセルＴが形成されるセル領域３としており、セル領域３の外側を取り囲む矩形環状の領域を、ゲートパッド部ＧＰやケルビン・ソースパッドＫＳＰが配置される周辺領域３０としている。
複数のトランジスタセルＴは、電気的に並列に接続され、例えば、セル領域３の一辺に沿う方向とトレンチの延出方向（例えば、図１上図中に示すＸ方向）が平行となるようにストライプ状に配置されている。
半導体基板２の主面２１は、半導体基板２の厚さ方向（例えば、図１下図中に示すＹ方向）における一方の面であり、以降、主面２１と反対側の面を半導体基板２の裏面２２とする。 Next, the configuration of each part of the semiconductor device 1 will be specifically described.
In FIG. 1, the semiconductor device 1 has a substantially rectangular semiconductor substrate 2, and a semiconductor layer 20 having a cell region 3 is laminated on the main surface 21 side thereof. In the present embodiment, the semiconductor layer 20 has a substantially rectangular region along the outer peripheral shape of the semiconductor substrate 2 as a cell region 3 in which the transistor cell T having a trench structure shown in FIG. 2 is formed, and surrounds the outside of the cell region 3. The rectangular annular region is defined as the peripheral region 30 in which the gate pad portion GP and the Kelvin source pad KSP are arranged.
The plurality of transistor cells T are electrically connected in parallel so that, for example, the direction along one side of the cell region 3 and the extension direction of the trench (for example, the X direction shown in the upper figure of FIG. 1) are parallel to each other. They are arranged in stripes.
The main surface 21 of the semiconductor substrate 2 is one surface in the thickness direction of the semiconductor substrate 2 (for example, the Y direction shown in the lower diagram of FIG. 1), and thereafter, the surface opposite to the main surface 21 is the surface of the semiconductor substrate 2. The back surface is 22.

セル領域３の表面には、ゲートパッド部ＧＰと電気的に接続されるゲート配線部４が配置されており、ゲート配線部４の配線形状は、外周側ゲート配線４０と内周側ゲート配線４１、４２とを組み合わせた形状となっている。外周側ゲート配線４０は、セル領域３の外周縁部を取り囲むように配置される、概略矩形状の配線部であり、内周側ゲート配線４１、４２は、その内側に配置される、複数の帯状の配線部からなる。
ゲートパッド部ＧＰは、セル領域３の外側において、その一辺の中央部に隣接して配置され、ゲートパッド部ＧＰから延びるゲート接続部４Ｃは、内周側ゲート配線４１、４２と接続される。ゲート接続部４Ｃは、例えば、ゲートパッド部ＧＰに隣接する外周側ゲート配線４０の一部であり、金属を含む低抵抗配線材料にて構成される矩形部４０１からなる。 A gate wiring portion 4 electrically connected to the gate pad portion GP is arranged on the surface of the cell region 3, and the wiring shape of the gate wiring portion 4 is the outer peripheral side gate wiring 40 and the inner peripheral side gate wiring 41. , 42 is combined into a shape. The outer peripheral side gate wiring 40 is a substantially rectangular wiring portion arranged so as to surround the outer peripheral edge portion of the cell region 3, and the inner peripheral side gate wirings 41 and 42 are arranged inside the plurality of inner peripheral side gate wirings 41 and 42. It consists of a band-shaped wiring part.
The gate pad portion GP is arranged on the outside of the cell region 3 adjacent to the central portion of one side thereof, and the gate connection portion 4C extending from the gate pad portion GP is connected to the inner peripheral side gate wirings 41 and 42. The gate connection portion 4C is, for example, a part of the outer peripheral side gate wiring 40 adjacent to the gate pad portion GP, and is composed of a rectangular portion 401 made of a low resistance wiring material containing metal.

具体的には、内周側ゲート配線は、帯状の主ゲート配線４１と、主ゲート配線４１の両側へ分岐する、複数対の帯状の分岐配線４２を有する。主ゲート配線４１は、セル領域３の中央部において、トレンチの延出方向（すなわち、Ｘ方向）を長手方向として配置されており、その一端側は、外周側ゲート配線４０の位置にあるゲート接続部４Ｃを介して、ゲートパッド部ＧＰに接続し、他端側は、ゲートパッド部ＧＰが配置される一辺と対向する一辺の近傍まで延びている。
複数対の分岐配線４２は、主ゲート配線４１の延出端を含む複数箇所（例えば、図１では５箇所）から両側へ分岐して、それぞれＸ方向と直交する方向に延びており、その分岐端部４２１は、延出方向に位置する外周側ゲート配線４０の内周に、電気的に接続される。 Specifically, the inner peripheral side gate wiring has a band-shaped main gate wiring 41 and a plurality of pairs of band-shaped branch wirings 42 that branch to both sides of the main gate wiring 41. The main gate wiring 41 is arranged in the central portion of the cell region 3 with the extending direction of the trench (that is, the X direction) as the longitudinal direction, and one end side thereof is a gate connection at the position of the outer peripheral side gate wiring 40. It is connected to the gate pad portion GP via the portion 4C, and the other end side extends to the vicinity of one side facing the one side on which the gate pad portion GP is arranged.
The plurality of pairs of branch wirings 42 are branched to both sides from a plurality of locations (for example, 5 locations in FIG. 1) including the extending end of the main gate wiring 41, and each of them extends in a direction orthogonal to the X direction. The end portion 421 is electrically connected to the inner circumference of the outer peripheral side gate wiring 40 located in the extending direction.

本形態において、ゲート配線部４は、主ゲート配線４１と、主ゲート配線４１から分岐する複数対の分岐配線４２の主要部が、低抵抗配線部４Ａとして構成される。低抵抗配線部４Ａは、相対的に低電気抵抗の導電性材料を用いて形成される。ゲートパッド部ＧＰと主ゲート配線４１とを接続するゲート接続部４Ｃも、同様の低電気抵抗の導電性材料を用いて形成される。
また、外周側ゲート配線４０は、ゲート接続部４Ｃとなる矩形部４０１が配置される一部を除いて、高抵抗配線部４Ｂとして構成される。外周側ゲート配線４０に接続される複数対の分岐配線４２の分岐端部４２１も、高抵抗配線部４Ｂとして構成される。高抵抗配線部４Ｂは、低抵抗配線部４Ａの構成材料に比べて、相対的に高電気抵抗の導電性材料を用いて形成される。 In the present embodiment, in the gate wiring portion 4, the main gate wiring 41 and the main portions of the plurality of pairs of branch wiring 42 branching from the main gate wiring 41 are configured as the low resistance wiring portion 4A. The low resistance wiring portion 4A is formed by using a conductive material having a relatively low electric resistance. The gate connecting portion 4C connecting the gate pad portion GP and the main gate wiring 41 is also formed by using a conductive material having the same low electric resistance.
Further, the outer peripheral side gate wiring 40 is configured as a high resistance wiring portion 4B except for a part in which the rectangular portion 401 serving as the gate connection portion 4C is arranged. The branch end portion 421 of the plurality of pairs of branch wiring 42 connected to the outer peripheral side gate wiring 40 is also configured as the high resistance wiring portion 4B. The high resistance wiring portion 4B is formed by using a conductive material having a relatively high electric resistance as compared with the constituent material of the low resistance wiring portion 4A.

すなわち、セル領域３の周辺部には、ゲート接続部４Ｃが配置される領域を除いて、低抵抗配線部４Ａよりも電気抵抗率の高い、高抵抗配線部４Ｂが配置される。高抵抗配線部４Ｂが配置される周辺部よりも内側に位置する、セル領域３の中央部を含む領域には、低抵抗配線部４Ａが配置される。配線幅は、例えば、ゲート配線部４の全体で同等であり、ゲート配線部４の各配線は、主ゲート配線４１を対称軸とする線対称形状に配置されている。 That is, in the peripheral portion of the cell region 3, the high resistance wiring portion 4B having a higher electrical resistivity than the low resistance wiring portion 4A is arranged except for the region where the gate connection portion 4C is arranged. The low resistance wiring portion 4A is arranged in the region including the central portion of the cell region 3, which is located inside the peripheral portion where the high resistance wiring portion 4B is arranged. The wiring width is, for example, the same for the entire gate wiring portion 4, and each wiring of the gate wiring portion 4 is arranged in a line-symmetrical shape with the main gate wiring 41 as the axis of symmetry.

ここで、低抵抗配線部４Ａを構成する、相対的に低電気抵抗の導電性材料としては、例えば、アルミニウム、銅等の金属又は金属合金を含む金属系配線材料が挙げられる（例えば、アルミニウムの電気抵抗率：～３×１０^-8Ωｍ）。
また、高抵抗配線部４Ｂを構成する、相対的に高電気抵抗の導電性材料は、金属又は金属合金を含む金属系配線材料よりも電気抵抗率の高い導電性材料であり、例えば、ポリシリコン等の多結晶半導体を含む高抵抗配線材料が挙げられる（例えば、ポリシリコンの電気抵抗率：～１×１０^-5Ωｍ）。
なお、低抵抗配線部４Ａは、低電気抵抗の導電性材料を用いて、所望の低電気抵抗となるように調整されていればよく、例えば、金属系配線材料を複層構造としてもよい。また、下地層として、例えば、ポリシリコン層等が積層された構造であってもよい。 Here, examples of the conductive material having a relatively low electrical resistance constituting the low resistivity wiring portion 4A include a metal-based wiring material containing a metal such as aluminum or copper or a metal alloy (for example, aluminum. Electrical resistivity: ~ 3 x 10 ^-8 Ωm).
Further, the conductive material having a relatively high electrical resistance constituting the high resistance wiring portion 4B is a conductive material having a higher electrical resistivity than a metal-based wiring material containing a metal or a metal alloy, and is, for example, polysilicon. High resistivity wiring materials including polycrystalline semiconductors such as (for example, electrical resistivity of polysilicon: ~ 1 × 10 ^-5 Ωm) can be mentioned.
The low resistance wiring portion 4A may be adjusted to have a desired low electric resistance by using a conductive material having a low electric resistance, and for example, a metal-based wiring material may have a multi-layer structure. Further, as the base layer, for example, a structure in which a polysilicon layer or the like is laminated may be used.

図２に示すように、トランジスタセルＴを構成する半導体素子としては、例えば、ＭＯＳＦＥＴ（すなわち、金属酸化膜半導体電界効果トランジスタ）、ＩＧＢＴ（すなわち、絶縁ゲート型バイポーラトランジスタ)等のトランジスタが挙げられる。半導体基板２には、ＳｉＣ、ＧａＮ等の半導体を用いることができる。 As shown in FIG. 2, examples of the semiconductor element constituting the transistor cell T include transistors such as MOSFETs (that is, metal oxide film semiconductor field effect transistors) and IGBTs (that is, isolated gate type bipolar transistors). A semiconductor such as SiC or GaN can be used for the semiconductor substrate 2.

一例として、図２に縦型のＭＯＳＦＥＴの構成例と回路図記号を示すように、ｎ型の半導体基板２の主面２１には、ｎ^－型ドリフト層２００が設けられており、ｎ^－型ドリフト層２００の表層部にｐ型ベース領域１１が設けられる。ｐ型ベース領域１１の表層部には、ｎ^＋型ソース領域１２が設けられる。これらｐ型ベース領域１１とｎ^＋型ソース領域１２を貫通して、ｎ^－型ドリフト層２００に達するトレンチ１３が設けられ、その内表面とｎ^＋型ソース領域１２の表面の一部に、例えば、酸化シリコンからなるゲート酸化膜１４が設けられる。 As an example, as shown in FIG. 2 with a configuration example of a vertical MOSFET and a circuit diagram symbol, an n-type drift layer 200 is provided on the main surface 21 of the n ^- type semiconductor substrate 2, and the n ^- type drift layer 200 is provided. The p-type base region 11 is provided on the surface layer portion of the drift layer 200. An n ⁺ type source region 12 is provided on the surface layer portion of the p-type base region 11. A trench 13 is provided that penetrates the p-type base region 11 and the n ⁺ -type source region 12 and reaches the n ^- type drift layer 200, and is provided on an inner surface thereof and a part of the surface of the n ⁺ -type source region 12, for example. , A gate oxide film 14 made of silicon oxide is provided.

トレンチ１３の内部には、例えば、ポリシリコンからなるゲート電極１０が埋設されており、ゲート電極１０を覆って、例えば、酸化シリコンからなる絶縁膜１５が設けられる。この絶縁膜１５と、ｐ型ベース領域１１及びｎ^＋型ソース領域１２の表面を覆って、ソース電極１６が設けられ、半導体基板２の裏面２２側には、ドレイン電極１７が設けられる。ゲート電極１０、ソース電極１６及びドレイン電極１７は、それぞれゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄに接続されている。 For example, a gate electrode 10 made of polysilicon is embedded in the trench 13, and an insulating film 15 made of silicon oxide, for example, is provided so as to cover the gate electrode 10. A source electrode 16 is provided so as to cover the surfaces of the insulating film 15, the p-type base region 11 and the n ⁺ -type source region 12, and a drain electrode 17 is provided on the back surface 22 side of the semiconductor substrate 2. The gate electrode 10, the source electrode 16, and the drain electrode 17 are connected to the gate terminal G, the source terminal S, and the drain terminal D, respectively.

上記構成のＭＯＳＦＥＴにおいて、ゲート端子Ｇは、例えば、図１におけるゲートパッド部ＧＰに対応して設けられ、ゲートパッド部ＧＰ及びゲート配線部４を介して、ゲート電極１０に接続される。ソース端子Ｓ及びドレイン端子Ｄは、図示しないソースパッド及びドレインパッドを介して、ソース電極１６及びドレイン電極１７に接続される。
そして、図示しない外部の駆動装置から出力されるゲート制御信号が、ゲートパッド部ＧＰ及びゲート配線部４を介して、ゲート電極１０へ入力されることによって、ソース端子Ｓとドレイン端子Ｄとの間の導通が制御される。すなわち、ゲート電極１０に所定のゲート電圧が供給されることで、ＭＯＳＦＥＴがターンオンして、ソース電極１６とドレイン電極１７との間に、半導体基板２に対して縦方向（すなわち、図１におけるＹ方向）に電流が流れる。
なお、図２の回路図において、ソース電極１６とソース端子Ｓとの間から引き出される配線の終端は、ケルビン・ソースパッドＫＳＰ（例えば、図１参照）を介して、ケルビン・ソース端子ＫＳに接続される。 In the MOSFET having the above configuration, the gate terminal G is provided, for example, corresponding to the gate pad portion GP in FIG. 1, and is connected to the gate electrode 10 via the gate pad portion GP and the gate wiring portion 4. The source terminal S and the drain terminal D are connected to the source electrode 16 and the drain electrode 17 via a source pad and a drain pad (not shown).
Then, a gate control signal output from an external drive device (not shown) is input to the gate electrode 10 via the gate pad unit GP and the gate wiring unit 4, and thus between the source terminal S and the drain terminal D. Conduction is controlled. That is, when a predetermined gate voltage is supplied to the gate electrode 10, the MOSFET turns on and is vertically oriented with respect to the semiconductor substrate 2 (that is, Y in FIG. 1) between the source electrode 16 and the drain electrode 17. Current flows in the direction).
In the circuit diagram of FIG. 2, the end of the wiring drawn from between the source electrode 16 and the source terminal S is connected to the Kelvin source terminal KS via the Kelvin source pad KSP (see, for example, FIG. 1). Will be done.

図１において、半導体層２０のセル領域３には、図２の構成のＭＯＳＦＥＴを基本単位とする多数のトランジスタセルＴが並列に配設される。
セル領域３の表面に配置されるゲート配線部４は、低抵抗配線部４Ａである主ゲート配線４１が、セル領域３の中央部を通って、トランジスタセルＴのトレンチと平行にＸ方向に配置され、さらに、その分岐配線４２が、Ｘ方向と直交する方向に延びて、下層に位置する各トランジスタセルＴのゲート電極１０と電気的に接続される。低抵抗配線部４Ａの外側には、高抵抗配線部４Ｂである分岐配線４２の分岐端部４２１と、分岐端部４２１に接続される外周側ゲート配線４０とが配置され、下層に位置する各トランジスタセルＴのゲート電極１０と電気的に接続される。 In FIG. 1, in the cell region 3 of the semiconductor layer 20, a large number of transistor cells T having the MOSFET of the configuration of FIG. 2 as a basic unit are arranged in parallel.
In the gate wiring portion 4 arranged on the surface of the cell region 3, the main gate wiring 41, which is the low resistance wiring portion 4A, is arranged in the X direction in parallel with the trench of the transistor cell T through the central portion of the cell region 3. Further, the branch wiring 42 extends in a direction orthogonal to the X direction and is electrically connected to the gate electrode 10 of each transistor cell T located in the lower layer. On the outside of the low resistance wiring portion 4A, the branch end portion 421 of the branch wiring 42 which is the high resistance wiring portion 4B and the outer peripheral side gate wiring 40 connected to the branch end portion 421 are arranged and located in the lower layer. It is electrically connected to the gate electrode 10 of the transistor cell T.

このとき、セル領域３に、ゲートパッド部ＧＰからゲート制御信号が入力することにより、トランジスタセルＴが順次ターンオン又はターンオフする。また、セル領域３は、スイッチングに伴い、トランジスタセルＴに電流が流れることで、発熱が生じる発熱領域となり、流れる電流量が多いほど、発熱により温度が上昇しやすくなる。 At this time, when the gate control signal is input from the gate pad portion GP to the cell region 3, the transistor cell T is sequentially turned on or off. Further, the cell region 3 becomes a heat generation region where heat is generated by the current flowing through the transistor cell T due to switching, and the larger the amount of current flowing, the easier the temperature rises due to the heat generation.

そこで、本形態においては、発熱量を調整するためにゲート配線部４の配置を工夫し、熱抵抗が大きいセル領域３の中央部を含む領域には、低抵抗配線部４Ａを配置し、熱抵抗が小さいセル領域３の周辺部には、低抵抗配線部４Ａよりも電気抵抗率の高い、高抵抗配線部４Ｂを配置する。
このような配置により、ゲートパッド部ＧＰから入力するゲート制御信号は、ゲート接続部４Ｃから低抵抗配線部４Ａへ速やかに伝播するのに対して、高抵抗配線部４Ｂへの信号伝播に遅延が生じる。このとき、高抵抗配線部４Ｂが配置されるセル領域３の外側の領域では、低抵抗配線部４Ａに遅れてターンオン・ターンオフし、特にターンオフ電流が集中することで、相対的に温度が上昇し、温度分布を緩和する作用を有する。 Therefore, in this embodiment, the arrangement of the gate wiring portion 4 is devised in order to adjust the heat generation amount, and the low resistance wiring portion 4A is arranged in the region including the central portion of the cell region 3 having a large thermal resistance to generate heat. A high resistance wiring portion 4B having a higher electric resistance than the low resistance wiring portion 4A is arranged in the peripheral portion of the cell region 3 having a small resistance.
With such an arrangement, the gate control signal input from the gate pad unit GP quickly propagates from the gate connection unit 4C to the low resistance wiring unit 4A, whereas the signal propagation to the high resistance wiring unit 4B is delayed. Occurs. At this time, in the region outside the cell region 3 where the high resistance wiring portion 4B is arranged, the turn-on / turn-off is delayed after the low resistance wiring portion 4A, and the temperature rises relatively due to the concentration of the turn-off current in particular. , Has the effect of relaxing the temperature distribution.

（試験例１）
次に、上記実施形態１の構成による効果について、図３～図１２を用いて説明する。
図３は、半導体装置１のゲート配線部４を均一に形成した場合の基本的なスイッチング特性を示すもので、図４に示すダブルパルス試験用回路１００を用いて測定される。図５に示すように、試験用の半導体装置１において、ゲート配線部４は、セル領域３の全体で低抵抗配線部４Ａとなっている。具体的には、ゲート配線部４は、矩形形状の外周側ゲート配線４０と、その内側の帯状の複数のゲート配線４１０からなり、ゲート配線４１０は、外周側ゲート配線４０の対向する二辺間を架け渡すように、トランジスタセルＴのトレンチが延出するＸ方向と直交する方向に配置される。
その場合には、図中に矢印で示すように、ゲートパッド部ＧＰから入力するゲート制御信号が、ゲート配線部４の全体から概略均一に伝播する。 (Test Example 1)
Next, the effect of the configuration of the first embodiment will be described with reference to FIGS. 3 to 12.
FIG. 3 shows the basic switching characteristics when the gate wiring portion 4 of the semiconductor device 1 is uniformly formed, and is measured by using the double pulse test circuit 100 shown in FIG. As shown in FIG. 5, in the test semiconductor device 1, the gate wiring portion 4 is a low resistance wiring portion 4A in the entire cell region 3. Specifically, the gate wiring portion 4 is composed of a rectangular outer peripheral side gate wiring 40 and a plurality of strip-shaped gate wiring 410s inside the gate wiring portion 4, and the gate wiring 410 is between two opposite sides of the outer peripheral side gate wiring 40. Is arranged in a direction orthogonal to the X direction in which the trench of the transistor cell T extends so as to cross over.
In that case, as shown by an arrow in the figure, the gate control signal input from the gate pad unit GP propagates substantially uniformly from the entire gate wiring unit 4.

図４において、ダブルパルス試験用回路１００は、半導体装置１を構成するＭＯＳＦＥＴ１０１をハーフブリッジ回路の上下アームとする半導体モジュールを備え、半導体モジュールは、直流電源１０２の正負極間に、コンデンサ１０３と並列に接続されている。
下アームとなるＭＯＳＦＥＴ１０１のドレインソース間には、インダクタンス負荷１０４が並列に接続されており、上アームとなるＭＯＳＦＥＴ１０１のゲートには、ゲート抵抗Ｒｇを介して、ゲート制御信号としてパルス状の電圧信号が入力される。このとき、ゲート抵抗Ｒｇによってスイッチング速度を調整可能となっている。 In FIG. 4, the double pulse test circuit 100 includes a semiconductor module in which the MOSFET 101 constituting the semiconductor device 1 is used as the upper and lower arms of the half-bridge circuit, and the semiconductor module is parallel to the capacitor 103 between the positive and negative electrodes of the DC power supply 102. It is connected to the.
An inductance load 104 is connected in parallel between the drain sources of the MOSFET 101 that is the lower arm, and a pulsed voltage signal is sent to the gate of the MOSFET 101 that is the upper arm as a gate control signal via the gate resistance Rg. Entered. At this time, the switching speed can be adjusted by the gate resistance Rg.

ここで、図３の上段に、低速スイッチング時の動作波形を示すように、ＭＯＳＦＥＴ１０１へのパルス信号の印加により、ゲートソース電圧Ｖgsが上昇を開始し（時点ｔ１）、所定の閾値電圧Ｖthに達すると（時点ｔ２）、各トランジスタセルＴがターンオンする。これにより、ＭＯＳＦＥＴ１０１のドレインソース間が導通して、ドレイン電流Ｉｄが徐々に増加し、ドレインソース電圧Ｖdsは、オン電圧Ｖonとなるまで徐々に低下する（時点ｔ３）。その後、パルス信号の停止により、ゲートソース電圧Ｖgsが低下すると、ドレインソース電圧Ｖdsが上昇し始める（時点ｔ４）。次いで、ドレイン電流Ｉｄが徐々に減少し、ゲートソース電圧Ｖgsが閾値電圧Ｖthに達すると（時点ｔ５）、各トランジスタセルＴがターンオフする。 Here, as shown in the upper part of FIG. 3, the operation waveform at the time of low-speed switching is shown. By applying the pulse signal to the MOSFET 101, the gate source voltage Vgs starts to rise (time point t1) and reaches a predetermined threshold voltage Vth. Then (time point t2), each transistor cell T is turned on. As a result, the drain and source of the MOSFET 101 become conductive, the drain current Id gradually increases, and the drain source voltage Vds gradually decreases until the on-voltage Von is reached (time point t3). After that, when the gate source voltage Vgs decreases due to the stop of the pulse signal, the drain source voltage Vds begins to increase (time point t4). Then, when the drain current Id gradually decreases and the gate source voltage Vgs reaches the threshold voltage Vth (time point t5), each transistor cell T is turned off.

スイッチング時のような過渡期間においては、コンデンサ１０３と半導体モジュール間のループの寄生インダクタンスＬｓにより、ドレイン電流Ｉｄの電流変化率ｄｉ／ｄｔとの積で表される誘導電圧Ｌｓ×ｄｉ／ｄｔが発生し、電流変化を妨げる方向に作用する。すなわち、ターンオン時には、ドレインソース電圧Ｖdsがその分だけ低下し、ターンオフ時には、ドレインソース電圧Ｖdsがその分だけ上昇することになる。 In a transient period such as during switching, the induced voltage Ls × di / dt represented by the product of the current change rate di / dt of the drain current Id is generated by the parasitic inductance Ls of the loop between the capacitor 103 and the semiconductor module. However, it acts in a direction that hinders changes in current. That is, at the time of turn-on, the drain source voltage Vds decreases by that amount, and at the time of turn-off, the drain source voltage Vds increases by that amount.

このとき、ＭＯＳＦＥＴ１０１の損失Ｐは、ドレイン電流Ｉｄとドレインソース電圧Ｖdsとの積で表され、スイッチング時に発生するターンオン損失又はターンオフ損失は、導通期間中の導通損失（Ｉｄ×Ｖon）に比べて、大きくなる。
特に、図３の下段に示すように、高速スイッチング時には、ターンオフ損失の割合が大きくなりやすい。これは、低速スイッチング時に比べて、ゲートソース電圧Ｖgsの立ち上がり又は立ち下がりが早くなることで、電流変化率ｄｉ／ｄｔが大きくなるためである。これにより、誘導電圧Ｌｓ×ｄｉ／ｄｔも大きくなり、ターンオン時の電圧降下が大きくなることで、ターンオン損失は相対的に小さくなる。一方、ターンオフ時には、ドレインソース電圧Ｖdsに重畳される電圧が大きくなるために、ターンオン損失に対して、ターンオフ損失は相対的に大きくなる。
その場合には、損失Ｐによる発熱も大きくなることから、スイッチング損失の抑制が重要となる。 At this time, the loss P of the MOSFET 101 is represented by the product of the drain current Id and the drain source voltage Vds, and the turn-on loss or turn-off loss generated during switching is higher than the conduction loss (Id × Von) during the conduction period. growing.
In particular, as shown in the lower part of FIG. 3, the ratio of turn-off loss tends to increase during high-speed switching. This is because the current change rate di / dt becomes larger because the rise or fall of the gate source voltage Vgs becomes faster than in the case of low-speed switching. As a result, the induced voltage Ls × di / dt also becomes large, and the voltage drop at the time of turn-on becomes large, so that the turn-on loss becomes relatively small. On the other hand, at the time of turn-off, the voltage superimposed on the drain source voltage Vds becomes large, so that the turn-off loss becomes relatively large with respect to the turn-on loss.
In that case, heat generation due to the loss P also increases, so it is important to suppress the switching loss.

また、図６上図に示すように、損失Ｐが一定の条件において、半導体装置１のセル領域３の面内における温度（熱抵抗）分布は、セル領域３の面中心Ｃを含む中央部で温度が高く、中央部から離れるほど温度が低くなる分布を示す。すなわち、セル領域３の面中心Ｃを通るＡ－Ａ断面においては、図６下図のように、面中心Ｃに近い領域ほど温度が高く、熱抵抗が大きくなり、外周縁部に近い領域ほど温度が低く、熱抵抗が小さくなる山状の分布を示す。
なお、図６の温度（熱抵抗）分布の測定に際しては、例えば、図７に示す半導体装置１の冷却構造を考慮し、所定の冷却温度とした冷却部との温度差に基づいて、熱抵抗を算出することができる。 Further, as shown in the upper figure of FIG. 6, under the condition that the loss P is constant, the temperature (thermal resistance) distribution in the plane of the cell region 3 of the semiconductor device 1 is the central portion including the surface center C of the cell region 3. It shows a distribution in which the temperature is high and the temperature decreases as the distance from the center increases. That is, in the AA cross section passing through the surface center C of the cell region 3, as shown in the lower figure of FIG. 6, the region closer to the surface center C has a higher temperature and thermal resistance, and the region closer to the outer peripheral edge has a higher temperature. Shows a mountain-shaped distribution with low thermal resistance and low thermal resistance.
When measuring the temperature (thermal resistance) distribution in FIG. 6, for example, the cooling structure of the semiconductor device 1 shown in FIG. 7 is taken into consideration, and the thermal resistance is based on the temperature difference from the cooling unit having a predetermined cooling temperature. Can be calculated.

具体的には、図７において、半導体装置１は、基板５を介して冷却部となるヒートシンク６に載置される。基板５は、例えば、絶縁用のセラミックス板５１の両面に銅板５２が接合された積層板であり、半田６１を用いて、半導体装置１の裏面２２及びヒートシンク６の載置面と、それぞれ接合される。基板５の外形は、半導体装置１の外形よりも大きく、ヒートシンク６の載置面の外形は、基板５の外形よりも大きくなっている。このとき、図７中に点線で示すように、半導体装置１の裏面２２側から、基板５を介してヒートシンク６へ、放熱経路が外方へ拡がるように放熱されるので、半導体装置１の中央部よりも、放熱しやすい外周側で、熱抵抗が小さくなる。 Specifically, in FIG. 7, the semiconductor device 1 is mounted on a heat sink 6 which is a cooling unit via a substrate 5. The substrate 5 is, for example, a laminated plate in which copper plates 52 are bonded to both sides of a ceramic plate 51 for insulation, and is bonded to the back surface 22 of the semiconductor device 1 and the mounting surface of the heat sink 6 by using solder 61, respectively. To. The outer shape of the substrate 5 is larger than the outer shape of the semiconductor device 1, and the outer shape of the mounting surface of the heat sink 6 is larger than the outer shape of the substrate 5. At this time, as shown by the dotted line in FIG. 7, heat is radiated from the back surface 22 side of the semiconductor device 1 to the heat sink 6 via the substrate 5 so that the heat dissipation path extends outward, so that the heat is radiated from the center of the semiconductor device 1. The thermal resistance becomes smaller on the outer peripheral side where heat is easily dissipated than in the portion.

また、図８に示すように、半導体装置１のセル領域３において、トランジスタセルＴのオンオフタイミングを決定する閾値電圧Ｖthは、温度によって変動する。具体的には、図８下図のように、温度が高いほど閾値電圧Ｖthが低くなる傾向を示し、図８上図のような温度分布温度を示す場合には、温度が高い中央部では閾値電圧Ｖthが低く、温度が低い周辺部では閾値電圧Ｖthが高くなる。その場合には、閾値電圧Ｖthの大きさに応じて、ターンオン及びターンオフのタイミングにずれが生じることになる。 Further, as shown in FIG. 8, in the cell region 3 of the semiconductor device 1, the threshold voltage Vth that determines the on / off timing of the transistor cell T varies depending on the temperature. Specifically, as shown in the lower figure of FIG. 8, the higher the temperature, the lower the threshold voltage Vth tends to be. When the temperature distribution temperature as shown in the upper figure of FIG. 8 is shown, the threshold voltage is shown in the central portion where the temperature is high. The threshold voltage Vth is high in the peripheral portion where Vth is low and the temperature is low. In that case, the timing of turn-on and turn-off will be different depending on the magnitude of the threshold voltage Vth.

そのため図９に示すように、ターンオン時には、閾値電圧Ｖthの低い中央部が先にターンオンし（時点ｔ１１）、閾値電圧Ｖthの高い周辺部では後にターンオンする（時点ｔ１２）。また、ターンオフ時には、閾値電圧Ｖthの高い周辺部が先にターンオフし（時点ｔ１３）、閾値電圧Ｖthの低い中央部が後からターンオフする（時点ｔ１４）。 Therefore, as shown in FIG. 9, at the time of turn-on, the central portion having a low threshold voltage Vth turns on first (time point t11), and the peripheral portion having a high threshold voltage Vth turns on later (time point t12). Further, at the time of turn-off, the peripheral portion having a high threshold voltage Vth turns off first (time point t13), and the central portion having a low threshold voltage Vth turns off later (time point t14).

このとき、閾値電圧Ｖthが低い中央部では、ターンオンがより早くなることで、ターンオン時にドレイン電流Ｉｄがより多く流れ、また、ターンオフがより遅くなることで、ターンオフ時にもドレイン電流Ｉｄがより多く流れる。すなわち、温度が高くなる領域に、ターンオン電流及びターンオフ電流が集中する。
このように、セル領域３に流れる電流を均一にすることは容易でなく、例えば、ゲート配線部４からのゲート制御信号の伝播が均等になされるように構成しても、熱抵抗の差により閾値電圧Ｖthにバラツキが生じると、セル領域３の一部に電流が集中しやすくなる。特に、高速スイッチング時に割合が高くなるターンオフ電流が集中することで、さらに温度が上昇しやすくなり、その結果、温度分布を加速させるおそれがある。 At this time, in the central portion where the threshold voltage Vth is low, the turn-on becomes faster, so that the drain current Id flows more at the time of turn-on, and the turn-off becomes slower, so that the drain current Id flows more at the time of turn-off. .. That is, the turn-on current and the turn-off current are concentrated in the region where the temperature is high.
As described above, it is not easy to make the current flowing in the cell region 3 uniform. For example, even if the gate control signal is configured to be evenly propagated from the gate wiring portion 4, due to the difference in thermal resistance. When the threshold voltage Vth varies, the current tends to concentrate on a part of the cell region 3. In particular, when the turn-off current, which has a high ratio during high-speed switching, is concentrated, the temperature is likely to rise further, and as a result, the temperature distribution may be accelerated.

これに対して、図１０に示すように、上記実施形態１の構成では、セル領域３に配置されるゲート配線部４からの信号伝播を制御することで、セル領域３の周辺部におけるターンオフ損失を中央部に対して増加させ、温度分布を緩和させる。
具体的には、図１１に示すように、ゲート配線部４に、低抵抗配線部４Ａと高抵抗配線部４Ｂを設け、セル領域３のうち熱抵抗が小さくなりやすい周辺部に、高抵抗配線部４Ｂを配置してターンオフ電流集中エリアＡを形成する。熱抵抗が大きくなりやすい中央部には、低抵抗配線部４Ａを配置する。このとき、ゲートパッド部ＧＰから入力するゲート制御信号は、主ゲート配線４１が配置される中央部から分岐配線４２を経て、分岐配線４２の両側に位置するトランジスタセルＴのゲート電極１０へ順次印加される。また、低抵抗配線部４Ａに遅れて、高抵抗配線部４Ｂの近傍に位置するトランジスタセルＴへ、ゲート制御信号が伝播する。 On the other hand, as shown in FIG. 10, in the configuration of the first embodiment, the turn-off loss in the peripheral portion of the cell region 3 is controlled by controlling the signal propagation from the gate wiring portion 4 arranged in the cell region 3. Is increased with respect to the central part to relax the temperature distribution.
Specifically, as shown in FIG. 11, the gate wiring portion 4 is provided with the low resistance wiring portion 4A and the high resistance wiring portion 4B, and the high resistance wiring is provided in the peripheral portion of the cell region 3 where the thermal resistance tends to be small. The portion 4B is arranged to form the turn-off current concentration area A. The low resistance wiring portion 4A is arranged in the central portion where the thermal resistance tends to be large. At this time, the gate control signal input from the gate pad portion GP is sequentially applied to the gate electrodes 10 of the transistor cells T located on both sides of the branch wiring 42 from the central portion where the main gate wiring 41 is arranged via the branch wiring 42. Will be done. Further, the gate control signal propagates to the transistor cell T located in the vicinity of the high resistance wiring portion 4B behind the low resistance wiring portion 4A.

したがって、ターンオフ時には、ゲートソース電圧Ｖgsの低下によりドレインソース電圧Ｖdsが上昇し（時点ｔ２１）、次いでドレイン電流Ｉｄが減少し始め（時点ｔ２２）、ゲートソース電圧Ｖgsが閾値電圧Ｖthへ低下すると（時点ｔ２３）、ドレイン電流Ｉｄはほぼ０となる。このとき、セル領域３の各トランジスタセルＴへの信号伝播にずれが生じることで、各トランジスタセルのターンオフのタイミングのずれにより、セル領域３の各領域に流れるドレイン電流Ｉｄに差が生じる。例えば、セル領域３の面中心Ｃからの距離が異なる３つの点Ｂ１～Ｂ３における電流を、ドレイン電流Ｉｄ１～Ｉｄ３とすると、面中心Ｃに近い中央部の点Ｂ１におけるドレイン電流Ｉｄ１が速やかに低下するのに比べて、面中心Ｃからより離れる中間部の点Ｂ２、周辺部の点Ｂ３の順に、ドレイン電流Ｉｄ２、Ｉｄ３のピーク電流が上昇している。
なお、中央部の点Ｂ１は、面中心Ｃに近い２つの分岐配線４２間に位置し、中間部の点Ｂ２は、その外側の２つの分岐配線４２間に位置する。また、周辺部の点Ｂ３は、その外側の分岐配線４２と外周側ゲート配線４０との間に位置する。 Therefore, at the time of turn-off, the drain source voltage Vds rises due to the decrease in the gate source voltage Vgs (time point t21), then the drain current Id begins to decrease (time point t22), and the gate source voltage Vgs drops to the threshold voltage Vth (time point t22). At t23), the drain current Id becomes almost 0. At this time, the signal propagation to each transistor cell T in the cell region 3 is deviated, and the difference in the turn-off timing of each transistor cell causes a difference in the drain current Id flowing in each region of the cell region 3. For example, if the currents at the three points B1 to B3 having different distances from the surface center C of the cell region 3 are the drain currents Id1 to Id3, the drain current Id1 at the central point B1 near the surface center C drops rapidly. The peak currents of the drain currents Id2 and Id3 increase in the order of the point B2 in the middle portion and the point B3 in the peripheral portion farther from the surface center C.
The point B1 in the central portion is located between the two branch wirings 42 close to the surface center C, and the point B2 in the intermediate portion is located between the two branch wirings 42 on the outer side thereof. Further, the point B3 in the peripheral portion is located between the branch wiring 42 on the outer side thereof and the gate wiring 40 on the outer peripheral side.

これにより、高抵抗配線部４Ｂが配置されるセル領域３の周辺部に、ターンオフ電流集中エリアＡが形成される。そして、図１２に示すように、電流集中が抑制される中央部に対して、外周側ほどターンオフ損失が増加し、発熱量が増大する。これに伴い、中央部の温度が低くなり、外周側の温度が高くなることで、セル領域３における温度分布を緩和する効果が得られる。なお、図中、点線は、均一発熱の場合である。 As a result, the turn-off current concentration area A is formed in the peripheral portion of the cell region 3 in which the high resistance wiring portion 4B is arranged. Then, as shown in FIG. 12, the turn-off loss increases toward the outer peripheral side with respect to the central portion where the current concentration is suppressed, and the calorific value increases. Along with this, the temperature in the central portion becomes low and the temperature on the outer peripheral side becomes high, so that the effect of relaxing the temperature distribution in the cell region 3 can be obtained. In the figure, the dotted line is the case of uniform heat generation.

その際、図１２中に示すように、ゲート配線部４の配線ピッチを調整することで、ターンオフ損失の分布を積極的に形成することができる。具体的には、中央部の２つの分岐配線４２の配線ピッチＰ１を、より外側の中間部の２つの分岐配線４２の配線ピッチＰ２よりも小さくし、Ｐ１＜Ｐ２とする。さらに、外側の分岐配線４２と外周側ゲート配線４０の配線ピッチＰ３に対しては、Ｐ１／２＜Ｐ２／２＜Ｐ３となるように設定する。これは、中央部及び中間部においては、低抵抗配線部４Ａである２つの分岐配線４２の両側から信号伝播が可能であるためである。
これにより、中央部においては、対応するトランジスタセルのゲート電極１０へ、より速やかにゲート制御信号を伝播させて、ターンオフ損失を低下させ、より外側の周辺部へターンオフ損失を集中させることが可能になる。 At that time, as shown in FIG. 12, the distribution of the turn-off loss can be positively formed by adjusting the wiring pitch of the gate wiring portion 4. Specifically, the wiring pitch P1 of the two branch wirings 42 in the central portion is made smaller than the wiring pitch P2 of the two branch wirings 42 in the outer middle portion, and P1 <P2. Further, the wiring pitch P3 of the outer branch wiring 42 and the outer peripheral side gate wiring 40 is set so that P1 / 2 <P2 / 2 <P3. This is because signals can be propagated from both sides of the two branch wirings 42, which are the low resistance wiring portions 4A, in the central portion and the intermediate portion.
This makes it possible to propagate the gate control signal to the gate electrode 10 of the corresponding transistor cell more quickly in the central portion, reduce the turn-off loss, and concentrate the turn-off loss on the outer peripheral portion. Become.

また、上述したように、セル領域３の各部を流れるドレイン電流Ｉｄ１～Ｉｄ３に差が生じることで、ドレイン電流Ｉｄが０となるタイミングにおける電流変化率ｄｉ／ｄｔが緩和される（例えば、図１１参照）。したがって、電流変化率ｄｉ／ｄｔによるサージ電圧の印加やリンギングの発生が抑制される効果が得られる。 Further, as described above, the difference in the drain currents Id1 to Id3 flowing through each part of the cell region 3 relaxes the current change rate di / dt at the timing when the drain current Id becomes 0 (for example, FIG. 11). reference). Therefore, it is possible to obtain the effect of suppressing the application of the surge voltage and the occurrence of ringing due to the current change rate di / dt.

よって、本形態の構成によれば、高速スイッチング時の過渡電流分布を制御することで、温度分布を緩和し、半導体装置１の耐熱性を確保しながら、大電流化が可能になる。 Therefore, according to the configuration of this embodiment, by controlling the transient current distribution at the time of high-speed switching, the temperature distribution can be relaxed, the heat resistance of the semiconductor device 1 can be ensured, and the current can be increased.

（実施形態２）
図１３により、半導体装置１の実施形態２について説明する。
本形態の半導体装置１の基本構成は、上記実施形態１と同様であり、ゲート配線部４の低抵抗配線部４Ａとなる主ゲート配線４１又は分岐配線４２の構成が異なっている。以下、相違点を中心に説明する。
なお、実施形態２以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。 (Embodiment 2)
The second embodiment of the semiconductor device 1 will be described with reference to FIG.
The basic configuration of the semiconductor device 1 of this embodiment is the same as that of the first embodiment, and the configuration of the main gate wiring 41 or the branch wiring 42, which is the low resistance wiring portion 4A of the gate wiring portion 4, is different. Hereinafter, the differences will be mainly described.
In addition, among the codes used in the second and subsequent embodiments, the same codes as those used in the above-mentioned embodiments represent the same components and the like as those in the above-mentioned embodiments, unless otherwise specified.

図１３に示すように、本形態においても、半導体装置１のセル領域３の表面には、ゲート接続部４Ｃにてゲートパッド部ＧＰに接続されるゲート配線部４が形成されている。ゲート配線部４は、低抵抗配線部４Ａと高抵抗配線部４Ｂとを有し、セル領域３の周辺部に高抵抗配線部４Ｂが配置されることにより、ターンオフ電流集中エリアＡを形成して温度分布を緩和する、実施形態１と同様の効果が得られる。 As shown in FIG. 13, also in this embodiment, a gate wiring portion 4 connected to the gate pad portion GP by the gate connecting portion 4C is formed on the surface of the cell region 3 of the semiconductor device 1. The gate wiring portion 4 has a low resistance wiring portion 4A and a high resistance wiring portion 4B, and the high resistance wiring portion 4B is arranged in the peripheral portion of the cell region 3 to form a turn-off current concentration area A. The same effect as that of the first embodiment, which relaxes the temperature distribution, can be obtained.

ここで、上記実施形態１では、ゲート配線部４の全体で同等の配線幅としたが、本形態では、低抵抗配線部４Ａとなる主ゲート配線４１の配線幅Ｗ１を、それ以外の配線である分岐配線４２及び外周側ゲート配線４０の配線幅Ｗ２よりも幅広に形成する（すなわち、Ｗ１＞Ｗ２）。主ゲート配線４１の一端側に接続される低抵抗配線であるゲート接続部４Ｃも、主ゲート配線４１と同等の配線幅Ｗ１に形成される。 Here, in the first embodiment, the wiring width is the same for the entire gate wiring portion 4, but in the present embodiment, the wiring width W1 of the main gate wiring 41, which is the low resistance wiring portion 4A, is changed to the other wiring. The branch wiring 42 and the outer peripheral side gate wiring 40 are formed to be wider than the wiring width W2 (that is, W1> W2). The gate connection portion 4C, which is a low resistance wiring connected to one end side of the main gate wiring 41, is also formed to have a wiring width W1 equivalent to that of the main gate wiring 41.

このようにすると、ゲートパッド部ＧＰに接続される主ゲート配線４１の配線抵抗を小さくし、通電に伴う発熱を抑制することができる。したがって、ゲート配線部４の配置による上記効果をより向上させることができる By doing so, the wiring resistance of the main gate wiring 41 connected to the gate pad portion GP can be reduced, and heat generation due to energization can be suppressed. Therefore, the above effect can be further improved by arranging the gate wiring portion 4.

（実施形態３）
図１４～図１５により、半導体装置１の実施形態３について説明する。
本形態は、上記実施形態２の変形例であり、ゲート配線部４の配線ピッチＰを一定としている。主ゲート配線４１の配線幅Ｗ１は、分岐配線４２及び外周側ゲート配線４０の配線幅Ｗ２よりも幅広に形成されている。その他の半導体装置１の基本構成は、上記実施形態２と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 3)
The third embodiment of the semiconductor device 1 will be described with reference to FIGS. 14 to 15.
This embodiment is a modification of the second embodiment, and the wiring pitch P of the gate wiring portion 4 is constant. The wiring width W1 of the main gate wiring 41 is formed wider than the wiring width W2 of the branch wiring 42 and the outer peripheral side gate wiring 40. The other basic configurations of the semiconductor device 1 are the same as those of the second embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態１、２では、ゲート配線部４の分岐配線４２を、中央部の配線ピッチＰ１と中間部の配線ピッチＰ２が異なるように配置したが、必ずしも可変とする必要はなく、図１４に示すように、分岐配線４２を一定の配線ピッチＰで配置してもよい。ここでは、配線ピッチＰは、例えば、Ｐ１＜Ｐ＜Ｐ２となるように設定されている。例えば、分岐配線４２と外周側ゲート配線４０との間の配線ピッチも同等となるように形成してもよい。 In the first and second embodiments, the branch wiring 42 of the gate wiring portion 4 is arranged so that the wiring pitch P1 in the central portion and the wiring pitch P2 in the intermediate portion are different, but it is not always necessary to make the branch wiring 42 variable. As shown, the branch wiring 42 may be arranged at a constant wiring pitch P. Here, the wiring pitch P is set so that, for example, P1 <P <P2. For example, the wiring pitch between the branch wiring 42 and the outer peripheral side gate wiring 40 may be formed to be the same.

図１５に示すように、配線ピッチが異なる場合に比べて、同じ配線ピッチとした場合には、セル領域の中央部におけるドレイン電流Ｉｄ１と、中間部におけるドレイン電流Ｉｄ２との差がほとんどなくなる。そのために、中央部におけるターンオフ損失の低減効果は、配線ピッチが異なる場合よりも小さくなるが、周辺部におけるターンオフ損失の低減効果は、配線ピッチが異なる場合と同等となっている。
よって、セル領域３の周辺部に高抵抗配線部４Ｂが配置されることにより、ターンオフ電流集中エリアＡを形成して温度分布を緩和する同様の効果が得られる。 As shown in FIG. 15, when the wiring pitches are the same as compared with the case where the wiring pitches are different, there is almost no difference between the drain current Id1 in the central portion of the cell region and the drain current Id2 in the intermediate portion. Therefore, the effect of reducing the turn-off loss in the central portion is smaller than that in the case where the wiring pitch is different, but the effect of reducing the turn-off loss in the peripheral portion is the same as in the case where the wiring pitch is different.
Therefore, by arranging the high resistance wiring portion 4B in the peripheral portion of the cell region 3, the same effect of forming the turn-off current concentration area A and relaxing the temperature distribution can be obtained.

（実施形態４）
図１６により、半導体装置１の実施形態４について説明する。
本形態は、上記実施形態１の変形例であり、ゲート配線部４の分岐配線４２の全体を、低抵抗配線部４Ａとして構成している。その他の半導体装置１の基本構成は、上記実施形態１と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 4)
The fourth embodiment of the semiconductor device 1 will be described with reference to FIG.
This embodiment is a modification of the first embodiment, and the entire branch wiring 42 of the gate wiring portion 4 is configured as the low resistance wiring portion 4A. The other basic configurations of the semiconductor device 1 are the same as those in the first embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態１～３では、外周側ゲート配線４０に接続される分岐配線４２の分岐端部４２１を、高抵抗配線部４Ｂとして構成したが、分岐端部４２１を含む分岐配線４２の全体を、低抵抗配線部４Ａとして構成してもよい。その場合には、低抵抗配線部４Ａが、外周側ゲート配線４０との接続位置まで配置されることになり、この領域でスイッチングのタイミングが早くなる。一方、低抵抗配線部４Ａが、外周側ゲート配線４０と接続されない二辺においては、セル領域３の周辺部に、高抵抗配線部４Ｂが配置されるので、ターンオフ電流集中エリアＡを形成して温度分布を緩和する同様の効果が得られる。 In the above embodiments 1 to 3, the branch end portion 421 of the branch wiring 42 connected to the outer peripheral side gate wiring 40 is configured as the high resistance wiring portion 4B, but the entire branch wiring 42 including the branch end portion 421 is used. It may be configured as a low resistance wiring portion 4A. In that case, the low resistance wiring portion 4A is arranged up to the connection position with the outer peripheral side gate wiring 40, and the switching timing is accelerated in this region. On the other hand, on the two sides where the low resistance wiring portion 4A is not connected to the outer peripheral side gate wiring 40, the high resistance wiring portion 4B is arranged in the peripheral portion of the cell region 3, so that the turn-off current concentration area A is formed. A similar effect of relaxing the temperature distribution can be obtained.

（実施形態５）
図１７により、半導体装置１の実施形態５について説明する。
本形態では、ゲート配線部４の主ゲート配線４１と平行に、複数の副ゲート配線４３を設けている。その他の半導体装置１の基本構成は、上記実施形態１と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 5)
The fifth embodiment of the semiconductor device 1 will be described with reference to FIG.
In this embodiment, a plurality of sub-gate wiring 43s are provided in parallel with the main gate wiring 41 of the gate wiring portion 4. The other basic configurations of the semiconductor device 1 are the same as those in the first embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態１～４では、ゲート配線部４の内周側ゲート配線として、主ゲート配線４１と分岐配線４２とを設けたが、分岐配線４２を設けず、ゲートパッド部ＧＰに接続される複数の配線を有する構成としてもよい。具体的には、内周側ゲート配線は、セル領域３の中央部に配置される主ゲート配線４１と、その両側に間隔をおいて、対称配置される複数（例えば、２つ）の帯状の副ゲート配線４３とを有する。
本形態では、主ゲート配線４１及び副ゲート配線４３は同形状であり、いずれも低抵抗配線部４Ａとして構成されている。 In the above embodiments 1 to 4, the main gate wiring 41 and the branch wiring 42 are provided as the inner peripheral side gate wiring of the gate wiring portion 4, but the branch wiring 42 is not provided and a plurality of connected to the gate pad portion GP. It may be configured to have the wiring of. Specifically, the inner peripheral side gate wiring is a main gate wiring 41 arranged in the central portion of the cell region 3 and a plurality of (for example, two) strips arranged symmetrically at intervals on both sides thereof. It has an auxiliary gate wiring 43.
In this embodiment, the main gate wiring 41 and the sub gate wiring 43 have the same shape, and both are configured as the low resistance wiring portion 4A.

ゲートパッド部ＧＰは、セル領域３の外側において、その一辺の中央部に隣接して配置され、ゲートパッド部ＧＰに隣接してゲート接続部４Ｃが設けられる。ゲート接続部４Ｃは、例えば、ゲートパッド部ＧＰに隣接する外周側ゲート配線４０の一辺の一部となる帯状部４０２からなる。ゲート接続部４Ｃは、主ゲート配線４１及び副ゲート配線４３の一端側と、それぞれ接続されている。主ゲート配線４１及び副ゲート配線４３の他端側は、ゲートパッド部ＧＰと対向する外周側ゲート配線４０の一辺へ向けて延び、その内側にそれぞれ接続されている。 The gate pad portion GP is arranged on the outside of the cell region 3 adjacent to the central portion of one side thereof, and the gate connection portion 4C is provided adjacent to the gate pad portion GP. The gate connection portion 4C is composed of, for example, a strip-shaped portion 402 that is a part of one side of the outer peripheral side gate wiring 40 adjacent to the gate pad portion GP. The gate connection portion 4C is connected to one end side of the main gate wiring 41 and the sub gate wiring 43, respectively. The other ends of the main gate wiring 41 and the sub gate wiring 43 extend toward one side of the outer peripheral side gate wiring 40 facing the gate pad portion GP, and are connected to the inside thereof.

本形態では、ゲートパッド部ＧＰが配置される一辺の方向を、Ｘ方向としており、この方向に、セル領域３に形成されるトランジスタセルＴのトレンチが延出するように配置している。すなわち、主ゲート配線４１及び副ゲート配線４３の延出方向は、Ｘ方向と直交する方向となっている。
ゲート接続部４Ｃは、低電気抵抗の金属系配線材料で構成されており、外周側ゲート配線４０は、ゲート接続部４Ｃが設けられる帯状部４０２を除いて、高抵抗配線部４Ｂとして構成されている。 In this embodiment, the direction of one side on which the gate pad portion GP is arranged is the X direction, and the trench of the transistor cell T formed in the cell region 3 is arranged so as to extend in this direction. That is, the extending directions of the main gate wiring 41 and the sub gate wiring 43 are orthogonal to the X direction.
The gate connection portion 4C is composed of a metal-based wiring material having low electrical resistance, and the outer peripheral side gate wiring 40 is configured as a high resistance wiring portion 4B except for the strip-shaped portion 402 in which the gate connection portion 4C is provided. There is.

この構成において、ゲートパッド部ＧＰから入力されるゲート制御信号は、ゲート接続部４Ｃから、低抵抗配線部４Ａである主ゲート配線４１及び副ゲート配線４３へ速やかに伝播し、下層に位置する各トランジスタセルＴのゲート電極１０に入力される。このとき、図中に示すように、主ゲート配線４１及び副ゲート配線４３から両側へ、順次、信号伝播が可能であるため、セル領域３の中央部においては、スイッチングのタイミングが早くなる。
一方、副ゲート配線４３の外側に位置する二辺においては、低抵抗配線部４Ａが外周側ゲート配線４０と接続されないので、セル領域３の周辺部におけるスイッチングのタイミングに遅延が生じる。これにより、セル領域３の周辺部にターンオフ電流集中エリアＡが形成されて、温度分布を緩和する同様の効果が得られる。 In this configuration, the gate control signal input from the gate pad portion GP rapidly propagates from the gate connection portion 4C to the main gate wiring 41 and the sub gate wiring 43, which are the low resistance wiring portions 4A, and is located in the lower layer. It is input to the gate electrode 10 of the transistor cell T. At this time, as shown in the figure, since the signal can be sequentially propagated from the main gate wiring 41 and the sub gate wiring 43 to both sides, the switching timing is accelerated in the central portion of the cell region 3.
On the other hand, on the two sides located outside the sub-gate wiring 43, the low resistance wiring portion 4A is not connected to the outer peripheral side gate wiring 40, so that a delay occurs in the switching timing in the peripheral portion of the cell region 3. As a result, the turn-off current concentration area A is formed in the peripheral portion of the cell region 3, and the same effect of relaxing the temperature distribution can be obtained.

（実施形態６）
図１８により、半導体装置１の実施形態６について説明する。
本形態は、上記実施形態５の変形例であり、主ゲート配線４１と複数の副ゲート配線４３の一端を、高抵抗配線部４Ｂとして構成している。その他の半導体装置１の基本構成は、上記実施形態５と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 6)
The sixth embodiment of the semiconductor device 1 will be described with reference to FIG.
This embodiment is a modification of the fifth embodiment, and one end of the main gate wiring 41 and the plurality of sub gate wiring 43 is configured as the high resistance wiring portion 4B. The other basic configurations of the semiconductor device 1 are the same as those in the fifth embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態５では、主ゲート配線４１の全体を、低抵抗配線部４Ａとして構成したが、外周側ゲート配線４０と接続される延出端部４１１を、高抵抗配線部４Ｂとして構成してもよい。同様に、副ゲート配線４３についても、外周側ゲート配線４０と接続される延出端部４３１を、高抵抗配線部４Ｂとして構成することができる。 In the fifth embodiment, the entire main gate wiring 41 is configured as the low resistance wiring portion 4A, but the extended end portion 411 connected to the outer peripheral side gate wiring 40 may be configured as the high resistance wiring portion 4B. good. Similarly, for the sub-gate wiring 43, the extending end portion 431 connected to the outer peripheral side gate wiring 40 can be configured as the high resistance wiring portion 4B.

このように構成すると、主ゲート配線４１及び副ゲート配線４３が外周側ゲート配線４０と接続される一辺側においても、信号伝播の遅延が生じる。これにより、セル領域３の周辺部に、概略コ字状のターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。 With this configuration, signal propagation delay occurs even on one side where the main gate wiring 41 and the sub gate wiring 43 are connected to the outer peripheral side gate wiring 40. As a result, a substantially U-shaped turn-off current concentration area A is formed in the peripheral portion of the cell region 3, so that the same effect of relaxing the temperature distribution can be obtained.

（実施形態７）
図１９により、半導体装置１の実施形態７について説明する。
本形態は、上記実施形態５の変形例であり、ゲートパッド部ＧＰの配置を変更すると共に、主ゲート配線４１と複数の副ゲート配線４３の両端を、高抵抗配線部４Ｂとして構成している。その他の半導体装置１の基本構成は、上記実施形態５と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 7)
The seventh embodiment of the semiconductor device 1 will be described with reference to FIG.
This embodiment is a modification of the fifth embodiment, in which the arrangement of the gate pad portion GP is changed and both ends of the main gate wiring 41 and the plurality of sub gate wiring 43 are configured as the high resistance wiring portion 4B. .. The other basic configurations of the semiconductor device 1 are the same as those in the fifth embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態５では、ゲートパッド部ＧＰを、セル領域３の外側において、一辺の中央部に隣接して配置したが、セル領域３の中央に配置することもできる。その場合には、主ゲート配線４１は、ゲートパッド部ＧＰの両側からＸ方向と直交する方向へ向けて延びる一対の延出端部４１１が、それぞれ対向する外周側ゲート配線４０と接続される。一対の延出端部４１１は、高抵抗配線部４Ｂとして構成される。同様に、複数の副ゲート配線４３についても、外周側ゲート配線４０と接続される両端側の延出端部４３１を、高抵抗配線部４Ｂとして構成することができる。 In the fifth embodiment, the gate pad portion GP is arranged on the outside of the cell region 3 adjacent to the central portion of one side, but it can also be arranged in the center of the cell region 3. In that case, in the main gate wiring 41, a pair of extending end portions 411 extending from both sides of the gate pad portion GP in a direction orthogonal to the X direction are connected to the outer peripheral side gate wiring 40 facing each other. The pair of extending end portions 411 are configured as high resistance wiring portions 4B. Similarly, for the plurality of sub-gate wiring 43, the extending end portions 431 on both ends connected to the outer peripheral side gate wiring 40 can be configured as the high resistance wiring portion 4B.

また、複数の副ゲート配線４３には、主ゲート配線４１に対向する側の中間部から分岐する分岐配線４４がそれぞれ設けられる。各分岐配線４４は、ゲートパッド部ＧＰへ向けてＸ方向に延び、ゲートパッド部ＧＰの両側に直接接続される。各分岐配線４４は、低抵抗配線部４Ａとして構成することができる。 Further, each of the plurality of sub-gate wiring 43 is provided with a branch wiring 44 branching from an intermediate portion on the side facing the main gate wiring 41. Each branch wiring 44 extends in the X direction toward the gate pad portion GP and is directly connected to both sides of the gate pad portion GP. Each branch wiring 44 can be configured as a low resistance wiring portion 4A.

このように構成すると、主ゲート配線４１及び副ゲート配線４３が外周側ゲート配線４０と接続される二辺において、信号伝播の遅延が生じる。これにより、セル領域３の周辺部の全体に、ターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。 With this configuration, signal propagation delay occurs on the two sides where the main gate wiring 41 and the sub gate wiring 43 are connected to the outer peripheral side gate wiring 40. As a result, the turn-off current concentration area A is formed in the entire peripheral portion of the cell region 3, so that the same effect of relaxing the temperature distribution can be obtained.

（実施形態８）
図２０により、半導体装置１の実施形態８について説明する。
本形態は、上記実施形態１の変形例であり、ゲートパッド部ＧＰの配置とゲート配線部４の配置方向を変更している。その他の半導体装置１の基本構成は、上記実施形態１と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 8)
The eighth embodiment of the semiconductor device 1 will be described with reference to FIG.
This embodiment is a modification of the first embodiment, and the arrangement of the gate pad portion GP and the arrangement direction of the gate wiring portion 4 are changed. The other basic configurations of the semiconductor device 1 are the same as those in the first embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態１では、ゲートパッド部ＧＰを、セル領域３の外側において、その一辺の中央部に隣接して配置したが、セル領域３の角部の外側に配置してもよい。その場合には、主ゲート配線４１は、セル領域３の対角線の方向に配置され、トランジスタセルＴのトレンチの方向も対角線の方向となる。主ゲート配線４１は、外周側ゲート配線４０の一部となり、低電気抵抗の金属系配線材料で構成される角部４０３からなるゲート接続部４Ｃを介して、ゲートパッド部ＧＰに接続される。
主ゲート配線４１の両側には、分岐配線４２が設けられ、外周側ゲート配線４０の内側に接続される。外周側ゲート配線４０と分岐配線４２の分岐端部４２１は、高抵抗配線部４Ｂとして構成され、分岐端部４２１を除く分岐配線４２と主ゲート配線４１は、低抵抗配線部４Ａとして構成される。 In the first embodiment, the gate pad portion GP is arranged outside the cell region 3 adjacent to the central portion of one side thereof, but may be arranged outside the corner portion of the cell region 3. In that case, the main gate wiring 41 is arranged in the diagonal direction of the cell region 3, and the direction of the trench of the transistor cell T is also the diagonal direction. The main gate wiring 41 becomes a part of the outer peripheral side gate wiring 40, and is connected to the gate pad portion GP via the gate connecting portion 4C composed of the corner portions 403 made of a metal-based wiring material having low electric resistance.
Branch wirings 42 are provided on both sides of the main gate wiring 41 and are connected to the inside of the outer peripheral side gate wiring 40. The branch end portion 421 of the outer peripheral side gate wiring 40 and the branch wiring 42 is configured as a high resistance wiring portion 4B, and the branch wiring 42 and the main gate wiring 41 excluding the branch end portion 421 are configured as a low resistance wiring portion 4A. ..

このような構成によっても、セル領域３の周辺部の全体にターンオフ電流集中エリアＡが形成されることで、温度分布を緩和する同様の効果が得られる。 Even with such a configuration, the turn-off current concentration area A is formed in the entire peripheral portion of the cell region 3, so that the same effect of relaxing the temperature distribution can be obtained.

（実施形態９）
図２１により、半導体装置１の実施形態９について説明する。
本形態は、上記実施形態２の変形例であり、半導体装置１の外形形状を変更している。その他の半導体装置１の基本構成は、上記実施形態２と同様であり、説明を省略する。以下、相違点を中心に説明する。 (Embodiment 9)
The ninth embodiment of the semiconductor device 1 will be described with reference to FIG. 21.
This embodiment is a modification of the second embodiment, and the outer shape of the semiconductor device 1 is changed. The other basic configurations of the semiconductor device 1 are the same as those of the second embodiment, and the description thereof will be omitted. Hereinafter, the differences will be mainly described.

上記実施形態２では、半導体装置１の半導体層２０及びその下層の半導体基板２を矩形形状としたが、基板形状は、矩形に限らず任意の形状とすることができ、例えば、四角形以上の多角形状とすることができる。ここでは、例えば、八角形の半導体基板２上に、半導体層２０を形成した半導体装置１としており、セル領域３も八角形状となっている。 In the second embodiment, the semiconductor layer 20 of the semiconductor device 1 and the semiconductor substrate 2 under the semiconductor layer 20 have a rectangular shape, but the substrate shape is not limited to a rectangular shape and can be any shape, for example, a polygon having a rectangular shape or more. Can be shaped. Here, for example, the semiconductor device 1 in which the semiconductor layer 20 is formed on the octagonal semiconductor substrate 2 is used, and the cell region 3 is also octagonal.

本形態においても、ゲートパッド部ＧＰは、八角形の一辺の中央部に隣接して配置され、ゲート接続部４Ｃを介して、主ゲート配線４１が接続される。主ゲート配線４１の両側に分岐する分岐配線４２は、主ゲート配線４１と直交する方向に、互いに平行に延び、分岐配線４２の分岐端部４２１は、対向する外周側ゲート配線４０の二辺の内側に接続される。外周側ゲート配線４０と分岐配線４２の分岐端部４２１は、高抵抗配線部４Ｂとして構成され、分岐端部４２１を除く分岐配線４２と主ゲート配線４１は、低抵抗配線部４Ａとして構成される。 Also in this embodiment, the gate pad portion GP is arranged adjacent to the central portion of one side of the octagon, and the main gate wiring 41 is connected via the gate connection portion 4C. The branch wiring 42 branching to both sides of the main gate wiring 41 extends in parallel with each other in the direction orthogonal to the main gate wiring 41, and the branch end portion 421 of the branch wiring 42 is located on two sides of the opposite outer peripheral side gate wiring 40. Connected to the inside. The branch end portion 421 of the outer peripheral side gate wiring 40 and the branch wiring 42 is configured as a high resistance wiring portion 4B, and the branch wiring 42 and the main gate wiring 41 excluding the branch end portion 421 are configured as a low resistance wiring portion 4A. ..

本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、半導体装置をスイッチング素子として電力変換装置に適用する例を示したが、これに限らない任意の用途に用いることができる。
また、上記各実施形態においては、半導体装置１のセル領域３にトランジスタセルＴのトレンチをストライプ状に配置した例を示したが、これに限らず、トレンチが格子状に配置される構成としてもよい。トランジスタセルＴは、トレンチを有する縦型のＭＯＳＦＥＴとして構成したがＩＧＢＴであってもよく、プレーナ構造の横型のＭＯＳＦＥＴ又はＩＧＢＴ等であってもよい。
さらに、ゲート配線部４の配線形状は図示の例に限らず、主ゲート配線４１と分岐配線４２又は副ゲート配線４３とを組み合わせた形状、位置関係等は適宜変更することができる。また、副ゲート配線４３を主ゲート配線４１に接続する構成としてもよい。 The present invention is not limited to each of the above embodiments, and can be applied to various embodiments without departing from the gist thereof. For example, although an example of applying a semiconductor device to a power conversion device as a switching element has been shown, it can be used for any application not limited to this.
Further, in each of the above embodiments, an example in which the trenches of the transistor cells T are arranged in a stripe shape in the cell region 3 of the semiconductor device 1 is shown, but the present invention is not limited to this, and the trenches may be arranged in a grid pattern. good. The transistor cell T is configured as a vertical MOSFET having a trench, but may be an IGBT, or may be a horizontal MOSFET or an IGBT having a planar structure.
Further, the wiring shape of the gate wiring portion 4 is not limited to the illustrated example, and the shape, positional relationship, etc. of the combination of the main gate wiring 41 and the branch wiring 42 or the sub gate wiring 43 can be appropriately changed. Further, the sub-gate wiring 43 may be connected to the main gate wiring 41.

１半導体装置
２半導体基板
２１主面
３セル領域
４ゲート配線部
４０外周側ゲート配線
４１主ゲート配線
４２分岐配線
４Ａ低抵抗配線部
４Ｂ高抵抗配線部 1 Semiconductor device 2 Semiconductor board 21 Main surface 3 Cell area 4 Gate wiring part 40 Outer peripheral side gate wiring 41 Main gate wiring 42 Branch wiring 4A Low resistance wiring part 4B High resistance wiring part

Claims

A cell region (3) in which a plurality of transistor cells (T) are arranged side by side on the main surface (21) side of the semiconductor substrate (2), and a gate wiring portion (10) connected to the gate electrode (10) of the transistor cell. A semiconductor device (1) including a 4) and a gate pad portion (GP) that imparts a gate potential to the gate electrode via the gate wiring portion.
The gate wiring portion has a low resistance wiring portion (4A) and a high resistance wiring portion (4B) having a higher electric resistance than the low resistance wiring portion.
The high resistance wiring portion is arranged in a region along the outer peripheral edge portion of the cell region, and the low resistance wiring portion is inside the region in which the high resistance wiring portion is arranged and in the center of the cell region. A semiconductor device arranged in an area including a part.

The gate wiring portion is composed of an outer peripheral side gate wiring (40) arranged in a peripheral portion of the cell region and a plurality of inner peripheral side gate wirings (41, 42) connected to the inside of the outer peripheral side gate wiring. Become,
The inner peripheral side gate wiring is configured as the low resistance wiring portion except for a part connected to the outer peripheral side gate wiring.
The semiconductor device according to claim 1, wherein the outer peripheral side gate wiring is configured as the high resistance wiring portion except for a region adjacent to the gate pad portion at least.

The inner peripheral side gate wiring is connected to the gate pad portion, and is branched from a strip-shaped main gate wiring (41) arranged in the central portion of the cell region and a plurality of locations in the longitudinal direction of the main gate wiring. The semiconductor device according to claim 2, further comprising a plurality of branch wirings (42) connected to the outer peripheral side gate wiring.

The semiconductor device according to claim 3, wherein the plurality of branch wirings have a branch end portion (421) connected to the outer peripheral side gate wiring configured as the high resistance wiring portion.

The plurality of branch wirings are arranged in parallel in a direction orthogonal to the longitudinal direction of the main gate wiring, and the wiring pitch (P1) of the plurality of adjacent branch wirings is located outside the central portion of the cell region. It is formed smaller than the wiring pitch (P2) and is formed.
The semiconductor device according to claim 3 or 4, wherein the wiring width (W1) of the main gate wiring is formed wider than the wiring width (W2) of the branch wiring and the outer peripheral side gate wiring.

The inner peripheral side gate wiring is connected to the gate pad portion and is connected to the strip-shaped main gate wiring (42) arranged in the central portion of the cell region and the gate pad portion or the main gate wiring. The semiconductor device according to claim 2, further comprising one or more sub-gate wirings (43) arranged in parallel with the main gate wiring.

The semiconductor substrate has a polygonal shape of a quadrangle or more, and the outer peripheral side gate wiring and the inner peripheral side gate wiring are arranged line-symmetrically with respect to the main gate wiring, according to any one of claims 3 to 6. The semiconductor device according to item 1.

The gate pad portion is arranged inside the outer peripheral side gate wiring in the cell region, and the inner peripheral side gate wiring is directly connected to the gate pad portion, according to any one of claims 2 to 7. The semiconductor device according to item 1.

The gate pad portion is arranged outside the cell region, and is adjacent to the gate pad portion and is connected to the inner peripheral side gate wiring via a gate connection portion (4C) made of a low resistance wiring material. The semiconductor device according to any one of claims 2 to 7, which is connected.